JP7208343B2 - 透明表示装置 - Google Patents

Description

本明細書は、透明表示装置に関するものである。

情報化社会が発展するにつれて、映像を表示するための表示装置への要求が様々な形で増加している。これにより、最近では液晶表示装置（ＬＣＤ、Liquid Crystal Display）、プラズマ表示装置（ＰＤＰ、Plasma Display Panel）、量子ドット発光表示装置（ＱＬＥＤ：Quantum dot Light Emitting Display）、有機発光表示装置（ＯＬＥＤ、Organic Light Emitting Display）のような多様な表示装置が活用されている。

一方、最近では、使用者が表示装置を透過して反対側に位置する事物、または画像を見ることができる透明な表示装置の研究が活発に進められている。

透明表示装置は、画像が表示される表示領域と非表示領域を含み、表示領域は、外部光を透過させることができる透過領域と非透過領域を含むことができる。透明表示装置は、透過領域を通じて表示領域で高い光透過率を有することができる。

透明表示装置は、不良サブ画素が発生すると、リペアラインを用いて正常に動作するようにするＷＤＲ（Weighted Data for Redundancy）技術が適用され得る。しかし、ＷＤＲ技術が適用された透明表示装置は、リペアラインによって透過領域の面積が減少し得、これにより光透過率が低下し得る。

本発明は、リペアラインによる光透過率減少を防止できる透明表示装置を提供することを、技術的課題とする。

本発明の一実施例による透明表示装置は、第１方向に延長して離隔配置された複数の第１信号ライン、第２方向に延長して離隔配置された複数の第２信号ライン、隣接する２つの第１信号ライン間および隣接する２つの第２信号ライン間に具備された透過領域、第１信号ラインおよび第２信号ラインが交差する交差領域を中心に配置された複数のサブ画素を含む画素、複数のサブ画素それぞれに具備され、透過領域に隣接して配置された第１側および第２側が、第１信号ラインおよび前記第２信号ラインそれぞれに対して傾斜を有する第１電極、第１電極の第１側に隣接して配置されたコンタクトホールを介して第１電極と連結する回路部、および複数のサブ画素それぞれの第１電極の第２側から延長されて隣接する同一色のサブ画素の回路部と少なくとも一部が重畳するアノードラインを含む。

本発明の他の実施例による透明表示装置は、第１方向に延長して離隔配置された複数の第１信号ライン、第２方向に延長して離隔配置された複数の第２信号ライン、隣接する２つの第１信号ライン間および隣接する２つの第２信号ライン間に具備された透過領域、第１信号ラインおよび第２信号ラインが交差する交差領域を中心に配置された複数のサブ画素を含む画素、複数のサブ画素それぞれに具備された第１電極、第１電極とコンタクトホールを介して連結する回路部、および複数のサブ画素それぞれの第１電極から延長されて隣接する同一色のサブ画素の回路部と少なくとも一部が重畳するアノードラインを含む。画素は、第１信号ラインおよび第２信号ラインそれぞれに対して傾斜を有する複数の側を含み、画素の複数の側それぞれには、少なくとも一つのアノードラインが隣接するように配置される。

本発明は、不良サブ画素が、第１電極から延長されたアノードラインを用いて隣接するサブ画素を連結することができる。これによって、本発明は、不良サブ画素と正常サブ画素を連結するためにレーザーを照射するウェルディング地点が一つのみ具備され得、これによってウェルディング工程でレーザーを照射する回数および領域を大きく減らすことができる。

また、本発明は、レーザー照射により回路部または発光素子に及ぼす影響を減少化させることができる。

また、本発明は、ウェルディング地点の個数を減らすことにより、透過領域内でウェルディング地点が形成される面積を大きく減少させることができる。これにより、本発明は、ウェルディング地点の形成による光透過率の減少を最小化させることができる。

また、本発明は、不良サブ画素のアノードラインが、正常サブ画素の回路部と直接連結され得る。これにより、本発明は、正常サブ画素の第１電極が、異物により第２電極間にショートが発生しても、不良サブ画素の正常サブ画素の駆動トランジスタから信号の印加を受けることができる。

本発明において得られる効果は、以上に述べた効果に限定されるものではなく、言及しない他の効果は、下記の記載から本発明の属する技術分野において、通常の知識を有する者に明確に理解され得るだろう。

本発明の一実施例に係る表示装置を示す斜視図である。 本発明の一実施例に係る透明表示パネルを概略的に示す平面図である。 図２のＡ領域の一例を示す拡大図である。 図３の画素に具備されたキャパシタ、駆動トランジスタ、第１電極およびアノードラインを概略的に示す図である。 図４のＢ領域の一例を示す図である。 図４のＩ－Ｉの一例を示す断面図である。 図４のＩＩ－ＩＩ’の一例を示す断面図である。 不良が発生したサブ画素を隣接するように配置されたサブ画素に連結するリペア工程を説明するための断面図である。 図３の変形された例を示す図である。 図９の画素に具備されたキャパシタ、駆動トランジスタ、第１電極およびアノードラインを概略的に示す図である。 図２のＡ領域の他の例を示す拡大図である。 図１１の変形された例を示す図である。

本明細書の利点および特徴、そしてそれらを達成する方法は、添付の図と共に詳細には後述されている実施例を参照すると明確になるだろう。しかし、本明細書は、以下で開示される実施例に限定されるものではなく、互いに異なる多様な形態で実現されるものであり、単に本実施例は、本明細書の開示を完全にし、本明細書が属する技術分野で通常の知識を有する者に、発明の範疇を完全に知らせるために提供されるものであり、本明細書は、請求項の範疇によってのみ定義される。

本明細書の実施例を説明するために図に示した形状、大きさ、比率、角度、個数などは、例示的なものであって、本明細書が図に示した事項に限定されるものではない。明細書全体にわたって同一参照符号は同一の構成要素を指す。また、本明細書を説明するにおいて、関連する公知技術に対する具体的な説明が、本発明の要旨を不必要に曖昧にすると判断される場合、その詳細な説明は省略する。本明細書で言及した「含む」、「有する」、「からなる」などが使用されている場合、「～だけ」が使用されていない限り、他の部分を追加することができる。構成要素を単数で表現した場合に特に明示的な記載事項がない限り、複数を含む場合を含む。

構成要素を解釈するに当たり、別途の明示的な記載がなくても誤差の範囲を含むものと解釈する。

位置関係についての説明である場合、例えば、「～上に」、「～上部に」、「～下部に」、「～横に」などで２つの部分の位置関係が説明されている場合、「すぐに」または「直接」が使用されていない限り、二つの部分の間に一つ以上の他の部分が位置することもできる。

時間の関係についての説明である場合、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで時間的前後関係が説明されている場合、「すぐに」または「直接」が使用されていない以上、連続的でない場合も含むことができる。

第１、第２などが多様な構成要素を記述するために使用されるが、これらの構成要素はこれらの用語によって制限されない。これらの用語は、単に一つの構成要素を他の構成要素と区別するために使用されるものである。したがって、以下で言及される第１構成要素は、本発明の技術的思想内で第２構成要素であることもあり得る。

「少なくとも一つ」の用語は、一つ以上の関連項目から提示可能なすべての組み合わせを含むものと理解されなければならない。例えば、「第１項目、第２項目、および第３項目の中の少なくとも一つ」の意味は、第１項目、第２項目、または第３項目各々だけではなく、第１項目、第２項目、および第３項目の中から二つ以上で提示され得るすべての項目の組み合わせを意味することができる。

本明細書のいくつかの実施例のそれぞれの特徴が部分的または全体的に互いに結合または組み合わせ可能で、技術的に様々な連動および駆動が可能であり、各実施例が互いに対して独立して実施することも可能であり、関連の関係で一緒に実施することもできる。

以下では、本発明に係る透明表示装置の好ましい例を、添付した図を参照して詳細には説明する。各図の構成要素に参照符号を付加することにおいて、同一の構成要素については、たとえ他の図上に表示されていても、可能な限り同一の符号を有することができる。また、本発明を説明するにおいて、関連した公知の構成または機能に対する具体的な説明が、本発明の要旨を曖昧にし得ると判断される場合には、その詳細な説明は省略することができる。

以下、添付した図を参照して、本発明の好ましい実施例を詳細には説明することにする。

図１は、本発明の一実施例に係る表示装置を示す斜視図である。

以下で、Ｘ軸はスキャンラインと平行な方向を示し、Ｙ軸はデータラインと平行な方向を示し、Ｚ軸は透明表示装置１００の高さ方向を示す。

本発明の一実施例に係る透明表示装置１００は、有機発光表示装置（Organic Light Emitting Display）で具現された例を中心に説明したが、液晶表示装置（Liquid Crystal Display）、プラズマ表示装置（ＰＤＰ：Plasma display Panel）、量子ドット発光表示装置（ＱＬＥＤ：Quantum dot Light Emitting display）または電気泳動表示装置（Electrophoresis display）でも具現され得る。

図１を参照すると、本発明の一実施例に係る透明表示装置１００は、透明表示パネル１１０、ソースドライブ集積回路（integrated circuit、以下「ＩＣ」という）２１０、軟性フィルム２２０、回路基板２３０、およびタイミング制御部２４０を含む。

透明表示パネル１１０は、互いに向かい合う第１基板１１１と第２基板１１２を含む。第２基板１１２は、封止基板であり得る。第１基板１１１は、プラスチックフィルム（plastic film）、ガラス基板（glass substrate）、または半導体工程を用いて形成されたシリコンウエハ基板であり得る。第２基板１１２は、プラスチックフィルム、ガラス基板、または封止フィルムであり得る。このような第1基板１１１と第2基板１１２は、透明な材料からなり得る。

スキャン駆動部は、透明表示パネル１１０の表示領域の片側または両側の外側の非表示領域に、ＧＩＰ（gate driver in panel）方式で形成され得る。または、スキャン駆動部は、駆動チップで製作して軟性フィルムに実装し、ＴＡＢ（tape automated bonding）方式で透明表示パネル１１０の表示領域の片側または両側の外側の非表示領域に付着することもできる。

ソースドライブＩＣ２１０が、駆動チップで製作される場合、ＣＯＦ（chip on film）またはＣＯＰ（chip on panel）方式で軟性フィルム２２０に実装され得る。

透明表示パネル１１０の非表示領域には、電源パッド、データパッドのようなパッドが形成され得る。軟性フィルム２２０には、パッドとソースドライブIC２１０を連結する配線、パッドと回路基板２３０の配線を連結する配線が形成され得る。軟性フィルム２２０は、異方性導電フィルム（antisotropic conducting film）を用いて、パッド上に付着され、これにより、パッドと軟性フィルム２２０の配線が連結され得る。

図２は、本発明の一実施例による透明表示パネルを概略的に示した平面図であり、図３は、図２のＡ領域の一例を示す拡大図である。

図２および図３を参照すると、第１基板１１１は、画素（Ｐ）が形成されて画像を表示する表示領域（ＤＡ）と、画像を表示しない非表示領域（ＮＤＡ）に区分され得る。

非表示領域（ＮＤＡ）は、パッド（ＰＡＤ）が配置されたパッド領域（ＰＡ）および、少なくとも一つのスキャン駆動部２０５が具備され得る。

スキャン駆動部２０５は、スキャンラインに接続してスキャン信号を供給する。このようなスキャン駆動部２０５は、ゲートドライブパネル（GATE driver in panel、ＧＩＰ）方式で表示領域（ＤＡ）の片側または両側に配置され得る。一例として、図２に示すように、スキャン駆動部２０５は、表示領域（ＤＡ）の両側に配置され得るが、必ずしもこれに限定されない。スキャン駆動部２０５は、表示領域（ＤＡ）の片側のみに配置することもできる。

表示領域（ＤＡ）は、図３に示すように、透過領域（ＴＡ）と非透過領域（ＮＴＡ）を含む。透過領域（ＴＡ）は、外部から入射する光の大部分を通過させる領域であり、非透過領域（ＮＴＡ）は、外部から入射する光の大部分を透過させない領域である。一例として、透過領域（ＴＡ）は、光透過率がα％、例えば、９０％よりも大きい領域であり、非透過領域（ＮＴＡ）は、光透過率がβ％、例えば、５０％よりも小さい領域であり得る。ここで、αはβよりも大きい値である。透明表示パネル１１０は、透過領域（ＴＡ）によって透明表示パネル１１０の背面（裏面）に位置した事物、または背景を見ることができる。

非透過領域（ＮＴＡ）には、複数の画素（Ｐ）および複数の画素（Ｐ）それぞれに信号を供給するための複数の第１信号ライン（ＳＬ１）および、複数の第２信号ライン（ＳＬ２）が具備され得る。

複数の第１信号ライン（ＳＬ１）は、第１方向（Ｘ軸方向）に延長され得る。複数の第１信号ライン（ＳＬ１）は、複数の第２信号ライン（ＳＬ２）と交差することができる。一例として、複数の第１信号ライン（ＳＬ１）のそれぞれは、少なくとも一つのスキャンラインを含むことができる。

以下では、第１信号ライン（ＳＬ１）が複数のラインを含む場合、一つの第１信号ライン（ＳＬ１）は、複数のラインからなる信号ラインのグループを意味することができる。例えば、第１信号ライン（ＳＬ１）が２つのスキャンラインを含む場合、１つの第１信号ライン（ＳＬ１）は、２つのスキャンラインからなる信号ラインのグループを意味することができる。

複数の第２信号ライン（ＳＬ２）は、第２方向（Ｙ軸方向）に延長され得る。一例として、複数の第２信号ライン（ＳＬ２）のそれぞれは、少なくとも一つのデータライン、画素電源ライン、リファレンスラインおよび共通電源ラインのうち少なくとも一つを含むことができる。

以下では、第２信号ライン（ＳＬ２）が、複数のラインを含む場合、一つの第２信号ライン（ＳＬ２）は、複数のラインからなる信号ラインのグループを意味することができる。例えば、第２信号ライン（ＳＬ２）が２つのデータライン、画素電源ライン、共通電源ラインおよびリファレンスラインを含む場合、一つの第２信号ライン（ＳＬ２）は、２つのデータライン、画素電源ライン、共通電源ラインおよびリファレンスラインからなる信号ラインのグループを意味することができる。

隣接した第１信号ライン（ＳＬ１）間には、透過領域（ＴＡ）が配置され得る。また、隣接した第２信号ライン（ＳＬ２）間には、透過領域（ＴＡ）が配置され得る。つまり、透過領域（ＴＡ）は、２つの第１信号ライン（ＳＬ１）および２つの第２信号ライン（ＳＬ２）によって囲まれ得る。

画素（Ｐ）は、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）のうち少なくとも一つと重畳するよう具備され、所定の光を放出して画像を表示する。発光領域（ＥＡ）は、画素（Ｐ）で光を発光する領域に該当し得る。

画素（Ｐ）のそれぞれは、第１サブ画素（Ｐ１）、第２サブ画素（Ｐ２）、第３サブ画素（Ｐ３）および第４サブ画素（Ｐ４）の中の少なくとも一つを含むことができる。第１サブ画素（Ｐ１）は、第１信号ライン（ＳＬ１）と重畳するように配置され、第１色光を放出する第１発光領域（ＥＡ１）を含むことができる。第２サブ画素（Ｐ２）は、第２信号ライン（ＳＬ２）と重畳するように配置され、第２色光を放出する第２発光領域（ＥＡ２）を含むことができる。第３サブ画素（Ｐ３）は、交差領域（ＩＡ）を中心に第１サブ画素（Ｐ１）と向かい合うように配置され、第３色光を放出する第３発光領域（ＥＡ３）を含むことができる。第４サブ画素（Ｐ４）は、交差領域（ＩＡ）を中心に第２サブ画素（ＳＰ２）と向かい合うように配置され、第４色光を発光する第４発光領域（ＥＡ４）を含むことができる。

一例として、第１～第４発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）は、すべて異なる色の光を放出することができる。例えば、第１発光領域（ＥＡ１）は緑色の光を放出することができ、第２発光領域（ＥＡ２）は赤色の光を放出することができる。第３発光領域（ＥＡ３）は青色光を放出することができ、第４発光領域（ＥＡ４）は白色光を放出することができる。しかし、必ずしもこれに限定されない。

他の例として、第１～第４発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）の中の少なくても２つは、同一色の光を放出することができる。例えば、第１発光領域（ＥＡ１）および第２発光領域（ＥＡ２）は、緑色光を放出することができ、第３発光領域（ＥＡ３）は、赤色光を放出することができ、第４発光領域（ＥＡ４）は、青色光を放出することができる。しかし、必ずしもこれに限定されない。

また、それぞれのサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の配列順序は、様々に変更され得る。

以下では、説明の便宜上、第１サブ画素（Ｐ１）が緑色の光を放出する緑色サブ画素であり、第２サブ画素（Ｐ２）が赤色の光を放出する赤色サブ画素であり、第３サブ画素（Ｐ３）が青色の光を放出する青色サブ画素であり、第４サブ画素（Ｐ４）が白色の光を放出する白色サブ画素であるものとして説明することにする。

一方、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）は、発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）が複数個に分割された発光領域を含むことができる。詳細には、第１サブ画素（Ｐ１）に具備された第１発光領域（ＥＡ１）は、２つに分割された第１分割発光領域（ＥＡ１－１）および第２分割発光領域（ＥＡ１－２）を含むことができる。第２サブ画素（Ｐ２）に具備された第２発光領域（ＥＡ２）は、２つに分割された第１分割発光領域（ＥＡ２－１）および第２分割発光領域（ＥＡ２－２）を含むことができる。第３サブ画素（Ｐ３）に具備された第３発光領域（ＥＡ３）は、２つに分割された第１分割発光領域（ＥＡ３－１）および第２分割発光領域（ＥＡ３－２）を含むことができる。第４サブ画素（Ｐ４）に具備された第４発光領域（ＥＡ４）は、２つに分割された第１分割発光領域（ＥＡ４－１）および第２分割発光領域（ＥＡ４－２）を含むことができる。

本発明の一実施例による透明表示パネル１１０は、画素（Ｐ）が透過領域（ＴＡ）を眺める複数の側を含み、画素（Ｐ）の複数の側それぞれが、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）それぞれに対して傾斜を有することができる。

詳細には、画素（Ｐ）は、透過領域（ＴＡ）を眺める第１側（Ｓ１）と第２側（Ｓ２）、第１側（Ｓ１）と向かい合う第３側（Ｓ３）および第２側（Ｓ２）と向かい合う第４側（Ｓ４）を含むことができる。一例として、画素（Ｐ）は、４つの側（Ｓ１、Ｓ２、Ｓ３、Ｓ４）からなる菱形形状を有することができる。このような場合、透過領域（ＴＡ）は、画素（Ｐ）の大きさおよび配置によって、菱形形状、六角形状または八角形状を有することができる。

画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、第１信号ライン（ＳＬ１）と平行または垂直でなく、傾斜を有することができる。すなわち、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、第１信号ライン（ＳＬ１）に対して、０度より大きく９０度より小さい傾斜を有することができる。一例として、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、第１信号ライン（ＳＬ１）に対して、３０度より大きく６０度より小さい傾斜を有する斜線からなり得る。

また、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、第２信号ライン（ＳＬ２）と平行または垂直でなく、傾斜を有することができる。すなわち、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）それぞれは、第２信号ライン（ＳＬ２）に対して０度より大きく９０度より小さい傾斜を有することができる。一例として、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、第２信号ライン（ＳＬ２）に対して３０度より大きく６０度より小さい傾斜を有する斜線からなり得る。

一方、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）のそれぞれは、少なくとも２以上のサブ画素数（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの側を含むことができる。

複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれは、透過領域（ＴＡ）を眺める少なくとも２以上の側を含むことができる。一例として、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれは、画素（Ｐ）のような形状、例えば、菱形形状を有することができる。

このような場合、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれは、透過領域（ＴＡ）を眺める２つの側を含むことができる。第１サブ画素（Ｐ１）は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ１１）および第２側（Ｓ１２）を含み、第２サブ画素（Ｐ２）は透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ２１）および第２側（Ｓ２２）を含み、第３サブ画素（Ｐ３）は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ３１）および第２側（Ｓ３２）を含み、第４サブ画素（Ｐ４）は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ４１）および第２側（Ｓ４２）を含むことができる。

画素（Ｐ）の第１側（Ｓ１）は、第１サブ画素（Ｐ１）の第１側（Ｓ１１）と第２サブ画素（Ｐ２）の第２側（Ｓ２２）を含み、画素（Ｐ）の第２側（Ｓ２）は、第１画素（Ｐ１）の第２側（Ｓ１２）と第４サブ画素（Ｐ４）の第１側（Ｓ４１）を含むことができる。画素（Ｐ）の第３側（Ｓ３）は、第４サブ画素（Ｐ４）の第２側（Ｓ４２）と第３サブ画素（Ｐ３）の第１側（Ｓ３１）を含み、画素（Ｐ）の第４側（Ｓ４）は、第３サブ画素（Ｐ３）の第２側（Ｓ３２）と第２サブ画素（Ｐ２）の第１側（Ｓ２１）を含むことができる。

結果的に、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの第１側（Ｓ１１、Ｓ２１、Ｓ３１、Ｓ４１）および第２側（Ｓ１２、Ｓ２２、Ｓ４２、Ｓ４２）は、画素（Ｐ）の複数の側（Ｓ１、Ｓ２、Ｓ３、Ｓ４）のように第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）それぞれに対して傾斜を有することができる。

一方、第１サブ画素（Ｐ１）および第３サブ画素（Ｐ３）は、第１信号ライン（ＳＬ１）の少なくとも一部と重畳するように具備され、第１信号ライン（ＳＬ１）に沿って交互に配置され得る。

第２サブ画素（Ｐ２）および第４サブ画素（Ｐ４）は、第２信号ライン（ＳＬ２）の少なくとも一部と重畳するように具備され、第２信号ライン（ＳＬ２）に沿って交互に配置され得る。

第１サブ画素（Ｐ１）、第２サブ画素（Ｐ２）、第３サブ画素（Ｐ３）および第４サブ画素（Ｐ４）それぞれには、キャパシタ、薄膜トランジスタなどを含む回路部および発光素子が具備される。薄膜トランジスタは、スイッチングトランジスタ、センシングトランジスタおよび駆動トランジスタを含むことができる。

スイッチングトランジスタは、スキャンラインに供給されるスキャン信号によってスイッチングされ、データラインから供給されるデータ電圧を駆動トランジスタに供給する役割をする。

センシングトランジスタは、画質低下の原因となる駆動トランジスタのしきい値電圧の偏差をセンシングする役割をする。

駆動トランジスタは、スイッチング薄膜トランジスタから供給されるデータ電圧によってスイッチングされ、画素電源ラインから供給される電源からデータ電流を生成し、サブ画素の第１電極に供給する役割を果たす。駆動トランジスタは、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含む。

キャパシタは、駆動トランジスタに供給されるデータ電圧を一フレームの間維持させる役割をする。２つのキャパシタ電極を含むことができるが、必ずしもこれに限定されない。他の実施例において、キャパシタは、３つのキャパシタ電極を含むこともできる。

本発明の一例による透明表示パネル１１０は、透過領域（ＴＡ）を間に置いて隣接する同一色のサブ画素の間にアノードライン（ＡＬ）が具備され、アノードライン（ＡＬ）の先端に、ウェルディング地点(welding point)が形成され得る。アノードライン（ＡＬ）は、第１アノードライン（ＡＬ１）、第２アノードライン（ＡＬ２）、第３アノードライン（ＡＬ３）および第４アノードライン（ＡＬ４）を含むことができる。一実施例において、ウェルディング地点は、Ｖ字形状、トレンチ形状または谷間形状を含むことができる。図７および図８は、ウェルディング地点の例示的な形状を示している。

詳細には、第１アノードライン（ＡＬ１）は、隣接する第１サブ画素（Ｐ１）の中のいずれか一つの第１電極から延長され、他の一つの第１サブ画素（Ｐ１）の回路部と少なくとも一部が重畳し得る。第１アノードライン（ＡＬ１）は、一端に第１ウェルディング地点（ＷＰ１）が形成され得る。

第２アノードライン（ＡＬ２）は、隣接する第２サブ画素（Ｐ２）の中のいずれか一つの第１電極から延長され、他の一つの第２サブ画素（Ｐ２）の回路部と少なくとも一部が重畳し得る。第２アノードライン（ＡＬ２）は、一端に第２ウェルディング地点（ＷＰ２）が形成され得る。

第３アノードライン（ＡＬ３）は、隣接する第３サブ画素（Ｐ３）の中のいずれか一つの第１電極から延長され、他の一つの第３サブ画素（Ｐ３）の回路部と少なくとも一部が重畳し得る。第３アノードライン（ＡＬ３）は、一端に第３ウェルディング地点（ＷＰ３）が形成され得る。

第４アノードライン（ＡＬ４）は、隣接する第４サブ画素（Ｐ４）の中のいずれか一つの第１電極から延長され、他の一つの第４サブ画素（Ｐ４）の回路部と少なくとも一部が重畳し得る。第４アノードライン（ＡＬ４）は、一端に第４ウェルディング地点（ＷＰ４）が形成され得る。

一実施例において、画素（Ｐ）は、複数のサブ画素、すなわち第１サブ画素（Ｐ１）、第２サブ画素（Ｐ２）、第３サブ画素（Ｐ３）、および第４サブ画素（Ｐ４）を含むことができる。こらサブ画素は、第１信号ライン（ＳＬ１）または第２信号ライン（ＳＬ２）と重畳するように配置され得る。例えば、図３に示すように、２つの発光領域（ＥＡ１－１、ＥＡ１－２）を有する第１サブ画素（Ｐ１）は、平面上で第１信号ライン（ＳＬ１）と重畳し、第２信号ライン（ＳＬ２）と重畳しなくても良い。反面、２つの発光領域（ＥＡ２－１、ＥＡ２－２）を有する第２サブ画素（Ｐ２）は、平面上で第２信号ライン（ＳＬ２）と重畳し、第１信号ライン（ＳＬ１）と重畳しなくても良い。

図に示したように、複数のサブ画素それぞれは、透過領域（ＴＡ）と向かい合う辺を有することができる。例えば、第２サブ画素（Ｐ２）は第１辺（ＳＤ１）を有し、第３サブ画素（Ｐ３）は第２辺（ＳＤ２）を有することができる。第１辺（ＳＤ１）と第２辺（ＳＤ２）は、どちらも透過領域（ＴＡ）を向くことができる。

また、サブ画素において、同一の透過領域（ＴＡ）に対向する各辺（ＳＤ１、ＳＤ２）は、同一の曲率を有することができる。曲率は、曲線が直線になることから外れる程度または表面が平面から外れる程度を示すことができる。例えば、円の曲率は、半径の逆数と同じであり、直線の曲率は０であり得る。

第２サブ画素（Ｐ２）と第３サブ画素（Ｐ３）の各辺は、同一の曲率を有することができる。このような場合、第１辺（ＳＤ１）と第２辺（ＳＤ２）が直線なので、曲率は同一な０であり得る。また、各サブ画素の辺（ＳＤ１、ＳＤ２）に対向する透過領域（ＴＡ）は、各サブ画素の辺（ＳＤ１、ＳＤ２）の曲率によって、対応する曲率を有することができる。

以下では、図４～図８を参照し、キャパシタ、駆動トランジスタ、アノードライン、複数の信号ラインおよび発光素子について、より詳細には説明することにする。

図４は、図３の画素に具備されたキャパシタ、駆動トランジスタ、第１電極およびアノードラインを概略的に示す図であり、図５は、図４のＢ領域の一例を示す図である。図６は、図４のＩ－Ｉ’の一例を示す断面図であり、図７は、図４のＩＩ－ＩＩ’の一例を示す断面図であり、図８は、不良が発生したサブ画素を隣接するように配置されたサブ画素に連結するリペア工程を説明するための断面図である。

図４～図８を参照すると、一例として、第１方向（Ｘ軸方向）に延長された第１信号ライン（ＳＬ１）は、非透過領域（ＮＴＡ）に配置され、スキャンライン（ＳＣＡＮＬ）を含むことができるが、必ずしもこれに限定されない。他の例として、第１信号ライン（ＳＬ１）は、複数のスキャンライン（ＳＣＡＮＬ）、例えば、２つのスキャンライン（ＳＣＡＮＬ）を含むこともできる。

一例として、第２方向（Ｙ軸方向）に延長された第２信号ライン（ＳＬ２）は、非透過領域（ＮＴＡ）に配置され、第１データライン（ＤＬ１）、第２データライン（ＤＬ２）、画素電源ライン（ＶＤＬ）、リファレンスライン（ＲＥＦＬ）、共通電源ライン（ＶＳＳＬ）、第３データライン（ＤＬ３）および第４データライン（ＤＬ４）を含むことができるが、必ずしもこれに限定されない。他の例として、第２信号ライン（ＳＬ２）は、２つのデータライン、画素電源ライン（ＶＤＤＬ）、リファレンスライン（ＲＥＦＬ）、共通電源ライン（ＶＳＳＬ）のみを含むこともできる。

スキャンライン（ＳＣＡＮＬ）は、表示領域（ＤＡ）に具備されたサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）にスキャン信号を供給することができる。

リファレンスライン（ＲＥＦＬ）は、表示領域（ＤＡ）に具備されたサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの駆動トランジスタ（ＤＴ）に、基準電圧（または初期化電圧、センシング電圧）を供給することができる。

第１～第４データライン（ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４）それぞれは、表示領域（ＤＡ）に具備されたサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の中のいずれか一つにデータ電圧を供給することができる。一例として、第１データライン（ＤＬ１）は、第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）に第１データ電圧を供給し、第２データライン（ＤＬ２）は、第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）に第２データ電圧を供給し、第３データライン（ＤＬ３）は、第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）に第３データ電圧を供給し、第４データライン（ＤＬ４）は、第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）に第４データ電圧を供給することができる。

画素電源ライン（ＶＤＤＬ）は、サブ画素数（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの第１電極１２０に第１電源を供給することができる。共通電源ライン（ＶＳＳＬ）は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの第２電極１４０に第２電源を供給することができる。

第２信号ライン（ＳＬ２）が、画素電源ライン（ＶＤＤＬ）および共通電源ライン（ＶＳＳＬ）を含む場合、画素電源ライン（ＶＤＤＬ）および共通電源ライン（ＶＳＳＬ）は、他の信号ラインと比較して高い電圧が印加されるため、他の信号ラインより広い面積を有することが好ましい。広い面積を確保するため、画素電源ライン（ＶＤＤＬ）および共通電源ライン（ＶＳＳＬ）それぞれは、二重層で形成され得る。一例として、画素電源ライン（ＶＤＤＬ）は、図６に示したように、第１画素電源ライン（ＶＤＤＬ－１）および第２画素電源ライン（ＶＤＤＬ－２）を含むことができる。また、共通電源ライン（ＶＳＳＬ）は、図６に示したように、第１共通電源ライン（ＶＳＳＬ－１）および第２共通電源ライン（ＶＳＳＬ－２）を含むことができる。

透過領域（ＴＡ）は、隣接する第１信号ライン（ＳＬ１）間および隣接する第２信号ライン（ＳＬ２）に配置され得る。

そして、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれは、非透過領域（ＮＴＡ）に具備され、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）の中の少なくとも一つと重畳するように配置され得る。例えば、第１サブ画素（Ｐ１）および第３サブ画素（Ｐ３）は、第１信号ライン（ＳＬ１）の少なくとも一部に重畳するように具備され、第１信号ライン（ＳＬ１）に沿って交互に配置され得る。第２サブ画素（Ｐ２）および第４サブ画素（Ｐ４）は、第２信号ライン（ＳＬ２）の少なくとも一部に重畳するように具備され、第２信号ライン（ＳＬ２）に沿って交互に配置され得る。このように配置された複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれには、発光素子が具備され得る。

一方、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）と第１信号ライン（ＳＬ１）の間または透過領域（ＴＡ）と第２信号ライン（ＳＬ２）の間に配置され、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの発光素子と連結し得る。

このような駆動トランジスタ（ＤＴ）は、アクティブ層（ＡＣＴ）、ゲート電極（ＧＥ）、ソース電極（ＳＥ）およびドレイン電極（ＤＥ）を含む。また、キャパシタ（Ｃｓｔ）は、第１キャパシタ電極（ＣＥ１）、第２キャパシタ電極（ＣＥ２）および第３キャパシタ電極（ＣＥ３）を含むことができるが、必ずしもこれに限定されるものではない。他の実施例において、キャパシタ（Ｃｓｔ）は、第１キャパシタ電極（ＣＥ１）、第２キャパシタ電極（ＣＥ２）および第３キャパシタ電極（ＣＥ３）のうち２つのみを含むこともできる。

詳細には、第１基板１１１上には、アクティブ層（ＡＣＴ）が具備される。アクティブ層（ＡＣＴ）は、シリコン系半導体物質または酸化物系半導体物質で形成され得る。

アクティブ層（ＡＣＴ）と第１基板１１１の間には、図６に示したように、アクティブ層（ＡＣＴ）に入射する外部光を遮断するための遮光層（ＬＳ）が具備され得る。遮光層（ＬＳ）は、伝導性を有する物質から成り得、例えば、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）の中のいずれか一つまたはこれらの合金からなる単一層または多重層で形成され得る。このような場合、遮光層（ＬＳ）とアクティブ層（ＡＣＴ）の間には、バッファ膜（ＢＦ）が具備され得る。

また、第３キャパシタ電極（ＣＥ３）および複数の信号ラインのうち少なくとも一つの信号ラインが、遮光層（ＬＳ）と同一の層に具備され得る。一例として、第３キャパシタ電極（ＣＥ３）、第１データライン（ＤＬ１）、第２データライン（ＤＬ２）、第１画素電源ライン（ＶＤＤＬ－１）、第３データライン（ＤＬ３）および第１共通電源ライン（ＶＳＳＬ－１）が、遮光層（ＬＳ）と同一の層に同一の物質で具備され得る。

アクティブ層（ＡＣＴ）上には、ゲート絶縁膜（ＧＩ）が具備され得る。ゲート絶縁膜（ＧＩ）は、無機膜、例えばシリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはこれらの多重膜で形成され得る。

ゲート絶縁膜（ＧＩ）上には、ゲート電極（ＧＥ）が具備され得る。ゲート電極（ＧＥ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）の中のいずれか一つまたはこれらの合金からなる単一層または多重層で形成され得る。

また、第１キャパシタ電極（ＣＥ１）および複数の信号ラインのうち、少なくとも一つの信号ラインが、ゲート電極（ＧＥ）と同一の層に具備される。一例として、第１キャパシタ電極（ＣＥ１）、リファレンスライン（ＲＥＦＬ）および第４データライン（ＤＬ４）が、ゲート電極（ＧＥ）と同一の層に同一の物質で具備され得る。

図６では、リファレンスライン（ＲＥＦＬ）および第４データライン（ＤＬ４）が、ゲート電極（ＧＥ）と同一の層に具備され、第１データライン（ＤＬ１）、第２データライン（ＤＬ２）、第１画素電源ライン（ＶＤＬ－１）、第３データライン（ＤＬ３）および第１共通電源ライン（ＶＳＳＬ－１）が、遮光層（ＬＳ）と同じ層に具備される例を示しているが、必ずしもこれに限定されない。第１データライン（ＤＬ１）、第２データライン（ＤＬ２）、リファレンスライン（ＲＥＦＬ）、第１画素電源ライン（ＶＤＤＬ－１）および第１共通電源ライン（ＶＳＳＬ－１）、第３データライン（ＤＬ３）および第４データライン（ＤＬ４）それぞれは、遮光層（ＬＳ）、アクティブ層（ＡＣＴ）、ゲート電極（ＧＥ）、ソース電極（ＳＥ）およびドレイン電極（ＳＥ）の中のいずれか一つと同一の層に具備され得る。

本発明の一実施例に係る透明表示パネル１１０は、第２信号ライン（ＳＬ２）の幅を最小化させるために、第２信号ライン（ＳＬ２）に含まれる複数の信号ラインが一つの層に形成されずに、図６に示したように、複数の層に分配して形成され得る。これにより、本発明の一実施例に係る透明表示パネル１１０は、第２信号ライン（ＳＬ２）の幅を最小化できるとともに、隣接する信号ライン間の寄生容量（parasitic capacitance）を最小化することもできる。

一方、本発明の一実施例による透明表示パネル１１０は、第２信号ライン（ＳＬ２）に含まれる複数の信号ラインのうち、最外郭に配置された信号ラインを遮光層（ＬＳ）と同一の層に具備することができる。例えば、第２信号ライン（ＳＬ２）に含まれる複数の信号ラインのうち第１データライン（ＤＬ１）が最外郭に配置される場合、第１データライン（ＤＬ１）は、遮光層（ＬＳ）と同一の層に具備することができる。

信号ラインは、製造過程で上面に異物が発生し得る。異物が発生した信号ライン上に一つの絶縁層を間において他の信号ラインが蒸着される場合、異物が発生した信号ラインと他の信号ラインの間にショートが発生する可能性が高い。特に、駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と信号ラインとの間にショートが発生すると、該当駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）と連結したサブ画素が発光できないという問題が発生し得る。

本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と信号ラインの間に異物によってショートが発生することを防止するために、駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と隣接して配置される信号ラインを遮光層（ＬＳ）に形成することができる。駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）と遮光層（ＬＳ）の間には、多数の絶縁層（ＢＦ、ＧＩ、ＩＬＤ）が具備されているので、遮光層（ＬＳ）に具備された信号ラインの上面に異物が発生しても、駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）とショートが発生することを防止することができる。

一方、図４および図６には、第１データライン（ＤＬ１）、第２データライン（ＤＬ２）、リファレンスライン（ＲＥＦＬ）、画素電源ライン（ＶＤＤＬ）、第３データライン（ＤＬ３）、第４データライン（ＤＬ４）および共通電源ライン（ＶＳＳＬ）の順に配置される例を示しているが、必ずしもこれに限定されない。第２信号ライン（ＳＬ２）に含まれた信号ラインの配置順序は、多様に変更され得る。

ゲート電極（ＧＥ）上には、層間絶縁膜（ＩＬＤ）が具備される。層間絶縁膜（ＩＬＤ）は、無機膜、例えば、シリコン酸化膜（ＳｉＯｘ）、シリコン窒化膜（ＳｉＮｘ）、またはこれらの多重膜で形成され得る。

層間絶縁膜（ＩＬＤ）上には、ソース電極（ＳＥ）およびドレイン電極（ＤＥ）が具備され得る。ソース電極（ＳＥ）またはドレイン電極（ＤＥ）は、ゲート絶縁膜（ＧＩ）と層間絶縁膜（ＩＬＤ）を貫通する第２コンタクトホール（ＣＨ２）を介して、アクティブ層（ＡＣＴ）に接続し得る。

ソース電極（ＳＥ）およびドレイン電極（ＤＥ）は、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、金（Ａｕ）、チタン（Ｔｉ）、ニッケル（Ｎｉ）、ネオジム（Ｎｄ）および銅（Ｃｕ）の中のいずれか一つ、またはこれらの合金からなる単一層または多重層で形成され得る。

また、第２キャパシタ電極（ＣＥ２）および複数の信号ラインのうち少なくとも一つの信号ラインは、ソース電極（ＳＥ）およびドレイン電極（ＤＥ）と同一の層に具備され得る。一例として、第２キャパシタ電極（ＣＥ２）、第２画素電源ライン（ＶＤＤＬ－２）および第２共通電源ライン（ＶＳＳＬ－２）が、ソース電極（ＳＥ）およびドレイン電極（ＤＥ）と同一の層に同一の物質で具備され得る。

特に、キャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）は、ソース電極（ＳＥ）またはドレイン電極（ＤＥ）から延長して形成され得る。これにより、キャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）は、駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）と電気的に連結し得る。

ソース電極（ＳＥ）およびドレイン電極（ＤＥ）上には、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）を保護するためのパッシベーション膜（ＰＡＳ）が具備され得る。

パッシベーション膜（ＰＡＳ）上には、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）による段差を平坦にするための平坦化膜（ＰＬＮ）が具備され得る。平坦化膜（ＰＬＮ）は、アクリル樹脂（acrylresin）、エポキシ樹脂（epoxyresin）、フェノール樹脂（phenolicresin）、ポリアミド樹脂（polyamidresin）、ポリイミド樹脂（polyimidresin）などの有機膜で形成され得る。

以下では、上述のような第１信号ライン（ＳＬ１）、第２信号ライン（ＳＬ２）、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）が配置された一例について、より詳細に説明することにする。

駆動トランジスタ（ＤＴ）は、第１サブ画素（Ｐ１）と連結した第１駆動トランジスタ（ＤＴ１）、第２サブ画素（Ｐ２）と連結した第２駆動トランジスタ（ＤＴ２）、第３サブ画素（Ｐ３）と連結した第３駆動トランジスタ（ＤＴ３）および第４サブ画素（Ｐ４）と連結した第４駆動トランジスタ（ＤＴ４）を含むことができる。

キャパシタ（Ｃｓｔ）は、第１サブ画素（Ｐ１）と連結した第１キャパシタ（Ｃｓｔ１）、第２サブ画素（Ｐ２）と連結した第２キャパシタ（Ｃｓｔ２）、第３サブ画素（Ｐ３）と連結した第３キャパシタ（Ｃｓｔ３）および第４サブ画素（Ｐ４）と連結した第４キャパシタ（Ｃｓｔ４）を含むことができる。

第１駆動トランジスタ（ＤＴ１）は、第１信号ライン（ＳＬ１）の第１側および第２信号ライン（ＳＬ２）の第１側に配置され、透過領域（ＴＡ）と交差領域（ＩＡ）間に具備され得る。第１駆動トランジスタ（ＤＴ１）は、第１キャパシタ（Ｃｓｔ１）に充電されたデータ電圧によりスイッチングされ、画素電源ライン（ＶＤＤＬ）から供給される電源を第１サブ画素（Ｐ１）の第１電極１２０に供給することができる。

第１キャパシタ（Ｃｓｔ１）は、透過領域（ＴＡ）と第１駆動トランジスタ（ＤＴ１）の間に具備され、第１駆動トランジスタ（ＤＴ１）と連結し得る。第１キャパシタ（Ｃｓｔ１）の第１キャパシタ電極（ＣＥ１）は、第１駆動トランジスタ（ＤＴ１）のゲート電極（ＧＥ）から延長して形成され得る。そして、第１キャパシタ（Ｃｓｔ１）の第２キャパシタ電極（ＣＥ２）は、第１駆動トランジスタ（ＤＴ１）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）から延長して形成され得る。

このような第１キャパシタ（Ｃｓｔ１）は、コンタクト電極（ＣＴ）により第１サブ画素（Ｐ１）の第１電極１２０と電気的に連結し得る。そして、第１駆動トランジスタ（ＤＴ１）は、第１キャパシタ（Ｃｓｔ１）を介して、第１サブ画素（Ｐ１）の第１電極１２０と電気的に連結し得る。

第２駆動トランジスタ（ＤＴ２）は、第２信号ライン（ＳＬ２）を基準に、第１駆動トランジスタ（ＤＴ１）と対称に配置され得る。第２駆動トランジスタ（ＤＴ２）は、第２キャパシタ（Ｃｓｔ２）に充電されたデータ電圧によりスイッチングされ、画素電源ライン（ＶＤＤＬ）から供給される電源を第２サブ画素（Ｐ２）の第１電極１２０に供給することができる。

第２キャパシタ（Ｃｓｔ２）は、透過領域（ＴＡ）と第２駆動トランジスタ（ＤＴ２）の間に具備され得る。ここで、第２キャパシタ（Ｃｓｔ２）は、第２信号ライン（ＳＬ２）を基準に第１キャパシタ（Ｃｓｔ１）と対称に配置され得る。第２キャパシタ（Ｃｓｔ２）は、第２駆動トランジスタ（ＤＴ２）と連結し得る。詳細には、第２キャパシタ（Ｃｓｔ２）の第１キャパシタ電極（ＣＥ１）は、第２駆動トランジスタ（ＤＴ２）のゲート電極（ＧＥ）から延長して形成され得る。そして、第２キャパシタ（Ｃｓｔ２）の第２キャパシタ電極（ＣＥ２）は、第２駆動トランジスタ（ＤＴ２）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）から延長して形成され得る。

このような第２キャパシタ（Ｃｓｔ２）は、コンタクト電極（ＣＴ）を介して、第２サブ画素（Ｐ２）の第１電極１２０と電気的に連結し得る。そして、第２駆動トランジスタ（ＤＴ２）は、第２キャパシタ（Ｃｓｔ２）を介して、第２サブ画素（Ｐ２）の第１電極（１２０）と電気的に連結し得る。

第３駆動トランジスタ（ＤＴ３）は、第１信号ライン（ＳＬ１）を基準に、第２駆動トランジスタ（ＤＴ２）と対称に配置され得る。第３駆動トランジスタ（ＤＴ３）は、第３キャパシタ（Ｃｓｔ３）に充電されたデータ電圧によりスイッチングされ、画素電源ライン（ＶＤＤＬ）から供給される電源を第３サブ画素（Ｐ３）の第１電極１２０に供給することができる。

第３キャパシタ（Ｃｓｔ３）は、透過領域（ＴＡ）と第３駆動トランジスタ（ＤＴ３）の間に具備され得る。ここで、第３キャパシタ（Ｃｓｔ３）は、第１信号ライン（ＳＬ１）を基準に第２キャパシタ（Ｃｓｔ２）と対称に配置され得る。第３キャパシタ（Ｃｓｔ３）は、第３駆動トランジスタ（ＤＴ３）と連結し得る。詳細には、第３キャパシタ（Ｃｓｔ３）の第１キャパシタ電極（ＣＥ１）は、第３駆動トランジスタ（ＤＴ３）のゲート電極（ＧＥ）から延長して形成され得る。そして、第３キャパシタ（Ｃｓｔ３）の第２キャパシタ電極（ＣＥ２）は、第３駆動トランジスタ（ＤＴ３）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）から延長して形成され得る。

このような第３キャパシタ（Ｃｓｔ３）は、コンタクト電極（ＣＴ）を介して、第３サブ画素（Ｐ３）の第１電極１２０と電気的に連結し得る。そして、第３駆動トランジスタ（ＤＴ３）は、第３キャパシタ（Ｃｓｔ３）を介して第３サブ画素（Ｐ３）の第１電極１２０と電気的に連結し得る。

第４駆動トランジスタ（ＤＴ４）は、第２信号ライン（ＳＬ２）を基準に、第３駆動トランジスタ（ＤＴ３）と対称に配置され得る。第４駆動トランジスタ（ＤＴ４）は、第４キャパシタ（Ｃｓｔ４）に充電されたデータ電圧によりスイッチングされ、画素電源ライン（ＶＤＤＬ）から供給される電源を第４サブ画素（Ｐ４）の第１電極１２０に供給することができる。

第４キャパシタ（Ｃｓｔ４）は、透過領域（ＴＡ）と第４駆動トランジスタ（ＤＴ４）の間に具備され得る。ここで、第４キャパシタ（Ｃｓｔ４）は、第２信号ライン（ＳＬ２）を基準に第３キャパシタ（Ｃｓｔ３）と対称に配置され得る。第４キャパシタ（Ｃｓｔ４）は、第４駆動トランジスタ（ＤＴ４）と連結し得る。詳細には、第４キャパシタ（Ｃｓｔ４）の第１キャパシタ電極（ＣＥ１）は、第４駆動トランジスタ（ＤＴ４）のゲート電極（ＧＥ）から延長して形成され得る。そして、第４キャパシタ（Ｃｓｔ４）の第２キャパシタ電極（ＣＥ２）は、第４駆動トランジスタ（ＤＴ４）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）から延長して形成され得る。

このような第４キャパシタ（Ｃｓｔ４）は、コンタクト電極（ＣＴ）を介して、第４サブ画素（Ｐ４）の第１電極１２０と電気的に連結し得る。そして、第４駆動トランジスタ（ＤＴ４）は、第４キャパシタ（Ｃｓｔ４）を介して、第４サブ画素（Ｐ４）の第１電極１２０と電気的に連結し得る。

本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）が、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）に重畳しないように配置され得る。これにより、本発明の一例による透明表示パネル１１０は、信号ライン（ＳＬ１、ＳＬ２）と駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）の間に寄生容量の発生を防止できる。

また、本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）が、キャパシタ（Ｃｓｔ）より交差領域（ＩＡ）の近くに配置され得る。駆動トランジスタ（ＤＴ）は、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）の中の少なくとも一つから分岐した連結ラインと連結し得る。本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）を交差領域（ＩＡ）に近接して配置することにより、駆動トランジスタ（ＤＴ）と信号ライン（ＳＬ１、ＳＬ２）を連結する連結ラインの長さを最小化させることができる。これにより、本発明の一例による透明表示パネル１１０は、第１信号ライン（ＳＬ１）または第２信号ライン（ＳＬ２）から伝達される電圧が抵抗により損失することを最小化することができる。

一方、本発明の一例として、透明表示パネル１１０は、キャパシタ（Ｃｓｔ）が、駆動トランジスタ（ＤＴ）と透過領域（ＴＡ）の間に配置され得る。ここで、透過領域（ＴＡ）は、キャパシタ（Ｃｓｔ）によって形状が決定され得る。

キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める少なくとも一つの側が、画素（Ｐ）と同じ形態を有し得る。詳細には、キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める少なくとも一つの側が、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）それぞれに対して傾斜を有することができる。

キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める一つの第１側（ＣＳ１）を含むことができる。

キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第１信号ライン（ＳＬ１）と平行または垂直ではなく、傾斜を有することができる。すなわち、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第１信号ライン（ＳＬ１）に対して０度より大きく９０度より小さい傾斜を有することができる。一例として、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第１信号ライン（ＳＬ１）に対して、３０度より大きく６０度より小さい傾斜を有する直線からなり得る。

また、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第２信号ライン（ＳＬ２）と平行または垂直ではなく、傾斜を有することができる。すなわち、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第２信号ライン（ＳＬ２）に対して、０度より大きく９０度より小さい傾斜を有することができる。一例として、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）は、第２信号ライン（ＳＬ２）に対して、３０度より大きく６０度より小さい傾斜を有する直線からなり得る。

このようなキャパシタ（Ｃｓｔ）は、画素（Ｐ）において最大限に広い面積を有するように具備され得る。そのため、本発明の一実施例による透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）の形状が、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の透過領域（ＴＡ）を眺める側の形状と同一であり得る。さらに、本発明の実施例による透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）の先端が、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の透過領域（ＴＡ）を眺める側の先端と同一であり得る。一実施例において、キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める第１側（ＣＳ１）で、第１電極１２０と先端が同一であり得る。

このような本発明の一実施例に係る透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の容量を最大限に確保でき、輝度を向上させることができる。

また、本発明の一実施例による透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の第１側（ＣＳ１）の形状によって、透過部（ＴＡ）の形状を自由に変更できるので、透過度の損失なしに透過領域（ＴＡ）の設計自由度が保障され得る。

再び、図６および図７を参照すると、平坦化膜（ＰＬＮ）上には、第１電極１２０、有機発光層１３０、第２電極１４０からなる発光素子とバンク１２５が具備される。

第１電極１２０は、平坦化膜（ＰＬＮ）上に具備され、駆動トランジスタ（ＤＴ）と電気的に連結し得る。このような第１電極１２０は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）別に具備され得る。第１サブ画素（Ｐ１）に１つの第１電極１２０が形成され、第２サブ画素（Ｐ２）に他の一つの第１電極１２０が形成され、第３サブ画素（Ｐ３）にまた他の一つの第１電極１２０が形成され、第４サブ画素（Ｐ４）にまた他の一つの第１電極１２０が形成され得る。そして、第１電極１２０は、透過領域（ＴＡ）には具備されない。

このような第１電極１２０は、反射率の高い金属物質または反射率の高い金属物質と透明な金属物質の積層構造からなり得る。例えば、第１電極１２０は、アルミニウムとチタンの積層構造（Ｔｉ／Ａｌ／Ｔｉ）、アルミニウムとＩＴＯの積層構造（ＩＴＯ／Ａｌ／ＩＴＯ）、Ａｇ合金、およびＡｇ合金とＩＴＯの積層構造（ＩＴＯ／Ａｇ合金／ＩＴＯ）、ＭｏＴｉ合金、およびＭｏＴｉ合金とＩＴＯの積層構造（ＩＴＯ／ＭｏＴｉ合金／ＩＴＯ）のような反射率の高い金属物質で形成され得る。Ａｇ合金は、銀（Ａｇ）、パラジウム（Ｐｄ）、および銅（Ｃｕ）などの合金であり得る。ＭｏＴｉ合金は、モリブデン（Ｍｏ）およびチタン（Ｔｉ）の合金であり得る。第１電極１２０はアノード電極であり得る。

一方、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれに具備された第１電極１２０は、複数個からなり得る。一例として、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれに具備された第１電極１２０は、第１分割電極１２１、第２分割電極１２２および連結電極（ＡＣＥ１）を含むことができる。

第１分割電極１２１は、第１分割発光領域（ＥＡ１－１、ＥＡ２－１、ＥＡ３－１、ＥＡ４－１）に配置され、第２分割電極１２２は、第２分割発光領域（ＥＡ１－２、ＥＡ２－２、ＥＡ３－２、ＥＡ４－２）に配置され得る。

第１分割電極１２１および第２分割電極１２２は、同一の層において互いに離隔して配置され得る。第１サブ画素（Ｐ１）および第３サブ画素（Ｐ３）のそれぞれに具備された第１分割電極１２１および第２分割電極１２２は、第１信号ライン（ＳＬ１）上で第３方向に離隔して配置され得る。そして、第２サブ画素（Ｐ２）および第４サブ画素（Ｐ４）それぞれに具備された第１分割電極１２１および第２分割電極１２２は、第２信号ライン（ＳＬ２）上で第４方向に離隔して配置され得る。

連結電極（ＡＣＥ１）は、離隔配置された第１分割電極１２１および第２分割電極１２２の間を一直線に連結し得る。詳細には、連結電極（ＡＣＥ１）は、透過領域（ＴＡ）に突出せず、一端が第１分割電極１２１と連結し、他端が第２分割電極１２２と連結した直線からなり得る。また、連結電極（ＡＣＥ１）と透過領域（ＴＡ）の間の境界は、第１分割電極１２１と透過領域（ＴＡ）の間の境界および第２分割電極１２２と透過領域（ＴＡ）の間の境界と一直線をなすことができる。

このような連結電極（ＡＣＥ１）は、第１連結部（ＡＣＥ１－１）および第２連結部（ＡＣＥ１－２）を含むことができる。第１連結部（ＡＣＥ１－１）は、第１分割電極１２１に連結し、第１分割電極１２１から第２分割電極１２２方向に所定の長さだけ延長することができる。第２連結部（ＡＣＥ１－２）は、第２分割電極１２２に連結し、第２分割電極１２２から第１分割電極１２１方向に所定の長さだけ延長することができる。第１連結部（ＡＣＥ１－１）および第２連結部（ＡＣＥ１－２）は、一直線に相互に連結し得る。これにより、第１分割電極１２１は、第１連結電極（ＡＣＥ１）を介して第２分割電極１２２と電気的に連結し得る。

第１連結部（ＡＣＥ１－１）および第２連結部（ＡＣＥ１－２）は、第１分割電極１２１および第２分割電極１２２と同一の層に形成され得る。また、第１連結部（ＡＣＥ１－１）および第２連結部（ＡＣＥ１－２）は、第１分割電極１２１および第２分割電極１２２と一体に形成され得る。このような第１電極１２０は、キャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）を介して、駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）と電気的に連結し得る。

詳細には、第１電極１２０は、コンタクト電極（ＣＴ）を通じてキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）と電気的に連結し得る。詳細には、複数のキャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）から交差領域（ＩＡ）方向に凹な領域を形成する凹部（ＣＣ）を具備することができる。

コンタクト電極（ＣＴ）は、キャパシタ（Ｃｓｔ）の凹部（ＣＣ）から透過領域（ＴＡ）方向に突出して形成され得る。ここで、コンタクト電極（ＣＴ）は、キャパシタ（Ｃｓｔ）に具備された第２キャパシタ電極（ＣＥ２）から突出し得る。コンタクト電極（ＣＴ）は、先端から連結電極（ＡＣＥ１）の少なくとも一部と重畳し得る。

連結電極（ＡＣＥ１）は、コンタクト電極（ＣＴ）と重畳する領域で、第１コンタクトホール（ＣＨ１）を通じてコンタクト電極（ＣＴ）に接続し得る。キャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）は、駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）と電気的に連結されているので、第１電極１２０は、連結電極（ＡＣＥ１）、コンタクト電極（ＣＴ）およびキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）を介して、駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）と電気的に連結され得る。

本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）に不良が発生し得る。本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）に不良が生じると、該当するサブ画素の駆動トランジスタ（ＤＴ）と第１電極１２０を電気的に分離させることができる。すなわち、不良が発生したサブ画素の第１電極１２０を、駆動トランジスタ（ＤＴ）に連結しないようにする。

詳細には、本発明の他の実施例による透明表示パネル１１０は、連結電極（ＡＣＥ１）に第２カット領域（Ｃ２）および第３カット領域（Ｃ３）を具備することができる。詳細には、連結電極（ＡＣＥ１）は、第１コンタクトホール（ＣＨ１）と第１分割電極１２１の間に第２カット領域（Ｃ２）を具備し、第１コンタクトホール（ＣＨ１）と第２分割電極１２２の間に第３カット領域（Ｃ３）を具備することができる。

本発明の一実施例による透明表示パネル１１０は、第１分割電極１２１および第２分割電極１２２の中のいずれか一つが、工程中に発生しうる異物等により誤作動すると、連結電極（ＡＣＥ１）の第１連結部（ＡＣＥ１－１）および第２連結部（ＡＣＥ１－２）の中のいずれか一つをレーザーカッティングすることによりリペアすることができる。

一例として、本発明の実施例による透明表示パネル１１０は、第１分割電極１２１を具備した領域において、異物により第１電極１２０と第２電極１４０の間にショートが発生すると、第１連結部（ＡＣＥ１－１）の第２カット領域（Ｃ２）をレーザーカッティングすることによりリペアすることができる。

他の例として、本発明の一例による透明表示パネル１１０は、第２分割電極１２２が具備された領域において、異物により第１電極１２０と第２電極１４０の間にショートが発生すると、第２連結部（ＡＣＥ１－２）の第３カット領域（Ｃ３）をレーザーカッティングすることによりリペアすることができる。

本発明の実施例による透明表示パネル１１０は、異物により暗点が発生しても複数の分割電極１２１、１２２のうち該当する分割電極のみをレーザーカッティングを介して、電気的連結を切断することにより、暗点発生による光損失率を減らすことができる。

また、本発明の一実施例による透明表示パネル１１０は、コンタクト電極（ＣＴ）に第１カット領域（Ｃ１）を具備することができる。詳細には、コンタクト電極（ＣＴ）は、第１コンタクトホール（ＣＨ１）とキャパシタパターン部の間に第１カット領域（Ｃ１）を具備することができる。

複数のサブ画素の中の一部の駆動トランジスタ（ＤＴ）に不良が発生すると、該当するサブ画素の第１電極１２０と連結したコンタクト電極（ＣＴ）の第１カット領域（Ｃ１）をレーザーでカッティングすることにより、不良が発生した駆動トランジスタ（ＤＴ）と第１電極１２０を電気的に分離させることができる。これにより、駆動トランジスタ（ＤＴ）に不良が発生したサブ画素は、駆動トランジスタ（ＤＴ）から印加される信号が遮断され、発光しないことがあり得る。

一方、本発明の一例による透明表示パネル１１０は、アノードライン(AL)を介して不良が発生したサブ画素に、隣接する同一色のサブ画素の信号を印加させることができる。

詳細には、本発明の一実施例による透明表示パネル１１０は、透過領域（ＴＡ）の少なくとも一側にアノードライン（ＡＬ）が具備され得る。アノードライン（ＡＬ）は、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの第１電極１２０から延長され、隣接する同一色のサブ画素の駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と少なくとも一部が重畳し得る。このようなアノードライン（ＡＬ）は、第１アノードライン（ＡＬ１）、第２アノードライン（ＡＬ２）、第３アノードライン（ＡＬ３）および第４アノードライン（ＡＬ４）を含むことができる。

第１アノードライン（ＡＬ１）は、透過領域（ＴＡ）を間に置いて隣接する２つの第１サブ画素（Ｐ１）の間に具備され得る。第１アノードライン（ＡＬ１）は、透過領域（ＴＡ）を間に置いて隣接する２つの第１サブ画素（Ｐ１）のうち１つの第１電極１２０から突出し、他の一つの第１サブ画素（Ｐ１）に向かって延長することができる。ここで、第１アノードライン（ＡＬ１）は、透過領域（ＴＡ）の外郭に沿って延長され得る。

第１サブ画素（Ｐ１）は、透過領域（ＴＡ）を間に置いて第２方向に隣接するように配置され得る。このような場合、第１アノードライン（ＡＬ１）は、第１サブ画素（Ｐ１）それぞれの第１電極１２０から延長され、第２方向に隣接する第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）または第１キャパシタ（Ｃｓｔ１）と少なくとも一部が重畳し得る。

一例として、第１サブ画素（Ｐ１）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ１１）および第２側（Ｓ１２）を含むことができ、第１側（Ｓ１１）および第２側（Ｓ１２）の中のいずれか一つ、例えば、第１側（Ｓ１１）から第１コンタクトホール（ＣＨ１）を介して第１キャパシタ（Ｃｓｔ１）に連結し得る。このような場合、第１アノードライン（ＡＬ１）は、第１サブ画素（Ｐ１）の第１電極（１２０）の第１側（Ｓ１１）および第２側（Ｓ１２）の中の他の一つ、例えば、第２側（Ｓ１２）から突出して延長され得る。すなわち、第１サブ画素（Ｐ１）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された２つの側（Ｓ１１、Ｓ１２）の中の一つで第１キャパシタ（Ｃｓｔ１）と連結し、他の一つで第１アノードライン（ＡＬ１）と連結し得る。

第１アノードライン（ＡＬ１）は、第１サブ画素（Ｐ１）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の外郭に沿って第２方向に隣接する第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）または第１キャパシタ（Ｃｓｔ１）が配置された領域まで延長され得る。第１キャパシタ（Ｃｓｔ１）は、第１駆動トランジスタ（ＤＴ１）より透過領域（ＴＡ）近くに配置され得る。このような場合、第１アノードライン（ＡＬ１）は、第２方向に隣接する第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）と少なくとも一部が重畳し、第１ウェルディング地点（ＷＰ１）が形成され得る。

第２アノードライン（ＡＬ２）は、透過領域（ＴＡ）を間に置いて隣接する２つの第２サブ画素（Ｐ２）の間に具備され得る。第２アノードライン（ＡＬ２）は、透過領域（ＴＡ）を間に置いて隣接する２つの第２サブ画素（Ｐ２）のうち１つの第１電極１２０から突出し、他の一つの第２サブ画素（Ｐ２）に向かって延長され得る。ここで、第２アノードライン（ＡＬ２）は、透過領域（ＴＡ）の外郭に沿って延長され得る。

第２サブ画素（Ｐ２）は、透過領域（ＴＡ）を間に置いて第１方向に隣接するように配置され得る。このような場合、第２アノードライン（ＡＬ２）は、第２サブ画素（Ｐ２）それぞれの第１電極１２０から延長され、第１方向に隣接する第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）または第２キャパシタ（Ｃｓｔ２）と少なくとも一部が重畳し得る。

一例として、第２サブ画素（Ｐ２）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ２１）および第２側（Ｓ２２）を含むことができ、第１側（Ｓ２１）および第２側（Ｓ２２）の中のいずれか一つ、例えば、第１側（Ｓ２１）から第１コンタクトホール（ＣＨ１）を介して第２キャパシタ（Ｃｓｔ２）に連結することができる。このような場合、第２アノードライン（ＡＬ２）は、第２サブ画素（Ｐ２）の第１電極１２０の第１側（Ｓ２１）および第２側（Ｓ２２）の中の他の一つ、例えば、第２側（Ｓ２２）から突出して延長され得る。すなわち、第２サブ画素（Ｐ２）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された２つの側（Ｓ２１、Ｓ２２）の中のいずれか一つで第２キャパシタ（Ｃｓｔ２）と連結し、他の一つで第２アノードライン（ＡＬ２）と連結し得る。

第２アノードライン（ＡＬ２）は、第２サブ画素（Ｐ２）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の外郭に沿って第１方向に隣接する第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）または第２キャパシタ（Ｃｓｔ２）が配置された領域まで延長され得る。第２キャパシタ（Ｃｓｔ２）は、第２駆動トランジスタ（ＤＴ２）より透過領域（ＴＡ）近くに配置され得る。このような場合、第２アノードライン（ＡＬ２）は、第１方向に隣接する第２サブ画素（Ｐ２）の第２キャパシタ（Ｃｓｔ２）と少なくとも一部が重畳し、第２ウェルディング地点（ＷＰ２）が形成され得る。

第３アノードライン（ＡＬ３）は、透過領域（ＴＡ）を間に置いて隣接する２つの第３サブ画素（Ｐ３）の間に具備され得る。第３アノードライン（ＡＬ３）は、透過領域（ＴＡ）を間に置いて隣接する２つの第３サブ画素（Ｐ３）のうち１つの第１電極１２０から突出し、他の一つの第３サブ画素（Ｐ３）に向かって延長され得る。ここで、第３アノードライン（ＡＬ３）は、透過領域（ＴＡ）の外郭に沿って延長され得る。

第３サブ画素（Ｐ３）は、透過領域（ＴＡ）を間に置いて第２方向に隣接するように配置され得る。このような場合、第３アノードライン（ＡＬ３）は、第３サブ画素（Ｐ３）それぞれの第１電極（１２０）から延長され、第２方向に隣接する第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）または第３キャパシタ（Ｃｓｔ３）と少なくとも一部が重畳し得る。

一例として、第３サブ画素（Ｐ３）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ３１）および第２側（Ｓ３２）を含むことができ、第１側（Ｓ３１）および第２側（Ｓ３２）の中のいずれか一つ、例えば、第１側（Ｓ３１）から第１コンタクトホール（ＣＨ１）を介して第３キャパシタ（Ｃｓｔ３）に連結し得る。このような場合、第３アノードライン（ＡＬ３）は、第３サブ画素（Ｐ３）の第１電極（１２０）の第１側（Ｓ３１）および第２側（Ｓ３２）の中の他の一つ、例えば、第２側（Ｓ３２）から突出して延長され得る。すなわち、第３サブ画素（Ｐ３）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された２つの側（Ｓ３１、Ｓ３２）の中の一つで第３キャパシタ（Ｃｓｔ３）と連結し、他の一つで第３アノードライン（ＡＬ３）と連結し得る。

第３アノードライン（ＡＬ３）は、第３サブ画素（Ｐ３）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の外郭に沿って第２方向に隣接する第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）または第３キャパシタ（Ｃｓｔ３）が配置された領域まで延長され得る。第３キャパシタ（Ｃｓｔ３）は、第３駆動トランジスタ（ＤＴ３）より透過領域（ＴＡ）近くに配置され得る。このような場合、第３アノードライン（ＡＬ３）は、第２方向に隣接する第３サブ画素（Ｐ３）の第３キャパシタ（Ｃｓｔ３）と少なくとも一部が重畳し、第３ウェルディング地点（ＷＰ３）が形成され得る。

一実施例において、第３アノードライン（ＡＬ３）は、第１電極１２０と同一層に形成され得る。第３アノードライン（ＡＬ３）は、図７に図に示したように第１電極１２０と離隔され得る。

一実施例において、アノードラインおよび第１電極は、同一の工程に基づいて同時に形成され得る。

図７を参照すると、第３アノードライン（ＡＬ３）は、下方に突出してパッシベーション膜（ＰＡＳ）に接するウェルディング地点（ＷＰ３）を含むことができる。ウェルディング地点（ＷＰ３）は、Ｖ字形状、トレンチ形状または谷間形状を含むことができる。

ウェルディング地点（ＷＰ３）は、図８に示したようにウェルディング工程が進めば、第３キャパシタ（Ｃｓｔ３）の第２キャパシタ電極（ＣＥ２）と電気的に連結し得る。

第４アノードライン（ＡＬ４）は、透過領域（ＴＡ）を間に置いて隣接する２つの第４サブ画素（Ｐ４）の間に具備され得る。第４アノードライン（ＡＬ４）は、透過領域（ＴＡ）を間に置いて隣接する２つの第４サブ画素（Ｐ４）のうち１つの第１電極１２０から突出し、他の一つの第４サブ画素（Ｐ４）に向かって延長され得る。ここで、第４アノードライン（ＡＬ４）は、透過領域（ＴＡ）の外郭に沿って延長され得る。

第４サブ画素（Ｐ４）は、透過領域（ＴＡ）を間に置いて第１方向に隣接するように配置され得る。この場合、第４アノードライン（ＡＬ４）は、第４サブ画素（Ｐ４）それぞれの第１電極１２０から延長され、第１方向に隣接する第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）または第４キャパシタ（Ｃｓｔ４）と少なくとも一部が重畳し得る。

一例として、第４サブ画素（Ｐ４）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された第１側（Ｓ４１）および第２側（Ｓ４２）を含むことができ、第１側（Ｓ４１）および第２側（Ｓ４２）の中のいずれか一つ、例えば、第１側（Ｓ４１）において第１コンタクトホール（ＣＨ１）を介して第４キャパシタ（Ｃｓｔ４）に連結され得る。このような場合、第４アノードライン（ＡＬ４）は、第４サブ画素（Ｐ４）の第１電極（１２０）の第１側（Ｓ４１）および第２側（Ｓ４２）の中の他の一つ、例えば、第２側（Ｓ４２）から突出して延長され得る。すなわち、第４サブ画素（Ｐ４）の第１電極１２０は、透過領域（ＴＡ）に隣接するように配置された２つの側（Ｓ４１、Ｓ４２）の中の一つで、第４キャパシタ（Ｃｓｔ４）と連結し、他の一つの側で第４アノードライン（ＡＬ４）と連結し得る。

第４アノードライン（ＡＬ４）は、第４サブ画素（Ｐ４）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の外郭に沿って第１方向に隣接する第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）、または第４キャパシタ（Ｃｓｔ４）が配置された領域まで延長され得る。第４キャパシタ（Ｃｓｔ４）は、第４駆動トランジスタ（ＤＴ４）より透過領域（ＴＡ）近くに配置され得る。このような場合、第４アノードライン（ＡＬ４）は、第１方向に隣接する第４サブ画素（Ｐ４）の第４キャパシタ（Ｃｓｔ４）と少なくとも一部が重畳し、第４ウェルディング地点（ＷＰ４）が形成され得る。

上述したように配置された第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）それぞれは、一端でサブ画素の第１電極１２０と連結され得る。そして、第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）それぞれは、他端に具備されたウェルディング地点（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）で、少なくとも一つの絶縁層、例えば、平坦化膜（ＰＬＮ）およびパッシベーション膜（ＰＡＳ）を間に置いて、駆動トランジスタ（ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４）またはキャパシタ（Ｃｓｔ１、Ｃｓｔ２、Ｃｓｔ３、Ｃｓｔ４）と電気的に分離され得る。

第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）は、平坦化膜（ＰＬＮ）上で平坦に形成することもできるが、図７に示したように、ウェルディング地点（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）で、平坦化膜（ＰＬＮ）に具備されたホールによって段差を有することもできる。詳細には、平坦化膜（ＰＬＮ）の厚さが相対的に厚いので、平坦化膜（ＰＬＮ）は、ウェルディング地点（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）と対応する位置で一部除去され、ホールを形成することができる。これにより、第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）は、ウェルディング地点（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）で、パッシベーション膜（ＰＡＳ）のみを間に置いて駆動トランジスタ（ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４）またはキャパシタ（Ｃｓｔ１、Ｃｓｔ２、Ｃｓｔ３、Ｃｓｔ４）と離隔され得る。

これにより、リペア工程が行われる前には、一つのサブ画素に印加される信号が隣接する他の一つのサブ画素に印加されないことがあり得る。しかし、一つのサブ画素の駆動トランジスタに不良が発生すると、不良が発生したサブ画素を正常なサブ画素に連結するリペア工程が行なわれ得る。

リペア工程は、検査工程、カッティング工程およびウェルディング（ｗｅｌｄｉｎｇ）工程を含むことができる。検査工程は、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の不良を検出することができる。カッティング工程は，不良と判定されたサブ画素に駆動トランジスタ（ＤＴ）から印加される信号を遮断するために，サブ画素と駆動トランジスタ（ＤＴ）が連結した領域をカッティングすることができる。ウェルディング工程は、隣接する正常なサブ画素の信号を不良のサブ画素に印加するために、正常なサブ画素と不良のサブ画素とを電気的に連結させることができる。

より詳細に説明すると、一つの第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）に不良が発生すると、不良が発生した第１サブ画素（Ｐ１）を正常な第１サブ画素（Ｐ１）に連結するリペア工程が行なわれ得る。

リペア工程は、カッティング工程を通じて、第１キャパシタ（Ｃｓｔ１）から延長されたコンタクト電極（ＣＴ）の第１カット領域（Ｃ１）をカッティングすることにより、不良と判定された第１サブ画素（Ｐ１）に第１駆動トランジスタ（ＤＴ１）から印加される信号を遮断することができる。

リペア工程は、ウェルディング工程を通じて正常な第１サブ画素（Ｐ１）と不良の第１サブ画素（Ｐ１）を電気的に連結させることにより、隣接する正常な第１サブ画素（Ｐ１）の信号を、不良の第１サブ画素（Ｐ１）に印加することができる。詳細には、ウェルディング工程は、不良第１サブ画素（Ｐ１）の第１アノードライン（ＡＬ１）と正常第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）、詳細には、第２キャパシタ電極（ＣＥ２）の少なくとも一部と重畳した第１ウェルディング地点（ＷＰ１）に、レーザーを照射することができる。これにより、電気的に分離されていた不良第１サブ画素（Ｐ１）の第１アノードライン（ＡＬ１）と正常第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）が、図８に示したように電気的に連結され得る。

ここで、ウェルディング工程は、第１アノードライン（ＡＬ１）下部または上部に、レーザーを照射することができる。ウェルディング工程は、発光層１３０または第２電極１４０を蒸着する前に行なわれ得、このような場合、第１アノードライン（ＡＬ１）上部にレーザーを照射することで、電気的に分離されていた不良第１サブ画素（Ｐ１）の第１アノードライン（ＡＬ１）と正常第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）を電気的に連結させることができる。または、ウェルディング工程は、発光層１３０または第２電極１４０が蒸着された後に行なうこともでき、このような場合、第１アノードライン（ＡＬ１）下部にレーザーを照射することで、電気的に分離していた不良第１サブ画素（Ｐ１）の第１アノードライン（ＡＬ１）と正常第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）を電気的に連結させることができる。

第１キャパシタ（Ｃｓｔ１）は、第１駆動トランジスタ（ＤＴ１）と電気的に連結しているので、正常第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）に印加される信号は、第１キャパシタ（Ｃｓｔ１）および第１アノードライン（ＡＬ１）を介して、不良第１サブ画素（Ｐ１）の第１電極１２０に印加され得る。

一方、一つの第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）に不良が発生すると、不良が発生した第２サブ画素（Ｐ２）を正常な第２サブ画素（Ｐ２）に連結するリペア工程が行なわれ得る。そして、一つの第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）に不良が発生すると、不良が発生した第３サブ画素（Ｐ３）を正常な第３サブ画素（Ｐ３）に連結するリペア工程が行なわれ得る。また、一つの第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）に不良が発生すると、不良が発生した第４サブ画素（Ｐ４）を正常な第４サブ画素（Ｐ４）に連結するリペア工程が行なわれ得る。第２～第４サブ画素（Ｐ２、Ｐ３、Ｐ４）に対するリペア工程は、第１サブ画素（Ｐ１）に対するリペア工程と実質的に同一であるので、これに対する具体的な説明は省略することにする。

バンク１２５は、平坦化膜（ＰＬＮ）上に具備され得る。またバンク１２５は、第１電極１２０の間に具備され得る。そして、バンク１２５は、第１電極１２０それぞれの端の少なくとも一部を覆い、第１電極１２０それぞれの一部が露出するように形成され得る。これにより、バンク１２５は、第１電極１２０それぞれの先端に電流が集中して発光効率が低下する問題が発生するのを防止することができる。

バンク１２５は、非透過領域（ＮＴＡ）でサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）各々の発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）を定義することができる。サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）は、第１電極１２０、有機発光層１３０、および第２電極１４０が順に積層されて、第１電極１２０からの正孔と第２電極１４０からの電子が、有機発光層１３０で互いに結合して発光する領域を示す。この場合、非透過領域（ＮＴＡ）でバンク１２５が形成された領域は、光を発光しないので非発光領域となり、バンク１２５が形成されず、第１電極１２０が露出した領域が、発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）になり得る。

バンク１２５は、アクリル樹脂（acrylresin）、エポキシ樹脂（epoxyresin）、フェノール樹脂（phenolicresin）、ポリアミド樹脂（polyamidresin）、ポリイミド樹脂（polyimidresin）などの有機膜で形成され得る。

有機発光層１３０は、第１電極１２０上に具備され得る。有機発光層１３０は、正孔輸送層（holetransporting layer）、発光層（lightemitting layer）、および電子輸送層(electron transporting layer)を含むことができる。この場合、第1電極１２０と第2電極１４０に電圧が印加されると、正孔と電子がそれぞれ正孔輸送層と電子輸送層を介して発光層に移動するようになり、発光層で互いに結合して発光することになる。

一実施例において、有機発光層１３０は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）に共通に形成される共通層であり得る。ここで、発光層は、白色光を放出する白色発光層であり得る。

他の実施例において、有機発光層１３０は、発光層がサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）別に形成され得る。一例として、第１サブ画素（Ｐ１）には緑色の光を放出する緑色発光層が形成され、第２サブ画素（Ｐ２）には赤色の光を放出する赤色発光層が形成され、第３サブ画素（Ｐ３）には青色の光を放出する青色発光層が形成され、第４サブ画素（Ｐ４）には白色の光を放出する白色発光層が形成され得る。このような場合、有機発光層１３０の発光層は、透過領域（ＴＡ）に形成されない。

第２電極１４０は、有機発光層１３０およびバンク１２５上に具備される。第２電極１４０は、発光領域（ＥＡ）を含む非透過領域（ＮＴＡ）だけでなく、透過領域（ＴＡ）にも具備され得るが、必ずしもこれに限定されない。第２電極１４０は、発光領域（ＥＡ１、ＥＡ２、ＥＡ３、ＥＡ４）を含む非透過領域（ＮＴＡ）のみに具備され、透過率向上のために透過領域（ＴＡ）に具備されなくても良い。

このような第２電極１４０は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）に共通して形成され、同一の電圧を印加する共通層であり得る。第２電極１４０は、光を透過させることができる伝導性物質からなり得る。例えば、第２電極１４０は、光を透過させることができるＩＴＯ、ＩＺＯのような透明な金属物質（ＴＣＯ、Transparent Conductive Material)、またはマグネシウム（Ｍｇ）、銀（Ａｇ）、またはマグネシウム（Ｍｇ）と銀（Ａｇ）の合金のような半透過金属物質（Semi-transmissive Conductive Mater）で形成され得る。第２電極１４０は、カソード電極であり得る。

発光素子上には、封止膜１５０が具備され得る。封止膜１５０は、第２電極１４０上で第２電極１４０を覆うように形成され得る。封止膜１５０は、有機発光層１３０と第２電極１４０に酸素または水分が浸透するのを防止する役割をする。そのため、封止膜１５０は、少なくとも一つの無機膜と少なくとも一つの有機膜とを含むことができる。

一方、図６～図８に示していないが、第２電極１４０と封止膜１５０の間にキャッピング層（Capping Layer）を追加で形成することもできる。

封止膜１５０上には、カラーフィルタ（ＣＦ）が具備され得る。カラーフィルタ（ＣＦ）は、第１基板１１１と向かい合う第２基板１１２の一面上に具備され得る。このような場合、封止膜１５０が具備された第１基板１１１とカラーフィルタ（ＣＦ）が具備された第２基板１１２は、別途の接着層１６０によって合着され得る。ここで、接着層１６０は、透明な接着レジン層（optically clear resin layer、ＯＣＲ）または透明な接着レジンフィルム（optically clear adhesive film、ＯＣＡ）であり得る。

カラーフィルタ（ＣＦ）は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）別にパターン形成され得る。詳細には、カラーフィルタ（ＣＦ）は、第１カラーフィルタ、第２カラーフィルタおよび第３カラーフィルタを含むことができる。第１カラーフィルタは、第１サブ画素（Ｐ１）の発光領域（ＥＡ１）に対応するように配置でき、緑色の光を透過させる緑色カラーフィルタであり得る。第２カラーフィルタは、第２サブ画素（Ｐ２）の発光領域（ＥＡ２）に対応するように配置され、赤色光を透過させる赤色カラーフィルタであり得る。第３カラーフィルタは、第３サブ画素（Ｐ３）の発光領域（ＥＡ４）に対応するように配置され、青色の光を透過させる青色カラーフィルタであり得る。

カラーフィルタ（ＣＦ）は、白色サブ画素である第４サブ画素（Ｐ４）の発光領域（ＥＡ４）に対応するように配置される第４カラーフィルタをさらに含むこともできる。このような場合、第４カラーフィルタは、白色光を透過させる透明な有機物質からなり得る。

一方、カラーフィルタ（ＣＦ）の間、およびカラーフィルタ（ＣＦ）と透過領域（ＴＡ）の間には、ブラックマトリックス（ＢＭ）が具備され得る。ブラックマトリックス（ＢＭ）は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）間に具備されて、隣接するサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）間に混色が発生するのを防止することができる。また、ブラックマトリックス（ＢＭ）は、透過領域（ＴＡ）と複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の間に具備され、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれで発光した光が透過領域（ＴＡ）に進行することを防止できる。

このようなブラックマトリックス（ＢＭ）は、光を吸収する物質、例えば、可視光線波長帯の光をすべて吸収するブラック染料（blackdye）を含むことができる。

本発明の一例による透明表示パネル１１０は、不良サブ画素が発生すると、アノードライン（ＡＬ）を用いて隣接するサブ画素に連結することができる。ここで、アノードライン（ＡＬ）は、不良サブ画素の第１電極１２０と同一層に形成され、第１電極１２０から延長され得る。このようなアノードライン（ＡＬ）は、一端で別途のコンタクトホールなしに第１電極１２０と連結するので、他段に一つのウェルディング地点（ＷＰ）のみが形成され得る。

上述したような本発明の一実施例による透明表示パネル１１０は、不良サブ画素と正常サブ画素とを連結するために、レーザーを照射するウェルディング地点（ＷＰ）が一つだけ具備されているので、ウェルディング工程においてレーザーを照射する回数および領域が大幅に減少し得る。これにより、本発明の一実施例に係る透明表示パネル１１０は、レーザー照射による回路部または発光素子への影響を減少させることができる。

ウェルディング地点（ＷＰ）は、レーザーが照射されるので、レーザーによる影響を最小化するために回路部または発光素子と離隔して透過領域（ＴＡ）に配置され、所定の面積を有する必要がある。本発明の一実施例に係る透明表示パネル１１０は、ウェルディング地点（ＷＰ）の個数を減らすことにより、透過領域（ＴＡ）内でウェルディング地点（ＷＰ）が形成される面積を大きく減少させることができる。これにより、本発明の一実施例に係る透明表示パネル１１０は、ウェルディング地点（ＷＰ）形成による光透過率の減少を最小化させることができる。

また、本発明の一例による透明表示パネル１１０は、不良サブ画素のアノードライン（ＡＬ）が、ウェルディング地点（ＷＰ）で正常サブ画素の駆動トランジスタ（ＤＴ）のソース電極（ＳＥ）またはドレイン電極（ＤＥ）、またはキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）と直接に連結され得る。ここで、本発明の一実施例による透明表示パネル１１０は、不良サブ画素のアノードライン（ＡＬ）が、正常サブ画素の第１電極１２０と離隔して配置され、正常サブ画素の第１電極１２０と直接連結しなくても良い。

これにより、本発明の一実施例による透明表示パネル１１０は、正常サブ画素の第１電極１２０が異物により第２電極１４０の間にショートが発生しても、不良サブ画素が正常サブ画素の駆動トランジスタ（ＤＴ）から信号が印加され得る。ここで、不良サブ画素は、駆動トランジスタ（ＤＴ）に不良が発生したサブ画素を表し、正常サブ画素は駆動トランジスタ（ＤＴ）に不良が発生していないサブ画素を表わす。

例えば、正常サブ画素は、製造過程において第１電極１２０の上面に異物が発生し得、異物によって第１電極１２０と第２電極１４０の間にショートが発生し得る。このような場合、不良サブ画素のアノードライン（ＡＬ）が、正常サブ画素の第１電極１２０と連結すれば、正常サブ画素の第１電極１２０は、第２電極１４０とショートが発生したことで、駆動トランジスタ（ＤＴ）の信号を不良サブ画素のアノードライン（ＡＬ）に伝達できなくなる。

反面、本発明の一例による透明表示パネル１１０のように不良サブ画素のアノードライン（ＡＬ）が、正常サブ画素の駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と連結すると、正常サブ画素の第１電極１２０と第２電極１４０の間にショートが発生しても、正常サブ画素の駆動トランジスタ（ＤＴ）から信号の印加を受けることができる。

また、本発明の一例による透明表示パネル１１０は、透過領域（ＴＡ）の複数の側に第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）の中の一つのみ配置され得る。本発明の一実施例に係る透明表示パネル１１０は、透過領域（ＴＡ）の片側に複数のアノードラインが配置されないので、一つのアノードラインを他のアノードラインのウェルディング地点を迂回して延長する必要はない。これにより、本発明の一例による透明表示パネル１１０は、第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）それぞれの長さを最小化することができる。本発明の一実施例に係る透明表示パネル１１０は、アノードライン（ＡＬ）による光透過率の低下を最小化させることができる。

また、本発明の一実施例による透明表示パネル１１０は、２つの分割電極１２１、１２２を連結する連結電極（ＡＣＥ１）が透過領域（ＴＡ）方向に突出しないことにより、連結電極（ＡＣＥ１）によって透過領域（ＴＡ）の面積が減少しなくても良い。すなわち、本発明の一実施例に係る透明表示パネル１１０は、連結電極（ＡＣＥ１）により光透過率が減少することを防止することができる。

また、本発明の一実施例による透明表示パネル１１０は、連結電極（ＡＣＥ１）が一直線に形成されることにより、透過領域（ＴＡ）の境界が凸凹した凸凹形状を有しないことがあり得る。これにより、本発明の一実施例に係る透明表示パネル１１０は、ヘイズが減少し、イメージ可読性を向上させることができる。

本発明の一例による透明表示パネル１１０は、第１～第４駆動トランジスタ（ＤＴ１、ＤＴ２、ＤＴ３、ＤＴ４）が互いに対称に配置され得る。詳細には、第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）は、第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）と第２軸（Ｙ軸）を基準に対称になり得る。第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）は、第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）と第２軸（Ｙ軸）を基準に対称となり得る。そして、第１サブ画素（Ｐ１）の第１駆動トランジスタ（ＤＴ１）および第２サブ画素（Ｐ２）の第２駆動トランジスタ（ＤＴ２）は、第３サブ画素（Ｐ３）の第３駆動トランジスタ（ＤＴ３）および第４サブ画素（Ｐ４）の第４駆動トランジスタ（ＤＴ４）と第１軸（Ｘ軸）を基準に対称となり得る。

また、本発明の実施例による透明表示パネル１１０は、第１～第４キャパシタ（Ｃｓｔ１、Ｃｓｔ２、Ｃｓｔ３、Ｃｓｔ４）が互いに対称に配置され得る。詳細には、第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）は、第２サブ画素（Ｐ２）の第２キャパシタ（Ｃｓｔ２）と第２軸（Ｙ軸）を基準に対称となり得る。第３サブ画素（Ｐ３）の第３キャパシタ（Ｃｓｔ３）は、第４サブ画素（Ｐ４）の第４キャパシタ（Ｃｓｔ４）と第２軸（Ｙ軸）を基準に対称になり得る。そして、第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）および第２サブ画素（Ｐ２）の第２キャパシタ（Ｃｓｔ２）は、第３サブ画素（Ｐ３）の第３キャパシタ（Ｃｓｔ３）および第４サブ画素（Ｐ４）の第４キャパシタ（Ｃｓｔ４）と第１軸（Ｘ軸）を基準に対称となり得る。

このような本発明の一例による透明表示パネル１１０は、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）が第２信号ライン（ＳＬ２）、特に画素電源ライン（ＶＤＤＬ）および共通電源ライン（ＶＳＳＬ）と離隔され得る。これにより、本発明の他の一実施例に係る透明表示パネル１１０は、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）と第２信号ライン（ＳＬ２）との間に寄生容量が発生しない、または最小化させることができる。

一方、図３～図８に示した透明表示パネル１１０は、画素（Ｐ）の複数の側が、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）に対して傾斜を有した斜線からなることを説明しているが、必ずしもこれに限定されるものではない。以下では、図９および図１０を参照し、図３に示した画素（Ｐ）の変形した実施例を説明することにする。

図９は、図３の変形例を示す図であり、図１０は、図９の画素に具備されたキャパシタ、駆動トランジスタ、第１電極およびアノードラインを概略的に示す図である。

図９に示した画素（Ｐ）は、図３に示した画素（Ｐ）と発光領域（ＥＡ）および透過部（ＴＡ）の形状を除き、実質的に同一である。以下では、図３に示した画素（Ｐ）との相違点を重点的に説明し、発光領域（ＥＡ）および透過領域（ＴＡ）の形状を除く具体的な説明を省略する。

本発明の変形した一実施例による透明表示パネル１１０は、画素（Ｐ）が透過領域（ＴＡ）を眺める複数の側を含み、画素（Ｐ）の複数の側それぞれが第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）それぞれに対して傾斜を有することができる。

詳細には、画素（Ｐ）は、透過領域（ＴＡ）を眺める第１側（Ｓ１）と第２側（Ｓ２）、第１側（Ｓ１）と向かい合う第３側（Ｓ３）および第２側（Ｓ２）と向かい合う第４側（Ｓ４）を含むことができる。

画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）それぞれは、第１信号ライン（ＳＬ１）と平行または垂直でなく、傾斜を有することができる。画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）それぞれは、交差領域（ＩＡ）に向かって凹な曲線からなり得る。このような場合、透過領域（ＴＡ）は、画素（Ｐ）の大きさおよび配置によって、角の丸い四角形、円形または楕円形を有することができる。また、図に示したように、画素（Ｐ）の第１側（Ｓ１）、第２側（Ｓ２）、第３側（Ｓ３）および第４側（Ｓ４）は、それぞれ選択された曲率を有することができる。

非透過領域（ＮＴＡ）が一定間隔で配置される場合、非透過領域（ＮＴＡ）の間にスリット、詳細には、四角形状を有する透過領域（ＴＡ）が形成され得る。外光がスリットを通過する場合、回折現象が発生し得る。

回折現象は、平面波である光がスリットを通過することによって球面波に変更され、球面波で干渉現象が発生し得る。したがって、球面波で補強干渉と相殺干渉が発生することにより、スリットを通過した外光は、不規則な光の強さを有し得る。これにより、透明表示パネル１１０は、反対側に位置する事物またはイメージの鮮明度が減少し得る。

本発明の変形した一例による透明表示パネル１１０は、画素（Ｐ）の複数の側（Ｓ１、Ｓ２、Ｓ３、Ｓ４）それぞれを交差領域（ＩＡ）に向かって凹な曲線で形成することにより、透過領域（ＴＡ）を通過する外光に回折現象が発生することを防止できる。

一方、本発明の変形した一例による透明表示パネル１１０は、非透過領域（ＮＴＡ）に図１０に示したように、駆動トランジスタ（ＤＴ）およびキャパシタ（Ｃｓｔ）を含むことができる。

駆動トランジスタ（ＤＴ）は、第１信号ライン（ＳＬ１）の第１側および第２信号ライン（ＳＬ２）の第１側に配置され、透過領域（ＴＡ）と交差領域（ＩＡ）の間に具備された第１駆動トランジスタ（ＤＴ１）、第２信号ライン（ＳＬ２）を基準に、第１駆動トランジスタ（ＤＴ１）と対称になるように配置された第２駆動トランジスタ（ＤＴ２）、第１信号ライン（ＳＬ１）を基準に、第２駆動トランジスタ（ＤＴ２）と対称になるように配置された第３駆動トランジスタ（ＤＴ３）および第２信号ライン（ＳＬ２）を基準に、第３駆動トランジスタ（ＤＴ３）と対称になるように配置された第４駆動トランジスタ（ＤＴ４）を含むことができる。

キャパシタ（Ｃｓｔ）は、第１駆動トランジスタ（ＤＴ１）と透過領域（ＴＡ）の間に配置された第１キャパシタ（Ｃｓｔ１）、第２駆動トランジスタ（ＤＴ２）と透過領域（ＴＡ）の間に配置された第２キャパシタ（Ｃｓｔ２）、第３駆動トランジスタ（ＤＴ３）と透過領域（ＴＡ）の間に配置された第３キャパシタ（Ｃｓｔ３）、および第４駆動トランジスタ（ＤＴ４）と透過領域（ＴＡ）の間に配置された第４キャパシタ（Ｃｓｔ４）を含むことができる。

キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める少なくとも一つの側が、画素（Ｐ）と同じ形状を有することができる。詳細には、キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める少なくとも一側が、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）それぞれに対して傾斜を有することができる。

キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める一つの第１側を含むことができる。キャパシタ（Ｃｓｔ）の第１側は、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）と平行または垂直ではなく、傾斜を有することができる。また、キャパシタ（Ｃｓｔ）の第１側は、交差領域（ＩＡ）に向かって凹な曲線からなり得る。

このようなキャパシタ（Ｃｓｔ）は、画素（Ｐ）において可能な限り広い面積を有するように具備され得る。そのため、本発明の変形した一例による透明表示パネル１１０は、キャパシタ（ＣＳＴ）の第１側の形状が、サブ画素（ＳＰ１、ＳＰ２、ＳＰ３、ＳＰ４）の透過領域（ＴＡ）を眺める側の形状と同一であり得る。さらに、本発明の変形した一実施例による透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の第１側先端が、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の透過領域（ＴＡ）を眺める側の先端と同一であり得る。

本発明の変形した一実施例による透明表示パネル１１０は、図１０に示したように、第１電極１２０の透過領域（ＴＡ）を眺める少なくとも一方の側が、キャパシタ（Ｃｓｔ）の第１側と形状が同一であり得る。詳細には、第１電極１２０は、透過領域（ＴＡ）を眺める少なくとも１側が、交差領域（ＩＡ）に向かって凹な曲線からなり得る。一実施例において、キャパシタ（Ｃｓｔ）は、透過領域（ＴＡ）を眺める側で第１電極１２０と先端が同一であり得る。

本発明の変形した一実施例による透明表示パネル１１０は、キャパシタ（Ｃｓｔ）の第１側を交差領域（ＩＡ）に向かって曲線で形成することにより、角が丸い四角形、円形または楕円形を有する透過領域（ＴＡ）が容易に形成され得る。また、本発明の変形した一実施例による透明表示パネル１１０は、サブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）の透過領域（ＴＡ）を眺める側をキャパシタ（Ｃｓｔ）の第１側に沿って形成することにより、発光領域（ＥＡ）の面積を最大限確保しつつ高い透過度を確保することができる。

一実施例において、画素（Ｐ）は複数のサブ画素、すなわち第１サブ画素（Ｐ１）、第２サブ画素（Ｐ２）、第３サブ画素（Ｐ３）、および第４サブ画素（Ｐ４）を含むことができる。これらのサブ画素は、第１信号ライン（ＳＬ１）または第２信号ライン（ＳＬ２）と重畳するように配置され得る。しかし、他の実施例において、第１および第２信号ラインの大きさ、例えば、幅、厚さ等に基づき、サブ画素は交差領域（ＩＡ）と重畳し得る。

例えば、図１０に示したように、２つの発光領域（ＥＡ１－１、ＥＡ１－２）を有する第１サブ画素（Ｐ１）は、平面上で第１信号ライン（ＳＬ１）と重畳し、第２信号ライン（ＳＬ２）と重畳しない発光領域（ＥＡ１－１）を含むことができる。反面、２つの発光領域（ＥＡ２－１、ＥＡ２－２）を有する第２サブ画素（Ｐ２）は、平面上で第２信号ライン（ＳＬ２）と重畳し、第１信号ライン（ＳＬ１）と重畳しない発光領域（ＥＡ２－１）を含むことができる。

また、複数のサブ画素それぞれは、透過領域（ＴＡ）と対向する辺を有することができる。例えば、第１サブ画素（Ｐ１）は、第３辺（ＳＤ３）を有し、第４サブ画素（Ｐ４）は第４辺（ＳＤ４）および第５辺（ＳＤ５）を有することができる。第３辺（ＳＤ３）、第４辺（ＳＤ４）および第５辺（ＳＤ５）は、いずれも透過領域（ＴＡ）を向くことができる。

サブ画素において同一の透過領域（ＴＡ）に対向する各辺（ＳＤ３、ＳＤ４、ＳＤ５）は、同一の曲率を有することができる。透過領域（ＴＡ）は、円で示しているので、曲率はおおよそ円形を有する透過領域（ＴＡ）の半径の逆数であり得る。図１１は、図２のＡ領域の他の例を示す拡大図であり、図１２は、図１１の変形された例を示す図である。

図１１に示した透明表示パネル１１０は、図３に図に示した透明表示パネル１１０と第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）が、すべて第２方向に延長されるという点で違いがある。

以下では、第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）について、重点的に説明し、図３～図９に示した透明表示パネル１１０に示した透明表示パネル１１０と実質的に同一の構成についての具体的な説明は省略することにする。

本発明の他の実施例による透明表示パネル１１０は、アノードライン（ＡＬ）を介して不良が発生したサブ画素に、隣接する同一色のサブ画素の信号を印加することができる。

詳細には、本発明の他の実施例による透明表示パネル１１０は、透過領域（ＴＡ）の少なくとも一側にアノードライン（ＡＬ）が具備され得る。アノードライン（ＡＬ）は、複数のサブ画素（Ｐ１、Ｐ２、Ｐ３、Ｐ４）それぞれの第１電極１２０から延長され、隣接する同一色のサブ画素の駆動トランジスタ（ＤＴ）と電気的に連結したキャパシタ（Ｃｓｔ）と少なくとも一部が重畳し得る。このようなアノードライン（ＡＬ）は、第１アノードライン（ＡＬ１）、第２アノードライン（ＡＬ２）、第３アノードライン（ＡＬ３）および第４アノードライン（ＡＬ４）を含むことができる。

第１アノードライン（ＡＬ１）は、透過領域（ＴＡ）を間に置いて第２方向に隣接する２つの第１サブ画素（Ｐ１）の間に具備され得る。第１アノードライン（ＡＬ１）は、第２方向に隣接するように配置された２つの第１サブ画素（Ｐ１）のうち、１つの第１電極１２０から突出し、他の一つの第１サブ画素（Ｐ１）に向かって延長され得る。

第１サブ画素（Ｐ１）は、透過領域（ＴＡ）を間に置いて第２方向に隣接するように配置され得る。このような場合、第１アノードライン（ＡＬ１）は、第１サブ画素（Ｐ１）それぞれの第１電極１２０から延長され、第２方向に隣接する第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）と少なくとも一部が重畳し得る。

一例として、第１アノードライン（ＡＬ１）は、第１サブ画素（Ｐ１）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の複数の側の中のいずれか一つに沿って延長され得る。第１キャパシタ（Ｃｓｔ１）は、第１信号ライン（ＳＬ１）の第１側および第２信号ライン（ＳＬ１）の第１側の間で、透過領域（ＴＡ）と交差領域（ＩＡ）の間に配置され得る。第１キャパシタ（Ｃｓｔ１）の第２キャパシタ電極（ＣＥ２）は、第１アノードライン（ＡＬ１）とコンタクトするために、片側で一部が第１電極１２０によって覆われなくても良い。他の実施例において、第１キャパシタ（Ｃｓｔ１）の第２キャパシタ電極（ＣＥ２）は、第１アノードライン（ＡＬ１）とコンタクトするために、片側で透過領域（ＴＡ）方向に突出した突出部を具備することもできる。これにより、第１アノードライン（ＡＬ１）は、第２方向に隣接する第１サブ画素（Ｐ１）の第１キャパシタ（Ｃｓｔ１）の第２キャパシタ電極（ＣＥ２）と、少なくとも一部が重畳し、第１ウェルディング地点（ＷＰ１）が形成され得る。

第２アノードライン（ＡＬ２）は、第２方向に隣接するように配置された２つの第２サブ画素（Ｐ２）の間に具備され得る。第２アノードライン（ＡＬ２）は、第２方向に隣接するように配置された２つの第２サブ画素（Ｐ２）のうち、１つの第１電極１２０から突出し、他の一つの第２サブ画素（Ｐ２）に向かって延長され得る。

第２サブ画素（Ｐ２）は、第４サブ画素（Ｐ４）を間に置いて第２方向に配置され得る。このような場合、第２アノードライン（ＡＬ２）は、第２サブ画素（Ｐ２）それぞれの第１電極１２０から第２方向に延長され、第４サブ画素（Ｐ４）を通って第２方向に隣接する第２サブ画素（Ｐ２）の第２キャパシタ（Ｃｓｔ２）と少なくとも一部が重畳し得る。

第２キャパシタ（Ｃｓｔ２）は、第１キャパシタ（Ｃｓｔ１）と第２信号ライン（ＳＬ２）を基準に対称に配置され、透過領域（ＴＡ）と交差領域（ＩＡ）の間に配置され得る。第２キャパシタ（Ｃｓｔ２）の第２キャパシタ電極（ＣＥ２）は、第２アノードライン（ＡＬ２）とコンタクトするため、片側で一部が第１電極１２０によって覆われなくても良い。他の実施例において、第２キャパシタ（Ｃｓｔ２）の第２キャパシタ電極（ＣＥ２）は、第２アノードライン（ＡＬ２）とコンタクトするために、片側で透過領域（ＴＡ）方向に突出した突出部が具備されることもある。これにより、第２アノードライン（ＡＬ２）は、第２方向に隣接する第２サブ画素（Ｐ２）の第２キャパシタ（Ｃｓｔ２）の第２キャパシタ電極（ＣＥ２）と少なくとも一部が重畳し、第２ウェルディング地点（ＷＰ２）が形成され得る。

第３アノードライン（ＡＬ３）は、透過領域（ＴＡ）を間に置いて第２方向に隣接する２つの第３サブ画素（Ｐ３）の間に具備され得る。第３アノードライン（ＡＬ３）は、第２方向に隣接するように配置された２つの第３サブ画素（Ｐ３）のうち、１つの第１電極１２０から突出し、他の一つの第３サブ画素（Ｐ３）に向かって延長され得る。

第３サブ画素（Ｐ３）は、透過領域（ＴＡ）を間に置いて第２方向に隣接するように配置され得る。このような場合、第３アノードライン（ＡＬ３）は、第３サブ画素（Ｐ３）それぞれの第１電極１２０から延長され、第２方向に隣接する第３サブ画素（Ｐ３）の第３キャパシタ（Ｃｓｔ３）と少なくとも一部が重畳し得る。

一例として、第３アノードライン（ＡＬ３）は、第３サブ画素（Ｐ３）それぞれの第１電極１２０から突出し、透過領域（ＴＡ）の複数の側のうち少なくとも一つに沿って延長され得る。第３キャパシタ（Ｃｓｔ３）は、第１信号ライン（ＳＬ１）を基準に、第２キャパシタ（Ｃｓｔ２）と対称に配置され、透過領域（ＴＡ）と交差領域（ＩＡ）の間に配置され得る。第３キャパシタ（Ｃｓｔ３）の第２キャパシタ電極（ＣＥ２）は，第３アノードライン（ＡＬ３）とコンタクトするため、片側で一部が第１電極１２０によって覆われなくても良い。他の実施例において、第３キャパシタ（Ｃｓｔ３）の第２キャパシタ電極（ＣＥ２）は、第３アノードライン（ＡＬ３）とコンタクトするために、片側で透過領域（ＴＡ）方向に突出した突出部が具備され得る。これにより、第３アノードライン（ＡＬ３）は、第２方向に隣接する第３サブ画素（Ｐ３）の第３キャパシタ（Ｃｓｔ３）の第２キャパシタ電極（ＣＥ２）と少なくとも一部が重畳し、第３ウェルディング地点（ＷＰ３）が形成され得る。

第４アノードライン（ＡＬ４）は、第２方向に隣接するように配置された２つの第４サブ画素（Ｐ４）の間に具備され得る。第４アノードライン（ＡＬ４）は、第２方向に隣接するように配置された２つの第４サブ画素（Ｐ４）のうち１つの第１電極（１２０）から突出し、他の一つの第４サブ画素（Ｐ４）に向かって延長され得る。

第４サブ画素（Ｐ４）は、第２サブ画素（Ｐ２）を間に置いて第２方向に配置され得る。このような場合、第４アノードライン（ＡＬ４）は、第４サブ画素（Ｐ４）それぞれの第１電極１２０から第２方向に延長され、第２サブ画素（Ｐ２）を通って第２方向に隣接する第４サブ画素（Ｐ４）の第４キャパシタ（Ｃｓｔ４）と少なくとも一部が重畳し得る。

第４キャパシタ（Ｃｓｔ４）は、第３キャパシタ（Ｃｓｔ３）と第２信号ライン（ＳＬ２）を基準に、対称に配置され、透過領域（ＴＡ）と交差領域（ＩＡ）の間に配置され得る。第４キャパシタ（Ｃｓｔ４）の第２キャパシタ電極（ＣＥ２）は，第４アノードライン（ＡＬ４）とコンタクトするために、片側で一部が第１電極１２０によって覆われなくても良い。他の実施例において、第４キャパシタ（Ｃｓｔ４）の第２キャパシタ電極（ＣＥ２）は、第４アノードライン（ＡＬ４）とコンタクトするために、片側で透過領域（ＴＡ）方向に突出した突出部が具備され得る。これにより、第４アノードライン（ＡＬ４）は、第２方向に隣接する第４サブ画素（Ｐ４）の第４キャパシタ（Ｃｓｔ４）の第２キャパシタ電極（ＣＥ２）と少なくとも一部が重畳し、第４ウェルディング地点（ＷＰ４）が形成され得る。

上述したように配置された第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）それぞれは、一端でサブ画素の第１電極１２０と連結され得る。そして、第１～第４アノードライン（ＡＬ１、ＡＬ２、ＡＬ３、ＡＬ４）それぞれは、他端に具備されたウェルディング地点（ＷＰ１、ＷＰ２、ＷＰ３、ＷＰ４）において、少なくとも一つの絶縁層を間に置いて駆動トランジスタ（ＤＴ）またはキャパシタ（Ｃｓｔ）と電気的に分離され得る。

これを通じて、リペア工程が行われる前には、一つのサブ画素に印加される信号が、隣接する他の一つのサブ画素に印加されなくても良い。しかし、一つのサブ画素の駆動トランジスタに不良が発生すると、不良が発生したサブ画素を正常なサブ画素に連結するリペア工程が行なわれ得る。

本発明の他の実施例による透明表示パネル１１０は、不良サブ画素が発生すると、アノードライン（ＡＬ）を用いて隣接するサブ画素に連結することができる。ここで、アノードライン（ＡＬ）は、不良サブ画素の第１電極１２０と同一層に形成され、第１電極１２０から延長され得る。このようなアノードライン（ＡＬ）は、一端で別途のコンタクトホールなしに第１電極１２０と連結するので、他段で一つのウェルディング地点（ＷＰ）のみが形成され得る。

上述したような本発明の他の実施例による透明表示パネル１１０は、不良サブ画素と正常サブ画素とを連結するために、レーザーを照射するウェルディング地点（ＷＰ）が一つだけ具備されているので、ウェルディング工程でレーザーを照射する回数および領域が大幅に減少し得る。これにより、本発明の他の一実施例に係る透明表示パネル１１０は、レーザー照射により、回路部または発光素子へ及ぶ影響を減少させることができる。

また、本発明の他の実施例による透明表示パネル１１０は、ウェルディング地点（ＷＰ）の個数を減らすことにより、透過領域（ＴＡ）内でウェルディング地点（ＷＰ）が形成される面積を大きく減少させることができる。これにより、本発明のまた他の実施例に係る透明表示パネル１１０は、ウェルディング地点（ＷＰ）形成による光透過率の減少を最小化させることができる。

また、本発明の他の実施例による透明表示パネル１１０は、不良サブ画素のアノードライン（ＡＬ）がウェルディング地点（ＷＰ）において、正常サブ画素のキャパシタ（Ｃｓｔ）の第２キャパシタ電極（ＣＥ２）と直接に連結され得る。これにより、本発明のまた他の実施例による透明表示パネル１１０は、正常サブ画素の第１電極１２０が異物により第２電極１４０の間にショートが発生しても、不良サブ画素は、正常サブ画素の駆動トランジスタ（ＤＴ）から信号の印加を受けることができる。ここで、不良サブ画素は、駆動トランジスタ（ＤＴ）に不良が発生したサブ画素を表し、正常サブ画素は駆動トランジスタ（ＤＴ）に不良が発生していないサブ画素を表わす。

一方、図１１に示した透明表示パネル１１０は、画素（Ｐ）の複数の側が、第１信号ライン（ＳＬ１）および第２信号ライン（ＳＬ２）に対して傾斜を有する斜線からなるものとして説明しているが、必ずしもこれに限定されるものではない。

本発明の変形した他の一実施例に係る透明表示パネル１１０は、図１２に示したように、画素（Ｐ）の複数の側が、交差領域（ＩＡ）に向かって凹な曲線からなり得る。このような場合、透過領域（ＴＡ）は、画素（Ｐ）の大きさおよび配置によって角の丸い四角形、円形または楕円形を有することができる。これにより、本発明の変形した他の一実施例に係る透明表示パネル１１０は、透過領域（ＴＡ）を通過する外光に回折現象が発生することを防止することができる。

以上、添付した図を参照し、本発明の実施例をさらに詳細には説明したが、本発明は必ずしもこれらの実施例に限られるわけではなく、本発明の技術思想から逸脱しない範囲内で様々に変形実施することができる。したがって、本発明に開示された実施例は、本発明の技術思想を限定するためではなく説明するためのものであり、このような実施例によって、本発明の技術思想の範囲が限定されるものではない。したがって、以上に述べた実施例は、あらゆる面で例示的であり、限定的でないものと理解されなければならない。本発明の保護範囲は、請求範囲によって解釈されなければならず、それと同等の範囲内にある全ての技術思想は、本発明の権利範囲に含まれるものと解釈されなければならない。

１００：透明表示装置
１１０：透明表示パネル
１１１：第１基板
１１２：第２基板
１２０：第１電極
１２５：バンク
１３０：有機発光層
１４０：第２電極
１５０：封止膜
ＢＭ：ブラックマトリックス
ＣＦ：カラーフィルタ
２０５：スキャン駆動部
ＶＤＤＬ：画素電源ライン
ＶＳＳＬ：共通電源ライン
ＤＬ１、ＤＬ２、ＤＬ３、ＤＬ４：データライン
ＲＥＦＬ：リファレンスライン
ＳＣＡＮＬ：スキャンライン
Ｃｓｔ：キャパシタ
ＤＴ：駆動トランジスタ
ＡＣＥ１：連結電極

Claims (24)

1. 第１方向に延長され、離隔して配置された複数の第１信号ライン、
   前記第１方向と交差する第２方向に延長され、離隔して配置された複数の第２信号ライン、
   隣接する２つの第１信号ラインの間および隣接する２つの第２信号ラインの間に具備された透過領域、
   前記第１信号ラインおよび前記第２信号ラインが交差する交差領域に隣接するように配置された複数のサブ画素を含む画素、
   前記複数のサブ画素それぞれに具備され、前記透過領域に隣接するように配置された第１側および第２側が、前記第１信号ラインおよび前記第２信号ラインそれぞれに対して傾斜を有する第１電極、
   前記第１電極の第１側に隣接するように配置されたコンタクトホールを介して、前記第１電極と連結する回路部、および
   前記複数のサブ画素のうちの一のサブ画素の第１電極の第２側から延長されるアノードラインであって、前記一のサブ画素と同一色であって前記透過領域を介して前記一のサブ画素に隣接する他のサブ画素の回路部と少なくとも一部が重畳するアノードラインを含む透明表示装置。
2. 前記回路部が、
   前記複数のサブ画素それぞれの第１電極に電源を供給し、アクティブ層、ゲート電極、ソース電極およびドレイン電極を含む駆動トランジスタ、および
   前記複数のサブ画素それぞれの駆動トランジスタと連結し、第１キャパシタ電極および第２キャパシタ電極を含むキャパシタを含み、
   前記キャパシタの第２キャパシタ電極は、前記駆動トランジスタの前記ソース電極または前記ドレイン電極から延長される、請求項１に記載の透明表示装置。
3. 前記駆動トランジスタおよび前記キャパシタそれぞれが、前記第１信号ラインおよび前記第２信号ラインそれぞれに重畳しない、請求項２に記載の透明表示装置。
4. 前記駆動トランジスタが、前記キャパシタより前記交差領域の近くに配置される、請求項２に記載の透明表示装置。
5. 前記キャパシタが、一側が前記第１電極の第１側または第２側と平行に形成される、請求項２に記載の透明表示装置。
6. 前記第１電極が、前記第１側に隣接するように配置されたコンタクトホールを介して、前記キャパシタの第２キャパシタ電極に連結する、請求項２に記載の透明表示装置。
7. 前記アノードラインが、前記複数のサブ画素のうちの前記一のサブ画素の第１電極の第２側から延長され、前記他のサブ画素の前記キャパシタの第２キャパシタ電極と少なくとも一部が重畳してウェルディング地点を形成する、請求項２に記載の透明表示装置。
8. 前記アノードラインが、前記ウェルディング地点にレーザーが照射されると、前記他のサブ画素のキャパシタの第２キャパシタ電極と直接に連結する、請求項７に記載の透明表示装置。
9. 前記アノードラインが、前記他のサブ画素の第１電極と離隔して電気的に分離される、請求項１に記載の透明表示装置。
10. 前記複数のサブ画素が、前記第１信号ラインの少なくとも一部と重畳する第１サブ画素および前記第２信号ラインの少なくとも一部と重畳する第２サブ画素を含み、
    前記アノードラインは、前記複数の第１サブ画素のそれぞれの第１電極から延長され、隣接する第１サブ画素の回路部と少なくとも一部が重畳する第１アノードライン、および前記複数の第２サブ画素それぞれの第１電極から延長され、隣接する第２サブ画素の回路部と少なくとも一部が重畳する第２アノードラインを含む、請求項１に記載の透明表示装置。
11. 前記第１アノードラインが、前記第２方向に隣接する２つの画素それぞれに具備された第１サブ画素の間に配置され、
    前記第２アノードラインは、前記第１方向に隣接する２つの画素それぞれに具備された第２サブ画素間に配置される、請求項１０に記載の透明表示装置。
12. 前記第１アノードラインが、前記第２方向に隣接する２つの画素それぞれに具備された第１サブ画素の間に配置され、
    前記第２アノードラインは、前記第２方向に隣接する２つの画素それぞれに具備された第２サブ画素間に配置される、請求項１０に記載の透明表示装置。
13. 前記第１電極が、第１分割電極および第２分割電極を含み、
    前記第１分割電極と前記第２分割電極の間を一直線に連結する連結電極をさらに含む、請求項１に記載の透明表示装置。
14. 前記連結電極と前記透過領域の境界が、前記第１分割電極と前記透過領域の間の境界および前記第２分割電極と前記透過領域の間の境界と一直線をなす、請求項１３に記載の透明表示装置。
15. 前記回路部が、前記透過領域から前記交差領域の方向に凹な領域を形成する凹部を含むキャパシタを含み、前記連結電極は、前記キャパシタの凹な領域と少なくとも一部が重畳する、請求項１３に記載の透明表示装置。
16. 前記キャパシタの凹部から前記透過領域の方向に突出し、前記連結電極と少なくとも一部が重畳するコンタクト電極を含み、
    前記コンタクト電極が、前記コンタクトホールを介して前記連結電極に連結する、請求項１５に記載の透明表示装置。
17. 第１方向に延長され、離隔して配置された複数の第１信号ライン、
    第２方向に延長され、離隔して配置された複数の第２信号ライン、
    隣接する２つの第１信号ラインの間および隣接する２つの第２信号ラインの間に具備された透過領域、
    前記第１信号ラインおよび前記第２信号ラインの交差する交差領域を中心に配置された複数のサブ画素を含む画素、
    前記複数のサブ画素それぞれに具備された第１電極、
    前記第１電極とコンタクトホールを介して連結される回路部、および
    前記複数のサブ画素のうちの一のサブ画素の第１電極から延長されるアノードラインであって、前記一のサブ画素と同一色であって前記透過領域を介して前記一のサブ画素に隣接する他のサブ画素の回路部と少なくとも一部が重畳するアノードラインを含み、
    前記画素が、前記第１信号ラインおよび前記第２信号ラインそれぞれに対して傾斜を有する複数の側を含み、前記画素の複数の側それぞれには、少なくとも一つのアノードラインが隣接するように配置された透明表示装置。
18. 前記画素の複数の側それぞれが、直線または前記交差領域に向かって凹な曲線である、請求項１７に記載の透明表示装置。
19. 前記複数のサブ画素が、前記第１信号ラインの少なくとも一部と重畳する第１サブ画素、前記第２信号ラインの少なくとも一部と重畳する第２サブ画素、前記交差領域を中心に、前記第１サブ画素と向かい合う第３サブ画素、および前記交差領域を中心に、前記第２サブ画素と向かい合う第４サブ画素を含み、
    前記アノードラインは、前記複数の第１サブ画素それぞれの第１電極から延長されて隣接する第１サブ画素の回路部と少なくとも一部が重畳する第１アノードライン、前記複数の第２サブ画素それぞれの第１電極から延長されて隣接する第２サブ画素の回路部と少なくとも一部が重畳する第２アノードライン、前記複数の第３サブ画素それぞれの第１電極から延長されて隣接する第３サブ画素の回路部と少なくとも一部が重畳する第３アノードライン、および前記複数の第４サブ画素それぞれの第１電極から延長されて隣接する第２サブ画素の回路部と少なくとも一部が重畳する第４アノードラインを含む、請求項１７に記載の透明表示装置。
20. 前記第１～第４アノードラインそれぞれが、前記画素の複数の側のうち少なくとも一つに沿って延長される、請求項１９に記載の透明表示装置。
21. 前記画素の複数の側それぞれが、前記第１～第４アノードラインのうち少なくとも一つが隣接するように配置される、請求項１９に記載の透明表示装置。
22. 一の第１サブ画素における前記第１アノードラインが、前記一の第１サブ画素と同一色であって前記第２方向において前記透過領域を介して前記一の第１サブ画素に隣接する他の第１サブ画素の回路部と少なくとも一部が重畳し、
    一の第３サブ画素における前記第３アノードラインが、前記一の第３サブ画素と同一色であって前記第２方向において前記透過領域を介して前記一の第３サブ画素に隣接する他の第３サブ画素の回路部と少なくとも一部が重畳し、
    一の第２サブ画素における前記第２アノードラインが、前記一の第２サブ画素と同一色であって前記第１方向において前記透過領域を介して前記一の第２サブ画素に隣接する他の第２サブ画素の回路部と少なくとも一部が重畳し、
    一の第４サブ画素における前記第４アノードラインが、前記一の第４サブ画素と同一色であって前記第１方向において前記透過領域を介して前記一の第４サブ画素に隣接する他の第４サブ画素の回路部と少なくとも一部が重畳する、請求項１９に記載の透明表示装置。
23. 前記画素が、菱形形状を有し、
    前記複数のサブ画素それぞれは、菱形形状を有する、請求項１７に記載の透明表示装置。
24. 前記透過領域が、菱形形状、六角形状、八角形状および円形状の中のいずれか一つを有する、請求項１７に記載の透明表示装置。

Images