WO2020045777A1 - 화소 및 이를 포함하는 표시 장치 - Google Patents

화소 및 이를 포함하는 표시 장치 Download PDF

Info

Publication number
WO2020045777A1
WO2020045777A1 PCT/KR2019/002057 KR2019002057W WO2020045777A1 WO 2020045777 A1 WO2020045777 A1 WO 2020045777A1 KR 2019002057 W KR2019002057 W KR 2019002057W WO 2020045777 A1 WO2020045777 A1 WO 2020045777A1
Authority
WO
WIPO (PCT)
Prior art keywords
light emitting
transistor
sensing
node
unit
Prior art date
Application number
PCT/KR2019/002057
Other languages
English (en)
French (fr)
Inventor
이요한
강신철
문수미
오원식
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to CN201980056980.8A priority Critical patent/CN112639939A/zh
Priority to US17/271,477 priority patent/US11688314B2/en
Priority to EP19856290.2A priority patent/EP3846154A4/en
Publication of WO2020045777A1 publication Critical patent/WO2020045777A1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/006—Electronic inspection or testing of displays and display drivers, e.g. of LED or LCD displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/15—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission
    • H01L27/153—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars
    • H01L27/156—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components having potential barriers, specially adapted for light emission in a repetitive configuration, e.g. LED bars two-dimensional arrays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0404—Matrix technologies
    • G09G2300/0413—Details of dummy pixels or dummy lines in flat panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0421—Structural details of the set of electrodes
    • G09G2300/043—Compensation electrodes or other additional electrodes in matrix displays related to distortions or compensation signals, e.g. for modifying TFT threshold voltage in column driver
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0469—Details of the physics of pixel operation
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G09G2300/0809—Several active elements per pixel in active matrix panels
    • G09G2300/0819—Several active elements per pixel in active matrix panels used for counteracting undesired variations, e.g. feedback or autozeroing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/029—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel
    • G09G2320/0295—Improving the quality of display appearance by monitoring one or more pixels in the display panel, e.g. by monitoring a fixed reference pixel by monitoring each display pixel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/04—Maintaining the quality of display appearance
    • G09G2320/043—Preventing or counteracting the effects of ageing
    • G09G2320/045—Compensation of drifts in the characteristics of light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/06—Adjustment of display parameters
    • G09G2320/0693—Calibration of display systems
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H01L25/167—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits comprising optoelectronic devices, e.g. LED, photodiodes

Definitions

  • the present invention relates to a pixel and a display device including the same.
  • LEDs Light emitting diodes exhibit relatively good durability even in harsh environmental conditions and have excellent performance in terms of lifetime and luminance. Recently, researches for applying such light emitting devices to various light emitting devices have been actively conducted.
  • an ultra-small light emitting device as small as micro scale or nano scale using an inorganic crystal structure, for example, a structure in which a nitride semiconductor is grown is developed.
  • the ultra-small light emitting device may be manufactured to be small in size so as to constitute pixels of the self-luminous display panel.
  • the light emitting device is disposed between the electrodes by directly growing the light emitting device on the electrode or by independently growing the light emitting device, and then disposing the light emitting device on the electrode. After the light emitting device is disposed, the electrode and the light emitting device are electrically connected to each other through a connection electrode provided separately.
  • Some of the light emitting devices may not be properly electrically connected to the connection electrodes in the alignment process of the light emitting devices.
  • a part of the light emitting device may be aligned in the first direction between the electrodes, but the other part may be aligned in the second direction opposite to the first direction.
  • a display device capable of sensing the number of light emitting devices electrically connected to the connection electrodes and the connection direction of the light emitting devices is required.
  • An object of the present invention is to provide a display device including a pixel having a sensing transistor that can easily detect the alignment state of the light emitting device after aligning the ultra-small light emitting device of the nano-unit size between two different electrodes; It is.
  • a pixel includes a light emitting unit including at least one light emitting element, a pixel circuit for supplying current to the light emitting unit in response to a data signal, and a common node of the light emitting unit and the pixel circuit. And a sensing transistor connected between the first node and the data line, and a control transistor connected between the scan line and the gate electrode of the sensing transistor.
  • the control transistor may be turned on while an enable signal is supplied from the outside to electrically connect the scan line and the sensing transistor.
  • the sensing transistor may be turned on by a scan signal supplied from the scan line to electrically connect the data line and the light emitting unit.
  • the display device may include a light emitting unit including at least one light emitting element disposed such that a current flows in a first direction or a second direction, and a current is supplied to the light emitting unit in response to a data signal.
  • a pixel including a pixel circuit for supplying and a sensing transistor connected between the light emitting unit and a first node, which is a common node of the pixel circuit, and a data line, and connected to the data line and the light emission when the sensing transistor is turned on And a controller configured to sense a current flowing through a unit, and a controller configured to determine an alignment state of the at least one light emitting device based on the current sensed by the sensing unit.
  • the pixel may further include a control transistor connected between a scan line and a gate electrode of the sensing transistor.
  • the control unit may turn on the control transistor by supplying an enable signal to the control transistor.
  • the sensing transistor is electrically connected to the scan line when the control transistor is turned on, and is turned on according to a scan signal supplied from the scan line to electrically connect the data line and the light emitting unit. can do.
  • the display device may be configured to disable the pixel circuit while the enable signal is supplied to the control transistor.
  • the sensing unit may further include an amplifier having an input terminal and an output terminal connected to the sensing transistor, a variable resistor connected between the input terminal of the amplifier and the controller, an output voltage of the output terminal, and a resistance value of the variable resistor. It may be characterized in that it comprises a control unit for determining the current flowing to the light emitting unit based on.
  • the controller may supply driving power to the variable resistor and supply test power to a non-inverting input terminal of the amplifier while supplying the enable signal to the control transistor.
  • the control unit may control a resistance value of the variable resistor so that the output voltage of the amplifier is equal to the test voltage.
  • the control unit may determine the current flowing to the light emitting unit based on resistance values of the driving power source, the test power source, and the controlled variable resistor.
  • the current flowing to the light emitting unit may be determined according to the alignment direction and the number of alignment of the at least one light emitting device.
  • the light emitting unit may be connected between the first node and a second power source.
  • the at least one light emitting element is arranged in either a first direction for conducting current from the first node to the second power source or in a second direction for conducting current from the second power source to the first node. It may be characterized by.
  • the driving power may be set higher than the sensing power, and the sensing power may be set higher than the second power.
  • the control unit may determine the number of at least one light emitting device aligned in the first direction based on the current sensed by the sensing unit.
  • the driving power may be set lower than the sensing power, and the sensing power may be set lower than the second power.
  • the controller may determine the number of at least one light emitting device aligned in the second direction based on the current sensed by the sensing unit.
  • the pixel and the display device including the same according to the present invention can easily detect the alignment state of the light emitting element with respect to the electrode in the pixel, so that the display device detected as a misalignment state can be identified in advance and the reliability of the display device can be improved. do.
  • the pixel and its display device enable to adaptively select the driving direction of the pixel by sensing the alignment direction of the light emitting element.
  • FIG. 1 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a plan view illustrating a unit emission area including the light emitting device of FIG. 1.
  • FIG. 3 is a cross-sectional view taken along line II ′ of FIG. 2.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG 5 is a plan view of a display device according to an exemplary embodiment.
  • FIG. 6 is a circuit diagram illustrating a sensing unit in detail according to an embodiment of the present invention.
  • FIG. 7A and 7B illustrate driving examples of the display device according to the present invention.
  • FIG. 8 is a timing diagram illustrating driving of a display device according to an exemplary embodiment of the present invention.
  • FIG. 9 is a graph illustrating a Vgs curve of a sensing transistor according to characteristics of a light emitting unit.
  • FIG. 10 is a plan view of a display device according to another exemplary embodiment.
  • FIG. 11 is a circuit diagram illustrating an example of a pixel circuit.
  • FIG. 12 is a circuit diagram illustrating an embodiment of a light emitting driver.
  • FIG. 13 is a circuit diagram illustrating an embodiment of a scan driver.
  • FIG. 14 is a circuit diagram illustrating the display device of FIG. 10 in more detail.
  • FIG. 1 is a perspective view showing a light emitting device according to an embodiment of the present invention.
  • the light emitting device LD may be a light emitting diode (LED) having a nano unit size.
  • LED light emitting diode
  • the size of the light emitting device LD is not limited to the nano unit size, and the size of the light emitting device LD may be variously changed according to the requirements of the display device to which the light emitting device LD is applied. .
  • the light emitting device LD may be formed in various shapes such as a cylinder, a rectangular parallelepiped, and a polygonal pillar. In FIG. 1, a cylindrical light emitting device is illustrated as an example.
  • the light emitting device LD may be provided in a rod shape extending in one direction.
  • the rod shape may include a rod-like shape that is long in the longitudinal direction (ie, an aspect ratio is greater than 1), or a bar-like shape.
  • the length of the light emitting element LD may be larger than its diameter.
  • the light emitting element LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be used as a device or a self-luminescence display, and may emit light of any one of red light, green light, blue light, and white light.
  • the light emitting device LD may include a first conductive semiconductor layer 11, a second conductive semiconductor layer 13, and first and second conductive semiconductor layers 11,. 13) may include an active layer 12 interposed therebetween.
  • the light emitting device LD may be implemented as a laminate in which the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13 are sequentially stacked.
  • the light emitting element LD When the extending direction of the light emitting element LD is referred to as the length direction, the light emitting element LD may have one end portion and the other end portion along the extension direction.
  • One of the first and second conductive semiconductor layers 11 and 13 may be disposed at one end and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the other end.
  • the first conductive semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first conductive semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and a semiconductor layer doped with a first conductive dopant such as Si, Ge, Sn, or the like. It may include.
  • the material constituting the first conductive semiconductor layer 11 is not limited thereto, and the first conductive semiconductor layer 11 may be formed of various materials.
  • the active layer 12 is formed on the first conductive semiconductor layer 11 and may be formed in a single or multiple quantum well structure.
  • a cladding layer (not shown) doped with a conductive dopant may be formed on and / or under the active layer 12.
  • the cladding layer may be implemented as an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and AlInGaN may also be used as the active layer 12.
  • the second conductive semiconductor layer 13 is provided on the active layer 12 and may include a semiconductor layer of a different type from the first conductive semiconductor layer 11.
  • the second conductive semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second conductive semiconductor layer 13 may include at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, and may include a semiconductor layer doped with a second conductive dopant such as Mg. have.
  • the material constituting the second conductive semiconductor layer 13 is not limited thereto, and various other materials may form the second conductive semiconductor layer 13.
  • the light emitting device LD is different from the top and / or bottom of each layer in addition to the above-mentioned first conductive semiconductor layer 11, active layer 12, and second conductive semiconductor layer 13. It may further include a phosphor layer, an active layer, a semiconductor layer and / or an electrode layer.
  • the light emitting device LD may further include an electrode layer (not shown) provided on the first conductive semiconductor layer 11 and / or the second conductive semiconductor layer 13.
  • the electrode layer may include a metal or a metal oxide, and for example, chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), ITO and oxides or alloys thereof may be used. It may be used alone or in combination, but is not limited thereto.
  • the light emitting device LD may further include an insulating coating 14.
  • the insulating film 14 may be omitted and may be provided so as to cover only a part of the first conductive semiconductor layer 11, the active layer 12, and the second conductive semiconductor layer 13. It may be.
  • the insulating film 14 may be provided at a portion other than both ends of the light emitting element LD so that both ends of the light emitting element LD may be exposed.
  • a portion of the insulating film 14 is removed in FIG. 1, and the light emitting device LD may be surrounded by the insulating film 14 on all sides of the circular column.
  • the insulating film 14 may be provided to surround at least a portion of the outer circumferential surface of the first conductive semiconductor layer 11, the active layer 12, and / or the second conductive semiconductor layer 13.
  • the insulating film 14 may be provided to surround at least the outer circumferential surface of the active layer 12.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 may include one or more insulating materials selected from the group consisting of SiO 2, Si 3 N 4, Al 2 O 3, and TiO 2, but is not limited thereto, and various materials having insulating properties may be used.
  • the insulating film 14 When the insulating film 14 is provided to the light emitting element LD, it is possible to prevent the active layer 12 from being shorted to the first and / or second electrodes (not shown). In addition, by forming the insulating film 14, surface defects of the light emitting device LD may be minimized, thereby improving lifetime and efficiency. In addition, when a plurality of bar LEDs LD are disposed closely, the insulating film 14 can prevent an unwanted short circuit that may occur between the bar LEDs LD.
  • FIG. 2 is a plan view illustrating a unit light emitting region including the light emitting device of FIG. 1, and FIG. 3 is a cross-sectional view taken along line II ′ of FIG. 2.
  • the light emitting unit EMU may be a pixel area (or sub pixel area) of each of the plurality of pixels (or sub pixels) constituting the active light emitting display panel. 2 shows an example in which the light emitting elements are aligned in a horizontal direction. However, the arrangement of the light emitting devices is not limited to that shown in FIG. 3, and in one embodiment, the light emitting devices may be aligned in a diagonal direction between the first and second electrodes.
  • a light emitting device may include a substrate SUB, a barrier layer BRL, a plurality of light emitting devices LD, first and second partitions PW1 and PW2. ), First and second reflective electrodes REL1 and REL2, and first and second contact electrodes CNE1 and CNE2.
  • the substrate SUB may include an insulating material such as glass, organic polymer, quartz, or the like.
  • the substrate SUB may be made of a material having flexibility so as to be bent or folded, and may have a single layer structure or a multi-layer structure.
  • the substrate may be made of polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, polyetherimide ( polyetherimide, polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose It may include at least one of (triacetate cellulose), cellulose acetate propionate (cellulose acetate propionate).
  • the material constituting the substrate SUB may be variously changed.
  • the barrier layer BRL may prevent impurities from diffusing into the light emitting device LD.
  • the light emitting device LD may include a first end EP1 and a second end EP2 along the first direction DR1.
  • One of the first and second conductive semiconductor layers 11 and 13 may be disposed at the first end EP1, and the other of the first and second conductive semiconductor layers 11 and 13 may be disposed at the second end EP2. have.
  • the second insulating layer INS2 may be provided on the light emitting device LD to cover a portion of the upper surface of the light emitting device LD. As a region not covered by the second insulating layer INS2, both ends EP1 and EP2 of the light emitting device LD may be exposed to the outside.
  • the first and second partition walls PW1 and PW2 may partition the light emitting unit EMU in one pixel PXL.
  • the first and second partition walls PW1 and PW2 may be provided to be spaced apart from each other by a predetermined interval on the substrate SUB.
  • the first and second partition walls PW1 and PW2 may be spaced apart from each other on the substrate SUB by more than one length of one light emitting device LD.
  • the first and second barrier ribs PW1 and PW2 may include an insulating material including an inorganic material or an organic material, but is not limited thereto. As illustrated in FIG. 3, the first and second partition walls PW1 and PW2 may have a trapezoidal shape inclined at a predetermined angle.
  • first and second partition walls PW1 and PW2 may have a semicircular shape.
  • first and second partition walls PW1 and PW2 may have various shapes such as semi-ellipse, circle, and rectangle.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1.
  • the first reflective electrode REL1 is disposed adjacent to one end of one of the first and second ends EP1 and EP2 of each light emitting element LD, and corresponds to the corresponding light emitting element through the first contact electrode CNE1. LD) can be electrically connected.
  • the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the second reflective electrode REL2 may be disposed adjacent to the other end of the first and second ends EP1 and EP2 of each light emitting element LD.
  • One reflective electrode of the first and second reflective electrodes REL1 and REL2 may be an anode electrode, and the other reflective electrode may be a cathode electrode.
  • the first reflective electrode REL1 may be an anode electrode
  • the second reflective electrode REL2 may be an anode electrode.
  • the first reflective electrode REL1 and the second reflective electrode REL2 may be disposed on the same plane, and may have the same height. When the first reflective electrode REL1 and the second reflective electrode REL2 have the same height, the light emitting device LD may be more stably connected to the first and second reflective electrodes REL1 and REL2.
  • first and second reflective electrodes REL1 and REL2 are illustrated as being directly provided on the substrate SUB, but the technical spirit of the present invention is not limited thereto.
  • a component may be further provided between the first and second reflective electrodes REL1 and REL2 and the substrate SUB to allow the light emitting device to be driven in a passive matrix or an active matrix.
  • first reflective electrodes REL1 and one second reflective electrode REL2 are alternately arranged as shown in FIG.
  • the plurality of light emitting elements LD may be aligned between the electrode REL1 and the second reflective electrode REL2.
  • the present invention is not limited thereto, and more or fewer first and second reflective electrodes REL1 and REL2 may be arranged as illustrated in FIG. 2.
  • the first and second reflective electrodes REL1 and REL2 may be provided to correspond to the shapes of the first and second partition walls PW1 and PW2. Accordingly, the first reflective electrode REL1 may have an inclination corresponding to the inclination of the first partition PW1, and the second reflective electrode REL2 may have an inclination corresponding to the inclination of the second partition PW2. have.
  • the first and second reflective electrodes REL1 and REL2 may be made of a conductive material having a constant reflectance.
  • the first and second reflective electrodes REL1 and REL2 may allow light emitted from both ends EP1 and EP2 of the light emitting element LD to travel in a direction in which an image is displayed (for example, a front direction).
  • both ends EP1 and EP2 of each of the light emitting elements LD may be formed.
  • the light emitted from may be reflected by the first and second reflective electrodes REL1 and REL2 to further travel in the front direction.
  • the efficiency of the light emitted from the light emitting element LD can be improved.
  • the first and second partition walls PW1 and PW2 together with the first and second reflective electrodes REL1 and REL2 provided thereon, improve the efficiency of light emitted from each of the light emitting devices LD.
  • signal wires, an insulating layer, a transistor, and / or the like may be provided between the first and second reflective electrodes REL1 and REL2 and the substrate SUB.
  • the signal lines may include scan lines, data lines, power lines, and the like, and the transistor may be connected to the signal lines and include a gate electrode, a semiconductor layer, a source electrode, and a drain electrode.
  • One of the source and drain electrodes of the transistor may be connected to any one of the first and second reflective electrodes REL1 and REL2, and the data signal of the data line may be applied to any one of the electrodes through the transistor.
  • the signal wires, the insulating layer, and / or the transistor may be provided in various numbers and forms.
  • the first reflective electrode REL1 may have a bar shape extending along the second direction DR2 crossing the first direction DR1.
  • the first reflective electrode REL1 may be connected to the first-first connection line CNL1_1 extending along the first direction DR1.
  • the first-first connection wire CNL1_1 may be integrally provided with the first reflective electrode REL1.
  • the first-first connection wire CNL1_1 may be electrically connected to the transistor through a contact hole (not shown). Thus, the signal provided to the transistor may be applied to the first reflective electrode REL through the first-first connection line CNL1_1.
  • the second reflective electrode REL2 may be electrically connected to the second-first connection line CNL2-1 extending along the first direction DR1.
  • the second-first connection wire CNL2_1 may be integrally provided with the second reflective electrode REL2 and may extend along the first direction DR1.
  • the second-first connection wire CNL2_1 may be electrically connected to the signal wire through a contact hole (not shown). Accordingly, the voltage of the signal wire may be applied to the second reflective electrode REL2 through the 2-1th connection wire CNL2_1.
  • the second power source VSS may be applied to the second reflective electrode REL2 through the second-first connection line CNL2_1.
  • the first and second reflective electrodes REL1 and REL2 and the first-first and second-first connection wirings CNL1_1 and CNL2_1 may be made of a conductive material.
  • Conductive materials include Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, metals such as alloys thereof, indium tin oxide (ITO), indium zinc oxide (IZO), and zinc oxide (ZnO). , Conductive oxides such as indium tin zinc oxide (ITZO), conductive polymers such as PEDOT, and the like.
  • the first and second reflective electrodes REL1 and REL2 and the first-first and second-first connection wirings CNL1_1 and CNL2_1 may be formed as a single layer.
  • the present invention is not limited thereto, and the first and second reflective electrodes REL1 and REL2 and the first-first and second-first connection wirings CNL1_1 and CNL2_1 may include metals, alloys, conductive oxides, Two or more of the conductive polymers may be formed as a multilayer film.
  • the materials of the first and second reflective electrodes REL1 and REL2 and the first-first and second-first connection wirings CNL1_1 and CNL2_1 are not limited to the above materials.
  • the first and second reflective electrodes REL1 and REL2 and the first-first and second-first connection wirings CNL1_1 and CNL2_1 are emitted from both ends EP1 and EP2 of the light emitting devices LD.
  • the light may be made of a conductive material having a constant reflectance so as to travel in the direction in which the image is displayed (for example, the front direction).
  • the first contact electrode CNE1 electrically and / or physically stably connects one of the first reflective electrode REL1 and both ends EP1 and EP2 of each of the light emitting devices LD. ) May be provided.
  • the first contact electrode CNE1 may be made of a transparent conductive material so that light emitted from each of the light emitting elements LD and reflected in the front direction by the first reflective electrode REL1 may travel in the front direction without loss.
  • the transparent conductive material may include ITO, IZO, ITZO, and the like.
  • the material of the first contact electrode CNE1 is not limited to the above materials.
  • the first contact electrode CNE1 may cover the first reflective electrode REL1 and may overlap the first reflective electrode REL1 in plan view. In addition, the first contact electrode CNE1 may partially overlap one end of one of both ends EP1 and EP2 of each light emitting element LD.
  • a third insulating layer INS3 covering the first contact electrode CNE1 may be provided on the first contact electrode CNE1.
  • the third insulating layer INS3 may prevent the first contact electrode CNE1 from being exposed to the outside to prevent corrosion of the first contact electrode CNE1.
  • the third insulating layer INS3 may be an inorganic insulating film including an inorganic material or an organic insulating film including an organic material.
  • the third insulating layer INS3 may be formed as a single layer as shown in the figure, but is not limited thereto, and may be made of multiple layers.
  • the third insulating layer INS3 may have a structure in which a plurality of inorganic insulating layers or a plurality of organic insulating layers are alternately stacked.
  • the third insulating layer INS3 may have a structure in which a first inorganic insulating layer, an organic insulating layer, and a second inorganic insulating layer are sequentially stacked.
  • the second contact electrode CNE2 may be provided on the second reflective electrode REL2.
  • the second contact electrode CNE2 may cover the second reflective electrode REL2 and may overlap the second reflective electrode REL2 when viewed in plan view.
  • the second contact electrode CNE2 may overlap the second end EP2 of the light emitting element LD.
  • the second contact electrode CNE2 may be made of the same material as the first contact electrode CNE1, but is not limited thereto.
  • the fourth insulating layer INS4 covering the second contact electrode CNE2 may be provided on the second contact electrode CNE2.
  • the fourth insulating layer INS4 may prevent the second contact electrode CNE2 from being exposed to the outside to prevent corrosion of the second contact electrode CNE2.
  • the fourth insulating layer INS4 may be formed of any one of an inorganic insulating film and an organic insulating film.
  • An overcoat layer OC may be provided on the fourth insulating layer INS4.
  • the overcoat layer OC is formed on the first and second partition walls PW1 and PW2, the first and second reflective electrodes REL1 and REL2, and the first and second contact electrodes CNE1 and CNE2 disposed thereunder. It may be a planarization layer to alleviate the step caused by.
  • the overcoat layer OC may be an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • the overcoat layer OC may be omitted.
  • the fourth insulating layer INS4 may serve as an encapsulation layer that prevents oxygen, moisture, and the like from penetrating into the light emitting devices LD.
  • the first end EP1 of the light emitting element LD may be connected to the first reflective electrode REL1, and the second end EP2 may be connected to the second reflective electrode REL2.
  • the first conductive semiconductor layer 11 of the light emitting element LD is connected to the first reflective electrode REL1
  • the second conductive semiconductor layer 13 of the light emitting element LD is formed of the second reflective electrode ( It may be connected to one side of REL2). Accordingly, the first and second conductive semiconductor layers 11 and 13 of the light emitting element LD may receive a predetermined voltage through the first reflective electrode REL1 and the second reflective electrode REL2.
  • an electric field of a predetermined voltage or more is applied to both ends EP1 and EP2 of the light emitting device LD, the light emitting device LD emits light while the electron-hole pair is coupled in the active layer 12.
  • each light emitting unit EMU of the light emitting device may further include a first capping layer CPL1 and a second capping layer CP2.
  • the first capping layer CPL1 may be provided on the first reflective electrode REL1.
  • the first capping layer CPL1 prevents damage to the first reflective electrode REL1 due to defects occurring during the manufacturing process of the light emitting device, and further enhances adhesion between the first reflective electrode REL1 and the substrate SUB. You can.
  • the first capping layer CPL1 may be made of a transparent conductive material such as IZO to minimize the loss of light emitted from each of the light emitting devices LD and reflected in the front direction by the first reflective electrode REL1.
  • the first capping layer CPL1 may be connected to the 1-2 connection line CNL1_2 extending in the first direction DR1.
  • the 1-2 connection line CNL1_2 may be integrally provided with the first capping layer CPL1 and may include the same material as the first capping layer CPL1.
  • the first-second connection line CNL1_2 may be provided on the first-first connection line CNL1_1 and overlap the first-first connection line CNL1_1 when viewed in plan view.
  • the first-first connection wire CNL1_1 and the second-second connection wire CNL1_2 may constitute the first connection wire CNL1 in the light emitting unit EMU.
  • the second capping layer CPL2 may be provided on the second reflective electrode REL2.
  • the second capping layer CPL2 prevents damage of the second reflective electrode REL2 due to defects occurring during the manufacturing process of the light emitting device, and further enhances adhesion between the second reflective electrode REL2 and the substrate SUB. You can.
  • the second capping layer CPL2 may be provided on the same layer as the first capping layer CPL1 and may include the same material.
  • the second capping layer CPL2 may be connected to the second-second connection line CNL2_2 extending in the first direction DR1.
  • the second-2 connection wires CNL2_2 may be integrally provided with the second capping layer CPL2 and may include the same material as the second capping layer CPL2.
  • the second-second connection wire CNL2_2 may be provided on the second-first connection wire CNL2_1 and overlap the second-first connection wire CNL2_1 when viewed in plan view.
  • the 2-1 connection wire CNL2_1 and the 2-2 connection wire CNL2_2 may constitute the second connection wire CNL2 in the light emitting unit EMU.
  • First and second partition walls PW1 and PW2 may be provided on the substrate SUB provided with the barrier layer BRL.
  • the first and second partition walls PW1 and PW2 may be disposed on the barrier layer BRL at predetermined intervals.
  • the first reflective electrode REL1 may be provided on the first partition wall PW1
  • the second reflective electrode REL2 may be provided on the second partition wall PW2.
  • the first and second reflective electrodes REL1 and REL2 may be provided on the same plane on the corresponding partition wall to have a shape corresponding to the shape of the corresponding partition wall.
  • the first capping layer CPL1 may be provided on the first reflective electrode REL1, and the second capping layer CPL2 may be provided on the second reflective electrode REL2.
  • the light emitting devices LD may be aligned on the substrate SUB.
  • the light emitting devices LD may be self-aligned through an electric field formed between the first and second reflective electrodes REL1 and REL2, and may be provided on the first and second reflective electrodes REL1 and REL2.
  • some of the light emitting devices LD may not be correctly contacted with either the first reflective electrode REL1 or the second reflective electrode REL2.
  • some of the light emitting devices LD may have the first conductive semiconductor layer 11 connected to the first reflective electrode REL1 and the second conductive semiconductor layer 12 connected to the second reflective electrode REL2.
  • the first conductive semiconductor layer 11 may be connected to the second reflective electrode REL2 and the first conductive semiconductor layer 12 may be connected to the first reflective electrode REL1. (Second direction, reverse direction). In this case, some of the light emitting elements LD and the other may have different connection polarities with respect to the first and second reflective electrodes REL1 and REL2.
  • a second insulating layer INS2 may be provided on the light emitting devices LD to cover a portion of the top surface of the light emitting devices LD.
  • the second insulating layer INS2 may be an inorganic insulating film including an inorganic material or an organic insulating film including an organic material.
  • the first contact electrode CNE1 may be provided on the substrate SUB provided with the second insulating layer INS2.
  • the first contact electrode CNE1 may cover the first capping layer CPL1 and may be electrically connected to the first reflective electrode REL1 through the first capping layer CPL1.
  • the first contact electrode CNE1 may be directly provided on the first reflective electrode REL1 and directly connected to the first reflective electrode REL1.
  • the third insulating layer INS3 may be provided on the substrate SUB provided with the first contact electrode CNE1.
  • the third insulating layer INS3 may be provided on the substrate SUB to cover the first contact electrode CNE1 and the second insulating layer INS2.
  • the second contact electrode CNE2 may be provided on the substrate SUB provided with the third insulating layer INS3.
  • the second contact electrode CNE2 may cover the second capping layer CPL2 and be connected to the second reflective electrode REL2 through the second capping layer CPL2.
  • the second contact electrode CNE2 may be directly provided on the second reflective electrode REL2 to be directly connected to the second reflective electrode REL2.
  • the fourth insulating layer INS4 may be provided on the substrate SUB provided with the second contact electrode CNE2.
  • An overcoat layer OC may be provided on the fourth insulating layer INS4.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG. 4 illustrates an example of pixels constituting the active light emitting display panel.
  • the pixel may be understood to include or correspond to the sub pixel.
  • the pixel PXL drives the light emitting unit EMU, the sensing transistor Ts, the control transistor T0, and the light emitting unit EMU for generating light having a luminance corresponding to the data signal. And a pixel circuit PXC.
  • the light emitting unit EMU may include a plurality of light emitting devices LD connected in parallel between the pixel circuit PXC and the second power supply VSS.
  • the light emitting elements LD may be connected to the first power supply VDD via the pixel circuit PXC.
  • the light emitting unit EMU may be configured as a single light emitting element LD.
  • the light emitting unit EMU may include at least one light emitting element LD aligned in a first direction and at least one light emitting element LD aligned in a second direction. have.
  • the first and second power sources VDD and VSS may have different potentials so that the light emitting devices LD may emit light.
  • the first power supply VDD may be set as a high potential power and the second power supply VSS may be set as a low potential power.
  • the potential difference between the first and second power sources VDD and VSS may be set to be equal to or greater than the threshold voltage of the light emitting devices LD during the light emission period of the pixel PXL.
  • Each light emitting unit EMU may emit light at a luminance corresponding to a driving current supplied through the pixel circuit PXC.
  • the pixel circuit PXC may be configured in various forms.
  • a pixel circuit PXC according to some embodiments is illustrated in FIG. 11. A detailed configuration of various embodiments of the pixel circuit PXC will be described below with reference to FIG. 11.
  • the sensing transistor Ts is connected between the first node N1, which is a common node of the light emitting unit EMU, and the pixel circuit PXC, and the j-th data line Dj.
  • the sensing transistor Ts is turned on by the control transistor T0 to be described later to electrically connect the light emitting unit EMU and the data line Dj.
  • a current supplied through the data line Dj flows to the light emitting unit EMU via the sensing transistor Ts.
  • the control transistor T0 may be connected between the i-th scan line Si and the gate electrode of the sensing transistor Ts.
  • the control transistor T0 is turned on while the enable signal Enable is supplied from the outside to electrically connect the i-th scan line Si and the sensing transistor Ts. While the control transistor T0 is turned on, the sensing transistor Ts may be turned on by the scan signal supplied through the i-th scan line Si.
  • the voltage of the first node N1 when the voltage of the first node N1 is set to a higher potential than the second power source VSS, at least one light emitting device LD arranged in a first direction among the light emitting devices LD. Current can be conducted.
  • the voltage of the first node N1 when the voltage of the first node N1 is set to a lower potential than the second power source, current may be conducted by at least one light emitting element LD arranged in a second direction among the light emitting elements LD. .
  • the magnitude of the current passing through the entire light emitting unit EMU may be determined according to the number of light emitting devices LD in a specific direction in which current is conducted.
  • the magnitude and direction of the current via the light emitting unit EMU is determined according to the alignment state (connection state) of the light emitting elements LD.
  • the display device 10 is configured to include a sensing unit 140 connected to the data line Dj to measure the current Id flowing through the data line Dj as described above.
  • a sensing unit 140 connected to the data line Dj to measure the current Id flowing through the data line Dj as described above.
  • FIG. 5 is a plan view of a display device according to an exemplary embodiment of the present invention, in particular, a plan view of a display device including the pixels PXL illustrated in FIG. 4, and FIG. 6 is a sensing part according to an exemplary embodiment of the present invention.
  • FIG. 7A and 7B illustrate driving examples of a display device according to the present invention
  • FIG. 8 illustrates a timing diagram according to driving of the display device according to the present invention
  • FIG. 9 illustrates characteristics of a light emitting unit. This is a graph showing the Vgs curve of the sensing transistor according to.
  • the display device 10 may include a pixel PXL, a sensing unit 140, and a controller 160.
  • the pixel PXL is the pixel PXL illustrated in FIG. 4, and the detailed configuration thereof is as described with reference to FIG. 4. Although only one pixel PXL is illustrated in FIG. 5 for convenience of description, the display panel of the display device 10 may include a plurality of pixels PXL.
  • the controller 160 may control turn-on or turn-off of the control transistor T0 and the sensing transistor Ts provided in each of the pixels PXL. Referring to FIG. 8, the controller 160 controls the control transistor T0 to turn on by supplying an enable signal Enable to the control transistor T0, and thus the sensing transistor Ts is turned on. To be.
  • the enable signal may be supplied at least once before the display device 10 according to the present invention is commercialized and driven by the pixel circuit PXC.
  • the controller 160 can supply the scan driver control signal SCS to the scan driver 110.
  • the scan driver 110 may supply scan signals to the scan line Si in response to the scan driver control signal SCS from the controller 160.
  • the i-th scan line Si is shown as a representative for convenience of description, but the display device 10 includes a plurality of scan lines S1 -Sn connected to each of the plurality of pixels PXL. Can be.
  • the scan driver 110 may supply scan signals to the plurality of scan lines S1 -Sn.
  • the pixels PXL may be selected in units of horizontal lines.
  • the scan signal may have a voltage level (gate on voltage) at which the transistor supplied with the scan signal may be turned on.
  • the controller 160 controls the driving power Vpower and the sensing power Vtest having a predetermined voltage level to the sensing unit 140. ) Can be supplied.
  • the controller 160 controls a control signal (eg, a data driver control signal, a light emission driver control signal, etc.) so that the pixel circuit PXL is disabled. ) May not be generated.
  • a drive signal for example, a data signal, a light emission control signal, etc.
  • the control unit may supply a light emission control signal to control the current not to flow from the pixels to the light emitting unit (EMU).
  • the sensing unit 140 is connected to the pixels PXL through the data lines D1 -Dm.
  • the sensing unit 140 supplies driving power from the controller 160.
  • Vpower and sensing power Vtest may be received.
  • the sensing unit 140 may perform current sensing of the sensing transistor Ts in response to the received driving power Vpower and the sensing power Vtest. More specifically, the sensing unit 140 may sense a current Id flowing to the light emitting unit EMU in response to the received driving power Vpower and the sensing power Vtest.
  • the sensing unit 140 may transmit the measured current value to the control unit 160.
  • the current value measured through the sensing unit 140 may be provided to detect the number and / or alignment direction of the light emitting devices LD arranged in each of the pixels PXL.
  • the sensing unit 140 may be configured to include a sensing circuit as shown in FIG. In FIG. 6, only one sensing circuit connected to the j-th data line Dj is illustrated for convenience of description, but the sensing unit 140 includes a plurality of sensing circuits connected to each of the plurality of data lines D1 -Dm. It can be configured to include.
  • the sensing unit 140 may include a control unit 141, an amplifier, and a variable resistor Rd.
  • the amplifier amp is an inverting amplifier and may have an input resistor R1 and a feedback resistor R2.
  • the input terminal Vin of the amplifier amp may be connected to the sensing transistor Ts via the data line Dj.
  • the non-inverting input terminal V + of the amplifier amp may be connected to the controller 160 to receive the sensing power Vtest from the controller 160.
  • the voltage Vout at the output terminal of the amplifier is as shown in Equation 1 below.
  • variable resistor Rd may be connected between the controller 160 and the input terminal Vin of the amplifier amp.
  • the variable resistor Rd may be configured as a digital variable resistor.
  • the variable resistor Rd When the driving power supply Vpower is supplied through the control unit 160, the variable resistor Rd may be configured such that the voltage at the amplifier input terminal Vin has the same value as that of the sensing power supply Vtest. 141).
  • control unit 141 may control the variable resistor Rd such that the voltage at the output terminal of the amplifier is the same value as the sensing power supply Vtest supplied from the controller 160.
  • the current Id flowing through the light emitting unit EMU is represented by Equation 2 below. Is determined.
  • the sensing power Vtest may be set higher than the second power VSS, and the driving power Vpower may be set higher than the sensing power Vtest.
  • the current Id flows from the data line Dj to the light emitting unit EMU via the sensing transistor Id as shown in FIG. 7A.
  • the current Id may be conducted by at least one light emitting element LD connected in a first direction among the light emitting elements LD constituting the light emitting unit EMU.
  • the sensing power Vtest may be set lower than the second power VSS, and the driving power Vpower may be set lower than the sensing power Vtest.
  • the current Id flows from the second power supply VSS to the data line Dj via the light emitting unit EMU and the sensing transistor Id as shown in FIG. 7B.
  • the current Id may be conducted by at least one light emitting element LD connected in a second direction among the light emitting elements LD constituting the light emitting unit EMU.
  • the magnitude of the current Id may correspond to the number N of at least one light emitting element LD connected in the first direction or the second direction, as illustrated in FIG. 9.
  • the current Id through the sensing transistor Ts is larger, and the number N of light emitting devices LD connected in a corresponding direction increases. The less, the smaller the current Id via the sensing transistor Ts.
  • the controller 140 may determine the alignment state of the light emitting devices LD based on the current value sensed by the sensing unit 140 based on the above characteristics.
  • FIG. 10 is a plan view of a display device according to another exemplary embodiment.
  • the display device 10 ′ may further include a data driver 120 and a light emission driver 130 as compared to the embodiment of FIG. 5. Since the description of the same components as in FIG. 5 is the same as described with reference to FIG. 5, a detailed description thereof will be omitted below.
  • the pixels PXL may be connected to the scan lines S1 -Sn, the data lines D1 -Dm, and the emission control lines E1 -En.
  • the pixels PXL may be connected to the first power source VDD, the second power source VSS, and the initialization power source Vint.
  • the pixels PXL may receive scan signals from the scan lines S1 -Sn and receive data signals synchronized with the scan signals from the data lines D1 -Dm.
  • the pixels PXL receiving the data signal may control the amount of current flowing from the first power source VDD to the second power source VSS via the light emitting unit EMU, and at this time, the light emitting unit EMU
  • the light emitting devices LD may generate light having luminance corresponding to the amount of current.
  • the data driver 120 may supply data signals to the data lines D1 -Dm in response to the data driver control signal DCS. Data signals supplied to the data lines D1 to Dm may be supplied to the pixels PXL selected by the scan signals. To this end, the data driver 120 may supply the data signals to the data lines D1 -Dm in synchronization with the scan signals.
  • the emission driver 130 may supply emission control signals to the emission control lines E1-En in response to the emission driver control signal ECS from the controller 160.
  • the emission control signal may have a voltage level at which the transistor supplied with the emission control signal may be turned off.
  • the controller 160 may generate a data driver control signal DCS, a scan driver control signal SCS, and a light emission driver control signal ECS in response to control signals supplied from the outside.
  • the scan driver control signal SCS is supplied to the scan driver 110
  • the data driver control signal DCS is supplied to the data driver 120
  • the light emission driver control signal ECS is supplied to the light emission driver 130. Can be supplied.
  • the controller 160 may convert the image data input from the outside into the image data (Data) that meets the specification of the data driver 120, and supply the image data to the data driver 120.
  • the scan driver control signal SCS may include scan start pulse and clock signals. The scan start pulse controls the timing of supply of the scan signals, and the clock signals can be used to shift the scan start pulse.
  • the emission driver control signal ECS may include emission start pulse and clock signals. The light emission start pulse controls the timing of supply of the light emission control signal, and the clock signals can be used to shift the light emission start pulse.
  • the data driver control signal DCS may include a source start pulse, a source output enable signal, a source sampling clock, and the like.
  • the source start pulse may control a data sampling start time of the data driver 120.
  • the source sampling clock may control the sampling operation of the data driver 120 based on the rising or falling edge.
  • the source output enable signal may control the output timing of the data driver 120.
  • n scan lines S1 -Sn and n emission control lines E1 -En are shown in FIG. 10, the present invention is not limited thereto.
  • dummy scan lines and / or dummy emission control lines may be further formed for stability of driving.
  • FIG. 1 separately illustrates the scan driver 110, the data driver 120, the light emission driver 130, the sensing unit 140, and the controller 160, at least some of the components may be used as needed. Can be integrated.
  • the scan driver 110, the data driver 120, the light emitting driver 130, the sensing unit 140, and the controller 160 may include a chip on glass, a chip on plastic, and a tape carrier package. It may be installed by various methods such as a tape carrier package, a chip on film, or the like.
  • FIG. 11 is a circuit diagram illustrating an example of a pixel circuit.
  • the pixel circuit PXC includes a j-th data line Dj, an i ⁇ 1 th scan line Si ⁇ 1, an i th scan line Si, and an i th emission control line Si + 1. Can be connected to.
  • the pixel circuit PXC may include first to sixth transistors T1 to T6 and a storage capacitor Cst.
  • the source electrode of the first transistor T1 (driving transistor) is connected to the first power supply VDD via the fifth transistor T5, and the drain electrode is connected to the first node N1 via the sixth transistor T6. Is connected to.
  • the first transistor T1 corresponds to the voltage of the second node N2, which is its gate electrode, and transmits an amount of current flowing from the first power supply VDD to the second power supply VSS via the light emitting unit EMU. To control.
  • the second transistor T2 (switching transistor) is connected between the j-th data line Dj and the source electrode of the first transistor T1.
  • the gate electrode of the second transistor T2 is connected to the i-th scan line Si.
  • the scan line Si is connected to the output terminal 331 of the scan driver 110.
  • the second transistor T2 is turned on when the scan signal is supplied to the i-th scan line Si to electrically connect the j-th data line Dj to the source electrode of the first transistor T1.
  • the third transistor T3 is connected between the drain electrode of the first transistor T1 and the second node N2.
  • the gate electrode of the third transistor T3 is connected to the i-th scan line Si.
  • the third transistor T3 is turned on when the scan signal is supplied to the i-th scan line Si to electrically connect the drain electrode of the first transistor T1 to the first node N1. Therefore, when the third transistor T3 is turned on, the first transistor T1 is connected in the form of a diode.
  • the fourth transistor T4 is connected between the second node N2 and the initialization power supply Vint.
  • the gate electrode of the fourth transistor T4 is connected to the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal is supplied to the i ⁇ 1 th scan line Si ⁇ 1 to supply the voltage of the initialization power supply Vint to the second node N2.
  • the initialization power supply Vint is set to a voltage lower than the data signal.
  • the fifth transistor T5 is connected between the first power supply VDD and the source electrode of the first transistor T1.
  • the gate electrode of the fifth transistor T5 is connected to the i-th light emission control line Ei.
  • the emission control line Ei is connected to the output terminal 221 of the emission driver 130.
  • the fifth transistor T5 is turned off when the emission control signal is supplied to the i-th emission control line Ei, and is turned on in other cases.
  • the sixth transistor T6 is connected between the drain electrode of the first transistor T1 and the first node N1.
  • the gate electrode of the sixth transistor T6 is connected to the i-th light emission control line Ei.
  • the sixth transistor T6 is turned off when the light emission control signal is supplied to the i-th light emission control line Ei, and is turned on in other cases.
  • the storage capacitor Cst is connected between the first power supply VDD and the second node N2.
  • the storage capacitor Cst stores a voltage corresponding to the data signal and the threshold voltage of the first transistor T1.
  • FIG. 12 is a circuit diagram illustrating an embodiment of a light emitting driver.
  • the light emission driver 130 includes an input unit 210, an output unit 220, a first signal processor 230, a second signal processor 240, and a third signal processor 250.
  • the output unit 220 supplies the voltage of the first power source VDD or the second power source VSS to the output terminal 221 corresponding to the voltages of the first node N1 and the second node N2.
  • the output unit 220 includes a tenth transistor M10 and an eleventh transistor M11.
  • the tenth transistor M10 is connected between the first power supply VDD and the output terminal 221.
  • the gate electrode of the tenth transistor M10 is connected to the first node N1.
  • the tenth transistor M10 is turned on or turned off in response to the voltage of the first node N1.
  • the voltage of the first power supply VDD supplied to the output terminal 221 when the tenth transistor M10 is turned on is used as the emission control signal of the emission control line Ei.
  • the eleventh transistor M11 is connected between the output terminal 221 and the second power source VSS.
  • the gate electrode of the eleventh transistor M11 is connected to the second node N2.
  • the eleventh transistor M11 is turned on or turned off in response to the voltage of the second node N2.
  • the input unit 210 controls voltages of the third node N3 and the fourth node N4 in response to signals supplied to the first input terminal 211 and the second input terminal 212. To this end, the input unit 210 includes seventh transistors M7 to ninth transistors M9.
  • the seventh transistor M7 is connected between the first input terminal 211 and the fourth node N4.
  • the gate electrode of the seventh transistor M7 is connected to the second input terminal 212.
  • the seventh transistor M7 is turned on when the first clock signal CLK1 is supplied to the second input terminal 212 to electrically connect the first input terminal 211 and the fourth node N4. Let's do it.
  • the eighth transistor M8 is connected between the third node N3 and the second input terminal 212.
  • the gate electrode of the eighth transistor M8 is connected to the fourth node N4.
  • the eighth transistor M8 is turned on or turned off in response to the voltage of the fourth node N4.
  • the ninth transistor M9 is connected between the third node N3 and the second power supply VSS.
  • the gate electrode of the ninth transistor M9 is connected to the second input terminal 212.
  • the ninth transistor M9 is turned on when the first clock signal CLK1 is supplied to the second input terminal 212 to supply the voltage of the second power supply VSS to the third node N3. .
  • the first signal processor 230 controls the voltage of the first node N1 in response to the voltage of the second node N2.
  • the first signal processor 230 includes a twelfth transistor M12 and a third capacitor C3.
  • the twelfth transistor M12 is connected between the first power supply VDD and the first node N1.
  • the gate electrode of the twelfth transistor M12 is connected to the second node N2.
  • the twelfth transistor M12 is turned on or turned off in response to the voltage of the second node N2.
  • the third capacitor C3 is connected between the first power supply VDD and the first node N1.
  • the third capacitor C3 charges the voltage applied to the first node N1.
  • the third capacitor C3 maintains the voltage of the first node N1 stably.
  • the second signal processor 240 is connected to the fifth node N5 and controls the voltage of the first node N1 in response to a signal supplied to the third input terminal 213.
  • the second signal processor 240 includes a fifth transistor M5, a sixth transistor M6, a first capacitor C1, and a second capacitor C2.
  • the first capacitor C1 is connected between the second node N2 and the third input terminal 213.
  • the first capacitor C1 charges the voltage applied to the second node N2.
  • the first capacitor C1 controls the voltage of the second node N2 in response to the second clock signal CLK2 supplied to the third input terminal 213.
  • the first terminal of the second capacitor C2 is connected to the fifth node N5, and the second terminal is connected to the fifth transistor M5.
  • the fifth transistor M5 is connected between the second terminal of the second capacitor C2 and the first node N1.
  • the gate electrode of the fifth transistor M5 is connected to the third input terminal 213.
  • the fifth transistor M5 is turned on when the second clock signal CLK2 is supplied to the third input terminal 203 to connect the second terminal of the second capacitor C2 and the first node N1. Electrically connected
  • the sixth transistor M6 is connected between the second terminal of the second capacitor C2 and the third input terminal 213.
  • the gate electrode of the sixth transistor M6 is connected to the fifth node N5.
  • the sixth transistor M6 is turned on or turned off in response to the voltage of the fifth node N5.
  • the third signal processor 250 controls the voltage of the fourth node N4 in response to the voltage of the third node N3 and the signal supplied to the third input terminal 213. To this end, the third signal processor 250 includes a thirteenth transistor M13 and a fourteenth transistor M14.
  • the thirteenth transistor M13 and the fourteenth transistor M14 are connected in series between the first power source VDD and the fourth node N4.
  • the gate electrode of the thirteenth transistor M13 is connected to the third node N3.
  • the thirteenth transistor M13 is turned on or off in response to the voltage of the third node N3.
  • the gate electrode of the fourteenth transistor M14 is connected to the third input terminal 213.
  • the fourteenth transistor M14 is turned on when the second clock signal CLK2 is supplied to the third input terminal 213.
  • the light emission driver 130 is an embodiment of the light emission driver 130, and the light emission driver 130 of the present invention is not limited to the above-described structure.
  • the light emission driver 130 may further include a stabilization unit provided between the signal processing units.
  • FIG. 13 is a circuit diagram illustrating an embodiment of a scan driver.
  • the scan driver 110 includes a first driver 310, a second driver 320, and an output unit 330.
  • the output unit 330 controls the voltage supplied to the output terminal 331 in response to the voltages applied to the first node N1 and the second node N2.
  • the output unit 330 includes a fourth transistor M4, a fifth transistor M5, a first capacitor C1, and a second capacitor C2.
  • the fourth transistor M4 is positioned between the first power supply VDD and the output terminal 331, and a gate electrode is connected to the first node N1.
  • the fourth transistor M4 controls the connection of the first power source VDD and the output terminal 331 in response to the voltage applied to the first node N1.
  • the first power supply VDD is set to a gate-off voltage, for example, a high level voltage.
  • the fifth transistor M5 is positioned between the output terminal 331 and the third input terminal 313, and a gate electrode is connected to the second node N2.
  • the fifth transistor M5 controls the connection between the output terminal 331 and the third input terminal 313 in response to the voltage applied to the second node N2.
  • the first capacitor C1 is connected between the second node N2 and the output terminal 331.
  • the first capacitor C1 charges a voltage corresponding to the turn-on and turn-off of the fifth transistor M5.
  • the second capacitor C2 is connected between the first node N1 and the first power supply VDD.
  • the second capacitor C2 charges the voltage applied to the first node N1.
  • the first driver 310 controls the voltage of the second node N2 in response to the signals supplied to the first input terminal 311 to the third input terminal 313. To this end, the first driver 310 includes first to third transistors M1 to M3.
  • the first transistor M1 is positioned between the first input terminal 311 and the second node N2, and a gate electrode is connected to the second input terminal 312.
  • the first transistor M1 controls the connection of the first input terminal 311 and the second node N2 in response to the voltage supplied to the second input terminal 312.
  • the second transistor M2 and the third transistor M3 are connected in series between the second node N2 and the first power supply VDD.
  • the second transistor M2 is positioned between the third transistor M3 and the second node N2, and a gate electrode is connected to the third input terminal 313.
  • the second transistor M2 controls the connection between the third transistor M3 and the second node N2 in response to the voltage supplied to the third input terminal 313.
  • the third transistor M3 is positioned between the second transistor M2 and the first power supply VDD, and a gate electrode is connected to the first node N1.
  • the third transistor M3 controls the connection of the second transistor M2 and the first power source VDD in response to the voltage of the first node N1.
  • the second driver 320 controls the voltage of the first node N1 in response to the voltages of the second input terminal 312 and the second node N2. To this end, the second driver 320 includes a sixth transistor M6 and a seventh transistor M7.
  • the sixth transistor M6 is positioned between the first node N1 and the second input terminal 312, and a gate electrode is connected to the second node N2.
  • the sixth transistor M6 controls the connection of the first node N1 and the second input terminal 312 in response to the voltage of the second node N2.
  • the seventh transistor M7 is positioned between the first node N1 and the second power supply VSS, and a gate electrode is connected to the second input terminal 312.
  • the seventh transistor M7 controls the connection of the first node N1 and the second power source VSS to correspond to the voltage of the second input terminal 312.
  • the second power supply VSS is set to a gate-on voltage, for example, a low level voltage.
  • the scan driver 110 of the present invention is not limited to the above-described structure, and may be used as the scan driver 110 or the scan driver 110. Instead, any shift register can be used.
  • FIG. 14 is a circuit diagram illustrating the display device of FIG. 10 in more detail.
  • FIG. 14 illustrates a connection between a plurality of pixels PXL1 to PXL4 (or a plurality of subpixels), a scan driver 110, and a light emitting driver 130 constituting a display panel in the display device 10 ′ of FIG. 10. The relationship is illustrated in detail.
  • the pixels PXL1-PXL4 may be connected to the scan lines S1 -Sn, the data lines D1 -Dm, and the emission control lines E1 -En.
  • the pixels PXL1-PXL4 may be connected to the first power source VDD, the second power source VSS, and the initialization power source Vint.
  • the pixels PXL1-PXL4 may receive scan signals from the scan lines S1 -Sn and receive data signals synchronized with the scan signals from the data lines D1 -Dm.
  • the pixels PXL1 to PXL4 supplied with the data signal may control the amount of current flowing from the first power source VDD to the second power source VSS via the light emitting unit EMU.
  • the light emitting devices LD may generate light having luminance corresponding to the amount of current.
  • Each of the pixels PXL1-PXL4 is a pixel PXL illustrated in FIG. 4, and a detailed configuration thereof is the same as the structure described with reference to FIG. 4.
  • the scan driver 110 may include a plurality of scan driving stages 110-1, 110-2,..., 110-n connected to each of the plurality of scan lines S1 -Sn.
  • the scan driver 110 may supply scan signals to the plurality of scan lines S1 -Sn through the respective scan drive stages 110-1, 110-2,..., 110-n.
  • the pixels PXL1-PXL4 may be selected in units of horizontal lines.
  • the scan signal may have a voltage level (gate on voltage) at which the transistor supplied with the scan signal may be turned on.
  • Each scan drive stage 110-1, 110-2,..., 110-n has the same circuit configuration as the scan driver 110 shown in FIG. 13, and a detailed configuration thereof will be described with reference to FIG. 13. As it is.
  • the light emission driver 130 may include a plurality of light emission driving stages 130-1, 130-2,..., 130-n connected to each of the plurality of light emission control lines E1-En.
  • the light emission driver 130 may supply light emission control signals to the plurality of light emission control lines E1-En through the light emission driving stages 130-1, 130-2,..., 130-n.
  • the emission control signal may have a voltage level at which the transistor supplied with the emission control signal may be turned off.
  • Each light emission driving stage 130-1, 130-2,..., 130-n has the same circuit configuration as the light emission driving unit 130 shown in FIG. 12, and a detailed configuration thereof will be described with reference to FIG. 12. As it is.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 적어도 하나의 발광 소자로 구성되는 발광 유닛, 데이터신호에 대응하여 상기 발광 유닛으로 전류를 공급하기 위한 화소 회로, 상기 발광 유닛과 상기 화소 회로의 공통 노드인 제1 노드와 데이터선 사이에 연결되는 센싱 트랜지스터 및 주사선과 상기 센싱 트랜지스터의 게이트 전극 사이에 연결되는 제어 트랜지스터를 포함하는 것을 특징으로 하는 화소 및 이를 포함하는 표시 장치에 관한 것이다.

Description

화소 및 이를 포함하는 표시 장치
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
발광 다이오드(Light Emitting Diode, LED)는 열악한 환경조건에서도 비교적 양호한 내구성을 나타내며, 수명 및 휘도 측면에서도 우수한 성능을 보유한다. 최근, 이러한 발광 소자를 다양한 발광 장치에 적용하기 위한 연구가 활발히 진행되고 있다.
이러한 연구의 일환으로서, 무기 결정 구조, 일예로 질화물계 반도체를 성장시킨 구조를 이용하여 마이크로 스케일이나 나노 스케일 정도로 작은 초소형 발광 소자를 제작하는 기술이 개발되고 있다. 일예로, 초소형 발광 소자는 자발광 표시패널의 화소 등을 구성할 수 있을 정도로 작은 크기로 제작될 수 있다.
발광 소자는 전극에 발광 소자를 직접 성장시키거나 발광 소자를 별도로 독립성장 시킨 후, 상기 발광 소자를 전극에 배치하는 방식으로 전극 사이에 배치된다. 발광 소자가 배치된 이후에 전극과 발광 소자는 별도로 마련되는 연결 전극을 통하여 전기적으로 연결된다.
이러한 발광 소자의 정렬 과정에서 발광 소자의 일부는 연결 전극에 올바르게 전기적으로 연결되지 못할 수 있다. 또한, 발광 소자의 일부는 전극 사이에 제1 방향으로 정렬되지만 나머지 일부는 제1 방향과 반대되는 제2 방향으로 정렬될 수 있다. 이러한 발광 소자를 포함하는 표시 패널을 보다 효율적으로 구동시키기 위해서는 연결 전극에 전기적으로 연결된 발광 소자의 개수 및 발광 소자의 연결 방향을 센싱할 수 있는 표시 장치가 요구된다.
본 발명의 일 목적은 나노 단위 크기의 초소형 발광 소자를 서로 다른 두 전극 사이에 정렬시킨 이후에, 발광 소자의 정렬 상태를 용이하게 감지할 수 있는 센싱 트랜지스터를 갖는 화소 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 일 실시 예에 따른 화소는, 적어도 하나의 발광 소자로 구성되는 발광 유닛, 데이터신호에 대응하여 상기 발광 유닛으로 전류를 공급하기 위한 화소 회로, 상기 발광 유닛과 상기 화소 회로의 공통 노드인 제1 노드와 데이터선 사이에 연결되는 센싱 트랜지스터 및 주사선과 상기 센싱 트랜지스터의 게이트 전극 사이에 연결되는 제어 트랜지스터를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제어 트랜지스터는, 외부로부터 인에이블 신호가 공급되는 동안 턴-온되어 상기 주사선과 상기 센싱 트랜지스터를 전기적으로 연결하는 것을 특징으로 할 수 있다.
또한, 상기 센싱 트랜지스터는, 상기 주사선으로부터 공급되는 주사 신호에 의해 턴-온되어 상기 데이터선과 상기 발광 유닛을 전기적으로 연결하는 것을 특징으로 할 수 있다.
또한, 본 발명의 일 실시 예에 따른 표시 장치는, 전류가 제1 방향 또는 제2 방향으로 흐르도록 배치되는 적어도 하나의 발광 소자로 구성되는 발광 유닛, 데이터 신호에 대응하여 상기 발광 유닛으로 전류를 공급하기 위한 화소 회로 및 상기 발광 유닛과 상기 화소 회로의 공통 노드인 제1 노드와 데이터선 사이에 연결되는 센싱 트랜지스터를 포함하는 화소, 상기 데이터선과 연결되며, 상기 센싱 트랜지스터가 턴-온될 때 상기 발광 유닛으로 흐르는 전류를 센싱하는 센싱부 및 상기 센싱부에 의해 센싱된 전류를 기초로 상기 적어도 하나의 발광 소자의 정렬 상태를 판단하는 제어부를 포함하는 것을 특징으로 할 수 있다.
또한, 상기 화소는, 주사선과 상기 센싱 트랜지스터의 게이트 전극 사이에 연결되는 제어 트랜지스터를 더 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제어부는, 상기 제어 트랜지스터로 인에이블 신호를 공급하여 상기 제어 트랜지스터를 턴-온시키는 것을 특징으로 할 수 있다.
또한, 상기 센싱 트랜지스터는, 상기 제어 트랜지스터가 턴-온되면 상기 주사선과 전기적으로 연결되고, 상기 주사선으로부터 공급되는 주사 신호에 따라 턴-온되어 상기 데이터선과 상기 발광 유닛을 전기적으로 연결하는 것을 특징으로 할 수 있다.
또한, 상기 표시 장치는, 상기 제어 트랜지스터로 상기 인에이블 신호가 공급되는 동안 상기 화소 회로는 디스에이블되는 것을 특징으로 할 수 있다.
또한, 상기 센싱부는, 상기 센싱 트랜지스터에 연결되는 입력 단자 및 출력 단자를 갖는 증폭기, 상기 증폭기의 상기 입력 단자와 상기 제어부 사이에 연결되는 가변 저항 및 상기 출력 단자의 출력 전압 및 상기 가변 저항의 저항값을 기초로 상기 발광 유닛으로 흐르는 전류를 판단하는 제어 유닛을 포함하는 것을 특징으로 할 수 있다.
또한, 상기 제어부는, 상기 제어 트랜지스터로 상기 인에이블 신호를 공급하는 동안 상기 가변 저항으로 구동 전원을 공급하고 상기 증폭기의 비반전 입력 단자로 테스트 전원을 공급하는 것을 특징으로 할 수 있다.
또한, 상기 제어 유닛은, 상기 증폭기의 상기 출력 전압이 상기 테스트 전압과 동일해지도록 상기 가변 저항의 저항값을 제어하는 것을 특징으로 할 수 있다.
또한, 상기 제어 유닛은, 상기 구동 전원, 상기 테스트 전원 및 상기 제어된 가변 저항의 저항값을 기초로 상기 발광 유닛으로 흐르는 전류를 판단하는 것을 특징으로 할 수 있다.
또한, 상기 발광 유닛으로 흐르는 전류는, 상기 적어도 하나의 발광 소자의 정렬 방향 및 정렬 개수에 대응하여 결정되는 것을 특징으로 할 수 있다.
또한, 상기 발광 유닛은, 상기 제1 노드 및 제2 전원 사이에 연결되는 것을 특징으로 할 수 있다.
또한, 상기 적어도 하나의 발광 소자는, 상기 제1 노드로부터 상기 제2 전원으로 전류를 도통시키는 제1 방향 또는 상기 제2 전원으로부터 상기 제1 노드로 전류를 도통시키는 제2 방향 중 어느 하나로 정렬되는 것을 특징으로 할 수 있다.
또한, 상기 구동 전원은, 상기 센싱 전원 보다 높게 설정되고, 상기 센싱 전원은, 상기 제2 전원보다 높게 설정되는 것을 특징으로 할 수 있다.
또한, 상기 제어부는, 상기 센싱부에 의해 센싱된 전류를 기초로 상기 제1 방향으로 정렬된 적어도 하나의 발광 소자의 개수를 판단하는 것을 특징으로 할 수 있다.
또한, 상기 구동 전원은, 상기 센싱 전원 보다 낮게 설정되고, 상기 센싱 전원은, 상기 제2 전원보다 낮게 설정되는 것을 특징으로 할 수 있다.
또한, 상기 제어부는, 상기 센싱부에 의해 센싱된 전류를 기초로 상기 제2 방향으로 정렬된 적어도 하나의 발광 소자의 개수를 판단하는 것을 특징으로 할 수 있다.
본 발명에 따른 화소 및 이를 포함하는 표시 장치는, 화소 내 전극에 대한 발광 소자의 정렬 상태를 용이하게 감지함으로써 정렬 상태 불량으로 감지되는 표시 장치를 미리 식별하고 표시 장치에 대한 신뢰성을 향상시킬 수 있도록 한다.
또한, 본 발명에 따른 화소 및 그 표시 장치는, 발광 소자의 정렬 방향을 감지함으로써 픽셀의 구동 방향을 적응적으로 선택할 수 있도록 한다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자를 나타내는 사시도이다.
도 2는 도 1의 발광 소자를 포함하는 단위 발광 영역을 나타내는 평면도이다.
도 3은 도 2의 Ⅰ-Ⅰ’선에 따른 단면도이다.
도 4는 본 발명의 일 실시 예에 따른 화소를 나타내는 회로도이다.
도 5는 본 발명의 일 실시 예에 따른 표시 장치의 평면도이다.
도 6은 본 발명의 일 실시 예에 따른 센싱부를 구체적으로 도시한 회로도이다.
도 7a 및 도 7b는 본 발명에 따른 표시 장치의 구동 실시 예를 나타낸 도면이다.
도 8은 본 발명에 따른 표시 장치의 구동에 따른 타이밍도를 나타낸 도면이다.
도 9는 발광 유닛의 특성에 따른 센싱 트랜지스터의 Vgs 곡선을 나타낸 그래프이다.
도 10은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다.
도 11은 화소 회로의 일 실시 예를 나타낸 회로도이다.
도 12는 발광 구동부의 일 실시 예를 나타낸 회로도이다.
도 13은 주사 구동부의 일 실시 예를 나타낸 회로도이다.
도 14는 도 10의 표시 장치를 보다 구체적으로 나타낸 회로도이다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 이하의 설명에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라 그 중간에 다른 소자를 사이에 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 도면에서 본 발명과 관계없는 부분은 본 발명의 설명을 명확하게 하기 위하여 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
이하, 본 발명의 실시 예들과 관련된 도면들을 참고하여, 본 발명의 실시 예에 따른 표시 장치 및 그 구동 방법에 대해 설명한다.
도 1은 본 발명의 일 실시 예에 따른 발광 소자를 나타내는 사시도이다.
본 발명에서 발광 소자(LD)는 나노 단위 크기의 발광 다이오드(LED)일 수 있다. 그러나 본 발명에 있어서 발광 소자(LD)의 크기는 나노 단위 크기에 한정되지 않으며, 발광 소자(LD)가 적용되는 표시 장치의 요구 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)는 원기둥, 직육면체, 다각 기둥 등 다양한 형상으로 형성될 수 있다. 도 1에서는 원기둥 형상의 발광 소자가 일 예로써 도시된다. 발광 소자(LD)는 일 방향을 따라 연장된 막대 형상으로 제공될 수 있다. 여기서 막대 형상은 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 혹은 바 형상(bar-like shape)을 포함할 수 있다. 예를 들어, 발광 소자(LD)의 길이는 그 직경보다 클 수 있다.
발광 소자(LD)는 다양한 표시 장치의 발광원으로 이용될 수 있다. 일 예로, 발광 소자(LD)는 장치나 자발광 표시 장치로 이용될 수 있으며, 적색 광, 녹색 광, 청색 광, 및 백색 광 중 어느 하나의 광을 출사할 수 있다.
도 1을 참조하면, 본 발명의 일 실시 예에 의한 발광 소자(LD)는 제1 도전성 반도체층(11)과, 제2 도전성 반도체층(13), 제1 및 제2 도전성 반도체층(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13)이 순차적으로 적층된 적층체로 구현될 수 있다.
발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일측 단부와 타측 단부를 가질 수 있다. 일측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 타측 단부에는 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
제1 도전성 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 도전성 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제1 도전성 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 도전성 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 도전성 반도체층(11) 상에 형성되며, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 본 발명의 일 실시 예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 구현될 수 있다. 그 외에 AlGaN, AlInGaN 등의 물질도 활성층(12)으로 이용될 수 있음을 물론이다. 발광 소자(LD)의 양단에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
제2 도전성 반도체층(13)은 활성층(12) 상에 제공되며, 제1 도전성 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 도전성 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 도전성 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성 도펀트가 도핑된 반도체층을 포함할 수 있다. 제2 도전성 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 도전성 반도체층(13)을 구성할 수 있다.
본 발명의 일 실시 예에서, 발광 소자(LD)는 상술한 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 외에도 각 층의 상부 및/또는 하부에 다른 형광체층, 활성층, 반도체층 및/또는 전극층을 더 포함할 수 있다.
실시 예에 따라, 발광 소자(LD)는 제1 도전성 반도체층(11) 및/또는 제2 도전성 반도체층(13) 상부에 제공된 전극층(미도시)을 더 포함할 수 있다. 전극층은 금속 또는 금속 산화물을 포함할 수 있으며, 예를 들어, 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), ITO 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용할 수 있으나, 이에 한정되지 않는다.
또한, 발광 소자(LD)는 절연성 피막(14)을 더 포함할 수 있다. 다만, 본 발명의 일 실시 예에서 절연성 피막(14)은 생략될 수도 있으며, 제1 도전성 반도체층(11), 활성층(12), 및 제2 도전성 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다. 예를 들어, 절연성 피막(14)은 발광 소자(LD)의 양 단부를 제외한 부분에 제공됨으로써 발광 소자(LD)의 양 단부가 노출될 수도 있다. 설명의 편의를 위해, 도 1에는 절연성 피막(14)의 일부를 삭제한 모습을 도시되어 있으며, 실제 발광 소자(LD)는 원 기둥의 측면이 모두 절연성 피막(14)으로 둘러싸일 수 있다. 절연성 피막(14)은 제1 도전성 반도체층(11), 활성층(12) 및/또는 제2 도전성 반도체층(13)의 외주면 적어도 일부를 감싸도록 제공될 수 있다. 일 예로, 절연성 피막(14)은 적어도 활성층(12)의 외주면을 감싸도록 제공될 수 있다.
본 발명의 일 실시 예에서, 절연성 피막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연성 피막(14)은 SiO2, Si3N4, Al2O3 및 TiO2로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 사용될 수 있다.
절연성 피막(14)이 발광 소자(LD)에 제공되면, 활성층(12)이 도시되지 않은 제1 및/또는 제2 전극과 단락되는 것을 방지할 수 있다. 또한, 절연성 피막(14)을 형성함에 의해 발광 소자(LD)의 표면 결함을 최소화하여 수명과 효율을 향상시킬 수 있다. 또한, 다수의 막대형 LED들(LD)이 밀접하여 배치되는 경우, 절연성 피막(14)은 막대형 LED들(LD)의 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다.
도 2는 도 1의 발광 소자를 포함하는 단위 발광 영역을 나타내는 평면도이고, 도 3은 도 2의 Ⅰ-Ⅰ’선에 따른 단면도이다.
도 2에 있어서, 발광 유닛(EMU)은 능동형 발광 표시 패널을 구성하는 복수의 화소들(또는 서브 화소들) 각각의 화소 영역(또는 서브 화소 영역)일 수 있다. 도 2에서는 발광 소자가 수평 방향으로 정렬된 예가 도시된다. 그러나 발광 소자의 배열은 도 3에 도시된 것으로 한정되지 않으며, 일 실시 예에서 발광 소자는 제1 및 제2 전극 사이에 사선 방향으로 정렬될 수 있다.
도 2 및 도 3을 참조하면, 본 발명의 일 실시 예에 따른 발광 장치는 기판(SUB), 배리어층(BRL), 복수의 발광 소자(LD)들, 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2)을 포함할 수 있다.
기판(SUB)은 유리, 유기 고분자, 수정 등과 같은 절연성 재료를 포함할 수 있다. 또한, 기판(SUB)은 휘거나 접힘이 가능하도록 가요성(flexibility)을 갖는 재료로 이루어질 수 있고, 단층 구조나 다층 구조를 가질 수 있다. 예를 들어, 기판(SUB)은 폴리스티렌(polystyrene), 폴리비닐 알코올(polyvinyl alcohol), 폴리메틸 메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 하나를 포함할 수 있다. 다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다.
배리어층(BRL)은 발광 소자(LD)에 불순물이 확산되는 것을 방지할 수 있다.
발광 소자(LD)는 제1 방향(DR1)을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 제1 단부(EP1)에는 제1 및 제2 도전성 반도체층(11, 13) 중 하나, 제2 단부(EP2)에는 제1 및 제2 도전성 반도체층(11, 13) 중 나머지 하나가 배치될 수 있다.
본 발명의 일 실시 예에 있어서, 발광 소자(LD) 상에는 발광 소자(LD)의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 제2 절연층(INS2)이 커버되지 않은 영역으로써, 발광 소자(LD)의 양단부(EP1, EP2)는 외부로 노출될 수 있다.
제1 및 제2 격벽(PW1, PW2)은 하나의 화소(PXL) 내에서 발광 유닛(EMU)을 구획할 수 있다. 제1 및 제2 격벽(PW1, PW2)은 기판(SUB)상에서 서로 일정 간격 이격되도록 제공될 수 있다. 제1 및 제2 격벽(PW1, PW2)은 하나의 발광 소자(LD)의 길이 이상으로 기판(SUB) 상에 이격될 수 있다. 제1 및 제2 격벽(PW1, PW2)은 무기 재료 또는 유기 재료를 포함하는 절연 물질을 포함할 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 격벽(PW1, PW2)은 도 3에 도시된 바와 같이 측면이 소정 각도로 경사진 사다리꼴 형상을 가질 수 있다. 또는, 제1 및 제2 격벽(PW1, PW2)은 반원 형상을 가질 수 있다. 그러나 본 발명의 다양한 실시 예에서, 제1 및 제2 격벽(PW1, PW2)은 반타원, 원형, 사각형 등 다양한 형상을 가질 수 있다.
제1 반사 전극(REL1)은 제1 격벽(PW1) 상에 제공될 수 있다. 제1 반사 전극(REL1)은 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 중 하나의 단부에 인접하게 배치되고, 제1 컨택 전극(CNE1)을 통해 대응하는 발광 소자(LD)에 전기적으로 연결될 수 있다. 제2 반사 전극(REL2)은 제2 격벽(PW2) 상에 제공될 수 있다. 제2 반사 전극(REL2)은 각 발광 소자(LD)의 제1 및 제2 단부(EP1, EP2) 중 다른 하나의 단부에 인접하게 배치될 수 있다.
제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 반사 전극은 애노드 전극일 수 있으며, 나머지 하나의 반사 전극은 캐소드 전극일 수 있다. 본 발명의 일 실시 예에 있어서, 제1 반사 전극(REL1)이 애노드 전극이고, 제2 반사 전극(REL2)이 애노드 전극일 수 있다.
제1 반사 전극(REL1)과 제2 반사 전극(REL2)은 동일 평면 상에 배치될 수 있으며, 동일한 높이를 가질 수 있다. 제1 반사 전극(REL1)과 제2 반사 전극(REL2)이 동일한 높이를 가지면, 발광 소자(LD)가 제1 및 제2 반사 전극(REL1, REL2)에 보다 안정적으로 연결될 수 있다.
설명의 편의를 위해, 제1 및 제2 반사 전극(REL1, REL2)이 기판(SUB) 상에 바로 제공되는 것으로 도시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 제1 및 제2 반사 전극(REL1, REL2)과 기판(SUB) 사이에는 발광 장치가 패시브 매트릭스 또는 액티브 매트릭스로 구동되기 위한 구성 요소가 더 제공될 수 있다.
본 발명의 다양한 실시 예에서, 발광 유닛(EMU) 내에는 도 2에 도시된 바와 같이 2개의 제1 반사 전극(REL1)과 1개의 제2 반사 전극(REL2)이 교차 배열되고, 인접한 제1 반사 전극(REL1)과 제2 반사 전극(REL2)의 사이에 복수 개의 발광 소자(LD)들이 정렬될 수 있다. 그러나 본 발명은 이에 한정되지 않으며, 도 2에 도시된 실시 예보다 더 많거나 더 적은 제1 반사 전극(REL1) 및 제2 반사 전극(REL2)이 배열될 수 있다.
제1 및 제2 반사 전극(REL1, REL2)은 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되게 제공될 수 있다. 따라서, 제1 반사 전극(REL1)은 제1 격벽(PW1)의 경사도에 대응되는 경사를 가질 수 있고, 제2 반사 전극(REL2)은 제2 격벽(PW2)의 경사도에 대응되는 경사를 가질 수 있다.
본 발명의 일 실시 예에 있어서, 제1 및 제2 반사 전극(REL1, REL2)은 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다. 제1 및 제2 반사 전극(REL1, REL2)은 발광 소자(LD)의 양 단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되게 할 수 있다. 특히, 제1 및 제2 반사 전극(REL1, REL2)은 제1 및 제2 격벽(PW1, PW2)의 형상에 대응되는 형상을 갖기 때문에, 발광 소자(LD) 각각의 양 단부(EP1, EP2)에서 출사된 광은 제1 및 제2 반사 전극(REL1, REL2)에 의해 반사되어 정면 방향으로 더욱 진행될 수 있다. 따라서, 발광 소자(LD)에서 출사된 광의 효율이 향상될 수 있다. 이러한 실시 예에 있어서, 제1 및 제2 격벽(PW1, PW2)은 그 상부에 제공된 제1 및 제2 반사 전극(REL1, REL2)과 함께 발광 소자(LD)들 각각에서 출사된 광의 효율을 향상시키는 반사 부재로 기능할 수 있다.
발광 장치가 액티브 매트릭스로 구동되는 경우, 제1 및 제2 반사 전극(REL1, REL2)과 기판(SUB) 사이에는 신호 배선들, 절연층 및/또는 트랜지스터 등이 제공될 수 있다. 신호 배선들은 스캔 배선, 데이터 배선, 전원 배선 등을 포함할 수 있으며 트랜지스터는 신호 배선들에 연결되며 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 트랜지스터의 소스 및 드레인 전극 중 하나의 전극은 제1 및 제2 반사 전극(REL1, REL2) 중 어느 하나의 전극에 연결될 수 있으며, 트랜지스터를 통해 데이터 배선의 데이터 신호가 어느 하나의 전극에 인가될 수 있다. 여기서, 신호 배선들, 절연층 및/또는 트랜지스터 등은 다양한 개수와 형태로 제공될 수 있음은 물론이다.
제1 반사 전극(REL1)은 제1 방향(DR1)에 교차하는 제2 방향(DR2)을 따라 연장된 바(Bar) 형상을 가질 수 있다. 제1 반사 전극(REL1)은 제1 방향(DR1)을 따라 연장된 제1-1 연결 배선(CNL1_1)에 연결될 수 있다. 제1-1 연결 배선(CNL1_1)은 제1 반사 전극(REL1)과 일체로 제공될 수 있다. 제1-1 연결 배선(CNL1_1)은 컨택홀(미도시)을 통해 트랜지스터에 전기적으로 연결될 수 있다. 이로 인해, 트랜지스터에 제공된 신호가 제1-1 연결 배선(CNL1_1)을 통해 제1 반사 전극(REL)으로 인가될 수 있다.
제2 반사 전극(REL2)은 제1 방향(DR1)을 따라 연장된 제2-1 연결 배선(CNL2-1)에 전기적으로 연결될 수 있다. 제2-1 연결 배선(CNL2_1)은 제2 반사 전극(REL2)과 일체로 제공될 수 있고, 제1 방향(DR1)을 따라 연장될 수 있다. 제2-1 연결 배선(CNL2_1)은 발광 장치가 액티브 매트릭스로 구동될 경우, 컨택 홀(미도시)을 통해 신호 배선에 전기적으로 연결될 수 있다. 이로 인해, 신호 배선의 전압이 제2-1 연결 배선(CNL2_1)을 통해 제2 반사 전극(REL2)으로 인가될 수 있다. 예를 들어, 제2 전원(VSS)이 신호 배선에 인가되는 경우, 제2 전원(VSS)이 제2-1 연결 배선(CNL2_1)을 통해 제2 반사 전극(REL2)으로 인가될 수 있다.
제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 도전성 재료로 이루어질 수 있다. 도전성 재료로는 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, 이들의 합금과 같은 금속, ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide)와 같은 도전성 산화물, PEDOT와 같은 도전성 고분자 등이 포함될 수 있다. 또한, 제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 단일막으로 형성될 수 있다. 그러나 본 발명은 이에 한정되는 것은 아니며, 제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 금속들, 합금들, 도전성 산화물들, 도전성 고분자들 중 2 이상 물질이 적층된 다중막으로 형성될 수 있다. 여기서, 제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)의 재료는 상술한 재료들에 한정되는 것은 아니다. 예를 들어, 제1 및 제2 반사 전극(REL1, REL2), 제1-1 및 제2-1 연결 배선(CNL1_1, CNL2_1)은 발광 소자(LD)들 각각의 양단부(EP1, EP2)에서 출사되는 광을 화상이 표시되는 방향(일 예로, 정면 방향)으로 진행되도록 일정한 반사율을 갖는 도전성 재료로 이루어질 수 있다.
제1 반사 전극(REL1) 상에는 제1 반사 전극(REL1)과 발광 소자(LD)들 각각의 양단부(EP1, EP2) 중 어느 하나를 전기적 및/또는 물리적으로 안정되게 연결하는 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 발광 소자(LD)들 각각으로부터 출사되어 제1 반사 전극(REL1)에 의해 정면 방향으로 반사된 광이 손실 없이 전면 방향으로 진행될 수 있도록 투명 도전성 재료로 구성될 수 있다. 예를 들어, 투명 도전성 재료는 ITO, IZO, ITZO 등을 포함할 수 있다. 제1 컨택 전극(CNE1)의 재료는 상술한 재료들에 한정되는 것은 아니다.
제1 컨택 전극(CNE1)은 평면 상에서 볼 때 제1 반사 전극(REL1)을 커버하며 제1 반사 전극(REL1)에 중첩될 수 있다. 또한, 제1 컨택 전극(CNE1)은 각 발광 소자(LD)의 양 단부(EP1, EP2) 중 하나의 단부에 부분적으로 중첩될 수 있다.
제1 컨택 전극(CNE1) 상에는 제1 컨택 전극(CNE1)을 커버하는 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1)을 외부로 노출되지 않게 하여 제1 컨택 전극(CNE1)의 부식을 방지할 수 있다. 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제3 절연층(INS3)은 도면에 도시된 바와 같이 단일층으로 이루어질 수 있으나, 이에 한정되는 것은 아니며, 다중층으로 이루어질 수 있다. 제3 절연층(INS3)이 다중층으로 이루어진 경우, 제3 절연층(INS3)은 복수의 무기 절연막 또는 복수의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 예를 들어, 제3 절연층(INS3)은 제1 무기 절연막, 유기 절연막, 및 제2 무기 절연막이 순차적으로 적층된 구조를 가질 수 있다.
제2 반사 전극(REL2) 상에는 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 평면 상에서 볼 때 제2 반사 전극(REL2)을 커버하며 제2 반사 전극(REL2)에 중첩될 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자(LD)의 제2 단부(EP2)에 중첩될 수 있다. 제2 컨택 전극(CNE2)은 제1 컨택 전극(CNE1)과 동일한 물질로 구성될 수 있으나, 이에 한정되는 것은 아니다.
제2 컨택 전극(CNE2) 상에는 제2 컨택 전극(CNE2)을 커버하는 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4)은 제2 컨택 전극(CNE2)을 외부로 노출되지 않도록 하여 제2 컨택 전극(CNE2)의 부식을 방지할 수 있다. 제4 절연층(INS4)은 무기 절연막 또는 유기 절연막 중 어느 하나의 절연막으로 구성될 수 있다.
제4 절연층(INS4) 상에는 오버 코트층(OC)이 제공될 수 있다. 오버 코트층(OC)은 그 하부에 배치된 제1 및 제2 격벽(PW1, PW2), 제1 및 제2 반사 전극(REL1, REL2), 제1 및 제2 컨택 전극(CNE1, CNE2) 등에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 오버 코트층(OC)은 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층일 수 있다. 실시 예에 따라, 오버 코트층(OC)이 생략될 수 있다. 오버 코트층(OC)이 생략된 경우, 제4 절연층(INS4)이 발광 소자(LD)들로 산소 및 수분 등이 침투하는 것을 방지하는 봉지층의 역할을 할 수 있다.
상술한 바와 같이, 발광 소자(LD)의 제1 단부(EP1)는 제1 반사 전극(REL1)에 연결되고, 제2 단부(EP2)는 제2 반사 전극(REL2)에 연결될 수 있다. 예를 들어, 발광 소자(LD)의 제1 도전성 반도체층(11)은 제1 반사 전극(REL1)에 연결되고, 발광 소자(LD)의 제2 도전성 반도체층(13)은 제2 반사 전극(REL2)의 일측에 연결될 수 있다. 이에 따라, 발광 소자(LD)의 제1 및 제2 도전성 반도체층(11, 13)은 제1 반사 전극(REL1)과 제2 반사 전극(REL2)을 통해 소정 전압을 인가받을 수 있다. 발광 소자(LD)의 양측 단부(EP1, EP2)에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다.
한편, 발광 장치의 각 발광 유닛(EMU)은 제1 캡핑층(CPL1) 및 제2 캡핑층(CP2)을 더 포함할 수 있다.
제1 캡핑층(CPL1)은 제1 반사 전극(REL1) 상에 제공될 수 있다. 제1 캡핑층(CPL1)은 발광 장치의 제조 공정 시 발생하는 불량 등으로 인한 제1 반사 전극(REL1)의 손상을 방지하며, 제1 반사 전극(REL1)과 기판(SUB)의 접착력을 더욱 강화시킬 수 있다. 제1 캡핑층(CPL1)은 발광 소자(LD)들 각각에서 출사되어 제1 반사 전극(REL1)에 의해 정면 방향으로 반사된 광의 손실을 최소화하기 위해 IZO와 같은 투명한 도전성 재료로 이루어질 수 있다.
제1 캡핑층(CPL1)은 제1 방향(DR1)으로 연장된 제1-2 연결 배선(CNL1_2)에 연결될 수 있다. 제1-2 연결 배선(CNL1_2)은 제1 캡핑층(CPL1)과 일체로 제공되며, 제1 캡핑층(CPL1)과 동일한 물질을 포함할 수 있다. 제1-2 연결 배선(CNL1_2)은 제1-1 연결 배선(CNL1_1) 상에 제공되고, 평면 상에서 볼 때 제1-1 연결배선(CNL1_1)에 중첩될 수 있다. 제1-1 연결 배선(CNL1_1)과 제1-2 연결 배선(CNL1_2)은 발광 유닛(EMU) 내에서 제1 연결 배선(CNL1)을 구성할 수 있다.
제2 캡핑층(CPL2)은 제2 반사 전극(REL2) 상에 제공될 수 있다. 제2 캡핑층(CPL2)은 발광 장치의 제조 공정 시 발생하는 불량 등으로 인한 제2 반사 전극(REL2)의 손상을 방지하며, 제2 반사 전극(REL2)과 기판(SUB)의 접착력을 더욱 강화시킬 수 있다. 제2 캡핑층(CPL2)은 제1 캡핑층(CPL1)과 동일한 층에 제공되며 동일한 물질을 포함할 수 있다.
제2 캡핑층(CPL2)은 제1 방향(DR1)으로 연장된 제2-2 연결 배선(CNL2_2)에 연결될 수 있다. 제2-2 연결 배선(CNL2_2)은 제2 캡핑층(CPL2)과 일체로 제공되며, 제2 캡핑층(CPL2)과 동일한 물질을 포함할 수 있다. 제2-2 연결 배선(CNL2_2)은 제2-1 연결 배선(CNL2_1) 상에 제공되고, 평면 상에서 볼 때 제2-1 연결 배선(CNL2_1)에 중첩될 수 있다. 제2-1 연결 배선(CNL2_1)과 제2-2 연결 배선(CNL2_2)은 발광 유닛(EMU) 내에서 제2 연결 배선(CNL2)을 구성할 수 있다.
하기에서는, 도 2 및 도 3을 참조하여 본 발명의 일 실시 예에 따른 발광 장치의 구조에 대해 적층 순서에 따라 설명한다.
배리어층(BRL)이 제공된 기판(SUB) 상에 제1 및 제2 격벽(PW1, PW2)이 제공될 수 있다. 제1 및 제2 격벽(PW1, PW2)은 배리어층(BRL) 상에서 일정 간격 이격되어 배치될 수 있다.
제1 격벽(PW1) 상에 제1 반사 전극(REL1)이 제공되고, 제2 격벽(PW2) 상에 제2 반사 전극(REL2)이 제공될 수 있다. 제1 및 제2 반사 전극(REL1, REL2)은 대응하는 격벽 상의 동일 평면 상에 제공되어, 대응하는 격벽의 형상에 대응되는 형상을 가질 수 있다.
제1 반사 전극(REL1) 상에 제1 캡핑층 (CPL1)이 제공되고, 제2 반사 전극(REL2) 상에 제2 캡핑층(CPL2)이 제공될 수 있다.
기판(SUB) 상에 발광 소자(LD)들이 정렬될 수 있다. 발광 소자(LD)들은 제1 및 제2 반사 전극(REL1, REL2) 사이에 형성되는 전계를 통해 자가 정렬이 유도되어 제1 및 제2 반사 전극(REL1, REL2) 상에 제공될 수 있다. 발광 소자(LD)들이 정렬될 때, 발광 소자(LD)들의 일부는 제1 반사 전극(REL1) 또는 제2 반사 전극(REL2) 중 어느 하나에 올바르게 접촉되지 않을 수 있다. 또한, 발광 소자(LD)들 중 일부는 제1 도전성 반도체층(11)이 제1 반사 전극(REL1)에 연결되고 제2 도전성 반도체층(12)이 제2 반사 전극(REL2)에 연결되는 반면(제1 방향, 순방향), 나머지 일부는 제1 도전성 반도체층(11)이 제2 반사 전극(REL2)에 연결되고 제1 도전성 반도체층(12)이 제1 반사 전극(REL1)에 연결될 수 있다(제2 방향, 역방향). 이때, 발광 소자(LD)들의 일부와 나머지 일부는 제1 및 제2 반사 전극(REL1, REL2)에 대하여 상이한 연결 극성을 띌 수 있다.
발광 소자(LD)들 상에 발광 소자(LD)들의 상면 일부를 커버하는 제2 절연층(INS2)이 제공될 수 있다. 제2 절연층(INS2)은 무기 재료를 포함하는 무기 절연막 또는 유기 재료를 포함하는 유기 절연막일 수 있다.
제2 절연층(INS2)이 제공된 기판(SUB) 상에 제1 컨택 전극(CNE1)이 제공될 수 있다. 제1 컨택 전극(CNE1)은 제1 캡핑층(CPL1)을 커버하며 제1 캡핑층(CPL1)을 통해 제1 반사 전극(REL1)에 전기적으로 연결될 수 있다. 실시 예에 따라, 제1 캡핑층(CPL1)이 생략되는 경우, 제1 컨택 전극(CNE1)은 제1 반사 전극(REL1) 상에 직접 제공되어 제1 반사 전극(REL1)에 바로 연결될 수 있다.
제1 컨택 전극(CNE1)이 제공된 기판(SUB) 상에 제3 절연층(INS3)이 제공될 수 있다. 제3 절연층(INS3)은 제1 컨택 전극(CNE1) 및 제2 절연층(INS2)을 커버하도록 기판(SUB) 상에 제공될 수 있다.
제3 절연층(INS3)이 제공된 기판(SUB) 상에 제2 컨택 전극(CNE2)이 제공될 수 있다. 제2 컨택 전극(CNE2)은 제2 캡핑층(CPL2)을 커버하며 제2 캡핑층(CPL2)을 통해 제2 반사 전극(REL2)에 연결될 수 있다. 실시 예에 따라, 제2 캡핑층(CPL2)이 생략되는 경우, 제2 컨택 전극(CNE2)은 제2 반사 전극(REL2) 상에 직접 제공되어 제2 반사 전극(REL2)에 바로 연결될 수 있다.
제2 컨택 전극(CNE2)이 제공된 기판(SUB) 상에 제4 절연층(INS4)이 제공될 수 있다. 제4 절연층(INS4) 상에 오버 코트층(OC)이 제공될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 화소를 나타내는 회로도이다. 특히, 도 4는 능동형 발광 표시 패널을 구성하는 화소의 일 예를 도시하였다. 이하의 실시 예들에서 화소는 서브 화소를 포함 또는 서브 화소에 대응되는 것으로 이해될 수 잇다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 빛을 생성하기 위한 발광 유닛(EMU), 센싱 트랜지스터(Ts), 제어 트랜지스터(T0) 및 상기 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
실시 예에 따라, 발광 유닛(EMU)은 화소 회로(PXC) 및 제2 전원(VSS)의 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 여기서, 발광 소자들(LD)은 화소 회로(PXC)를 경유하여 제 1전원(VDD)에 접속될 수 있다. 여기서, 발광 유닛(EMU)은 단일 발광 소자(LD)로 구성될 수도 있다.
상술한 바와 같이 발광 소자(LD)들이 정렬될 때, 발광 소자(LD)들 중 일부는 제1 도전성 반도체층(11)이 제1 반사 전극(REL1)에 연결되고 제2 도전성 반도체층(12)이 제2 반사 전극(REL2)에 연결되는 반면(제1 방향), 나머지 일부는 제1 도전성 반도체층(11)이 제2 반사 전극(REL2)에 연결되고 제1 도전성 반도체층(12)이 제1 반사 전극(REL1)에 연결될 수 있다(제2 방향). 그에 따라, 발광 유닛(EMU)은 도 4에 도시된 바와 같이, 제1 방향으로 정렬된 적어도 하나의 발광 소자(LD) 및 제2 방향으로 정렬된 적어도 하나의 발광 소자(LD)로 구성될 수 있다.
제1 및 제2 전원들(VDD, VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 전원들(VDD, VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광 유닛(EMU)은 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 본 발명에서 화소 회로(PXC) 공지된 다양한 형태로 구성될 수 있다. 몇 가지 실시 예에 따른 화소 회로(PXC)가 도 11에 도시된다. 화소 회로(PXC)의 다양한 실시 예에 대한 구체적인 구성은 하기에서 도 11을 참조하여 설명한다.
센싱 트랜지스터(Ts)는 발광 유닛(EMU)과 화소 회로(PXC)의 공통 노드인 제1 노드(N1)와 j번째 데이터선(Dj) 사이에 연결된다. 센싱 트랜지스터(Ts)는 후술되는 제어 트랜지스터(T0)에 의해 턴-온되어 발광 유닛(EMU)과 데이터선(Dj)을 전기적으로 연결할 수 있다. 센싱 트랜지스터(Ts)가 턴-온되면, 데이터선(Dj)을 통해 공급되는 전류가 센싱 트랜지스터(Ts)를 경유하여 발광 유닛(EMU)으로 흐른다.
제어 트랜지스터(T0)는 i번째 주사선(Si)과 센싱 트랜지스터(Ts)의 게이트 전극 사이에 연결될 수 있다. 제어 트랜지스터(T0)는 외부로부터 인에이블 신호(Enable)가 공급되는 동안 턴-온되어 i번째 주사선(Si)과 센싱 트랜지스터(Ts)를 전기적으로 연결할 수 있다. 제어 트랜지스터(T0)가 턴-온되는 동안, 센싱 트랜지스터(Ts)는 i번째 주사선(Si)을 통해 공급되는 주사 신호에 의해 턴-온될 수 있다.
본 발명의 다양한 실시 예에서, 제1 노드(N1)의 전압이 제2 전원(VSS)보다 고전위로 설정될 때, 발광 소자들(LD) 중 제1 방향으로 정렬된 적어도 하나의 발광 소자(LD)에 의해 전류가 도통될 수 있다. 반대로, 제1 노드(N1)의 전압이 제2 전원보다 저전위로 설정될 때, 발광 소자들(LD) 중 제2 방향으로 정렬된 적어도 하나의 발광 소자(LD)에 의해 전류가 도통될 수 있다. 이때 전류가 도통되는 특정 방향의 발광 소자(LD) 개수에 따라, 전체 발광 유닛(EMU)을 경유하는 전류의 크기가 결정될 수 있다. 결과적으로, 발광 유닛(EMU)을 경유하는 전류의 크기 및 방향은, 발광 소자들(LD)의 정렬 상태(연결 상태)에 따라 결정된다.
즉, 센싱 트랜지스터(Ts)가 턴-온될 때 제1 노드(N1)의 전압에 대응하여 데이터선(Dj)으로부터 발광 유닛(EMU)을 경유하여 제2 전원(VSS)으로 전류가 흐르거나, 제2 전원(VSS)으로부터 발광 유닛(EMU)을 경유하여 데이터선(Dj)으로 전류가 흐른다. 따라서, 제1 노드(N1)의 전압에 대응한 전류의 방향 및 이때 흐르는 전류(Id)를 측정하면 발광 유닛(EMU)을 구성하는 발광 소자들(LD)의 정렬 상태를 판단할 수 있게 된다.
본 발명에 따른 표시 장치(10)는 상기와 같이 데이터선(Dj)으로 흐르는 전류(Id)를 측정하기 위해 데이터선(Dj)에 연결되는 센싱부(140)를 포함하도록 구성된다. 이하에서는, 이러한 표시 장치(10)의 구체적인 구성을 설명한다.
도 5는 본 발명의 일 실시 예에 따른 표시 장치의 평면도로, 특히 도 4에 도시된 화소들(PXL)을 포함하는 표시 장치의 평면도이고, 도 6은 본 발명의 일 실시 예에 따른 센싱부를 구체적으로 도시한 회로도이다. 또한, 도 7a 및 도 7b는 본 발명에 따른 표시 장치의 구동 실시 예를 나타낸 도면이고, 도 8은 본 발명에 따른 표시 장치의 구동에 따른 타이밍도를 나타낸 도면이며, 도 9는 발광 유닛의 특성에 따른 센싱 트랜지스터의 Vgs 곡선을 나타낸 그래프이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시 예에 따른 표시 장치(10)는 화소(PXL), 센싱부(140), 및 제어부(160)를 포함할 수 있다.
화소(PXL)는 도 4에 도시된 화소(PXL)로써, 그 구체적인 구성은 도 4에서 설명한 바와 같다. 도 5에는 설명의 편의를 위해 하나의 화소(PXL)만이 도시되지만, 표시 장치(10)의 표시 패널은 복수의 화소들(PXL)을 포함할 수 있다.
제어부(160)는 화소들(PXL) 각각에 마련되는 제어 트랜지스터(T0) 및 센싱 트랜지스터(Ts)의 턴-온 또는 턴-오프를 제어할 수 있다. 도 8을 참조하면, 제어부(160)는 제어 트랜지스터(T0)로 인에이블 신호(Enable)를 공급하여 제어 트랜지스터(T0)를 턴-온으로 제어하고, 그에 따라 센싱 트랜지스터(Ts)가 턴-온되게 한다. 이러한 인에이블 신호(Enable)는 본 발명에 따른 표시 장치(10)가 제품화되어 화소 회로(PXC)에 의해 구동되기 이전에 적어도 한 번 공급될 수 있다.
도 8을 참조하면, 제어 트랜지스터(T0)로 인에이블 신호(Enable)를 공급하는 동안, 제어부(160)는 주사 구동부(110)로 주사 구동부 제어 신호(SCS)를 공급할 수 있다. 주사 구동부(110)는 제어부(160)로부터의 주사 구동부 제어 신호(SCS)에 대응하여 주사선(Si)으로 주사 신호들을 공급할 수 있다. 도 4에서는 설명의 편의를 위해 i번째 주사선(Si)이 대표로써 도시되지만, 표시 장치(10)는 복수의 화소들(PXL) 각각에 연결되는 복수의 주사선들(S1-Sn)을 포함하여 구성될 수 있다.
도 8을 참조하면, 주사 구동부(110)는 복수의 주사선들(S1-Sn)로 주사 신호들을 공급할 수 있다. 주사선들(S1-Sn)로 주사 신호들이 공급되면 화소들(PXL)이 수평라인 단위로 선택될 수 있다. 이때, 주사 신호는 상기 주사 신호를 공급받는 트랜지스터가 턴-온될 수 있는 전압 레벨(게이트 온 전압)을 가질 수 있다.
도 8을 참조하면, 제어 트랜지스터(T0)로 인에이블 신호(Enable)를 공급하는 동안, 제어부(160)는 센싱부(140)로 기설정된 전압 레벨을 갖는 구동 전원(Vpower) 및 센싱 전원(Vtest)을 공급할 수 있다.
한편, 제어 트랜지스터(T0)로 인에이블 신호(Enable)를 공급하는 동안, 제어부(160)는 화소 회로(PXL)가 디스에이블되도록 제어 신호(예를 들어, 데이터 구동부 제어 신호, 발광 구동부 제어 신호 등)를 생성하지 않을 수 있다. 그에 따라, 화소 회로(PXL)로부터 화소(PXL)로 구동 신호(예를 들어, 데이터 신호, 발광 제어 신호 등)가 공급되지 않는다. 한편, 필요에 따라서, 제어부는 발광 제어신호를 공급하여 화소들로부터 발광 유닛(EMU)으로 전류가 흐르지 않도록 제어할 수 있다.
센싱부(140)는 데이터선들(D1-Dm)을 통해 각각의 화소들(PXL)과 연결된다. 인에이블 신호(Enable) 및 주사 신호에 의해 센싱부(140)는 화소들(PXL) 각각에 마련되는 센싱 트랜지스터(Ts)가 턴-온될 때, 센싱부(140)는 제어부(160)로부터 구동 전원(Vpower) 및 센싱 전원(Vtest)을 수신할 수 있다. 센싱부(140)는 수신된 구동 전원(Vpower) 및 센싱 전원(Vtest)에 응답하여, 센싱 트랜지스터(Ts)에 대한 전류 센싱을 수행할 수 있다. 보다 구체적으로, 센싱부(140)는 수신된 구동 전원(Vpower) 및 센싱 전원(Vtest)에 응답하여, 발광 유닛(EMU)으로 흐르는 전류(Id)를 센싱할 수 있다.
센싱부(140)는 측정된 전류값을 제어부(160)에 전달할 수 있다. 센싱부(140)를 통하여 측정된 전류값은 화소들(PXL) 각각에 정렬된 발광 소자들(LD)의 개수 및/또는 정렬 방향 등을 감지하기 위해 제공될 수 있다.
이를 위하여, 센싱부(140)는 도 6에 도시된 바와 같이 센싱 회로를 포함하여 구성될 수 있다. 도 6에서는 설명의 편의를 위해 j번째 데이터선(Dj)에 연결된 하나의 센싱 회로만이 도시되나, 센싱부(140)는 복수의 데이터선들(D1-Dm) 각각에 연결되는 복수의 센싱 회로들을 포함하여 구성될 수 있다.
도 6을 참조하면, 센싱부(140)는 제어 유닛(141), 증폭기(amp) 및 가변 저항(Rd)을 포함하여 구성될 수 있다.
증폭기(amp)는 반전 증폭기로써, 입력 저항(R1)과 피드백 저항(R2)을 가질 수 있다. 증폭기(amp)의 입력 단자(Vin)는 데이터선(Dj)을 경유하여 센싱 트랜지스터(Ts)에 연결될 수 있다. 증폭기(amp)의 비반전 입력 단자(V+)는 제어부(160)와 연결되어, 제어부(160)로부터 센싱 전원(Vtest)을 공급받을 수 있다. 이러한 실시 예에서, 증폭기(amp)의 출력 단자에서의 전압(Vout)은 다음의 수학식 1과 같다.
Figure PCTKR2019002057-appb-M000001
가변 저항(Rd)은 제어부(160)와 증폭기(amp)의 입력 단자(Vin) 사이에 연결될 수 있다. 일 실시 예에서, 가변 저항(Rd)은 디지털 가변 저항으로 구성될 수 있다. 제어부(160)를 통하여 구동 전원(Vpower)이 공급될 때, 가변 저항(Rd)은 증폭기(amp) 입력 단자(Vin)에서의 전압이 센싱 전원(Vtest)의 전압과 동일한 값을 갖도록 제어 유닛(141)에 의해 제어된다.
입력 단자(Vin)에서의 전압이 센싱 전원(Vtest)의 전압과 동일한 값을 가질 때, 수학식 1에 의해 증폭기(amp)의 출력 단자에서의 전압은 센싱 전원(Vtest)과 동일한 값을 갖는다. 따라서, 제어 유닛(141)은 증폭기(amp)의 출력 단자에서의 전압이 제어부(160)로부터 공급되는 센싱 전원(Vtest)과 동일한 값이 되도록 가변 저항(Rd)을 제어할 수 있다.
가변 저항(Rd)의 저항값이 입력 단자(Vin)에서의 전압이 센싱 전원(Vtest)의 전압과 동일한 값을 가질 때 발광 유닛(EMU)을 흐르는 전류(Id)는 하기의 수학식 2에 의해 결정된다.
Figure PCTKR2019002057-appb-M000002
즉, 가변 저항(Rd)의 값이 결정되는 경우 수학식 2에 의하여 발광 유닛(EMU)으로 흐르는 전류량을 알 수 있다.
본 발명의 다양한 실시 예에서, 센싱 전원(Vtest)은 제2 전원(VSS) 보다 높게 설정되고, 구동 전원(Vpower)은 센싱 전원(Vtest)보다 높게 설정될 수 있다. 이러한 실시 예에서, 전류(Id)는 도 7a에 도시된 바와 같이 데이터선(Dj)으로부터 센싱 트랜지스터(Id)를 경유하여 발광 유닛(EMU)으로 흐른다. 이러한 전류(Id)는 발광 유닛(EMU)을 구성하는 발광 소자들(LD) 중 제1 방향으로 연결된 적어도 하나의 발광 소자(LD)에 의해 도통될 수 있다.
본 발명의 다른 실시 예에서, 센싱 전원(Vtest)은 제2 전원(VSS)보다 낮게 설정되고, 구동 전원(Vpower)은 센싱 전원(Vtest)보다 낮게 설정될 수 있다. 이러한 실시 예에서, 전류(Id)는 도 7b에 도시된 바와 같이 제2 전원(VSS)으로부터 발광 유닛(EMU) 및 센싱 트랜지스터(Id)를 경유하여 데이터선(Dj)으로 흐른다. 이러한 전류(Id)는 발광 유닛(EMU)을 구성하는 발광 소자들(LD) 중 제2 방향으로 연결된 적어도 하나의 발광 소자(LD)에 의해 도통될 수 있다.
또한, 전류(Id)의 크기는, 도 9에 도시된 바와 같이 제1 방향 또는 제2 방향으로 연결된 적어도 하나의 발광 소자(LD)의 개수(N)에 대응될 수 있다. 일 예로, 특정 방향으로 연결된 발광 소자(LD)의 개수(N)가 많을수록, 센싱 트랜지스터(Ts)를 경유하는 전류(Id)는 크고, 해당 방향으로 연결된 발광 소자(LD)의 개수(N)가 적을수록, 센싱 트랜지스터(Ts)를 경유하는 전류(Id)는 작다.
제어부(140)는 상기한 특성에 기초하여 센싱부(140)에 의해 센싱된 전류값에 대응하여 발광 소자들(LD)의 정렬 상태를 판단할 수 있다.
도 10은 본 발명의 다른 실시 예에 따른 표시 장치의 평면도이다.
도 10을 참조하면, 본 발명의 다른 실시 예에 따른 표시 장치(10')는 도 5의 실시 예와 비교하여 데이터 구동부(120) 및 발광 구동부(130)를 더 포함할 수 있다. 도 5에서와 동일한 구성 요소에 대한 설명은 도 5에서 설명한 바와 동일하므로 이하에서 구체적인 설명은 생략한다.
도 10의 실시 예에서, 화소들(PXL)은 주사선들(S1-Sn), 데이터선들(D1-Dm) 및 발광 제어선들(E1-En)과 연결될 수 있다. 또한, 화소들(PXL)은 제1 전원(VDD), 제2 전원(VSS) 및 초기화 전원(Vint)과 연결될 수 있다. 화소들(PXL)은 주사선들(S1-Sn)로부터 주사 신호들을 공급받고, 상기 주사 신호들과 동기된 데이터 신호들을 데이터선들(D1-Dm)로부터 공급받을 수 있다. 데이터 신호를 공급받은 화소들(PXL)은 제1 전원(VDD)으로부터 발광 유닛(EMU)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 발광 유닛(EMU)을 구성하는 발광 소자들(LD)은 상기 전류량에 대응하는 휘도의 빛을 생성할 수 있다.
데이터 구동부(120)는 데이터 구동부 제어 신호(DCS)에 대응하여 데이터선들(D1-Dm)로 데이터 신호들을 공급할 수 있다. 데이터선들(D1-Dm)로 공급된 데이터 신호들은 각 주사 신호에 의하여 선택된 화소들(PXL)로 공급될 수 있다. 이를 위하여, 데이터 구동부(120)는 주사 신호들과 동기하여 데이터선들(D1-Dm)로 데이터 신호들을 공급할 수 있다.
발광 구동부(130)는 제어부(160)로부터의 발광 구동부 제어 신호(ECS)에 대응하여 발광 제어선들(E1-En)로 발광 제어 신호들을 공급할 수 있다. 이때, 발광 제어 신호는 상기 발광 제어 신호를 공급받는 트랜지스터가 턴-오프될 수 있는 전압 레벨을 가질 수 있다.
제어부(160)는 외부로부터 공급되는 제어 신호들에 대응하여 데이터 구동부 제어 신호(DCS) 및 주사 구동부 제어 신호(SCS) 및 발광 구동부 제어 신호(ECS)를 생성할 수 있다. 이때, 주사 구동부 제어 신호(SCS)는 주사 구동부(110)로 공급되고, 데이터 구동부 제어 신호(DCS)는 데이터 구동부(120)로 공급되며, 발광 구동부 제어 신호(ECS)는 발광 구동부(130)로 공급될 수 있다.
또한, 제어부(160)는 외부에서 입력되는 영상 데이터를 데이터 구동부(120)의 사양에 맞는 영상 데이터(Data)로 변환하여, 데이터 구동부(120)로 공급할 수 있다. 주사 구동부 제어 신호(SCS)는 주사 스타트 펄스 및 클럭 신호들을 포함할 수 있다. 주사 스타트 펄스는 주사 신호들의 공급 타이밍을 제어하며, 클럭신호들은 주사 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다. 발광 구동부 제어 신호(ECS)는 발광 스타트 펄스 및 클럭 신호들을 포함할 수 있다. 발광 스타트 펄스는 발광 제어 신호의 공급 타이밍을 제어하며, 클럭 신호들은 발광 스타트 펄스를 쉬프트시키기 위하여 사용될 수 있다.
데이터 구동부 제어 신호(DCS)는 소스 스타트 펄스, 소스 출력 인에이블 신호, 소스 샘플링 클럭 등이 포함할 수 있다. 소스 스타트 펄스는 데이터 구동부(120)의 데이터 샘플링 시작 시점을 제어할 수 있다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동부(120)의 샘플링 동작을 제어할 수 있다. 소스 출력 인에이블 신호는 데이터 구동부(120)의 출력 타이밍을 제어할 수 있다.
한편, 도 10에서는 각각 n개의 주사선들(S1-Sn) 및 n개의 발광 제어선들(E1-En)이 도시되었지만, 이에 제한되지는 않는다. 일례로, 구동의 안정성을 위하여 더미 주사선들 및/또는 더미 발광 제어선들이 추가로 형성될 수 있다. 또한, 도 1에서는 주사 구동부(110), 데이터 구동부(120), 발광 구동부(130), 센싱부(140) 및 제어부(160)를 개별적으로 도시하였으나, 상기 구성 요소들 중 적어도 일부는 필요에 따라 통합될 수 있다.
주사 구동부(110), 데이터 구동부(120), 발광 구동부(130), 센싱부(140) 및 제어부(160)는 칩 온 글래스(Chip On Glass), 칩 온 플라스틱(Chip On Plastic), 테이프 캐리어 패키지(Tape Carrier Package), 칩 온 필름(Chip On Film) 등과 같은 다양한 방식에 의하여 설치될 수 있다.
도 11은 화소 회로의 일 실시 예를 나타낸 회로도이다.
도 11을 참조하면, 화소 회로(PXC)는, j번째 데이터선(Dj), i-1번째 주사선(Si-1), i번째 주사선(Si), 및 i번째 발광 제어선(Si+1)에 연결될 수 있다. 이러한 화소 회로(PXC)는 제1 내지 제6 트랜지스터(T1-T6) 및 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1; 구동 트랜지스터)의 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(VDD)에 연결되고, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 제1 노드(N1)에 연결된다. 이와 같은 제1 트랜지스터(T1)는 자신의 게이트 전극인 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD)으로부터 발광 유닛(EMU)을 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어한다.
제2 트랜지스터(T2; 스위칭 트랜지스터)는 j번째 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극 사이에 연결된다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 주사선(Si)에 연결된다. 주사선(Si)은 주사 구동부(110)의 출력 단자(331)에 연결된다. 이와 같은 제2 트랜지스터(T2)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 j번째 데이터선(Dj)과 제1 트랜지스터(T1)의 소스 전극을 전기적으로 연결시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 드레인 전극과 제2 노드(N2) 사이에 연결된다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 주사선(Si)에 연결된다. 이와 같은 제3 트랜지스터(T3)는 i번째 주사선(Si)으로 주사 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1)를 전기적으로 연결시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 연결된다.
제4 트랜지스터(T4)는 제2 노드(N2)와 초기화 전원(Vint) 사이에 연결된다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 i-1번째 주사선(Si-1)에 연결된다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 주사선(Si-1)으로 주사 신호가 공급될 때 턴-온되어 제2 노드(N2)로 초기화 전원(Vint)의 전압을 공급한다. 여기서, 초기화 전원(Vint)은 데이터 신호보다 낮은 전압으로 설정된다.
제5 트랜지스터(T5)는 제1 전원(VDD)과 제1 트랜지스터(T1)의 소스 전극 사이에 연결된다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 i번째 발광 제어선(Ei)에 연결된다. 발광 제어선(Ei)은 발광 구동부(130)의 출력 단자(221)에 연결된다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 드레인 전극과 제1 노드(N1) 사이에 연결된다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어선(Ei)에 연결된다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어선(Ei)으로 발광 제어 신호가 공급될 때 턴-오프되고, 그 외의 경우에 턴-온된다.
스토리지 커패시터(Cst)는 제1 전원(VDD)과 제2 노드(N2) 사이에 연결된다. 이와 같은 스토리지 커패시터(Cst)는 데이터 신호 및 제1 트랜지스터(T1)의 문턱전압에 대응하는 전압을 저장한다.
도 12는 발광 구동부의 일 실시 예를 나타낸 회로도이다.
도 12를 참조하면, 발광 구동부(130)는 입력부(210), 출력부(220), 제1 신호 처리부(230), 제2 신호 처리부(240) 및 제3 신호 처리부(250)를 구비한다.
출력부(220)는 제1 노드(N1) 및 제2 노드(N2)의 전압에 대응하여 제1 전원(VDD) 또는 제2 전원(VSS)의 전압을 출력 단자(221)로 공급한다. 이를 위하여, 출력부(220)는 제10 트랜지스터(M10) 및 제11 트랜지스터(M11)를 구비한다.
제10 트랜지스터(M10)는 제1 전원(VDD)과 출력 단자(221) 사이에 연결된다. 그리고, 제10 트랜지스터(M10)의 게이트 전극은 제1 노드(N1)에 연결된다. 이와 같은 제10 트랜지스터(M10)는 제1 노드(N1)의 전압에 대응하여 턴-온 또는 턴-오프된다. 여기서, 제10 트랜지스터(M10)가 턴-온 될 때 출력 단자(221)로 공급되는 제1 전원(VDD)의 전압이 발광 제어선(Ei)의 발광 제어 신호로 이용된다.
제11 트랜지스터(M11)는 출력 단자(221)와 제2 전원(VSS) 사이에 연결된다. 그리고, 제11 트랜지스터(M11)의 게이트 전극은 제2 노드(N2)에 연결된다. 이와 같은 제11 트랜지스터(M11)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
입력부(210)는 제1 입력 단자(211) 및 제2 입력 단자(212)로 공급되는 신호에 대응하여 제3 노드(N3) 및 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 입력부(210)는 제7 트랜지스터(M7) 내지 제9 트랜지스터(M9)를 구비한다.
제7 트랜지스터(M7)는 제1 입력 단자(211)와 제4 노드(N4) 사이에 연결된다. 그리고, 제7 트랜지스터(M7)의 게이트 전극은 제2 입력 단자(212)에 연결된다. 이와 같은 제7 트랜지스터(M7)는 제2 입력 단자(212)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제1 입력 단자(211)와 제4 노드(N4)를 전기적으로 연결시킨다.
제8 트랜지스터(M8)는 제3 노드(N3)와 제2 입력 단자(212) 사이에 연결된다. 그리고, 제8 트랜지스터(M8)의 게이트 전극은 제4 노드(N4)에 연결된다. 이와 같은 제8 트랜지스터(M8)는 제4 노드(N4)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제9 트랜지스터(M9)는 제3 노드(N3)와 제2 전원(VSS) 사이에 연결된다. 그리고, 제9 트랜지스터(M9)의 게이트 전극은 제2 입력 단자(212)에 연결된다. 이와 같은 제9 트랜지스터(M9)는 제2 입력 단자(212)로 제1 클럭 신호(CLK1)가 공급될 때 턴-온되어 제3 노드(N3)로 제2 전원(VSS)의 전압을 공급한다.
제1 신호 처리부(230)는 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제1 신호 처리부(230)는 제12 트랜지스터(M12) 및 제3 커패시터(C3)를 구비한다.
제12 트랜지스터(M12)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 그리고, 제12 트랜지스터(M12)의 게이트 전극은 제2 노드(N2)에 연결된다. 이와 같은 제12 트랜지스터(M12)는 제2 노드(N2)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제3 커패시터(C3)는 제1 전원(VDD)과 제1 노드(N1) 사이에 연결된다. 이와 같은 제3 커패시터(C3)는 제1 노드(N1)에 인가되는 전압을 충전한다. 또한, 제3 커패시터(C3)는 제1 노드(N1)의 전압을 안정적으로 유지한다.
제2 신호 처리부(240)는 제5 노드(N5)에 연결되며, 제3 입력 단자(213)로 공급되는 신호에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 신호 처리부(240)는 제5 트랜지스터(M5), 제6 트랜지스터(M6), 제1 커패시터(C1) 및 제2 커패시터(C2)를 구비한다.
제1 커패시터(C1)는 제2 노드(N2)와 제3 입력 단자(213) 사이에 연결된다. 이와 같은 제1 커패시터(C1)는 제2 노드(N2)에 인가되는 전압을 충전한다. 또한 제1 커패시터(C1)는 제3 입력 단자(213)로 공급되는 제2 클럭 신호(CLK2)에 대응하여 제2 노드(N2)의 전압을 제어한다.
제2 커패시터(C2)의 제1 단자는 제5 노드(N5)에 연결되고, 제2 단자는 제5 트랜지스터(M5)에 연결된다.
제5 트랜지스터(M5)는 제2 커패시터(C2)의 제2 단자와 제1 노드(N1) 사이에 연결된다. 그리고, 제5 트랜지스터(M5)의 게이트 전극은 제3 입력단자(213)에 연결된다. 이와 같은 제5 트랜지스터(M5)는 제3 입력 단자(203)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온되어 제2 커패시터(C2)의 제2 단자와 제1 노드(N1)를 전기적으로 연결시킨다.
제6 트랜지스터(M6)는 제2 커패시터(C2)의 제2 단자와 제3 입력 단자(213) 사이에 연결된다. 그리고, 제6 트랜지스터(M6)의 게이트 전극은 제5 노드(N5)에 연결된다. 이와 같은 제6 트랜지스터(M6)는 제5 노드(N5)의 전압에 대응하여 턴-온 또는 턴-오프된다.
제3 신호 처리부(250)는 제3 노드(N3)의 전압 및 제3 입력 단자(213)로 공급되는 신호에 대응하여 제4 노드(N4)의 전압을 제어한다. 이를 위하여, 제3 신호 처리부(250)는 제13 트랜지스터(M13) 및 제14 트랜지스터(M14)를 구비한다.
제13 트랜지스터(M13) 및 제14 트랜지스터(M14)는 제1 전원(VDD)과 제4 노드(N4) 사이에 직렬로 연결된다. 그리고, 제13 트랜지스터(M13)의 게이트 전극은 제3 노드(N3)에 연결된다. 이와 같은 제13 트랜지스터(M13)는 제3 노드(N3)의 전압에 대응하여 턴-온 또는 턴-오프된다.
또한, 제14 트랜지스터(M14)의 게이트 전극은 제3 입력 단자(213)에 연결된다. 이와 같은 제14 트랜지스터(M14)는 제3 입력 단자(213)로 제2 클럭 신호(CLK2)가 공급될 때 턴-온된다.
도 12에 도시된 실시 예는 발광 구동부(130)의 일 실시 예로써, 본 발명의 발광 구동부(130)는 상술한 구조에 한정되지 않는다. 예를 들어, 발광 구동부(130)는 신호 처리부들 사이에 마련되는 안정화부 등을 더 포함하도록 구성될 수 있다.
도 13은 주사 구동부의 일 실시 예를 나타낸 회로도이다.
도 13을 참조하면, 주사 구동부(110)는 제1 구동부(310), 제2 구동부(320) 및 출력부(330)를 구비한다.
출력부(330)는 제1 노드(N1) 및 제2 노드(N2)에 인가되는 전압에 대응하여 출력 단자(331)로 공급되는 전압을 제어한다. 이를 위하여, 출력부(330)는 제4 트랜지스터(M4), 제5 트랜지스터(M5), 제1 커패시터(C1) 및 제2 커패시터(C2)를 구비한다.
제4 트랜지스터(M4)는 제1 전원(VDD)과 출력 단자(331) 사이에 위치되며, 게이트 전극이 제1 노드(N1)에 연결된다. 이와 같은 제4 트랜지스터(M4)는 제1 노드(N1)에 인가되는 전압에 대응하여 제1 전원(VDD)과 출력 단자(331)의 연결을 제어한다. 여기서, 제1 전원(VDD)은 게이트 오프 전압, 예를 들면 하이레벨의 전압으로 설정된다.
제5 트랜지스터(M5)는 출력 단자(331)와 제3 입력단자(313) 사이에 위치되며, 게이트 전극이 제2 노드(N2)에 연결된다. 이와 같은 제5 트랜지스터(M5)는 제2 노드(N2)에 인가되는 전압에 대응하여 출력 단자(331)와 제3 입력 단자(313)의 연결을 제어한다.
제1 커패시터(C1)는 제2 노드(N2)와 출력 단자(331) 사이에 연결된다. 이와 같은 제1 커패시터(C1)는 제5 트랜지스터(M5)의 턴-온 및 턴-오프에 대응하는 전압을 충전한다.
제2 커패시터(C2)는 제1 노드(N1)와 제1 전원(VDD) 사이에 연결된다. 이와 같은 제2 커패시터(C2)는 제1 노드(N1)에 인가되는 전압을 충전한다.
제1 구동부(310)는 제1 입력단자(311) 내지 제3 입력단자(313)로 공급되는 신호들에 대응하여 제2 노드(N2)의 전압을 제어한다. 이를 위하여, 제1 구동부(310)는 제1 트랜지스터(M1) 내지 제3 트랜지스터(M3)를 구비한다.
제1 트랜지스터(M1)는 제1 입력 단자(311)와 제2 노드(N2) 사이에 위치되며, 게이트 전극이 제2 입력 단자(312)에 연결된다. 이와 같은 제1 트랜지스터(M1)는 제2 입력 단자(312)로 공급되는 전압에 대응하여 제1 입력 단자(311)와 제2 노드(N2)의 연결을 제어한다.
제2 트랜지스터(M2) 및 제3 트랜지스터(M3)는 제2 노드(N2)와 제1 전원(VDD) 사이에 직렬로 연결된다. 실제로, 제2 트랜지스터(M2)는 제3 트랜지스터(M3)와 제2 노드(N2) 사이에 위치되며, 게이트 전극이 제3 입력 단자(313)에 연결된다. 이와 같은 제2 트랜지스터(M2)는 제3 입력 단자(313)로 공급되는 전압에 대응하여 제3 트랜지스터(M3)와 제2 노드(N2)의 연결을 제어한다.
제3 트랜지스터(M3)는 제2 트랜지스터(M2)와 제1 전원(VDD) 사이에 위치되며, 게이트 전극이 제1 노드(N1)에 연결된다. 이와 같은 제3 트랜지스터(M3)는 제1 노드(N1)의 전압에 대응하여 제2 트랜지스터(M2)와 제1 전원(VDD)의 연결을 제어한다.
제2 구동부(320)는 제2 입력 단자(312) 및 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)의 전압을 제어한다. 이를 위하여, 제2 구동부(320)는 제6 트랜지스터(M6) 및 제7 트랜지스터(M7)를 구비한다.
제6 트랜지스터(M6)는 제1 노드(N1)와 제2 입력 단자(312) 사이에 위치되며, 게이트 전극이 제2 노드(N2)에 연결된다. 이와 같은 제6 트랜지스터(M6)는 제2 노드(N2)의 전압에 대응하여 제1 노드(N1)와 제2 입력 단자(312)의 연결을 제어한다.
제7 트랜지스터(M7)는 제1 노드(N1)와 제2 전원(VSS) 사이에 위치되며, 게이트 전극이 제2 입력 단자(312)에 연결된다. 이와 같은 제7 트랜지스터(M7)는 제2 입력 단자(312)의 전압에 대응하여 제1 노드(N1)와 제2 전원(VSS)의 연결을 제어한다. 여기서, 제2 전원(VSS)은 게이트 온 전압, 예를 들면 로우레벨의 전압으로 설정된다.
도 13에 도시된 실시 예는 주사 구동부(110)의 일 실시 예로써, 본 발명의 주사 구동부(110)는 상술한 구조에 한정되지 않으며, 주사 구동부(110)로써, 또는 주사 구동부(110)를 대신하여 임의의 쉬프트 레지스터가 이용될 수 있다.
도 14는 도 10의 표시 장치를 보다 구체적으로 나타낸 회로도이다. 도 14는 도 10의 표시 장치(10')에 있어서 표시 패널을 구성하는 복수의 화소(PXL1-PXL4)들(또는 복수의 서브 화소들)과 주사 구동부(110) 및 발광 구동부(130) 간의 연결 관계를 구체적으로 도시한다.
도 14를 참조하면, 화소들(PXL1-PXL4)은 주사선들(S1-Sn), 데이터선들(D1-Dm) 및 발광 제어선들(E1-En)과 연결될 수 있다. 또한, 화소들(PXL1-PXL4)은 제1 전원(VDD), 제2 전원(VSS) 및 초기화 전원(Vint)과 연결될 수 있다. 화소들(PXL1-PXL4)은 주사선들(S1-Sn)로부터 주사 신호들을 공급받고, 상기 주사 신호들과 동기된 데이터 신호들을 데이터선들(D1-Dm)로부터 공급받을 수 있다. 데이터 신호를 공급받은 화소들(PXL1-PXL4)은 제1 전원(VDD)으로부터 발광 유닛(EMU)를 경유하여 제2 전원(VSS)으로 흐르는 전류량을 제어할 수 있으며, 이때 발광 유닛(EMU)을 구성하는 발광 소자들(LD)은 상기 전류량에 대응하는 휘도의 빛을 생성할 수 있다.
화소들(PXL1-PXL4) 각각은 도 4에 도시된 화소(PXL)로써, 그 구체적인 구성은 도 4에서 설명한 바와 같다.
주사 구동부(110)는 복수의 주사선들(S1-Sn) 각각에 연결되는 복수 개의 주사 구동 스테이지(110-1, 110-2, ..., 110-n)를 포함할 수 있다. 주사 구동부(110)는 각각의 주사 구동 스테이지(110-1, 110-2, ..., 110-n)를 통하여 복수의 주사선들(S1-Sn)로 주사 신호들을 공급할 수 있다. 주사선들(S1-Sn)로 주사 신호들이 공급되면 화소들(PXL1-PXL4)이 수평라인 단위로 선택될 수 있다. 이때, 주사 신호는 상기 주사 신호를 공급받는 트랜지스터가 턴-온될 수 있는 전압 레벨(게이트 온 전압)을 가질 수 있다.
각각의 주사 구동 스테이지(110-1, 110-2, ..., 110-n)는 도 13에 도시된 주사 구동부(110)와 동일한 회로 구성을 가지며, 그 구체적인 구성은 도 13을 참조하여 설명된 바와 같다.
발광 구동부(130)는 복수의 발광 제어선들(E1-En) 각각에 연결되는 복수 개의 발광 구동 스테이지(130-1, 130-2, ..., 130-n)를 포함할 수 있다. 발광 구동부(130)는 각각의 발광 구동 스테이지(130-1, 130-2, ..., 130-n)를 통하여 복수의 발광 제어선들(E1-En)로 발광 제어 신호들을 공급할 수 있다. 이때, 발광 제어 신호는 상기 발광 제어 신호를 공급받는 트랜지스터가 턴-오프될 수 있는 전압 레벨을 가질 수 있다.
각각의 발광 구동 스테이지(130-1, 130-2, ..., 130-n)는 도 12에 도시된 발광 구동부(130)와 동일한 회로 구성을 가지며, 그 구체적인 구성은 도 12를 참조하여 설명된 바와 같다.
본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구의 범위에 의하여 나타내어지며, 특허청구의 범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (19)

  1. 적어도 하나의 발광 소자로 구성되는 발광 유닛;
    데이터신호에 대응하여 상기 발광 유닛으로 전류를 공급하기 위한 화소 회로;
    상기 발광 유닛과 상기 화소 회로의 공통 노드인 제1 노드와 데이터선 사이에 연결되는 센싱 트랜지스터; 및
    주사선과 상기 센싱 트랜지스터의 게이트 전극 사이에 연결되는 제어 트랜지스터를 포함하는 것을 특징으로 하는 화소.
  2. 제1항에 있어서, 상기 제어 트랜지스터는,
    외부로부터 인에이블 신호가 공급되는 동안 턴-온되어 상기 주사선과 상기 센싱 트랜지스터를 전기적으로 연결하는 것을 특징으로 하는 화소.
  3. 제2항에 있어서, 상기 센싱 트랜지스터는,
    상기 주사선으로부터 공급되는 주사 신호에 의해 턴-온되어 상기 데이터선과 상기 발광 유닛을 전기적으로 연결하는 것을 특징으로 하는 화소.
  4. 전류가 제1 방향 또는 제2 방향으로 흐르도록 배치되는 적어도 하나의 발광 소자로 구성되는 발광 유닛, 데이터 신호에 대응하여 상기 발광 유닛으로 전류를 공급하기 위한 화소 회로 및 상기 발광 유닛과 상기 화소 회로의 공통 노드인 제1 노드와 데이터선 사이에 연결되는 센싱 트랜지스터를 포함하는 화소;
    상기 데이터선과 연결되며, 상기 센싱 트랜지스터가 턴-온될 때 상기 발광 유닛으로 흐르는 전류를 센싱하는 센싱부; 및
    상기 센싱부에 의해 센싱된 전류를 기초로 상기 적어도 하나의 발광 소자의 정렬 상태를 판단하는 제어부를 포함하는 것을 특징으로 하는 표시 장치.
  5. 제4항에 있어서, 상기 화소는,
    주사선과 상기 센싱 트랜지스터의 게이트 전극 사이에 연결되는 제어 트랜지스터를 더 포함하는 것을 특징으로 하는 표시 장치.
  6. 제5항에 있어서, 상기 제어부는,
    상기 제어 트랜지스터로 인에이블 신호를 공급하여 상기 제어 트랜지스터를 턴-온시키는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서, 상기 센싱 트랜지스터는,
    상기 제어 트랜지스터가 턴-온되면 상기 주사선과 전기적으로 연결되고, 상기 주사선으로부터 공급되는 주사 신호에 따라 턴-온되어 상기 데이터선과 상기 발광 유닛을 전기적으로 연결하는 것을 특징으로 하는 표시 장치.
  8. 제7항에 있어서,
    상기 제어 트랜지스터로 상기 인에이블 신호가 공급되는 동안 상기 화소 회로는 디스에이블되는 것을 특징으로 하는 표시 장치.
  9. 제7항에 있어서, 상기 센싱부는,
    상기 센싱 트랜지스터에 연결되는 입력 단자 및 출력 단자를 갖는 증폭기;
    상기 증폭기의 상기 입력 단자와 상기 제어부 사이에 연결되는 가변 저항; 및
    상기 출력 단자의 출력 전압 및 상기 가변 저항의 저항값을 기초로 상기 발광 유닛으로 흐르는 전류를 판단하는 제어 유닛을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서, 상기 제어부는,
    상기 제어 트랜지스터로 상기 인에이블 신호를 공급하는 동안 상기 가변 저항으로 구동 전원을 공급하고 상기 증폭기의 비반전 입력 단자로 테스트 전원을 공급하는 것을 특징으로 하는 표시 장치.
  11. 제10항에 있어서, 상기 제어 유닛은,
    상기 증폭기의 상기 출력 전압이 상기 테스트 전압과 동일해지도록 상기 가변 저항의 저항값을 제어하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서, 상기 제어 유닛은,
    상기 구동 전원, 상기 테스트 전원 및 상기 제어된 가변 저항의 저항값을 기초로 상기 발광 유닛으로 흐르는 전류를 판단하는 것을 특징으로 하는 표시 장치.
  13. 제12항에 있어서, 상기 발광 유닛으로 흐르는 전류는,
    상기 적어도 하나의 발광 소자의 정렬 방향 및 정렬 개수에 대응하여 결정되는 것을 특징으로 하는 표시 장치.
  14. 제12항에 있어서, 상기 발광 유닛은,
    상기 제1 노드 및 제2 전원 사이에 연결되는 것을 특징으로 하는 표시 장치.
  15. 제14항에 있어서, 상기 적어도 하나의 발광 소자는,
    상기 제1 노드로부터 상기 제2 전원으로 전류를 도통시키는 제1 방향 또는 상기 제2 전원으로부터 상기 제1 노드로 전류를 도통시키는 제2 방향 중 어느 하나로 정렬되는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서, 상기 구동 전원은,
    상기 센싱 전원 보다 높게 설정되고,
    상기 센싱 전원은,
    상기 제2 전원보다 높게 설정되는 것을 특징으로 하는 표시 장치.
  17. 제16항에 있어서, 상기 제어부는,
    상기 센싱부에 의해 센싱된 전류를 기초로 상기 제1 방향으로 정렬된 적어도 하나의 발광 소자의 개수를 판단하는 것을 특징으로 하는 표시 장치.
  18. 제15항에 있어서, 상기 구동 전원은,
    상기 센싱 전원 보다 낮게 설정되고,
    상기 센싱 전원은,
    상기 제2 전원보다 낮게 설정되는 것을 특징으로 하는 표시 장치.
  19. 제18항에 있어서, 상기 제어부는,
    상기 센싱부에 의해 센싱된 전류를 기초로 상기 제2 방향으로 정렬된 적어도 하나의 발광 소자의 개수를 판단하는 것을 특징으로 하는 표시 장치.
PCT/KR2019/002057 2018-08-30 2019-02-20 화소 및 이를 포함하는 표시 장치 WO2020045777A1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
CN201980056980.8A CN112639939A (zh) 2018-08-30 2019-02-20 像素及包括像素的显示设备
US17/271,477 US11688314B2 (en) 2018-08-30 2019-02-20 Pixel and display device comprising same
EP19856290.2A EP3846154A4 (en) 2018-08-30 2019-02-20 PIXEL AND DISPLAY DEVICE INCLUDING THE SAME

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180102881A KR102610424B1 (ko) 2018-08-30 2018-08-30 화소 및 이를 포함하는 표시 장치
KR10-2018-0102881 2018-08-30

Publications (1)

Publication Number Publication Date
WO2020045777A1 true WO2020045777A1 (ko) 2020-03-05

Family

ID=69643011

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2019/002057 WO2020045777A1 (ko) 2018-08-30 2019-02-20 화소 및 이를 포함하는 표시 장치

Country Status (5)

Country Link
US (1) US11688314B2 (ko)
EP (1) EP3846154A4 (ko)
KR (1) KR102610424B1 (ko)
CN (1) CN112639939A (ko)
WO (1) WO2020045777A1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200105598A (ko) * 2019-02-28 2020-09-08 삼성디스플레이 주식회사 표시 장치
US11341878B2 (en) * 2019-03-21 2022-05-24 Samsung Display Co., Ltd. Display panel and method of testing display panel
KR20210132278A (ko) * 2020-04-24 2021-11-04 삼성디스플레이 주식회사 표시 장치
CN111445860B (zh) * 2020-04-30 2021-08-03 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制作方法以及电子装置
KR20220164841A (ko) 2021-06-04 2022-12-14 삼성디스플레이 주식회사 표시 장치

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160059569A (ko) * 2014-11-18 2016-05-27 피에스아이 주식회사 초소형 led 소자를 전극어셈블리에 배치시키는 방법
KR20170101334A (ko) * 2016-02-26 2017-09-06 피에스아이 주식회사 초소형 led 모듈을 포함하는 디스플레이 장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20180051006A (ko) * 2016-11-07 2018-05-16 삼성전자주식회사 Led 패널 및 그 제조 방법

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200905642A (en) * 2007-07-16 2009-02-01 Mstar Semiconductor Inc Liquid crystal driving device capable of self-adjusting driving force and its method
KR20110041401A (ko) * 2009-10-15 2011-04-21 샤프 가부시키가이샤 발광 장치 및 그 제조 방법
KR101272367B1 (ko) 2011-11-25 2013-06-07 박재열 전달 함수를 이용한 영상표시장치의 보정 시스템 및 그의 보정 방법
KR101869056B1 (ko) 2012-02-07 2018-06-20 삼성디스플레이 주식회사 화소 및 이를 이용한 유기 발광 표시 장치
KR101995218B1 (ko) * 2012-03-27 2019-07-02 엘지디스플레이 주식회사 유기발광 표시장치
KR102025118B1 (ko) * 2013-06-18 2019-09-26 삼성디스플레이 주식회사 화소 및 이를 포함하는 유기 전계 발광 표시 장치
US10043427B2 (en) 2014-09-05 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Matrix device, measurement method of characteristics thereof, and driving method thereof
KR102364098B1 (ko) * 2015-10-05 2022-02-21 엘지디스플레이 주식회사 유기발광다이오드 표시장치
KR102630078B1 (ko) * 2015-12-30 2024-01-26 엘지디스플레이 주식회사 화소, 이를 포함하는 표시 장치 및 그 제어 방법
KR101865363B1 (ko) 2016-05-03 2018-06-08 유원엘디에스(주) Led 모듈 검사방법 및 led 모듈 검사장치
KR101971245B1 (ko) 2016-06-21 2019-04-22 비엔이스 주식회사 Led 모듈 검사용 전류 제어 장치
KR102592276B1 (ko) * 2016-07-15 2023-10-24 삼성디스플레이 주식회사 발광장치 및 그의 제조방법
KR20180041281A (ko) * 2016-10-13 2018-04-24 삼성디스플레이 주식회사 유기 발광 표시 장치
CN107016964B (zh) * 2017-04-25 2020-07-07 京东方科技集团股份有限公司 像素电路、其驱动方法和显示装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160059569A (ko) * 2014-11-18 2016-05-27 피에스아이 주식회사 초소형 led 소자를 전극어셈블리에 배치시키는 방법
KR20170101334A (ko) * 2016-02-26 2017-09-06 피에스아이 주식회사 초소형 led 모듈을 포함하는 디스플레이 장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
KR20180007376A (ko) * 2016-07-12 2018-01-23 삼성디스플레이 주식회사 표시장치 및 표시장치의 제조방법
KR20180051006A (ko) * 2016-11-07 2018-05-16 삼성전자주식회사 Led 패널 및 그 제조 방법

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP3846154A4 *

Also Published As

Publication number Publication date
US20210335168A1 (en) 2021-10-28
EP3846154A1 (en) 2021-07-07
US11688314B2 (en) 2023-06-27
CN112639939A (zh) 2021-04-09
EP3846154A4 (en) 2022-05-25
KR20200026385A (ko) 2020-03-11
KR102610424B1 (ko) 2023-12-07

Similar Documents

Publication Publication Date Title
WO2020045777A1 (ko) 화소 및 이를 포함하는 표시 장치
WO2020175783A1 (ko) 표시 장치
WO2020017718A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 포함한 표시 장치
WO2020022596A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020138610A1 (ko) 표시 장치 및 그의 리페어 방법
WO2020111413A1 (ko) 표시 장치
WO2020060015A1 (ko) 표시 장치 및 이의 제조 방법
WO2020075937A1 (ko) 화소 및 이를 구비한 표시 장치
WO2017142315A1 (ko) 반도체 발광 소자를 이용한 디스플레이 장치
WO2015072685A1 (en) Display apparatus using semiconductor light emitting device
WO2015060506A1 (en) Display device using semiconductor light emitting device
WO2020075935A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
EP3114674A1 (en) Display device using semiconductor light emitting device
WO2020059987A1 (ko) 발광 장치 및 이를 구비하는 표시 장치
WO2020040384A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2020075936A1 (ko) 발광 장치, 그의 제조 방법, 및 이를 구비한 표시 장치
WO2021157791A1 (ko) 표시 장치 및 그 구동 방법
WO2020226276A1 (ko) 화소 및 이를 구비한 표시 장치
WO2020071600A1 (ko) 표시 장치
WO2020111391A1 (ko) 표시 장치 및 그의 제조 방법
WO2020009279A1 (ko) 디스플레이 장치 및 그 구동 방법
WO2021091065A1 (ko) 표시 장치
WO2021125574A1 (ko) 표시장치 및 이의 제조방법
WO2021118131A1 (ko) 표시 장치
WO2021045413A1 (ko) 표시 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19856290

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2019856290

Country of ref document: EP

Effective date: 20210330