KR20210086897A - 표시 패널 - Google Patents

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KR20210086897A
KR20210086897A KR1020190179807A KR20190179807A KR20210086897A KR 20210086897 A KR20210086897 A KR 20210086897A KR 1020190179807 A KR1020190179807 A KR 1020190179807A KR 20190179807 A KR20190179807 A KR 20190179807A KR 20210086897 A KR20210086897 A KR 20210086897A
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insulating layer
layer
edge
sealing member
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KR1020190179807A
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이승재
지혜수
이원근
김한수
박경민
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삼성디스플레이 주식회사
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Abstract

본 발명은 정전기 등에 의한 손상을 줄이면서 표시 패널의 구조적 강도를 개선시키기 위하여, 제1기판; 상기 제1기판 상에 배치되며, 표시영역을 정의하는 복수의 화소들; 상기 제1기판과 마주보는 제2기판; 상기 제1기판 상에 배치되고, 에지가 상기 제1기판의 에지보다 상기 표시영역에 인접하게 배치된 절연층; 상기 절연층 상에 배치되는 도전층; 상기 제1기판과 상기 제2기판 사이에 개재되며, 상기 표시영역을 둘러싸는 밀봉부재;를 포함하는, 표시 패널을 제공한다.

Description

표시 패널{Display panel}
본 발명은 표시 패널에 관한 것으로서, 더 상세하게는 정전기 등에 의한 손상을 줄일 수 있는 표시 패널에 관한 것이다.
일반적으로 표시 장치는 하부기판에 유기발광다이오드들을 형성하고, 유기발광다이오드들이 내부에 위치하도록 하부기판과 상부기판을 접합하여 제조한다. 이러한 유기발광 표시 장치는 휴대폰 등과 같은 소형 제품의 표시부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 표시부로 사용되기도 한다.
이러한 유기발광 표시 장치의 경우 하부기판과 상부기판을 접합할 때 밀봉부재를 이용하게 되며, 밀봉부재는 주변영역에 위치하게 된다.
한편, 주변영역에는 밀봉부재뿐만 아니라, 영상을 표시하는데 필요한 배선, 소자 등의 회로 및 얇은 무기막 등이 위치할 수 있다.
표시 패널에 정전기가 인가되는 경우 표시 패널에 포함된 층(들)이 손상되고 밀봉부재가 박리되는 문제점이 발생할 수 있다. 본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 정전기 등에 의한 손상을 줄일 수 있는 표시 패널을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 제1기판; 상기 제1기판 상에 배치되며, 표시영역을 정의하는 복수의 화소들; 상기 제1기판과 마주보는 제2기판; 상기 제1기판 상에 배치되고, 에지가 상기 제1기판의 에지보다 상기 표시영역에 인접하게 배치된 절연층; 상기 절연층 상에 배치되는 도전층; 상기 제1기판과 상기 제2기판 사이에 개재되며, 상기 표시영역을 둘러싸는 밀봉부재;를 포함하는, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 밀봉부재는 상기 제1기판과 직접 접촉할 수 있다.
본 실시예에 따르면, 상기 밀봉부재는 외측면과 내측면을 구비하며, 상기 절연층의 상기 에지는 상기 밀봉부재의 상기 외측면과 상기 내측면 사이에 위치할 수 있다.
본 실시예에 따르면, 상기 도전층의 적어도 일부는 상기 밀봉부재와 중첩할 수 있다.
본 실시예에 따르면, 상기 복수의 화소들 각각은, 화소전극; 상기 화소전극 상의 발광층; 및 상기 발광층 상의 대향전극을 포함하며, 상기 대향전극은 상기 도전층과 전기적으로 연결될 수 있다.
본 실시예에 따르면, 상기 밀봉부재는 SiO2를 포함할 수 있다.
본 실시예에 따르면, 상기 절연층은 무기절연층을 포함할 수 있다.
본 실시예에 따르면, 상기 도전층의 일부는 상기 밀봉부재와 직접 접촉할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 절연층의 에지에 해당하는 측면을 커버할 수 있다.
본 실시예에 따르면, 상기 도전층의 에지는 상기 절연층의 에지를 지나 상기 제1기판의 에지를 향해 연장될 수 있다.
본 실시예에 따르면, 상기 절연층은 복수의 서브층으로 구성되며, 상기 복수의 서브층들은 단차를 이룰 수 있다.
본 실시예에 따르면, 상기 복수의 화소들 각각에 전기적으로 연결되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터를 더 포함하며, 상기 절연층은 상기 반도체층 상의 제1서브층 및 상기 게이트전극 상의 제2서브층을 포함할 수 있다.
본 발명의 다른 관점에 따르면 제1기판; 상기 제1기판 상에 배치되며, 표시영역을 정의하며, 화소전극, 발광층, 및 대향전극을 각각 포함하는 복수의 화소들; 상기 제1기판과 마주보는 제2기판; 상기 제1기판 상에 배치되는 절연층; 상기 절연층 상에 배치되며, 상기 대향전극과 전기적으로 연결된 도전층; 상기 제1기판과 상기 제2기판 사이에 개재되며, 상기 표시영역을 둘러싸는 밀봉부재; 상기 밀봉부재는 상기 표시영역을 향하는 내측면 및 상기 내측면의 반대편인 외측면을 포함하고, 상기 절연층의 에지 및 상기 도전층의 에지는 상기 밀봉부재의 상기 내측면과 상기 외측면 사이에 위치하는, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 밀봉부재는 상기 제1기판과 직접적으로 맞닿을 수 있다.
본 실시예에 따르면, 상기 밀봉부재는 SiO2를 포함할 수 있다.
본 실시예에 따르면, 상기 절연층은 무기절연층을 포함할 수 있다.
본 실시예에 따르면, 상기 도전층은 상기 절연층의 에지에 해당하는 측면을 커버할 수 있다.
본 실시예에 따르면, 상기 도전층의 에지는 상기 절연층의 에지를 지나 상기 제1기판의 에지를 향해 연장될 수 있다.
본 실시예에 따르면, 상기 절연층은 복수의 서브층으로 구성되며, 상기 복수의 서브층들은 단차를 이룰 수 있다.
본 실시예에 따르면, 상기 복수의 화소들 각각에 전기적으로 연결되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터를 더 포함하며, 상기 절연층은 상기 반도체층 상의 제1서브층 및 상기 게이트전극 상의 제2서브층을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 정전기 등에 의한 표시 패널의 손상을 줄이면서, 표시 패널의 구조적 강도를 개선시킬 수 있는 표시 패널을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시패널이 포함하는 밀봉부재의 배치를 보여준다.
도 2는 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소의 등가 회로도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시 패널이 포함하는 도전층의 배치를 보여준다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시 패널이 포함하는 밀봉부재 및 도전층의 배치를 보여준다.
도 5는 도 4의 V부분을 발췌하여 나타낸 확대평면도이다.
도 6a 및 도 6b는 도 5의 VI-VI'선에 따른 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시패널이 포함하는 밀봉부재의 배치를 보여준다.
도 1을 참조하면, 표시 패널(10)은 표시영역(DA)과 주변영역(SA)을 포함할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소(PX)들 각각에 포함된 발광요소에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다. 즉, 표시영역(DA)은 화소(PX)들에 의해 정의될 수 있다. 주변영역(SA)은 화소(PX)들이 배치되지 않는 영역으로서, 표시영역(DA)을 둘러쌀 수 있다.
표시영역(DA)에 배치되는 화소(PX)들은 각각 유기발광다이오드(Organic Light Emitting Diode: OLED)와 같은 발광요소를 포함할 수 있다. 각 화소(PX)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 본 명세서에서의 화소(PX)는 전술한 바와 같이 적색, 녹색, 청색, 백색 중 어느 하나의 색상의 빛을 방출하는 부화소일 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 패널(10)로서, 유기 발광 표시 패널을 구비한 표시 패널(10)을 예로 하여 설명하지만, 본 발명의 표시 패널(10)은 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 표시 패널(10)은 무기 발광 표시(Inorganic Light Emitting Display) 패널 또는 양자점 발광 표시(Quantum dot Light Emitting Display) 패널과 같은 표시 패널일 수 있다. 예컨대, 표시 패널(10)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
표시 패널(10)은 복수의 에지(edge, 10E)들을 포함할 수 있다. 일 실시예로, 도 1에서는 표시 패널(10)이 서로 평행한 제1에지(10E1)와 제2에지(10E2), 및 제1에지(10E1)와 제2에지(10E2)를 연결하며 서로 평행한 제3에지(10E3)와 제4에지(10E4)를 포함할 수 있다. 제1에지(10E1)와 제2에지(10E2)는 제3에지(10E3)와 제4에지(10E4) 보다 상대적으로 길 수 있다. 다른 실시예로서, 표시 패널(10)은 3개 또는 5개 이상의 에지(10E)를 포함할 수 있으며, 표시 패널(10)은 이웃한 에지(10E)들 사이에 위치하는 코너부를 포함하되, 코너부는 도 1에 도시된 바와 달리 둥글게 형성될 수 있다.
표시 패널(10)은 서로 중첩하는 제1기판(100)과 제2기판(300), 그리고 제1기판(100)과 제2기판(300) 사이에 개재되는 밀봉부재(350)를 포함할 수 있다. 제1기판(100)과 제2기판(300)은 서로 마주볼 수 있다. 도 1은 제1기판(100)과 제2기판(300)이 중첩되어 배치된 모습을 도시하고 있다.
밀봉부재(350)는 주변영역(SA)에 위치할 수 있으며, 표시영역(DA)을 둘러싸도록 표시영역(DA)의 모서리들을 따라 연장될 수 있다.
제1기판(100)은 주변영역(SA)에 위치하는 패드부(PAD)를 포함할 수 있다. 패드부(PAD)는 제2기판(300)으로 커버되지 않을 수 있다. 패드부(PAD)는 배선들을 통해 표시영역(DA)을 지나는 라인(예컨대, 도 3을 참조하여 후술할 데이터라인, 구동전압선 등)들과 연결될 수 있다. 패드부(PAD) 상에는 데이터 구동부를 포함하는 드라이버 IC가 배치되거나, 데이터 구동부가 배치된 연성회로기판의 일단부가 위치할 수 있다. 드라이버 IC는 패드부(PAD)와의 사이에 개재되는 이방성 도전필름을 통해 패드부(PAD)와 전기적으로 연결될 수 있다. 연성회로기판은 다양한 종류의 전도성 부재를 통해 패드부(PAD)와 전기적으로 연결될 수 있다.
도 2은 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소의 등가 회로도이다.
도 2을 참조하면, 하나의 화소(PX)는 복수의 박막트랜지스터(T1 내지 T7) 및 스토리지 커패시터(storage capacitor, Cap)를 포함하는 화소회로(PC)를 포함한다. 그리고, 화소(PX)는 발광요소로서 화소회로(PC)를 통해 구동 전압을 전달받아 발광하는 유기발광다이오드(OLED)를 포함할 수 있다.
화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 일 실시예에 따르면, 도 2에 도시된 바와 같이 박막트랜지스터들은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
구동 박막트랜지스터(T1)의 게이트전극은 스토리지 커패시터(Cap)의 전극에 연결되어 있고, 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극 중 하나는 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극 중 다른 하나는 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(Id)를 공급한다.
스위칭 박막트랜지스터(T2)의 게이트전극은 제1스캔라인(SWL)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 소스전극 및 드레인전극 중 하나는 데이터라인(DL)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 소스전극 및 드레인전극 중 다른 하나는 구동 박막트랜지스터(T1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(PL)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 제1스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 데이터라인(DL)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 게이트전극은 제1스캔라인(SWL)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극 및 드레인전극 중 하나는 구동 박막트랜지스터(T1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극 및 드레인전극 중 다른 하나는 스토리지 커패시터(Cap)의 전극, 제1초기화 박막트랜지스터(T4) 및 구동 박막트랜지스터(T1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 제1스캔라인(SWL)을 통해 전달받은 스캔신호(GW)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 제1게이트전극(G1)과 소스전극 및 드레인전극 중 하나(예, 드레인전극)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 게이트전극은 제2스캔라인(SIL)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 소스전극 및 드레인전극 중 하나는 제2초기화 박막트랜지스터(T7)와 초기화전압선(VL)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 소스전극 및 드레인전극 중 다른 하나는 스토리지 커패시터(Cap)의 전극, 보상 박막트랜지스터(T3) 및 구동 박막트랜지스터(T1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 제2스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 게이트전극에 전달하여 구동 박막트랜지스터(T1)의 게이트전극의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 게이트전극은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극 및 드레인전극 중 하나는 구동전압선(PL)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 소스전극 및 드레인전극 중 다른 하나는 구동 박막트랜지스터(T1) 및 스위칭 박막트랜지스터(T2)와 연결되어 있다.
발광제어 박막트랜지스터(T6)의 게이트전극은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극 중 하나는 구동 박막트랜지스터(T1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극 중 다른 하나는 제2초기화 박막트랜지스터(T7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(Id)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 게이트전극은 제2스캔라인(SIL)에 연결되어 있고, 제2초기화 박막트랜지스터(T7)의 소스전극 및 드레인전극 중 하나는 발광제어 박막트랜지스터(T6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 소스전극 및 드레인전극 중 다른 하나는 제1초기화 박막트랜지스터(T4) 및 초기화전압선(VL)에 연결되어 있다. 제2초기화 박막트랜지스터(T7)는 제2스캔라인(SIL)을 통해 전달받은 이전 스캔신호(GI)에 따라 턴-온되어 유기발광다이오드(OLED)의 화소전극을 초기화시킨다.
도 2에서는 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)가 제2스캔라인(SIL)에 연결된 경우를 도시하였으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 제1초기화 박막트랜지스터(T4)는 제2스캔라인(SIL)에 연결되어 이전 스캔신호(GI)에 따라 구동하고, 제2초기화 박막트랜지스터(T7)는 해당하는 화소(PX)의 이전 행 또는 이후 행에 배치된 화소의 제1스캔라인 또는 제2스캔라인에 연결될 수 있다.
스토리지 커패시터(Cap)의 하나의 전극은 구동전압선(PL)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(Id)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2는 화소회로(PC)가 7개의 박막트랜지스터(T1 내지 T7)와 1개의 스토리지 커패시터(Cap)를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 다양하게 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시 패널이 포함하는 도전층의 배치를 보여준다.
표시영역(DA)에 배치되는 각 화소(PX)는 주변영역(PA)에 배치된 외곽회로들과 전기적으로 연결될 수 있다. 주변영역(PA)에는 제1드라이버(130), 제2드라이버(140), 제1도전층(150) 및 제2도전층(160)이 배치될 수 있다. 제1드라이버(130) 및 제2드라이버(140)는 각각 스캔구동부 및/또는 발광제어구동부를 포함할 수 있다.
제1드라이버(130)는 스캔라인(SL)을 통해 각 화소(PX)에 스캔신호(GW, GI, 도 2)를 제공할 수 있다. 스캔라인(SL)은 제1스캔라인(SWL, 도 2) 및 제2스캔라인(SIL, 도 2)을 포함할 수 있다. 제1드라이버(130)는 발광제어라인(EL)을 통해 각 화소(PX)에 발광제어신호(En)를 제공할 수 있다. 제2드라이버(140)는 표시영역(DA)을 사이에 두고 제1드라이버(130)와 나란하게 배치될 수 있다. 일 실시예로, 화소(PX)들 중 일부는 제1드라이버(130)와 전기적으로 연결될 수 있고, 나머지는 제2드라이버(140)에 연결될 수 있다. 다른 실시예로, 제2드라이버(140)는 생략될 수 있다.
구동전압(ELVDD, 도 2)은 제1도전층(150)과 연결된 구동전압선(PL)을 통해 각 화소(PX)에 제공되고, 공통전압(ELVSS, 도 2)은 제2도전층(160)과 연결된 각 화소(PX)의 대향전극에 제공될 수 있다. 제1도전층(150)은 표시영역(DA)을 사이에 두고 x방향을 따라 나란하게 연장된 제1서브도전층(151) 및 제2서브도전층(152)을 포함할 수 있다. 제2도전층(160)은 일측이 개방된 루프 형상으로 표시영역(DA)을 부분적으로 둘러쌀 수 있다.
데이터구동회로(미도시)는 데이터라인(DL)에 전기적으로 연결된다. 데이터 구동회로의 데이터신호(Dm, 도 2)는 데이터라인(DL)을 통해 각 화소(PX)에 제공될 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 개략적인 평면도로서, 표시 패널이 포함하는 밀봉부재 및 도전층의 배치를 보여준다.
도 4를 참조하면, 도 1를 참조하여 설명한 밀봉부재(350)와 도 3을 참조하여 설명한 제2도전층(160)은 서로 적어도 부분적으로 중첩될 수 있다.
도 5는 도 4의 V부분을 발췌하여 나타낸 확대평면도이다.
도 5를 참조하면, 표시 패널(10)의 제1기판(100)은 표시영역(DA)과 주변영역(SA)을 포함할 수 있다. 제1기판(100) 상에서 제2드라이버(140), 제2도전층(160) 및 밀봉부재(350)는 주변영역(SA)에 배치되며, 제1기판(100)의 제1에지(100E1)를 따라 연장될 수 있다.
밀봉부재(350)는 제1기판(100) 상에서 가장 외측에 배치될 수 있다. 여기서 외측이라 함은 제1기판(100)의 중심에서 제1에지(100E1)를 향하는 방향을 의미하며, 도 5에서 x방향에 해당한다. 내측은 외측의 반대 방향을 의미한다. 밀봉부재(350)는 표시영역(DA)을 향하는 내측면(inner side surface, 350a) 및 내측면(350a)의 반대편인 외측면(outer side surface, 350b)을 포함할 수 있다. 즉, 밀봉부재(350)의 내측면(350a)은 제1기판(100)의 내측을 향하며, 외측면(350b)은 제1기판(100)의 외측을 향할 수 있다. 밀봉부재(350)의 외측면(350b)은 제1기판(100)의 제1에지(100E1)로부터 내측으로 이격되어 위치할 수 있다. 또는, 밀봉부재(350)의 외측면(350b)은 제1기판(100)의 제1에지(100E1)와 연속적인 면을 형성할 수 있다.
제2도전층(160)은 제1기판(100) 상에서 밀봉부재(350)보다 내측에 위치할 수 있다. 제2도전층(160)은 밀봉부재(350)와 적어도 부분적으로 중첩할 수 있다. 제2도전층(160)의 제1에지(160E1)는 밀봉부재(350)의 내측면(350a)과 외측면(350b) 사이에 위치할 수 있다. 제2도전층(160)의 제2에지(160E2)는 제1에지(160E1) 보다 표시영역(DA)에 인접하게 배치되며, 밀봉부재(350)의 내측면(350a)은 제2도전층(160)의 제1에지(160E1)와 제2에지(160E2) 사이에 위치할 수 있다.
제2드라이버(140)는 제1기판(100) 상에서 제2도전층(160)보다 내측에 위치할 수 있다. 표시영역(DA)은 제1기판(100) 상에서 제2드라이버(140)보다 내측에 위치하여, 주변영역(SA)에 의해 둘러싸일 수 있다.
도 6a 및 도 6b는 도 5의 VI-VI'선에 따른 단면도이다. 도 6a는 본 발명의 일 실시예에 따른 표시 패널의 단면도로서 표시영역과 주변영역을 보여준다.
먼저 도 6a의 표시영역(DA)을 살펴보면, 제1기판(100) 상에는 표시층(200)이 위치한다. 표시층(200)은 화소회로(PC) 및 이와 연결된 유기발광다이오드(OLED)를 포함할 수 있다. 화소회로(PC)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cap)를 포함할 수 있다.
제1기판(100)은 글래스, 석영 등의 물질을 포함하는 투명한 절연 기판일 수 있으며, 단층 구조일 수 있다. 제1기판(100)은 SiO2를 포함할 수 있다. 제2기판(300)은 제1기판(100)과 동일한 물질을 포함하는 투명한 절연 기판일 수 있다.
제1기판(100) 상에는 버퍼층(201)이 배치된다. 버퍼층(201)은 제1기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 제1기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(201)은 실리콘산화물(SiOx), 실리콘질화물(SiNX), 실리콘산질화물(SiON)과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다.
버퍼층(201) 상에는 화소(PX)의 박막트랜지스터(TFT)가 배치될 수 있다. 박막트랜지스터(TFT)는 반도체층(A) 및 게이트전극(G)을 포함할 수 있다.
반도체층(A)은 상기 버퍼층(201) 상에 배치되며, 폴리실리콘을 포함할 수 있다. 다른 실시예로, 반도체층(A)은 비정질 실리콘(amorphous silicon)을 포함할 수 있다. 다른 실시예로, 반도체층(A) 은 인듐(In), 갈륨(Ga), 스태늄, 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함할 수 있다.
반도체층(A)은 채널영역(C)과 불순물이 도핑된 소스영역(S) 및 드레인영역(D)을 포함할 수 있다. 소스영역(S)과 드레인영역(D)은 각각 소스전극과 드레인전극일 수 있다.
반도체층(A) 상에는 게이트전극(G)이 배치될 수 있다. 게이트전극(G)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 게이트전극(G)은 몰리브데늄(Mo)을 포함하는 금속층일 수 있다.
반도체층(A)과 게이트전극(G) 사이에는 제1게이트절연층(203)이 배치될 수 있다. 제1게이트절연층(203)은 실리콘산화물(SiOx), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기절연물을 포함할 수 있다. 제1게이트절연층(203)은 전술한 무기 절연물을 포함하는 단일층 또는 다층일 수 있다.
스토리지 커패시터(Cap)는 서로 중첩하는 제1전극(CE1) 및 제2전극(CE2)을 포함할 수 있다.
제2전극(CE2)은 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데늄(Mo), 티타늄(Ti), 텅스텐(W), 및/또는 구리(Cu)를 포함할 수 있으며, 전술한 물질의 단일층 또는 다층일 수 있다. 일 실시예로, 제2전극(CE2)은 몰리브데늄(Mo)을 포함하는 금속층일 수 있다.
도 6a는 스토리지 커패시터(Cap)가 박막트랜지스터(TFT)와 중첩하며, 제1전극(CE1)이 박막트랜지스터(TFT)의 게이트전극(G)인 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 다른 실시예로, 스토리지 커패시터(Cap)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있다. 제1전극(CE1)은 박막트랜지스터(TFT)의 게이트전극(G)과 별개의 독립된 구성요소일 수 있다.
제1전극(CE1) 및 제2전극(CE2) 사이에는 제2게이트절연층(205)이 배치될 수 있다. 제2게이트절연층(205)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기절연물을 포함할 수 있으며, 전술한 물질의 단일 층 또는 다층을 포함할 수 있다.
스토리지 커패시터(Cap)의 제2전극(CE2) 상에는 층간절연층(207)이 배치될 수 있다. 층간절연층(207)은 실리콘산화물(SiO2), 실리콘질화물(SiNX), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기절연물을 포함할 수 있으며, 전술한 물질의 단일 층 또는 다층을 포함할 수 있다.
층간절연층(207) 상에는 데이터라인(DL) 및 구동전압선(PL)이 배치될 수 있다. 데이터라인(DL) 및 구동전압선(PL)은 몰리브데늄(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 데이터라인(DL) 및 구동전압선(PL)은 티타늄층, 알루미늄층, 및 티타늄층이 순차적으로 적층된 다층(Ti/Al/Ti)으로 형성될 수 있다.
데이터라인(DL) 및 구동전압선(PL) 상에는 평탄화 절연층(209)이 위치할 수 있다. 평탄화 절연층(209)은 그 상부에 배치되는 화소전극(210)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 평탄화 절연층(209)은 유기 물질 또는 무기 물질로 이루어진 막이 단층 또는 다층으로 형성될 수 있다. 평탄화 절연층(209)은 유기절연물을 포함할 수 있다. 이러한, 평탄화 절연층(209)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 한편, 평탄화 절연층(209)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 평탄화 절연층(209)을 형성한 후, 평탄한 상면을 제공하기 위해서 화학적 기계적 폴리싱이 수행될 수 있다.
화소전극(210)은 평탄화 절연층(209) 상에 위치할 수 있다. 화소전극(210)은 평탄화 절연층(209)을 관통하는 콘택홀을 통해 소스전극 또는 드레인전극과 컨택하여 화소회로(PC)의 박막트랜지스터(TFT)와 전기적으로 연결될 수 있다.
화소전극(210)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(210)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 일부 실시예에서, 화소전극(210)은 ITO/Ag/ITO로 적층된 구조로 구비될 수 있다.
화소정의막(211)은 화소전극(210)의 가장자리를 커버할 수 있다. 화소정의막(211)은 화소전극(210)에 중첩하며, 화소의 발광영역을 정의하는 개구를 포함한다. 화소정의막(211)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(211)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(211) 상부에는 화소전극(210)에 대응되도록 형성된 중간층(220)이 배치된다. 중간층(220)은 고분자 물질 또는 저분자 물질을 포함할 수 있으며, 적색, 녹색, 또는 청색의 빛을 방출할 수 있다.
중간층(220) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 일함수가 낮은 도전성 물질을 포함할 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다.
화소전극(210), 중간층(220), 및 대향전극(230)은 유기발광다이오드(OLED)를 이룰 수 있다.
대향전극(230) 상에는 캡핑층(CPL)이 형성될 수 있다. 캡핑층(CPL, capping layer)은 LiF, 실리콘나이트라이드와 같은 무기 절연물, 및/또는 유기 절연물을 포함할 수 있다. 일부 실시예에서, 캡핑층(CPL)은 생략될 수 있다.
도 6a의 주변영역(SA)을 참조하면, 표시영역(DA)과 인접한 주변영역(SA)에 제2드라이버(140)가 배치될 수 있다. 제2드라이버는 소스전극과 드레인전극을 구비하는 박막트랜지스터를 포함할 수 있다.
주변영역(SA)에서 제1기판(100)과 제2기판(300) 사이에 밀봉부재(350)가 배치된다. 제1기판(100)의 제1면은 제2기판(300)의 제1면과 서로 마주보도록 배치될 수 있으며, 이들 사이에 밀봉부재(350)가 위치할 수 있다. 제1기판(100)은 전술한 제1면의 반대편에 위치하는 제2면, 그리고 제1기판(100)의 제1면과 제2면을 연결하는 제1에지(first edge, 100E1)을 포함하며, 제1에지(100E1)는 제1기판(100)의 측면에 해당한다. 제1기판(100)의 제1에지(100E1)는 표시 패널(10)의 제1에지(10E1)와 대응할 수 있다. 마찬가지로, 제2기판(300)은 전술한 제1면의 반대편에 위치하는 제2면, 그리고 제2기판(300)의 제1면과 제2면을 연결하는 제1에지(300E1)를 포함하며, 제1에지(300E1)는 제2기판(300)의 측면에 해당한다. 제1기판(100)의 제1에지(100E1)와 제2기판(300)의 제1에지(300E1)는 앞서 도 1을 참조하여 설명한 표시 패널(10)의 제1에지(10E1)를 정의할 수 있다.
밀봉부재(350)의 외측면(350b)은 제1기판(100)의 제1에지(100E1) 및 제2기판(300)의 제1에지(300E1)와 동일한 수직 선상에 위치하지 않을 수 있다. 즉, 밀봉부재(350)의 외측면(350b)은 제1기판(100)의 제1에지(100E1)와 제2기판(300)의 제1에지(300E1)와 서로 다른 면 상에 위치할 수 있다. 또는, 밀봉부재(350)의 외측면(350b)은 제1기판(100)의 제1에지(100E1) 및 제2기판(300)의 제1에지(300E1)와 연속적으로 연결되어 하나의 면을 이룰 수 있다.
밀봉부재(350)는 예컨대 프릿(frit)을 포함할 수 있다. 프릿은 유리원료가 되는 글라스 재질의 부재로서, 레이저빔의 노광 이후 경화되는 특성을 가질 수 있다. 프릿은 V2O5 15~40wt%, TeO2 10~30wt%, P2O5 1~15wt%, BaO 1~15wt%, ZnO 1~20wt%, ZrO2 5~30wt%, WO3 5~20wt%, BaO 1~15wt%를 주성분으로 포함하고, Fe2O3, CuO, MnO, Al2O3, Na2O, Nb2O5 중 적어도 하나 이상을 첨가제로 함유한 조성을 가질 수 있다. 다른 실시예로, 밀봉부재(350)는 SiO2를 포함할 수 있다. 또 다른 실시예로, 밀봉부재(350)는 에폭시와 같은 재료를 포함할 수 있다.
주변영역(SA)에서, 절연층(IL)은 에지(IL-E)를 구비할 수 있다. 절연층(IL)은 적어도 하나의 무기절연층을 포함할 수 있다. 예컨대, 절연층(IL)은 버퍼층(201), 제1게이트절연층(203), 제2게이트절연층(205) 및/또는 층간절연층(207)을 포함할 수 있다.
절연층(IL)은 제1기판(100)을 향하는 제1면(바닥면) 및 제1면의 반대측에 위치하는 제2면(상면)을 구비할 수 있고, 절연층(IL)의 에지(IL-E)는 절연층(IL)의 제1면과 제2면을 연결하는 측면에 해당할 수 있다.
절연층(IL)의 에지(IL-E)는 제1기판(100)의 제1에지(100E1)보다 표시영역(DA)에 인접하게 배치될 수 있다. 즉, 절연층(IL)의 에지(IL-E)는 밀봉부재(350)의 내측면(350a)과 외측면(350b) 사이에 위치할 수 있다. 일 실시예로, 밀봉부재(350)는 200~800um의 폭을 가질 수 있으며, 2~10um의 두께를 가질 수 있다.
절연층(IL)의 에지(IL-E)가 밀봉부재(350)의 내측면(350a)과 외측면(350b) 사이에 위치함으로써, 절연층(IL)은 밀봉부재(350)에 의해 외부와 직접적으로 접촉하지 않을 수 있다. 또한 절연층(IL)은 밀봉부재(350)와 부분적으로 중첩되어 배치되고, 주변영역 중 절연층(IL)이 배치되지 않은 영역에서 밀봉부재(350)는 제1기판(100)과 직접 접촉할 수 있다.
본 발명의 비교예로서, 절연층(IL)의 에지(IL-E)가 밀봉부재(350)의 외측면(350b) 또는 제1기판(100)의 제1에지(100E1)와 동일 평면 상에 위치하는 경우, 절연층(IL)의 측면은 외부에 노출될 수 있고 밀봉부재(350)는 제1기판(100)이 아닌 절연층(IL)과 직접 접촉할 수 있다. 이러한 구조를 갖는 표시 패널에 외부 정전기가 인가되면, 인가된 정전기는 절연층(IL)에 직접 영향을 줄 수 있게 된다. 비교적 두께가 작은 절연층(IL)에 정전기가 인가되면 열이 발생하고 결국 절연층(IL)이 손상될 수 있다. 외부 정전기에 따른 절연층(IL)의 손상이 발생하면, 절연층(IL)이 제1기판(100)으로부터 박리될 수 있고 또한 밀봉부재(350)가 제1기판(100) 또는 절연층(IL)으로부터 분리되어 표시 패널에 불량이 발생할 수 있다.
그러나, 본 발명의 일 실시예에 따르면, 절연층(IL)의 에지(IL-E)가 밀봉부재(350)의 외측면(350b) 보다 내측에 배치되므로 외부 정전기에 의한 절연층(IL)의 손상을 방지하거나 최소화할 수 있다.
밀봉부재(350)는 절연층(IL)이 아닌 제1기판(100)과 접촉할 수 있으며, 따라서 표시 패널의 구조적 강도가 향상될 수 있다. 예컨대, 밀봉부재(350) 중 외측면(350b)을 포함하는 부분은 제1기판(100)의 상면과 직접 접촉할 수 있다. 일부 실시에에서, 밀봉부재(350)는 제1기판(100)과 동일한 물질을 포함할 수 있고, 밀봉부재(350)와 제1기판(100)은 모두 SiO2를 공통적으로 포함할 수 있다. 밀봉부재(350)가 동일한 물질을 포함하는 제1기판(100)과 직접 접촉한 경우, 밀봉부재(350)와 제1기판(100) 사이의 결합력은 더 향상될 수 있다. 밀봉부재(350)의 상면은 제2기판(300)과 직접 접촉할 수 있다.
밀봉부재(350)의 아래, 예컨대 제1기판(100)과 밀봉부재(350) 사이에는 도전층이 배치될 수 있다. 도 6a는 밀봉부재(350)의 아래에서 밀봉부재(350)와 일부 중첩하여 배치된 제2도전층(160)을 나타낸다. 제2도전층(160)의 일부분은 절연층(IL) 상에 배치될 수 있다.
제2도전층(160)은 표시영역(DA)에 배치된 화소(PX)들에 전원을 인가하는 전원공급라인일 수 있다. 제2도전층(160)은 도 6a에 도시된 바와 같이 데이터라인(DL) 또는 구동전압선(PL)과 동일한 층(층간절연층, 207) 상에 배치될 수 있으며, 연결전극층(260)을 매개로 대향전극(230)과 전기적으로 연결될 수 있다. 대향전극(230)은 더미화소(DPX)들을 지나 연장되어 연결전극층(260)에 접촉하고, 연결전극층(260)은 밀봉부재(350)를 향해 연장되어 제2도전층(160)과 접촉할 수 있다. 제2도전층(160)은 앞서 도 2를 참조하여 설명한 공통전압(ELVSS)을 대향전극(230)에 제공할 수 있다.
제2도전층(160)은 금속층으로서, 데이터라인(DL) 또는 구동전압선(PL)과 동일한 물질을 포함할 수 있다. 또한, 제2드라이버(140)의 박막트랜지스터의 소스전극 또는 드레인전극과 동일 물질을 포함할 수 있으며, 표시 패널(10)의 기구 강도를 충분히 확보할 수 있다.
제2도전층(160)의 적어도 일부는 밀봉부재(350)와 중첩할 수 있다. 제2도전층(160)의 제1에지(160E1)는 밀봉부재(350)의 내측면(350a)과 외측면(350b) 사이에 위치할 수 있다. 제2도전층(160)을 밀봉부재(350)와 중첩되도록 배치함으로써, 표시 패널의 전체 영역 중 이미지를 제공하지 못하는 영역, 즉 데드영역(dead space)의 면적을 줄일 수 있다.
도 6a를 참조하면, 제2도전층(160)은 절연층(IL)의 에지(IL-E)에 해당하는 측면을 커버할 수 있다. 설령 외부 정전기가 표시패널로 유입된다 하더라도 제2도전층(160)이 절연층(IL)의 측면을 커버하므로 정전기가 절연층(IL)을 손상시키는 것을 방지할 수 있다.
제2도전층(160)의 제1에지(160E1)는 절연층(IL)의 에지(IL-E)를 지나 제1기판(100)의 제1에지(100E1)를 향해 연장될 수 있다. 제2도전층(160)은 소정의 전압(예, ELVSS, 도 2)을 가지므로 정전기에 의한 주변 구조 또는 층(예컨대, 절연층, IL)의 손상을 방지할 수 있다.
일 실시예로, 제2도전층(160)의 제1에지(160E1)가 절연층(IL)의 에지(IL-E)를 지나 연장된 길이, 즉 제2도전층(160)의 제1에지(160E1)와 절연층(IL)의 에지(IL-E) 사이의 거리(de)는 10μm, 30μm, 80μm 또는 130μm일 수 있다. 또한, 일 실시예로 밀봉부재(350)의 폭에 대한 상기 거리(de)의 비는 0.0125 내지 0.65일 수 있다.
도 6b는 본 발명의 다른 실시예에 따른 표시 패널의 단면도로서 표시영역과 주변영역을 보여준다. 도 6b에 도시된 절연층(IL)의 에지(IL-E) 및 제2도전층(160)과 관련된 구성을 제외한 나머지는 앞서 도 6a를 참조하여 설명한 내용과 동일하므로, 이하에서는 차이점을 위주로 설명한다.
도 6b를 참조하면, 절연층(IL)을 구성하는 서브층들, 즉 버퍼층(201), 제1게이트절연층(203), 제2게이트절연층(205) 및 층간절연층(207)은 단차를 형성할 수 있다. 이는 제1기판(100) 상에 절연층(IL)의 서브층들을 각각 형성하는 공정의 순서와 방법에 따라 형성될 수 있다.
절연층(IL)의 서브층들이 단차를 형성하는 경우, 절연층(IL)의 서브층들의 에지 중 밀봉부재(350)의 외측면(350b)에 가장 가까운 서브층의 에지가 절연층(IL)의 에지(IL-E)로 정의될 수 있다. 일부 실시예로서 도 6b에서는 버퍼층(201)의 에지가 절연층(IL)의 에지(IL-E)에 해당된다.
제2도전층(160)은 절연층(IL)의 에지(IL-E)에 해당하는 측면을 커버할 수 있다. 즉, 제2도전층(160)은 절연층(IL)의 서브층들의 에지를 모두 커버할 수 있다. 도 6b에서는 도시되지 않았으나, 제2도전층(160)은 절연층(IL)의 에지(IL-E)를 지나 제1기판(100)의 에지를 향해 연장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10 표시 패널
100 제1기판
150 제1도전층
160 제2도전층
160E1 제2도전층의 제1에지
160E2 제2도전층의 제2에지
300 제2기판
350 밀봉부재
350a 밀봉부재의 내측면
350b 밀봉부재의 외측면
DA 표시영역
IL 절연층
IL-E 절연층의 에지
PX 화소
PC 화소회로
SA 주변영역

Claims (20)

  1. 제1기판;
    상기 제1기판 상에 배치되며, 표시영역을 정의하는 복수의 화소들;
    상기 제1기판과 마주보는 제2기판;
    상기 제1기판 상에 배치되고, 에지가 상기 제1기판의 에지보다 상기 표시영역에 인접하게 배치된 절연층;
    상기 절연층 상에 배치되는 도전층;
    상기 제1기판과 상기 제2기판 사이에 개재되며, 상기 표시영역을 둘러싸는 밀봉부재;를 포함하는, 표시 패널.
  2. 제1항에 있어서,
    상기 밀봉부재는 상기 제1기판과 직접 접촉하는, 표시 패널.
  3. 제1항에 있어서,
    상기 밀봉부재는 외측면과 내측면을 구비하며,
    상기 절연층의 상기 에지는 상기 밀봉부재의 상기 외측면과 상기 내측면 사이에 위치하는, 표시 패널.
  4. 제1항에 있어서,
    상기 도전층의 적어도 일부는 상기 밀봉부재와 중첩하는, 표시 패널.
  5. 제1항에 있어서,
    상기 복수의 화소들 각각은,
    화소전극;
    상기 화소전극 상의 발광층; 및
    상기 발광층 상의 대향전극을 포함하며,
    상기 대향전극은 상기 도전층과 전기적으로 연결되는, 표시 패널.
  6. 제1항에 있어서,
    상기 밀봉부재는 SiO2를 포함하는, 표시 패널.
  7. 제1항에 있어서,
    상기 절연층은 무기절연층을 포함하는, 표시 패널.
  8. 제4항에 있어서,
    상기 도전층의 일부는 상기 밀봉부재와 직접 접촉하는, 표시 패널.
  9. 제1항에 있어서,
    상기 도전층은 상기 절연층의 에지에 해당하는 측면을 커버하는, 표시 패널.
  10. 제9항에 있어서,
    상기 도전층의 에지는 상기 절연층의 에지를 지나 상기 제1기판의 에지를 향해 연장되는, 표시 패널.
  11. 제1항에 있어서,
    상기 절연층은 복수의 서브층들로 구성되며, 상기 복수의 서브층들은 단차를 이루는, 표시 패널.
  12. 제1항에 있어서,
    상기 복수의 화소들 각각에 전기적으로 연결되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터를 더 포함하며,
    상기 절연층은 상기 반도체층 상의 제1서브층 및 상기 게이트전극 상의 제2서브층을 포함하는, 표시 패널.
  13. 제1기판;
    상기 제1기판 상에 배치되며, 표시영역을 정의하며, 화소전극, 발광층, 및 대향전극을 각각 포함하는 복수의 화소들;
    상기 제1기판과 마주보는 제2기판;
    상기 제1기판 상에 배치되는 절연층;
    상기 절연층 상에 배치되며, 상기 대향전극과 전기적으로 연결된 도전층;
    상기 제1기판과 상기 제2기판 사이에 개재되며, 상기 표시영역을 둘러싸는 밀봉부재;
    상기 밀봉부재는 상기 표시영역을 향하는 내측면 및 상기 내측면의 반대편인 외측면을 포함하고,
    상기 절연층의 에지 및 상기 도전층의 에지는 상기 밀봉부재의 상기 내측면과 상기 외측면 사이에 위치하는, 표시 패널.
  14. 제13항에 있어서,
    상기 밀봉부재는 상기 제1기판과 직접적으로 맞닿는, 표시 패널.
  15. 제13에 있어서,
    상기 밀봉부재는 SiO2를 포함하는, 표시 패널.
  16. 제13항에 있어서,
    상기 절연층은 무기절연층을 포함하는, 표시 패널.
  17. 제13항에 있어서,
    상기 도전층은 상기 절연층의 에지에 해당하는 측면을 커버하는, 표시 패널.
  18. 제13항에 있어서,
    상기 도전층의 에지는 상기 절연층의 에지를 지나 상기 제1기판의 에지를 향해 연장되는, 표시 패널.
  19. 제13항에 있어서,
    상기 절연층은 복수의 서브층들로 구성되며, 상기 복수의 서브층들은 단차를 이루는, 표시 패널.
  20. 제13항에 있어서,
    상기 복수의 화소들 각각에 전기적으로 연결되며, 반도체층 및 게이트전극을 포함하는 박막트랜지스터를 더 포함하며,
    상기 절연층은 상기 반도체층 상의 제1서브층 및 상기 게이트전극 상의 제2서브층을 포함하는, 표시 패널.
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