KR20210107960A - 표시 패널 - Google Patents

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KR20210107960A
KR20210107960A KR1020200022372A KR20200022372A KR20210107960A KR 20210107960 A KR20210107960 A KR 20210107960A KR 1020200022372 A KR1020200022372 A KR 1020200022372A KR 20200022372 A KR20200022372 A KR 20200022372A KR 20210107960 A KR20210107960 A KR 20210107960A
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film transistor
semiconductor layer
compensation
gate
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KR1020200022372A
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이소영
강철규
김성환
방현철
오수희
이동선
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삼성디스플레이 주식회사
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Abstract

본 발명은 데이터라인과 반도체층 사이에 발생할 수 있는 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스 토크 현상을 최소화하기 위하여, 기판; 상기 기판 상에 배치되며, 구동 반도체층 및 구동 게이트전극을 구비한 구동 박막트랜지스터; 상기 기판 상에 배치되며, 보상 반도체층 및 보상 게이트전극을 구비한 보상 박막트랜지스터; 상기 구동 박막트랜지스터와 상기 보상 박막트랜지스터를 전기적으로 연결하는 노드연결선; 상기 기판 상에 배치되며, 제1방향으로 연장된 스캔라인; 및 상기 스캔라인과 전기적으로 연결되고, 상기 보상 게이트전극을 포함하는 게이트연결선;을 포함하고, 상기 보상 반도체층은 평면 상에서 상기 스캔라인 보다 상기 구동 반도체층에 더 인접하여 배치되는, 표시 패널을 제공한다.

Description

표시 패널 {Display panel}
본 발명은 표시 패널에 관한 것으로서, 더 상세하게는 고품질 및 고해상도의 이미지 구현을 위한 표시 패널에 관한 것이다.
표시 장치는 데이터를 시각적으로 표시하는 장치이다. 이러한 표시 장치는 표시영역과 주변영역을 포함한다. 표시영역에는 스캔라인과 데이터라인이 상호 절연되어 형성되고, 복수의 화소들이 포함된다. 또한, 상기 표시영역에는 상기 화소들 각각에 대응하는 박막트랜지스터 및 스토리지 커패시터를 구비한 화소회로가 구비된다. 주변영역에는 표시영역의 화소회로에 전기적 신호를 전달하는 다양한 배선들, 스캔 구동부, 데이터 구동부, 제어부 등이 구비될 수 있다.
이러한 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 표시 장치의 고품질 및 고해상도를 위해서 화소회로의 설계가 다양해지고 있다.
본 발명의 실시예들은 고품질 및 고해상도의 이미지를 구현하는 표시 패널을 제공하고자 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판; 상기 기판 상에 배치되며, 구동 반도체층 및 구동 게이트전극을 구비한 구동 박막트랜지스터; 상기 기판 상에 배치되며, 보상 반도체층 및 보상 게이트전극을 구비한 보상 박막트랜지스터; 상기 구동 박막트랜지스터와 상기 보상 박막트랜지스터를 전기적으로 연결하는 노드연결선; 상기 기판 상에 배치되며, 제1방향으로 연장된 스캔라인; 및 상기 스캔라인과 전기적으로 연결되고, 상기 보상 게이트전극을 포함하는 게이트연결선;을 포함하고, 상기 보상 반도체층은 평면 상에서 상기 스캔라인 보다 상기 구동 반도체층에 더 인접하여 배치되는, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 기판 상에 배치되며, 스위칭 반도체층 및 스위칭 게이트전극을 구비한 스위칭 박막트랜지스터를 더 포함하며, 상기 게이트연결선은 상기 스위칭 게이트전극을 더 포함할 수 있다.
본 실시예에 따르면, 상기 스캔라인의 비저항 값은 상기 구동 게이트전극의 비저항 값보다 작을 수 있다.
본 실시예에 따르면, 상기 게이트연결선과 상기 스캔라인 사이에 개재되는 절연층을 더 포함하고, 상기 스캔라인은 상기 절연층의 콘택홀을 통해 상기 게이트연결선에 접속될 수 있다.
본 실시예에 따르면, 상기 게이트연결선과 상기 스캔라인은 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 게이트연결선은, 상기 제1방향과 교차하는 제2방향으로 연장된 제1부분; 및 상기 제1방향을 따라 상기 제1부분으로부터 연장된 제2부분;을 포함할 수 있다.
본 실시예에 따르면, 상기 보상 반도체층은 절곡지점을 중심으로 서로 다른 방향으로 연장된 제1부분 및 제2부분을 포함하고, 상기 보상 반도체층의 상기 제1부분은 상기 게이트연결선의 상기 제1부분과 중첩하고, 상기 보상 반도체층의 상기 제2부분은 상기 게이트연결선의 상기 제2부분과 중첩할 수 있다.
본 실시예에 따르면, 서로 중첩되는 상기 게이트연결선 및 상기 보상 반도체층은 평면 상에서 사각형의 폐곡선을 이룰 수 있다.
본 실시예에 따르면, 상기 노드연결선은 상기 제1방향과 교차하는 제2방향을 따라 연장되어 게이트연결선의 제2부분과 교차할 수 있다.
본 실시예에 따르면, 상기 구동 반도체층은 굴곡되어 형성될 수 있다.
본 발명의 다른 관점에 따르면, 제1방향으로 연장된 스캔라인; 상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인; 상기 스캔라인 및 상기 데이터라인에 전기적으로 연결되고, 스위칭 반도체층 및 스위칭 게이트전극을 구비한 스위칭 박막트랜지스터, 상기 스위칭 박막트랜지스터와 전기적으로 연결되며, 구동 반도체층 및 구동 게이트전극을 구비한 구동 박막트랜지스터; 제1게이트절연층을 사이에 두고 배치되는 보상 반도체층 및 보상 게이트전극을 구비한 보상 박막트랜지스터; 및 상기 스캔라인과 전기적으로 연결되며, 상기 보상 게이트전극을 포함하는 게이트연결선;을 포함하며, 상기 보상 반도체층은, 상기 제1방향으로 연장된 제1부분, 및 상기 제1부분으로부터 절곡되며 상기 구동 박막트랜지스터로부터 멀어지는 방향으로 연장된 제2부분을 포함하는, 표시 패널이 제공된다.
본 실시예에 따르면, 상기 보상 반도체층은 평면 상에서 상기 스캔라인 보다 상기 구동 반도체층에 더 인접하여 배치될 수 있다.
본 실시예에 따르면, 상기 게이트연결선은 상기 제2방향으로 연장된 제1부분 및 상기 제1방향으로 연장된 제2부분을 더 포함하며, 상기 게이트연결선의 제1부분은 상기 보상 반도체층의 상기 제1부분과 중첩하고, 상기 게이트연결선의 제2부분은 상기 보상 반도체층의 상기 제2부분과 중첩할 수 있다.
본 실시예에 따르면, 상기 게이트연결선은 상기 스위칭 게이트전극을 더 포함할 수 있다.
본 실시예에 따르면, 상기 게이트연결선과 상기 스캔라인 사이에 개재되는 제2게이트절연층 및 층간절연층을 더 포함하고, 상기 스캔라인은 상기 층간절연층 및 상기 제2게이트절연층을 관통하는 제1컨택홀을 통해 상기 게이트연결선에 접속될 수 있다.
본 실시예에 따르면, 상기 게이트연결선은 상기 스캔라인과 서로 다른 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 게이트연결선과 상기 스캔라인 사이에 개재되는 제2게이트절연층 및 층간절연층; 및 상기 구동 박막트랜지스터와 상기 보상 박막트랜지스터를 전기적으로 연결하는 노드연결선;을 더 포함하고, 상기 노드연결선의 일 단부는, 상기 층간절연층 및 상기 제2게이트절연층을 관통하는 제2컨택홀 통해 상기 구동 게이트전극과 연결되고, 상기 노드연결선의 타 단부는, 상기 층간절연층, 상기 제2게이트절연층 및 상기 제1게이트절연층을 관통하는 제3콘택홀을 통해 상기 보상 반도체층과 연결될 수 있다.
본 실시예에 따르면, 상기 노드연결선은 상기 제2방향을 따라 연장되어 게이트연결선의 제2부분과 교차할 수 있다.
본 실시예에 따르면, 상기 노드연결선은 상기 스캔라인과 동일한 물질을 포함할 수 있다.
본 실시예에 따르면, 상기 구동 박막트랜지스터와 전기적으로 연결되고, 발광제어 반도체층 및 발광제어 게이트전극을 구비한 발광제어 박막트랜지스터; 및
상기 발광제어 박막트랜지스터와 전기적으로 연결되는 유기발광다이오드;를 더 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.
본 발명의 일 실시예에 따르면, 스캔라인과 전기적으로 연결되고 보상 게이트전극 및 스위칭 게이트전극을 포함하는 게이트연결선, 및 구동 게이트전극과 보상 반도체층를 전기적으로 연결하고 게이트연결선과 평면 상에서 교차하는 노드연결선을 구비함으로써, 데이터라인과 반도체층 사이에 발생할 수 있는 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스 토크 현상을 최소화할 수 있다. 또한, 스위칭 게이트전극 보다 저항이 낮은 스캔라인을 사용함으로써, RC 지연 현상을 방지할 수 있다. 이를 통해, 고품질 및 고해상도의 이미지를 구현하는 표시 패널을 제공할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 2은 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소회로의 등가회로도이다.
도 3은 본 발명의 일 실시예에 따른 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이다.
도 4 내지 도 8는 도 3의 복수의 박막트랜지스터들 및 커패시터 등의 구성들을 층별로 개략적으로 나타낸 배치도들이다.
도 9은 도 3의 A-A'선을 따라 취한 단면도이다.
도 10은 도 3의 B-B'선 및 C-C'선을 따라 취한 단면도이다.
도 11은 도 3의 구성 중 게이트연결선 및 노드연결선를 중심으로 일부 구성만 발췌하여 표현한 배치도이다.
도 12a 내지 도 12c는 도 11의 XII부분을 발췌하여 표현한 확대평면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.
x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 1을 참조하면, 표시 패널(10)은 표시영역(DA) 및 표시영역(DA)의 외측에 위치한 주변영역(PA)을 포함할 수 있다. 표시 패널(10)은 표시영역(DA)에 2차원적으로 배열된 복수의 화소(PX)들의 어레이를 통해 이미지를 제공할 수 있다. 주변영역(PA)은 이미지를 제공하지 않는 영역으로서, 표시영역(DA)을 전체적으로 또는 부분적으로 둘러쌀 수 있다. 주변영역(SA)에는 화소(PX)들에 전기적 신호나 전원을 제공하기 위한 드라이버 등이 배치될 수 있다. 주변영역(SA)에는 전자소자나 인쇄회로기판 등이 전기적으로 연결될 수 있는 영역인 패드가 배치될 수 있다.
이하에서는 표시 패널(10)이 표시요소로서, 유기발광다이오드(OLED)를 포함하는 것을 설명하지만, 본 발명의 표시 패널(10)은 이에 제한되지 않는다. 다른 실시예로서, 표시 패널(10)은 마이크로 LED와 같은 무기을 포함하는 발광 표시 장치(Inorganic Light Emitting Display 또는 무기 EL 표시 장치)이거나, 양자점 발광 표시 장치(Quantum dot Light Emitting Display)와 같은 표시 장치일 수 있다. 예컨대, 표시 패널(10)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널이 포함하는 화소회로의 등가회로도이다.
도 2를 참조하면, 표시 패널(10)은 신호선(121, 131, 132, 133, 151)들, 신호선들에 연결된 복수의 박막트랜지스터(T1 내지 T7)들, 스토리지 커패시터(storage capacitor, Cap), 제1 및 제2초기화전압선(122, 123) 및 구동전압선(152)을 포함하는 화소회로(PC)를 구비한다. 그리고, 표시 패널(10)은 발광요소로서 화소회로(PC)를 통해 구동 전압을 전달받아 발광하는 유기발광다이오드(Organic Light Emitting Diode, OLED)를 구비할 수 있다.
도 2에서는 하나의 화소회로(PC) 마다 신호선들(121, 131, 132, 133, 151), 제1 및 제2초기화전압선(122, 123) 및 구동전압선(152)이 구비된 경우를 도시하고 있으나, 본 발명은 이에 한정되지 않는다. 또 다른 실시예로서, 신호선들(121, 131, 132, 133, 151) 중 적어도 어느 하나, 또는/및 제1 및 제2초기화전압선(122, 123)은 이웃하는 화소회소(PC)들에서 공유될 수 있다.
화소회로(PC)는 복수의 박막트랜지스터들 및 스토리지 커패시터를 포함할 수 있다. 일 실시예에 따르면, 도 2에 도시된 바와 같이 박막트랜지스터들은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 및 제2초기화 박막트랜지스터(T7)를 포함할 수 있다.
신호선들은 스캔신호(Sn)를 전달하는 스캔라인(131), 제1초기화 박막트랜지스터(T4)에 이전 스캔신호(Sn-1)를 전달하는 이전 스캔라인(132), 제2초기화 박막트랜지스터(T7)에 이후 스캔신호(Sn+1)를 전달하는 이후 스캔라인(133), 동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)에 발광제어신호(En)를 전달하는 발광제어선(121), 스캔라인(131)과 교차하며 데이터신호(Dm)를 전달하는 데이터라인(151)을 포함한다. 구동전압선(152)은 구동 박막트랜지스터(T1)에 구동전압(ELVDD)을 전달하며, 제1 및 제2초기화전압선(122, 123)은 구동 박막트랜지스터(T1) 및 화소전극을 초기화하는 초기화전압(Vint)을 전달할 수 있다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1)은 스토리지 커패시터(Cap)의 전극에 연결되어 있고, 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극 중 하나는 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(152)에 연결되어 있으며, 구동 박막트랜지스터(T1)의 소스전극 및 드레인전극 중 다른 하나는 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 전기적으로 연결되어 있다. 구동 박막트랜지스터(T1)는 스위칭 박막트랜지스터(T2)의 스위칭 동작에 따라 데이터신호(Dm)를 전달받아 유기발광다이오드(OLED)에 구동전류(Id)를 공급한다.
스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2)은 스캔라인(131)에 연결되어 있고, 스위칭 박막트랜지스터(T2)의 소스전극 및 드레인전극 중 하나는 데이터라인(151)에 연결되어 있으며, 스위칭 박막트랜지스터(T2)의 소스전극 및 드레인전극 중 다른 하나는 구동 박막트랜지스터(T1)에 연결되어 있으면서 동작제어 박막트랜지스터(T5)를 경유하여 구동전압선(152)에 연결되어 있다. 스위칭 박막트랜지스터(T2)는 스캔라인(131)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 데이터라인(151)으로 전달된 데이터신호(Dm)를 구동 박막트랜지스터(T1)로 전달하는 스위칭 동작을 수행한다.
보상 박막트랜지스터(T3)의 보상 게이트전극(G3)은 스캔라인(131)에 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극 및 드레인전극 중 하나는 구동 박막트랜지스터(T1)에 연결되어 있으면서 발광제어 박막트랜지스터(T6)를 경유하여 유기발광다이오드(OLED)의 화소전극과 연결되어 있고, 보상 박막트랜지스터(T3)의 소스전극 및 드레인전극 중 다른 하나는 스토리지 커패시터(Cap)의 전극, 제1초기화 박막트랜지스터(T4) 및 구동 박막트랜지스터(T1)에 연결되어 있다. 보상 박막트랜지스터(T3)는 스캔라인(131)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 구동 박막트랜지스터(T1)의 게이트전극(G1)과 소스전극 및 드레인전극 중 하나(예, 드레인전극)을 전기적으로 연결하여 구동 박막트랜지스터(T1)를 다이오드 연결시킨다.
제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4)은 이전 스캔라인(132)에 연결되어 있고, 제1초기화 박막트랜지스터(T4)의 소스전극 및 드레인전극 중 하나는 제1초기화전압선(122)에 연결되어 있으며, 제1초기화 박막트랜지스터(T4)의 소스전극 및 드레인전극 중 다른 하나는 스토리지 커패시터(Cap)의 전극, 보상 박막트랜지스터(T3) 및 구동 박막트랜지스터(T1)에 연결되어 있다. 제1초기화 박막트랜지스터(T4)는 이전 스캔라인(132)을 통해 전달받은 이전 스캔신호(Sn-1)에 따라 턴-온되어 초기화전압(Vint)을 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)에 전달하여 구동 게이트전극(G1)의 전압을 초기화시키는 초기화동작을 수행한다.
동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5)은 발광제어라인(EL)에 연결되어 있으며, 동작제어 박막트랜지스터(T5)의 소스전극 및 드레인전극 중 하나는 구동전압선(152)과 연결되어 있고, 동작제어 박막트랜지스터(T5)의 소스전극 및 드레인전극 중 다른 하나는 구동 박막트랜지스터(T1) 및 스위칭 박막트랜지스터(T2)와 연결되어 있다.
발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6)은 발광제어라인(EL)에 연결되어 있고, 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극 중 하나는 구동 박막트랜지스터(T1) 및 보상 박막트랜지스터(T3)의 보상 소스전극(S3)에 연결되어 있으며, 발광제어 박막트랜지스터(T6)의 소스전극 및 드레인전극 중 다른 하나는 제2초기화 박막트랜지스터(T7) 및 유기발광다이오드(OLED)의 화소전극에 전기적으로 연결되어 있다.
동작제어 박막트랜지스터(T5) 및 발광제어 박막트랜지스터(T6)는 발광제어라인(EL)을 통해 전달받은 발광제어신호(En)에 따라 동시에 턴-온되어, 구동전압(ELVDD)이 유기발광다이오드(OLED)에 전달되어 유기발광다이오드(OLED)에 구동전류(Id)가 흐르도록 한다.
제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 해당하는 화소(PX)의 이후 행에 배치된 화소(PX)의 이후 스캔라인(133)에 연결될 수 있다. 또한, 제2초기화 박막트랜지스터(T7)의 소스전극 및 드레인전극 중 하나는 발광제어 박막트랜지스터(T6) 및 유기발광다이오드(OLED)의 화소전극에 연결되어 있으며, 제2초기화 박막트랜지스터(T7)의 소스전극 및 드레인전극 중 다른 하나는 제2초기화전압선(123)에 연결되어 있다.
한편, 스캔라인(131)과 이후 스캔라인(133)은 서로 전기적으로 연결됨으로써, 동일한 스캔신호(Sn)가 인가될 수 있다. 따라서, 제2초기화 박막트랜지스터(T7)는 이후 스캔라인(133)을 통해 전달받은 스캔신호(Sn)에 따라 턴-온되어 유기발광소자(OLED)의 화소전극을 초기화시키는 동작을 수행할 수 있다.
다른 예로, 제1초기화 박막트랜지스터(T4)와 제2초기화 박막트랜지스터(T7)는 이전 스캔라인(132)에 함께 연결될 수 있다.
스토리지 커패시터(Cap)의 하나의 전극은 구동전압선(152)에 연결되어 있으며, 유기발광다이오드(OLED)의 대향전극은 공통전압(ELVSS)에 연결되어 있다. 이에 따라, 유기발광다이오드(OLED)는 구동 박막트랜지스터(T1)로부터 구동전류(Id)를 전달받아 발광함으로써 화상을 표시할 수 있다.
도 2는 화소회로(PC)가 7개의 박막트랜지스터(T1 내지 T7)와 1개의 스토리지 커패시터(Cap)를 포함하는 것을 설명하였으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터 및 스토리지 커패시터의 개수는 화소회로(PC)의 디자인에 따라 다양하게 변경될 수 있다.
도 3은 본 발명의 일 실시예에 따른 화소회로에 포함된 복수의 박막트랜지스터들 및 커패시터 등의 위치를 개략적으로 나타낸 배치도이며, 도 4 내지 도 8는 도 3의 복수의 박막트랜지스터들 및 커패시터 등의 구성들을 층별로 개략적으로 나타낸 배치도들이다.
도 3에 도시된 것과 같은 배치도는 일 화소회로의 배치도이며, 그 상하좌우로 동일/유사한 구성의 화소회로들이 배치될 수 있다. 도 4 내지 도 8 각각은 동일층에 위치하는 배선이나 반도체층 등의 배치를 도시한 것으로서, 도 4 내지 도 8에 도시된 층상 구조들 사이에는 절연층 등이 개재될 수 있다.
일 실시예로, 도 4에 도시된 층과 도 5에 도시된 층 사이에는 제1게이트절연층(112, 도 9)이 개재되고, 도 5에 도시된 층과 도 6에 도시된 층 사이에는 제2게이트절연층(113, 도 9)이 개재되고, 도 6에 도시된 층과 도 7에 도시된 층 사이에는 층간절연층(114, 도 9)이 개재되고, 도 7에 도시된 층과 도 8에 도시된 층 사이에는 비아절연층(115, 도 9)이 개재될 수 있다. 상기 절연층들에는 컨택홀 등이 형성되어, 도 4 내지 도 8에 도시된 층상 구조들 상하로 서로 전기적으로 연결될 수 있다.
이하, 도 3 내지 도 6을 참조하여 박막트랜지스터(T1 내지 T7)들의 구조 및 배치에 대해 설명하고, 도 3 내지 도 8을 참조하여 배선(131, 132, 133, 134, 121, 122, 123, 151, 152)들, 게이트연결선(124) 및 노드연결선(135)의 구조 및 배치에 대해 설명한다.
도 3 내지 도 6을 참조하면, 표시 패널(10)은 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 보상 박막트랜지스터(T3), 제1초기화 박막트랜지스터(T4), 동작제어 박막트랜지스터(T5), 발광제어 박막트랜지스터(T6), 제2초기화 박막트랜지스터(T7), 스토리지 커패시터(Cap) 및 유기발광소자(미도시)를 포함할 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(A1), 스위칭 박막트랜지스터(T2)의 스위칭 반도체층(A2), 보상 박막트랜지스터(T3)의 보상 반도체층(A3), 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4), 동작제어 박막트랜지스터(T5)의 동작제어 반도체층(A5), 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 반도체층(A7)은 동일 층에 배치되며, 동일 물질을 포함할 수 있다.
일 예로, 반도체층(A1 내지 A7)은 다결정 실리콘 또는 비정질 실리콘으로 형성될 수 있다. 또는, 반도체층(A1 내지 A7)은 인듐(In), 갈륨(Ga), 스태늄(Sn), 지르코늄(Zr), 바나듐(V), 하프늄(Hf), 카드뮴(Cd), 게르마늄(Ge), 크로뮴(Cr), 티타늄(Ti), 알루미늄(Al), 세슘(Cs), 세륨(Ce) 및 아연(Zn)을 포함하는 군에서 선택된 적어도 하나 이상의 물질의 산화물을 포함하는 산화물 반도체 물질을 포함할 수 있다. 또한, 상기 반도체층(A1 내지 A7)은 서로 연결되며, 다양한 형상으로 굴곡질 수 있다.
반도체층(A1 내지 A7)은 채널영역, 채널영역의 양 옆의 소스영역 및 드레인영역을 포함할 수 있다. 일 예로, 소스영역 및 드레인영역은 불순물로 도핑될 수 있으며, 불순물은 N형 불순물 또는 P형 불순물을 포함할 수 있다. 소스영역 및 드레인영역은, 각각 박막트랜지스터의 소스전극 및 드레인전극에 해당할 수 있다. 이하에서는 편의상 소스전극이나 드레인전극 대신 소스영역 및 드레인영역이라는 용어를 사용한다.
구동 박막트랜지스터(T1)의 구동 게이트전극(G1), 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2), 보상 박막트랜지스터(T3)의 보상 게이트전극(G3), 제1초기화 박막트랜지스터(T4)의 제1초기화 게이트전극(G4), 동작제어 박막트랜지스터(T5)의 동작제어 게이트전극(G5), 발광제어 박막트랜지스터(T6)의 발광제어 게이트전극(G6), 및 제2초기화 박막트랜지스터(T7)의 제2초기화 게이트전극(G7)은 동일 층에 배치되며, 동일 물질을 포함할 수 있다.
일 예로, 게이트전극(G1 내지 G7)은 제1게이트절연층(112, 도 9) 상에 배치되어, 반도체층(A1 내지 A7)과 제1게이트절연층(112, 도 9)을 사이에 두고 배치될 수 있다. 게이트전극(G1 내지 G7)은 몰리브덴(Mo), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
구동 박막트랜지스터(T1)는 구동 반도체층(A1) 및 구동 게이트전극(G1)을 포함한다. 구동 반도체층(A1)은 굴곡되어 형성될 수 있다. 구동 박막트랜지스터(T1)와 중첩되도록 위에 스토리지 커패시터(Cap)가 형성될 수 있다.
구동 반도체층(A1)은 구동 채널영역, 구동 채널영역의 양측의 구동 소스영역 및 구동 드레인영역을 포함할 수 있다. 구동 반도체층(A1)은 굴곡된 형상을 가져, 다른 반도체층(A2 내지 A7)들 보다 길게 형성될 수 있다. 예컨대, 구동 반도체층(A1)이 오메가(Ω) 또는 알파벳 "S"와 같이 복수 회 절곡된 형상을 가짐으로써, 좁은 공간 내에 긴 채널길이를 형성할 수 있다. 구동 반도체층(A1)이 길게 형성되므로, 구동 게이트전극(G1)에 인가되는 게이트 전압의 구동 범위(driving range)가 넓어지게 되어 유기발광소자(OLED)에서 방출되는 빛의 계조를 보다 정교하게 제어할 수 있으며, 표시 품질을 향상시킬 수 있다.
구동 박막트랜지스터(T1)의 구동 반도체층(A1)의 일단은 스위칭 반도체층(A2) 및 동작제어 반도체층(A5)과 연결되어 있으며, 구동 반도체층(A1)의 타단은 보상 반도체층(A3) 및 발광제어 반도체층(A6)과 연결될 수 있다.
스토리지 커패시터(Cap)는 제2게이트절연층(113, 도 9)을 사이에 두고 배치되는 하부 전극(Cap1)과 상부 전극(Cap2)을 포함할 수 있다. 여기서, 구동 게이트전극(G1)은 하부 전극(Cap1)의 역할도 동시에 할 수 있다. 즉, 구동 게이트전극(G1)은 하부 전극(Cap1)과 일체(一體)로 형성될 수 있다. 제2게이트절연층(113, 도 9)은 스토리지 커패시터(Cap)의 유전체로써 기능하며, 스토리지 커패시터(Cap)에서 축전된 전하와 양 전극(Cap1, Cap2) 사이의 전압에 의해 스토리지 캐패시턴스(Storage Capacitance)가 결정될 수 있다.
하부 전극(Cap1)은 아일랜드 형상의 전극으로 형성될 수 있으며, 스위칭 게이트전극(G2), 보상 게이트전극(G3), 제1초기화 게이트전극(G4), 동작제어 게이트전극(G5), 발광제어 게이트전극(G6), 제2초기화 게이트전극(G7)과 동일 물질을 포함하며, 동일한 층에 형성될 수 있다.
상부 전극(Cap2)은 제2게이트절연층(113, 도 9) 상에 배치될 수 있다. 상부 전극(Cap2)은 하부 전극(Cap1) 전체와 중첩되도록 배치되며, 스토리지 개구부(SOP)를 구비할 수 있다. 스토리지 개구부(SOP)는 하부 전극(Cap1)과 중첩되도록 구비된다. 스토리지 개구부(SOP)는 상부 전극(Cap2)을 관통하는 단일폐곡선(closed curve)의 형태를 가질 수 있다. 여기서 단일폐곡선이란, 다각형, 원 등과 같이 직선이나 곡선 위에 한 점을 찍었을 때 시작점과 끝점이 같은 닫힌 도형을 의미한다. 상부 전극(Cap2)은 구동전압선(152)과 컨택홀을 통해 연결되어, 구동전원전압(ELVDD, 도 2)을 공급받을 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 반도체층(A2) 및 스위칭 게이트전극(G2)을 포함할 수 있다. 스위칭 반도체층(A2)은 스위칭 채널영역의 양측의 스위칭 소스영역 및 스위칭 드레인영역을 포함할 수 있다. 스위칭 소스영역 및 스위칭 드레인영역 중 하나는 구동 소스영역 또는 구동 드레인영역과 연결될 수 있다.
보상 박막트랜지스터(T3)는 보상 반도체층(A3) 및 보상 게이트전극(G3)을 포함할 수 있다. 보상 반도체층(A3)은 보상 채널영역의 양측의 보상 소스영역 및 보상 드레인영역을 포함할 수 있다. 보상 반도체층(A3)에 형성되는 보상 박막트랜지스터(T3)는 듀얼 박막트랜지스터로, 2개의 보상 채널영역을 구비하며, 보상 채널영역들 사이의 영역은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당할 수 있다. 보상 드레인영역은 노드연결선(135, 도 7)을 통해 하부 전극(Cap1)과 연결될 수 있다. 보상 게이트전극(G3)은 별도의 듀얼 게이트 전극을 형성하여 누설 전류(leakage current)를 방지할 수 있다. 보상 게이트전극(G3)은 스위칭 게이트전극(G2)과 연결될 수 있다.
제1초기화 박막트랜지스터(T4)는 제1초기화 반도체층(A4) 및 제1초기화 게이트전극(G4)을 포함할 수 있다. 제1초기화 반도체층(A4)은 제1초기화 채널영역의 양측의 제1초기화 소스영역 및 제1초기화 드레인영역을 포함할 수 있다. 제1초기화 반도체층(A4)에 형성되는 제1초기화 박막트랜지스터(T4)는 듀얼 박막트랜지스터로, 2개의 제1초기화 채널영역을 구비하며, 제1초기화 채널영역들 사이의 영역은 불순물이 도핑된 영역으로, 국소적으로 듀얼 박막트랜지스터 중 어느 하나의 소스영역이면서 다른 하나의 드레인영역에 해당할 수 있다. 제1초기화 소스영역 및 제1초기화 드레인영역 중 하나는 노드연결선(135, 도 7)을 통해 하부 전극(Cap1)과 연결될 수 있다.
동작제어 박막트랜지스터(T5)는 동작제어 반도체층(A5) 및 동작제어 게이트전극(G5)을 포함한다. 동작제어 반도체층(A5)은 동작제어 채널영역의 양측의 동작제어 소스영역 및 동작제어 드레인영역을 포함할 수 있다. 동작제어 소스영역 및 동작제어 드레인영역 중 하나는 구동 소스영역 및 구동 드레인영역 중 스위칭 박막트랜지스터(T2)와 연결된 것과 연결될 수 있다.
발광제어 박막트랜지스터(T6)는 발광제어 반도체층(A6) 및 발광제어 게이트전극(G6)을 포함한다. 발광제어 반도체층(A6)은 발광제어 채널영역의 양측의 발광제어 소스영역 및 발광제어 드레인영역을 포함할 수 있다. 발광제어 소스영역 및 발광제어 드레인영역 중 하나는 구동 드레인영역 및 구동 소스영역 중 동작제어 박막트랜지스터(T5)와 연결되지 않은 남은 하나와 연결될 수 있다.
제2초기화 박막트랜지스터(T7)는 제2초기화 반도체층(A7) 및 제2초기화 게이트전극(G7)을 포함한다. 제2초기화 반도체층(A7)은 제2초기화 채널영역의 양측의 제2초기화 소스영역 및 제2초기화 드레인영역을 포함한다. 제2초기화 소스영역 및 제2초기화 드레인영역 중 하나는 발광제어 반도체층(A6)과 연결될 수 있다.
도 3 내지 도 8을 참조하면, 표시 패널(10)은 제1방향(DR1)으로 연장된 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133), 가로 구동전압선(134), 발광제어선(121) 및 제1 및 제2초기화전압선(122, 123)을 포함하고, 상기 제1방향(DR1)과 교차하는 제2방향(DR2)으로 연장된 데이터라인(151) 및 구동전압선(152)을 포함할 수 있다. 또한, 게이트연결선(124) 및 노드연결선(135)을 포함할 수 있다.
제1 및 제2초기화전압선(122, 123)은 반도체층(A1 내지 A7)과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 제1초기화전압선(122)은 제1초기화 소스영역 및 제1초기화 드레인영역 중 하나와 연결될 수 있다. 제2초기화전압선(123)은 제2초기화 박막트랜지스터(T7)의 제2초기화 드레인영역 또는 제2초기화 소스영역과 연결될 수 있다. 제1 및 제2초기화전압선(122, 123)은 제1방향(DR1)을 따라 연장될 수 있다.
발광제어선(121)은 게이트전극(G1 내지 G7)들과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 동작제어 게이트전극(G5) 및 발광제어 게이트전극(G6)은 발광제어선(121)의 일부로 구비될 수 있다. 발광제어선(121)은 제1방향(DR1)을 따라 연장될 수 있다.
일 실시예에서, 스위칭 게이트전극(G2) 및 보상 게이트전극(G3)은 게이트연결선(124)의 일부로 구비될 수 있다. 게이트연결선(124)은 게이트전극(G1 내지 G7)들과 동일한 물질을 포함하고, 동일한 층에 배치될 수 있다. 게이트연결선(124)은 제1방향(DR1)과 교차하는 제2방향(DR2)으로 연장된 제1부분(124a), 및 제1방향(DR1)을 따라 제1부분(124a)로부터 연장된 제2부분(124b)을 포함할 수 있다. 제1부분(124a)은 제2방향(DR2)을 따라 서로 반대편에 위치하는 제1단부 및 제2단부를 포함할 수 있고, 제2부분(124b)은 제1부분(124a)의 제1단부와 제2단부 사이로부터 제1방향(DR1)을 따라 제1부분(124a)으로부터 멀어지도록 연장될 수 있다. 게이트연결선(124)의 제1부분(124a)의 제1단부는 도 7을 참조하여 후술할 스캔라인(131)과 전기적으로 연결될 수 있다.
스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133), 가로 구동전압선(134), 노드연결선(135), 연결전극(136) 및 중간연결층(137)은 동일한 물질로 형성되고, 동일 층에 배치될 수 있다.
스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 박막트랜지스터(T1 내지 T7)들의 게이트전극(G1 내지 G7)들과 상이한 층에 배치되며, 게이트전극(G1 내지 G7)들의 저항보다 작은 저항을 구비할 수 있다. 즉, 스캔라인(131)의 비저항값은 게이트전극(G1 내지 G7)들의 비저항값 보다 작은 값을 가질 수 있다. 이를 통해, 스캔 신호의 인가에 따른 RC delay 현상을 방지하거나 최소화할 수 있다.
예를 들어, 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 도전 물질을 포함할 수 있고, 다층 또는 단층으로 형성될 수 있다. 일 예로, 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 층간절연층(114, 도 11) 상에 배치되고, 상부 전극(Cap2)과 층간절연층(114, 도 9)을 사이에 두고 배치될 수 있다. 즉, 스캔라인(131)과 게이트전극(G1 내지 G7)들 사이에는 제2게이트절연층(113, 도 9) 및 층간절연층(114, 도 9)이 배치될 수 있다. 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 그들과 연결되는 게이트전극(G1 내지 G7)과 다른 층에 배치되는 바, 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133)은 컨택홀들을 통해서 게이트전극(G1~G7)들과 연결될 수 있다.
일 실시예에서, 스캔라인(131)은 층간절연층(114, 도 9) 및 제2게이트절연층(113, 도 9)에 형성된 제1컨택홀(CNT1)을 통해 게이트연결선(124)과 전기적으로 연결될 수 있다. 스캔라인(131)과 게이트연결선(124)은 서로 다른 물질을 포함할 수 있다. 게이트연결선(124)은 스캔라인(131)을 통해 전달받은 스캔신호를 스위칭 게이트전극(G2) 및 보상 게이트전극(G3)으로 전달할 수 있다.
가로 구동전압선(134)은 제1방향(DR1)으로 연장될 수 있다. 가로 구동전압선(134)은 제2방향(DR2)으로 연장된 구동전압선(152)과 컨택홀을 통해 연결될 수 있다. 따라서, 가로 구동전압선(134)과 구동전압선(152)은 메쉬(mesh) 구조를 형성할 수 있다. 가로 구동전압선(134)은 컨택홀을 통해 동작제어 반도체층(A5) 및 스토리지 커패시터(Cap)의 상부 전극(Cap2)과 연결될 수 있고, 따라서 동작제어 박막트랜지스터(T5)와 상부 전극(Cap2)은 구동전압선(152) 및 가로 구동전압선(134)으로부터 구동전원전압(ELVDD, 도 2)을 인가 받을 수 있다.
노드연결선(135)은 스토리지 커패시터(Cap)의 하부 전극(Cap1)과 보상 박막트랜지스터(T3) 및 제1초기화 박막트랜지스터(T4)를 연결할 수 있다. 노드연결선(135)의 일단은 제2컨택홀(CNT2)을 통해 하부 전극(Cap1)과 연결된다. 노드연결선(135)의 타단은 제3컨택홀(CNT3)을 통해 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 함께 연결될 수 있다.
연결전극(136)은 스위칭 반도체층(A2)과 데이터라인(151)을 연결할 수 있다. 연결전극(136)의 일단은 컨택홀을 통해 스위칭 반도체층(A2)과 연결되며, 타단은 컨택홀을 통해 데이터라인(151)과 연결될 수 있다. 연결전극(136)은 평면 상에서 스위칭 게이트전극(G2)과 중첩되지 않도록, 스위칭 게이트전극(G2)이 배치되는 영역을 우회하는 형태로 형성될 수 있다.
중간연결층(137)은 컨택홀을 통해 발광제어 반도체층(A6) 및 보조연결층(153, 도 8)과 연결될 수 있다. 중간연결층(137)은 후술하는 것과 같은 보조연결층(153)을 통해 유기발광소자의 화소전극(210)에 전기적으로 연결될 수 있다.
데이터라인(151), 구동전압선(152) 및 보조연결층(153)은 동일한 물질로 형성되고, 동일 층에 배치될 수 있다.
데이터라인(151) 및 구동전압선(152)은 스캔라인(131)과 비아절연층(115)을 사이에 두고 배치될 수 있고, 제1방향(DR1)과 교차하는 제2방향(DR2)을 따라 연장될 수 있다. 데이터라인(151) 및 구동전압선(152)은 상기 스캔라인(131)과 유사한 비저항값을 가질 수 있다. 예컨대, 데이터라인(151) 및 구동전압선(152)은 알루미늄(Al), 구리(Cu), 티타늄(Ti), 몰리브덴(Mo) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 데이터라인(151) 및 구동전압선(152)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
보조연결층(153)은 평탄화층(116, 도 10)에 형성된 컨택홀을 통해 유기발광소자의 화소전극(210)에 전기적으로 연결될 수 있다.
도 9는 도 3의 A-A'선을 따라 취한 단면도이고, 도 10은 도 3의 B-B'선 및 C-C'선을 따라 취한 단면도이다.
도 9 및 도 10에 도시된 것과 같이, 지금까지 설명한 다양한 구성들이 기판(100) 상에 위치할 수 있다. 기판(100)은 글래스 또는 고분자 수지를 포함할 수 있다. 예컨대, 기판(100)은 고분자 수지는 폴리에테르술폰, 폴리아크릴레이트, 폴리에테르 이미드, 폴리에틸렌 나프탈레이트, 폴리에틸렌 테레프탈레이드, 폴리페닐렌 설파이드, 폴리아릴레이트, 폴리이미드, 폴리카보네이트 또는 셀룰로오스 아세테이트 프로피오네이트 등을 포함할 수 있다. 고분자 수지를 포함하는 기판(100)은 플렉서블, 롤러블 또는 벤더블 특성을 가질 수 있다. 기판(100)은 전술한 고분자 수지를 포함하는 층 및 무기층(미도시)을 포함하는 다층 구조일 수 있다.
기판(100) 상에는 버퍼층(111)이 배치될 수 있다. 버퍼층(111)은 기판(100)의 하부로부터 이물, 습기 또는 외기의 침투를 감소 또는 차단할 수 있고, 기판(100) 상에 평탄면을 제공할 수 있다. 버퍼층(111)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조로 이루어질 수 있다.
버퍼층(111) 상에는 도 4에 도시된 바와 같은 반도체층(A1 내지 A7)들 및 제1 및 제2 초기화전압선(122, 123)이 위치할 수 있다. 반도체층(A1 내지 A7)들 및 제1 및 제2초기화전압선(122, 123) 상에는 제1게이트절연층(112)이 위치할 수 있다. 제1게이트절연층(112)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제1게이트절연층(112) 상에는 도 5에 도시된 바와 같은 게이트전극(G1 내지 G7)들 및 발광제어선(121)이 위치할 수 있다. 게이트전극(G1 내지 G7)들 및 발광제어선(121) 상에는 제2게이트절연층(113)이 위치할 수 있다. 제2게이트절연층(113)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
제2게이트절연층(113) 상에는 도 6에 도시된 바와 같은 스토리지 커패시터(Cap)의 상부 전극(Cap2)이 위치할 수 있고, 상부 전극(Cap2)을 덮는 층간절연층(114)이 위치할 수 있다. 층간절연층(114)은 실리콘옥사이드, 실리콘옥시나이트라이드, 실리콘나이트라이드와 같은 무기 절연물을 포함할 수 있으며, 전술한 물질을 포함하는 단일 층 또는 다층 구조일 수 있다.
층간절연층(114) 상에는 도 7에 도시된 바와 같은 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133), 가로 구동전압선(134), 노드연결선(135), 연결전극(136) 및 중간연결층(137)이 위치할 수 있다. 스캔라인(131), 이전 스캔라인(132), 이후 스캔라인(133), 가로 구동전압선(134), 노드연결선(135), 연결전극(136) 및 중간연결층(137) 상에는 비아절연층(115)이 위치할 수 있다. 비아절연층(115)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등을 포함할 수 있다. 비아절연층(115)은 무기 물질을 포함할 수 있다. 이러한, 비아절연층(115)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiON), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 비아절연층(115)이 무기 물질로 구비되는 경우, 경우에 따라서 화학적 평탄화 폴리싱을 진행할 수 있다. 한편, 비아절연층(115)은 유기물질 및 무기물질을 모두 포함할 수도 있다.
비아절연층(115) 상에는 데이터라인(151), 구동전압선(152) 및 보조연결층(153)이 위치할 수 있고, 데이터라인(151), 구동전압선(152) 및 보조연결층(153) 상에는 평탄화층(116)이 위치할 수 있다. 평탄화층(116)은 아크릴, BCB(Benzocyclobutene), 폴리이미드(polyimide) 또는 HMDSO(Hexamethyldisiloxane) 등의 유기물을 포함할 수 있다. 또는, 평탄화층(116)은 무기물을 포함할 수 있다. 평탄화층(116)은 박막트랜지스터(T1 내지 T7)들을 덮는 보호막 상부를 대체로 평탄화하는 역할을 할 수 있다. 평탄화층(116)은 단층 또는 다층으로 구비될 수 있다.
화소전극(210)은 평탄화층(116) 상에 배치될 수 있다. 화소전극(210)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 화소전극(210)은 전술한 물질을 포함하는 반사막, 및 반사막의 위 또는/및 아래에 배치된 투명도전막을 포함할 수 있다. 투명도전막은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3 indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide) 등을 포함할 수 있다. 일 실시예로, 화소전극(210)은 순차적으로 적층된, ITO층/Ag층/ITO층의 3층 구조를 가질 수 있다.
화소전극(210) 상에는 화소정의막(117)이 배치될 수 있다. 화소정의막(117)은 화소전극(210)의 가장자리를 커버하며 화소전극(210)의 중심 부분에 중첩하는 개구(119OP)를 포함할 수 있다.
화소정의막(117)은 화소전극(210)의 가장자리와 화소전극(210) 상부의 대향전극(230)의 사이의 거리를 증가시킴으로써 화소전극(210)의 가장자리에서 아크 등이 발생하는 것을 방지하는 역할을 할 수 있다. 화소정의막(117)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldiSL-1oxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
화소정의막(117) 상부에는 화소전극(210)에 대응되도록 형성된 중간층(220)이 배치된다. 중간층(220)은 소정의 색상의 광을 방출하는 고분자 유기물 또는 저분자 유기물을 포함할 수 있다.
중간층(220) 상부에는 대향전극(230)이 배치된다. 대향전극(230)은 비교적 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(230)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 니켈(Ni), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(230)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 일 실시예로, 대향전극(230)은 은(Ag) 및 마그네슘(Mg)을 포함할 수 있다. 대향전극(230)은 표시영역(DA)을 전체적으로 커버하도록 일체로 형성될 수 있다.
순차적으로 적층된 화소전극(210), 중간층(220), 및 대향전극(230)의 적층 구조는 발광 다이오드, 예컨대 유기발광다이오드(OLED)를 형성할 수 있다. 유기발광다이오드(OLED)는 적색, 녹색, 또는 청색의 광을 방출할 수 있으며, 각 유기발광다이오드(OLED)의 발광영역이 화소(PX)에 해당한다.
대향전극(230) 상에는 박막봉지층(300)이 배치될 수 있다. 유기발광다이오드(OLED)는 박막봉지층(300)으로 커버될 수 있다. 박막봉지층(300)은 제1및 제2무기봉지층(310, 330) 및 이들 사이의 유기봉지층(320)을 포함할 수 있다.
제1및 제2무기봉지층(310, 330)은 각각 하나 이상의 무기 절연물을 포함할 수 있다. 무기 절연물은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 또는/및 실리콘옥시나이트라이드를 포함할 수 있다. 제1및 제2무기봉지층(310, 330)은 화학기상증착법을 통해 형성될 수 있다.
유기봉지층(320)은 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 예컨대, 유기봉지층(320)은 아크릴계 수지, 예컨대 폴리메틸메타크릴레이트, 폴리아크릴산 등을 포함할 수 있다. 유기봉지층(320)은 모노머를 경화하거나, 폴리머를 도포하여 형성할 수 있다.
도 9를 참조하면, 게이트연결선(124)의 제1부분(124a)은 보상 게이트전극(G3)과 일체로 형성될 수 있다. 제1부분(124a)의 제2단부는 그 하부에 배치되는 보상 반도체층(A3)과 중첩될 수 있다. 제1부분(124a)의 제1단부는 제2게이트절연층(113) 및 층간절연층(114)에 형성된 제1컨택홀(CNT1)을 통해 그 상부에 배치되는 스캔라인(131)과 전기적으로 연결될 수 있다. 게이트연결선(124)을 이용하여 보상 박막트랜지스터(T3)가 평면 상에서 스캔라인(131)로부터 이격되어 배치될 수 있고, 그 결과 도 11을 참조하여 후술하는 바와 같이 보상 반도체층(A3)은 평면 상에서 스캔라인(131) 보다 구동 반도체층(A1)에 더 인접하여 배치될 수 있다.
도 10의 B-B'선의 단면을 참조하면, 노드연결선(135)의 제1단부는 제2게이트절연층(113) 및 층간절연층(114)에 형성된 제2컨택홀(CNT2)을 통해 하부 전극(Cap1)과 연결된다. 여기서, 제2컨택홀(CNT2)은 상부 전극(Cap2)의 스토리지 개구부(SOP) 내에 배치되도록 구비된다. 스토리지 개구부(SOP)의 크기는 제2컨택홀(CNT2)의 크기보다 크게 구비되어, 제2컨택홀(CNT2)은 상부 전극(Cap2)과 접촉되지 않고 하부 전극(Cap1)과 접속될 수 있다. 노드연결선(135)의 제2단부는 제1게이트절연층(112), 제2게이트절연층(113) 및 층간절연층(114)에 형성된 제3컨택홀(CNT3)을 통해 보상 반도체층(A3) 및 제1초기화 반도체층(A4)과 함께 연결될 수 있다.
도 10의 C-C'선의 단면을 참조하면, 층간절연층(114) 상에 배치되는 중간연결층(137)은 층간절연층(114), 제2게이트절연층(113) 및 제1게이트절연층(112)에 형성되는 제4컨택홀(CNT4)을 통해 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)에 접속될 수 있다. 여기서, C-C'선이 지나지 않는 발광제어 반도체층(A6)의 일부는 점선으로 표시되어 있다. 비아절연층(115) 상에 배치되는 보조연결층(153)은 비아절연층(115)에 형성되는 제5컨택홀(CNT5)을 통해 중간연결층(137)에 접속될 수 있다. 평탄화층(116) 상에 배치되는 화소전극(210)은 평탄화층(116)에 형성되는 제6컨택홀(CNT6)을 통해 보조연결층(153)에 접속될 수 있다. 따라서, 발광제어 박막트랜지스터(T6)의 발광제어 반도체층(A6)은 유기발광소자(OLED)의 화소전극(210)과 전기적으로 연결될 수 있다.
도 11은 도 3의 구성 중 게이트연결선 및 노드연결선를 중심으로 일부 구성만 발췌하여 표현한 배치도이며, 도 12a 내지 도 12c는 도 11의 XII부분을 발췌하여 표현한 확대평면도이다.
도 11은 구동 박막트랜지스터(T1)의 구동 반도체층(A1) 및 구동 게이트전극(G1), 스토리지 커패시터(Cap)의 하부 전극(Cap1) 및 상부 전극(Cap2), 스위칭 박막트랜지스터(T2)의 스위칭 게이트전극(G2) 보상 박막트랜지스터(T3)의 보상 반도체층(A3) 및 보상 게이트전극(G3), 제1초기화 박막트랜지스터(T4)의 제1초기화 반도체층(A4), 게이트연결선(124), 노드연결선(135), 스캔라인(131), 및 데이터라인(151)의 일부 배치를 나타내고 있다. 도 11의 XII부분은 보상 반도체층(A3)과 보상 게이트전극(G3)가 중첩되어 보상 박막 트랜지스터(T3)를 형성하는 부분이며, 이에 대해 도 12a 내지 도 12c를 참조하여 이하에서 설명한다.
도 12a를 참조하면, 보상 반도체층(A3)은 절곡지점(BP)을 중심으로 서로 다른 방향으로 연장된 제1부분(A3a) 및 제2부분(A3b)을 포함할 수 있다. 즉, 보상 반도체층(A3)은 제1방향(DR1)으로 연장된 제1부분(A3a), 및 상기 제1부분(A3a)으로부터 절곡되며 제2방향(DR2)을 따라 구동 박막트랜지스터(T1)로부터 멀어지는 방향으로 연장된 제2부분(A3b)을 포함할 수 있다.
도 12b를 참조하면, 게이트연결선(124)은 제1방향(DR1)과 교차하는 제2방향(DR2)으로 연장된 제1부분(124a) 및 제1방향(DR1)을 따라 제1부분(124a)으로부터 연장된 제2부분(124b);을 포함할 수 있다. 제1부분(124a)의 일부분은 보상 게이트전극(G3, 도 11)이 되고, 제2부분(124b)의 일부분은 스위칭 게이트전극(G2, 도 11)이 될 수 있다.
도 12c를 참조하면, 보상 반도체층(A3)의 제1부분(A3a)은 게이트연결선(124)의 제1부분(124a)과 중첩하고, 보상 반도체층(A3)의 제2부분(A3b)은 게이트연결선(124)의 제2부분(124b)과 중첩하여, 보상 박막트랜지스터(T3)를 구성할 수 있다.
서로 중첩되는 게이트연결선(124) 및 보상 반도체층(A3)은 제1방향(DR1) 및 제2방향(DR2)을 포함하는 평면 상에서 사각형의 폐곡선을 이룰 수 있다. 여기서, 사각형이라 함은 정사각형, 직사각형, 마름모, 사다리꼴 등의 다양한 형태의 사각형을 포함하는 의미일 수 있다.
다시 도 11을 참조하면, 일 실시예에서 게이트연결선(124)의 제1부분(124a)은 제2방향(DR2)을 따라 스캔라인(131)으로부터 멀어지도록 연장되고 제1부분(124a)의 일 부분이 보상 박막트랜지스터(T3)의 보상 게이트전극(G3)이 되므로, 보상 박막트랜지스터(T3)는 평면 상에서 스캔라인(131) 보다 구동 박막트랜지스터(T1)에 더 인접하여 배치될 수 있다.
또한, 노드연결선(135)은 제2방향(DR2)을 따라 연장되어 게이트연결선(124)의 제2부분(124b)과 교차할 수 있다.
비교실시예로서 앞서 설명한 바와 같은 게이트연결선(124) 및 노드연결선(135)이 구비되지 않은 경우, 보상 박막트랜지스터(T3)의 보상 반도체층(G3)이 구동 박막트랜지스터(T1)의 구동 게이트전극(G1)과 연결되기 위해 구동 박막트랜지스터(T1)를 향하여 연장되는 반도체층의 부분을 구비하게 된다. 이러한 반도체층의 부분과 데이터라인(151) 사이에 기생 커패시턴스가 형성될 수 있고, 데이터라인(151)의 신호 공급에 따라 구동 박막트랜지스터(T1) 등의 특성이 변화할 수 있다.
그러나, 본 발명의 일 실시예는 앞서 설명한 바와 같은 게이트연결선(124) 및 노드연결선(135)을 구비함으로써, 보상 박막트랜지스터(T3)가 평면 상에서 스캔라인(131) 보다 구동 박막트랜지스터(T1)에 더 인접하여 배치될 수 있고, 데이터라인(151)과 반도체층(A1 내지 A7) 사이에 발생할 수 있는 기생 커패시턴스 및 기생 커패시턴스에 의한 크로스 토크 현상을 최소화할 수 있다. 이를 통해, 고품질의 이미지를 구현하는 표시 패널을 제공할 수 있다.
또한, 본 발명의 일 실시예에서는, 비교실시예의 상기 반도체층의 부분 또는 기생 커패시턴스를 방지하기 위한 별도의 구성이 불필요하게 되므로, 화소회로(PC)를 더 조밀하게 배치할 수 있고, 이를 통해 고해상도의 이미지를 구현하는 표시 패널을 제공할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.
10 표시 패널
110 기판
111 버퍼층
112 제1게이트절연층
113 제2게이트절연층
114 층간절연층
115 비아절연층
116 평탄화층
117 화소정의막
121 발광제어선
122 제1초기화전압선
123 제2초기화전압선
124 게이트연결선
124a 게이트연결선의 제1부분
124b 게이트연결선의 제2부분
131 스캔라인
132 이전 스캔라인
133 이후 스캔라인
134 가로 구동전압선
135 노드연결선
136 연결전극
137 중간연결층
151 데이터라인
152 구동전압선
153 보조연결층
T1 구동 박막트랜지스터
T2 스위칭 박막트랜지스터
T3 보상 박막트랜지스터
T4 제1초기화 박막트랜지스터
T5 동작제어 박막트랜지스터
T6 발광제어 박막트랜지스터
T7 제2초기화 박막트랜지스터
A3 보상 반도체층
A3a 보상 반도체층의 제1부분
A3b 보상 반도체층의 제2부분
BP 절곡지점

Claims (20)

  1. 기판;
    상기 기판 상에 배치되며, 구동 반도체층 및 구동 게이트전극을 구비한 구동 박막트랜지스터;
    상기 기판 상에 배치되며, 보상 반도체층 및 보상 게이트전극을 구비한 보상 박막트랜지스터;
    상기 구동 박막트랜지스터와 상기 보상 박막트랜지스터를 전기적으로 연결하는 노드연결선;
    상기 기판 상에 배치되며, 제1방향으로 연장된 스캔라인; 및
    상기 스캔라인과 전기적으로 연결되고, 상기 보상 게이트전극을 포함하는 게이트연결선;을 포함하고,
    상기 보상 반도체층은 평면 상에서 상기 스캔라인 보다 상기 구동 반도체층에 더 인접하여 배치되는, 표시 패널.
  2. 제1항에 있어서,
    상기 기판 상에 배치되며, 스위칭 반도체층 및 스위칭 게이트전극을 구비한 스위칭 박막트랜지스터를 더 포함하며,
    상기 게이트연결선은 상기 스위칭 게이트전극을 더 포함하는, 표시 패널.
  3. 제1항에 있어서,
    상기 스캔라인의 비저항 값은 상기 구동 게이트전극의 비저항 값보다 작은, 표시 패널.
  4. 제1항에 있어서,
    상기 게이트연결선과 상기 스캔라인 사이에 개재되는 절연층을 더 포함하고,
    상기 스캔라인은 상기 절연층의 콘택홀을 통해 상기 게이트연결선에 접속된, 표시 패널.
  5. 제1항에 있어서,
    상기 게이트연결선과 상기 스캔라인은 서로 다른 물질을 포함하는, 표시 패널.
  6. 제1항에 있어서,
    상기 게이트연결선은,
    상기 제1방향과 교차하는 제2방향으로 연장된 제1부분; 및
    상기 제1방향을 따라 상기 제1부분으로부터 연장된 제2부분;을 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 보상 반도체층은 절곡지점을 중심으로 서로 다른 방향으로 연장된 제1부분 및 제2부분을 포함하고,
    상기 보상 반도체층의 상기 제1부분은 상기 게이트연결선의 상기 제1부분과 중첩하고,
    상기 보상 반도체층의 상기 제2부분은 상기 게이트연결선의 상기 제2부분과 중첩하는, 표시 패널.
  8. 제7항에 있어서,
    서로 중첩되는 상기 게이트연결선 및 상기 보상 반도체층은 평면 상에서 사각형의 폐곡선을 이루는, 표시 패널.
  9. 제1항에 있어서,
    상기 노드연결선은 상기 제1방향과 교차하는 제2방향을 따라 연장되어 게이트연결선의 제2부분과 교차하는, 표시 패널.
  10. 제1항에 있어서,
    상기 구동 반도체층은 굴곡되어 형성된, 표시 패널.
  11. 제1방향으로 연장된 스캔라인;
    상기 제1방향과 교차하는 제2방향으로 연장된 데이터라인;
    상기 스캔라인 및 상기 데이터라인에 전기적으로 연결되고, 스위칭 반도체층 및 스위칭 게이트전극을 구비한 스위칭 박막트랜지스터,
    상기 스위칭 박막트랜지스터와 전기적으로 연결되며, 구동 반도체층 및 구동 게이트전극을 구비한 구동 박막트랜지스터;
    제1게이트절연층을 사이에 두고 배치되는 보상 반도체층 및 보상 게이트전극을 구비한 보상 박막트랜지스터; 및
    상기 스캔라인과 전기적으로 연결되며, 상기 보상 게이트전극을 포함하는 게이트연결선;을 포함하며,
    상기 보상 반도체층은,
    상기 제1방향으로 연장된 제1부분, 및 상기 제1부분으로부터 절곡되며 상기 구동 박막트랜지스터로부터 멀어지는 방향으로 연장된 제2부분을 포함하는, 표시 패널.
  12. 제11항에 있어서,
    상기 보상 반도체층은 평면 상에서 상기 스캔라인 보다 상기 구동 반도체층에 더 인접하여 배치되는, 표시 패널.
  13. 제11항에 있어서,
    상기 게이트연결선은 상기 제2방향으로 연장된 제1부분 및 상기 제1방향으로 연장된 제2부분을 더 포함하며,
    상기 게이트연결선의 제1부분은 상기 보상 반도체층의 상기 제1부분과 중첩하고,
    상기 게이트연결선의 제2부분은 상기 보상 반도체층의 상기 제2부분과 중첩하는, 표시 패널.
  14. 제11항에 있어서,
    상기 게이트연결선은 상기 스위칭 게이트전극을 더 포함하는, 표시 패널.
  15. 제11항에 있어서,
    상기 게이트연결선과 상기 스캔라인 사이에 개재되는 제2게이트절연층 및 층간절연층을 더 포함하고,
    상기 스캔라인은 상기 층간절연층 및 상기 제2게이트절연층을 관통하는 제1컨택홀을 통해 상기 게이트연결선에 접속된, 표시 패널.
  16. 제11항에 있어서,
    상기 게이트연결선은 상기 스캔라인과 서로 다른 물질을 포함하는, 표시 패널.
  17. 제11항에 있어서,
    상기 게이트연결선과 상기 스캔라인 사이에 개재되는 제2게이트절연층 및 층간절연층; 및
    상기 구동 박막트랜지스터와 상기 보상 박막트랜지스터를 전기적으로 연결하는 노드연결선;을 더 포함하고,
    상기 노드연결선의 일 단부는, 상기 층간절연층 및 상기 제2게이트절연층을 관통하는 제2컨택홀 통해 상기 구동 게이트전극과 연결되고,
    상기 노드연결선의 타 단부는, 상기 층간절연층, 상기 제2게이트절연층 및 상기 제1게이트절연층을 관통하는 제3콘택홀을 통해 상기 보상 반도체층과 연결되는, 표시 패널.
  18. 제17항에 있어서,
    상기 노드연결선은 상기 제2방향을 따라 연장되어 게이트연결선의 제2부분과 교차하는, 표시 패널.
  19. 제17항에 있어서,
    상기 노드연결선은 상기 스캔라인과 동일한 물질을 포함하는, 표시 패널.
  20. 제11항에 있어서,
    상기 구동 박막트랜지스터와 전기적으로 연결되고, 발광제어 반도체층 및 발광제어 게이트전극을 구비한 발광제어 박막트랜지스터; 및
    상기 발광제어 박막트랜지스터와 전기적으로 연결되는 유기발광다이오드;를 더 포함하는, 표시 패널.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
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CN114762032B (zh) * 2020-10-19 2023-12-22 京东方科技集团股份有限公司 阵列基板和显示设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101103615B1 (ko) 2007-07-30 2012-01-09 쿄세라 코포레이션 화상 표시 장치
US8928597B2 (en) 2008-07-11 2015-01-06 Samsung Display Co., Ltd. Organic light emitting display device
KR102300402B1 (ko) 2015-01-09 2021-09-09 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102422108B1 (ko) * 2015-01-20 2022-07-19 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102362883B1 (ko) 2015-04-29 2022-02-14 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102297208B1 (ko) * 2015-04-29 2021-09-02 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102320641B1 (ko) * 2015-04-29 2021-11-02 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102375192B1 (ko) * 2015-07-03 2022-03-17 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102351667B1 (ko) * 2015-08-07 2022-01-14 삼성디스플레이 주식회사 유기 발광 표시 장치
KR102638298B1 (ko) * 2016-05-16 2024-02-20 삼성디스플레이 주식회사 디스플레이 장치
KR102613863B1 (ko) * 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
US10211270B2 (en) * 2016-11-30 2019-02-19 Lg Display Co., Ltd. Thin film transistor and display panel using the same having serially connected gates
KR101972574B1 (ko) 2017-10-20 2019-04-26 엘지디스플레이 주식회사 유기 발광 표시 장치

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