KR20210030539A - 디스플레이 장치 및 그 제조방법 - Google Patents

Abstract

본 발명은 표시영역 외곽의 주변영역이 축소된 디스플레이 장치 및 그 제조방법을 위하여, 제1 면 및 상기 제1 면의 반대측에 위치한 제2 면을 가지며, 표시영역 및 상기 표시영역 외곽의 주변영역을 갖는, 기판; 상기 제2 면의 상기 표시영역에 배치되는, 복수의 표시요소들; 상기 기판의 상기 제1 면 측에 위치한, 제1 도전패턴; 상기 표시영역으로부터 연장되어 상기 기판의 상기 제2 면 측에 위치하되, 상기 기판을 관통하는 콘택홀을 통해 상기 제1 도전패턴과 접속되는, 제2 도전패턴;을 포함하고, 상기 제1 면의 표면거칠기는 상기 제2 면의 표면거칠기보다 큰, 디스플레이 장치를 제공한다.

Description

디스플레이 장치 및 그 제조방법{Display apparatus and manufacturing the same}

본 발명은 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 표시영역 외곽의 주변영역이 축소된 디스플레이 장치 및 그 제조방법에 관한 것이다.

일반적으로 디스플레이 장치는 기판 상에 박막트랜지스터 및 유기발광소자와 같은 표시요소들을 형성하고, 표시요소들이 빛을 발광하여 작동한다. 이러한 디스플레이 장치는 휴대폰 등과 같은 소형 제품의 디스플레이부로 사용되기도 하고, 텔레비전 등과 같은 대형 제품의 디스플레이부로 사용되기도 한다.

디스플레이 장치는 외부로 이미지를 표시하는 표시영역과 표시영역 외곽의 주변영역을 갖는다. 표시영역에는 복수의 화소들이 배치되고, 주변영역에는 복수의 화소들로 신호를 전달하는 회로 및 배선이 배치된다.

근래에 디스플레이 장치는 그 용도가 다양해지고 있으며, 디스플레이 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다. 디스플레이 장치가 다양한 방면으로 활용됨에 따라, 표시영역 외곽의 주변영역의 면적을 줄이려는 연구가 활발히 진행되고 있다.

본 발명은 표시영역 외곽의 주변영역이 축소된 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.

본 발명의 일 관점에 따르면, 제1 면 및 상기 제1 면의 반대측에 위치한 제2 면을 가지며, 상기 제1 면에 정의된 표시영역 및 상기 제2 면에 정의된 비표시영역을 갖는, 기판; 상기 기판의 상기 제1 면 상의 상기 표시영역에 배치되는, 복수의 표시요소들; 상기 기판의 상기 표시영역과 중첩되도록 상기 제2 면 측에 배치되는, 구동회로부; 상기 기판의 상기 제2 면 측에 위치한, 제1 도전패턴; 상기 기판의 상기 제1 면 상에 위치하되, 상기 기판을 관통하는 콘택홀을 통해 상기 제1 도전패턴과 접속되는, 제2 도전패턴;을 포함하고, 상기 제2 면의 표면거칠기는 상기 제1 면의 표면거칠기보다 큰 디스플레이 장치가 제공된다.

본 발명의 일 실시예에 따르면, 상기 제1 면의 물질 성분은 상기 제2 면의 물질 성분과 상이할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴은 상기 기판에 매립되도록 배치될 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴은 일면, 상기 일면과 반대되는 타면 및 상기 일면과 상기 타면을 연결하는 측면을 갖고, 상기 제1 도전패턴의 상기 일면은 상기 기판의 상기 제1 면과 동일 평면 상에 위치하고, 상기 제1 도전패턴의 상기 타면 및 상기 측면은 상기 기판과 직접 접촉할 수 있다.

본 발명의 일 실시예에 따르면, 상기 기판은, 제1 베이스층 및 상기 제1 베이스층의 상의 제2 베이스층을 포함하고, 상기 디스플레이 장치는, 상기 제1 베이스층과 상기 제2 베이스층 사이에 개재되어 상기 제1 도전패턴과 상기 제2 도전패턴을 전기적으로 연결하는 연결패턴을 더 포함할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴과 상기 연결패턴은 상기 제1 베이스층에 정의된 제1 콘택홀을 통해 서로 접속하고, 상기 연결패턴과 상기 제2 도전패턴은 상기 제2 베이스층에 정의된 제2 콘택홀을 통해 서로 접속할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제2 면에 배치되어 상기 표시영역과 중첩하도록 상기 제1 도전패턴과 전기적으로 접속되는 전자 구조를 더 포함할 수 있다.

본 발명의 일 실시예에 따르면, 상기 표시영역에서 제1 방향을 따라 연장된 복수의 제1 신호선들 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제2 신호선들을 더 포함하고, 상기 제2 도전패턴은 상기 복수의 제1 신호선들 또는 상기 복수의 제2 신호선들과 각각 연결될 수 있다.

본 발명의 일 실시예에 따르면, 상기 표시영역에 위치하며 상기 복수의 표시요소들에 각각 연결되는 복수의 화소회로들을 더 포함하고, 상기 복수의 화소회로들 각각은, 반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막트랜지스터; 및 상기 게이트전극의 적어도 일부에 대응하는 하부전극 및 상기 하부전극 상의 상부전극을 포함하는 스토리지 커패시터;를 포함하고, 상기 제2 도전패턴은 상기 게이트전극, 상기 전극층, 상기 하부전극 및 상기 상부전극 중 적어도 하나와 동일 물질을 포함할 수 있다.

상기 복수의 제2 신호선들은 상기 제2 도전패턴을 통해 상기 구동회로부와 전기적으로 연결될 수 있다.

본 발명의 일 실시예에 따르면, 상기 기판의 상기 표시영역과 중첩되도록 상기 제2 면 측에 배치되는 전원공급배선을 더 포함할 수 있다.

본 발명의 다른 관점에 따르면, 유기버퍼층, 상기 유기버퍼층 상의 제1 베이스층 및 상기 제1 베이스층 상의 제2 베이스층을 포함하는, 기판; 상기 제2 베이스층 상에 배치되는, 복수의 표시소자들; 상기 유기버퍼층과 상기 제1 베이스층 사이에 위치한, 제1 도전패턴; 상기 제1 베이스층과 상기 제2 베이스층 사이에 개재되되 상기 제1 베이스층에 정의된 제1 콘택홀을 통해 상기 제1 도전패턴과 접속된, 연결패턴; 상기 제2 베이스층 상부에 위치하되 상기 제2 베이스층에 정의된 제2 콘택홀을 통해 상기 연결패턴과 접속된, 제2 도전패턴; 및 상기 제1 도전패턴과 전기적으로 접속되는, 전자 구조;를 구비하고, 상기 유기버퍼층은 상기 제1 도전패턴의 적어도 일부를 외부로 노출하는 개구를 갖는 디스플레이 장치가 제공된다.

본 발명의 일 실시예에 따르면, 상기 전자 구조는 상기 개구를 통해 노출된 제1 도전패턴과 직접 접촉할 수 있다.

본 발명의 또 다른 관점에 따르면, 캐리어기판 상에 유기버퍼층을 형성하는 단계; 상기 유기버퍼층 상에 제1 도전패턴을 형성하는 단계; 상기 유기버퍼층 상에 상기 제1 도전패턴을 덮는 제1 베이스층을 형성하는 단계; 상기 제1 베이스층 상에 상기 제1 베이스층을 관통하는 제1 콘택홀을 통해 상기 제1 도전패턴과 접속하는 연결패턴을 형성하는 단계; 및 상기 제1 베이스층 상부에 상기 제1 도전패턴과 중첩하도록 복수의 화소회로들 및 상기 복수의 화소회로들과 각각 연결된 복수의 표시요소들을 포함하는 표시부를 형성하는 단계; 상기 캐리어기판으로부터 상기 유기버퍼층을 분리시키는 단계; 상기 유기버퍼층의 적어도 일부를 제거하여 상기 제1 도전패턴을 외부로 노출시키는 단계; 및 외부로 노출된 상기 제1 도전패턴에 전자 구조를 부착시키는 단계;를 포함하는, 디스플레이 장치의 제조방법이 제공된다.

본 발명의 일 실시예에 따르면, 상기 표시부를 형성하는 단계 이전에, 상기 제1 베이스층 상에 상기 연결패턴을 덮는 제2 베이스층을 형성하는 단계; 및 상기 제2 베이스층 상에 상기 제2 베이스층을 관통하는 제2 콘택홀을 통해 상기 연결패턴과 접속하는 제2 도전패턴을 형성하는 단계;를 더 포함할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴을 외부로 노출시키는 단계에 있어서, 상기 유기버퍼층은 전체가 제거되어 상기 제1 베이스층의 일면이 외부로 노출될 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 베이스층의 제1 면의 표면거칠기는 상기 제1 면과 반대되는 상기 제1 베이스층의 제2 면의 표면거칠기보다 클 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴은 상기 제1 베이스층에 매립되도록 형성될 수 있다.

본 발명의 일 실시예에 따르면, 외부로 노출된 상기 제1 도전패턴의 일면은 상기 제1 베이스층의 제1 면과 동일 평면 상에 위치할 수 있다.

본 발명의 일 실시예에 따르면, 상기 제1 도전패턴을 외부로 노출시키는 단계에 있어서, 상기 유기버퍼층은 상기 제1 도전패턴의 적어도 일부에 대응하는 개구를 형성할 수 있다.

전술한 것 외의 다른 측면, 특징, 이점은 이하의 발명을 실시하기 위한 구체적인 내용, 청구범위 및 도면으로부터 명확해질 것이다.

이러한 일반적이고 구체적인 측면이 시스템, 방법, 컴퓨터 프로그램, 또는 어떠한 시스템, 방법, 컴퓨터 프로그램의 조합을 사용하여 실시될 수 있다.

상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 표시영역 외곽의 주변영역이 축소된 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1a은 본 발명의 일 실시예에 따른 디스플레이 장치의 전면을 개략적으로 도시하는 평면도이다.
도 1b는 본 발명의 일 실시예에 따른 디스플레이 장치의 후면을 개략적으로 도시하는 배면도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치 중 어느 하나의 화소를 나타낸 등가회로도이다.
도 3은 도 1a의 IIIa 부분을 확대하여 도시한 확대도이다.
도 4는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이다.
도 5는 도 4의 A부분을 확대하여 개략적으로 도시한 확대도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.
도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법의 각 단계를 개략적으로 도시하는 단면도들이다.
도 9 내지 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 활용예이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.

이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.

이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.

이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.

도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.

어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.

본 명세서에서 "A 및/또는 B"은 A이거나, B이거나, A와 B인 경우를 나타낸다. 그리고, "A 및 B 중 적어도 하나"는 A이거나, B이거나, A와 B인 경우를 나타낸다.

이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우, 또는/및 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우, 및/또는 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우를 나타낸다.

x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.

도 1a은 본 발명의 일 실시예에 따른 디스플레이 장치의 전면을 개략적으로 도시하는 평면도이고, 도 1b는 본 발명의 일 실시예에 따른 디스플레이 장치의 후면을 개략적으로 도시하는 배면도이고, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치 중 어느 하나의 화소를 나타낸 등가회로도이고, 도 3은 도 1의 IIIa 부분을 확대한 확대도이다.

도 1a 및 도 1b를 참조하면, 기판(100)은 화상이 표시되는 전면 표시영역(DA)과, 화상을 표시하기 위한 구동회로들 및 이에 연결된 배선들이 배치되는 후면 비표시영역(NDA)를 포함할 수 있다. 표시영역(DA)은 기판(100)의 제1 면(100a)에 정의되고, 비표시영역(NDA)는 제1 면(100a)과 반대되는 면인 제2 면(100b)에 정의될 수 있다. 따라서, 기판(100)의 제1 면(100a)은 표시면으로 이해되고, 기판(100)의 제2 면(100b)은 비표시면으로 이해될 수 있다.

기판(100)은 유리, 금속 또는 플라스틱 등 다양한 소재로 구성될 수 있다. 일 실시예에 따르면, 기판(100)은 플렉서블 소재를 포함할 수 있다. 여기서, 플렉서블 소재란 잘 휘어지고 구부러지며 접거나 말 수 있는 기판을 지칭한다. 이러한 플렉서블 소재의 기판(100)은 초박형 유리, 금속 또는 플라스틱으로 구성될 수 있다.

기판(100)의 표시영역(DA)에는 표시부(200)가 위치할 수 있다. 표시부(200)는 유기발광다이오드(organic light-emitting diode, OLED)와 같은 다양한 표시요소(display element)를 구비한 화소(P)들을 포함할 수 있다. 화소(P)는 복수로 구성되며, 복수의 화소(P)들은 스트라이프 배열, 펜타일 배열, 모자익 배열 등 다양한 형태로 배치되어 화상을 구현할 수 있다.

이하에서는, 본 발명의 일 실시예에 따른 디스플레이 장치(1)로서, 유기 발광 디스플레이 장치를 예로 하여 설명하지만, 본 발명의 디스플레이 장치는 이에 제한되지 않는다. 다른 실시예로서, 본 발명의 디스플레이 장치(1)는 무기 발광 디스플레이 장치(Inorganic Light Emitting Display 또는 무기 EL 디스플레이 장치)이거나, 양자점 발광 디스플레이 장치(Quantum dot Light Emitting Display)와 같은 디스플레이 장치일 수 있다. 예컨대, 디스플레이 장치(1)에 구비된 표시요소의 발광층은 유기물을 포함하거나, 무기물을 포함하거나, 양자점을 포함하거나, 유기물과 양자점을 포함하거나, 무기물과 양자점을 포함할 수 있다.

각 화소(P)는 소정의 색상을 빛을 방출할 수 있는 표시요소, 예컨대 도 2에 도시된 바와 같이 유기발광다이오드(OLED)를 포함할 수 있다. 유기발광다이오드(OLED)는 예컨대, 적색, 녹색, 또는 청색의 빛을 방출하거나, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다. 각 유기발광다이오드(OLED)는 화소회로(PC)에 전기적으로 연결될 수 있다.

화소회로(PC)는 제1 박막트랜지스터(T1), 제2 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제2 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔선(SL) 및 데이터선(DL)에 연결되며, 스캔선(SL)으로부터 입력되는 스위칭 전압에 따라 데이터선(DL)으로부터 입력된 데이터 전압을 제1 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 제2 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 제2 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1 전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.

제1 박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)는 제2 전원전압(ELVSS)을 공급받을 수 있다.

도 2는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 다른 실시예에서 박막트랜지스터의 개수 또는 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다.

다시 도 1a를 참조하면, 본 실시예에 따른 디스플레이 장치(1)는 전면 표시영역(DA)을 구비하는바, 표시영역(DA)의 평면 형상은 기판(100)의 형상에 따른다. 도 1a와 같이 표시영역(DA)은 직사각형 형상으로 구비될 수 있으나, 이에 한정되지 않는다. 다른 실시예로, 기판(100)의 형상에 따라 표시영역(DA)은 원형 형상으로 구비될 수 있고삼각형, 오각형, 육각형 등의 다각형 형상이나 타원형 형상, 비정형 형상 등으로 구비될 수도 있다.

표시영역(DA)에는 제1 방향(D1)을 따라 연장된 복수의 데이터선(DL)들과 각각이 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 연장된 복수의 스캔선(SL)들을 포함할 수 있다. 표시영역(DA)에 위치한 화소(P)는 데이터선(DL)과 스캔선(SL)에 연결되어 이들로부터 데이터 신호 및 스캔 신호를 신호를 전달받을 수 있다.

도 1a에 도시된 것과 같이, 표시영역(DA)에는 발광제어선(EL)들 및 구동전압선(PL)들이 더 배치될 수 있다. 예컨대, 발광제어선(EL)들은 스캔선(SL)들과 동일 방향을 따라 연장될 수 있고, 구동전압선(PL)들은 데이터선(DL)들과 동일 방향을 따라 연장될 수 있다.

기판(100)의 제1 면(100a)에는 표시영역(DA) 외측에 무기영역(IRA, 도 11 참조)이 위치할 수 있다. 무기영역(IRA)은 후술할 박막봉지층(240)의 제1 및 제2 무기봉지층(241, 243)이 서로 만나는 영역일 수 있다.

비표시영역(NDA)은 표시영역(DA)의 반대 면에 위치하며, 화상이 표시되지 않는 영역이다. 비표시영역(NDA)에는 표시영역(DA)에 인가할 전기적 신호를 전달하는 다양한 배선들 및 구동회로부가 위치할 수 있다.

상술한 표시영역(DA)은 도 1a와 같이 기판(100)의 제1 면(100a) 상에 구비될 수 있다. 다시 말해, 표시영역(DA)에 배치되는 복수의 화소(P)들은 기판(100)의 제1 면(100a) 상에 배치되며, 따라서 표시영역(DA)을 통해 구현되는 이미지는 기판(100)의 제1 면(100a) 상에 구현될 수 있다.

한편, 도 1b를 참조하면, 기판(100)은 제1 면(100a)과 반대되는 측의 제2 면(100b)을 갖는다. 제2 면(100b)은 비표시영역(NDA)으로써, 화상을 표시하기 위한 구동회로부 및 이에 연결된 배선들이 배치될 수 있다. 도시되어 있지는 않으나, 기판(100)의 제2 면(100b)에는 보호필름이 부착될 수 있다.

기판(100)의 제2 면(100b) 측의 비표시영역(NDA)에는 제1 스캔 구동회로(110), 제2 스캔 구동회로(120) 및 데이터 구동회로(150)와 같은 구동회로부, 단자부(140), 제1 전원공급배선(160) 및 제2 전원공급배선(170)이 배치될 수 있다. 다만, 이는 예시일 뿐, 상술한 화상을 표시하기 위한 구동회로부 및 이에 연결된 배선들 중 일부는 제1 면(100a) 측에 위치할 수도 있다. 본 실시예에서는, 상술한 화상을 표시하기 위한 구동회로부 및 이에 연결된 배선들이 모두 기판(100)의 제2 면(100b) 측에 배치되어 제1 면(100a)의 전면(全面)이 표시영역(DA)인 경우에 대해 설명한다.

제1 스캔 구동회로(110)는 스캔선(SL)을 통해 각 화소(P)에 스캔 신호를 제공할 수 있다. 도시되어 있지는 않으나, 구동회로부는 발광 구동회로를 더 포함할 수 있으며, 이러한 발광 구동회로는 발광 제어라인(EL)을 통해 각 화소(P)에 발광 제어 신호를 제공할 수 있다.

제2 스캔 구동회로(120)는 제1 스캔 구동회로(110)와 이격되어 나란하게 배치될 수 있다. 표시영역(DA)에 배치된 화소(P)를 중 일부는 제1 스캔 구동회로(110)와 전기적으로 연결될 수 있고, 나머지는 제2 스캔 구동회로(120)에 연결될 수 있다. 다른 실시예로, 제2 스캔 구동회로(120)는 생략될 수 있다.

본 실시예에서, 기판(100)의 제1 면(100a)에 위치한 스캔선(SL)은 기판(100)을 관통하는 콘택홀(CNT, 도 3 참조)를 통해 제1 스캔 구동회로(110) 또는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다. 이에 대해서는 도 3 등을 참조하여 자세히 후술한다.

단자부(140)는 기판(100)의 제2 면(100b) 측에 배치될 수 있다. 단자부(140)는 절연층에 의해 덮이지 않고 노출되어 예컨대, 전자 구조(300)와 전기적으로 연결될 수 있다. 전자 구조(300)는 IC(integrated circuit)의 형태이거나, FPCB(인쇄회로기판) 형태일 수 있다. 도 1b에서는 전자 구조(300)로 인쇄회로기판(FPCB)이 구비된 경우를 도시한다. 인쇄회로기판(FPCB)의 단자부는 디스플레이 장치(1)의 단자부(140)와 전기적으로 연결될 수 있다. 일 실시예로, 인쇄회로기판(FPCB)은 제어부(미도시)의 신호 또는 전원을 디스플레이 장치(1)로 전달한다. 제어부에서 생성된 제어 신호는 연결배선들(111, 112)을 통해 제1 및 제2 스캔 구동회로(110, 120)에 각각 전달될 수 있다.

데이터 구동회로(150)는 데이터선(DL)에 전기적으로 연결된다. 데이터 구동회로(150)의 데이터 신호는 단자부(140)에 연결된 연결배선(151)과 접속된 데이터선(DL)을 통해 각 화소(P)에 제공될 수 있다. 도 1b는 데이터 구동회로(150)가 인쇄회로기판에 배치된 것을 도시하지만, 다른 실시예로, 데이터 구동회로(150)는 기판(100) 상에 배치될 수도 있다. 예컨대, 데이터 구동회로(150)는 단자(140)와 제1 전원공급배선(160) 사이에 배치될 수 있다.

제1 전원공급배선(160, first power supply line) 및 제2 전원공급배선(170, second power supply line)은 연결배선들(161, 171)을 통해 각 화소(P)에 제1 및 제2 전원전압(ELVDD, ELVSS, 도 2 참조)을 제공할 수 있다. 제1 전원전압(ELVDD)은 제1 전원공급배선(160)과 연결된 구동전압라인(PL)을 통해 각 화소(P)에 제공되고, 제2 전원전압(ELVSS)은 제2 전원공급배선(170)과 연결된 화소(P)의 대향전극(223, 도 9 참조)에 제공될 수 있다. 일 예로, 제2 전원공급배선(170)은 일측이 개방된 루프 형상으로 구비될 수 있다.

기판(100)의 제2 면(100b)에 위치한 단자부(140)는 복수의 패드(400)들(이하, 제1 도전패턴)을 포함할 수 있다.복수의 패드(400)들은 서로 인접하되, 상호 이격되어 배치될 수 있다. 각 패드(400)는 디스플레이 장치를 구동 및/또는 제어하기 위한 인쇄회로기판(FPCB)이나 집적회로소자(IC칩) 등과 같은 전자 구조(300)와 전기적으로 연결되는 구성요소로서, 도전성 물질로 형성될 수 있다.

일 실시예로, 기판(100)의 제2 면(100b)에 위치한 복수의 패드(400)들은 기판(100)의 제1 면(100a)에 위치한 표시부(200)에 포함된 복수의 배선들(예컨대, 데이터선(DL))과 전기적으로 연결될 수 있다.

도 3을 참조하면, 제1 면(100a)에 위치한 복수의 데이터선(DL)들은 기판(100)을 관통하는 콘택홀(CNT)을 통해 제2 면(100b)에 위치한 복수의 패드(400)들과 전기적으로 연결될 수 있다. 복수의 데이터선(DL)들 각각은 복수의 패드(400)들과 직접 연결될 수도 있고, 별도의 공정으로 형성되는 도전층을 매개로 복수의 패드(400)들과 연결될 수도 있다.

또한, 제1 면(100a)에 위치한 복수의 스캔선(SL)들은 기판(100)을 관통하는 콘택홀(CNT)을 통해 제2 면(100b)에 위치한 제1 스캔 구동회로(110) 또는 제2 스캔 구동회로(120)와 전기적으로 연결될 수 있다.

이와 같이 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 전면(全面)에 표시영역(DA)을 갖는 풀 디스플레이(Full Display)를 구현하기 위해, 화상을 표시하기 위한 구동회로들 및 이에 연결된 배선들을 기판(100)의 제2 면(100b)(후면(後面))에 배치하고, 구동회로들 및 이에 연결된 배선들이 기판(100)을 관통하는 콘택홀(CNT)을 통해 제1 면(100a)(전면)에 위치한 표시부(200)의 배선들과 전기적으로 연결되도록 한다.

도 4는 본 발명의 일 실시예에 관한 디스플레이 장치의 일부를 개략적으로 도시하는 단면도이고, 도 5는 도 4의 A부분을 확대하여 개략적으로 도시한 확대도이다. 도 4는 도 3의 IV-IV' 선을 따라 취한 단면의 일 예일 수 있다.

도 4를 참조하면, 기판(100)은 제1 면(100a) 및 제1 면(100a)과 반대되는 측의 제2 면(100b)을 구비하고, 표시영역(DA)에 대응한 제1 면(100a) 상에는 표시부(200)가 위치할 수 있다. 표시부(200)는 도 1a와 같이 복수의 화소(P)를 포함할 수 있다. 표시부(200)의 상세한 구성에 관해서는 도 9에서 자세하게 설명한다.

기판(100)의 제2 면(100b)에는 제1 도전패턴(CP1)(이상, 복수의 패드(400)들)이 위치할 수 있다. 도 4에 도시된 것과 같이, 제1 도전패턴(CP1)은 표시영역(DA)에 위치한 표시부(200)와 중첩되어 배치될 수 있다.

제1 도전패턴(CP1)이 제2 면(100b)에 위치한다고 함은 제1 도전패턴(CP1)의 적어도 일부가 제2 면(100b)을 통해 외부로 노출되는 것을 의미할 수 있다. 이는 제1 도전패턴(CP1)이 제2 면(100b) 상에 위치하는 것과는 구조적으로 차별화되는 것으로, 본 실시예의 제1 도전패턴(CP1)은 기판(100)에 매립된 형태로써, 제1 도전패턴(CP1) 일 측면이 제2 면(100b)을 통해 외부로 노출되는 것일 수 있다.

이와 관련하여 제1 도전패턴(CP1)을 확대하여 도시한 도 5를 참조하면, 제1 도전패턴(CP1)은 일면(CP1a), 일면(CP1a)과 반대되는 타면(CP1b) 및 일면(CP1a)과 타면(CP1b)을 연결하는 측면(CP1c)을 갖는다. 상술한 것과 같이 제1 도전패턴(CP1)은 기판(100)에 매립되어 구비된다. 즉, 제1 도전패턴(CP1)의 타면(CP1b) 및 측면(CP1c)은 기판(100)과 직접 접촉하되, 제1 도전패턴(CP1)의 일면(CP1a)은 기판(100)의 제2 면(100b)을 통해 외부로 노출된다.

일 실시예로, 제1 도전패턴(CP1)의 일면(CP1a)과 기판(100)의 제2 면(100b)은 동일 평면 상에 위치할 있다. 이러한 구조는 본 발명의 일 실시예에 따른 디스플레이 장치(1)의 제조방법으로부터 기인한 것일 수 있다. 제조과정에서, 제1 도전패턴(CP1)의 일면(CP1a)과 기판(100)의 제2 면(100b)은 모두 유기버퍼층(101, 도 8a 내지 도 8c) 상에 형성되므로, 유기버퍼층(101)이 제거된 후 잔존하는 제1 도전패턴(CP1)의 일면(CP1a)과 기판(100)의 제2 면(100b)은 동일 평면 상에 구비될 수 있다.

다시 도 4를 참조하면, 기판(100)의 제2 면(100b)은, 유기버퍼층(101)을 제거하기 위한 애싱(ashing) 및/또는 드라이 에치(dry etch)과 같은 식각 공정에 의해 표면이 불규칙하게 변질될 수 있다. 도 4의 확대도와 같이, 유기버퍼층(101)을 제거하기 위한 공정을 거친 기판(100)의 제2 면(100b)의 표면 거칠기는 상기 공정을 거치지 않은 기판(100)의 제1 면(100a)의 표면 거칠기에 비해 클 수 있다. 즉, 제2 면(100b)의 표면이 제1 면(100a)의 표면보다 더욱 불규칙하고 거칠게 형성될 수 있다.

또한, 상기 공정 중 에칭 가스에 반응한 기판(100)의 제2 면(100b)의 물질 성분(100S)은 기판(100)의 제1 면(100a)의 물질 성분과 상이할 수 있다. 이러한 특징은 기판(100) 표면의 성분 분석을 통해 확인할 수 있다. 기판(100)의 제2 면(100b)의 물질 성분(100S)은 제2 면(100b)이 에칭 가스에 반응하여 에칭 가스 성분이 일부 잔존하는 것으로, 제2 면(100b)의 물질 성분(100S)과 제2 면(100b)으로부터 일정 깊이(D, depth)에 포함된 물질 성분은 서로 상이할 수 있다. 일 실시예로, 제2 면(100b)의 물질 성분(100S)은 특정 원소나 화합물에 한정되지 않으며, 에칭 가스에 따라 변경될 수 있다. 물론, 이 경우에도 제2 면(100b)의 물질 성분(100S)은 기판(100)을 형성하는 물질에는 최초에 포함되어 있지 않은 성분일 수 있다.

기판(100)의 제1 면(100a) 상에는 제2 도전패턴(CP2)이 배치될 수 있다. 일 실시예로, 제2 도전패턴(CP2)은 표시부(200)에 포함된 일 배선(예컨대, 데이터선(DL))이 연장된 것일 수도 있고, 일 배선과 접속하는 별개의 도전층일 수도 있다. 제2 도전패턴(CP2)은 기판(100)을 관통하는 콘택홀(CNT)을 통해 제1 도전패턴(CP1)과 접속할 수 있다.

기판(100)의 제2 면(100b) 상에는 제2 도전패턴(CP2)과 접속하는 인쇄회로기판(FPCB)이나 집적회로소자(IC칩)와 같은 전자 구조(300)가 배치될 수 있다. 비교예로서, 패드들 및 전자 구조가 기판의 전면(제1 면)에 배치되는 경우, 패드들 및 전자 구조가 위치하는 영역은 비표시영역으로 구비되어, 풀 디스플레이를 구현하는 데에 한계가 있다. 반면, 본 발명의 일 실시예의 경우 제1 도전패턴(CP1)이 기판(100)의 후면(제2 면)에 배치되어 전자 구조(300)를 기판(100)의 후면(제2 면)에 바로 배치할 수 있어, 표시영역(DA) 외곽의 비표시영역인 주변영역(PA)을 획기적으로 축소시킬 수 있다.

도 6 및 도 7은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다. 도 6 및 도 7은 도 3의 IV-IV' 선을 따라 취한 단면의 일 예일 수 있다.

도 6 및 도 7에 도시된 디스플레이 장치들(1', 1'')에 구비된 기판(100)은 다층 구조로 구비된다. 도 6 및 도 7에서는 기판(100)이 제1 베이스층(102) 및 제2 베이스층(104)을 포함하는 이중층 구조를 도시하나, 기판(100)은 삼중층 이상의 구조를 구비할 수도 있음을 물론이다.

도 6을 참조하면, 기판(100)은 순차적으로 적층된 제1 베이스층(102) 및 제2 베이스층(104)을 포함할 수 있다. 제1 도전패턴(CP1)은 기판(100)의 제2 면(100b)(즉, 제1 베이스층(102)의 일면) 측에 위치하고, 연결패턴(CP3)은 제1 베이스층(102)과 제2 베이스층(104) 사이에 위치하며, 제2 도전패턴(CP2)은 기판(100)의 제1 면(100a)(즉, 제2 베이스층(104)의 타면) 상에 위치할 수 있다. 연결패턴(CP3)은 제1 베이스층(102)을 관통하는 제1 콘택홀(CNT1)을 통해 제1 도전패턴(CP1)과 접속하고, 제2 도전패턴(CP2)은 제2 베이스층(104)을 관통하는 제2 콘택홀(CNT2)을 통해 연결패턴(CP3)과 접속할 수 있다.

제1 도전패턴(CP1)은 기판(100)의 제2 면(100b)을 통해 외부로 노출될 수 있다. 전자 구조(300)는 상기와 같이 노출된 제1 도전패턴(CP1)과 전기적으로 접속할 수 있다.

한편 도 7을 참조하면, 제1 도전패턴(CP1)은 기판(100)의 제2 면(100b)을 통해 외부로 노출되되, 기판(100)의 제2 면(100b)과 맞닿아 구비된 유기버퍼층(101)에 형성된 개구(101OP)를 통해 외부로 노출될 수 있다. 도시되지는 않았으나, 이 경우 개구(101OP)의 단차로 인해 전자 구조(300)는 범프와 같은 도전물질층(310)을 매개로 제1 도전패턴(CP1)과 전기적으로 접속할 수 있다.

이하 도 8a 내지 도 8g를 참조하여 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법에 대해 상세히 설명한다.

도 8a 내지 도 8g는 본 발명의 일 실시예에 따른 디스플레이 장치의 제조방법의 각 단계를 개략적으로 도시하는 단면도들이다. 도 8a 내지 도 8g의 제조방법은 도 5의 디스플레이 장치에 대응한다.

먼저 도 8a를 참조하면, 캐리어기판(10) 상에 유기버퍼층(101)을 형성할 수 있다. 캐리어기판(10)의 복수의 화소들이 배치될 표시영역(DA)과 외곽의 주변영역(PA)으로 구분될 수 있다. 유기버퍼층(101)과, 후술할 제1 베이스층(102) 및 제2 베이스층(104)은 기판(100)의 적어도 일부를 구성하는 구조로서, 캐리어기판(10)의 전면(全面)에 형성될 수 있다.

유기버퍼층(101)은 예컨대, 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다.

일 실시예로, 유기버퍼층(101)의 두께(t)는 제1 베이스층(102) 및 제2 베이스층(104)의 두께보다 얇을 수 있다. 이는 유기버퍼층(101)은 제조 과정 중 일부 또는 전부가 제거되는 층이기 때문이다. 유기버퍼층(101)의 두께(t)는 수㎛ 내의 범위에서 선택될 수 있다. 일 실시예로, 유기버퍼층(101)의 두께(t)는 약 0.5㎛ 내지 2㎛로 형성될 수 있다.

유기버퍼층(101) 상에는 도 8b와 같이 제1 도전패턴(CP1)이 형성될 수 있다. 제1 도전패턴(CP1)은 전자 구조(300)와 같은 모듈이 접속되는 패드들을 의미할 수 있다. 도 8b에서는 제1 도전패턴(CP1)이 주변영역(PA) 상에 형성된 구조를 도시하고 있으나, 다른 실시예로 제1 도전패턴(CP1)은 표시영역(PA) 상에 배치될 수도 있다. 제1 도전패턴(CP1)은 예컨대, 도전성 등을 고려하여 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘(Mo), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.

제1 도전패턴(CP1) 상에는 도 8c와 같이 제1 베이스층(102)이 형성될 수 있다. 제1 베이스층(102)은 제1 도전패턴(CP1)을 덮도록 캐리어기판(10)의 전면(全面)에 형성될 수 있다.

제1 베이스층(102) 상에는 연결패턴(CP3)이 형성될 수 있다. 연결패턴(CP3)은 제1 베이스층(102)에 형성된 제1 콘택홀(CNT1)을 통해 제1 도전패턴(CP1)과 접속될 수 있다. 제1 콘택홀(CNT1)은 연결패턴(CP3)을 형성하기에 앞서, 제1 베이스층(102)을 관통하여 제1 도전패턴(CP1)의 일부가 외부로 노출되도록 패터닝될 수 있다.

연결패턴(CP3)은 제1 도전패턴(CP1)과 후술할 제2 도전패턴(CP2)을 전기적으로 연결하기 위한 구조로서, 평면 상에서 다양한 형상을 구비할 수 있다. 일 실시예로, 연결패턴(CP3)은 복수의 도전라인들을 포함할 수 있으며, 복수의 도전라인들은 평면 또는 단면 상에서 팬아웃(Fan-out) 형상을 가질 수 있다. 연결패턴(CP3)은 예컨대, 도전성 등을 고려하여 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘(Mo), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.

연결패턴(CP3) 상에는 도 8d와 같이 제2 베이스층(104)이 형성될 수 있다. 제2 베이스층(104)은 연결패턴(CP3)을 덮도록 배치될 수 있다.

제1 베이스층(102) 및 제2 베이스층(104)은 예컨대, 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate) 또는 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate)와 같은 고분자 수지를 포함할 수 있다. 제1 베이스층(102)과 제2 베이스층(104)은 동일 물질로 형성될 수도 있고, 다른 실시예로 서로 상이한 물질로 형성될 수도 있다.

제2 베이스층(104)에는 연결패턴(CP3)의 일부를 노출하는 제2 콘택홀(CNT2)을 형성할 수 있다.

제1 베이스층(102) 및 제2 베이스층(104)은 기판(100)의 적어도 일부를 구성할 수 있다. 도시되지는 않았으나, 제1 베이스층(102)과 제2 베이스층(104) 사이에는 무기버퍼층이 배치될 수도 있다.

제2 베이스층(104) 상의 표시영역(DA)에는 도 8e와 같이 표시부(200)가 형성될 수 있다. 도 8e에서는 편의상 표시부(200)의 적층 구조는 생략하였으나, 표시부(200)는 무기 절연 물질을 포함하는 무기층들, 유기 절연 물질을 포함하는 유기층들, 도전 물질을 포함하는 도전층들이 적층되고, 패터닝되어 형성된 구조를 가질 수 있다. 표시부(200)는 박막트랜지스터 및 스토리지 커패시터를 포함하는 화소회로(PC) 및 이에 전기적으로 연결된 유기발광다이오드(organic light-emitting diode, OLED)와 같은 표시요소를 포함할 수 있다. 표시부(200)의 구조에 관해서는 후술할 도 9에서 상세히 설명한다.

제2 베이스층(104) 상에는 제2 도전패턴(CP2)이 형성될 수 있다. 제2 도전패턴(CP2)은 표시부(200)에 포함된 도전 물질을 포함하는 도전층들 중 어느 하나와 동일 공정으로 형성될 수 있다. 일 실시예로, 제2 도전패턴(CP2)은 도 9에 도시된 박막트랜지스터(TFT)의 게이트전극(GE) 또는 스토리지 커패시터(Cst)의 상부전극(CE2)과 동일 물질을 포함할 수 있다. 제2 도전패턴(CP2)은 예컨대, 도전성 등을 고려하여 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca), 몰리브데넘(Mo), 구리(Cu) 중 하나 이상의 물질을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다.

그 후, 캐리어기판(10)을 분리할 수 있다. 캐리어기판(10)을 분리한 후, 도 8f와 같이 유기버퍼층(101)을 식각하는 공정을 거칠 수 있다. 식각 공정은 예컨대, 애싱(ashing) 및/또는 드라이 에치(dry etch) 방법을 사용할 수 있다. 일 실시예로, 유기버퍼층(101)은 전부 또는 일부 제거될 수 있다. 유기버퍼층(101)의 일부가 제거되는 경우, 유기버퍼층(101)에는 제1 도전패턴(CP1)을 노출하기 위한 개구(101OP, 도 7)가 형성될 수 있다.

도 8g는 유기버퍼층(101)이 전부 제거된 후 구조를 도시한다. 도 8g의 확대도를 참조하면, 유기버퍼층(101)을 제거하기 위한 공정을 거친 기판(100)의 제2 면(100b)의 표면 거칠기는 상기 공정을 거치지 않은 기판(100)의 제1 면(100a)의 표면 거칠기에 비해 클 수 있다. 즉, 제2 면(100b)의 표면이 제1 면(100a)의 표면보다 더욱 불규칙하고 거칠게 형성될 수 있다.

또한, 식각 공정 중 에칭 가스에 반응한 기판(100)의 제2 면(100b)의 물질 성분(100S)은 기판(100)의 제1 면(100a)의 물질 성분과 상이할 수 있다. 이러한 특징은 기판(100) 표면의 성분 분석을 통해 확인할 수 있다. 기판(100)의 제2 면(100b)의 물질 성분(100S)은 제2 면(100b)이 에칭 가스에 반응하여 에칭 가스 성분이 일부 잔존하는 것으로, 제2 면(100b)의 물질 성분(100S)과 제2 면(100b)으로부터 일정 깊이(D, depth)에 포함된 물질 성분은 서로 상이할 수 있다. 제2 면(100b)의 물질 성분(100S)은 특정 원소나 화합물에 한정되지 않으며, 에칭 가스에 따라 변경될 수 있다. 물론, 이 경우에도 제2 면(100b)의 물질 성분(100S)은 기판(100)을 형성하는 물질에는 최초에 포함되어 있지 않은 성분일 수 있다.

상기 제조과정을 통해 기판(100)의 제2 면(100b) 측으로 노출된 제1 도전패턴(CP1)은 전자 구조(300)와 전기적으로 접속될 수 있다.

도 9 및 도 10은 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.

도 9를 참조하면, 기판(100) 상에는 불순물이 박막트랜지스터(TFT)의 반도체층(Act)으로 침투하는 것을 방지하기 위해 형성된 버퍼층(201)이 형성될 수 있다. 버퍼층(201)은 실리콘나이트라이드, 실리콘옥시나이트라이드 및 실리콘옥사이드와 같은 무기절연물을 포함할 수 있으며, 전술한 무기절연물을 포함하는 단층 또는 다층일 수 있다.

버퍼층(201) 상에는 화소회로(PC)가 배치될 수 있다. 화소회로(PC)는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함한다. 박막트랜지스터(TFT)는 반도체층(Act), 게이트전극(GE) 및 소스전극(SE) 및/또는 드레인전극(DE)(즉, 전극층)을 포함할 수 있다.

일 실시예로, 도 9에 도시된 박막트랜지스터(TFT)는 도 2을 참조하여 설명한 구동 박막트랜지스터에 대응할 수 있다. 도 9에는 도시되지 않았으나 화소회로(PC)의 데이터라인(DL)은 화소회로(PC)에 포함된 스위칭 박막트랜지스터와 전기적으로 연결된다. 본 실시예에서는 게이트전극(GE)이 게이트절연층(203)을 가운데 두고 반도체층(Act) 상에 배치된 탑 게이트 타입을 도시하였으나, 다른 실시예에 따르면 박막트랜지스터(TFT)는 바텀 게이트 타입일 수 있다.

반도체층(Act)은 폴리 실리콘을 포함할 수 있다. 또는, 반도체층(Act)은 비정질(amorphous) 실리콘을 포함하거나, 산화물 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 선택적 실시예로, 화소회로(PC)는 복수의 반도체층(Act)을 포함할 수 있으며, 이때 일부 반도체층(Act)은 폴리 실리콘을 포함하고, 다른 일부 반도체층(Act)은 산화물 반도체를 포함할 수도 있다.

게이트전극(GE)은 저저항 금속 물질을 포함할 수 있다. 게이트전극(GE)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.

반도체층(Act)과 게이트전극(GE) 사이의 게이트절연층(203)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드 및 하프늄옥사이드 등과 같은 무기절연물을 포함할 수 있다. 게이트절연층(203)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.

반도체층(Act)과 전기적으로 연결되는 연결전극인 소스전극(SE) 및/또는 드레인전극(DE)은 데이터라인(DL)과 동일한 층 상에 위치할 수 있으며, 동일한 물질을 포함할 수 있다. 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)은 전도성이 좋은 재료를 포함할 수 있다. 소스전극(SE) 및 드레인전극(DE)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 소스전극(SE), 드레인전극(DE) 및 데이터라인(DL)은 Ti/Al/Ti의 다층으로 형성될 수 있다.

스토리지 커패시터(Cst)는 제1 층간절연층(205)을 사이에 두고 중첩하는 하부전극(CE1)과 상부전극(CE2)을 포함할 수 있다. 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩될 수 있다. 이와 관련하여, 도 8은 박막트랜지스터(TFT)의 게이트전극(GE)이 스토리지 커패시터(Cst)의 하부전극(CE1)인 것을 도시하고 있다. 다른 실시예로서, 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩하지 않을 수 있다. 스토리지 커패시터(Cst)는 제2 층간절연층(207)으로 커버될 수 있다. 스토리지 커패시터(Cst)의 상부전극(CE2)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.

제1 층간절연층(205) 및 제2 층간절연층(207)은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드, 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드 등과 같은 무기절연물을 포함할 수 있다. 제1 층간절연층(205) 및 제2 층간절연층(207)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.

도시되어 있지는 않으나, 선택적 실시예로 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)는 무기절연층(미도시)으로 커버될 수 있다. 무기절연층은 디스플레이 장치의 제조 공정에서 알루미늄과 같이 에천트에 의해 손상될 수 있는 금속을 포함하는 배선 등이 에칭 환경에 노출되는 것을 방지할 수 있다. 무기절연층은 소스전극(SE) 및 드레인전극(DE)을 덮으며 제2 층간절연층(207)과 제1 유기절연층(209) 사이에 개재될 수 있다.

무기절연층은 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 등과 같은 무기절연물을 포함할 수 있으며, 단층 또는 다층으로 형성될 수 있다. 일 실시예로, 무기절연층은 실리콘나이트라이드 (SiN_X)를 포함할 수 있다. 무기절연층은 약 500Å 이상의 두께를 가질 수 있다. 또 다른 실시예로, 무기절연층은 1,000Å 이상이거나, 1,500Å 이상이거나, 2,000Å 이상이거나, 2,500Å 이상이거나, 3,000Å 이상이거나, 3,500Å 이상이거나, 4,000Å 이상이거나, 4,500Å 이상이거나, 5,000Å 이상이거나, 5,500Å 이상이거나, 6,000Å 이상이거나, 6,500Å 이상일 수 있다. 또는, 무기절연층은 7,000Å 내지 10,000Å의 두께를 가질 수 있다.

제1 유기절연층(209)은 박막트랜지스터(TFT) 상에 배치될 수 있다. 제1 유기절연층(209)은 상면이 대략 편평한 면을 포함할 수 있다.

화소회로(PC)는 화소전극(221)과 전기적으로 연결될 수 있다. 예컨대, 도 8에 도시된 바와 같이 박막트랜지스터(TFT)와 화소전극(221) 사이에는 콘택메탈층(CM)(즉, 제2 전극층)이 개재될 수 있다. 콘택메탈층(CM)은 제1 유기절연층(209)에 형성된 콘택홀을 통해 박막트랜지스터(TFT)와 접속할 수 있으며, 화소전극(221)은 콘택메탈층(CM) 상의 제2 유기절연층(211)에 형성된 콘택홀을 통해 콘택메탈층(CM)에 접속할 수 있다. 콘택메탈층(CM)은 몰리브데넘(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 콘택메탈층(CM)은 Ti/Al/Ti의 다층으로 형성될 수 있다.

제1 유기절연층(209) 및 제2 유기절연층(211)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자, 및 이들의 블렌드와 같은 유기 절연물을 포함할 수 있다. 일 실시예로, 제1 유기절연층(209) 및 제2 유기절연층(211)은 폴리이미드를 포함할 수 있다.

화소전극(221)은 제2 유기절연층(211) 상에 형성될 수 있다. 화소전극(221)은 인듐틴옥사이드(ITO; indium tin oxide), 인듐징크옥사이드(IZO; indium zinc oxide), 징크옥사이드(ZnO; zinc oxide), 인듐옥사이드(In2O3: indium oxide), 인듐갈륨옥사이드(IGO; indium gallium oxide) 또는 알루미늄징크옥사이드(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 다른 실시예로, 화소전극(221)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In₂O₃로 형성된 막을 더 포함할 수 있다.

화소전극(221) 상에는 화소정의막(215)이 형성될 수 있다. 화소정의막(215)은 화소전극(221)의 상면을 노출하는 개구를 포함하되, 화소전극(221)의 가장자리를 커버할 수 있다. 화소정의막(215)은 유기 절연물을 포함할 수 있다. 또는, 화소정의막(215)은 실리콘나이트라이드(SiN_X)나 실리콘옥시나이트라이드(SiON) 또는 실리콘옥사이드(SiO_X)와 같은 무기절연물을 포함할 수 있다. 또는, 화소정의막(215)은 유기절연물 및 무기절연물을 포함할 수 있다.

중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1 기능층(222a) 및/또는 발광층(222b)의 위에 배치된 제2 기능층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.

제1 기능층(222a)은 단층 또는 다층일 수 있다. 예컨대 제1 기능층(222a)이 고분자 물질로 형성되는 경우, 제1 기능층(222a)은 단층구조인 홀 수송층(HTL, Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT, poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PAN, polyaniline)으로 형성할 수 있다. 제1 기능층(222a)이 저분자 물질로 형성되는 경우, 제1 기능층(222a)은 홀 주입층(HIL, Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.

한편, 제2 기능층(222c)은 언제나 구비되는 것은 아니다. 예컨대, 제1 기능층(222a)과 발광층(222b)을 고분자 물질로 형성하는 경우, 제2 기능층(222c)을 형성하는 것이 바람직하다. 제2 기능층(222c)은 단층 또는 다층일 수 있다. 제2 기능층(222c)은 전자 수송층(ETL, Electron Transport Layer) 및/또는 전자 주입층(EIL, Electron Injection Layer)을 포함할 수 있다.

중간층(222) 중 발광층(222b)은 표시영역(DA)에서 각 화소마다 배치될 수 있다. 발광층(222b)은 화소전극(221)과 대응하도록 패터닝될 수 있다. 발광층(222b)과 달리, 중간층(222) 중 제1 기능층(222a) 및/또는 제2 기능층(222c)은 표시영역(DA) 상에서 일체(一體)로 형성되며, 표시영역(DA)뿐만 아니라 중간영역(MA)에도 존재할 수 있다.

대향전극(223)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크로뮴(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(223)은 표시영역(DA)뿐만 아니라 중간영역(MA) 상에도 형성될 수 있다. 제1 기능층(222a), 제2 기능층(222c) 및 대향전극(223)은 열 증착법에 의해 형성될 수 있다.

캐핑층(230)은 대향전극(223) 상에 위치할 수 있다. 예컨대, 캐핑층(230)은 LiF를 포함할 수 있으며, 열 증착법에 의해 형성될 수 있다. 선택적 실시예로, 캐핑층(230)은 생략될 수 있다.

화소정의막(215) 상에는 스페이서(217)가 형성될 수 있다. 스페이서(217)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다. 또는, 스페이서(217)는 무기절연물을 포함하거나, 유기절연물 및 무기절연물을 포함할 수 있다.

스페이서(217)는 화소정의막(215)과 다른 물질을 포함하거나, 화소정의막(215)과 동일한 물질을 포함할 수 있다. 예컨대, 화소정의막(215)과 스페이서(217)는 하프톤 마스크를 이용한 마스크 공정에서 함께 형성될 수 있다. 일 실시예로서, 화소정의막(215) 및 스페이서(217)는 폴리이미드를 포함할 수 있다.

유기발광다이오드(OLED)는 봉지부재로 커버될 수 있다. 도 9에서는 유기발광다이오드(OLED)이 박막봉지층(240)와 같은 봉지부재로 커버된 것을 도시하나, 본 발명이 이에 한정되는 것은 아니다. 도 10과 같이, 유기발광다이오드(OLED)는 상부기판(500) 및 프릿(미도시)과 같은 봉지부재를 통해 외기로부터 차단될 수 있다.

박막봉지층(240)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있으며, 도 9는 박막봉지층(240)이 제1 및 제2 무기봉지층(241, 243) 및 이들 사이에 개재된 유기봉지층(242)을 포함하는 것을 도시한다. 다른 실시예에서 유기봉지층의 개수와 무기봉지층의 개수 및 적층 순서는 변경될 수 있다.

제1 무기봉지층(241) 및 제2 무기봉지층(243)은 알루미늄옥사이드, 티타늄옥사이드, 탄탈륨옥사이드, 하프늄옥사이드, 징크옥사이드, 실리콘옥사이드, 실리콘나이트라이드, 실리콘옥시나이트라이드 하나 이상의 무기물을 포함할 수 있다. 제1 무기봉지층(241) 및 제2 무기봉지층(243)은 전술한 물질을 포함하는 단일 층 또는 다층일 수 있다.

유기봉지층(242)은 모노머(monomer)계열의 물질 또는 폴리머(polymer)계열의 물질을 포함할 수 있다. 폴리머 계열의 소재로는 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다. 일 실시예로, 유기봉지층(242)은 아크릴레이트(acrylate)를 포함할 수 있다.

제1 무기봉지층(241) 및 제2 무기봉지층(243)의 두께는 서로 다를 수 있다. 제1 무기봉지층(241)의 두께가 제2 무기봉지층(243)의 두께 보다 클 수 있다. 또는, 제2 무기봉지층(243)의 두께가 제1 무기봉지층(241)의 두께 보다 크거나, 제1 무기봉지층(241) 및 제2 무기봉지층(243)의 두께는 서로 동일할 수 있다.

도 11 및 도 12는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 개략적으로 도시하는 단면도들이다.

도 11 및 도 12는 표시부(200)의 일 배선(예컨대, 데이터선(DL) 및 스캔선(SL))이 기판(100)의 제2 면(100a)(후면)의 패드부(예컨대, 제1 도전패턴(CP1)) 또는 회로부(예컨대, 제1 또는 제2 스캔 구동회로(110, 120))로 연결되는 구조를 도시한다.

한편, 버퍼층(201)과 게이트절연층(203)은 기판(100)의 에지(100e)까지 연장될 수 있다. 제2 도전패턴(CL2)은 게이트절연층(203) 상에 위치할 수 있고, 이 경우 제2 도전패턴(CL2)은 게이트전극(GE)과 동일 물질을 포함할 수 있다. 다른 실시예로, 제2 도전패턴(CL2)은 주변영역(PA)으로 연장된 제1 층간절연층(205) 상에 위치할 수 있고, 이 경우 제2 도전패턴(CL2)은 스토지리 커패시터(Cst)의 상부전극(CE2)과 동일 물질을 포함할 수 있다. 또 다른 실시예로, 제2 도전패턴(CL2)은 복수의 도전라인들을 포함하며, 복수의 도전라인들은 게이트전극(GE)과 동일 물질을 포함하는 도전라인들과 상부전극(CE2)과 동일 물질을 포함하는 도전라인들이 서로 교번하여 배치될 수 있다.

제2 도전패턴(CL2)은 화소회로(PC)에 포함된 신호선 또는 전압선과 접속된 것일 수 있다. 일 실시예로, 제2 도전패턴(CL2)은 데이터선(DL)과 접속할 수 있다. 데이터선(DL)과 제2 도전패턴(CL2)은 제1 및 제2 층간절연층(205, 207)에 정의된 콘택홀을 통해 서로 전기적으로 접속될 수 있다.

제2 도전패턴(CL2)은 게이트절연층(203), 버퍼층(201) 및 제2 베이스층(104)을 관통하는 제2 콘택홀(CNT2)을 통해 하부의 연결패턴(CL3)과 접속할 수 있다. 연결패턴(CL3)은 제1 베이스층(102)을 관통하는 제1 콘택홀(CNT1)을 통해 제1 도전패턴(CL1)과 접속할 수 있다.

연결패턴(CL3)을 통해 제2 도전패턴(CL2)과 제1 도전패턴(CL1)이 전기적으로 연결될 수 있다. 도 11에서 연결패턴(CP3)의 일측은 제2 도전패턴(CP2)과 접속하고, 연결패턴(CP3)의 타측은 제1 도전패턴(CL1)과 접속할 수 있다.

제1 베이스층(102) 상에 배치된 연결패턴(CL3)은, 평면 상에서 다양한 형상을 가질 수 있다. 본 실시예에서 연결패턴(CL3)은 데이터선(DL)과 전기적으로 연결되므로, 연결패턴(CL3)은 평면 상에서 도 1b와 같이 팬-아웃(fan-out) 형상을 가질 수 있다.

전자 구조(300)는 도전물질층(310)을 매개로 제1 도전패턴(CL1)에 전기적으로 연결될 수 있다. 전자 구조(300)는 각 화소에 데이터 신호를 제공할 수 있는 데이터 드라이버를 포함할 수 있다. 일 실시예로, 전자 구조(300)는 전술한 데이터 드라이버, 제1전원전압 또는/및 제2전원전압을 제공하는 배선들, 및 다양한 제어 신호를 화소들에 제공할 수 있는 회로 구조를 포함할 수 있다. 전자 구조(300)는 IC(integrated circuit)의 형태이거나, FPCB(연성 회로기판) 형태일 수 있다.

도전물질층(310)은 전자 구조(300)에 포함된 범프일 수 있다. 예컨대 전자 구조(300)는 하단에 구비된 범프가 제1 도전패턴(CL1)과 직접 컨택함으로써 제1 도전패턴(CL1)과 전기적으로 연결될 수 있다. 또는, 도전물질층(310)은 이방성도전필름과 같은 도전성 접착층일 수 있다. 이 경우, 전자 구조(300)의 범프는 이방성 도전필름인 도전물질층(310)에 포함된 도전볼에 컨택할 수 있고, 이 도전볼이 제1 도전패턴(CL1)에 컨택함으로써, 전자 구조(300)가 제1 도전패턴(CL1)와 전기적으로 연결될 수 있다.

도 11에서는 전자 구조(300)로서, 데이터 드라이버를 포함하는 집적회로(IC)가 칩의 형태로, 도전물질층(310)을 통해 제1 도전패턴(CL1)에 전기적으로 연결된 것을 도시한다. 이때, 도전물질층(310)은 집적회로(IC)의 일부에 해당하는 집적회로(IC)의 범프이거거나, 도전볼을 포함하는 이방성도전필름일 수 있다. 집적회로(IC)에는 전술한 데이터 드라이버뿐만 아니라 전원전압들을 인가하기 위한 배선들, 및 회로구조들이 구비될 수 있다. 다른 실시예로, 이방성도전필름을 포함하는 도전물질층(310)을 통해 연성회로기판(FPCB)이 제1 도전패턴(CL1)에 전기적으로 연결될 수도 있다.

도 12를 참조하면, 표시부(200)에 포함된 스캔선(SL)은 연결패턴(CL3)을 통해 제1 스캔 구동회로(110)(또는 제2 스캔 구동회로(120))와 전기적으로 연결된다. 도 12에서는 스캔선(SL)이 제2 도전패턴(CL2)과 일체(一體)로 구비된 실시예를 도시하나, 다른 실시예로 스캔선(SL)은 별개의 층으로 구비된 제2 도전패턴(CL2)과 콘택홀을 통해 접속될 수도 있다.

제2 도전패턴(CL2)은 제2 콘택홀(CNT2)을 통해 연결패턴(CL3)과 전기적으로 연결된다. 연결패턴(CL3)은 제1 스캔 구동회로(110)(또는 제2 스캔 구동회로(120))에 포함된 제1 도전패턴(CL1)과 제1 콘택홀(CNT1)을 통해 전기적으로 연결될 수 있다. 일 실시예로, 도 12에서 제1 도전패턴(CL1)은 제1 스캔 구동회로(110)(또는 제2 스캔 구동회로(120))에 포함된 박막트랜지스터(TFT)의 반도체층일 수 있다.

도 12에 도시된 것과 같이, 제1 베이스층(102)은 제1 스캔 구동회로(110) 및/또는 제2 스캔 구동회로(120)를 포함하며, 상기 구동회로는 박막트랜지스터(TFT) 등을 포함한다. 따라서, 도시되지는 않았으나, 제1 베이스층(102)은 무기막 또는 유/무기 복합막으로 구비될 수 있으며, 다층 구조로 형성될 수 있다.

한편, 도 12에서는 스캔선(SL)이 제1 스캔 구동회로(110)(또는 제2 스캔 구동회로(120))에 연결된 구조를 도시하고 있으나, 도 12의 구조는 발광제어선(EL)이 발광 구동회로에 연결되는 경우에도 동일하게 적용될 수 있음은 물론이다. 그 밖에도, 도 1b와 같이 기판(100)의 제2 면(100b) 측에 위치한 각종 회로부 및/또는 배선들에 연결되어야 하는 표시부(200)의 도전층들은 전술한 도 4, 도 6, 도 7, 도 11 및/또는 도 12와 같은 방식으로 연결될 수 있다.

도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 활용예이다.

도 13을 참조하면, 본 발명의 일 실시예에 따른 디스플레이 장치(1)는 복수 개 연결되어 하나의 대형 디스플레이 장치(1A)(tiled display)를 구현할 수 있다. 이와 같이 디스플레이 장치(1)를 복수 개 연결하는 경우, 연결부에서 경계영역(즉, 비표시 영역)이 생기게 된다. 비교예로, 디스플레이 장치가 기판의 전면에 표시영역 및 표시영역 외곽의 비표시영역을 동시에 구비하는 경우, 디스플레이 장치의 연결부 경계영역에서 비표시영역의 폭이 그대로 반영된다. 이는 대형 디스플레이 장치에서 화면이 분할된 상태로 시인되므로, 디스플레이 장치의 품질을 저하시키게 된다.

이에 본 발명의 일 실시예에 따른 디스플레이 장치(1)에서는 전자구조(300)와 연결되는 패드들인 제1 도전패턴(CL1)을 기판(100)의 후면(제2 면(100b))에 배치시키고, 기판(100)을 관통하여 기판(100)의 전면에 배치된 배선들인 제2 도전패턴(CL2)과 전기적으로 연결시킴으로써, 기판(100)의 제1 면(100a)(즉, 전면) 전체를 표시영역(DA)으로 구현할 수 있다. 또한, 상술한 전자구조(300) 및 패드뿐만 아니라, 표시영역(DA)에 배치할 수 없는 각종 구동회로 및 배선들 역시 기판(100)의 제2 면(100b)(즉, 후면) 측에 배치하여 표시영역(DA)과 중첩되도록 함으로써 기판(100)의 제1 면(100b)(즉, 전면) 전체를 표시영역(DA)으로 구현할 수 있어, 풀 디스플레이(full display)를 구현할 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것 이다.

1, 1', 1'': 디스플레이 장치
100: 기판
101: 유기버퍼층
102: 제1 베이스층
104: 제2 베이스층
CP1: 제1 도전패턴
CP2: 제2 도전패턴
CP3: 연결패턴
200: 표시부
300: 전자 구조

Claims (20)

1. 제1 면 및 상기 제1 면의 반대측에 위치한 제2 면을 가지며, 상기 제1 면에 정의된 표시영역 및 상기 제2 면에 정의된 비표시영역을 갖는, 기판;
   상기 기판의 상기 제1 면 상의 상기 표시영역에 배치되는, 복수의 표시요소들;
   상기 기판의 상기 표시영역과 중첩되도록 상기 제2 면 측에 배치되는, 구동회로부;
   상기 기판의 상기 제2 면 측에 위치한, 제1 도전패턴;
   상기 기판의 상기 제1 면 상에 위치하되, 상기 기판을 관통하는 콘택홀을 통해 상기 제1 도전패턴과 접속되는, 제2 도전패턴;을 포함하고,
   상기 제2 면의 표면거칠기는 상기 제1 면의 표면거칠기보다 큰, 디스플레이 장치.
2. 제1항에 있어서,
   상기 제1 면의 물질 성분은 상기 제2 면의 물질 성분과 상이한, 디스플레이 장치.
3. 제1항에 있어서,
   상기 제1 도전패턴은 상기 기판에 매립되도록 배치된, 디스플레이 장치.
4. 제3항에 있어서,
   상기 제1 도전패턴은 일면, 상기 일면과 반대되는 타면 및 상기 일면과 상기 타면을 연결하는 측면을 갖고,
   상기 제1 도전패턴의 상기 일면은 상기 기판의 상기 제1 면과 동일 평면 상에 위치하고,
   상기 제1 도전패턴의 상기 타면 및 상기 측면은 상기 기판과 직접 접촉하는, 디스플레이 장치.
5. 제1항에 있어서,
   상기 기판은, 제1 베이스층 및 상기 제1 베이스층의 상의 제2 베이스층을 포함하고,
   상기 디스플레이 장치는, 상기 제1 베이스층과 상기 제2 베이스층 사이에 개재되어 상기 제1 도전패턴과 상기 제2 도전패턴을 전기적으로 연결하는 연결패턴을 더 포함하는, 디스플레이 장치.
6. 제5항에 있어서,
   상기 제1 도전패턴과 상기 연결패턴은 상기 제1 베이스층에 정의된 제1 콘택홀을 통해 서로 접속하고,
   상기 연결패턴과 상기 제2 도전패턴은 상기 제2 베이스층에 정의된 제2 콘택홀을 통해 서로 접속하는, 디스플레이 장치.
7. 제1항에 있어서,
   상기 제2 면에 배치되어 상기 표시영역과 중첩하도록 상기 제1 도전패턴과 전기적으로 접속되는 전자 구조를 더 포함하는, 디스플레이 장치.
8. 제1항에 있어서,
   상기 표시영역에서 제1 방향을 따라 연장된 복수의 제1 신호선들 및 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 복수의 제2 신호선들을 더 포함하고,
   상기 제2 도전패턴은 상기 복수의 제1 신호선들 또는 상기 복수의 제2 신호선들과 각각 연결되는, 디스플레이 장치.
9. 제8항에 있어서,
   상기 표시영역에 위치하며 상기 복수의 표시요소들에 각각 연결되는 복수의 화소회로들을 더 포함하고,
   상기 복수의 화소회로들 각각은,
   반도체층, 상기 반도체층과 적어도 일부가 중첩하는 게이트전극 및 상기 반도체층과 연결된 전극층을 포함하는 박막트랜지스터; 및
   상기 게이트전극의 적어도 일부에 대응하는 하부전극 및 상기 하부전극 상의 상부전극을 포함하는 스토리지 커패시터;를 포함하고,
   상기 제2 도전패턴은 상기 게이트전극, 상기 전극층, 상기 하부전극 및 상기 상부전극 중 적어도 하나와 동일 물질을 포함하는, 디스플레이 장치.
10. 제8항에 있어서,
    상기 복수의 제2 신호선들은 상기 제2 도전패턴을 통해 상기 구동회로부와 전기적으로 연결되는, 디스플레이 장치.
11. 제1항에 있어서,
    상기 기판의 상기 표시영역과 중첩되도록 상기 제2 면 측에 배치되는 전원공급배선을 더 포함하는, 디스플레이 장치.
12. 유기버퍼층, 상기 유기버퍼층 상의 제1 베이스층 및 상기 제1 베이스층 상의 제2 베이스층을 포함하는, 기판;
    상기 제2 베이스층 상에 배치되는, 복수의 표시소자들;
    상기 유기버퍼층과 상기 제1 베이스층 사이에 위치한, 제1 도전패턴;
    상기 제1 베이스층과 상기 제2 베이스층 사이에 개재되되 상기 제1 베이스층에 정의된 제1 콘택홀을 통해 상기 제1 도전패턴과 접속된, 연결패턴;
    상기 제2 베이스층 상부에 위치하되 상기 제2 베이스층에 정의된 제2 콘택홀을 통해 상기 연결패턴과 접속된, 제2 도전패턴; 및
    상기 제1 도전패턴과 전기적으로 접속되는, 전자 구조;를 구비하고,
    상기 유기버퍼층은 상기 제1 도전패턴의 적어도 일부를 외부로 노출하는 개구를 갖는, 디스플레이 장치.
13. 제12항에 있어서,
    상기 전자 구조는 상기 개구를 통해 노출된 제1 도전패턴과 직접 접촉하는, 디스플레이 장치.
14. 캐리어기판 상에 유기버퍼층을 형성하는 단계;
    상기 유기버퍼층 상에 제1 도전패턴을 형성하는 단계;
    상기 유기버퍼층 상에 상기 제1 도전패턴을 덮는 제1 베이스층을 형성하는 단계;
    상기 제1 베이스층 상에 상기 제1 베이스층을 관통하는 제1 콘택홀을 통해 상기 제1 도전패턴과 접속하는 연결패턴을 형성하는 단계; 및
    상기 제1 베이스층 상부에 상기 제1 도전패턴과 중첩하도록 복수의 화소회로들 및 상기 복수의 화소회로들과 각각 연결된 복수의 표시요소들을 포함하는 표시부를 형성하는 단계;
    상기 캐리어기판으로부터 상기 유기버퍼층을 분리시키는 단계;
    상기 유기버퍼층의 적어도 일부를 제거하여 상기 제1 도전패턴을 외부로 노출시키는 단계; 및
    외부로 노출된 상기 제1 도전패턴에 전자 구조를 부착시키는 단계;
    를 포함하는, 디스플레이 장치의 제조방법.
15. 제14항에 있어서,
    상기 표시부를 형성하는 단계 이전에,
    상기 제1 베이스층 상에 상기 연결패턴을 덮는 제2 베이스층을 형성하는 단계; 및
    상기 제2 베이스층 상에 상기 제2 베이스층을 관통하는 제2 콘택홀을 통해 상기 연결패턴과 접속하는 제2 도전패턴을 형성하는 단계;
    를 더 포함하는, 디스플레이 장치의 제조방법.
16. 제15항에 있어서,
    상기 제1 도전패턴을 외부로 노출시키는 단계에 있어서,
    상기 유기버퍼층은 전체가 제거되어 상기 제1 베이스층의 일면이 외부로노출되는, 디스플레이 장치의 제조방법.
17. 제16항에 있어서,
    상기 제1 베이스층의 제1 면의 표면거칠기는 상기 제1 면과 반대되는 상기 제1 베이스층의 제2 면의 표면거칠기보다 큰, 디스플레이 장치의 제조방법.
18. 제16항에 있어서,
    상기 제1 도전패턴은 상기 제1 베이스층에 매립되도록 형성되는, 디스플레이 장치의 제조방법.
19. 제18항에 있어서,
    외부로 노출된 상기 제1 도전패턴의 일면은 상기 제1 베이스층의 제1 면과 동일 평면 상에 위치하는, 디스플레이 장치의 제조방법.
20. 제15항에 있어서,
    상기 제1 도전패턴을 외부로 노출시키는 단계에 있어서,
    상기 유기버퍼층은 상기 제1 도전패턴의 적어도 일부에 대응하는 개구를 형성하는, 디스플레이 장치의 제조방법.

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