KR20200037889A - 표시모듈 - Google Patents

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김재현
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Abstract

표시장치는 표시 소자들 상에 배치된 상부 절연층을 포함한다. 상기 상부 절연층은 표시소자들의 제2 전극 상에 배치되고 상기 제2 전극에 접촉하는 제1 유기층, 상기 제1 유기층 상에 배치되고 상기 제1 유기층에 접촉하는 제1 무기층, 상기 제1 무기층 상에 배치되고 상기 제1 무기층에 접촉하는 제2 유기층 및 상기 제2 유기층 상에 배치되고 상기 제2 유기층에 접촉하는 제2 무기층을 포함한다. 상기 제1 무기층은 두께가 균일하고, 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함한다.

Description

표시모듈{DISPLAY MODULE}
본 발명은 표시모듈에 관한 것으로, 좀 더 상세히는 박막들을 포함하는 표시모듈에 관한 것이다.
표시 장치는 이미지를 표시하는 장치로서, 최근 유기 발광 표시 장치(organic light emitting diode display)가 주목받고 있다.
유기 발광 표시 장치는 자체 발광 특성을 가지며, 액정 표시 장치(liquid crystal display device)와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있다. 또한, 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타낸다.
본 발명의 목적은 불량이 감소된 표시모듈을 제공하는 것이다.
본 발명의 일 실시예에 다른 표시모듈은 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층 각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하고, 상기 표시영역에 배치된 표시 소자들 및 상기 표시 소자들 상에 배치된 상부 절연층을 포함한다. 상기 상부 절연층은, 상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하는 제1 유기층, 상기 제1 유기층 상에 배치되고 상기 제1 유기층에 접촉하는 제1 무기층, 상기 제1 무기층 상에 배치되고 상기 제1 무기층에 접촉하는 제2 유기층 및 상기 제2 유기층 상에 배치되고 상기 제2 유기층에 접촉하는 제2 무기층을 포함한다. 상기 제1 무기층은 두께가 균일하고, 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함한다.
상기 제1 유기층은 상기 제1 무기층보다 큰 굴절률을 가질 수 있다.
상기 제1 유기층의 굴절률은 1.8 내지 1.9일 수 있다.
상기 제1 무기층은 실리콘 옥시나이트라이드층을 포함할 수 있다.
상기 제1 무기층은 실리콘 옥시나이트라이드층, 실리콘 옥사이드층, 및 실리콘 나이트라이드층 중 어느 하나일 수 있다.
상기 제1 유기층의 두께는 상기 제1 무기층의 상기 제1 영역의 두께의 5% 내지 10% 일 수 있다.
상기 제1 유기층의 두께는 500Å 내지 900Å이고, 상기 제1 무기층의 제1 영역의 두께는 10000Å 내지 11000Å 일 수 있다.
상기 제2 영역 중 상기 표시영역에 중첩한 영역의 두께는 9500Å 내지 10500Å일 수 있다.
상기 제2 유기층은 아크릴 계열 모노머를 포함하고, 상기 제2 유기층의 두께는 3㎛ 내지 12㎛ 일 수 있다.
상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고, 평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 실질적으로 정렬될 수 있다.
상기 제2 무기층은 실리콘 나이트라이드를 포함할 수 있다.
상기 제2 무기층은 1.7 내지 2.0 의 굴절률을 갖고, 4500Å 내지 8000Å 의 두께를 가질 수 있다.
상기 제1 무기층과 상기 제2 무기층은 동일한 물질을 포함하고 동일한 굴절률을 가질 수 있다.
본 발명의 일 실시예에 따른 표시모듈은 상기 제2 무기층 상에 배치되고 상기 제2 무기층에 접촉하는 제3 무기층을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시모듈은 상기 제2 무기층 상에 배치되고 상기 제2 무기층에 접촉하는 제1 터치 절연층, 상기 제1 터치 절연층 상에 배치된 제1 도전패턴, 상기 제1 터치 절연층 상에 배치되고, 상기 제1 도전패턴을 커버하는 제2 터치 절연층, 상기 제2 터치 절연층 상에 배치되고 상기 제1 도전패턴과 연결된 제2 도전패턴, 및 상기 제2 터치 절연층 상에 배치되고, 상기 제2 도전패턴을 커버하는 제3 터치 절연층을 포함할 수 있다.
상기 제1 터치 절연층 및 상기 제2 터치 절연층은 무기물을 포함하고, 상기 제3 터치 절연층은 유기물을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시모듈은 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층, 상기 비표시영역에 배치되고, 상기 표시영역을 에워싸는 절연 댐 패턴, 상기 표시영역 배치되고 각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하는 표시 소자들, 및 상기 표시 소자들 상에 배치된 상부 절연층을 포함할 수 있다. 상기 상부 절연층은 상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하는 제1 유기층, 상기 제1 유기층 상에 배치되고 상기 제1 유기층에 접촉하는 제1 무기층, 상기 제1 무기층 상에 배치되고 상기 제1 무기층에 접촉하는 제2 유기층, 및 상기 제2 유기층 상에 배치되고 상기 제2 유기층에 접촉하는 제2 무기층을 포함할 수 있다. 상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고, 평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 실질적으로 정렬되고, 평면상에서 상기 제1 무기층의 엣지는 상기 제2 전극의 엣지 및 상기 제1 유기층의 엣지의 외측에 배치될 수 있다.
평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 상기 절연 댐 패턴의 내측에 배치되고, 평면상에서 상기 제1 무기층의 엣지는 상기 절연 댐 패턴의 외측에 배치될 수 있다.
상기 제1 무기층은 두께가 균일하고, 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시모듈은 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층, 각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하고, 상기 표시영역에 배치된 표시 소자들 및 상기 표시 소자들 상에 배치된 상부 절연층을 포함할 수 있다. 상기 상부 절연층은, 상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하며, 633nm의 파장에 대하여 1.8 내지 1.9의 굴절률을 갖는 유기층 및 상기 유기층 상에 배치되고 상기 유기층에 접촉하는 실리콘 옥시나이트라이드층을 포함할 수 있다. 상기 실리콘 옥시나이트라이드층은 두께가 균일하고 633nm의 파장에 대하여 1.61 내지 1.63의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함할 수 있다.
상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고, 평면상에서 상기 제2 전극의 엣지와 상기 유기층의 엣지는 실질적으로 정렬되고, 평면상에서 상기 실리콘 옥시나이트라이드층의 엣지는 상기 제2 전극의 엣지 및 상기 유기층의 엣지의 외측에 배치될 수 있다.
상술한 바에 따르면, 제1 무기막이 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시 나이트라이드 중 어느 하나를 포함함으로써 제1 유기막에 대한 결합력이 증가한다. 상부 절연층의 박리 현상이 감소된다.
상기 제1 무기막이 상술한 굴절률을 가짐으로써 제2 영역에서의 컬러 시프트 현상이 감소될 수 있다.
상기 제1 유기막이 상기 제2 전극과 실질적으로 정렬됨으로써 제1 유기막의 박리를 방지할 수 있다. 상기 제2 전극에 대한 결합력은 다른 절연층에 대한 결합력보다 크기 때문이다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시모듈의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 상부 절연층의 확대된 단면도이다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시모듈의 제조 단계를 도시한 도면이다.
도 6d는 본 발명의 일 실시예에 따른 표시모듈의 사시도이다.
도 6e는 본 발명의 일 실시예에 따른 제1 무기층의 두께 변화를 도시한 그래프이다.
도 7a는 본 발명의 일 실시예에 따른 입력감지유닛의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 입력감지유닛의 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 8b는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시모듈의 평면도이다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 상부 절연층의 확대된 단면도이다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다. 본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 표시모듈(DM)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 1a 및 도 1b에 도시된 것과 같이, 이미지(IM)가 표시되는 표시면(IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시모듈(DM)의 두께 방향은 제3 방향축(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향축들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.
본 실시예에 따른 표시모듈(DM)은 플렉서블 표시모듈일 수 있다. 그러나 이에 제한되지 않고, 본 발명에 따른 표시모듈은 플랫한 리지드 표시모듈(DM)일 수 도 있다. 본 실시예에 따른 표시모듈(DM)은 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 테블릿, 자동차 내비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 적용될 수 있다.
도 1a 및 도 1b에 도시된 것과 같이, 표시모듈(DM)은 이미지(IM)가 표시되는 표시영역(DM-DA) 및 표시영역(DM-DA)에 인접한 비표시영역(DM-NDA)을 포함한다. 비표시영역(DM-NDA)은 이미지가 표시되지 않는 영역이다. 일 예로써, 표시영역(DM-DA)은 사각형상일 수 있다. 비표시영역(DM-NDA)은 표시영역(DM-DA)을 에워싸을 수 있다. 다만, 이에 제한되지 않고, 표시영역(DM-DA)의 형상과 비표시영역(DM-NDA)의 형상은 상대적으로 디자인될 수 있다.
본 실시예에 따르면, 표시모듈(DM) 중 일부 영역이 밴딩될 수 있다. 표시모듈(DM)은 제1 비밴딩영역(NBA1), 제1 비밴딩영역(NBA1)과 제1 방향(DR1)에서 이격된 제2 비밴딩영역(NBA2), 및 제1 비밴딩영역(NBA1)과 제2 비밴딩영역(NBA2) 사이에 정의된 밴딩영역(BA)을 포함한다. 표시영역(DM-DA)은 제1 비밴딩영역(NBA1)에 포함될 수 있다. 비표시영역(DM-NDA)의 일부분들은 제2 비밴딩영역(NBA2)과 밴딩영역(BA)에 각각 대응하고, 표시영역(DM-DA)에 인접한 비표시영역(DM-NDA)의 일부는 제1 비밴딩영역(NBA1)에 포함된다.
밴딩영역(BA)은 제2 방향(DR2)으로 정의된 밴딩축(BX)을 따라 밴딩될 수 있다. 제2 비밴딩영역(NBA2)은 제1 비밴딩영역(NBA1)에 마주한다. 밴딩영역(BA)과 제2 비밴딩영역(NBA2)은 제1 비밴딩영역(NBA1)보다 작은 제2 방향(DR2)의 너비를 가질 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 2는 제1 방향축(DR1)과 제3 방향축(DR3)이 정의하는 단면을 도시하였다.
도 2에 도시된 것과 같이, 표시모듈(DM)은 표시패널(DP)과 입력감지유닛(TS, 또는 터치감지유닛)을 포함한다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 표시패널(DP)의 하면에 배치된 보호부재, 입력감지유닛(TS)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시패널(DP)은 발광형 표시패널일 수 있고, 특별히 제한되지 않는다. 예컨대, 표시패널(DP)은 유기발광 표시패널 또는 퀀텀닷 발광 표시패널일 수 있다. 유기발광 표시패널은 발광층이 유기발광물질을 포함한다. 퀀텀닷 발광 표시패널은 발광층이 퀀텀닷, 및 퀀텀로드를 포함한다. 이하, 표시패널(DP)은 유기발광 표시패널로 설명된다.
표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 입력감지유닛(TS)은 상부 절연층(TFL) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 배치되지 않는 것을 의미한다.
베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1a 및 도 1b를 참조하여 설명한 표시영역(DM-DA)과 비표시영역(DM-NDA)은 베이스층(SUB)에 동일하게 정의될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 중간 절연층과 회로 소자를 포함한다. 중간 절연층은 적어도 하나의 중간 무기막과 적어도 하나의 중간 유기막을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 적어도 유기발광 다이오드들을 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기막을 더 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 상부 절연층(TFL)에 대한 상세한 설명은 후술한다.
입력감지유닛(TS)은 외부입력의 좌표정보를 획득한다. 입력감지유닛(TS)은 다층구조를 가질 수 있다. 입력감지유닛(TS)은 단층 또는 다층의 도전층을 포함할 수 있다. 입력감지유닛(TS)은 단층 또는 다층의 절연층을 포함할 수 있다.
입력감지유닛(TS)은 예컨대, 정전용량 방식으로 외부입력을 감지할 수 있다. 본 발명에서 입력감지유닛(TS)의 동작방식은 특별히 제한되지 않고, 본 발명의 일 실시예에서 입력감지유닛(TS)은 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다.
본 발명의 일 실시예에서 입력감지유닛(TS)은 생략될 수 있다. 본 발명의 일 실시예에서 입력감지유닛(TS)은 별도로 제조되어 접착층에 의해 표시패널(DP)에 부착될 수도 있다.
도 3은 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 4는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 상부 절연층(TFL)의 확대된 단면도이다.
도 3에 도시된 것과 같이, 표시패널(DP)은 평면상에서 표시영역(DP-DA)과 비표시영역(DP-NDA)을 포함한다. 본 실시예에서 비표시영역(DP-NDA)은 표시영역(DP-DA)의 테두리를 따라 정의될 수 있다. 표시패널(DP)의 표시영역(DP-DA) 및 비표시영역(DP-NDA)은 도 1a 및 도 1b에 도시된 표시모듈(DM)의 표시영역(DM-DA) 및 비표시영역(DM-NDA)에 각각 대응한다.
표시패널(DP)은 도 1a 및 도 1b에 도시된 제1 비밴딩영역(NBA1), 제2 비밴딩영역(NBA2), 및 밴딩영역(BA)에 대응하는 제1 비밴딩영역(DP-N1), 제2 비밴딩영역(DP-N2), 및 밴딩영역(DP-B)을 포함할 수도 있다. 표시패널(DP)과 표시모듈(DM)의 대응하는 영역들은 반드시 동일할 필요는 없고, 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.
표시패널(DP)은 구동회로(GDC), 복수 개의 신호라인들(SGL) 및 복수 개의 화소들(PX)을 포함할 수 있다. 복수 개의 화소들(PX)은 표시영역(DP-DA)에 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 구동회로(GDC), 복수 개의 신호라인들(SGL), 및 화소 구동회로는 도 2에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
구동회로(GDC)는 주사 구동회로를 포함할 수 있다. 주사 구동회로(GDC)는 복수 개의 주사 신호들을 생성하고, 복수 개의 주사 신호들을 후술하는 복수 개의 주사 라인들(GL)에 순차적으로 출력한다. 주사 구동회로(GDC)는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
주사 구동회로(GDC)는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
복수 개의 신호라인들(SGL)은 주사 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 주사 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 복수 개의 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 주사 구동회로(GDC)에 제어신호들을 제공할 수 있다.
표시패널(DP)은 신호라인들(SGL)의 말단에 연결된 신호패드들(DP-PD)을 포함한다. 신호패드들(DP-PD)은 일종의 회로 소자일 수 있다. 비표시영역(DP-NDA) 중 신호패드들(DP-PD)이 배치된 영역은 패드영역(NDA-PD)으로 정의된다
표시패널(DP)은 절연 댐 패턴(DMP1, DMP2)을 포함할 수 있다. 도 3은 2개의 절연 댐 패턴(DMP1, DMP2)을 예시적으로 도시하였다. 2개의 절연 댐 패턴(DMP1, DMP2)은 비표시영역(DP-NDA)에 배치되고, 표시영역(DP-DA)을 에워싼다. 2개의 절연 댐 패턴(DMP1, DMP2)의 일부분은 패드영역(NDA-PD)과 나란할 수 있다.
표시패널(DP)은 뱅크(BNP)를 포함할 수 있다. 뱅크(BNP)는 표시영역(DP-DA)과 패드영역(NDA-PD) 사이에 배치될 수 있다. 뱅크(BNP)는 절연 댐 패턴(DMP1, DMP2)의 일부분 및 패드영역(NDA-PD)과 나란할 수 있다. 본 발명의 일 실시예에서 절연 댐 패턴(DMP1, DMP2)과 뱅크(BNP) 중 적어도 어느 하나는 생략될 수 있다.
도 4에는 어느 하나의 주사 라인(GL)과 어느 하나의 데이터 라인(DL), 및 전원 라인(PL)에 연결된 화소(PX)를 예시적으로 도시하였다. 화소(PX)의 구성은 이에 제한되지 않고 변형되어 실시될 수 있다.
유기발광 다이오드(OLED)는 전면 발광형 다이오드이거나, 배면 발광형 다이오드일 수 있다. 유기발광 다이오드(OLED)는 적어도 2개의 전극과 그 사이에 배치된 유기발광층을 포함한다. 화소(PX)는 유기발광 다이오드(OLED)를 구동하기 위한 화소 구동회로로써 제1 트랜지스터(T1, 또는 스위칭 트랜지스터), 제2 트랜지스터(T2, 또는 구동 트랜지스터), 및 커패시터(Cst)를 포함한다. 제1 전원 전압(ELVDD)은 제2 트랜지스터(T2)에 제공되고, 제2 전원 전압(ELVSS)은 유기발광 다이오드(OLED)에 제공된다. 제2 전원 전압(ELVSS)은 제1 전원 전압(ELVDD)보다 낮은 전압일 수 있다.
제1 트랜지스터(T1)는 주사 라인(GL)에 인가된 주사 신호에 응답하여 데이터 라인(DL)에 인가된 데이터 신호를 출력한다. 커패시터(Cst)는 제1 트랜지스터(T1)로부터 수신한 데이터 신호에 대응하는 전압을 충전한다.
제2 트랜지스터(T2)는 유기발광 다이오드(OLED)에 연결된다. 제2 트랜지스터(T2)는 커패시터(Cst)에 저장된 전하량에 대응하여 유기발광 다이오드(OLED)에 흐르는 구동전류를 제어한다. 유기발광 다이오드(OLED)는 제2 트랜지스터(T2)의 턴-온 구간 동안 발광한다.
도 5a는 도 4에 도시된 등가회로에 대응하는 표시패널(DP)의 부분 단면을 도시하였다. 베이스층(SUB) 상에 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)이 순차적으로 배치된다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로 소자를 포함한다. 회로 소자는 신호라인, 화소의 구동회로 등을 포함한다. 코팅, 증착 등에 의한 절연층, 반도체층 및 도전층 형성공정과 포토리소그래피 공정에 의한 절연층, 반도체층 및 도전층층의 패터닝 공정을 통해 회로 소자층(DP-CL)이 형성될 수 있다.
본 실시예에서 회로 소자층(DP-CL)은 무기막인 버퍼막(BFL), 제1 중간 무기막(10) 및 제2 중간 무기막(20)을 포함하고, 유기막인 중간 유기막(30)을 포함할 수 있다. 버퍼막(BFL)은 적층된 복수개의 무기막을 포함할 수 있다. 도 5a에는 스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)를 구성하는 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 제1 제어전극(GE1), 제2 제어전극(GE2), 제1 입력전극(DE1), 제1 출력전극(SE1), 제2 입력전극(DE2), 제2 출력전극(SE2)의 배치관계가 예시적으로 도시되었다. 제1 내지 제4 관통홀(CH1 내지 CH4) 역시 예시적으로 도시되었다.
표시 소자층(DP-OLED)은 유기발광 다이오드(OLED)를 포함할 수 있다. 표시 소자층(DP-OLED)은 화소 정의막(PDL)을 포함한다. 예컨대, 화소 정의막(PDL)은 유기층일 수 있다
중간 유기막(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 중간 유기막(30)을 관통하는 제5 관통홀(CH5)을 통해 제2 출력전극(SE2)에 연결된다. 화소 정의막(PDL)에는 개구부(OP)가 정의된다. 화소 정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다. 화소 정의막(PDL)의 개구부(OP)는 다른 개구부들과 구분하기 위해 발광 개구부로 명명된다.
별도로 도시하지 않았으나, 화소 정의막(PDL)의 상면 상에는 화소 정의막(PDL)의 일부분에 중첩하는 스페이서가 배치될 수 있다. 스페이서는 화소 정의막(PDL)와 일체의 형상이거나, 추가 공정에 의해 형성된 절연구조물 일 수 있다.
도 5a에 도시된 것과 같이, 표시패널(DP)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 발광 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 일체의 형상을 갖고 복수 개의 화소들에 공통적으로 배치된다.
도 5a 및 도 5b에 도시된 것과 같이, 제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다. 본 실시예와 같이 상부 절연층(TFL)은 캡핑층(CPL)과 박막 봉지층(TFE)을 포함할 수 있다. 박막 봉지층(TFE)은 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함할 수 있다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 캡핑층(CPL)은 상부 절연층(TFL)의 제1 유기층으로 정의될 수 있다. 박막 봉지층(TFE)의 유기층(OL)은 상부 절연층(TFL)의 제2 유기층으로 정의될 수 있다.
제1 무기층(IOL1)은 캡핑층(CPL) 상에 배치되고 캡핑층(CPL)에 접촉한다. 유기층(OL)은 제1 무기층(IOL1) 상에 배치되고 제1 무기층(IOL1)에 접촉한다. 제2 무기층(IOL2)은 유기층(OL) 상에 배치되고 유기층(OL)에 접촉한다.
캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 유기발광 다이오드(OLED)의 출광효율을 향상시킨다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 큰 굴절률을 갖는다. 캡핑층(CPL)의 굴절률은 633nm의 파장에 대하여 1.8 내지 1.9일 수 있다.
발광층(EML)에서 발생된 광의 일부는 제2 전극(CE)과 박막 봉지층(TFE)을 투과하여 외부에 제공되고, 다른 일부는 캡핑층(CPL)과 제1 무기층(IOL1)의 굴절률의 차이에 의해 반사된다. 반사된 광은 제1 전극(AE)와 제2 전극(CE)에서 반사되어 증폭된다. 이와 같은 공진 효과에 의해 유기발광 다이오드(OLED)의 출광 효율이 향상될 수 있다.
캡핑층(CPL)의 두께는 500Å 내지 900Å일 수 있다. 캡핑층(CPL)의 유기 물질은 폴리(3,4-에틸렌디옥시티오펜)(Poly(3,4-ethylenedioxythiophene),PEDOT), 4,4'-비스[N-(3-메틸페닐)-N-페닐 아미노]비페닐(TPD), 4,4',4''-트리스[(3-메틸페닐)페닐 아미노]트리페닐아민(m-MTDATA), 1,3,5-트리스[N,N-비스(2-메틸페닐)-아미노]-벤젠(o-MTDAB), 1,3,5-트리스[N,N-비스(3-메틸페닐)-아미노]-벤젠(m-MTDAB), 1,3,5-트리스[N,N-비스(4-메틸페닐)-아미노]-벤젠(p-MTDAB), 4,4'-비스 [N,N-비스(3-메틸페닐)-아미노]-디페닐메탄(BPPM), 4,4'-디카르바졸릴-1,1'-비페닐(CBP), 4,4',4''-트리스(N-카르바졸)트리페닐아민 (TCTA), 2,2',2''-(1,3,5-벤젠톨릴)트리스-[1-페닐-1H-벤조이미다졸] (TPBI), 및 3-(4-비페닐)-4-페닐-5-t-부틸페닐-1,2,4-트리아졸(TAZ) 을 포함할 수 있다.
캡핑층(CPL)은 상술한 유기 물질로 제한되지 않는다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 굴절률이 0.2 내지 0.5 큰 유기 물질을 포함할 수 있다.
제1 무기층(IOL1) 및 제2 무기층(IOL2)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 유기층(OL)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 중 어느 하나일 수 있다. 일 실시예에서 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다.
유기층(OL)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다. 유기층(OL)의 두께는 3㎛ 내지 12㎛ 이고, 굴절률은 633nm의 파장에 대하여 1.2 내지 1.6 일수 있다.
비교예에 따르면, 캡핑층(CPL)과 제1 무기층(IOL1) 사이에 LiF층이 더 배치되었다. LiF층은 캡핑층(CPL)에 대한 결합력이 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 대비 작기 때문에 LiF층의 하측에 배치된 층으로부터 박리되는 문제가 발생하였다. 본 실시예에서는 LiF층이 생략되어 상부 절연층(TFL)에 의한 불량이 감소될 수 있다.
도 6a 내지 도 6c는 본 발명의 일 실시예에 따른 표시모듈(DM)의 제조 단계를 도시한 도면이다. 도 6d는 본 발명의 일 실시예에 따른 표시모듈(DM)의 사시도이다. 도 6e는 본 발명의 일 실시예에 따른 제1 무기층(IOL1)의 두께 변화를 도시한 그래프이다. 도 6a 내지 도 6c는 도 5a 내지 도 5b에 도시된 캡핑층(CPL)과 박막 봉지층(TFE)을 형성하는 공정을 도시한 도면이다.
도 6a에 도시된 것과 같이, 모기판(MS)에 설정된 복수 개의 셀영역들(C-SUB)에 동일한 공정을 진행하여, 복수 개의 셀영역들(C-SUB)마다 표시모듈(DM)을 형성한다. 제조공정이 완료된 후 모기판(MS)을 절단하여 표시모듈들(DM) 각각을 분리시킨다.
도 5a 내지 도 5b에 도시된 캡핑층(CPL), 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 순차적으로 형성할 수 있다. 상기 층들은 이하 설명되는 증착공정을 통해 형성될 수 있다. 제1 무기층(IOL1)을 중심으로 상기 증착공정에 대해 설명한다. 별도로 도시하지 않았으나, 도 5a 내지 도 5b에 도시된 정공 제어층(HCL), 전자 제어층(ECL) 및 제2 전극(CE) 역시 오픈 마스크를 이용한 증착 공정에 의해 형성될 수 있다.
도 6a 및 도 6b에 도시된 것과 같이, 복수 개의 개구부들(M-OP)이 정의된 마스크(MSK)를 모기판(MS)에 얼라인시킨다. 개구부(M-OP)는 도 3에 도시된 표시영역(DP-DA)에 대응할 수 있다. 마스크(MSK)가 얼라인된 모기판(MS)을 증착챔버에 배치시킨 후 무기물을 증착한다.
도 6b 및 도 6c에 도시된 표시모듈(DP-I)은 도 5a에 도시된 표시패널(DP)의 표시 소자층(DP-OLED)까지 형성된 상태를 의미한다. 마스크(MSK)는 뱅크(BNP)에 의해 지지될 수 있다. 마스크(MSK)와 표시모듈(DP-I) 사이에는 갭이 유지되므로, 무기물은 개구부(M-OP)보다 넓은 면적에 증착될 수 있다. 즉, 표시영역(DP-DA)뿐만 아니라, 비표시영역(DP-NDA)에도 무기물이 증착된다. 그에 따라 도 6c에 도시된 형태의 제1 무기층(IOL1)이 형성된다.
도 6c에 도시된 것과 같이, 제1 무기층(IOL1)은 제1 영역(IOL-P1)과 제2 영역(IOL-P2)을 포함할 수 있다. 제1 영역(IOL-P1)은 제1 무기층(IOL1)의 대부분을 차지하는 영역으로 실질적으로 균일한 두께를 갖는다. 두께 편차는 0% 내지 15% 일수 있다. 제2 영역(IOL-P2)은 제1 영역(IOL-P1)으로부터 연장되며 표시영역(DP-DA)에서 멀어질수록 두께가 감소되는 영역으로 정의될 수 있다.
제2 영역(IOL-P2) 중 일부 영역(IOL-P21)은 표시영역(DP-DA)에 중첩하고, 남은 일부 영역(IOL-P22)은 비표시영역(DP-NDA)에 중첩한다. 제2 영역(IOL-P2)은 마스크(MSK)에 인접하거나 중첩하는 영역이므로 증착되는 무기물의 양이 상대적으로 적기 때문에 제1 영역(IOL-P1)의 제1 두께(TH1)보다 얇은 제2 두께(TH2)를 갖는다. 제2 영역(IOL-P2)의 제2 두께(TH2)는 제1 영역(IOL-P1)으로부터 멀어질수록 더 작아진다.
도 6d 및 도 6e는 일 실시예에 따른 제1 무기층(IOL1)의 두께 변화를 나타낸다. 표시영역(DM-DA)에 중첩한 제1 영역(IOL-P1)의 두께는 8500Å 내지 12000Å일 수 있다. 더 바람직하게는 표시영역(DM-DA)에 중첩한 제1 영역(IOL-P1)의 두께는 10000Å 내지 11000Å일 수 있다. 제2 영역(IOL-P2) 중 표시영역(DM-DA)에 중첩하는 일부 영역(IOL-P21)의 두께는 9500Å 내지 10500Å일 수 있다.
표시장치(DD)는 제1 영역(IOL-P1)을 기준으로 표시패널(DP)로부터 출광되는 광의 광학 경로가 설정되도록 설계된다. 제2 영역(IOL-P2) 중 일부 영역(IOL-P21)은 제1 영역(IOL-P1)과 광의 광학 경로가 상이하여, 백색광이 레드광으로 시프트되는 현상이 발생할 수 있다. 본 실시예에 따르면, 제1 무기층(IOL1)은 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 가질 수 있다.
상기 범위의 굴절률을 가짐으로써 상부 절연층(TFL)에 의한 컬러 시프트 현상이 감소될 수 있다. 제1 무기층(IOL1)이 낮은 굴절률을 가짐으로써 제1 영역(IOL-P1)을 통과하는 광의 광학거리와 제2 영역(IOL-P2) 중 일부 영역(IOL-P21)을 통과하는 광의 광학거리의 차이가 작아지기 때문이다. 광의 광학거리는 특정한 층을 통과하는 광의 파장과 상기 특정한 층의 굴절률의 곱으로 정의된다.
캡핑층(CPL)은 제1 무기층(IOL1) 대비 작은 두께를 갖기 때문에 캡핑층(CPL)에 의한 컬러 시프트 현상은 무시될 수 있다. 캡핑층(CPL)은 제1 무기층(IOL1)의 제1 영역(IOL-P1)의 두께의 5% 내지 10%의 두께를 갖는다. 제1 무기층(IOL1)의 상측에 배치된 절연층들은 유기발광 다이오드(OLED)로부터 멀리 이격되어 배치되기 때문에 이러한 절연층들(OL, IOL2) 에 의한 컬러 시프트 현상은 발생하지 않는다.
본 실시예에서 도 6e와 같은 두께 변화를 갖는 제1 무기층(IOL1)은 실리콘 옥시 나이트라이드층일 수 있다. 도 6e의 그래프는 도 6d의 Ⅲ-Ⅲ'에 대응하는 제1 무기층(IOL1)의 두께 변화를 나타낸다.
이러한 실리콘 옥시 나이트라이드층은 1.61 내지 1.63의 굴절률을 가질 수 있다. 이러한 실리콘 옥시 나이트라이드층은 H2, N2O, N2, NH3, SiH4 의 혼합가스 분위기에서 1200mtorr의 챔버 압력과 8550W의 전력 조건에서 증착될 수 있다. 실리콘 옥시 나이트라이드층의 실리콘에 대한 질소의 원자비는 0.43 내지 0.49 일수 있고, 실리콘에 대한 산소의 원자비는 0.62 내지 0.68 일수 있다. 막밀도는 2.05 내지 2.10 g/㎤일 수 있다.
도 7a은 본 발명의 일 실시예에 따른 입력감지유닛(TS)의 단면도이다. 도 7b은 본 발명의 일 실시예에 따른 입력감지유닛의 평면도이다.
도 7a에 도시된 것과 같이, 입력감지유닛(TS)은 제1 절연층(TS-IL1, 이하 제1 터치 절연층), 제1 도전층(TS-CL1), 제2 절연층(TS-IL1, 이하 제2 터치 절연층), 제2 도전층(TS-CL2), 및 제3 절연층(TS-IL3, 이하 제3 터치 절연층)을 포함할 수 있다. 제1 터치 절연층(TS-IL1)은 상부 절연층(TFL) 상에 직접 배치된다. 본 발명의 일 실시예에서 제1 절연층(TS-IL1)은 생략될 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(TS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(TS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 터치전극들 및 터치 신호라인들을 포함할 수 있다.
제1 터치 절연층(TS-IL1) 내지 제3 터치 절연층(TS-IL3) 각각은 무기물 또는 유기물을 포함할 수 있다. 본 실시예에서 제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2)은 무기물을 포함하는 무기막일 수 있다. 무기막은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제3 터치 절연층(TS-IL3)은 유기막을 포함할 수 있다. 유기막은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 7b에 도시된 것과 같이, 입력감지유닛(TS)은 제1 터치전극들(TE1-1 내지 TE1-5), 제1 터치전극들(TE1-1 내지 TE1-5)에 연결된 제1 터치 신호라인들(SL1-1 내지 SL1-5), 제2 터치전극들(TE2-1 내지 TE2-4), 제2 터치전극들(TE2-1 내지 TE2-4)에 연결된 제2 터치 신호라인들(SL2-1 내지 SL2-4), 및 제1 터치 신호라인들(SL1-1 내지 SL1-5)과 제2 터치 신호라인들(SL2-1 내지 SL2-4)에 연결된 터치 패드들(TS-PD)을 포함할 수 있다. 도 7b를 참조하면, 제1 터치전극들(TE1-1 내지 TE1-5) 및 제2 터치전극들(TE2-1 내지 TE2-4)은 표시영역(DP-DA)에 중첩하게 배치된다. 제1 터치 신호라인들(SL1-1 내지 SL1-5)은 제1 터치전극들(TE1-1 내지 TE1-5)의 일단에 각각 연결된다. 제2 터치 신호라인들((SL2-1 내지 SL2-4)은 제2 터치전극들(TE2-1 내지 TE2-4)의 일단에 각각 연결된다.
도 7b에는 입력감지유닛(TS)에 대한 상대적 위치를 나타내기 위해 표시패널(DP)에 구비된 절연 댐 패턴(DMP1, DMP2)와 뱅크(BNP)이 추가적으로 도시되었다.
제1 터치전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치전극들(TE1-1 내지 TE1-5) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함한다. 제1 터치 센서부들(SP1)은 제2 방향(DR2)을 따라 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1)은 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호라인들(SL1-1 내지 SL1-5) 역시 메쉬 형상을 가질 수 있다.
제2 터치전극들(TE2-1 내지 TE2-4)은 제1 터치전극들(TE1-1 내지 TE1-5)과 절연 교차한다. 제2 터치전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치전극들(TE2-1 내지 TE2-4) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다. 제2 터치 센서부들(SP2)은 제1 방향(DR1)을 따라 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2)은 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호라인들((SL2-1 내지 SL2-4) 역시 메쉬 형상을 가질 수 있다.
복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 제1 터치 신호라인들(SL1-1 내지 SL1-5), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호라인들(SL2-1 내지 SL2-4) 중 일부는 도 7a에 도시된 제1 도전층(TS-CL1)을 패터닝하여 형성하고, 다른 일부는 도 7a에 도시된 제2 도전층(TS-CL2)을 패터닝하여 형성할 수 있다. 본 실시예에서 복수 개의 제1 연결부들(CP1)는 제1 도전층(TS-CL1)으로부터 형성되고, 복수 개의 제1 터치 센서부들(SP1), 제1 터치 신호라인들(SL1-1 내지 SL1-5), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호라인들(SL2-1 내지 SL2-4)은 제2 도전층(TS-CL2)으로부터 형성될 수 있다.
복수 개의 제1 연결부들(CP1)과 복수 개의 제2 연결부들(CP2)이 서로 교차하는 입력감지유닛(TS)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 예컨대, 제2 연결부들(CP2) 각각은 복수 개의 제1 연결부들(CP1)에 비중첩하도록 V자 형태 또는 <자 형태 또는 >자 형태로 변형될 수 있다. V자 형태의 제2 연결부들(CP2)은 제1 터치 센서부들(SP1)에 중첩할 수 있다. 본 실시예에서 마름모 또는 세모 형상의 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2)를 예시적으로 도시하였으나, 이에 제한되지 않는다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 입력감지유닛(TS)은 1개의 도전층을 포함하는 단층형 입력감지유닛일 수 있다. 단층형 터치 감지 유닛은 셀프 캡 방식으로 좌표정보를 획득할 수 있다.
도 8a는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 8b는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 9는 본 발명의 일 실시예에 따른 표시모듈(DM)의 평면도이다. 도 8a는 도 7b의 Ⅳ-Ⅳ'에 대응하는 단면을 도시하였고, 도 8b는 도 7b의 Ⅴ-Ⅴ'에 대응하는 단면을 도시하였다.
표시영역(DP-DA)에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL)의 적층구조는 도 5a를 참조하여 설명한 구성과 동일한 바, 상세한 설명은 생략한다. 다만, 도 8a 및 도 8b에서 정공 제어층(HCL)과 전자 제어층(ECL)은 미 도시되었다. 입력감지유닛(TS)의 적층구조 역시 도 7a 및 도 7b를 참조하여 설명한 구성과 동일한 바, 상세한 설명은 생략한다.
도 8a 및 도 8b에 도시된 것과 같이, 회로 소자층(DP-CL)을 구성하는 주사 구동회로(GDC, 도 3 참고)는 비표시영역(DP-NDA)에 배치된다. 주사 구동회로(GDC)는 화소 트랜지스터(T2)와 동일한 공정을 통해 형성된 적어도 하나의 트랜지스터(GDC-T)를 포함한다. 주사 구동회로(GDC)는 화소 트랜지스터(T2)의 입력전극과 동일한 층 상에 배치된 신호라인들(GDC-SL)을 포함할 수 있다. 별도로 도시되지 않았으나, 주사 구동회로(GDC)는 화소 트랜지스터(T2)의 제어전극과 동일한 층 상에 배치된 신호라인을 더 포함할 수 있다.
화소회로에 초기화 전압을 제공하는 신호라인(Vint)이 화소 트랜지스터(T2)의 입력전극과 동일한 층 상에 배치된다. 제2 전원 전압(ELVSS, 도 4 참고)을 제공하는 제2 전원전극(PWE2)은 주사 구동회로(GDC)의 외측에 배치된다. 제2 전원전극(PWE2)은 외부로부터 제2 전원 전압(ELVSS)을 수신할 수 있다. 중간 유기막(30) 상에 연결전극(E-CNT)이 배치된다. 연결전극(E-CNT)은 제2 전원전극(PWE2)과 제2 전극(CE)을 연결한다. 연결전극(E-CNT)은 제1 전극(AE)과 동일한 공정을 통해 형성되므로, 동일한 층구조 및 동일한 물질을 포함할 수 있다. 연결전극(E-CNT)과 제1 전극(AE)은 동일한 두께를 가질 수 있다.
도 8a 및 도 8b에 도시된 것과 같이, 제1 절연 댐 패턴(DMP1)과 제2 절연 댐 패턴(DMP2)은 제2 전원전극(PWE2)과 중첩할 수 있다. 제1 절연 댐 패턴(DMP1)은 단층구조를 갖고, 제2 절연 댐 패턴(DMP2)은 복층 구조를 가질 수 있다. 제1 절연 댐 패턴(DMP1)은 화소 정의막(PDL)과 동시에 형성될 수 있다. 제1 절연 댐 패턴(DMP1)은 화소 정의막(PDL)보다 큰 두께를 가질 수 있다. 제2 절연 댐 패턴(DMP2)의 하측부분(DM1)은 중간 유기막(30)과 동시에 형성될 수 있고, 상측부분(DM2)은 화소 정의막(PDL)과 동시에 형성될 수 있다.
도 8b에 도시된 것과 같이, 제2 전원전극(PWE2)의 내측에 제1 전원전극(PWE1)이 배치된다. 제1 전원전극(PWE1)은 제1 전원 전압(ELVDD, 도 4 참고)을 수신할 수 있다. 뱅크(BNP)는 제1 절연 댐 패턴(DMP1) 및 제2 절연 댐 패턴(DMP2)의 외측에 배치된다.
뱅크(BNP)는 복층 구조를 가질 수 있다. 하측부분(BN1)은 중간 유기막(30)과 동시에 형성될 수 있고, 상측부분(BN2)은 화소 정의막(PDL)과 동시에 형성될 수 있다.
회로 소자층(DP-CL)의 뱅크(BNP)에 중첩하는 영역에 그루부(GV)가 정의된다. 그루부(GV)는 버퍼막(BFL), 제1 중간 무기막(10), 제2 중간 무기막(20)이 부분적으로 제거되어 형성된다. 그루부(GV)는 도 1a 및 도 1b를 참조하여 설명한 밴딩영역(BA)에 중첩하여 형성된다.
그루부(GV)의 내측에 유기 절연물질이 충전된다. 이러한 유기 충전 패턴(GV-I)은 밴딩영역(BA)의 플렉서블리티를 향상시킨다. 유기 충전 패턴(GV-I) 상에 신호라인 패턴(DL-P)이 배치될 수 있다. 신호라인 패턴(DL-P)은 도 3을 참조하여 설명한 데이터 라인(DL)의 일부분일 수 있다.
도 8a 내지 도 9를 참조하면, 평면상에서 제2 전극(CE)의 엣지와 캡핑층(CPL)의 엣지는 실질적으로 정렬될 수 있다. 제2 전극(CE)와 캡핑층(CPL)은 동일한 오픈 마스크를 이용하여 증착공정에 의해 형성될 수 있다. 캡핑층(CPL)이 제2 전극(CE)과 실질적으로 정렬됨으로써 캡핑층(CPL)의 박리가 방지될 수 있다. 캡핑층(CPL)은 중간 유기막(30)과 같은 절연층보다 제2 전극(CE)에 대한 결합력이 더 크기 때문이다.
제2 전극(CE)의 구성물질과 캡핑층(CPL)의 구성물질의 증착 성질이 상이하고, 공정상 오차가 발생할 수 있기 때문에 동일한 오픈 마스크를 사용하더라도 제2 전극(CE)의 엣지와 캡핑층(CPL)의 엣지가 완전히 동일하지 않을 수 있다. 여기서 "제2 전극(CE)의 엣지와 캡핑층(CPL)의 엣지는 실질적으로 정렬되었다"는 것은 제2 전극(CE)의 엣지와 캡핑층(CPL)의 엣지 사이의 최단 거리가 200 ㎛ 이하의 범위인 것을 의미한다.
도 10a 내지 도 10d는 본 발명의 일 실시예에 따른 상부 절연층(TFL)의 확대된 단면도이다. 도 1 내지 도 9를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다. 이하 설명되는 상부 절연층(TFL)은 도 8a 내지 도 9에 도시된 상부 절연층(TFL)을 대체할 수 있다. 이하 설명되는 상부 절연층(TFL)은 도 5b에 도시된 상부 절연층(TFL)과 비교 설명된다.
도 10a에 도시된 제2 무기층(IOL2)은 도 5b에 도시된 제2 무기층(IOL2)과 동일할 수 있다. 제2 무기층(IOL2)은 실리콘 나이트라이드를 포함할 수 있다. 제2 무기층(IOL2)은 633nm의 파장에 대하여 1.7 내지 2.0의 굴절률을 갖고, 4500Å 내지 8000Å의 두께를 가질 수 있다.
도 10a에 도시된 것과 같이, 상부 절연층(TFL)은 제3 무기층(IOL3) 및 제4 무기층(IOL4)을 더 포함할 수 있다. 제3 무기층(IOL3)은 제1 무기층(IOL1)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제3 무기층(IOL3)은 제1 무기층(IOL1)과 동일한 두께를 가질 수 있다. 제4 무기층(IOL4)은 제2 무기층(IOL2)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제4 무기층(IOL4)은 도 5b에 도시된 제2 무기층(IOL2)과 동일한 두께를 가질 수 있다.
도 10b에 도시된 것과 같이, 상부 절연층(TFL)은 제3 무기층(IOL30)을 더 포함할 수 있다. 본 실시예에서 제2 무기층(IOL20)은 도 5b에 도시된 제1 무기층(IOL1)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제2 무기층(IOL20)은 제1 무기층(IOL1)과 동일한 두께를 가질 수 있다. 제3 무기층(IOL30)은 도 5b에 도시된 제2 무기층(IOL2)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제3 무기층(IOL30)은 도 5b에 도시된 제2 무기층(IOL2)과 동일한 두께를 가질 수 있다.
도 10c에 도시된 것과 같이, 상부 절연층(TFL)은 2개의 무기층(IOL1, IOL20)을 포함할 수 있다. 본 실시예에서 제2 무기층(IOL20)은 도 5b에 도시된 제1 무기층(IOL1)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제2 무기층(IOL20)은 제1 무기층(IOL1)과 동일한 두께를 가질 수 있다.
도 10d에 도시된 것과 같이, 상부 절연층(TFL)은 제3 무기층(IOL3)을 더 포함할 수 있다. 본 실시예에서 제3 무기층(IOL3)은 도 5b에 도시된 제1 무기층(IOL1)과 동일한 재료를 포함하고, 동일한 굴절률을 가질 수 있다. 제3 무기층(IOL3)은 도 5b에 도시된 제1 무기층(IOL1)과 동일한 두께를 가질 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
T1: 제1 박막 트랜지스터 T2: 제2 박막 트랜지스터
OLED: 유기발광 다이오드 DMP: 절연 댐 패턴
BNP: 뱅크 10: 중간 유기막
20, 30: 중간 무기막 TFE: 박막 봉지층
TS-IS1: 터치 무기막

Claims (20)

  1. 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층;
    각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하고, 상기 표시영역에 배치된 표시 소자들; 및
    상기 표시 소자들 상에 배치된 상부 절연층을 포함하고, 상기 상부 절연층은,
    상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하는 제1 유기층;
    상기 제1 유기층 상에 배치되고 상기 제1 유기층에 접촉하는 제1 무기층;
    상기 제1 무기층 상에 배치되고 상기 제1 무기층에 접촉하는 제2 유기층; 및
    상기 제2 유기층 상에 배치되고 상기 제2 유기층에 접촉하는 제2 무기층을 포함하며,
    상기 제1 무기층은 두께가 균일하고, 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함하는 표시모듈.
  2. 제1 항에 있어서,
    상기 제1 유기층은 상기 제1 무기층보다 큰 굴절률을 갖는 표시모듈.
  3. 제1 항에 있어서,
    상기 제1 유기층의 굴절률은 1.8 내지 1.9인 표시모듈.
  4. 제1 항에 있어서,
    상기 제1 무기층은 실리콘 옥시나이트라이드를 포함하는 표시모듈.
  5. 제1 항에 있어서,
    상기 제1 무기층은 실리콘 옥시나이트라이드, 실리콘 옥사이드, 실리콘 나이트라이드 중 어느 하나인 표시모듈.
  6. 제1 항에 있어서,
    상기 제1 유기층의 두께는 상기 제1 무기층의 상기 제1 영역의 두께의 5% 내지 10% 인 표시모듈.
  7. 제1 항에 있어서,
    상기 제1 유기층의 두께는 500Å 내지 900Å이고,
    상기 제1 무기층의 제1 영역의 두께는 10000Å 내지 11000Å 인 표시모듈.
  8. 제1 항에 있어서,
    상기 제2 영역 중 상기 표시영역에 중첩한 영역의 두께는 9500Å 내지 10500Å 인 표시모듈.
  9. 제1 항에 있어서,
    상기 제2 유기층은 아크릴 계열 모노머를 포함하고,
    상기 제2 유기층의 두께는 3㎛ 내지 12㎛ 인 표시모듈.
  10. 제1 항에 있어서,
    상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고,
    평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 실질적으로 정렬된 표시모듈.
  11. 제1 항에 있어서,
    상기 제2 무기층은 실리콘 나이트라이드를 포함하는 표시모듈.
  12. 제11 항에 있어서,
    상기 제2 무기층은 1.7 내지 2.0 의 굴절률을 갖고, 4500Å 내지 8000Å의 두께를 갖는 표시모듈.
  13. 제1 항에 있어서,
    상기 제2 무기층 상에 배치되고 상기 제2 무기층에 접촉하는 제3 무기층을 더 포함하는 표시모듈.
  14. 제1 항에 있어서,
    상기 제2 무기층 상에 배치되고 상기 제2 무기층에 접촉하는 제1 터치 절연층;
    상기 제1 터치 절연층 상에 배치된 제1 도전패턴;
    상기 제1 터치 절연층 상에 배치되고, 상기 제1 도전패턴을 커버하는 제2 터치 절연층;
    상기 제2 터치 절연층 상에 배치되고 상기 제1 도전패턴과 연결된 제2 도전패턴; 및
    상기 제2 터치 절연층 상에 배치되고, 상기 제2 도전패턴을 커버하는 제3 터치 절연층을 포함하는 표시모듈.
  15. 제14 항에 있어서,
    상기 제1 터치 절연층 및 상기 제2 터치 절연층은 무기물을 포함하고, 상기 제3 터치 절연층은 유기물을 포함하는 표시모듈.
  16. 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층;
    상기 비표시영역에 배치되고, 상기 표시영역을 에워싸는 절연 댐 패턴;
    상기 표시영역 배치되고 각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하는 표시 소자들; 및
    상기 표시 소자들 상에 배치된 상부 절연층을 포함하고, 상기 상부 절연층은,
    상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하는 제1 유기층;
    상기 제1 유기층 상에 배치되고 상기 제1 유기층에 접촉하는 제1 무기층;
    상기 제1 무기층 상에 배치되고 상기 제1 무기층에 접촉하는 제2 유기층; 및
    상기 제2 유기층 상에 배치되고 상기 제2 유기층에 접촉하는 제2 무기층을 포함하고,
    상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고, 평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 실질적으로 정렬되고, 평면상에서 상기 제1 무기층의 엣지는 상기 제2 전극의 엣지 및 상기 제1 유기층의 엣지의 외측에 배치된 표시모듈.
  17. 제16 항에 있어서,
    평면상에서 상기 제2 전극의 엣지와 상기 제1 유기층의 엣지는 상기 절연 댐 패턴의 내측에 배치되고,
    평면상에서 상기 제1 무기층의 엣지는 상기 절연 댐 패턴의 외측에 배치된 표시모듈.
  18. 제16 항에 있어서,
    상기 제1 무기층은 두께가 균일하고, 633nm의 파장에 대하여 1.60 내지 1.65의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함하는 표시모듈.
  19. 표시영역과 상기 표시영역의 외측에 배치된 비표시영역을 포함하는 베이스층;
    각각이 제1 전극, 상기 제1 전극 상의 발광층, 상기 발광층 상의 제2 전극을 포함하고, 상기 표시영역에 배치된 표시 소자들; 및
    상기 표시 소자들 상에 배치된 상부 절연층을 포함하고, 상기 상부 절연층은,
    상기 제2 전극 상에 배치되고 상기 제2 전극에 접촉하며, 633nm의 파장에 대하여 1.8 내지 1.9의 굴절률을 갖는 유기층; 및
    상기 유기층 상에 배치되고 상기 유기층에 접촉하는 실리콘 옥시나이트라이드층을 포함하며
    상기 실리콘 옥시나이트라이드층은 두께가 균일하고 633nm의 파장에 대하여 1.61 내지 1.63의 굴절률을 갖는 제1 영역 및 상기 제1 영역으로부터 연장되며 상기 표시영역에서 멀어질수록 두께가 감소되는 제2 영역을 포함하는 표시모듈.
  20. 제19 항에 있어서,
    상기 표시 소자들의 상기 제2 전극은 일체의 형상을 갖고, 평면상에서 상기 제2 전극의 엣지와 상기 유기층의 엣지는 실질적으로 정렬되고, 평면상에서 상기 실리콘 옥시나이트라이드층의 엣지는 상기 제2 전극의 엣지 및 상기 유기층의 엣지의 외측에 배치된 표시모듈.
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