KR20200066471A - 표시패널 및 이를 포함하는 전자장치 - Google Patents

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KR20200066471A
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김재원
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안준용
엄누리
이지은
인윤경
장동현
조승한
조준영
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Abstract

표시패널은, 회로 소자층 및 상기 회로 소자층 상에 배치되고, 표시소자를 포함하는 표시 소자층을 포함한다. 상기 회로 소자층은, 상기 신호라인 및 상기 화소 구동회로가 배치된 제1 영역, 상기 제2 패널영역에 대응하며, 상기 신호라인 및 상기 화소 구동회로가 미배치된 제2 영역 및 상기 제2 패널영역에 대응하며, 상기 제2 영역의 주변에 배치되고, 상기 신호라인이 배치된 제3 영역을 포함한다. 상기 신호라인은 상기 n-1번째 화소행에 연결된 n-1번째 스캔라인, 상기 n번째 화소행에 연결된 n번째 리셋라인, 및 상기 n-1번째 스캔라인과 상기 n번째 리셋라인을 연결하며 상기 제3 영역에 배치된 제1 행 연결라인을 포함한다.

Description

표시패널 및 이를 포함하는 전자장치{DISPLAY PANEL AND ELECTRONIC DEVICE HAVING THE SAME}
본 발명은 표시패널 및 이을 포함하는 전자장치에 관한 것으로, 좀 더 구체적으로 광 신호가 이동되는 신호통과영역을 포함하는 표시패널 및 이를 포함하는 전자장치에 관한 것이다.
근래, 휴대용 전자 장치가 널리 보급되고 있고, 그 기능이 점점 더 다양해지고 있다. 사용자는 더 넓은 면적의 표시영역 및 더 좁은 면적의 비표시영역을 갖는 전자 장치를 선호한다.
비표시영역의 면적을 감소시키기 위해 다양한 형태의 전자 장치가 개발되고 있다.
본 발명의 목적은 상대적으로 넓은 표시영역 및 상대적으로 좁은 비표시영역을 갖는 표시패널을 제공하는 것이다.
본 발명의 목적은 상기 표시패널을 포함하는 전자장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 전자장치는 표시패널을 포함한다. 표시패널은 n-1(여기서, n은 1 이상의 자연수)번째 화소행, 및 n번째 화소행이 배치된 제1 패널영역 및 적어도 상기 n번째 화소행을 단절시키며 광 신호가 이동하는 제2 패널영역을 포함한다. 상기 표시패널은, 베이스층, 신호라인 및 화소 구동회로를 포함하고, 상기 베이스층 상에 배치된 회로 소자층 및 상기 회로 소자층 상에 배치되고, 표시소자를 포함하는 표시 소자층을 포함한다, 상기 회로 소자층은, 상기 신호라인 및 상기 화소 구동회로가 배치된 제1 영역, 상기 제2 패널영역에 대응하며, 상기 신호라인 및 상기 화소 구동회로가 미배치된 제2 영역, 및 상기 제2 패널영역에 대응하며, 상기 제2 영역의 주변에 배치되고, 상기 신호라인이 배치된 제3 영역을 포함한다. 상기 신호라인은 상기 n-1번째 화소행에 연결된 n-1번째 스캔라인, 상기 n번째 화소행에 연결된 n번째 리셋라인, 및 상기 n-1번째 스캔라인과 상기 n번째 리셋라인을 연결하며 상기 제3 영역에 배치된 제1 행 연결라인을 포함할 수 있다.
상기 광 신호를 송신하거나 수신하며 상기 제2 영역에 중첩하게 배치된 전자광학모듈을 더 포함할 수 있다.
상기 n-1번째 스캔라인과 상기 n번째 리셋라인은 동일한 층 상에 배치되고, 상기 n-1번째 스캔라인과 상기 제1 행 연결라인은 서로 다른 층 상에 배치된다.
상기 화소 구동회로는 상기 표시소자와 전기적으로 연결된 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결된 커패시터를 포함한다. 상기 구동 트랜지스터는, 반도체 패턴, 상기 반도체 패턴에 중첩하는 제어전극, 및 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 포함한다. 상기 커패시터는 상기 제어전극과 동일한 층 상에 배치된 제1 커패시터 전극 및 상기 제어전극과 다른 층 상에 배치된 제2 커패시터 전극을 포함할 수 있다.
상기 n-1번째 스캔라인과 상기 n번째 리셋라인은 상기 제어전극과 동일한 층 상에 배치된다.
상기 제1 행 연결라인은 상기 제2 커패시터 전극과 동일한 층 상에 배치된다.
상기 n번째 화소행은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함한다. 상기 n번째 리셋라인은 상기 제2 패널영역의 일측에 배치되고 상기 일측 화소들에 연결된 일측 라인부분 및 상기 일측 라인부분들과 이격되며 상기 타측 화소들에 연결된 타측 라인부분을 포함한다. 상기 제1 행 연결라인은 상기 일측 라인부분과 상기 타측 라인부분을 연결한다.
상기 표시패널은 n+1번째 화소행을 더 포함한다. 상기 신호라인은 상기 n번째 화소행에 연결된 n번째 스캔라인, 상기 n+1번째 화소행에 연결된 n+1번째 리셋라인, 및 상기 n번째 스캔라인과 상기 n+1번째 리셋라인을 연결하며 상기 제3 영역에 배치된 제2 행 연결라인을 더 포함할 수 있다.
상기 n번째 스캔라인은 상기 n-1번째 화소행에 전기적으로 연결된다.
상기 제2 패널영역은 상기 표시패널의 하면으로부터 상기 표시패널의 상면까지 정의된 개구영역을 포함할 수 있다.
상기 제2 영역은 상기 회로 소자층의 개구영역을 포함할 수 있다.
상기 화소 구동회로는 상기 제3 영역에 미배치된다.
본 발명의 일 실시예에 따른 전자장치는 상기 표시패널 상측에 배치된 윈도우 및 상기 윈도우와 상기 표시패널 사이에 배치된 광학필름을 더 포함할 수 있다. 상기 광학필름에는 상기 제2 패널영역에 대응하는 개구영역이 정의된다.
상기 표시패널은 상기 제2 패널영역을 적어도 2개 포함할 수 있다. 상기 회로 소자층은 상기 적어도 2개의 상기 제2 패널영역에 대응하도록 상기 제2 영역을 적어도 2개 포함하고, 상기 제3 영역을 적어도 2개 포함할 수 있다.
상기 회로 소자층은 상기 2개의 제3 영역 사이에 더미영역을 더 포함할 수 있다.
상기 회로 소자층은 상기 더미영역에 배치된 더미 화소 구동회로를 포함할 수 있다. 상기 화소 구동회로와 상기 더미 화소 구동회로는 동일한 설계의 복수 개의 트랜지스터들을 포함할 수 있다.
상기 표시 소자층은 더미 표시소자를 더 포함할 수 있다. 상기 더미 표시소자는 상기 더미영역 상에 배치될 수 있다. 상기 표시소자와 상기 더미 표시소자의 적층 구조는 상이할 수 있다.
본 발명의 일 실시예에 따른 전자장치는 표시패널 및 광학필름을 포함할 수 있다. 상기 표시패널은 제1 화소, 상기 제1 화소와 같은 화소행에 배치된 제2 화소, 상기 제1 화소와 다른 화소행에 배치된 제3 화소, 및 상기 제3 화소와 같은 화소행에 배치된 제4 화소를 포함하는 제1 패널영역 및 상기 제1 패널영역보다 광 투과율이 높은 제2 패널영역을 포함하고, 상기 제1 화소 내지 제4 화소는 상기 제2 패널영역의 외측에 배치될 수 있다. 상기 표시패널은 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 화소 구동회로를 포함하는 회로 소자층을 포함할 수 있다. 상기 회로 소자층은, 상기 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로가 배치된 제1 영역, 상기 제2 패널영역에 대응하며, 상기 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로가 미배치된 제2 영역 및 상기 제2 영역의 주변에 배치되고, 상기 신호라인이 배치된 제3 영역을 포함할 수 있다. 상기 신호라인은 상기 제3 영역에 배치되고 상기 제1 화소 내지 상기 제4 화소에 전기적으로 연결된 연결라인을 포함할 수 있다.
상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로는 동일하게 설계된 트랜지스터들을 포함할 수 있다. 상기 트랜지스터들은 제1 트랜지스터 및 상기 제1 트랜지스터와 다른 제2 트랜지스터를 포함할 수 있다. 상기 연결라인에 제공된 신호는 상기 제1 화소 및 상기 제2 화소의 상기 제1 트랜지스터들에 인가되고 상기 제3 화소 및 상기 제4 화소의 상기 제2 트랜지스터들에 인가될 수 있다.
상기 회로 소자층은, 상기 연결라인과 절연층을 사이에 두고 다른 층 상에 배치된 제1 신호라인 내지 제4 신호라인을 더 포함할 수 있다. 상기 제1 신호라인 내지 제4 신호라인은 상기 제1 화소 내지 제4 화소에 각각 연결될 수 있다.
상기 광학필름에는 상기 제2 패널영역에 대응하는 개구영역이 정의될 수 있다.
본 발명의 일 실시예에 따른 전자장치는 표시패널을 포함한다. 상기 표시패널은 n-1번째 화소행, 및 n번째 화소행이 배치된 제1 패널영역, 적어도 상기 n번째 화소행을 단절시키며 광 신호가 이동하는 제2 패널영역, 및 상기 제1 패널영역과 상기 제2 패널영역의 외측에 배치된 제3 패널영역을 포함하는 표시패널을 포함하고,
상기 표시패널은, 베이스층, 행 신호라인, 열 신호라인, 화소 구동회로, 제1 스캔 구동회로, 및 상기 제2 스캔 구동회로를 포함하고, 상기 베이스층 상에 배치된 회로 소자층 및 상기 회로 소자층 상에 배치되고, 표시소자를 포함하는 표시 소자층을 포함할 수 있다. 상기 회로 소자층은, 상기 행 신호라인, 상기 열 신호라인, 및 상기 화소 구동회로가 배치된 제1 영역, 상기 제2 패널영역에 대응하며, 상기 행 신호라인, 상기 열 신호라인, 및 상기 화소 구동회로가 미배치된 제2 영역, 상기 제2 영역의 주변에 배치되고, 적어도 상기 열 신호라인이 배치된 제3 영역, 상기 제3 패널영역에 대응하며, 상기 제1 스캔 구동회로가 배치된 제4 영역, 및 상기 제3 패널영역에 대응하며, 상기 제4 영역과 제1 영역을 사이에 두고 배치되고, 상기 제2 스캔 구동회로가 배치된 제5 영역을 포함할 수 있다. 상기 n-1번째 화소행 및 상기 n번째 화소행 각각은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함할 수 있다. 상기 행 신호라인은, 상기 n-1번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로에 연결된 n-1번째 일측 스캔라인, 상기 n-1번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로에 연결된 n-1번째 타측 스캔라인, 상기 n번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로에 연결된 n번째 일측 리셋라인, 및 상기 n번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로에 연결된 n번째 타측 리셋라인을 포함할 수 있다.
상기 광 신호를 송신하거나 수신하며 상기 제2 영역에 중첩하게 배치된 전자광학모듈을 더 포함할 수 있다.
상기 행 신호라인은 상기 제3 영역에 배치되고, 상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인을 연결하는 연결라인을 더 포함할 수 있다.
상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인은 동일한 층 상에 배치되고, 상기 n-1번째 일측 스캔라인과 상기 연결라인은 서로 다른 층 상에 배치될 수 있다.
상기 화소 구동회로는 상기 표시소자와 전기적으로 연결된 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결된 커패시터를 포함할 수 있다. 상기 구동 트랜지스터는, 반도체 패턴, 상기 반도체 패턴에 중첩하는 제어전극 및 상기 반도체 패턴에 연결된 입력전극 및 출력전극을 포함할 수 있다. 상기 커패시터는 상기 제어전극과 동일한 층 상에 배치된 제1 커패시터 전극 및 상기 상기 제어전극과 동일한 층 상에 배치된 제2 커패시터 전극을 포함할 수 있다.
상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인은 상기 제어전극과 동일한 층 상에 배치되고, 상기 연결라인은 상기 제2 커패시터 전극과 동일한 층 상에 배치될 수 있다.
상기 표시패널은 n+1번째 화소행을 더 포함하고, 상기 n+1번째 화소행은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함할 수 있다. 상기 행 신호라인은, 상기 n번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로 연결된 n번째 일측 스캔라인, 상기 n번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로 연결된 n번째 타측 스캔라인, 상기 n+1번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로 연결된 n+1번째 일측 리셋라인, 상기 n+1번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로 연결된 n+1번째 타측 리셋라인, 및 상기 제3 영역에 배치되고, 상기 n번째 일측 스캔라인과 상기 n+1번째 일측 리셋라인을 연결하는 연결라인을 더 포함할 수 있다.
본 발명의 일 실시예에 따른 표시패널은 제1 패널영역 및 제2 패널영역을 포함할 수 있다. 상기 제1 패널영역은 n-1(여기서, n은 1 이상의 자연수)번째 화소행, n번째 화소행, n-1번째 화소행에 연결된 n-1번째 스캔라인, n-1번째 화소행에 연결된 n-1번째 리셋라인, 상기 n번째 화소행에 연결된 n번째 스캔라인, 및 상기 n번째 화소행에 연결된 n번째 리셋라인이 배치된다. 상기 제2 패널영역은 적어도 상기 n번째 화소행을 단절시킨다. 상기 제2 패널영역은 개구부, 및 상기 개구부의 주변에 배치된 주변영역을 포함한다. 상기 주변영역에 상기 n-1번째 스캔라인과 상기 n번째 리셋라인을 연결하는 연결라인이 배치된다.
상술한 바에 따르면, 전자장치는 넓은 표시영역 및 좁은 비표시영역을 제공할 수 있다. 특히, 비표시영역인 제2 패널영역의 면적을 감소시킬 수 있다. 회로 소자층의 제3 영역에 배치되는 신호라인의 수를 감소시킴으로써 제3 영역의 면적을 축소 시킬 수 있다.
스캔라인 및 리셋라인과 다른 층상에 연결라인을 배치시킴으로써 정전기에 의한 신호라인 오픈 불량을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5b는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 5c는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5d는 도 5c에 도시된 화소에 인가되는 신호들을 예시적으로 도시한 타이밍도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 6b 및 도 6c는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 6d는 도 6a의 일부를 더 확대한 평면도이다.
도 7a는 본 발명의 일 실시예에 따른 입력감지센서의 단면도이다.
도 7b는 본 발명의 일 실시예에 따른 입력감지센서의 평면도이다.
도 7c는 본 발명의 일 실시예에 따른 입력감지센서의 부분 평면도이다.
도 8a는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 8b는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 8c는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 9a는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 9b는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 10a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 10b는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 10c는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치(ED)의 블럭도이다.
도 1에 도시된 것과 같이, 전자장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(ED-IS)은 제1 방향축(DR1) 및 제2 방향축(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 전자장치(ED)의 두께 방향은 제3 방향축(DR3)이 지시한다. 전자장치(ED)의 표시면(ED-IS)은 전자장치(ED)의 전면에 해당하며 윈도우(WM)의 상면에 대응할 수 있다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향축(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향축들(DR1, DR2, DR3)은 예시에 불과하다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향축들(DR1, DR2, DR3) 각각 이 지시하는 방향으로써 정의되고, 동일한 도면 부호를 참조한다.
표시면(ED-IS)은 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다. 비표시영역(NDA)은 베젤영역(BZA)과 신호통과영역(TA)을 포함할 수 있다. 신호통과영역(TA)은 광 신호를 전송할 수 있는 영역이다. 1개의 신호통과영역(TA)을 예시적으로 도시하였다. 여기서 광 신호는 외부의 자연광이거나, 발광소자에서 생성된 예컨대 적외선 일수 있다.
베젤영역(BZA)은 광 신호를 차단하는 영역으로 표시영역(DA)의 외측에 배치되어 표시영역(DA)을 에워싸는 영역일 수 있다. 일 실시예에서 베젤영역(BZA)은 전자장치(ED)의 전면이 아닌 측면에 배치될 수 있다. 일 실시예에서 베젤영역(BZA)은 생략될 수 있다.
본 실시예에서 표시영역(DA)을 에워싸는 베젤영역(BZA)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 제 베젤영역(BZA)은 표시영역(DA)의 일측에 배치되면 충분하다. 베젤영역(BZA)은 제1 방향(DR1) 내에서 마주보는 영역에만 배치될 수도 있다.
본 실시예에서 평탄한(flat) 표시면(ED-IS)을 예시적으로 도시하였으나, 일 실시예에 따르면 표시면(ED-IS)의 제2 방향(DR2)에서 마주하는 양측에는 곡면 영역들이 배치될 수도 있다.
본 실시예에서 휴대폰이 예시적으로 도시되어 있으나, 본 발명에 따른 전자장치는 이에 한정되지 않고, 텔레비전, 네비게이션, 컴퓨터 모니터, 게임기 등 다양한 정보 제공장치로 변형되어 실시될 수 있다.
도 2 및 도 3에 도시된 것과 같이, 전자장치(ED)는 표시장치(DD), 전자모듈(EM), 전자광학모듈(ELM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다.
표시장치(DD)는 이미지를 생성한다. 표시장치(DD)은 표시패널(DP), 선택적 부재(FM, optional menber), 및 윈도우(WM)를 포함한다.
표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시패널(organic light emitting display panel) 또는 퀀텀닷 발광표시패널과 같은 발광형 표시패널일 수 있다.
선택적 부재(FM)의 구성에 따라 표시장치(DD)는 외부입력 및/또는 외부압력을 감지할 수도 있다. 선택적 부재(FM)는 다양한 부재들을 포함할 수 있다.
본 실시예에서 선택적 부재(FM)는 광학필름 및 입력감지센서를 포함할 수 있다. 광학필름은 외부광 반사율을 낮춘다. 입력감지센서는 사용자의 외부 입력을 감지한다. 선택적 부재(FM)는 광학필름 및 입력감지센서를 결합하는 접착층을 더 포함할 수 있다.
광학필름은 편광자 및 위상 지연자를 포함할 수 있다. 편광자 및 위상 지연자는 연신형 또는 코팅형일 수 있다. 입력감지센서는 정전용량 방식 또는 압력감지방식 또는 전자기 유도방식으로 외부 입력을 감지할 수 있다.
윈도우(WM)는 전자장치(ED)의 외면을 제공한다. 윈도우(WM)는 베이스 기판을 포함하고, 반사 방지층, 지문 방지층과 같은 기능층들을 더 포함할 수 있다.
별도로 도시되지 않았으나, 표시장치(DD)는 적어도 하나의 접착층을 더 포함할 수 있다. 접착층은 윈도우(WM)와 선택적 부재(FM)를 결합하거나 선택적 부재(FM)와 표시패널(DP)를 결합할 수 있다. 접착층은 광학투명접착층 또는 감압접착층일 수 있다.
전자모듈(EM)은 제어 모듈(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
제어 모듈(10)은 전자장치(ED)의 전반적인 동작을 제어한다. 예를 들어 제어 모듈(10)은 사용자 입력에 부합하게 표시장치(DD)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(10)은 사용자 입력에 부합하게 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50) 등을 제어할 수 있다. 제어 모듈(10)은 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신회로(22)와, 수신되는 신호를 복조하는 수신회로(24)를 포함한다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전원모듈(PSM)은 전자장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
하우징(HM)은 표시장치(DD), 특히 윈도우(WM)와 결합되어 상기 다른 모듈들을 수납한다. 도 2에는 1개의 부재로 구성된 하우징(HM)이 예시적으로 도시되었다. 그러나, 하우징(HM)은 서로 조립되는 2개 이상의 부품들을 포함할 수 있다.
전자광학모듈(ELM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈(ELM)은 신호통과영역(TA)에 대응하는 표시장치(DD)의 일부영역을 통해 광신호를 송신 또는 수신한다. 본 실시예에서 전자광학모듈(ELM)은 카메라 모듈(CM)을 포함할 수 있다. 카메라 모듈(CM)은 신호통과영역(TA, 도 2 참조)을 통해 자연광 신호(NL, 도 2 참조)를 수신하여 외부이미지를 촬영한다.
전자광학모듈(ELM)은 표시장치(DD)의 하측에 배치된다. 전자광학모듈(ELM)은 표시장치(DD)의 상기 일부영역에 중첩한다. 표시장치(DD)의 상기 일부 영역은 표시장치(DD)의 다른 영역 대비 광 투과율이 높다. 이하, 표시장치(DD)에 대해 좀 더 상세히 설명한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 이하, 도 1 내지 도 3을 참조하여 설명한 구성과 동일한 구성에 대한 상세란 설명은 생략한다.
도 4a 및 도 4b에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP), 입력감지센서(FM-1), 광학필름(FM-2), 및 윈도우(WM)를 포함한다. 도 4a 및 도 4b에 도시된 것과 같이, 윈도우(WM)와 광학필름(FM-2)은 접착층(OCA)를 통해서 결합될 수 있다.
광학필름(FM-2)에 대하여 상세히 도시하지 않았으나, 광학필름(FM-2)은 다층 구조를 갖고, 다층 구조는 접착층을 포함할 수 있다. 상기 접착층에 의해 광학필름(FM-2)이 입력감지센서(FM-1)의 상면에 접착될 수 있다.
광학필름(FM-2)에는 도 2에 도시된 신호통과영역(TA)에 대응하도록 개구영역이 형성될 수 있다. 개구영역은 자연광 신호(NL)의 투과율을 높일 수 있다.
도 4a 및 도 4b에 도시된 것과 같이, 윈도우(WM)는 베이스 기판(WM-BS)과 베젤패턴(WM-BZ)을 포함할 수 있다. 베이스 기판(WM-BS)은 유리 기판과 같은 투명 기판을 포함한다. 이에 제한되지 않고, 베이스 기판(WM-BS)은 플라스틱을 포함할 수 있다. 단층의 베이스 기판(WM-BS)을 도시하였으나 이에 제한되지 않는다. 베이스 기판(WM-BS)은 유리 기판 또는 플라스틱 기판 및 접착층에 의해 이들에 결합된 합성 수지 필름을 포함할 수 있다.
베젤패턴(WM-BZ)은 베이스 기판(WM-BS)의 하면에 직접 배치될 수 있다. 베젤패턴(WM-BZ)은 다층구조를 가질 수 있다. 다층구조는 유색의 컬러층과 검정의 차광층을 포함할 수 있다. 유색의 컬러층과 검정의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다.
도 4a에 도시된 입력감지센서(FM-1)은 표시패널(DP)이 제공하는 베이스 면상에 직접 배치 될 수 있다. 본 명세서에서 "B의 구성이 A의 구성 상에 직접 배치된다"는 것은 A의 구성과 B의 구성 사이에 별도의 접착층/점착층이 배치되지 않는 것을 의미한다. B 구성은 A 구성이 형성된 이후에 A구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.
도 4b에 도시된 것과 같이 입력감지센서(FM-1)는 별도로 제조된 후 표시패널(DP)에 결합될 수 있다. 입력감지센서(FM-1)와 표시패널(DP) 사이에 접착층(OCA)이 배치될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 5b는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 5c는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 5d는 도 5c에 도시된 화소(PX)에 인가되는 신호들을 예시적으로 도시한 타이밍도이다.
도 5a에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED) 및 상부 절연층(TFL)을 포함한다. 도 1에 도시된 표시영역(DA) 및 비표시영역(NDA)에 대응하는 활성영역(DP-DA)과 비활성영역(DP-NDA)이 표시패널(DP)에 정의될 수 있다. 본 실시예에서 서로 다른 부재들의 영역들이 대응한다는 것은 서로 중첩한다는 것을 의미하고 동일한 면적/형상을 갖는 것으로 제한되지 않는다. 본 실시예에서 활성영역(DP-DA)은 제1 패널영역으로 정의될 수 있다. 비활성영역(DP-NDA)은 신호통과영역(TA)과 베젤영역(BZA)에 대응하는 제2 패널영역과 제3 패널영역을 포함할 수 있다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층, 반도체 패턴들, 및 도전 패턴들을 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 반도체 패턴들, 및 도전 패턴들은 신호라인들, 화소 구동회로, 및 스캔 구동회로를 구성할 수 있다. 이에 대한 상세한 설명은 후술한다.
표시 소자층(DP-OLED)은 표시소자, 예컨대 유기발광 다이오드를 포함한다. 표시 소자층(DP-OLED)은 화소 정의막과 같은 유기층을 더 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 상부 절연층(TFL)에 대한 상세한 설명은 후술한다.
도 5b에 도시된 것과 같이, 표시패널(DP)은 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 화소들(PX, 이하 화소들), 및 구동회로(GDC)를 포함할 수 있다. 도 5b에는 상술한 제1 패널영역(DP-DA), 제2 패널영역(DP-TA), 및 제3 패널영역(DP-BA)이 도시되었다.
제1 패널영역(DP-DA)에 화소들(PX)이 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 신호라인들(SGL), 및 화소 구동회로는 도 5a에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
제2 패널영역(DP-TA)에는 화소들(PX)이 미배치된다. 제2 패널영역(DP-TA)을 통해서 광 신호가 이동한다. 제2 패널영역(DP-TA)은 제1 패널영역(DP-DA)보다 광 투과율이 높다.
제3 패널영역(DP-BA)에는 구동회로(GDC)가 배치된다. 본 실시예에서 구동회로(GDC)는 스캔 구동회로를 포함할 수 있다. 스캔 구동회로는 복수 개의 스캔 신호들(이하, 스캔 신호들)을 생성하고, 스캔 신호들을 후술하는 복수 개의 스캔 라인들(GL, 이하 스캔 라인들)에 순차적으로 출력한다.　스캔 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
스캔 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다. 다시 말해, 스캔 구동회로는 도 5a에 도시된 회로 소자층(DP-CL)에 포함될 수 있다.
신호라인들(SGL)은 스캔 라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 신호라인들(SGL)은 리셋 라인들 및 발광 라인들을 더 포함할 수 있으나, 도 5b에서는 미도시되었다. 복수 개의 신호라인들(SGL) 중 제2 방향(DR2)으로 연장된 신호라인은 행 신호라인으로 정의될 수 있고, 제1 방향(DR1)으로 연장된 신호라인은 열 신호라인으로 정의될 수 있다. 스캔 라인들(GL)은 행 신호라인이고, 데이터 라인들(DL)은 열 신호라인일 수 있다.
스캔 라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 스캔 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 미도시된 회로기판과 연결될 수 있다. 회로기판에 실장된 집적 칩 형태의 타이밍 제어회로와 연결될 수 있다. 본 발명의 일 실시예에서 이러한 집적 칩은 제3 패널영역(DP-BA)에 배치되어 신호라인들(SGL)과 연결될 수도 있다.
도 5c에는 n번째 화소행에 배치된 하나의 화소(PX)를 도시하였다. 화소(PX)는 유기발광 다이오드(OLED) 및 화소 구동회로(CC)를 포함할 수 있다. 하나의 화소(PX)에 대응하게 n번째 스캔라인(GLn) 및 n번째 리셋라인(RLn)이 배치된다.
화소 구동회로(CC)는 복수의 트랜지스터들(T1 내지 T7) 및 커패시터(CP)를 포함할 수 있다. 화소 구동회로(CC)는 데이터 신호에 대응하여 유기발광 다이오드(OLED)에 흐르는 전류량을 제어한다.
유기발광 다이오드(OLED)는 화소 구동회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.
복수의 트랜지스터들(T1 내지 T7)은 각각 입력전극(또는, 소스 전극), 출력전극(또는, 드레인 전극) 및 제어전극(또는, 게이트 전극)을 포함할 수 있다.
제1 트랜지스터(T1)의 입력전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 출력전극은 제6 트랜지스터(T6)를 경유하여 유기발광 다이오드(OLED)의 제1 전극에 접속된다. 제1 트랜지스터(T1)는 제어전극에 인가되는 전압에 대응하여 유기발광 다이오드(OLED)에 흐르는 전류량을 제어한다. 제1 트랜지스터(T1)는 구동 트랜지스터로 정의될 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 입력전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어전극은 n번째 스캔라인(GLn)에 접속된다. 제2 트랜지스터(T2)는 n번째 스캔라인(GLn)으로 인가된 n번째 스캔신호(Sn)에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 입력전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 출력전극과 제어전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어전극은 n번째 스캔라인(GLn)에 접속된다. 제3 트랜지스터(T3)는 n번째 스캔신호(Sn)에 의해 턴-온되어 제1 트랜지스터(T1)의 출력전극과 제어전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 기준 노드(ND)와 초기화 전원생성부(미도시) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어전극은 n번째 리셋라인(RLn)에 접속된다. 제4 트랜지스터(T4)는 n번째 리셋라인(RLn)으로 인가된 n-1번째 스캔신호(Sn-1)에 의해 턴-온되어 기준 노드(ND)로 초기화전압(Vint)을 제공한다.
제5 트랜지스터(T5)는 전원 라인(PL)과 제1 트랜지스터(T1)의 입력전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어전극은 n번째 발광 제어라인(ECLn)에 접속된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력전극과 유기발광 다이오드(OLED)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어전극은 n번째 발광 제어라인(ECLn)에 접속된다.
제7 트랜지스터(T7)는 초기화 전원생성부와 유기발광 다이오드(OLED)의 제1 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어전극은 n+1번째 스캔신호(Sn+1)를 수신한다. 제7 트랜지스터(T7)의 제어전극은 n+1번째 스캔라인(GLn+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 n+1번째 스캔신호(Sn+1)에 응답하여 초기화전압(Vint)을 유기발광 다이오드(OLED)의 제1 전극으로
제7 트랜지스터(T7)는 화소(PX)의 블랙 표현 능력을 향상시킬 수 있다. 구체적으로, 제7 트랜지스터(T7)가 턴-온되면 유기발광 다이오드(OLED)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현시 제1 트랜지스터(T1)로부터의 누설전류에 의하여 유기발광 다이오드(OLED)가 발광하지 않게되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
도 5c에서는 PMOS를 기준으로 도시하였으나, 이에 제한되지 않는다. 본 발명의 다른 실시예에서 화소(PX)는 NMOS로 구성될 수 있다. 본 발명의 또 다른 실시예에서 화소(PX)는 NMOS와 PMOS의 조합에 의해 구성될 수 있다.
커패시터(CP)는 전원 라인(PL)과 기준 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 커패시터(CP)에 저장된 전압에 따라 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
본 발명에서 화소 구동회로(CC)의 구성은 도 5c에 도시된 회로로 한정되지 않는다. 본 발명의 일 실시예에서 화소 구동회로(CC)는 유기발광 다이오드(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.
도 5d를 참조하면, 발광제어신호(En)가 하이레벨(E-HIGH)을 가질 때, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-오프된다. 제5 트랜지스터(T5)가 턴-오프되면 전원 라인(PL)과 제1 트랜지스터(T1)의 입력전극이 전기적으로 차단된다. 제6 트랜지스터(T6)가 턴-오프되면 제1 트랜지스터(T1)의 출력전극과 유기발광 다이오드(OLED)의 제1 전극이 전기적으로 차단된다. 따라서, n번째 발광 제어라인(ECLn)으로 하이레벨(E-HIGH)을 가지는 발광제어신호(En)가 제공되는 기간 동안 유기발광 다이오드(OLED)는 발광하지 않는다.
이후, n-1번째 스캔신호(Sn-1)가 로우레벨(S-LOW)을 가지면 제4 트랜지스터(T4)가 턴-온된다. 제4 트랜지스터(T4)가 턴-온되면 초기화전압(Vint)이 기준 노드(ND)로 제공된다.
n번째 스캔신호(Sn)가 로우레벨(S-LOW)을 가지면 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴-온된다. 제2 트랜지스터(T2)가 턴-온되면 데이터 신호가 제1 트랜지스터(T1)의 입력전극으로 제공된다. 이 때, 기준 노드(ND)가 초기화전압(Vint)으로 초기화되었기 때문에 제1 트랜지스터(T1)가 턴-온된다. 제1 트랜지스터(T1)가 턴-온되면 데이터신호에 대응되는 전압이 기준 노드(ND)로 제공된다. 이때, 커패시터(CP)는 데이터신호에 대응되는 전압을 저장한다.
n+1번째 스캔신호(Sn+1)가 로우레벨(S-LOW)을 가지면 제7 트랜지스터(T7) 가 턴-온된다. 제7 트랜지스터(T7)가 턴-온되면 초기화전압(Vint)이 유기발광 다이오드(OLED)의 제1 전극으로 제공되어 유기발광 다이오드(OLED)의 기생 커패시터가 방전된다.
발광제어신호(En)가 로우레벨(E-LOW)를 가지면 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온된다. 제5 트랜지스터(T5)가 턴-온되면 제1 전원(ELVDD)이 제1 트랜지스터(T1)의 입력전극에 제공된다. 제6 트랜지스터(T6)가 턴-온되면 제1 트랜지스터(T1)의 출력전극과 유기발광 다이오드(OLED)의 제1 전극이 전기적으로 접속된다. 그러면, 유기발광 다이오드(OLED)는 제공받는 전류량에 대응하여 소정 휘도의 광을 생성한다.
도 6a는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 도 6b 및 도 6c는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 6d는 도 6a의 일부를 더 확대한 평면도이다.
도 6a는 제2 패널영역(DP-TA)과 그 주변의 제1 패널영역(DP-DA)을 도시하였다. 도 6a에는 복수 개의 화소행들의 일부분이 도시되었다. 복수 개의 화소행들 중 n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), 및 n+1번째 화소행(PXLn+1)이 표시되었다. 복수 개의 화소들(PX)은 화소열들로 구분될 수 있으며, m번째 화소열(PXCm)이 표시되었다.
제2 패널영역(DP-TA)에는 화소들(PX)이 미배치되기 때문에, n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), 및 n+1번째 화소행(PXLn+1)은 제2 패널영역(DP-TA)에서 단절된다. , n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), 및 n+1번째 화소행(PXLn+1) 이외에도 더 많은 화소행이 제2 패널영역(DP-TA)에 의해 단절된 것으로 도시되엇다.
제1 화소(PX-1), 제1 화소(PX-1)와 같은 화소행에 배치된 제2 화소(PX-2), 제1 화소(PX-1)와 다른 화소행에 배치된 제3 화소(PX-3), 및 제3 화소(PX-3)와 같은 화소행에 배치된 제4 화소(PX-4)는 제2 패널영역(DP-TA)의 주변에 배치된다. 제1 화소(PX-1), 제2 화소(PX-2), 제3 화소(PX-3), 및 제4 화소(PX-4)는 제2 패널영역(DP-TA)의 외측에 배치된다.
n-1번째 화소행(PXLn-1)에 있어서 제1 화소(PX-1)와 제2 화소(PX-2) 사이의 간격은 n-1번째 화소행(PXLn-1)의 다른 화소들(PX) 사이의 간격보다 크다. n번째 화소행(PXLn)에 있어서 제3 화소(PX-3)와 제4 화소(PX-4) 사이의 간격은 n번째 화소행(PXLn)의 다른 화소들(PX) 사이의 간격보다 크다.
n-1번째 화소행(PXLn-1)은 제2 방향(DR2)을 따라 교번하게 배치된 레드 화소와 블루 화소를 포함할 수 있다. n번째 화소행(PXLn)은 그린 화소를 포함할 수 있다. 홀수번째 화소행들과 짝수번째 화소행들 중 어느 하나의 그룹은 n-1번째 화소행(PXLn-1)과 동일한 화소 배열을 가질수 있고, 홀수번째 화소행들과 짝수번째 화소행들 중 다른 하나의 그룹은 n번째 화소행(PXLn)과 동일한 화소 배열을 가질수 있다. 레드 화소, 블루 화소, 및 그린 화소의 발광영역(PXA, 도 6b 참조)의 면적은 서로 다를 수 있다.
화소열들의 화소들(PX)이 제1 방향(DR1)을 따라 일렬로 정렬된 것으로 도시하였으나 이에 제한되지 않는다. 화소열들의 화소들(PX)은 제1 방향(DR1)을 따라 지그재그로 배열될 수 있다. 홀수번째 화소행의 화소들(PX)은 짝수번째 화소행의 화소들(PX) 사이에 배치될 수 있다. 하나의 화소열에 포함되는 화소들은 동일한 데이터 라인에 연결되면 충분하다.
도 6b는 구동 트랜지스터(T1)와 유기발광 다이오드(OLED)에 대응하는 화소(PX)의 단면을 도시하였다.
베이스층(BL)은 합성수지층을 포함할 수 있다. 표시패널(DP)의 제조시에 이용되는 지지기판 상에 합성수지층을 형성한다. 이후 합성수지층 상에 도전층 및 절연층 등을 형성한다. 지지기판이 제거되면 합성수지층은 베이스층(BL)에 대응한다.
본 실시예에서 회로 소자층(DP-CL)은 무기층인 버퍼막(BFL), 제1 중간 무기층(L10), 제2 중간 무기층(L20), 및 제3 중간 무기층(L30)을 포함하고, 유기층인 제1 중간 유기층(L40) 및 제2 중간 유기층(L50)을 포함할 수 있다. 구동 트랜지스터(T1)를 구성하는 반도체 패턴(SCP), 제어전극(GE), 입력전극(SE), 출력전극(DE)의 배치관계가 예시적으로 도시되었다. 제1 내지 제4 관통홀(CH1 내지 CH4) 역시 예시적으로 도시되었다. 입력전극(SE) 및 출력전극(DE)은 제1 관통홀(CH1) 및 제2 관통홀(CH2)를 통해 반도체 패턴(SCP)에 접속된다.
제어전극(GE)처럼 제1 중간 무기막(L10) 상에 커패시터(CP)의 제1 커패시터 전극(CPE1)이 배치된다. 제2 중간 무기막(L20) 상에 커패시터(CP)의 제2 커패시터 전극(CPE2)이 배치된다. 제2 중간 무기막(L20) 상에 제어전극(GE)에 중첩하는 상부전극(UE)이 배치된다. 제2 커패시터 전극(CPE2)과 상부전극(UE)은 전기적으로 연결될 수 있다. 제2 커패시터 전극(CPE2)과 상부전극(UE)은 하나의 도전패턴의 서로 다른 부분일 수 있다.
제1 중간 유기층(L40) 상에 배치된 연결전극(CNE)은 제3 관통홀(CH3)를 통해 출력전극(DE)에 접속된다. 제2 중간 유기층(L50) 상에 배치된 제1 전극(AE)은 제4 관통홀(CH4)를 통해 연결전극(CNE)에 접속된다.
표시 소자층(DP-OLED)은 유기발광 다이오드(OLED)와 화소 정의막(PDL)을 포함할 수 있다. 화소 정의막(PDL)은 유기층일 수 있다
제2 중간 유기층(L50) 상에 제1 전극(AE)이 배치된다. 화소 정의막(PDL)에는 발광 개구부(OP)가 정의된다. 화소 정의막(PDL)의 발광 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.
제1 패널영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 발광 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 발광 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들에 공통적으로 배치된다.
제2 전극(CE) 상에 상부 절연층(TFL)이 배치된다. 상부 절연층(TFL)은 복수 개의 박막들을 포함할 수 있다.
도 6c는 도 6a의 I-I'에 대응하는 단면을 도시하였다. 도 6c에서 유기발광 다이오드(OLED)는 간략히 도시되었고, 도 6b의 구동 트랜지스터(T1) 및 커패시터(CP)는 미도시되었다.
상부 절연층(TFL)은 구체적으로 도시되었다. 본 실시예와 같이 상부 절연층(TFL)은 캡핑층(CPL)과 박막 봉지층(TFE)을 포함할 수 있다. 박막 봉지층(TFE)은 제1 무기층(IOL1), 유기층(OL), 및 제2 무기층(IOL2)을 포함할 수 있다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 제1 무기층(IOL1)은 캡핑층(CPL) 상에 배치되고 캡핑층(CPL)에 접촉한다. 유기층(OL)은 제1 무기층(IOL1) 상에 배치되고 제1 무기층(IOL1)에 접촉한다. 제2 무기층(IOL2)은 유기층(OL) 상에 배치되고 유기층(OL)에 접촉한다.
캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 유기발광 다이오드(OLED)의 출광효율을 향상시킨다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 큰 굴절률을 가질 수 있다.
제1 무기층(IOL1) 및 제2 무기층(IOL2)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 유기층(OL)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호한다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층, 실리콘 옥사이드층 중 어느 하나일 수 있다. 일 실시예에서 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 티타늄옥사이드층, 또는 알루미늄옥사이드층 등을 포함할 수 있다. 유기층(OL)은 아크릴 계열 유기층을 포함할 수 있고, 이에 제한되지 않는다.
본 발명의 일 실시예에서 캡핑층(CPL)과 제1 무기층(IOL1) 사이에 무기층, 예컨대 LiF층이 더 배치될 수 있다. LiF층은 유기발광 다이오드(OLED)의 출광효율을 향상시킬 수 있다.
도 6c를 참조하면, 본 실시예에서 제2 패널영역(DP-TA)의 내측에는 모듈홀(MH)이 정의될 수 있다. 다시 말해 표시패널(DP)의 하면으로부터 표시패널(DP)의 상면까지 정의된 개구영역(opening area, 또는 개구부(opening))이 모듈홀(MH)에 해당한다. 본 실시예에서 베이스층(BL)의 하면은 표시패널(DP)의 하면에 해당하고, 제2 무기층(IOL2)의 상면은 표시패널(DP)의 상면에 해당한다.
모듈홀(MH)의 주변에 함몰 패턴(GV)이 배치될 수 있다. 함몰 패턴(GV)은 모듈홀(MH)과 달리 표시패널(DP)을 관통하지 않는다. 함몰 패턴(GV)은 모듈홀(MH)의 가장 자리를 따라 정의될 수 있다. 본 실시예에서, 함몰 패턴(GV)은 모듈홀(MH)을 에워싸는 폐라인으로 도시되었으며, 모듈홀(MH)의 형상과 유사한 원 형상으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 함몰 패턴(GV)은 모듈홀(MH)과 상이한 형상을 갖거나, 다각형, 타원, 또는 적어도 일부의 곡선을 포함하는 폐라인 형상을 갖거나, 또는 부분적으로 단절된 복수의 패턴들을 포함하는 형상으로 제공될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
함몰 패턴(GV)은 회로 소자층(DP-CL)을 관통하고 베이스층(BL)에 형성된 그루브까지 연장된다. 함몰 패턴(GV)의 내측에 증착 패턴(EL-P)이 배치될 수 있다. 증착 패턴(EL-P)은 유기발광 다이오드(OLED)의 증착공정에서 증착물질이 베이스층(BL)의 그루브에 적층되어 형성된다.
증착 패턴(EL-P)은 발광층(EML)과 동일한 물질을 포함하는 층, 제2 전극(CE)과 동일한 물질을 포함하는 층을 포함할 수 있다. 증착 패턴(EL-P)은 정공 제어층(HCL)과 동일한 물질을 포함하는 층 및 전자 제어층(ECL)과 동일한 물질을 포함하는 층을 더 포함할 수 있다.
함몰 패턴(GV)의 내측에는 증착 패턴(EL-P)을 커버하는 제1 무기층(IOL1) 및 제2 무기층(IOL2) 각각의 일부분이 배치될 수 있다. 제1 무기층(IOL1) 및 제2 무기층(IOL2)은 함몰 패턴(GV)의 내측면을 커버할 수 있다.
함몰 패턴(GV)은 언더 컷 형상을 가질 수 있다. 함몰 패턴(GV)은 단면 상에서 내측보다 입구가 좁다. 함몰 패턴(GV)를 통해서 제1 중간 유기층(L40) 및 제2 중간 유기층(L50)이 밀봉된다. 유기발광 다이오드(OLED), 제1 중간 유기층(L40) 및 제2 중간 유기층(L50)으로 유입될 수 있는 수분이나 공기를 함몰 패턴(GV)을 통해서 차단될 수 있다.
베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL) 각각은 복수 개의 영역들을 포함할 수 있다. 예컨대, 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 상부 절연층(TFL) 각각은 제1 영역 내지 제4 영역을 포함할 수 있다. 도 6c에는 회로 소자층(DP-CL)의 제1 영역(CLA1), 제2 영역(CLA2), 및 제3 영역(CLA3)을 표시하였다.
제1 영역(CLA1)은 신호라인과 화소 구동회로가 배치되는 영역으로 제1 패널영역(DP-DA)에 대응할 수 있다. 제2 영역(CLA2)은 제2 패널영역(DP-TA)에 대응하며, 신호라인 및 화소 구동회로가 미배치된 영역일 수 있다. 본 실시예에서 제2 영역(CLA2)은 모듈홀(MH)에 대응하는 개구영역일 수 있다.
제3 영역(CLA3)은 제2 패널영역(DP-TA)에 대응하며, 제2 영역(CLA2)의 주변에 배치된다. 제3 영역(CLA3)에는 신호라인이 배치될 수 있다. 신호라인은 후술하는 제1 연결라인(DML1)과 제2 연결라인(DML2)을 포함할 수 있다. 제3 영역(CLA3)에는 화소 구동회로가 미배치될 수 있다. 본 실시예에서 제3 영역(CLA3)에 함몰 패턴(GV)이 형성되었다.
도 6c에 도시되지 않았으나, 회로 소자층(DP-CL)의 제4 영역은 도 5b에 도시된 제3 패널영역(DP-BA)에 대응하는 영역일 수 있다. 회로 소자층(DP-CL)의 제4 영역에 스캔 구동회로(GDC)가 배치된다.
도 6d는 도 6c에 있어서, n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), n+1번째 화소행(PXLn+1), 및 m번째 화소열(PXCm)만 구체적으로 도시하였다. 또한, n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), n+1번째 화소행(PXLn+1)에 각각 대응하는 스캔라인들(GLn-1, GLn, GLn+1) 및 n-1번째 화소행(PXLn-1), n번째 화소행(PXLn), n+1번째 화소행(PXLn+1)에 각각 대응하는 리셋라인들(RLn-1, RLn, RLn+1)을 도시하였다. 또한, m번째 화소열(PXCm)에 연결된 m번째 데이터 라인(DLm)을 도시하였다.
"화소행/열과 신호라인이 연결되었다"는 것은 "화소행/열에 포함된 화소의 화소 구동회로와 신호라인이 연결되었다"는 것과 동일한 의미를 갖는다. 여기서 n과 m은 2 이상의 자연수이다. 하나의 화소와 그에 대응하는 스캔라인, 리셋라인, 데이터라인의 연결관계는 도 5c를 참조하여 설명한 바 상세한 설명은 생략한다.
해당 화소행의 리셋라인은 바로 직전 화소행의 스캔라인과 동일한 신호를 수신할 수 있다. 해당 화소행의 리셋라인은 바로 직전 화소행의 스캔라인과 제3 패널영역(DP-BA)에서 접속될 수 있다. n번째 리셋라인(RLn)은 n-1번째 스캔라인(GLn-1)과 동일한 신호, 즉 n-1번째 스캔신호(Sn-1)를 수신할 수 있다.
해당 화소행의 화소들(PX)은 바로 직후 화소행의 스캔라인으로부터 스캔신호를 수신할 수 있다. 도 5c에 도시된 제7 트랜지스터(T7)와 n+1번째 스캔라인(GLn+1)의 접속관계는 도 6d에 간략히 도시되었다.
도 6d를 참조하면, 제3 영역(CLA3)에 연결라인들이 배치된다. 제1 연결라인(DML1)은 해당 화소행의 리셋라인과 바로 직전 화소행의 스캔라인을 연결한다. 제1 연결라인(DML1)은 행 연결라인으로 정의될 수 있다. 도 6d에는 복수 개의 제1 연결라인들 중 n-1번째 스캔라인(GLn-1)과 n번째 리셋라인을 연결하는 제1 연결라인(DML1)과 n번째 스캔라인(GLn)과 n+1번째 리셋라인을 연결하는 제1 연결라인(DML1)이 도시되었다.
스캔라인들(GLn-1, GLn, GLn+1) 및 리셋라인들(RLn-1, RLn, RLn+1)은 도 6b에 도시된 제어전극(GE)과 동일한 층 상에 배치될 수 있다. 제1 연결라인(DML1)은 스캔라인들(GLn-1, GLn, GLn+1) 및 리셋라인들(RLn-1, RLn, RLn+1)과 다른층 상에 배치될 수 있다 본 실시예에서 제1 연결라인(DML1)은 도 6b에 도시된 상부전극(UE)과 동일한 층 상에 배치될 수 있다. 제2 중간 무기층(L20)을 관통하는 제1 컨택홀들(CTH1)을 통해 대응하는 리셋라인 또는 스캔라인과 제1 연결라인(DML1)이 연결된다.
스캔라인들(GLn-1, GLn, GLn+1) 및 리셋라인들(RLn-1, RLn, RLn+1) 각각은 제2 패널영역(DP-TA)을 중심으로 양측으로 이격되어 배치된 일측 라인부분(LPL)과 타측 라인부분(LPR)을 포함할 수 있다. 일측 라인부분(LPL)은 해당 화소행의 일측 화소들(PX)에 연결되고, 타측 라인부분(LPR)은 해당 화소행의 일측 화소들(PX)에 연결된다.
제1 연결라인(DML1)은 해당 화소행의 리셋라인의 일측 라인부분(LPL)과 타측 라인부분(LPR)을 연결한다. 또한, 제1 연결라인(DML1)은 바로 직전 화소행의 스캔라인의 일측 라인부분(LPL)과 타측 라인부분(LPR)을 연결한다.
제1 연결라인(DML1)은 제3 영역(CLA3)에 배치되는 신호라인의 개수를 감소시킬 수 있다. 제3 영역(CLA3)의 면적이 감소됨에 따라 비표시영역의 면적을 감소시킬 수 있다. 또한, 스캔라인들(GLn-1, GLn, GLn+1) 및 리셋라인들(RLn-1, RLn, RLn+1)과 다른 층상에 제1 연결라인(DML1)을 배치시킴으로써 정전기에 의한 신호라인 오픈 불량을 방지할 수 있다.
본 실시예에서 제1 연결라인(DML1)과 연결된 신호라인을 리셋라인과 스캔라인으로 설명하였으나, 이에 제한되지 않는다. 도 6a에 도시된 제1 화소(PX-1), 제2 화소(PX-2), 제3 화소(PX-3), 및 제4 화소(PX-4)와 같이, 복수 개의 화소행들에 동일한 신호를 전달하기 위해 제1 연결라인(DML1)이 적용될 수 있다. 제1 연결라인(DML1)은 제1 화소(PX-1)에 연결된 제1 신호라인, 제2 화소(PX-2)에 연결된 제2 신호라인, 제3 화소(PX-3)에 연결된 제3 신호라인, 및 제4 화소(PX-4)에 연결된 제4 신호라인을 연결한다.
제1 화소(PX-1) 및 제2 화소(PX-2)와 같이 동일한 화소행의 화소들에 있어서, 제1 연결라인(DML1)으로 전달되는 신호는 화소 구동회로(CC, 도 5c 참조)의 서로 대응하는 트랜지스터에 인가된다. 제1 화소(PX-1) 및 제3 화소(PX-3)와 같이 서로 다른 화소행의 화소들에 있어서, 제1 연결라인(DML1)으로 전달되는 신호는 화소 구동회로(CC)의 서로 다른 트랜지스터에 인가될 수 있다.
m번째 데이터 라인(DLm)은 도 6b에 도시된 입력전극(SE) 및 출력전극(DE)과 동일한 층 상에 배치될 수 있다. 제2 연결라인(DML2)은 도 6b에 도시된 연결전극(CNE)과 동일한 층 상에 배치될 수 있다. 제1 중간 유기층(L40)을 관통하는 제2 컨택홀들(CTH2)을 통해 대응하는 m번째 데이터 라인(DLm)과 제2 연결라인(DML2)이 연결된다. 제2 연결라인(DML2)은 열 연결라인으로 정의될 수 있다. 제2 연결라인(DML2)은 m번째 데이터 라인(DLm)의 일부분으로 취급될 수도 있다.
m번째 데이터 라인(DLm)은 제2 패널영역(DP-TA)을 중심으로 양측으로 이격되어 배치된 일측 라인부분(LPU)과 타측 라인부분(LPD)을 포함할 수 있다. 일측 라인부분(LPU)은 해당 화소열의 일측 화소들(PX)에 연결되고, 타측 라인부분(LPD)은 해당 화소열의 일측 화소들(PX)에 연결된다.
제2 연결라인(DML2)은 m번째 데이터 라인(DLm)의 일측 라인부분(LPU)과 상기 타측 라인부분(LPD)을 연결할 수 있다. m번째 데이터 라인(DLm)과 다른 층상에 제2 연결라인(DML2)을 배치시킴으로써 정전기에 의한 신호라인 오픈 불량을 방지할 수 있다.
별도로 도시하지 않았으나, 본 발명의 일 실시예에서 모듈홀(MH)은 형성되지 않을 수도 있다. 예컨대, 베이스층(BL)에는 홀이 형성되지 않을 수 있다. 제2 영역(CLA2)에 회로 소자층(DP-CL)의 절연층들 중 어느 하나 이상이 배치될 수 있다. 다만, 제2 영역(CLA2)에 회로 소자층(DP-CL)의 도전 패턴들이 미배치되거나, 제2 영역(CLA2) 상에 표시 소자층(DP-OLED)의 일부 또는 전부가 미배치됨으로써, 제2 영역(CLA2)에 대응하는 표시패널(DP)의 일부 영역은 제1 영역(CLA1) 및 제3 영역(CLA3) 에 대응하는 표시패널(DP)의 다른 일부 영역보다 큰 광 투과율을 가질 수 있다.
도 7a은 본 발명의 일 실시예에 따른 입력감지센서(FM-1)의 단면도이다. 도 7b은 본 발명의 일 실시예에 따른 입력감지센서(FM-1)의 평면도이다. 도 7c는 입력감지센서(FM-1)의 부분 평면도이다. 도 7a에서 베이스면을 제공하는 상부 절연층(TFL)은 간략히 도시되었다.
도 7a에 도시된 것과 같이, 입력감지센서(FM-1)는 제1 절연층(IS-IL1), 제1 도전층(IS-CL1), 제2 절연층(IS-IL2), 제2 도전층(IS-CL2), 및 제3 절연층(IS-IL3)을 포함할 수 있다. 제1 절연층(IS-IL1)은 상부 절연층(TFL) 상에 직접 배치될 수 있다. 본 발명의 일 실시예에서 제1 절연층(IS-IL1)은 생략될 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 단층구조를 갖거나, 제3 방향축(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 2이상을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다. 예컨대, 제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 3층의 금속층 구조, 예컨대, 티타늄/알루미늄/티타늄의 3층 구조를 가질 수 있다.
제1 도전층(IS-CL1) 및 제2 도전층(IS-CL2) 각각은 복수 개의 도전패턴들을 포함한다. 이하, 제1 도전층(IS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(IS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 감지전극들 및 이에 연결된 신호라인들을 포함할 수 있다. 감지전극들은 도 7b에 도시된 비발광영역(NPXA)에 비 중첩하고 발광영역(PXA)에 중첩하는 메쉬형상을 갖는 불투명 전극일 수 있다. 감지전극들은 발광영역(PXA) 및 비발광영역(NPXA)에 중첩하는 투명 전극일 수도 있다.
제1 절연층(IS-IL1) 내지 제3 절연층(IS-IL3) 각각은 무기물 또는 유기물을 포함할 수 있다. 본 실시예에서 제1 절연층(IS-IL1) 및 제2 절연층(IS-IL2)은 무기물을 포함하는 무기층일 수 있다. 무기층은 알루미늄 옥사이드, 티타늄 옥사이드, 실리콘 옥사이드 실리콘옥시나이트라이드, 지르코늄옥사이드, 및 하프늄 옥사이드 중 적어도 하나를 포함할 수 있다. 제3 절연층(IS-IL3)은 유기층을 포함할 수 있다. 유기층은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.
도 7b에 도시된 것과 같이, 입력감지센서(FM-1)는 도 5b의 제1 패널영역(DP-DA), 제2 패널영역(DP-TA), 및 제3 패널영역(DP-BA)에 대응하는 감지영역(IS-DA), 제1 비감지 영역(IS-TA), 및 제2 비감지 영역(IS-BA)을 포함할 수 있다.
도 7b에 도시된 것과 같이, 입력감지센서(FM-1)는 제1 전극 그룹(EG1), 제2 전극 그룹(EG2), 제1 전극 그룹(EG1)의 일부에 연결된 제1 신호라인 그룹(SG1), 제1 전극 그룹(EG1)의 다른 일부에 연결된 제2 신호라인 그룹(SG2) 및 제2 전극 그룹(EG2)에 연결된 제3 신호라인 그룹(SG3)을 포함할 수 있다.
제1 전극 그룹(EG1)과 제2 전극 그룹(EG2)은 서로 교차한다. 10개의 제1 감지전극들(IE1-1 내지 IE1-10)을 포함하는 제1 전극 그룹(EG1)과 8개의 제2 감지전극들(IE2-1 내지 IE2-8)을 포함하는 제2 전극 그룹(EG2)을 예시적으로 도시하였다. 뮤추얼 캡 방식 및/또는 셀프 캡 방식으로 외부 입력을 감지할 수 있다. 제1 구간 동안에 뮤추얼 캡 방식 외부 입력의 좌표를 산출한 후 제2 구간 동안에 셀프 캡 방식으로 외부 입력의 좌표를 재 산출할 수도 있다.
제1 전극 그룹(EG1)의 전극들 각각은 복수 개의 제1 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)을 포함한다. 제2 전극 그룹(EG2)의 전극들 각각은 복수 개의 제2 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)을 포함한다. 제1 전극 그룹(EG1) 및 제2 전극 그룹(EG2)의 전극들의 형상은 특별히 제한되지 않는다.
제1 연결부들(CP1)은 제1 도전층(IS-CL1)으로부터 형성될 수 있다. 제1 센서부들(SP1), 제2 센서부들(SP2), 및 제2 연결부들(CP2)은 제2 도전층(IS-CL2)으로부터 형성될 수 있다. 제1 연결부(CP1)는 제2 절연층(IS-IL2)을 관통하는 연결 컨택홀들을 통해 제1 센서부들(SP1)에 전기적으로 연결될 수 있다.
동일한 층 상에 배치된 도전패턴들은 동일한 공정을 통해 형성될 수 있고, 동일한 재료를 포함할 수 있고, 동일한 적층 구조를 가질 수 있다. 상술한 입력감지센서(FM-1)의 구성들의 적층순서는 변경될 수 있다. 본 발명의 일 실시예에서 제1 절연층(IS-IL1) 상에 제1 센서부들(SP1) 및 제2 연결부(CP2)이 직접 배치될 수 있다. 제1 절연층(IS-IL1) 상에 제1 센서부들(SP1) 및 제2 연결부(CP2)을 커버하는 제2 절연층(IS-IL2)이 배치될 수 있다. 제2 절연층(IS-IL2) 상에 배치된 제1 연결부(CP1)는 제2 절연층(IS-IL2)을 관통하는 연결 컨택홀들을 통해 제1 센서부들(SP1)에 전기적으로 연결될 수 있다. 본 실시예에서 2 layer 구조의 입력감지센서(FM-1)을 일예로 설명하였으나, 입력감지센서(FM-1)은 셀프 캡 방식으로 구동되는 1 layer 구조로 변경될 수 있다.
도 7c에 도시된 것과 같이, 제1 센서부들(SP1) 및 제2 센서부들(SP2)은 메쉬형상을 가질 수 있다. 제1 감지전극들(IE1-1 내지 IE1-10) 중 일부와 제2 감지전극들(IE2-1 내지 IE2-8) 중 일부는 제1 비감지 영역(IS-TA)을 중심으로 단절될 수 있다.
단절된 2개의 제1 센서부들(SP1)은 제1 브릿지 라인(BL1)을 통해 연결될 수 있다. 제1 브릿지 라인(BL1)은 도 7a의 제2 도전층(IS-CL2)으로부터 형성될 수 있다. 본 발명의 일 실시예에서 제1 브릿지 라인(BL1)은 별도의 공정을 추가하여 형성할 수 도 있다. 단절된 2개의 제2 센서부들(SP2)은 제2 브릿지 라인(BL2)을 통해 연결될 수 있다. 제2 브릿지 라인(BL2)은 도 7a의 제1 도전층(IS-CL1)으로부터 형성될 수 있다. 본 발명의 일 실시예에서 제2 브릿지 라인(BL2)은 별도의 공정을 추가하여 형성할 수 도 있다.
제1 브릿지 라인(BL1)과 제2 브릿지 라인(BL2)은 도 6c의 제3 영역(CLA3)에 대응하는 영역에 형성될 수 있다. 제1 비감지 영역(IS-TA)의 일부는 입력감지센서(FM-1)의 개구영역(IS-OP)에 해당할 수 있다. 입력감지센서(FM-1)의 개구영역(IS-OP)은 도 7c에 도시된 것과 같이, 모듈홀(MH)보다 큰 면적을 가질 수 있다.
도 8a는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다. 도 8b는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 도 8c는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 단면도이다.
도 8a를 참조하면, 전자장치(ED)는 적어도 2개의 신호통과영역들(TA1, TA2)를 포함한다. 전자광학모듈(ELM)은 발광소자(LS) 및 포토센서(PS)를 포함할 수 있다. 발광소자(LS)는 제1 신호통과영역(TA1)을 통해 적외선을 출광하고, 포토센서(PS)는 외부물체에 의해 반사된 적외선을 제2 신호통과영역(TA2)을 통해 수신할 수 있다. 이들은 근접센서의 기능을 수행한다. 발광소자(LS), 및 포토센서(PS)는 회로기판(PCB)에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서 전자광학모듈(ELM)은 2개의 신호통과영역들(TA1, TA2)에 대응하게 배치된 2개의 카메라 모듈을 포함할 수도 있다.
도 8b는 n번째 화소행(PXLn)만을 간략히 도시하였다. 도 8b에 도시된 것과 같이, 표시패널(DP)은 2개의 신호통과영역들(TA1, TA2)에 대응하는 2개의 제2 패널영역(DP-TA1, DP-TA2)을 포함할 수 있다. 회로 소자층(DP-CL, 도 6c 참조)은 2개의 제2 패널영역(DP-TA1, DP-TA2)에 대응하도록 2개의 제2 영역(CLA2)을 포함하고, 2개의 제3 영역(CLA3)을 포함할 수 있다.
회로 소자층(DP-CL)은 2개의 제3 영역(CLA3) 사이에 배치된 더미영역(CLA-D)을 더 포함할 수 있다. 더미영역(CLA-D)에는 더미 화소(PX-D)가 배치될 수 있다. 더미영역(CLA-D)에는 신호라인 및 더미 화소 구동회로가 배치될 수 있다.
더미 화소(PX-D)는 화소(PX) 대비 유기발광 다이오드 (OLED, 도 6b 참조)의 적층구조가 다를 수 있다. 도 8c에 도시된 것과 같이, 더미 화소(PX-D)의 유기발광 다이오드(OLED)는 제1 전극(AE)을 미-포함할 수 있다. 본 발명의 일 실시예에서 더미 화소(PX-D)의 유기발광 다이오드(OLED)는 제2 전극(CE)를 미-포함할 수도 있고, 발광층(EML)을 미포함할 수도 있다.
이때, 더미 화소(PX-D)는 화소(PX)와 동일한 설계의 화소 구동회로(CC)를 가질 수 있다. 더미 화소(PX-D)의 복수 개의 트랜지스터들의 등가회로와 화소(PX)의 복수 개의 트랜지스터들의 등가회로는 서로 동일할 수 있다.
본 발명의 일 실시예에서, 더미 화소(PX-D)는 화소(PX) 대비 화소 구동회로(CC)가 다를 수도 있다. 화소 구동회로(CC)를 구성하는 트랜지스터들의 개수가 다르거나, 트랜지스터들과 신호라인(예컨대 스캔라인)이 단선될 수 있다.
도 9a는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 9b는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 단면도이다
본 실시예에 따른 표시패널(DP)은 도 5a에 도시된 표시패널(DP) 대비 박막 봉지층(TFE, 도 6c 참조)을 미-포함한다. 본 실시예에 따른 표시패널(DP)은 봉지 기판(EC) 및 실링부재(SM)을 포함한다. 또한, 베이스층(BL)은 유리 기판을 포함할 수 있다. 그밖에 베이스층(BL)은 가시광 파장 범위에서 실질적으로 굴절률이 일정한 기판을 포함할 수 있다.
봉지 기판(EC)은 투명한 기판일 수 있다. 봉지 기판(EC)은 유리 기판을 포함할 수 있다. 그밖에 봉지 기판(EC)은 가시광 파장 범위에서 실질적으로 굴절률이 일정한 기판을 포함할 수 있다. 실링부재(SM)는 상기 하부 표시기판과 봉지 기판(EC)을 결합시킬 수 있다. 실링부재(SM)는 봉지 기판(EC)의 엣지를 따라 연장될 수 있다.
표시패널(DP)의 내측에 정의된 갭(GP)에는 공기 또는 비활성 기체들(이하, 외부 기체)이 충전될 수 있다. 봉지 기판(EC)와 실링부재(SM)는 하부 표시기판에 습기가 침투하는 것을 방지할 수 있다.
실링부재(SM)는 프릿과 같은 무기물 접착층을 포함할 수 있다. 이에 제한되지 않고 실링부재(SM)는 유기물 접착층을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 외부로부터 완전히 밀봉될 수 있기 때문에 강도가 향상되고, 발광소자의 불량을 방지할 수 있다.
본 실시예에 따른 표시패널(DP)은 도 6c에 도시된 표시패널(DP)과 달리 모듈홀(MH)이 정의되지 않는다. 본 실시예에 따른 표시패널(DP)은 적어도 모듈홀(MH)에 대응하는 미증착영역이 정의된다. 미증착영역은 도 6c의 제2 영역(CLA2)에 대응할 수 있다.
미증착영역은 회로 소자층(DP-CL)의 일부 또는 전부가 미배치되거나, 표시 소자층(DP-OLED)의 일부 또는 전부가 미배치됨으로써, 다른 영역보다 큰 광 투과율을 가질 수 있다. 본 실시예에서 미증착영역은 회로 소자층(DP-CL)의 도전 패턴들이 미배치되며 표시 소자층(DP-OLED)의 전부가 미배치된 것으로 도시되었다.
도 10a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 10b는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 도 10c는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 이하, 도 1 내지 도 9b를 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 10a에 도시된 것과 같이, 표시패널(DP)은 제1 패널영역(DP-DA)을 사이에 두고 배치된 제1 스캔 구동회로(GDC1) 및 제2 스캔 구동회로(GDC2)를 포함한다.
제1 스캔 구동회로(GDC1)는 도 1 내지 도 9b를 참조하여 설명한 스캔 구동회로(GDC)와 동일할 수 있다. 제2 스캔 구동회로(GDC2)는 제2 패널영역(DP-TA)에 의해 단절된 화소행들과 전기적으로 연결된다. 제2 패널영역(DP-TA)에 의해 단절된 화소행들에 연결된 행 신호라인들과 연결된다.
도 10b에 도시된 것과 같이, 행 신호라인들은 단절된 화소행들(PXLn-1, PXLn, PXLn+1) 각각의 일측 화소들 및 제1 스캔 구동회로(GDC1)에 연결된 일측 스캔라인(S-LPL)을 포함할 수 있다. 행 신호라인들은 단절된 화소행들(PXLn-1, PXLn, PXLn+1) 각각의 타측 화소들 및 제2 스캔 구동회로(GDC2)에 연결된 타측 스캔라인(S-LPR)을 포함할 수 있다. n번째 화소행(PXLn)에 연결된 일측 스캔라인(S-LPL)과 타측 스캔라인(S-LPR)은 n번째 스캔라인(GLn, 도 6d 참조)을 이룬다. 행 신호라인들은 일측 리셋라인(R-LPL) 및 타측 리셋라인(R-LPR)을 더 포함할 수 있다.
행 신호라인들(S-LPL, S-LPR, R-LPL, R-LPR)의 말단이 제3 영역(CLA3)에 중첩하는 것으로 도시하였으나, 이에 제한되지 않는다. 행 신호라인들(S-LPL, S-LPR, R-LPL, R-LPR)의 말단은 제3 영역(CLA3)에 비중첩할 수도 있다.
제1 스캔 구동회로(GDC1) 및 제2 스캔 구동회로(GDC2)는 서로 대응하는 일측 스캔라인(S-LPL)과 타측 스캔라인(S-LPR)에 서로 동기된 스캔신호들을 각각 출력한다. 제1 스캔 구동회로(GDC1) 및 제2 스캔 구동회로(GDC2)는 서로 대응하는 일측 리셋라인(R-LPL) 및 타측 리셋라인(R-LPR)에 서로 동기된 리셋신호들을 각각 출력한다.
도 10c에 도시된 것과 같이, 행 신호라인은 제3 영역(CLA3)에 배치된 복수 개의 제1 연결라인(DML1)을 더 포함할 수 있다. 제1 연결라인(DML1)은 n-1번째 화소행에 연결된 일측 스캔라인(S-LPL)과 n번째 화소행에 연결된 일측 리셋라인(R-LPL)을 연결할 수 있다. 제1 연결라인(DML1)은 n-1번째 화소행에 연결된 타측 스캔라인(S-LPR)과 n번째 화소행에 연결된 타측 리셋라인(R-LPR)을 연결할 수 있다. 도 10c에 도시된 2개의 제1 연결라인(DML1)은 도 6d에 도시된 하나의 제1 연결라인(DML1)을 2개로 분할한 것과 같을 수 있다. 본 실시예에 따르면 신호라인의 저항이 감소되어 신호의 지연현상(예컨대 RC 딜레이)이 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
BL:베이스층
CLA1: 제1 영역
CLA2: 제2 영역
CLA3: 제3 영역
DML1: 제1 연결라인
DML2: 제2 연결라인
DP-CL: 회로 소자층
DP-DA:제1 패널영역
DP-TA:제2 패널영역
DP-BA: 제3 패널영역
DP-OLED:표시 소자층
PXCm: m번째 화소열
PXLn-1:n-1번째 화소행
PXLn: n번째 화소행
PXLn+1:n+1번째 화소행

Claims (29)

  1. n-1(여기서, n은 1 이상의 자연수)번째 화소행, 및 n번째 화소행이 배치된 제1 패널영역 및 적어도 상기 n번째 화소행을 단절시키며 광 신호가 이동하는 제2 패널영역을 포함하는 표시패널을 포함하고,
    상기 표시패널은,
    베이스층;
    신호라인 및 화소 구동회로를 포함하고, 상기 베이스층 상에 배치된 회로 소자층; 및
    상기 회로 소자층 상에 배치되고, 표시소자를 포함하는 표시 소자층을 포함하고,
    상기 회로 소자층은,
    상기 신호라인 및 상기 화소 구동회로가 배치된 제1 영역;
    상기 제2 패널영역에 대응하며, 상기 신호라인 및 상기 화소 구동회로가 미배치된 제2 영역; 및
    상기 제2 패널영역에 대응하며, 상기 제2 영역의 주변에 배치되고, 상기 신호라인이 배치된 제3 영역을 포함하고,
    상기 신호라인은 상기 n-1번째 화소행에 연결된 n-1번째 스캔라인, 상기 n번째 화소행에 연결된 n번째 리셋라인, 및 상기 n-1번째 스캔라인과 상기 n번째 리셋라인을 연결하며 상기 제3 영역에 배치된 제1 행 연결라인을 포함하는 전자장치.
  2. 제1 항에 있어서,
    상기 광 신호를 송신하거나 수신하며 상기 제2 영역에 중첩하게 배치된 전자광학모듈을 더 포함하는 전자장치.
  3. 제1 항에 있어서,
    상기 n-1번째 스캔라인과 상기 n번째 리셋라인은 동일한 층 상에 배치되고,
    상기 n-1번째 스캔라인과 상기 제1 행 연결라인은 서로 다른 층 상에 배치된 전자장치.
  4. 제3 항에 있어서,
    상기 화소 구동회로는 상기 표시소자와 전기적으로 연결된 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결된 커패시터를 포함하고,
    상기 구동 트랜지스터는,
    반도체 패턴;
    상기 반도체 패턴에 중첩하는 제어전극; 및
    상기 반도체 패턴에 연결된 입력전극 및 출력전극을 포함하고,
    상기 커패시터는 상기 제어전극과 동일한 층 상에 배치된 제1 커패시터 전극 및 상기 제어전극과 다른 층 상에 배치된 제2 커패시터 전극을 포함하는 전자장치.
  5. 제4 항에 있어서,
    상기 n-1번째 스캔라인과 상기 n번째 리셋라인은 상기 제어전극과 동일한 층 상에 배치된 전자장치.
  6. 제4 항에 있어서,
    상기 제1 행 연결라인은 상기 제2 커패시터 전극과 동일한 층 상에 배치된 전자장치.
  7. 제1 항에 있어서,
    상기 n번째 화소행은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함하고,
    상기 n번째 리셋라인은 상기 제2 패널영역의 일측에 배치되고 상기 일측 화소들에 연결된 일측 라인부분 및 상기 일측 라인부분들과 이격되며 상기 타측 화소들에 연결된 타측 라인부분을 포함하고,
    상기 제1 행 연결라인은 상기 일측 라인부분과 상기 타측 라인부분을 연결하는 전자장치.
  8. 제1 항에 있어서,
    상기 표시패널은 n+1번째 화소행을 더 포함하고,
    상기 신호라인은 상기 n번째 화소행에 연결된 n번째 스캔라인, 상기 n+1번째 화소행에 연결된 n+1번째 리셋라인, 및 상기 n번째 스캔라인과 상기 n+1번째 리셋라인을 연결하며 상기 제3 영역에 배치된 제2 행 연결라인을 더 포함하는 전자장치.
  9. 제8 항에 있어서,
    상기 n번째 스캔라인은 상기 n-1번째 화소행에 전기적으로 연결된 전자장치.
  10. 제1 항에 있어서,
    상기 제2 패널영역은 상기 표시패널의 하면으로부터 상기 표시패널의 상면까지 정의된 개구영역을 포함하는 전자장치.
  11. 제1 항에 있어서,
    상기 제2 영역은 상기 회로 소자층의 개구영역을 포함하는 것을 특징으로 하는 전자장치.
  12. 제1 항에 있어서,
    상기 화소 구동회로는 상기 제3 영역에 미배치된 전자장치.
  13. 제1 항에 있어서,
    상기 표시패널 상측에 배치된 윈도우; 및
    상기 윈도우와 상기 표시패널 사이에 배치된 광학필름을 더 포함하고,
    상기 광학필름에는 상기 제2 패널영역에 대응하는 개구영역이 정의된 전자장치.
  14. 제1 항에 있어서,
    상기 표시패널은 상기 제2 패널영역을 적어도 2개 포함하고,
    상기 회로 소자층은 상기 적어도 2개의 상기 제2 패널영역에 대응하도록 상기 제2 영역을 적어도 2개 포함하고, 상기 제3 영역을 적어도 2개 포함하는 전자장치.
  15. 제14 항에 있어서,
    상기 회로 소자층은 상기 2개의 제3 영역 사이에 더미영역을 더 포함하는 전자장치.
  16. 제15 항에 있어서,
    상기 회로 소자층은 상기 더미영역에 배치된 더미 화소 구동회로를 더 포함하고,
    상기 화소 구동회로와 상기 더미 화소 구동회로는 동일한 설계의 복수 개의 트랜지스터들을 포함하는 전자장치.
  17. 제15 항에 있어서,
    상기 표시 소자층은 더미 표시소자를 더 포함하고,
    상기 더미 표시소자는 상기 더미영역 상에 배치되고,
    상기 표시소자와 상기 더미 표시소자의 적층 구조는 상이한 전자장치.
  18. 제1 화소, 상기 제1 화소와 같은 화소행에 배치된 제2 화소, 상기 제1 화소와 다른 화소행에 배치된 제3 화소, 및 상기 제3 화소와 같은 화소행에 배치된 제4 화소를 포함하는 제1 패널영역 및 상기 제1 패널영역보다 광 투과율이 높은 제2 패널영역을 포함하고, 상기 제1 화소 내지 제4 화소는 상기 제2 패널영역의 외측에 배치된 표시패널; 및
    상기 표시패널 상에 배치된 광학필름을 포함하고,
    상기 표시패널은 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 화소 구동회로를 포함하는 회로 소자층을 포함하고,
    상기 회로 소자층은,
    상기 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로가 배치된 제1 영역;
    상기 제2 패널영역에 대응하며, 상기 신호라인 및 상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로가 미배치된 제2 영역; 및
    상기 제2 영역의 주변에 배치되고, 상기 신호라인이 배치된 제3 영역을 포함하고,
    상기 신호라인은 상기 제3 영역에 배치되고 상기 제1 화소 내지 상기 제4 화소에 전기적으로 연결된 연결라인을 포함하는 전자장치.
  19. 제18 항에 있어서,
    상기 제1 화소 내지 상기 제4 화소의 상기 화소 구동회로는 동일하게 설계된 트랜지스터들을 포함하고,
    상기 트랜지스터들은 제1 트랜지스터 및 상기 제1 트랜지스터와 다른 제2 트랜지스터를 포함하고,
    상기 연결라인에 제공된 신호는 상기 제1 화소 및 상기 제2 화소의 상기 제1 트랜지스터들에 인가되고 상기 제3 화소 및 상기 제4 화소의 상기 제2 트랜지스터들에 인가된 전자장치.
  20. 제18 항에 있어서,
    상기 회로 소자층은,
    상기 연결라인과 절연층을 사이에 두고 다른 층 상에 배치된 제1 신호라인 내지 제4 신호라인을 더 포함하고,
    상기 제1 신호라인 내지 제4 신호라인은 상기 제1 화소 내지 제4 화소에 각각 연결된 전자장치.
  21. 제18 항에 있어서,
    상기 광학필름에는 상기 제2 패널영역에 대응하는 개구영역이 정의된 전자장치.
  22. n-1번째 화소행, 및 n번째 화소행이 배치된 제1 패널영역, 적어도 상기 n번째 화소행을 단절시키며 광 신호가 이동하는 제2 패널영역, 및 상기 제1 패널영역과 상기 제2 패널영역의 외측에 배치된 제3 패널영역을 포함하는 표시패널을 포함하고,
    상기 표시패널은,
    베이스층;
    행 신호라인, 열 신호라인, 화소 구동회로, 제1 스캔 구동회로, 및 상기 제2 스캔 구동회로를 포함하고, 상기 베이스층 상에 배치된 회로 소자층; 및
    상기 회로 소자층 상에 배치되고, 표시소자를 포함하는 표시 소자층을 포함하고,
    상기 회로 소자층은,
    상기 행 신호라인, 상기 열 신호라인, 및 상기 화소 구동회로가 배치된 제1 영역;
    상기 제2 패널영역에 대응하며, 상기 행 신호라인, 상기 열 신호라인, 및 상기 화소 구동회로가 미배치된 제2 영역;
    상기 제2 영역의 주변에 배치되고, 적어도 상기 열 신호라인이 배치된 제3 영역;
    상기 제3 패널영역에 대응하며, 상기 제1 스캔 구동회로가 배치된 제4 영역; 및
    상기 제3 패널영역에 대응하며, 상기 제4 영역과 제1 영역을 사이에 두고 배치되고, 상기 제2 스캔 구동회로가 배치된 제5 영역을 포함하고,
    상기 n-1번째 화소행 및 상기 n번째 화소행 각각은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함하고,
    상기 행 신호라인은,
    상기 n-1번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로에 연결된 n-1번째 일측 스캔라인;
    상기 n-1번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로에 연결된 n-1번째 타측 스캔라인;
    상기 n번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로에 연결된 n번째 일측 리셋라인; 및
    상기 n번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로에 연결된 n번째 타측 리셋라인을 포함하는 전자장치.
  23. 제22 항에 있어서,
    상기 광 신호를 송신하거나 수신하며 상기 제2 영역에 중첩하게 배치된 전자광학모듈을 더 포함하는 전자장치.
  24. 제22 항에 있어서,
    상기 행 신호라인은 상기 제3 영역에 배치되고, 상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인을 연결하는 연결라인을 더 포함하는 전자장치.
  25. 제24 항에 있어서,
    상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인은 동일한 층 상에 배치되고,
    상기 n-1번째 일측 스캔라인과 상기 연결라인은 서로 다른 층 상에 배치된 전자장치.
  26. 제24 항에 있어서,
    상기 화소 구동회로는 상기 표시소자와 전기적으로 연결된 구동 트랜지스터 및 상기 구동 트랜지스터와 전기적으로 연결된 커패시터를 포함하고,
    상기 구동 트랜지스터는,
    반도체 패턴;
    상기 반도체 패턴에 중첩하는 제어전극; 및
    상기 반도체 패턴에 연결된 입력전극 및 출력전극을 포함하고,
    상기 커패시터는 상기 제어전극과 동일한 층 상에 배치된 제1 커패시터 전극 및 상기 상기 제어전극과 동일한 층 상에 배치된 제2 커패시터 전극을 포함하는 전자장치.
  27. 제26 항에 있어서,
    상기 n-1번째 일측 스캔라인과 상기 n번째 일측 리셋라인은 상기 제어전극과 동일한 층 상에 배치되고, 상기 연결라인은 상기 제2 커패시터 전극과 동일한 층 상에 배치된 전자장치.
  28. 제22 항에 있어서,
    상기 표시패널은 n+1번째 화소행을 더 포함하고, 상기 n+1번째 화소행은 상기 제2 패널영역의 일측에 배치된 일측 화소들 및 상기 제2 패널영역의 타측에 배치된 타측 화소들을 포함하고,
    상기 행 신호라인은,
    상기 n번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로 연결된 n번째 일측 스캔라인;
    상기 n번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로 연결된 n번째 타측 스캔라인;
    상기 n+1번째 화소행의 상기 일측 화소들 및 상기 제1 스캔 구동회로 연결된 n+1번째 일측 리셋라인;
    상기 n+1번째 화소행의 상기 타측 화소들 및 상기 제2 스캔 구동회로 연결된 n+1번째 타측 리셋라인; 및
    상기 제3 영역에 배치되고, 상기 n번째 일측 스캔라인과 상기 n+1번째 일측 리셋라인을 연결하는 연결라인을 더 포함하는 전자장치.
  29. n-1(여기서, n은 1 이상의 자연수)번째 화소행, n번째 화소행, n-1번째 화소행에 연결된 n-1번째 스캔라인, n-1번째 화소행에 연결된 n-1번째 리셋라인, 상기 n번째 화소행에 연결된 n번째 스캔라인, 및 상기 n번째 화소행에 연결된 n번째 리셋라인이 배치된 제1 패널영역; 및
    적어도 상기 n번째 화소행을 단절시키는 제2 패널영역을 포함하고,
    상기 제2 패널영역은,
    개구부; 및
    상기 개구부의 주변에 배치되고, 상기 n-1번째 스캔라인과 상기 n번째 리셋라인을 연결하는 연결라인이 배치된 주변영역을 포함하는 표시패널.
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