KR20220034949A - 표시장치 - Google Patents

표시장치 Download PDF

Info

Publication number
KR20220034949A
KR20220034949A KR1020200116567A KR20200116567A KR20220034949A KR 20220034949 A KR20220034949 A KR 20220034949A KR 1020200116567 A KR1020200116567 A KR 1020200116567A KR 20200116567 A KR20200116567 A KR 20200116567A KR 20220034949 A KR20220034949 A KR 20220034949A
Authority
KR
South Korea
Prior art keywords
division pattern
layer
hole
length
disposed
Prior art date
Application number
KR1020200116567A
Other languages
English (en)
Inventor
김영민
고재경
박용승
이자운
조민준
최영서
최해리
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200116567A priority Critical patent/KR20220034949A/ko
Priority to US17/394,493 priority patent/US20220085121A1/en
Priority to CN202111048575.7A priority patent/CN114171559A/zh
Publication of KR20220034949A publication Critical patent/KR20220034949A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H01L27/3225—
    • H01L27/3246—
    • H01L27/3258—
    • H01L27/3276—
    • H01L51/5246—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/80—Constructional details
    • H10K59/87—Passivation; Containers; Encapsulations
    • H10K59/873—Encapsulations

Abstract

본 발명의 표시장치는 베이스층, 회로층, 및 발광소자층을 포함하며 홀이 정의된 표시패널; 발광소자층 상에 배치되며 홀에 중첩하는 보상층; 및 평면 상에서 홀을 에워싸는 분할패턴; 을 포함한다. 분할패턴은 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함하고, 제1 분할패턴 및 제2 분할패턴 사이의 이격 길이는 제2 분할패턴 및 제3 분할패턴 사이의 이격 길이와 실질적으로 동일하다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로, 좀 더 구체적으로 광 신호가 이동되는 신호통과영역을 포함하는 표시장치에 관한 것이다.
근래, 휴대용 전자 장치가 널리 보급되고 있고, 그 기능이 점점 더 다양해지고 있다. 사용자는 더 넓은 면적의 표시영역 및 더 좁은 면적의 비표시영역을 갖는 전자 장치를 선호한다.
비표시영역의 면적을 감소시키기 위해 다양한 형태의 전자 장치가 개발되고 있다.
본 발명의 목적은 상대적으로 넓은 표시영역 및 상대적으로 좁은 비표시영역을 갖는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 표시장치는 순차적으로 적층된 베이스층, 회로층, 및 발광소자층을 포함하며, 홀이 정의된 표시패널; 상기 발광소자층 상에 배치되며 상기 홀에 중첩하는 보상층; 및 평면 상에서 상기 홀을 에워싸는 분할패턴; 을 포함하고, 상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함한다.
일 실시예에서, 상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 분할패턴은 상기 베이스층 상에 배치될 수 있다.
일 실시예에서, 상기 발광소자층은 상기 회로층 상에 배치된 화소정의막, 상기 화소정의막에 의해 노출되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 포함하고, 상기 분할패턴은 상기 화소정의막과 동일한 물질을 포함할 수 있다.
일 실시예에서, 상기 분할패턴은 복수의 층을 포함할 수 있다.
일 실시예에서, 상기 홀의 중심에서 상기 제1 분할패턴까지의 길이를 제1 길이, 상기 홀의 중심에서 상기 제2 분할패턴까지의 길이를 제2 길이, 상기 홀의 중심에서 상기 제3 분할패턴까지의 길이를 제3 길이로 정의할 때, 상기 제1 길이, 상기 제2 길이, 및 상기 제3 길이는 모두 실질적으로 동일할 수 있다.
일 실시예에서, 상기 홀의 중심에서 상기 제1 분할패턴까지의 길이를 제1 길이, 상기 홀의 중심에서 상기 제2 분할패턴까지의 길이를 제2 길이, 상기 홀의 중심에서 상기 제3 분할패턴까지의 길이를 제3 길이로 정의할 때, 상기 제1 길이, 상기 제2 길이, 및 상기 제3 길이 중 적어도 하나는 나머지와 상이할 수 있다.
일 실시예에서, 상기 홀을 에워싸고, 상기 베이스층 상에 배치된 댐을 더 포함하고, 상기 댐은 평면 상에서 폐곡선 형상을 가질 수 있다.
일 실시예에서, 상기 분할패턴에서 상기 홀의 중심까지의 거리는 상기 댐에서 상기 홀의 중심까지의 거리보다 작을 수 있다.
일 실시예에서, 상기 댐은 복수의 층을 포함할 수 있다.
일 실시예에서, 상기 댐의 높이는 상기 분할패턴의 높이보다 클 수 있다.
일 실시예에서, 상기 분할패턴은 상기 홀에 인접하게 배치된 1차 분할패턴; 및 상기 1차 분할패턴 및 상기 댐 사이에 배치되고 상기 홀을 에워싸는 2차 분할패턴; 을 더 포함하고, 상기 2차 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제4 분할패턴, 제5 분할패턴, 및 제6 분할패턴을 포함할 수 있다.
일 실시예에서, 상기 제4 분할패턴 및 상기 제5 분할패턴 사이의 이격 길이는 상기 제5 분할패턴 및 상기 제6 분할패턴 사이의 이격 길이와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 표시패널에는 영상을 표시하는 활성영역 및 상기 활성영역에 인접한 비활성영역이 정의되고, 상기 홀은 상기 활성영역에 의해 에워싸일 수 있다.
본 발명의 일 실시예에 따른 표시장치는 홀이 정의된 제1 영역, 상기 제1 영역을 에워싸고 회로층과 중첩하는 제2 영역, 및 상기 제2 영역을 에워싸고 상기 회로층 상에 배치된 발광소자와 중첩하는 제3 영역이 정의된 표시패널; 상기 표시패널 상에 배치되고, 상기 제1 영역의 전부에 중첩하는 보상층; 및 상기 제1 영역을 에워싸고 상기 제2 영역 상에 배치된 분할패턴; 을 포함하고, 상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함한다.
일 실시예에서, 상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일할 수 있다.
일 실시예에서, 상기 표시패널 아래에 배치되고, 상기 제1 영역에 중첩하는 카메라 모듈을 더 포함할 수 있다.
일 실시예에서, 상기 보상층은 상기 제2 영역의 적어도 일부에 중첩하고, 상기 제3 영역에 비중첩할 수 있다.
일 실시예에서, 상기 제1 영역에 중첩하고, 폐곡선 형상을 가지는 댐을 더 포함하고, 상기 분할패턴은 상기 댐보다 상기 제1 영역에 인접할 수 있다.
일 실시예에서, 상기 제2 영역과 중첩하고, 상기 댐과 상기 분할패턴 사이에 배치된 함몰 패턴을 더 포함할 수 있다.
일 실시예에서, 상기 분할패턴은 도전층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시장치는 발광소자를 포함하는 표시패널; 상기 표시패널에 배치되고, 상기 발광소자와 비중첩하는 홀; 및 상기 홀을 에워싸고, 상기 발광소자와 비중첩하는 분할패턴; 을 더 포함하고, 상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함하며, 상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일하다.
본 발명의 표시장치는 신뢰성이 향상된 표시패널을 제공할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전자장치의 결합 사시도이다.
도 2는 본 발명의 일 실시예에 따른 전자장치의 분해 사시도이다.
도 3은 본 발명의 일 실시예에 따른 전자장치의 블럭도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 5a는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 5b는 본 발명의 다른 실시예에 따른 표시패널의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 표시패널의 평면도이다.
도 6b는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6c는 본 발명의 일 실시예에 따른 표시패널의 단면도이다.
도 7a는 본 발명의 일 실시예에 따른 표시패널의 확대된 평면도이다.
도 7b, 도 7c, 및 도 7d는 도 7a의 A-A'에 대응하는 단면도들이다.
도 8a, 도 8b 및 도 8c는 도 7a의 B-B'에 대응하는 단면도이다.
도 9는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 10c는 도 10a의 C-C'에 대응하는 단면도이다.
도 11a, 도 11b, 도 11c 및 도 11d는 도 10a의 D-D'에 대응하는 단면도이다.
도 12는 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 13은 본 발명의 일 실시예에 따른 표시패널의 확대된 단면도이다.
도 14는 도 13의 H-H'에 대응하는 단면도이다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 전자장치(ED)의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 전자장치(ED)의 분해 사시도이다. 도 3은 본 발명의 일 실시예에 따른 전자장치(ED)의 블럭도이다.
도 1에 도시된 것과 같이, 전자장치(ED)는 표시면(ED-IS)을 통해 이미지(IM)를 표시할 수 있다. 표시면(ED-IS)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(ED-IS)의 법선 방향, 즉 전자장치(ED)의 두께 방향은 제3 방향(DR3)이 지시한다. 전자장치(ED)의 표시면(ED-IS)은 전자장치(ED)의 전면에 해당하며 윈도우(WM)의 상면에 대응할 수 있다.
이하에서 설명되는 각 부재들 또는 유닛들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 본 실시예에서 도시된 제1 내지 제3 방향(DR1, DR2, DR3)은 예시에 불과하다.
표시면(ED-IS)은 표시영역(DA) 및 표시영역(DA)에 인접한 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 이미지가 표시되지 않는 영역이다. 비표시영역(NDA)은 제1 비표시영역(BZA)과 제2 비표시영역(TA)을 포함할 수 있다.
제1 비표시영역(BZA)은 광 신호를 차단하는 영역으로 표시영역(DA)의 외측에 배치되어 표시영역(DA)을 에워싸는 영역일 수 있다. 일 실시예에서 제1 비표시영역(BZA)은 전자장치(ED)의 전면이 아닌 측면에 배치될 수 있다. 일 실시예에서 제1 비표시영역(BZA)은 생략될 수 있다.
본 실시예에서 표시영역(DA)을 에워싸는 제1 비표시영역(BZA)을 예시적으로 도시하였으나, 이에 제한되지 않는다. 제1 비표시영역(BZA)은 표시영역(DA)의 일측에 배치되면 충분하다. 제1 비표시영역(BZA)은 제1 방향(DR1) 내에서 마주보는 영역에만 배치될 수도 있다.
제2 비표시영역(TA)은 광 신호를 전송할 수 있는 영역이다. 1개의 제2 비표시영역(TA)을 예시적으로 도시하였으나, 더 많은 개수의 제2 비표시영역(TA)이 제공될 수 있다. 여기서 광 신호는 외부의 자연광이거나, 발광소자에서 생성된 예컨대 적외선 일수 있다.
본 발명의 일 실시예에서, 제2 비표시영역(TA)의 일부분은 제1 비표시영역(BZA)으로부터 연장될 수도 있다.
본 실시예에서 평탄한(flat) 표시면(ED-IS)을 예시적으로 도시하였으나, 일 실시예에 따르면 표시면(ED-IS)의 제2 방향(DR2)에서 마주하는 양측에는 곡면 영역들이 배치될 수도 있다.
본 실시예에서 휴대폰이 예시적으로 도시되어 있으나, 본 발명에 따른 전자장치는 이에 한정되지 않고, 텔레비전, 네비게이션, 컴퓨터 모니터, 게임기 등 다양한 정보 제공장치로 변형되어 실시될 수 있다.
도 2 및 도 3에 도시된 것과 같이, 전자장치(ED)는 표시장치(DD), 전자모듈(EM), 전자광학모듈(ELM), 전원모듈(PSM) 및 하우징(HM)을 포함할 수 있다.
표시장치(DD)는 이미지를 생성한다. 표시장치(DD)는 표시패널(DP), 상측부재(UM), 및 윈도우(WM)를 포함한다. 표시장치(DD)에는 전자장치(ED)의 표시영역(DA), 제1 비표시영역(BZA), 및 제2 비표시영역(TA)에 대응하는 영역들이 정의된다.
표시패널(DP)은 특별히 한정되는 것은 아니며 예를 들어, 유기발광표시패널(organic light emitting display panel) 또는 퀀텀닷 발광표시패널과 같은 발광형 표시패널일 수 있다.
상측부재(UM)의 구성에 따라 표시장치(DD)는 외부입력 및/또는 외부압력을 감지할 수도 있다. 상측부재(UM)는 다양한 부재들을 포함할 수 있다.
본 실시예에서 상측부재(UM)는 광학필름 및 입력감지센서를 포함할 수 있다. 광학필름은 외부광 반사율을 낮춘다. 입력감지센서는 사용자의 외부 입력을 감지한다. 상측부재(UM)는 광학필름 및 입력감지센서를 결합하는 접착층을 더 포함할 수 있다.
광학필름은 편광자 및 위상 지연자를 포함할 수 있다. 편광자 및 위상 지연자는 연신형 또는 코팅형일 수 있다. 입력감지센서는 정전용량 방식 또는 압력감지방식 또는 전자기 유도방식으로 외부 입력을 감지할 수 있다.
윈도우(WM)는 전자장치(ED)의 외면을 제공한다. 윈도우(WM)는 베이스 기판을 포함하고, 반사 방지층, 지문 방지층과 같은 기능층들을 더 포함할 수 있다.
별도로 도시되지 않았으나, 표시장치(DD)는 적어도 하나의 접착층을 더 포함할 수 있다. 접착층은 윈도우(WM)와 상측부재(UM)를 결합하거나 상측부재(UM)와 표시패널(DP)을 결합할 수 있다. 접착층은 광학투명접착층 또는 감압접착층일 수 있다.
전자모듈(EM)은 제어 모듈(10), 무선통신 모듈(20), 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50), 메모리(60), 및 외부 인터페이스 모듈(70) 등을 포함할 수 있다. 상기 모듈들은 상기 회로기판에 실장되거나, 플렉서블 회로기판을 통해 전기적으로 연결될 수 있다. 전자모듈(EM)은 전원모듈(PSM)과 전기적으로 연결된다.
제어 모듈(10)은 전자장치(ED)의 전반적인 동작을 제어한다. 예를 들어 제어 모듈(10)은 사용자 입력에 부합하게 표시장치(DD)를 활성화 시키거나, 비활성화 시킨다. 제어 모듈(10)은 사용자 입력에 부합하게 영상입력 모듈(30), 음향입력 모듈(40), 음향출력 모듈(50) 등을 제어할 수 있다. 제어 모듈(10)은 적어도 하나의 마이크로 프로세서를 포함할 수 있다.
무선통신 모듈(20)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(20)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(20)은 송신할 신호를 변조하여 송신하는 송신회로(22)와, 수신되는 신호를 복조하는 수신회로(24)를 포함한다.
영상입력 모듈(30)은 영상 신호를 처리하여 표시장치(DD)에 표시 가능한 영상 데이터로 변환한다. 음향입력 모듈(40)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력받아 전기적인 음성 데이터로 변환한다. 음향출력 모듈(50)은 무선통신 모듈(20)로부터 수신된 음향 데이터 또는 메모리(60)에 저장된 음향 데이터를 변환하여 외부로 출력한다.
외부 인터페이스 모듈(70)은 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 한다.
전원모듈(PSM)은 전자장치(ED)의 전반적인 동작에 필요한 전원을 공급한다. 전원모듈(PSM)은 통상의 베터리 장치를 포함할 수 있다.
도 2에 도시된 하우징(HM)은 표시장치(DD), 특히 윈도우(WM)와 결합되어 상기 다른 모듈들을 수납한다. 도 2에는 1개의 부재로 구성된 하우징(HM)이 예시적으로 도시되었다. 그러나, 하우징(HM)은 서로 조립되는 2개 이상의 부품들을 포함할 수 있다.
전자광학모듈(ELM)은 광신호를 출력하거나 수신하는 전자부품일 수 있다. 전자광학모듈(ELM)은 제2 비표시영역(TA)에 대응하는 표시장치(DD)의 일부영역을 통해 광신호를 송신 또는 수신한다. 본 실시예에서 전자광학모듈(ELM)은 카메라 모듈(CM)을 포함할 수 있다. 카메라 모듈(CM)은 제2 비표시영역(TA, 도 2 참조)을 통해 자연광 신호(NL, 도 2 참조)를 수신하여 외부이미지를 촬영한다. 전자광학모듈(ELM)은 근접센서 또는 자외선 발광센서를 포함할 수 도 있다.
전자광학모듈(ELM)은 표시장치(DD)의 하측에 배치된다. 전자광학모듈(ELM)은 표시장치(DD)의 제2 비표시영역(TA)에 중첩한다. 표시장치(DD)의 제2 비표시영역(TA)은 표시장치(DD)의 다른 영역 대비 광 투과율이 높다. 이하, 표시장치(DD)에 대해 좀 더 상세히 설명한다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 이하, 도 1 내지 도 3을 참조하여 설명한 구성과 동일한 구성에 대한 상세한 설명은 생략한다.
도 4a 및 도 4b에 도시된 것과 같이, 표시장치(DD)는 표시패널(DP), 상측부재(UM), 및 윈도우(WM)를 포함한다. 상측부재(UM)는 입력감지센서(UM-1) 및 광학필름(UM-2)을 포함한다. 도 4a 및 도 4b에 도시된 것과 같이, 윈도우(WM)와 광학필름(UM-2)은 접착층(OCA)을 통해서 결합될 수 있다.
광학필름(UM-2)에 대하여 상세히 도시하지 않았으나, 광학필름(UM-2)은 다층 구조를 갖고, 다층 구조는 접착층을 포함할 수 있다. 상기 접착층에 의해 광학필름(UM-2)이 입력감지센서(UM-1)의 상면에 접착될 수 있다.
광학필름(UM-2)에는 도 2에 도시된 제2 비표시영역(TA)에 대응하도록 개구영역이 형성될 수 있다. 개구영역은 자연광 신호(NL)의 투과율을 높일 수 있다.
도 4a 및 도 4b에 도시된 것과 같이, 윈도우(WM)는 베이스 기판(WM-BS)과 베젤패턴(WM-BZ)을 포함할 수 있다. 베이스 기판(WM-BS)은 유리 기판과 같은 투명 기판을 포함한다. 베젤패턴(WM-BZ)은 다층구조를 가질 수 있다. 다층구조는 유색의 컬러층과 검정의 차광층을 포함할 수 있다. 유색의 컬러층과 검정의 차광층은 증착, 인쇄, 코팅 공정을 통해 형성될 수 있다. 일 실시예에서 베젤패턴(WM-BZ)은 생략될 수 있다.
도 4a에 도시된 입력감지센서(UM-1)는 표시패널(DP)이 제공하는 베이스 면상에 직접 배치 될 수 있다. 본 명세서에서 "B의 구성이 A의 구성 상에 직접 배치된다"는 것은 A의 구성과 B의 구성 사이에 별도의 접착층/점착층이 배치되지 않는 것을 의미한다. B 구성은 A 구성이 형성된 이후에 A구성이 제공하는 베이스면 상에 연속공정을 통해 형성된다.
도 4b에 도시된 것과 같이 입력감지센서(UM-1)는 별도로 제조된 후 표시패널(DP)에 결합될 수 있다. 입력감지센서(UM-1)와 표시패널(DP) 사이에 접착층(OCA)이 배치될 수 있다.
도 5a는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다. 도 5b는 본 발명의 다른 실시예에 따른 표시패널(DP-1)의 단면도이다.
도 5a에 도시된 것과 같이, 표시패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 발광소자층(DP-OLED), 봉지기판(EC) 및 실링부재(SM)를 포함한다.
일 실시예의 베이스층(BL)은 유리 기판을 포함할 수 있다. 그밖에 베이스층(BL)은 가시광 파장 범위에서 실질적으로 굴절률이 일정한 기판을 포함할 수 있다.
일 실시예의 봉지기판(EC)은 투명한 기판일 수 있다. 봉지기판(EC)은 유리 기판을 포함할 수 있다. 그밖에 봉지기판(EC)은 가시광 파장 범위에서 실질적으로 굴절률이 일정한 기판을 포함할 수 있다. 실링부재(SM)는 베이스층(BL)과 봉지기판(EC)을 결합시킬 수 있다. 실링부재(SM)는 봉지기판(EC)의 엣지를 따라 연장될 수 있다.
표시패널(DP)의 내측에 정의된 갭(GP)은 진공 상태일 수 있다. 다만, 실시예가 이에 제한되는 것은 아니며 갭(GP)에는 공기 또는 비활성 기체들(이하, 외부 기체)이 충전될 수 있다. 봉지기판(EC)과 실링부재(SM)는 표시패널(DP)에 습기가 침투하는 것을 방지할 수 있다.
실링부재(SM)는 프릿과 같은 무기물 접착층을 포함할 수 있다. 이에 제한되지 않고 실링부재(SM)는 유기물 접착층을 포함할 수 있다. 본 실시예에서 표시패널(DP)은 외부로부터 완전히 밀봉될 수 있기 때문에 강도가 향상되고, 발광소자의 불량을 방지할 수 있다.
회로층(DP-CL)은 적어도 하나의 절연층, 반도체 패턴들, 및 도전 패턴들을 포함한다. 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 반도체 패턴들, 및 도전 패턴들은 신호라인들, 화소 구동회로, 및 스캔 구동회로를 구성할 수 있다. 이에 대한 상세한 설명은 후술한다.
발광소자층(DP-OLED)은 표시소자, 예컨대 유기발광 다이오드를 포함한다. 발광소자층(DP-OLED)은 화소정의막과 같은 유기층을 더 포함할 수 있다.
도 5a에 도시된 것과 같이, 표시영역(DA, 도 1 참조) 및 비표시영역(NDA, 도 1 참조)에 대응하는 활성영역(DP-DA) 및 비활성영역(DP-NDA)이 표시패널(DP)에 정의될 수 있다. 본 실시예에서 서로 다른 부재들의 영역들이 대응한다는 것은 서로 중첩한다는 것을 의미하고 동일한 면적/형상을 갖는 것으로 제한되지 않는다.
도 5b를 참조하면, 본 발명의 다른 실시예에 따른 표시패널(DP-1)은 도 5a에 도시된 표시패널(DP) 대비 봉지기판(EC) 및 실링부재(SM)를 미-포함한다. 일 실시예의 표시패널(DP-1)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로층(DP-CL), 발광소자층(DP-OLED), 및 상부 절연층(TFL)을 포함한다.. 또한, 베이스층(BL)은 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 베이스층(BL)은 적어도 하나의 폴리 이미드층을 포함할 수 있다.
상부 절연층(TFL)은 복수 개의 박막들을 포함한다. 일부 박막은 광학 효율을 향상시키기 위해 배치되고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치된다. 상부 절연층(TFL)은 무기층/유기층/무기층의 적층구조를 포함하는 박막 봉지층을 포함할 수 있다.
베이스층(BL)은 유리 기판을 포함할 수 있다. 그밖에 베이스층(BL)은 가시광 파장 범위에서 실질적으로 굴절률이 일정한 기판을 포함할 수 있다.
이하, 본 명세서에서는 도 5a의 표시패널(DP)을 기준으로 설명한다.
도 6a는 본 발명의 일 실시예에 따른 표시패널(DP)의 평면도이다. 도 6b는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다. 도 6c는 본 발명의 일 실시예에 따른 표시패널(DP)의 단면도이다.
도 6a를 참조하면, 활성영역(DP-DA) 및 비활성영역(DP-NDA)이 표시패널(DP)에 정의될 수 있다. 비활성영역(DP-NDA)은 제1 비표시영역(BZA, 도 6a 참조) 및 제2 비표시영역(TA)에 각각 대응하는 제1 비활성영역(DP-BA)과 제2 비활성영역(DP-TA)을 포함할 수 있다.
표시패널(DP)은 복수 개의 신호라인들(SGL, 이하 신호라인들), 복수 개의 화소들(PX, 이하 화소들), 및 구동회로(GDC)를 포함할 수 있다. 활성영역(DP-DA)에 화소들(PX)이 배치된다. 화소들(PX) 각각은 유기발광 다이오드와 그에 연결된 화소 구동회로를 포함한다. 신호라인들(SGL), 및 화소 구동회로는 도 5a에 도시된 회로층(DP-CL)에 포함될 수 있다.
제2 비활성영역(DP-TA)에는 화소들(PX)이 미배치된다. 제2 비활성영역 (DP-TA)을 통해서 광 신호가 이동한다. 제2 비활성영역(DP-TA)은 활성영역(DP-DA)보다 광 투과율이 높다.
구동회로(GDC)는 제1 비활성영역(DP-BA)에 배치된다. 본 실시예에서 구동회로(GDC)는 스캔 구동회로를 포함할 수 있다. 스캔 구동회로는 복수 개의 스캔 신호들(이하, 스캔 신호들)을 생성하고, 스캔 신호들을 후술하는 복수 개의 스캔라인들(GL, 이하 스캔라인들)에 순차적으로 출력한다.　스캔 구동회로는 화소들(PX)의 구동회로에 또 다른 제어 신호를 더 출력할 수 있다.
스캔 구동회로는 화소들(PX)의 구동회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호라인들(SGL)은 스캔라인들(GL), 데이터 라인들(DL), 전원 라인(PL), 및 제어신호 라인(CSL)을 포함한다. 신호라인들(SGL)은 별도의 리셋 라인들 및 발광 라인들을 더 포함할 수 있다. 스캔라인들(GL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 전원 라인(PL)은 화소들(PX)에 연결된다. 제어신호 라인(CSL)은 스캔 구동회로에 제어신호들을 제공할 수 있다.
신호라인들(SGL)은 미도시된 회로기판과 연결될 수 있다. 회로기판에 실장된 집적 칩 형태의 타이밍 제어회로와 연결될 수 있다.
데이터 라인들(DL)은 3종류의 데이터 라인을 포함할 수 있다. 제1 종의 데이터 라인(DL1)은 대응하는 화소열에 배치된 모든 화소들에 연결된다. 제1 종의 데이터 라인(DL1)은 제2 비활성영역(DP-TA)과 멀리 이격된다. 제2 종의 데이터 라인(DL2)은 대응하는 화소열에 배치된 모든 화소들에 연결되고, 제2 비활성영역(DP-TA)에 인접하게 배치된다. 또한, 제2 종의 데이터 라인(DL2)은 대응하는 화소열에 인접한 다른 화소열에 배치된 화소들 중 일부에 연결된다. 제2 종의 데이터 라인(DL2)의 일부분은 제2 비활성영역(DP-TA)을 따라 연장된다. 제3 종의 데이터 라인(DL3)은 대응하는 화소열에 배치된 일부의 화소들에 연결되고, 제1 종의 데이터 라인(DL1) 대비 짧다. 제3 종의 데이터 라인(DL3)의 말단은 제2 비활성영역(DP-TA)에 인접하게 배치된다.
도 6b에는 n번째 화소행에 배치된 하나의 화소(PX)를 도시하였다. 화소(PX)는 발광소자(OLED) 및 화소 구동회로(CC)를 포함할 수 있다. 본 명세서에서, 발광소자(OELD)는 유기발광 다이오드인 것으로 설명한다. 다만, 실시예가 이에 제한되는 것은 아니다. 화소(PX)는 n-1번째 스캔라인(GLn-1), n번째 스캔라인(GLn), 및 n+1번째 스캔라인(GLn+1)에 연결될 수 있다. 상기 화소(PX)는 n번째 리셋라인 및 n번째 발광 라인에 연결될 수 있다.
화소 구동회로(CC)는 복수의 트랜지스터들(T1 내지 T7) 및 커패시터(CP)를 포함할 수 있다. 화소 구동회로(CC)는 데이터 신호에 대응하여 발광소자(OLED)에 흐르는 전류량을 제어한다.
발광소자(OLED)는 화소 구동회로(CC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 이를 위하여, 제1 전원(ELVDD)의 레벨은 제2 전원(ELVSS)의 레벨보다 높게 설정될 수 있다.
복수의 트랜지스터들(T1 내지 T7)은 각각 입력전극(또는, 소스), 출력전극(또는, 드레인) 및 제어전극(또는, 게이트)을 포함할 수 있다.
제1 트랜지스터(T1)의 입력전극은 제5 트랜지스터(T5)를 경유하여 제1 전원(ELVDD)에 접속되고, 출력전극은 제6 트랜지스터(T6)를 경유하여 발광소자(OLED)의 제1 전극에 접속된다. 제1 트랜지스터(T1)는 제어전극에 인가되는 전압에 대응하여 발광소자(OLED)에 흐르는 전류량을 제어한다. 제1 트랜지스터(T1)는 구동 트랜지스터로 정의될 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DL)과 제1 트랜지스터(T1)의 입력전극 사이에 접속된다. 그리고, 제2 트랜지스터(T2)의 제어전극은 n번째 스캔라인(GLn)에 접속된다. 제2 트랜지스터(T2)는 n번째 스캔라인(GLn)으로 인가된 n번째 스캔신호(Sn)에 의해 턴-온되어 데이터 라인(DL)과 제1 트랜지스터(T1)의 입력전극을 전기적으로 접속시킨다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 출력전극과 제어전극 사이에 접속된다. 제3 트랜지스터(T3)의 제어전극은 n번째 스캔라인(GLn)에 접속된다. 제3 트랜지스터(T3)는 n번째 스캔신호(Sn)에 의해 턴-온되어 제1 트랜지스터(T1)의 출력전극과 제어전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(T3)가 턴-온될 때 제1 트랜지스터(T1)는 다이오드 형태로 접속된다.
제4 트랜지스터(T4)는 기준 노드(ND)와 초기화 전원생성부(미도시) 사이에 접속된다. 그리고, 제4 트랜지스터(T4)의 제어전극은 n-1번째 스캔라인(GLn-1)에 접속된다. 제4 트랜지스터(T4)는 n-1번째 스캔라인(GLn-1)으로 인가된 n-1번째 스캔신호(Sn-1)에 의해 턴-온되어 기준 노드(ND)로 초기화 전압(Vint)을 제공한다. 초기화 전압(Vint)은 n번째 리셋라인을 통해 제공될 수 있다.
제5 트랜지스터(T5)는 전원 라인(PL)과 제1 트랜지스터(T1)의 입력전극 사이에 접속된다. 제5 트랜지스터(T5)의 제어전극은 n번째 발광 라인에 접속된다. n번째 발광 신호(En)에 의해 제5 트랜지스터(T5)가 턴-온된다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 출력전극과 발광소자(OLED)의 제1 전극 사이에 접속된다. 그리고, 제6 트랜지스터(T6)의 제어전극은 n번째 발광 라인에 접속된다. n번째 발광 신호(En)에 의해 제6 트랜지스터(T6)가 턴-온된다.
제7 트랜지스터(T7)는 초기화 전원생성부와 발광소자(OLED)의 제1 전극 사이에 접속된다. 그리고, 제7 트랜지스터(T7)의 제어전극은 n+1번째 스캔신호(Sn+1)를 수신한다. 이와 같은 제7 트랜지스터(T7)는 n+1번째 스캔신호(Sn+1)에 응답하여 초기화전압(Vint)을 발광소자(OLED)의 제1 전극으로 제공한다.
커패시터(CP)는 전원 라인(PL)과 기준 노드(ND) 사이에 배치된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴-온 될 때 커패시터(CP)에 저장된 전압에 따라 제1 트랜지스터(T1)에 흐르는 전류량이 결정될 수 있다.
본 발명에서 화소 구동회로(CC)의 구성은 도 6b에 도시된 회로로 한정되지 않는다. 본 발명에서 화소 구동회로(CC)는 발광소자(OLED)를 발광시키기 위한 다양한 형태로 구현될 수 있다.
도 6c는 화소 구동회로(CC)를 구성하는 하나의 트랜지스터(T1)와 발광소자(OLED)에 대응하는 화소(PX)의 단면을 도시하였다. 일 실시예의 베이스층(BL)은 유리기판을 포함할 수 있다.
본 실시예에서 회로층(DP-CL)은 무기층인 버퍼층(BFL), 제1 중간 무기층(L10), 제2 중간 무기층(L20), 및 제3 중간 무기층(L30)을 포함하고, 유기층인 제1 중간 유기층(L40) 및 제2 중간 유기층(L50)을 포함할 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치된다. 반도체 패턴은 실리콘 반도체를 포함할 수 있다. 제1 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 제1 반도체 패턴은 비정질실리콘을 포함할 수도 있다. 반도체 패턴은 금속 산화물 반도체를 포함할 수도 있다.
반도체 패턴은 도핑 여부에 따라 전기적 성질이 다르다. 반도체 패턴은 전도율이 높은 제1 도핑영역과 전도율이 낮은 제2 도핑영역을 포함할 수 있다. 제1 도핑영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 도핑영역을 포함한다. 제2 도핑영역은 비-도핑영역이거나, 제1 도핑영역 대비 낮은 농도로 도핑될 수 있다.
제1 도핑영역은 전도성이 제2 도핑영역보다 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 도핑영역은 이 실질적으로 트랜지스터의 액티브(또는 채널)에 해당한다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브(또는 채널)일수 있고, 다른 일부분은 트랜지스터의 소스(또는 입력전극 영역) 또는 드레인(출력전극 영역)일 수 있고, 또 다른 일부분은 연결 신호 라인(또는 연결 전극)일 수 있다.
도 6c에 도시된 것과 같이, 제1 트랜지스터(T1)의 소스(S1), 액티브(A1), 드레인(D1)이 반도체 패턴으로부터 형성되고, 제6 트랜지스터(T6)의 소스(S6), 액티브(A6), 드레인(D6)이 반도체 패턴으로부터 형성된다. 소스(S1, S6) 및 드레인(D1, D6)은 단면 상에서 액티브(A1, A6)로부터 서로 반대 방향으로 연장된다.
액티브(A1, A6)에 중첩하게 제어전극(G1, G6)이 제1 중간 무기층(L10) 상에 배치된다. 제1 중간 무기층(L10) 상에 커패시터(CP)의 제1 커패시터 전극(CPE1)이 배치된다. 제2 중간 무기층(L20) 상에 커패시터(CP)의 제2 커패시터 전극(CPE2)이 배치된다. 제2 중간 무기층(L20) 상에 제어전극(G1)에 중첩하는 상부전극(UE)이 배치된다.
제3 중간 무기층(L30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 관통홀(CH1)을 통해서 제6 트랜지스터(T6)의 드레인(D6)에 접속될 수 있다. 제1 중간 유기층(L40) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제2 관통홀(CH2)을 통해서 제1 연결전극(CNE1)에 접속될 수 있다. 도시되지 않았으나, 제3 중간 무기층(L30) 상에는 제1 연결전극(CNE1)과 다른 도전패턴들이 배치되고, 제1 중간 유기층(L40) 상에는 제2 연결전극(CNE2)과 다른 도전패턴들이 배치될 수 있다. 이러한 도전패턴들은 도 6a에 도시된 신호라인, 예컨대 데이터 라인(DL)을 구성할 수 있다.
제2 중간 유기층(L50) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 관통홀(CH3)을 통해서 제2 연결전극(CNE2)에 접속될 수 있다. 화소정의막(PDL)은 제1 전극(AE)의 적어도 일부분을 노출시킨다. 구체적으로, 화소정의막(PDL)에 정의된 개구부에 의해, 제1 전극(AE)의 적어도 일부가 노출된다.
활성영역(DP-DA)은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워쌀 수 있다. 본 실시예에서 발광영역(PXA)은 화소정의막(PDL)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.
정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 정공 제어층(HCL)은 정공 수송층을 포함하고, 정공 주입층을 더 포함할 수 있다. 정공 제어층(HCL) 상에 발광층(EML)이 배치된다. 발광층(EML)은 화소정의막(PDL)에 의해 노출된 제1 전극(AE)에 대응하여 배치될 수 있다. 즉, 발광층(EML)은 화소들 각각에 분리되어 형성될 수 있다. 발광층(EML)은 유기물질 및/또는 무기물질을 포함할 수 있다. 발광층(EML)은 소정의 유색 컬러광을 생성할 수 있다.
발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 전자 제어층(ECL)은 전자 수송층을 포함하고, 전자 주입층을 더 포함할 수 있다. 정공 제어층(HCL)과 전자 제어층(ECL)은 오픈 마스크를 이용하여 복수 개의 화소들에 공통으로 형성될 수 있다. 전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들에 공통적으로 배치된다.
도 7a는 본 발명의 일 실시예에 따른 표시패널(DP)의 확대된 평면도이다. 도 7b, 도 7c, 및 도 7d는 도 7a의 A-A'에 대응하는 단면도들이다.
도 7a의 표시패널(DP)에는 제2 비활성영역(DP-TA)과 그 주변의 활성영역(DP-DA)을 도시하였다.
도 7a를 참조하면, 활성영역(DP-DA)에는 화소(PX)들이 배치될 수 있다. 제2 방향(DR2)으로 나열된 화소들(PX)이 화소행(PXL)을 정의하고, 제1 방향(DR1)으로 나열된 화소들(PX)이 화소열(PXC)을 정의한다. 제2 비활성영역(DP-TA)은 일부의 화소행(PXL)과 일부의 화소열(PXC)을 단절시키는 것일 수 있다.
일 실시예에서, 홀(OP)이 표시패널(DP)에 정의된다. 일 실시예에서 홀(OP)은 표시패널(DP)의 상면에서 함몰된 형상을 가지는 것일 수 있다. 예를 들어, 홀(OP)은 표시패널(DP)의 상면에서 베이스층(BL)의 상면까지 정의된 개구부일 수 있다. 다만, 실시예가 이에 제한되는 것은 아니며, 홀(OP)은 표시패널(DP)의 상면에서 회로층(DP-CL)의 일부까지 정의된 개구부일 수 있다. 일 실시예에서, 베이스층(BL)에는 별도의 개구부 또는 그루브가 형성되지 않을 수 있다. 다만, 이에 제한되는 것은 아니다.
일 실시예에서, 홀(OP)은 중심(CT)을 가지는 원형상을 포함할 수 있다. 다만, 실시예가 이에 제한 되는 것은 아니며, 홀(OP)은 다각형상을 가질 수도 있다. 또는 홀(OP)은 복수로 제공될 수 있다.
제2 비활성영역(DP-TA)에는 화소(PX)가 배치되지 않을 수 있다. 제2 비활성영역(DP-TA)은 신호투과영역(MH) 및 신호투과영역(MH)에 인접한 주변영역(SA)을 포함할 수 있다. 신호투과영역(MH)은 홀(OP)일 수 있다. 주변영역(SA)은 신호투과영역(MH)을 에워쌀수 있다.
주변영역(SA) 상에 홀(OP)을 에워싸는 분할패턴(BPG)이 배치된다. 분할패턴(BPG)은 홀(OP)의 둘레를 따라 순차적으로 배치된 제1 분할패턴(BP1), 제2 분할패턴(BP2), 및 제3 분할패턴(BP3)을 포함한다. 제1 내지 제3 분할패턴(BP1, BP2, BP3)은 서로 이격되어 배치된다. 제1 내지 제3 분할패턴(BP1, BP2, BP3)은 홀(OP)을 에워싸는 1열로 배열된 것일 수 있다.
일 실시예에서, 제1 내지 제3 분할패턴(BP1, BP2, BP3) 각각은 홀(OP)의 중심(CT)으로부터 동일한 거리에 배치될 수 있다. 예를 들어, 중심(CT)으로부터 제1 분할패턴(BP1)까지의 길이인 제1 길이(LL1), 중심(CT)으로부터 제2 분할패턴(BP2)까지의 길이인 제2 길이(LL2), 중심(CT)으로부터 제3 분할패턴(BP3)까지의 길이인 제3 길이(LL3)는 모두 실질적으로 동일할 수 있다.
분할패턴(BPG)은 제3 분할패턴(BP3)에 이웃하게 배치된 분할패턴을 더 포함할 수 있다. 분할패턴(BPG)은 제1 내지 제n 분할패턴(BP1, BP2, BP3, ?? BPn)을 포함할 수 있다. 제1 내지 제n 분할패턴(BP1, BP2, BP3, ?? BPn)은 서로 이격되어 배치되면서 홀(OP)을 에워싸는 것일 수 있다. 예를 들어, 제1 내지 제n 분할패턴(BP1, BP2, BP3, ?? BPn)은 서로 이격되어 평면 상에서 원 형상으로 배치될 수 있다.
일 실시예에서, 제1 분할패턴(BP1) 및 제2 분할패턴(BP2) 사이의 이격 길이인 제1 간격(WD1)은 제2 분할패턴(BP2) 및 제3 분할패턴(BP3) 사이의 이격 길이인 제2 간격(WD2)과 실질적으로 동일할 수 있다. 한편, 제1 간격(WD1)은 제1 분할패턴(BP1) 및 제2 분할패턴(BP2) 각각의 중심부 사이의 거리를 측정한 것이고, 제2 간격(WD2)은 제2 분할패턴(BP2) 및 제3 분할패턴(BP3) 각각의 중심부 사이의 거리를 측정한 것이다.
본 명세서에서 '실질적으로 동일'은 길이 등의 수치범위가 동일한 경우뿐만 아니라, 일반적으로 발생할 수 있는 공정 상의 오차를 포함하여 길이 등의 수치범위가 동일하다는 것으로 이해되어야 한다.
제1 간격(WD1) 및 제2 간격(WD2)이 실질적으로 동일함에 따라, 홀(OP)에 충전된 유체가 제2 영역(AR2) 상에서 분할패턴(BPG)을 지날 때, 유체는 특정 영역으로 집중되지 않고 제1 내지 제n 분할패턴(BP1, BP2, BP3, ?? BPn) 사이의 공간(SP)을 따라 동일한 속도로 퍼져나갈 수 있다.
일 실시예의 표시패널(DP)은 댐(DAM)을 더 포함할 수 있다. 댐(DAM)은 주변영역(SA)에 배치되고, 홀(OP)을 에워싸는 폐곡선 형상을 가질 수 있다. 댐(DAM)이 폐곡선 형상을 가짐에 따라, 홀(OP)에 충전된 유체가 주변영역(SA)을 넘어서 활성영역(DP-DA)으로 흐르는 것을 방지할 수 있다.
홀(OP)의 중심(CT)으로부터 댐(DAM)까지의 길이(LL-D)는 제1 내지 제3 길이(LL1, LL2, LL3)보다 크다. 즉, 분할패턴(BPG)은 홀(OP) 및 댐(DAM) 사이에 배치될 수 있다. 분할패턴(BPG)은 댐(DAM)에 비해 홀(OP)에 인접하게 배치된다. 댐(DAM)은 분할패턴(BPG)에 비해 활성영역(DP-DA)에 인접하게 배치된다.
도 7b는 도 7a의 A-A'에 대응하는 단면을 도시하였다. 도 7b는 도 6c 대비 발광소자(OLED)를 간략히 도시되었고, 트랜지스터(T1, T6) 및 커패시터(CP)는 미도시하였다.
도 7b를 참조하면, 표시패널(DP)은 베이스층(BS), 회로층(DP-CL), 및 발광소자층(DP-OLED), 및 캡핑층(CPL)을 포함할 수 있다.
발광소자층(DP-OLED)은 발광소자(OLED) 및 화소정의막(PDL)을 포함할 수 있다.
발광소자층(DP-OLED) 상에는 캡핑층(CPL)이 배치될 수 있다.
캡핑층(CPL)은 제2 전극(CE) 상에 배치되고 제2 전극(CE)에 접촉한다. 캡핑층(CPL)은 유기물질을 포함할 수 있다. 캡핑층(CPL)은 후속의 공정 예컨대 스퍼터링 공정으로부터 제2 전극(CE)을 보호하고, 발광소자(OLED)의 출광효율을 향상시킨다. 캡핑층(CPL)은 제1 무기층(IOL1)보다 큰 굴절률을 가질 수 있다.
표시패널(DP)에는 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)이 정의된다.
제1 영역(AR1)은 베이스층(BL) 상에 회로층(DP-CL) 및 발광소자층(DP-OLED)이 미배치된 영역으로, 다른 영역보다 큰 광 투과율을 가질 수 있다. 예를 들어, 제1 영역(AR1)은 회로층(DP-CL) 및 발광소자층(DP-OLED) 중 적어도 어느 하나가 배치된 제2 영역(AR2) 및 제3 영역(AR3)보다 광 투과율이 클 수 있다. 제1 영역(AR1)은 신호투과영역(MH)에 대응될 수 있다. 전자장치(ED, 도 2 참조)에서, 전자광학모듈(ELM)은 제 영역(AR1)에 중첩하고, 표시패널(DP)의 아래에 배치될 수 있다. 전자광학모듈(ELM)은 신호투과영역(MH)을 통해서 외부의 신호를 수신하거나, 또는 외부로 신호를 송신할 수 있다.
홀(OP)은 표시패널(DP)의 상면에서 회로층(DP-CL)의 하면까지 정의된 개구부일 수 있다. 본 실시예에서, 표시패널(DP)의 상면은 캡핑층(CPL)의 상면에 해당한다.
제2 영역(AR2)은 제1 영역(AR1)을 에워싸고, 회로층(DP-CL)에 중첩하는 영역이다. 제2 영역(AR2)은 발광소자(OLED)와 비-중첩하는 영역일 수 있다. 제2 영역(AR2)은 주변영역(SA)에 대응될 수 있다. 제2 영역(AR2)에는 분할패턴(BPG) 및 댐(DAM)이 배치된다. 구체적으로, 분할패턴(BPG) 및 댐(DAM) 각각은 제1 영역(AR1)을 에워싸도록 배치된다. 분할패턴(BPG) 및 댐(DAM)에 대해서는 전술한 내용이 동일하게 적용될 수 있다. 분할패턴(BPG)은 댐(DAM)에 비해 홀(OP)이 정의된 제1 영역(AR1)에 인접하게 배치된다.
분할패턴(BPG)은 베이스층(BL) 상에 배치되고, 복수의 층을 포함할 수 있다. 예를 들어, 분할패턴(BPG)은 회로층(DP-CL), 및 화소정의막(PDL)과 동일한 물질을 포함할 수 있다. 분할패턴(BPG)은 회로층(DP-CL), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 복수의 층을 포함할 수 있다.
댐(DAM)은 베이스층(BL) 상에 배치되고, 복수의 층을 포함할 수 있다. 예를 들어, 댐(DAM)은 회로층(DP-CL), 및 화소정의막(PDL) 중 적어도 하나와 동일한 물질을 포함할 수 있다. 일 실시예에서, 댐(DAM)을 구성하는 층들 중 일부는 활성영역(DP-DA)에 배치된 회로층(DP-CL), 및 화소정의막(PDL)과 일체의 형상을 가질 수 있다. 예를 들어, 댐(DAM)은 회로층(DP-CL), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 복수의 층을 포함하고, 추가적인 유기층을 더 포함할 수 있다.
이에 따라, 댐(DAM)은 분할패턴(BPG)에 비해 높이가 클 수 있다. 그러나 일 실시예에서, 댐(DAM)은 제3 방향(DR3) 상에서 봉지기판(EC)과 이격되도록 높이가 조절될 수 있다.제3 영역(AR3)은 발광소자(OLED)와 중첩하는 영역이다. 제1 전극(AE), 발광층(EML), 및 제2 전극(CE)은 제3 영역(AR3)에 배치될 수 있다. 제3 영역(AR3)은 활성영역(DP-DA)에 대응될 수 있다.
제2 영역(AR2) 및 제3 영역(AR3)에는 신호라인이 배치될 수 있다. 신호라인은 도 6c를 참조하여 설명한 제1 연결전극(CNE1) 또는 제2 연결전극(CNE2)과 동일한 공정을 통해 형성된 도전패턴일 수 있다. 도 7b에는 제3 중간 무기층(L30) 상에 배치된 제1 신호라인(CP1)과 제1 중간 유기층(L40) 상에 배치된 제2 신호라인(CP2)이 도시되었다. 제1 신호라인(CP1)과 제2 신호라인(CP2)은 서로 구별되는 신호라인이거나, 제3 중간 무기층(L30)을 관통하는 컨택홀을 통해 연결될 수 있다. 즉, 제1 신호라인(CP1)과 제2 신호라인(CP2)은 하나의 신호라인의 서로 다른 층상에 배치된 부분들일 수 있다.
일 실시예의 표시패널(DP)은 홀(OP)에 중첩하게 배치된 보상층(RL)을 포함한다. 보상층(RL)은 캡핑층(CPL) 상에 배치될 수 있다.
구체적으로, 보상층(RL)은 제1 영역(AR1) 및 제2 영역(AR2)에 중첩하고, 제3 영역(AR3)과 비-중첩할 수 있다. 보상층(RL)은 제2 영역(AR2)의 적어도 일부에 중첩할 수 있다.
보상층(RL) 상에는 봉지기판(EC)이 배치될 수 있다. 예를 들어, 보상층(RL)은 봉지기판(EC)의 하면에 접촉할 수 있다.
일 실시예에서, 보상층(RL)은 점성 및 유동성을 가지는 유체가 경화된 것일 수 있다. 예를 들어, 보상층(RL)은 액상의 실리콘계(Si)계 물질이 경화된 것일 수 있다. 다만, 실시예가 이에 제한되는 것은 아니며, 보상층(RL)은 유기물이 경화된 것일 수 있다.구체적으로, 상기 유체는 홀(OP)에 중첩하게 봉지기판(EC) 및 표시패널(DP) 사이에 제공된 후, 봉지기판(EC)이 표시패널(DP)에 압착되면서 홀(OP)에서 댐(DAM) 방향으로 흐르는 것일 수 있다. 상기 유체는 홀(OP)에서 댐(DAM) 방향으로 흐르는 중에 경화되고, 경화된 상기 유체는 보상층(RL)을 형성할 수 있다.
본 발명의 표시장치(DD)는 제2 영역(AR2)에 배치된 분할패턴(BPG)을 포함하여, 보상층(RL)을 형성하는 유체가 제1 영역(AR1)에 배치된 홀(OP)에 충전된 후, 제2 영역(AR2)으로 넘치더라도 제2 영역(AR2) 상에서 일정한 속도로 흐르도록 조절할 수 있다. 또한, 본 발명의 표시장치(DD)는 홀(OP) 및 댐(DAM) 사이에 배치된 분할패턴(BPG)을 포함하여, 상기 유체가 댐(DAM)을 넘어 제3 영역(AR3)으로 넘어가는 것을 방지할 수 있다.
이에 따라, 상기 유체가 경화된 보상층(RL)은 제1 영역(AR1) 및 제2 영역(AR2)에 중첩하고, 제3 영역(AR3)에 비중첩하게 배치된다. 구체적으로, 보상층(RL)은 제2 영역(AR2)의 적어도 일부에 비중첩하고, 제2 영역(AR2)의 적어도 일부에 중첩할 수 있다. 예를 들어, 보상층(RL)은 도시된 바와 같이 댐(DAM)의 적어도 일부에 접촉할 수 있다.
봉지기판(EC)과 보상층(RL) 사이, 또는 봉지기판(EC)과 캡핑층(CPL) 사이의 갭(GP)은 진공 상태일 수 있다.
도 7c의 표시패널(DP-2)에는 도 7a의 A-A'에 대응하는 단면의 다른 실시예를 도시하였다.
도 7a에 도시된 분할패턴(BPG)에 비해, 도 7c에 도시된 분할패턴(BPG-1)은 베이스층(BL) 및 회로층(DP-CL)의 일부와 동일한 물질을 포함할 수 있다. 예를 들어, 분할패턴(BPG-1)은 버퍼층(BFL), 제1 중간 무기층(L10), 제2 중간 무기층(L20), 및 제3 중간 무기층(L30) 각각과 동일한 공정으로 형성된 층들을 포함할 수 있다. 다만, 실시예가 이에 제한 되는 것은 아니며, 분할패턴(BPG-1)은 상기 구성 중 일부가 생략되거나, 또는 다른 층을 더 포함할 수 있다.
댐(DAM-1)은 복수의 층을 포함하여, 댐(DAM-1)의 높이가 분할패턴(BPG-1)의 높이보다 더 클 수 있다. 예를 들어, 댐(DAM-1)은 베이스층(BL), 버퍼층(BFL), 제1 중간 무기층(L10), 제2 중간 무기층(L20), 제3 중간 무기층(L30), 제1 중간 유기층(L40), 제2 중간 유기층(L50), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 층들을 포함할 수 있다. 다만, 실시예가 이에 제한 되는 것은 아니며, 댐(DAM-1)은 상기 구성 중 일부가 생략되거나, 또는 다른 층을 더 포함할 수 있다.
도 7c에서 댐(DAM-1)은 회로층(DP-CL), 및 화소정의막(PDL)의 일단을 지칭하는 것일 수 있다. 예를 들어, 회로층(DP-CL) 및 화소정의막(PDL)은 활성영역(DP-DA)에 중첩하며, 활성영역(DP-DA)에서 제2 비활성영역(DP-TA)으로 연장될 수 있다. 일 실시예의 회로층(DP-CL), 및 화소정의막(PDL)은 제2 비활성영역(DP-TA)의 일부와 중첩할 수 있다.
구체적으로, 회로층(DP-CL), 및 화소정의막(PDL)은 제2 영역(AR2)의 일부까지 연장될 수 있다. 댐(DAM-1)은 제2 영역(AR2)에서 회로층(DP-CL) 및 화소정의막(PDL)의 일단을 지칭하는 것일 수 있다.
도 7d의 표시패널(DP-3)에는 도 7a의 A-A'에 대응하는 단면의 다른 실시예를 도시하였다.
도 7d의 분할패턴(BPG-2)은 복수의 층을 포함할 수 있다. 일 실시예에서, 분할패턴(BPG-2)은 도전층을 포함할 수 있다. 예를 들어, 분할패턴(BPG-2)은 제1 도전층(MT1), 제2 도전층(MT2), 제3 도전층(MT3), 및 제4 도전층(MT4) 중 적어도 하나를 포함할 수 있다. 제1 도전층(MT1)은 제1 중간 무기층(L10)과 제2 중간 무기층(L20) 사이에 배치된 도전패턴일 수 있다. 제2 도전층(MT2)은 제2 중간 무기층(L20)과 제3 중간 무기층(L30) 사이에 배치된 도전패턴일 수 있다. 제3 도전층(MT3)은 제3 중간 무기층(L30)과 제1 중간 유기층(L40) 사이에 배치된 도전패턴일 수 있다. 제3 도전층(MT3)은 도 6c의 제1 연결전극(CNE1)과 동일한 공정을 통해 형성된 것일 수 있다. 제4 도전층(MT4)은 제1 중간 유기층(L40)과 제2 중간 유기층(L50) 사이에 배치된 도전패턴일 수 있다. 제4 도전층(MT4)은 도 6c의 제2 연결전극(CNE2)과 동일한 공정을 통해 형성된 것일 수 있다.
일 실시예의 분할패턴(BPG-2)은 제1 내지 제4 도전층(MT1, MT2, MT3, MT4) 중 적어도 하나를 포함하여, 베이스층(BL), 또는 회로층(DP-CL)에 발생하는 단차를 보상할 수 있다. 즉, 일 실시예의 표시패널(DP-3)은 주변영역(SA)에 평탄면을 제공하기 위하여, 제1 내지 제4 도전층(MT1, MT2, MT3, MT4) 중 적어도 하나를 포함하는 분할패턴(BPG-2)을 포함할 수 있다.
도 7d에 도시된 분할패턴(BPG-2)은 제1 내지 제4 도전층(MT1, MT2, MT3, MT4)을 모두 포함하는 것으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 일 실시예의 분할패턴(BPG-2)은 제1 내지 제3 도전층(MT1, MT2, MT3)을 포함할 수 있다.
한편, 도 7d에 도시된 구성 중, 도 7b 및 도 7c와 동일한 구성에는 전술한 내용이 동일하게 적용될 수 있다.
도 8a, 도 8b 및 도 8c는 도 7a의 B-B'에 대응하는 단면도이다.
도 8a에는 신호투과영역(MH)에 정의된 홀(OP) 및 주변영역(SA)에 배치된 분할패턴(BPG)과 댐(DAM)을 도시하였다.
일 실시예에서, 분할패턴(BPG)은 회로층(DP-CL), 및 제1 레이어(1La)를 포함할 수 있다. 예를 들어, 제1 레이어(1La)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다. 일 실시예의 회로층(DP-CL)은 전술한 바와 같이 버퍼층(BFL), 제1 중간 무기층(L10), 제2 중간 무기층(L20), 및 제3 중간 무기층(L30)을 포함하고, 유기층인 제1 중간 유기층(L40) 및 제2 중간 유기층(L50)을 포함할 수 있다.
댐(DAM)은 회로층(DP-CL), 제1 레이어(1Lb), 및 제2 레이어(2Lb)를 포함할 수 있다. 예를 들어, 제1 레이어(1Lb)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다. 제2 레이어(2Lb)는 유기물 및 무기물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 레이어(2Lb)는 유기층일 수 있다.
일 실시예에서, 분할패턴(BPG)의 높이인 제1 높이(H1)는 댐(DAM)의 높이인 제2 높이(H2)보다 작을 수 있다. 본 명세서에서 분할패턴(BPG)의 높이는 베이스층(BL)의 상면을 기준으로 측정할 수 있다.
도 8b를 참조하면, 일 실시예에서 분할패턴(BPG)은 회로층(DP-CL), 제1 레이어(1La), 및 제2 레이어(2La)를 포함할 수 있다. 예를 들어, 제1 레이어(1La)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다. 제2 레이어(2La)는 유기물 및 무기물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 레이어(2La)는 유기층일 수 있다.
도 8b에서, 분할패턴(BPG)의 높이인 제1 높이(H1)는 댐(DAM)의 높이인 제2 높이(H2)와 실질적으로 동일할 수 있다.
도 8c를 참조하면, 일 실시예에서 분할패턴(BPG)은 회로층(DP-CL) 및 제1 레이어(1La)를 포함할 수 있다. 예를 들어, 제1 레이어(1La)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다.
댐(DAM)은 회로층(DP-CL) 및 제1 레이어(1La)를 포함할 수 있다. 예를 들어, 제1 레이어(1La)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다.
도 8c에서, 분할패턴(BPG)의 높이인 제1 높이(H1)는 댐(DAM)의 높이인 제2 높이(H2)와 실질적으로 동일할 수 있다.
다만, 실시예가 도 8a, 도 8b 및 도 8c에 제한되지 않으며, 분할패턴(BPG) 및 댐(DAM)은 다양한 구성을 포함하여 다양한 높이를 가질 수 있다.
도 9는 본 발명의 일 실시예에 따른 표시패널(DP-4)의 확대된 단면도이다.
도 9의 표시패널(DP-4)은 주변영역(SA)에 배치된 분할패턴(BPG')을 포함할 수 있다. 분할패턴(BPG')은 홀(OP)을 에워싼다. 분할패턴(BPG')은 홀(OP)의 둘레를 따라 순차적으로 배치된 제1 분할패턴(BP1'), 제2 분할패턴(BP2'), 및 제3 분할패턴(BP3')을 포함한다. 제1 내지 제3 분할패턴(BP1', BP2', BP3')은 서로 이격되어 배치된다.
제1 길이(LL1')는 중심(CT)으로부터 제1 분할패턴(BP1')까지의 길이이고, 제2 길이(LL2')는 중심(CT)으로부터 제2 분할패턴(BP2')까지의 길이이며, 제3 길이(LL3')는 중심(CT)으로부터 제3 분할패턴(BP3')까지의 길이이다.
일 실시예에서, 제1 내지 제3 길이(LL1', LL2', LL3') 중 적어도 하나는 나머지와 상이할 수 있다. 예를 들어, 제1 내지 제3 길이(LL1', LL2', LL3') 각각은 서로 상이한 3개의 값을 가질 수 있다.
도 9에 도시된 바와 같이, 예를 들어 제1 길이(LL1')는 제2 길이(LL2')보다 크고, 제3 길이(LL3')는 제1 길이(LL1')보다 클 수 있다.
분할패턴(BPG')은 홀(OP)을 둘러싸고 서로 이격되어 배치된 제1 내지 제3 분할패턴(BP1', BP2', BP3')을 포함하고, 제1 내지 제3 분할패턴(BP1', BP2', BP3')이 중심(CT)으로부터 이격된 길이는 제한 없이 다양할 수 있다.
한편, 도 8a 내지 도 8c에서 설명한 내용이 도 9의 분할패턴(BPG') 및 댐(DAM)에도 동일하게 적용될 수 있다. 예를 들어, 분할패턴(BPG')의 높이는 댐(DAM)의 높이보다 작거나 같을 수 있다.
도 10a 및 도 10b는 본 발명의 일 실시예에 따른 표시패널(DP-5, DP-6)의 확대된 단면도이다. 도 10c는 도 10a의 C-C'에 대응하는 단면도이다.
도 10a를 참조하면, 일 실시예의 분할패턴(BPG)은 홀(OP)에 인접하게 배치된 1차 분할패턴(BPG1) 및 1차 분할패턴(BPG1)과 댐(DAM) 사이에 배치된 2차 분할패턴(BPG2)을 포함할 수 있다. 1차 분할패턴(BPG1) 및 2차 분할패턴(BPG2)은 각각 홀(OP)을 에워싸는 것일 수 있다. 도 10에 도시된 분할패턴(BPG)이 홀(OP)을 에워싸는 2열로 배열된 것일 수 있다.
1차 분할패턴(BPG1)은 2차 분할패턴(BPG2)에 비해 홀(OP)에 인접할 수 있다. 2차 분할패턴(BPG2)은 1차 분할패턴(BPG1)에 비해 댐(DAM)에 인접할 수 있다.
일 실시예에서, 2차 분할패턴(BPG2)은 1차 분할패턴(BPG1)과 동일선 상에 배치될 수 있다. 구체적으로, 2차 분할패턴(BPG2)과 홀(OP)의 중심(CT)을 연결하는 선(E) 상에 1차 분할패턴(BPG1)이 배치될 수 있다. 예를 들어, 제4 분할패턴(BP4)과 중심(CT)을 연결하는 선 상에 제3 분할패턴(BP3)이 배치될 수 있다.
1차 분할패턴(BPG1)은 도 7a에서 전술한 바와 같이 서로 이격된 제1 내지 제3 분할패턴(BP1, BP2, BP3)을 포함할 수 있다.
2차 분할패턴(BPG2)은 홀(OP)의 둘레를 따라 서로 이격되어 순차적으로 배치된 제4 분할패턴(BP4), 제5 분할패턴(BP5), 및 제6 분할패턴(BP6)을 포함할 수 있다. 2차 분할패턴(BPG2)은 홀(OP)의 형상과 유사하게 원형상으로 배치될 수 있다.
일 실시예에서, 제4 분할패턴(BP4) 및 제5 분할패턴(BP5) 사이의 이격 길이인 제3 간격(WD3)은 제5 분할패턴(BP5) 및 제6 분할패턴(BP6) 사이의 이격 길이인 제4 간격(WD4)과 실질적으로 동일할 수 있다.
제3 간격(WD3) 및 제4 간격(WD4)이 실질적으로 동일함에 따라, 홀(OP)에 충전된 유체가 제2 영역(AR2) 상에서 1차 및 2차 분할패턴(BPG1, BPG2)을 지날 때, 유체는 특정 영역으로 집중되지 않고 동일한 속도로 퍼져나갈 수 있다.
한편, 도 7a에서 설명한 제1 내지 제3 분할패턴(BP1, BP2, BP3) 및 도 9에서 설명한 제1 내지 제3 분할패턴(BP1', BP2', BP3')의 내용이 제4 내지 제6 분할패턴(BP4, BP5, BP6)에 적용될 수 있다. 예를 들어, 제4 내지 제6 분할패턴(BP4, BP5, BP6) 각각은 홀(OP)의 중심(CT)으로부터 모두 동일한 거리에 배치되거나, 또는 적어도 하나가 나머지와 다른 거리에 배치될 수 있다.
도 10b의 표시패널(DP-6)을 참조하면, 1차 분할패턴(BPG1) 및 2차 분할패턴(BPG2)은 서로 엇갈리게 배치될 수 있다. 구체적으로, 1차 분할패턴(BPG1)과 홀(OP)의 중심(CT)을 연결하는 선(F) 및 2차 분할패턴(BPG2)과 홀(OP)의 중심(CT)을 연결하는 선(G)은 서로 다른 선일 수 있다. 즉, 2차 분할패턴(BPG2)과 홀(OP)의 중심(CT)을 연결하는 선(G) 상에 1차 분할패턴(BPG1)이 배치되지 않을 수 있다. 예를 들어, 제4 분할패턴(BP4)과 중심(CT)을 연결하는 선 상에 제3 분할패턴(BP3)이 배치되지 않을 수 있다.
도 10c를 참조하면, 주변영역(SA)에는 1차 분할패턴(BPG1), 2차 분할패턴(BPG2), 및 댐(DAM)이 배치될 수 있다. 주변영역(SA)은 제2 영역(AR2)에 대응된다.
구체적으로, 2차 분할패턴(BPG2)은 1차 분할패턴(BPG1) 및 댐(DAM) 사이에 배치될 수 있다. 2차 분할패턴(BPG2)은 댐(DAM)에 비해 홀(OP)이 정의된 제1 영역(AR1)에 인접하게 배치된다.
2차 분할패턴(BPG2)은 베이스층(BL) 상에 배치되고, 복수의 층을 포함할 수 있다. 예를 들어, 2차 분할패턴(BPG2)은 회로층(DP-CL), 및 화소정의막(PDL)과 동일한 물질을 포함할 수 있다. 2차 분할패턴(BPG2)은 회로층(DP-CL), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 복수의 층을 포함할 수 있다.
일 실시예에서, 댐(DAM)의 높이는 1차 및 2차 분할패턴(BPG1, BPG2)의 높이보다 클 수 있다. 예를 들어, 댐(DAM)은 도 7b에서 전술한 바와 같이, 회로층(DP-CL), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 복수의 층을 포함하고, 추가적인 유기층을 더 포함할 수 있다. 이에 따라, 댐(DAM)의 높이는 1차 및 2차 분할패턴(BPG1, BPG2)의 높이보다 클 수 있다.
한편, 도 10c에 도시된 구성 중 전술한 구성(도 7b 참조)과 동일한 구성에 대해서는 동일한 참조 부호를 부여하고, 자세한 설명을 생략한다.
도 11a, 도 11b, 도 11c 및 도 11d는 도 10a의 D-D'에 대응하는 단면도이다.
도 11a에는 홀(OP), 1차 분할패턴(BPG1), 2차 분할패턴(BPG2), 및 댐(DAM)을 도시하였다. 1차 분할패턴(BPG1), 2차 분할패턴(BPG2), 및 댐(DAM) 각각은 홀(OP)을 에워싸고 주변영역(SA)에 배치될 수 있다.
일 실시예에서, 1차 분할패턴(BPG1) 및 댐(DAM) 각각에는 도 8a에서 전술한 분할패턴(BPG) 및 댐(DAM)의 내용이 동일하게 적용될 수 있다.
2차 분할패턴(BPG2)은 회로층(DP-CL), 및 제1 레이어(1Lc)를 포함할 수 있다. 예를 들어, 제1 레이어(1Lc)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다.
일 실시예에서, 1차 분할패턴(BPG1)의 높이인 제1 높이(H1)는 2차 분할패턴(BPG2)의 높이인 제3 높이(H3)와 동일할 수 있다. 제1 높이(H1) 및 제3 높이(H3)는 댐(DAM)의 높이인 제2 높이(H2)보다 작을 수 있다.
도 11b를 참조하면, 2차 분할패턴(BPG2)은 회로층(DP-CL), 제1 레이어(1Lc) 및 제2 레이어(2Lc)를 포함할 수 있다. 예를 들어, 제1 레이어(1Lc)는 화소정의막(PDL, 도 7b 참조)과 동일한 물질을 포함할 수 있다. 제2 레이어(2Lc)는 유기물 및 무기물 중 적어도 하나를 포함할 수 있다. 예를 들어, 제2 레이어(2Lc)는 유기층일 수 있다.
일 실시예에서, 1차 분할패턴(BPG1)의 높이인 제1 높이(H1)는 2차 분할패턴(BPG2)의 높이인 제3 높이(H3)보다 작을 수 있다. 제3 높이(H3)는 댐(DAM)의 높이인 제2 높이(H2)와 동일하게 조절될 수 있다.
도 11c를 참조하면, 제1 높이(H1), 제2 높이(H2), 및 제3 높이(H3)는 모두 동일할 수 있다. 예를 들어, 1차 분할패턴(BPG1)은 회로층(DP-CL), 제1 레이어(1La) 및 제2 레이어(2La)를 포함할 수 있다. 2차 분할패턴(BPG2)은 회로층(DP-CL), 제1 레이어(1Lc) 및 제2 레이어(2Lc)를 포함할 수 있다. 댐(DAM)은 회로층(DP-CL), 제1 레이어(1Lb) 및 제2 레이어(2Lb)를 포함할 수 있다. 일 실시예에서, 1차 분할패턴(BPG1), 2차 분할패턴(BPG2), 및 댐(DAM)의 높이는 모두 동일하게 조절될 수 있다.
한편, 1차 분할패턴(BPG1)의 제2 레이어(2La)에는 도 8b에서 전술한 분할패턴(BPG)의 제2 레이어(2La)의 설명이 동일하게 적용될 수 있다.
도 11d를 참조하면, 1차 분할패턴(BPG1)은 회로층(DP-CL) 및 제1 레이어(1La)를 포함할 수 있다. 2차 분할패턴(BPG2)은 회로층(DP-CL) 및 제1 레이어(1Lc)를 포함할 수 있다. 댐(DAM)은 회로층(DP-CL) 및 제1 레이어(1Lb)를 포함할 수 있다.
이에 따라, 제1 높이(H1), 제2 높이(H2), 및 제3 높이(H3)는 모두 동일할 수 있다.
다만, 실시예가 도 11a 내지 도 11d에 제한되지 않으며, 1차 및 2차 분할패턴(BPG1, BPG2)과 댐(DAM)은 다양한 구성을 포함하여 다양한 높이를 가질 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시패널(DP-7)의 확대된 단면도이다.
일 실시예에서, 분할패턴(BPG'')은 폐곡선 형상을 가질 수 있다. 즉, 일 실시예의 분할패턴(BPG'')은 도 7a에 도시된 제1 내지 제n 분할패턴(BP1~BPn)들이 서로 연결되어, 일체의 형상을 가질 수 있다.
이외에, 분할패턴(BPG'') 및 댐(DAM)의 형상 및 구성은 도 7b 내지 도 7d에서 설명한 내용이 동일하게 적용될 수 있다. 또한, 분할패턴(BPG'')의 높이와 댐(DAM)의 높이와 관련하여, 도 8a 내지 도 8d에서 설명한 내용이 동일하게 적용될 수 있다.
도 13은 본 발명의 일 실시예에 따른 표시패널(DP-8)의 확대된 단면도이다. 도 14는 도 13의 H-H'에 대응하는 단면도이다.
도 13을 참조하면, 일 실시예의 표시패널(DP-8)에서, 분할패턴은 생략될 수 있다. 즉 제2 비활성영역(DP-TA)에 댐(DAM)만 배치될 수 있다. 댐(DAM)에 관한 설명은 도 7b 내지 도 7d에서 설명한 댐(DAM)의 내용이 동일하게 적용될 수 있다. 즉, 일 실시예의 댐(DAM)은 회로층(DP-CL), 및 화소정의막(PDL) 각각과 동일한 공정으로 형성된 복수의 층을 포함하고, 추가적인 유기층을 더 포함할 수 있다. 또한, 댐(DAM)은 제3 방향(DR3) 상에서 봉지기판(EC)과 이격될 수 있다.
이하, 구체적인 실시예를 통해 본 발명을 설명한다. 다만, 본 발명의 표시장치가 이하 실시예에 제한되는 것은 아니다.
(충전재의 퍼짐 평가)
표 1에서는 홀에 충전재를 충전한 후, 충전재가 댐까지 도착하는데 걸리는 시간(s)을 측정하였다.
실시예 1은 홀과 댐 사이에 분할 패턴이 배치된 표시장치이다. 예를 들어, 본 발명의 주변영역(SA)에 분할 패턴 및 댐이 배치된 표시장치일 수 있다.
실시예 1에서는 분할패턴의 높이와 댐의 높이가 동일하게 설정되었다. 구체적으로, 분할패턴 및 댐은 도 7a 및 도 8b에 도시된 구조와 동일한 구성을 가질 수 있다. 분할패턴은 회로층(DP-CL), 제1 레이어(1La), 및 제2 레이어(2La)를 포함할 수 있고, 댐은 회로층(DP-CL), 제1 레이어(1Lb), 및 제2 레이어(2Lb)를 포함할 수 있다.
실시예 2는 홀과 댐 사이에 분할패턴 및 댐이 배치된 표시장치이다. 예를 들어, 본 발명의 주변영역(SA)에 분할 패턴 및 댐이 배치된 표시장치일 수 있다. 실시예 2에서는 분할패턴의 높이가 댐의 높이보다 작게 설정되었다. 구체적으로, 분할패턴 및 댐은 도 7a 및 도 8a에 도시된 구조와 동일한 구성을 가질 수 있다. 분할패턴은 회로층(DP-CL) 및 제1 레이어(1La)를 포함할 수 있고, 댐은 회로층(DP-CL), 제1 레이어(1Lb), 및 제2 레이어(2Lb)를 포함할 수 있다.
실시예 3은 홀과 댐 사이에 복수의 분할 패턴이 배치된 표시장치이다. 예를 들어, 본 발명의 주변영역(SA)에 복수의 분할패턴들 및 댐이 배치된 표시장치일 수 있다. 실시예 3에서는 분할패턴들의 높이와 댐의 높이가 동일하게 설정되었다. 구체적으로, 복수의 분할패턴들 및 댐은 도 10a 및 도 11c에 도시된 구조와 동일한 구성을 가질 수 있다. 복수의 분할패턴들 각각은 회로층, 제1 레이어, 및 제2 레이어를 포함할 수 있고, 댐은 회로층(DP-CL), 제1 레이어(1Lb), 및 제2 레이어(2Lb)를 포함할 수 있다. 도 11c에서는 분할패턴(BPG)이 1차 분할패턴(BPG1) 및 2차 분할패턴(BPG2)이 2개인 경우를 도시하였으나, 실시예 3에서 분할패턴은 3개 이상 제공될 수 있다.
실시예 4는 홀과 댐 사이에 별도의 분할 패턴이 배치되지 않은 표시장치이다. 예를 들어, 본 발명의 주변영역(SA)에 댐만 배치된 표시장치일 수 있다. 실시예 4의 댐은 도 13 및 도 14에 도시된 구조를 가지는 것일 수 있다. 예를 들어 댐은 회로층(DP-CL), 제1 레이어(1Lb), 및 제2 레이어(2Lb)를 포함할 수 있다.
구분 시간(s)
실시예 1 18.328
실시예 2 16.277
실시예 3 14.464
실시예 4 14.272
실시예 1 내지 실시예 3의 결과를 참조하면, 충전재가 분할패턴을 지나면서 퍼짐 속도가 제어되었다. 구체적으로, 실시예 1 내지 3의 분할패턴이 홀을 둘러싸고 서로 이격되어 배치된 제1 내지 제3 분할패턴을 포함하여, 충전재의 속도를 균등하게 제어할 수 있음을 확인할 수 있다. 실시예 4의 경우, 홀과 댐 사이에 분할패턴을 포함하지 않아, 실시예 1 내지 4 중 가장 짧은 시간이 소요되었다.
본 발명의 표시장치(DD)는 홀(OP)의 둘레를 따라 순차적으로 배치된 제1 분할패턴(BP1), 제2 분할패턴(BP2), 및 제3 분할패턴(BP3)을 포함하는 분할패턴(BPG)을 포함하여, 보상층(RL)이 활성영역(DP-DA)으로 넘치지 않도록 제어할 수 있다. 이에 따라, 보상층(RL)이 활성영역(DP-DA)으로 흘러 화소(PX)에 불량이 생기는 것을 막고, 표시장치(DD)의 불량률을 최소화할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
BL: 베이스층
DA: 표시영역
BZA: 제1 비표시영역
TA: 제2 비표시영역
OP: 홀
DD: 표시장치
DP-DA: 활성영역
DP-BA: 제1 비활성영역
DP-TA: 제2 비활성영역
MH: 신호투과영역
OLED: 유기발광 다이오드

Claims (22)

  1. 순차적으로 적층된 베이스층, 회로층, 및 발광소자층을 포함하며, 홀이 정의된 표시패널;
    상기 발광소자층 상에 배치되며 상기 홀에 중첩하는 보상층; 및
    평면 상에서 상기 홀을 에워싸는 분할패턴; 을 포함하고,
    상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함하는 표시장치.
  2. 제1 항에 있어서,
    상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일한 표시장치.
  3. 제1 항에 있어서,
    상기 분할패턴은 상기 베이스층 상에 배치되는 표시장치.
  4. 제1 항에 있어서,
    상기 발광소자층은 상기 회로층 상에 배치된 화소정의막, 상기 화소정의막에 의해 노출되는 제1 전극, 상기 제1 전극 상에 배치되는 발광층, 및 상기 발광층 상에 배치되는 제2 전극을 포함하고,
    상기 분할패턴은 상기 화소정의막과 동일한 물질을 포함하는 표시장치.
  5. 제1 항에 있어서
    상기 분할패턴은 복수의 층을 포함하는 표시장치.
  6. 제1 항에 있어서,
    상기 홀의 중심에서 상기 제1 분할패턴까지의 길이를 제1 길이, 상기 홀의 중심에서 상기 제2 분할패턴까지의 길이를 제2 길이, 상기 홀의 중심에서 상기 제3 분할패턴까지의 길이를 제3 길이로 정의할 때,
    상기 제1 길이, 상기 제2 길이, 및 상기 제3 길이는 모두 실질적으로 동일한 표시장치.
  7. 제1 항에 있어서,
    상기 홀의 중심에서 상기 제1 분할패턴까지의 길이를 제1 길이, 상기 홀의 중심에서 상기 제2 분할패턴까지의 길이를 제2 길이, 상기 홀의 중심에서 상기 제3 분할패턴까지의 길이를 제3 길이로 정의할 때,
    상기 제1 길이, 상기 제2 길이, 및 상기 제3 길이 중 적어도 하나는 나머지와 상이한 표시장치.
  8. 제1 항에 있어서,
    상기 홀을 에워싸고, 상기 베이스층 상에 배치된 댐을 더 포함하고,
    상기 댐은 평면 상에서 폐곡선 형상을 가지는 표시장치.
  9. 제8 항에 있어서,
    상기 분할패턴에서 상기 홀의 중심까지의 거리는 상기 댐에서 상기 홀의 중심까지의 거리보다 작은 표시장치.
  10. 제8 항에 있어서,
    상기 댐은 복수의 층을 포함하는 표시장치.
  11. 제8 항에 있어서,
    상기 댐의 높이는 상기 분할패턴의 높이보다 큰 표시장치.
  12. 제8 항에 있어서,
    상기 분할패턴은
    상기 홀에 인접하게 배치된 1차 분할패턴; 및
    상기 1차 분할패턴 및 상기 댐 사이에 배치되고 상기 홀을 에워싸는 2차 분할패턴; 을 더 포함하고,
    상기 2차 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제4 분할패턴, 제5 분할패턴, 및 제6 분할패턴을 포함하는 표시장치.
  13. 제12 항에 있어서,
    상기 제4 분할패턴 및 상기 제5 분할패턴 사이의 이격 길이는 상기 제5 분할패턴 및 상기 제6 분할패턴 사이의 이격 길이와 실질적으로 동일한 표시장치.
  14. 제1 항에 있어서,
    상기 표시패널에는 영상을 표시하는 활성영역 및 상기 활성영역에 인접한 비활성영역이 정의되고, 상기 홀은 상기 활성영역에 의해 에워싸인 표시장치.
  15. 홀이 정의된 제1 영역, 상기 제1 영역을 에워싸고 회로층과 중첩하는 제2 영역, 및 상기 제2 영역을 에워싸고 상기 회로층 상에 배치된 발광소자와 중첩하는 제3 영역이 정의된 표시패널;
    상기 표시패널 상에 배치되고, 상기 제1 영역의 전부에 중첩하는 보상층; 및
    상기 제1 영역을 에워싸고 상기 제2 영역 상에 배치된 분할패턴; 을 포함하고,
    상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함하는 표시장치.
  16. 제15 항에 있어서,
    상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일한 표시장치.
  17. 제15 항에 있어서,
    상기 표시패널 아래에 배치되고, 상기 제1 영역에 중첩하는 카메라 모듈을 더 포함하는 표시장치.
  18. 제15 항에 있어서,
    상기 보상층은 상기 제2 영역의 적어도 일부에 중첩하고, 상기 제3 영역에 비중첩하는 표시장치.
  19. 제15 항에 있어서,
    상기 제1 영역에 중첩하고, 폐곡선 형상을 가지는 댐을 더 포함하고,
    상기 분할패턴은 상기 댐보다 상기 제1 영역에 인접하는 표시장치.
  20. 제19 항에 있어서,
    상기 제2 영역과 중첩하고, 상기 댐과 상기 분할패턴 사이에 배치된 함몰 패턴을 더 포함하는 표시장치.
  21. 제15 항에 있어서,
    상기 분할패턴은 도전층을 포함하는 표시장치.
  22. 발광소자를 포함하는 표시패널;
    상기 표시패널에 배치되고, 상기 발광소자와 비중첩하는 홀; 및
    상기 홀을 에워싸고, 상기 발광소자와 비중첩하는 분할패턴; 을 더 포함하고,
    상기 분할패턴은 상기 홀의 둘레를 따라 서로 이격되어 순차적으로 배치된 제1 분할패턴, 제2 분할패턴, 및 제3 분할패턴을 포함하며,
    상기 제1 분할패턴 및 상기 제2 분할패턴 사이의 이격 길이는 상기 제2 분할패턴 및 상기 제3 분할패턴 사이의 이격 길이와 실질적으로 동일한 표시장치.
KR1020200116567A 2020-09-11 2020-09-11 표시장치 KR20220034949A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020200116567A KR20220034949A (ko) 2020-09-11 2020-09-11 표시장치
US17/394,493 US20220085121A1 (en) 2020-09-11 2021-08-05 Display device
CN202111048575.7A CN114171559A (zh) 2020-09-11 2021-09-08 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200116567A KR20220034949A (ko) 2020-09-11 2020-09-11 표시장치

Publications (1)

Publication Number Publication Date
KR20220034949A true KR20220034949A (ko) 2022-03-21

Family

ID=80476642

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200116567A KR20220034949A (ko) 2020-09-11 2020-09-11 표시장치

Country Status (3)

Country Link
US (1) US20220085121A1 (ko)
KR (1) KR20220034949A (ko)
CN (1) CN114171559A (ko)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107275359B (zh) * 2016-04-08 2021-08-13 乐金显示有限公司 有机发光显示装置
CN109979979B (zh) * 2019-03-28 2020-09-08 武汉华星光电半导体显示技术有限公司 Oled显示面板及其制作方法
CN111146261B (zh) * 2020-01-02 2022-07-12 武汉天马微电子有限公司 一种显示面板及显示装置
CN111900185B (zh) * 2020-06-17 2021-06-25 武汉华星光电半导体显示技术有限公司 显示面板及其制备方法

Also Published As

Publication number Publication date
US20220085121A1 (en) 2022-03-17
CN114171559A (zh) 2022-03-11

Similar Documents

Publication Publication Date Title
US11676953B2 (en) Display module and system applications
KR20200066471A (ko) 표시패널 및 이를 포함하는 전자장치
US20210004123A1 (en) Touch Display Panel and Method for Preparing the Same
US10025416B2 (en) Display panel and method for forming the same
KR20200097850A (ko) 표시 장치
US20230064771A1 (en) Display device
KR102488120B1 (ko) 표시 장치
US11842019B2 (en) Touch substrate and display panel
KR20240035780A (ko) 표시모듈
KR20210035382A (ko) 표시 장치 및 캐리어 패널
EP4187526A1 (en) Power supplier circuit and display device including the same
KR20210052656A (ko) 표시 패널 및 표시 장치
KR20220034949A (ko) 표시장치
KR20220001543A (ko) 표시장치
CN111538433B (zh) 输入感测电路
KR20200073338A (ko) 표시장치
US20230252940A1 (en) Display device and electronic device including the same
EP4181649A1 (en) Display device
US20230200135A1 (en) Display Device for Improving Displaying Quality and Display Panel Thereof
WO2023137766A1 (zh) 显示面板、显示模组及显示装置
US20240138195A1 (en) Display panel
EP4300273A1 (en) Display device
KR20230013689A (ko) 표시 패널 및 전자 장치
KR20230103186A (ko) 표시 장치
KR20240055217A (ko) 표시 패널

Legal Events

Date Code Title Description
A201 Request for examination