KR20240055217A - 표시 패널 - Google Patents

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KR20240055217A
KR20240055217A KR1020220135113A KR20220135113A KR20240055217A KR 20240055217 A KR20240055217 A KR 20240055217A KR 1020220135113 A KR1020220135113 A KR 1020220135113A KR 20220135113 A KR20220135113 A KR 20220135113A KR 20240055217 A KR20240055217 A KR 20240055217A
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layer
electrode
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light emitting
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정인영
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삼성디스플레이 주식회사
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Abstract

본 발명의 표시 패널은 표시 영역 및 비표시 영역을 포함하는 베이스층, 표시 영역과 중첩하는 베이스층 상에 배치되는 하부 전극, 비표시 영역과 중첩하는 베이스층 상에 배치되는 구동 전압 라인, 베이스층 상에 배치되고 하부 전극 일부를 커버하며, 발광 개구부가 정의된 화소 정의막, 발광 개구부의 내측에 배치되며, 하부 전극 상에 배치되는 발광 패턴, 화소 정의막 및 구동 전압 라인 상에 배치되고, 발광 개구부와 대응되는 상부 개구부가 정의된 격벽, 및 발광 패턴 상에 배치되고, 상부 개구부를 정의하는 격벽의 내측면에 접촉하는 상부 전극을 포함하고, 구동 전압 라인은 격벽과 직접 접촉할 수 있다.

Description

표시 패널{DISPLAY PANEL}
본 발명은 표시 패널에 관한 것으로, 보다 상세하게는 접착 신뢰성이 향상된 구성을 포함하는 표시 패널에 관한 것이다.
사용자에게 영상을 제공하는 텔레비전, 모니터, 스마트폰, 및 태블릿 등과 같은 표시 장치는 영상을 표시하는 표시 패널을 포함한다. 표시 패널로서 액정 표시 패널(liquid crystal display panel), 유기 발광 표시 패널(organic light emitting display panel), 전기 습윤 표시 패널(electro Wetting display panel), 및 전기 영동 표시 패널(Electrophoretic Display panel) 등 다양한 표시 패널이 개발되고 있다.
본 발명은 접착 신뢰성이 향상된 구성을 포함하는 표시 패널을 제공하는 것을 일 목적으로 한다.
본 발명의 일 실시예에 따른 표시 패널은 표시 영역 및 상기 표시 영역과 인접하는 비표시 영역을 포함하는 베이스층, 상기 표시 영역과 중첩하는 상기 베이스층 상에 배치되는 하부 전극, 상기 비표시 영역과 중첩하는 상기 베이스층 상에 배치되는 구동 전압 라인, 상기 베이스층 상에 배치되고 상기 하부 전극 일부를 커버하며, 발광 개구부가 정의된 화소 정의막, 상기 발광 개구부의 내측에 배치되며, 상기 하부 전극 상에 배치되는 발광 패턴, 상기 화소 정의막 및 상기 구동 전압 라인 상에 배치되고, 상기 발광 개구부와 대응되는 상부 개구부가 정의된 격벽, 및 상기 발광 패턴 상에 배치되고, 상기 상부 개구부를 정의하는 상기 격벽의 내측면에 접촉하는 상부 전극을 포함하고, 상기 구동 전압 라인은 상기 격벽과 직접 접촉할 수 있다.
상기 격벽은 상기 표시 영역 및 상기 비표시 영역의 경계로부터 상기 표시 영역과 멀어지는 방향으로 연장될 수 있다.
상기 상부 전극 및 상기 구동 전압 라인은 전기적으로 연결될 수 있다.
상기 격벽은, 제1 도전성을 갖는 제1 도전층, 및 상기 제1 도전성보다 낮은 제2 도전성을 갖고, 상기 제1 도전층 상에 배치된 제2 도전층을 포함할 수 있다.
상기 제1 도전층의 두께는 상기 제2 도전층의 두께보다 클 수 있다.
상기 제1 도전층의 내측면은 상기 상부 개구부의 제1 영역을 정의하고, 상기 제2 도전층의 내측면은 상기 상부 개구부의 제2 영역을 정의하며, 단면 상에서 상기 제2 영역을 정의하는 상기 제2 도전층의 내측면은 상기 제1 영역을 정의하는 상기 제1 도전층의 내측면보다 상기 하부 전극의 중심에 더 인접할 수 있다.
상기 표시 패널은 상기 상부 전극 및 상기 격벽 상에 배치되는 하부 봉지 무기막, 상기 하부 봉지 무기막 상에 배치되는 봉지 유기막, 및 상기 봉지 유기막 상에 배치되는 상부 봉지 무기막을 더 포함하고, 상기 하부 봉지 무기막은 상기 제1 도전층의 측면 및 상기 제2 도전층의 하면과 접촉할 수 있다.
상기 표시 패널은 상기 상부 전극 및 상기 하부 봉지 무기막 사이에 배치된 캡핑 패턴을 더 포함할 수 있다.
상기 구동 전압 라인은 제1 물질을 갖는 제1 전압 도전층, 상기 제1 전압 도전층 위에 배치되며, 상기 제1 물질과 상이한 제2 물질을 포함하는 제2 전압 도전층, 및 상기 제2 전압 도전층 위에 배치되며, 상기 제1 물질을 포함하는 제3 전압 도전층을 포함할 수 있다.
상기 제1 물질의 도전성은 상기 제2 물질의 도전성보다 낮을 수 있다.
상기 제2 전압 도전층의 두께는 상기 제1 전압 도전층 및 상기 제3 전압 도전층의 두께보다 클 수 있다.
상기 제1 도전층과 상기 제2 전압 도전층은 동일한 물질을 포함하고, 상기 제2 도전층, 상기 제1 전압 도전층, 및 상기 제3 전압 도전층은 동일한 물질을 포함할 수 있다.
상기 구동 전압 라인은 제1 전극층 및 상기 제1 전극층 상에 배치되는 제2 전극층을 포함하고, 상기 제2 전극층은 상기 격벽이랑 직접 접촉할 수 있다.
본 발명의 일 실시예에 따른 표시 패널은 표시 영역 및 상기 표시 영역과 인접하는 비표시 영역을 포함하는 베이스층, 상기 표시 영역과 중첩하는 상기 베이스층 상에 배치되는 하부 전극, 상기 비표시 영역과 중첩하는 상기 베이스층 상에 배치되는 구동 전압 라인, 상기 베이스층 상에 배치되고 상기 하부 전극 일부를 커버하며, 발광 개구부가 정의된 화소 정의막, 상기 발광 개구부의 내측에 배치되며, 상기 하부 전극 상에 배치되는 발광 패턴, 상기 발광 개구부와 대응되는 상부 개구부가 정의된 격벽, 및 상기 발광 패턴 상에 배치되고, 상기 상부 개구부를 정의하는 상기 격벽의 내측면에 접촉하는 상부 전극을 포함하고, 상기 격벽은 상기 표시 영역 및 상기 비표시 영역의 경계로부터 상기 표시 영역과 멀어지는 방향으로 연장되어 상기 상부 전극 및 상기 구동 전압 라인을 전기적으로 연결할 수 있다.
상기 구동 전압 라인은 상기 격벽과 직접 접촉할 수 있다.
상기 격벽은, 제1 도전성을 갖는 제1 도전층, 및 상기 제1 도전성보다 낮은 제2 도전성을 갖고, 상기 제1 도전층 상에 배치된 제2 도전층을 포함할 수 있다.
상기 제1 도전층의 내측면은 상기 상부 개구부의 제1 영역을 정의하고, 상기 제2 도전층의 내측면은 상기 상부 개구부의 제2 영역을 정의하며, 단면 상에서 상기 제2 영역을 정의하는 상기 제2 도전층의 내측면은 상기 제1 영역을 정의하는 상기 제1 도전층의 내측면보다 상기 하부 전극의 중심에 더 인접할 수 있다.
상기 구동 전압 라인은 제1 물질을 갖는 제1 전압 도전층, 상기 제1 전압 도전층 위에 배치되며, 상기 제1 물질과 상이한 제2 물질을 포함하는 제2 전압 도전층, 및 상기 제2 전압 도전층 위에 배치되며, 상기 제1 물질을 포함하는 제3 전압 도전층을 포함하고, 상기 제1 물질의 도전성은 상기 제2 물질의 도전성보다 낮을 수 있다.
상기 제1 도전층과 상기 제2 전압 도전층은 동일한 물질을 포함하고, 상기 제2 도전층, 상기 제1 전압 도전층, 및 상기 제3 전압 도전층은 동일한 물질을 포함할 수 있다.
상기 구동 전압 라인은 제1 전극층 및 상기 제1 전극층 상에 배치되는 제2 전극층을 포함하고, 상기 제2 전극층은 상기 격벽이랑 직접 접촉할 수 있다.
상술한 바에 따르면, 상부 전극과 구동 전압 라인은 격벽에 의해 전기적으로 연결된다. 따라서, 구동 전압은 비교적 큰 두께를 갖는 격벽을 통해 상부 전극에 전달됨에 따라, 구동 전압의 전압 강하가 감소될 수 있다.
또한, 구동 전압 라인의 도전층과 격벽의 도전층은 서로 상이한 물질을 포함하며, 서로 직접 접촉될 수 있다. 예를 들어, 구동 전압 라인의 티타늄을 포함하는 도전층과 격벽의 알루미늄을 포함하는 도전층이 직접 접촉되어, 상기 물질 특성에 의해 접착 신뢰성이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 표시 영역의 일부를 확대한 평면도이다.
도 6은 도 3의 I-I'을 따라 절단한 표시 패널의 단면도이다.
도 7은 도 3의 II-II'을 따라 절단한 표시 패널의 단면도이다.
도 8은 도 7의 AA'영역에 대응하는 영역의 확대 개략도이다.
도 9는 도 7의 AA'영역에 대응하는 영역의 확대 개략도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치(DD)의 사시도이고, 도 1b는 본 발명의 일 실시예에 따른 표시 장치(DD)의 분해 사시도이다.
일 실시예에서 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치일 수 있다. 또한, 표시 장치(DD)는 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 스마트폰, 태블릿, 및 카메라와 같은 중소형 전자장치일 수 있다. 다만, 이는 예시적인 것으로, 본 발명의 개념에서 벗어나지 않은 이상 다른 표시 장치로도 채용될 수 있다. 도 1a 및 도 1b에서는 표시 장치(DD)가 스마트 폰인 것을 예시적으로 도시되었다.
도 1a 및 도 1b를 참조하면, 표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에서 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계 창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서에서 “평면 상에서”는 제3 방향(DR3)에서 보았을 때를 의미할 수 있다.
도 1b를 참조하면, 표시 장치(DD)는 윈도우(WP), 표시모듈(DM), 및 하우징(HAU)을 포함할 수 있다. 윈도우(WP)와 하우징(HAU)은 서로 결합되어 표시 장치(DD)의 외관을 구성할 수 있다.
윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WP)는 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WP)의 전면은 표시 장치(DD)의 표시면(FS)을 정의할 수 있다. 표시면(FS)은 투과영역(TA)과 베젤영역(BZA)을 포함할 수 있다. 투과영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
베젤영역(BZA)은 투과영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤영역(BZA)은 투과영역(TA)의 형상을 정의할 수 있다. 베젤영역(BZA)은 투과영역(TA)에 인접하며, 투과영역(TA)을 에워쌀 수 있다. 다만, 이는 예시적으로 도시한 것으로, 윈도우(WP)의 베젤영역(BZA)은 생략될 수 있다. 윈도우(WP)는 지문 방지층, 하드 코팅층, 반사 방지층 중 적어도 어느 하나의 기능층을 포함할 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시모듈(DM)은 윈도우(WP)의 하부에 배치될 수 있다. 표시모듈(DM)은 실질적으로 영상(IM, 도 1a 참조)를 생성하는 구성일 수 있다. 표시모듈(DM)에서 생성하는 영상(IM)은 표시모듈(DM)의 표시면(IS)에 표시되고, 투과영역(TA)을 통해 외부에서 사용자에게 시인된다.
표시모듈(DM)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 전기적 신호에 따라 활성화되는 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)에 인접할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 비표시 영역(NDA)은 베젤영역(BZA)에 의해 커버되는 영역으로, 외부에서 시인되지 않을 수 있다.
하우징(HAU)은 윈도우(WP)와 결합될 수 있다. 하우징(HAU)은 윈도우(WP)와 결합되어 소정의 내부 공간을 제공할 수 있다. 표시모듈(DM)은 내부 공간에 수용될 수 있다.
하우징(HAU)은 상대적으로 강성이 높은 물질을 포함할 수 있다. 예를 들어, 하우징(HAU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HAU)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다.
도 2를 참조하면, 표시모듈(DM)은 표시 패널(DP)과 입력센서(INS)를 포함할 수 있다. 별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시 장치(DD, 도 1a 참조)는 표시 패널(DP)의 하면에 배치된 보호부재 또는 입력센서(INS)의 상면 상에 배치된 반사방지부재 및/또는 윈도우 부재를 더 포함할 수 있다.
표시 패널(DP)은 발광형 표시 패널일 수 있다. 다만, 이는 예시적인 것으로, 이에 특별히 제한되지 않는다. 예를 들어, 표시 패널(DP)은 유기발광 표시 패널 또는 무기발광 표시 패널일 수 있다. 유기발광 표시 패널 내의 발광층은 유기발광물질을 포함할 수 있다. 무기발광 표시 패널 내의 발광층은 퀀텀닷, 퀀텀로드, 또는 마이크로 LED를 포함할 수 있다. 이하에서, 표시 패널(DP)은 유기발광 표시 패널로 설명된다.
표시 패널(DP)은 베이스층(BL), 베이스층(BL) 상에 배치된 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함할 수 있다. 입력센서(INS)는 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 본 명세서에서 "A 구성이 B 구성 상에 직접 배치된다"는 것은 A 구성과 B 구성 사이에 접착층이 미-배치되는 것을 의미한다.
베이스층(BL)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(BL)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 도 1b에서 설명한 표시 영역(DA) 및 비표시 영역(NDA)은 베이스층(BL)에 동일하게 정의될 수 있다.
회로 소자층(DP-CL)은 적어도 하나의 절연층과 회로소자를 포함할 수 있다. 상기 절연층은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 상기 회로 소자는 신호라인들, 화소의 구동회로 등을 포함한다.
표시 소자층(DP-OLED)은 격벽 및 발광 소자를 포함할 수 있다. 발광 소자는 하부 전극, 발광 패턴, 및 상부 전극을 포함할 수 있다.
박막 봉지층(TFE)은 복수 개의 박막들을 포함할 수 있다. 일부 박막은 광학 효율을 향상시키기 위해 배치될 수 있고, 일부 박막은 유기발광 다이오드들을 보호하기 위해 배치될 수 있다.
입력센서(INS)는 외부입력의 좌표정보를 획득한다. 입력센서(INS)는 다층구조를 가질 수 있다. 입력센서(INS)는 단층 또는 다층의 도전층을 포함할 수 있다. 또한, 입력센서(INS)는 단층 또는 다층의 절연층을 포함할 수 있다. 입력센서(INS)는 정전용량 방식으로 외부입력을 감지할 수 있다. 다만, 이는 예시적인 것으로, 이에 제한되지 않는다. 예를 들어, 일 실시예에서 입력센서(INS)는 전자기 유도방식 또는 압력 감지방식으로 외부입력을 감지할 수도 있다. 한편, 본 발명의 다른 일 실시예에서 입력센서(INS)는 생략될 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 3을 참조하면, 표시 패널(DP)에는 표시 영역(DA) 및 표시 영역(DA) 주변의 비표시 영역(NDA)이 정의될 수 있다. 표시 영역(DA)과 비표시 영역(NDA)은 화소(PX)의 배치 유무에 의해 구분될 수 있다. 표시 영역(DA)에 화소(PX)가 배치될 수 있다. 비표시 영역(NDA)에 주사 구동부(SDV), 데이터 구동부, 및 발광 구동부(EDV)가 배치될 수 있다. 데이터 구동부는 구동칩(DIC)에 구성된 일부 회로일 수 있다.
표시 패널(DP)은 화소들(PX), 초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 블랙 스캔 라인들(GBL1-GBLm), 발광 제어 라인들(ECL1-ECLm), 데이터 라인들(DL1-DLn), 제1 및 제2 제어 라인들(CSL1, CSL2), 구동 전압 라인(PL), 및 복수의 패드들(PD)을 포함할 수 있다. 여기서, m 및 n은 2 이상의 자연수이다.
화소들(PX)은 초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 블랙 스캔 라인들(GBL1-GBLm), 발광 제어 라인들(ECL1-ECLm), 및 데이터 라인들(DL1-DLn)에 연결될 수 있다.
초기화 스캔 라인들(GIL1-GILm), 보상 스캔 라인들(GCL1-GCLm), 기입 스캔 라인들(GWL1-GWLm), 및 블랙 스캔 라인들(GBL1-GBLm)은 제1 방향(DR1)으로 연장되어 주사 구동부(SDV)에 전기적으로 연결될 수 있다. 데이터 라인들(DL1-DLn)은 제2 방향(DR2)으로 연장되어 구동칩(DIC)에 전기적으로 연결될 수 있다. 발광 제어 라인들(ECL1-ECLm)은 제1 방향(DR1)으로 연장되어 발광 구동부(EDV)에 전기적으로 연결될 수 있다.
구동 전압 라인(PL)은 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분을 포함할 수 있다. 제1 방향(DR1)으로 연장된 부분과 제2 방향(DR2)으로 연장된 부분은 서로 다른 층 상에 배치될 수 있다. 구동 전압 라인(PL)은 구동 전압을 화소들(PX)에 제공할 수 있다.
제1 제어 라인(CSL1)은 주사 구동부(SDV)에 연결될 수 있다. 제2 제어 라인(CSL2)은 발광 구동부(EDV)에 연결될 수 있다.
구동칩(DIC), 구동 전압 라인(PL), 제1 제어 라인(CSL1), 및 제2 제어 라인(CSL2)은 패드들(PD)에 전기적으로 연결될 수 있다. 연성회로필름(FCB)은 이방성 도전 접착층을 통해 패드들(PD)에 전기적으로 연결될 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소(PXij)의 등가 회로도이다.
도 4에는 복수의 화소들(PX, 도 3 참조) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들(PX)에 대한 구체적인 설명은 생략한다.
도 3 및 도 4를 참조하면, 화소(PXij)는 데이터 라인들(DL1-DLn) 중 i번째 데이터 라인(DLi), 초기화 스캔 라인들(GIL1-GILm) 중 j번째 초기화 스캔 라인(GILj), 보상 스캔 라인들(GCL1-GCLm) 중 j번째 보상 스캔 라인(GCLj), 기입 스캔 라인들(GWL1-GWLm) 중 j번째 기입 스캔 라인(GWLj), 블랙 스캔 라인들(GBL1-GBLm) 중 j번째 블랙 스캔 라인(GBLj), 발광 제어 라인들(ECL1-ECLm) 중 j번째 발광 제어 라인(ECLj), 제1 및 제2 구동 전압 라인들(VL1, VL2), 및 제1 및 제2 초기화 전압 라인들(VL3, VL4)에 접속된다. i는 1 이상, n 이하의 정수, j는 1 이상, m 이하의 정수이다.
화소(PXij)는 발광 소자(ED) 및 화소 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있으나, 이에 특별히 제한되는 것은 아니다. 화소 회로(PDC)는 데이터 신호(Di)에 대응하여 발광 소자(ED)에 흐르는 전류량을 제어할 수 있다. 발광 소자(ED)는 화소 회로(PDC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다.
화소 회로(PDC)는 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 하나의 및 제1 내지 제3 커패시터들(Cst, Cbst, Nbst)을 포함할 수 있다. 본 발명에 따라 화소 회로(PDC)의 구성은 도 4에 도시된 실시예에 제한되지 않는다. 도 4에 도시된 화소 회로(PDC)는 하나의 예시에 불과하고, 화소 회로(PDC)의 구성은 변형되어 실시될 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 적어도 하나는 산화물 반도체층을 갖는 트랜지스터일 수 있다. 예를 들어, 제3 및 제4 트랜지스터들(T3, T4)은 산화물 반도체 트랜지스터이고, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 LTPS 트랜지스터일 수 있다.
구체적으로, 발광 소자(ED)의 밝기에 직접적으로 영향을 미치는 제1 트랜지스터(T1)의 경우 높은 신뢰성을 갖는 다결정 실리콘으로 구성된 반도체층을 포함하도록 구성하며, 이를 통해 고해상도의 디스플레이 장치를 구현할 수 있다. 한편, 산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 제3 트랜지스터(T3), 및 제4 트랜지스터(T4) 중 적어도 하나를 산화물 반도체로 채용하여 게이트 전극으로 흘러갈 수 있는 누설전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 중 일부는 P-타입 트랜지스터일 수 있고, 나머지 일부는 N-타입 트랜지스터일 수 있다. 예를 들어, 제1, 제2, 제5, 제6, 제7 트랜지스터들(T1, T2, T5, T6, T7)은 P-타입 트랜지스터이고, 제3 및 제4 트랜지스터들(T3, T4)은 N-타입 트랜지스터일 수 있다.
본 발명에 따른 화소 회로(PDC)의 구성은 도 4에 도시된 실시예에 제한되지 않는다. 도 4에 도시된 화소 회로(PDC)는 하나의 예시에 불과하고 화소 회로(PDC)의 구성은 변형되어 실시될 수 있다. 예를 들어, 제1 내지 제7 트랜지스터들(T1, T2, T3, T4, T5, T6, T7) 모두가 P-타입 트랜지스터이거나 N-타입 트랜지스터일 수 있다. 또는, 제1, 제2, 제5, 제6 트랜지스터들(T1, T2, T5, T6)은 P-타입 트랜지스터이고, 제3, 제4, 및 제7 트랜지스터들(T3, T4, T7)은 N-타입 트랜지스터일 수도 있다.
j번째 초기화 스캔 라인(GILj), j번째 보상 스캔 라인(GCLj), j번째 기입 스캔 라인(GWLj), j번째 블랙 스캔 라인(GBLj) 및 j번째 발광 제어 라인(ECLj)은 각각 j번째 초기화 스캔 신호(GIj), j번째 보상 스캔 신호(GCj), j번째 기입 스캔 신호(GWj), j번째 블랙 스캔 신호(GBj) 및 j번째 발광 제어 신호(EMj)를 화소(PXij)로 전달할 수 있다. i번째 데이터 라인(DLi)은 i번째 데이터 신호(Di)를 화소(PXij)로 전달한다. i번째 데이터 신호(Di)는 표시 장치(DD, 도 1 참조)에 입력되는 영상 신호에 대응하는 전압 레벨을 가질 수 있다.
제1 및 제2 구동 전압 라인들(VL1, VL2)은 제1 구동 전압(ELVDD) 및 제2 구동 전압(ELVSS)을 화소(PXij)로 각각 전달할 수 있다. 또한, 제1 및 제2 초기화 전압 라인들(VL3, VL4)은 제1 초기화 전압(VINT) 및 제2 초기화 전압(VAINT)을 화소(PXij)로 각각 전달할 수 있다.
제1 트랜지스터(T1)는 제1 구동 전압(ELVDD)을 수신하는 제1 구동 전압 라인(VL1)과 발광 소자(ED) 사이에 접속된다. 제1 트랜지스터(T1)는 제5 트랜지스터(T5)를 경유하여 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제6 트랜지스터(T6)를 경유하여 발광 소자(ED)의 화소 전극(또는, 애노드로 지칭)과 연결된 제2 전극, 제1 커패시터(Cst)의 일단(예를 들어, 제1 노드(N1))과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제1 트랜지스터(T1)는 제2 트랜지스터(T2)의 스위칭 동작에 따라 i번째 데이터 라인(DLi)이 전달하는 i번째 데이터 신호(Di)를 전달받아 발광 소자(ED)에 구동 전류를 공급할 수 있다.
제2 트랜지스터(T2)는 데이터 라인(DLi)과 제1 트랜지스터(T1)의 제1 전극 사이에 접속된다. 제2 트랜지스터(T2)는 데이터 라인(DLi)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극, 및 j번째 기입 스캔 라인(GWLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 트랜지스터(T2)는 j번째 기입 스캔 라인(GWLj)을 통해 전달받은 기입 스캔 신호(GWj)에 따라 턴 온되어 i번째 데이터 라인(DLi)으로부터 전달된 i번째 데이터 신호(Di)를 제1 트랜지스터(T1)의 제1 전극으로 전달할 수 있다. 제2 커패시터(Cbst)의 일단은 제2 트랜지스터(T2)의 제3 전극에 연결되고, 제2 커패시터(Cbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 전극과 제1 노드(N1) 사이에 접속된다. 제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제3 전극과 연결된 제1 전극, 제1 트랜지스터(T1)의 제2 전극과 연결된 제2 전극, 및 j번째 보상 스캔 라인(GCLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제3 트랜지스터(T3)는 j번째 보상 스캔 라인(GCLj)을 통해 전달받은 j번째 보상 스캔 신호(GCj)에 따라 턴 온되어 제1 트랜지스터(T1)의 제3 전극과 제1 트랜지스터(T1)의 제2 전극을 서로 연결하여 제1 트랜지스터(T1)를 다이오드 연결시킬 수 있다. 제3 커패시터(Nbst)의 일단은 제3 트랜지스터(T3)의 제3 전극에 연결되고, 제3 커패시터(Nbst)의 타단은 제1 노드(N1)에 연결될 수 있다.
제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 인가되는 제1 초기화 전압 라인(VL3)과 제1 노드(N1) 사이에 접속된다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)이 전달되는 제1 초기화 전압 라인(VL3)과 연결된 제1 전극, 제1 노드(N1)와 연결된 제2 전극, 및 j번째 초기화 스캔 라인(GILj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제4 트랜지스터(T4)는 j번째 초기화 스캔 라인(GILj)을 통해 전달받은 j번째 초기화 스캔 신호(GIj)에 따라 턴 온된다. 턴 온된 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 제1 노드(N1)에 전달하여 제1 트랜지스터(T1)의 제3 전극의 전위(즉, 제1 노드(N1)의 전위)를 초기화시킨다.
제5 트랜지스터(T5)는 제1 구동 전압 라인(VL1)과 연결된 제1 전극, 제1 트랜지스터(T1)의 제1 전극과 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제6 트랜지스터(T6)는 제1 트랜지스터(T1)의 제2 전극과 연결된 제1 전극, 발광 소자(ED)의 화소 전극에 연결된 제2 전극 및 j번째 발광 제어 라인(ECLj)에 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다.
제5 및 제6 트랜지스터들(T5, T6)은 j번째 발광 제어 라인(ECLj)을 통해 전달받은 j번째 발광 제어 신호(EMj)에 따라 동시에 턴 온된다. 턴-온된 제5 트랜지스터(T5)를 통해 인가된 제1 구동 전압(ELVDD)은 다이오드 연결된 제1 트랜지스터(T1)를 통해 보상된 후, 제6 트랜지스터(T6)를 통해 발광 소자(ED)에 전달될 수 있다.
제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)이 전달되는 제2 초기화 전압 라인(VL4)에 연결된 제1 전극, 제6 트랜지스터(T6)의 제2 전극과 연결된 제2 전극 및 블랙 스캔 라인(GBLj)과 연결된 제3 전극(예를 들어, 게이트 전극)을 포함한다. 제2 초기화 전압(VAINT)은 제1 초기화 전압(VINT)보다 낮거나 같은 전압 레벨을 가질 수 있다.
제1 커패시터(Cst)의 일단은 제1 트랜지스터(T1)의 제3 전극과 연결되어 있고, 제1 커패시터(Cst)의 타단은 제1 구동 전압 라인(VL1)과 연결되어 있다. 발광 소자(ED)의 캐소드는 제2 구동 전압(ELVSS)을 전달하는 제2 구동 전압 라인(VL2)과 연결될 수 있다. 제2 구동 전압(ELVSS)은 제1 구동 전압(ELVDD)보다 낮은 전압 레벨을 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널(DP)의 표시 영역(DA)의 일부를 확대한 평면도이다. 도 6은 도 3의 I-I'을 따라 절단한 표시 패널(DP)의 단면도이다. 도 5는 표시면(IS, 도 2 참조) 상에서 바라본 표시모듈(DM, 도 2 참조)의 평면을 도시한 것이며, 발광영역들(PXA-R, PXA-G, PXA-B)의 배열을 나타내었다.
도 5 및 도 6을 참조하면, 표시 영역(DA)은 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 및 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)을 둘러싸는 비발광영역(NPXA)을 포함할 수 있다. 표시 패널(DP)은 제1 발광 소자, 제2 발광 소자, 및 제3 발광 소자를 포함할 수 있다. 도 6에서는 발광 소자(ED)의 구조를 대표적으로 도시하였으며, 제1 내지 제3 발광 소자들의 구조는 발광 소자(ED)의 구조와 실질적으로 동일할 수 있다.
제1 발광 소자는 제1 하부 전극(LE1), 제1 발광 패턴, 및 제1 상부전극을 포함하고, 제2 발광 소자는 제2 하부 전극(LE2), 제2 발광 패턴, 제2 상부 전극을 포함하며, 제3 발광 소자는 제3 하부 전극(LE3), 제3 발광 패턴, 및 제3 상부 전극을 포함할 수 있다. 일 실시예에서, 제1 발광 패턴은 레드광을 제공하고, 제2 발광 패턴은 그린광을 제공하며, 제3 발광 패턴은 블루광을 제공할 수 있다.
도 5를 참조하면, 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 제1 내지 제3 발광 소자들로부터 제공된 광이 출광되는 영역들에 각각 대응될 수 있다. 도 5에는 설명의 편의를 위해, 제1 내지 제3 발광 소자들의 구성들 중 제1 내지 제3 하부 전극들(LE1, LE2, LE3)만을 예시적으로 도시하였다. 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 표시모듈(DM, 도 2 참조)의 외부를 향해 방출되는 광의 색에 따라 구분될 수 있다.
제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 각각 서로 다른 색을 갖는 제1 내지 제3 색 광들을 제공할 수 있다. 예를 들어, 제1 색 광은 레드광, 제2 색 광은 그린광, 제3 색 광은 블루광 일 수 있다. 그러나, 제1 내지 제3 색 광들의 예시가 반드시 상기 예에 한정되는 것은 아니다.
제1 발광영역(PXA-R)은 제1 하부 전극(LE1)의 상면 중 발광 개구부(OP1-E)에 의해 노출되는 영역으로 정의될 수 있다. 제2 발광영역(PXA-G)은 제2 하부 전극(LE2)의 상면 중 발광 개구부(OP2-E)에 의해 노출되는 영역으로 정의될 수 있다. 제3 발광영역(PXA-B)은 제3 하부 전극(LE3)의 상면 중 발광 개구부(OP3-E)에 의해 노출되는 영역으로 정의될 수 있다. 발광 개구부들(OP1-E, OP2-E, OP3-E)는 각각의 하부 전극들(LE1, LE2, LE3)의 일부를 커버하는 화소 정의막(ISL, 도 6 참조)에 정의될 수 있으며, 이에 대한 자세한 설명은 후술한다.
비발광영역(NPXA)은 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)의 경계를 설정하며, 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 사이의 혼색을 방지할 수 있다.
제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 각각은 복수로 제공되어 표시 영역(DA) 내에서 소정의 배열 형태를 가지며 반복적으로 배치될 수 있다. 예를 들어, 제1 및 제3 발광영역들(PXA-R, PXA-B)은 제1 방향(DR1)을 따라 교번하여 배열되어 '제1 그룹'을 구성할 수 있다. 제2 발광영역들(PXA-G)은 제1 방향(DR1)을 따라 배열되어 '제2 그룹'을 구성할 수 있다. '제1 그룹' 및 '제2 그룹' 각각은 복수 개로 제공될 수 있고, '제1 그룹들' 및 '제2 그룹들'은 제2 방향(DR2)을 따라 서로 교번하여 배열될 수 있다.
하나의 제2 발광영역(PXA-G)은 하나의 제1 발광영역(PXA-R) 또는 하나의 제3 발광영역(PXA-B)으로부터 제4 방향(DR4)으로 이격되어 배치될 수 있다. 제4 방향(DR4)은 제1 방향(DR1)및 제2 방향(DR2) 사이의 방향으로 정의될 수 있다.
한편, 도 5는 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)의 배열 형태를 예시적으로 도시한 것으로, 이에 한정되지 않고 다양한 형태로 배열될 수 있다. 예를 들어, 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 도 5에 도시된 바와 같이 펜타일(PENTILETM) 배열 형태를 가지거나, 스트라이프(Stripe) 배열 형태, 또는 다이아몬드(Diamond PixelTM) 배열 형태를 갖는 것일 수도 있다.
제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 평면 상에서 다양한 형상을 가질 수 있다. 예를 들어, 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 다각형, 원형 또는 타원형 등의 형상을 가질 수 있다. 도 5는 평면 상에서 사각 형상(또는, 마름모 형상)을 갖는 제1 및 제3 발광영역들(PXA-R, PXA-B) 및 팔각 형상을 갖는 제2 발광영역(PXA-G)을 예시적으로 도시하였다.
제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 평면 상에서 서로 동일한 형상을 가질 수도 있고, 또는, 적어도 일부는 서로 상이한 형상을 가질 수도 있다. 도 5는 평면 상에서 서로 동일한 형상을 갖는 제1 및 제3 발광영역들(PXA-R, PXA-B) 및 제1 및 제3 발광영역들(PXA-R, PXA-B)과 상이한 형상을 갖는 제2 발광영역(PXA-G)을 예시적으로 도시하였다.
제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 중 적어도 일부는 평면 상에서 서로 상이한 면적을 가질 수 있다. 일 실시예에서, 레드광을 방출하는 제1 발광영역(PXA-R)의 면적은 그린광을 방출하는 제2 발광영역(PXA-G)의 면적보다 크고, 블루광을 방출하는 제3 발광영역(PXA-B)의 면적보다 작을 수 있다. 그러나, 출광 컬러에 따른 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B) 사이의 면적의 대소 관계는 이에 한정되지 않으며, 표시모듈(DM, 도 2 참조)의 설계에 따라 다양해질 수 있다. 또한, 이에 한정되지 않고, 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)은 평면 상에서 서로 동일한 면적을 가질 수도 있다.
한편, 본 발명의 표시모듈(DM, 도 2 참조)의 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)의 형상, 면적, 배열 등은 방출되는 광의 컬러나, 표시모듈(DM, 도 2 참조)의 크기, 구성에 따라 다양하게 디자인 될 수 있으며, 도 5에 도시된 실시예에 한정되지 않는다.
접속 컨택홀들(CNT-R, CNT-G, CNT-B)은 제1 접속 컨택홀(CNT-R), 제2 접속 컨택홀(CNT-G), 및 제3 접속 컨택홀(CNT-B)을 포함할 수 있다. 제1 내지 제3 하부 전극들(LE1, LE2, LE3) 각각은 제1 내지 제3 접속 컨택홀들(CNT-R, CNT-G, CNT-B)을 통해 회로 소자층(DP-CL, 도 2 참조) 내의 화소 회로들(PDC, 도 4 참조)에 접속될 수 있다. 예를 들어, 제1 하부 전극(LE1)은 제1 접속 컨택홀(CNT-R)을 통해 제1 하부 전극(LE1)에 대응되는 화소 회로에 접속될 수 있고, 제2 하부 전극(LE2)은 제2 접속 컨택홀(CNT-G)을 통해 제2 하부 전극(LE2)에 대응되는 화소 회로에 접속될 수 있으며, 제3 하부 전극(LE3)은 제3 접속 컨택홀(CNT-B)을 통해 제3 하부 전극(LE3)에 대응되는 화소 회로에 접속될 수 있다.
제1 내지 제3 접속 컨택홀들(CNT-R, CNT-G, CNT-B)은 각각 제1 내지 제3 하부 전극들(LE1, LE2, LE3)에 정의된 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)과 이격되어 배치될 수 있다. 다만, 이는 예시적인 것이며, 제1 내지 제3 접속 컨택홀들(CNT-R, CNT-G, CNT-B)은 각각 제1 내지 제3 하부 전극들(LE1, LE2, LE3)에 정의된 제1 내지 제3 발광영역들(PXA-R, PXA-G, PXA-B)과 중첩하여 배치될 수도 있다.
도 6을 참조하면, 표시 패널(DP)은 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함할 수 있다. 도 6의 베이스층(BL), 회로 소자층(DP-CL), 표시 소자층(DP-OLED), 및 박막 봉지층(TFE)에 대한 설명은 도 2의 설명을 참조하고, 동일한 도면 부호에 대한 설명은 생략한다.
표시 패널(DP)은 복수 개의 절연층들 및 반도체 패턴, 도전 패턴, 신호 라인 등을 포함할 수 있다. 코팅, 증착 등의 방식에 의해 절연층, 반도체층 및 도전층을 형성한다. 이후, 포토리소그래피 및 에칭에 의해 절연층, 반도체층 및 도전층을 선택적으로 패터닝 할 수 있다. 이러한 방식으로 회로 소자층(DP-CL) 및 표시 소자층(DP-OLED)에 포함된 반도체 패턴, 도전 패턴, 신호 라인 등을 형성할 수 있다.
회로 소자층(DP-CL)은 베이스층(BL) 상에 배치될 수 있다. 회로 소자층(DP-CL)은 버퍼층(BFL), 트랜지스터(TR1), 신호 전달 영역(SCL), 제1 내지 제5 절연층들(10, 20, 30, 40, 50), 전극(EE), 및 복수의 연결 전극들(CNE1, CNE2)을 포함할 수 있다.
버퍼층(BFL)은 베이스층(BL) 상에 배치될 수 있다. 버퍼층(BFL)은 베이스층(BL)과 반도체 패턴 사이의 결합력을 향상시킬 수 있다. 버퍼층(BFL)은 실리콘옥사이드층 및 실리콘나이트라이드층을 포함할 수 있다. 실리콘옥사이드층과 실리콘나이트라이드층은 교번하게 적층될 수 있다.
버퍼층(BFL) 상에 반도체 패턴이 배치될 수 있다. 반도체 패턴은 폴리실리콘을 포함할 수 있다. 그러나 이에 제한되지 않고, 반도체 패턴은 비정질실리콘 또는 금속 산화물을 포함할 수도 있다. 도 6은 일부의 반도체 패턴을 도시한 것일 뿐이고, 복수 개의 발광영역들(PXA-R, PXA-G, PXA-B)에 반도체 패턴이 더 배치될 수 있다. 반도체 패턴은 복수 개의 발광영역들(PXA-R, PXA-G, PXA-B)에 걸쳐 특정한 규칙으로 배열될 수 있다. 반도체 패턴은 도핑 여부에 따라 전기적 성질이 다를 수 있다. 반도체 패턴은 도핑농도가 큰 제1 영역과 도핑농도가 작은 제2 영역을 포함할 수 있다. 제1 영역은 N형 도판트 또는 P형 도판트로 도핑될 수 있다. P타입의 트랜지스터는 P형 도판트로 도핑된 제1 영역을 포함할 수 있다.
제1 영역은 제2 영역보다 전도성이 크고, 실질적으로 전극 또는 신호 라인의 역할을 갖는다. 제2 영역은 실질적으로 트랜지스터의 액티브(또는 채널)에 해당할 수 있다. 다시 말해, 반도체 패턴의 일부분은 트랜지스터의 액티브일 수 있고, 다른 일부분은 트랜지스터의 소스 또는 드레인일 수 있고, 또 다른 일부분은 전도성 영역일 수 있다.
도 6에 도시된 것과 같이, 트랜지스터(TR1)의 소스(S1), 액티브(A1), 및 드레인(D1)이 반도체 패턴으로부터 형성될 수 있다. 또한, 도 6에서 반도체 패턴으로부터 형성된 신호 전달 영역(SCL)의 일부분을 도시하였다. 별도로 도시하지 않았으나, 신호 전달 영역(SCL)은 평면 상에서 트랜지스터(TR1)의 드레인(D1)에 연결될 수 있다.
제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 버퍼층(BFL) 상에 배치될 수 있다. 제1 내지 제5 절연층들(10, 20, 30, 40, 50)은 무기층 또는 유기층 일 수 있다.
버퍼층(BFL) 상에 제1 절연층(10)이 배치될 수 있다. 제1 절연층(10) 상에 게이트(G1)가 배치될 수 있다. 제2 절연층(20)은 제1 절연층(10) 상에 배치되어 게이트(G1)를 커버할 수 있다. 제2 절연층(20) 상에 전극(EE)이 배치될 수 있다. 제3 절연층(30)은 제2 절연층(20) 상에 배치되어 전극(EE)을 커버할 수 있다.
제3 절연층(30) 상에 제1 연결전극(CNE1)이 배치될 수 있다. 제1 연결전극(CNE1)은 제1 내지 제3 절연층들(10 내지 30)을 관통하는 컨택홀(CNT-1)을 통해 신호 전달 영역(SCL)에 접속될 수 있다. 제4 절연층(40)은 제3 절연층(30) 상에 배치되어 제1 연결전극(CNE1)을 커버할 수 있다. 제4 절연층(40)은 유기층일 수 있다.
제4 절연층(40) 상에 제2 연결전극(CNE2)이 배치될 수 있다. 제2 연결전극(CNE2)은 제3 및 제4 절연층들(30, 40)을 관통하는 컨택홀(CNT-2)을 통해 제1 연결전극(CNE1)에 접속될 수 있다. 제5 절연층(50)은 제4 절연층(40) 상에 배치되어 제2 연결전극(CNE2)을 커버할 수 있다. 제5 절연층(50)은 유기층일 수 있다.
표시 소자층(DP-OLED)은 회로 소자층(DP-CL) 상에 배치될 수 있다. 표시 소자층(DP-OLED)은 발광 소자(ED), 희생패턴(SP), 화소 정의막(ISL), 격벽(CPW), 및 더미 패턴(DMP)을 포함할 수 있다.
발광 소자(ED)는 하부 전극(LE), 발광 패턴(EP), 및 상부 전극(UE)을 포함할 수 있다. 전술한 제1 내지 제3 발광 소자는 도 6의 발광 소자(ED) 와 실질적으로 동일한 구성을 포함할 수 있다. 즉, 하부 전극(LE), 발광 패턴(EP), 및 상부 전극(UE)에 대한 설명은 제1 내지 제3 발광 소자의 하부 전극, 발광 패턴, 및 상부 전극에도 동일하게 적용될 수 있다.
하부 전극(LE)은 회로 소자층(DP-CL)의 제5 절연층(50) 상에 배치될 수 있다. 하부 전극(LE)은 투과성 전극, 반투과성 전극, 또는 반사 전극일 수 있다. 하부 전극(LE)은 제5 절연층(50)을 관통하여 정의된 접속 컨택홀(CNT-3)에 의해 제2 연결전극(CNE2)에 접속될 수 있다. 따라서, 하부 전극(LE)은 제1 및 제2 연결전극들(CNE1, CNE2)을 통해 신호 전달 영역(SCL)에 전기적으로 연결되어, 대응되는 회로 소자에 전기적으로 연결될 수 있다.
희생패턴(SP)은 하부 전극(LE)의 상면 상에 배치될 수 있다. 희생패턴(SP)에는 하부 전극(LE)의 상면의 일부를 노출시키는 하부 개구부(OP-L)가 정의될 수 있다. 희생패턴(SP)은 비정질(amorphous)의 투명 전도성 산화물을 포함할 수 있다. 본 발명에 따르면, 하부 개구부(OP-L)를 형성하기 위한 희생패턴(SP)의 식각 공정 과정에서, 하부 전극(LE)이 같이 식각되어 손상되는 것을 방지할 수 있다.
화소 정의막(ISL)은 회로 소자층(DP-CL)의 제5 절연층(50) 상에 배치될 수 있다. 화소 정의막(ISL)은 하부 전극(LE)의 일부 및 희생패턴(SP)을 커버할 수 있다. 화소 정의막(ISL)에는 발광 개구부(OP-E)가 정의될 수 있다. 발광 개구부(OP-E)는 희생패턴(SP)의 하부 개구부(OP-L)와 대응될 수 있다.
평면 상에서, 발광 개구부(OP-E)는 하부 개구부(OP-L)에 중첩할 수 있고, 발광 개구부(OP-E)의 면적은 하부 개구부(OP-L)의 면적보다 작을 수 있다. 즉, 발광 개구부(OP-E)를 정의하는 화소 정의막(ISL)의 내측면은 하부 개구부(OP-L)를 정의하는 희생패턴(SP)의 내측면보다 하부 전극(LE)의 중심에 더 인접할 수 있다. 화소 정의막(ISL) 중 하부 개구부(OP-L)를 정의하는 희생패턴(SP)의 내측면보다 하부 전극(LE)의 중심에 인접한 부분을 팁-부로 정의될 수 있다.
화소 정의막(ISL)은 무기 절연 물질을 포함할 수 있다. 예를 들어, 질화규소(SiNx)를 포함할 수 있다. 화소 정의막(ISL)은 하부 전극(LE) 및 격벽(CPW) 사이에 배치되어, 하부 전극(LE)과 격벽(CPW)이 서로 전기적으로 연결되는 것을 차단할 수 있다.
격벽(CPW)은 화소 정의막(ISL) 상에 배치될 수 있다. 격벽(CPW)에는 상부 개구부(OP-U)가 정의될 수 있다. 상부 개구부(OP-U)는 발광 개구부(OP-E)와 대응될 수 있다.
격벽(CPW)은 제1 도전층(CDL1) 및 제2 도전층(CDL2)을 포함할 수 있다. 제1 도전층(CDL1)은 화소 정의막(ISL) 상에 배치되고, 제2 도전층(CDL2)은 제1 도전층(CDL1) 상에 배치될 수 있다. 제1 도전층(CDL1)은 제1 도전성을 가지고, 제2 도전층(CDL2)은 제1 도전성보다 낮은 제2 도전성을 가질 수 있다. 제1 도전층(CDL1)의 두께는 제2 도전층(CDL2)의 두께보다 클 수 있다. 제1 도전층(CDL1)의 식각률(etch rate)은 제2 도전층(CDL2)의 식각률(etch rate)보다 클 수 있다. 즉, 제1 도전층(CDL1)은 제2 도전층(CDL2)에 비해 식각 선택비가 높은 물질을 포함할 수 있다.
제1 도전층(CDL1) 및 제2 도전층(CDL2) 각각은 도전성 물질을 포함할 수 있다. 제1 도전층(CDL1) 및 제2 도전층(CDL2) 각각은 금속 물질을 포함할 수 있다. 또한, 제2 도전층(CDL2)은 제1 도전층(CDL1)보다 낮은 반사율을 갖는 물질을 포함할 수 있다. 이에 따라, 격벽(CPW)의 상면을 이루는 제2 도전층(CDL2)의 상면에서의 반사율을 저감시켜 표시 패널(DP)의 표시 품질을 개선할 수 있다. 예를 들어, 제1 도전층(CDL1)은 알루미늄(Al)을 포함하며, 제2 도전층(CDL2)은 티타늄(Ti)를 포함할 수 있다. 다만, 제1 및 제2 도전층들(CDL1, CDL2)의 물질은 어느 하나의 실시예로 한정되는 것은 아니다.
격벽(CPW)은 제2 구동 전압(ELVSS, 도 4 참조)을 수신할 수 있다. 이에 따라, 격벽(CPW)에 접촉된 상부 전극(UE) 각각에 제2 구동 전압(ELVSS)이 제공될 수 있다.
도 6에서 격벽(CPW)은 테이퍼 형상을 예시적으로 도시하였으나, 이에 제한되지 않는다. 예를 들어, 격벽(CPW)은 역테이퍼 형상을 가질 수 있다. 이 경우, 격벽(CPW)의 하면과 격벽(CPW)의 측면이 이루는 각도(θ)는 90도를 초과할 수 있다.
평면 상에서, 제2 도전층(CDL2)에 정의된 상부 개구부(OP-U)는 제1 도전층(CDL1)에 정의된 상부 개구부(OP-U)에 중첩하며, 제2 도전층(CDL2)에 정의된 상부 개구부(OP-U)의 넓이는 제1 도전층(CDL1)에 정의된 상부 개구부(OP-U)의 넓이보다 작을 수 있다.
단면 상에서, 상부 개구부(OP-U)는 제1 도전층(CDL1)의 내측면에 의해 정의되는 제1 영역(OP-U1) 및 제2 도전층(CDL2)의 내측면에 의해 정의되는 제2 영역(OP-U2)을 포함할 수 있다. 단면 상에서, 제1 영역(OP-U1)의 너비는 제2 영역(OP-U2)의 너비보다 클 수 있다. 단면 상에서, 제2 영역(OP-U2)을 정의하는 제2 도전층(CDL2)의 내측면은 제1 영역(OP-U1)을 정의하는 제1 도전층(CDL1)의 내측면보다 하부 전극(LE)의 중심에 더 인접할 수 있다. 격벽(CPW)의 제2 도전층(CDL2) 중 제1 영역(OP-U1)을 정의하는 제1 도전층(CDL1)의 내측면보다 하부 전극(LE)의 중심에 인접한 부분을 팁-부로 정의할 수 있다.
평면 상에서 제1 도전층(CDL1)에 정의된 상부 개구부(OP-U)의 면적은 화소 정의막(ISL)에 정의된 발광 개구부(OP-E)의 면적보다 클 수 있고, 제1 도전층(CDL1)은 상부 개구부(OP-U)에 의해 화소 정의막(ISL)의 상면의 일부를 노출시킬 수 있다.
발광 패턴(EP)은 하부 전극(LE) 상에 배치될 수 있다. 발광 패턴(EP)은 발광물질을 포함하는 발광층을 포함할 수 있다.
발광 패턴(EP)은 하부 전극(LE)과 발광층 사이에 배치되는 정공 주입층(Hole Injection Layer: HIL) 및 정공 수송층(Hole Transport Layer: HTL)을 더 포함할 수도 있고, 발광층 상에 배치되는 전자 수송층(Electron Transport Layer: ETL) 및 전자 주입층(Electron Transport Layer: EIL)을 더 포함할 수도 있다.
발광 패턴(EP)은 격벽(CPW)에 정의된 팁-부에 의해 패터닝 될 수 있다. 발광 패턴(EP)은 하부 개구부(OP-L), 발광 개구부(OP-E), 및 상부 개구부(OP-U)의 내측에 배치될 수 있다. 발광 패턴(EP)은 상부 개구부(OP-U)로부터 노출된 화소 정의막(ISL)의 상면의 일부를 커버할 수 있다.
본 발명에 따르면, 발광 패턴(EP)은 격벽(CPW)에 정의된 팁-부에 의해 화소 단위로 패터닝 되어 증착될 수 있다. 즉, 발광 패턴(EP)은 오픈 마스크를 이용하여 공통적으로 형성하나, 격벽(CPW)에 의해 화소 단위로 용이하게 분할될 수 있다.
반면, 별도의 마스크(예를 들어, 파인 메탈 마스크(FMM, Fine Metal Mask)를 사용하여 발광 패턴(EP)을 패터닝 하는 경우, 상기 별도의 마스크를 지지하기 위해 격벽으로부터 돌출된 지지용 스페이서가 제공되어야 한다. 또한, 상기 별도의 마스크는 패터닝이 이루어지는 베이스 면으로부터 격벽 및 스페이서의 높이만큼 이격됨에 따라, 해상도의 향상에 제한이 있을 수 있다. 또한, 마스크가 스페이서에 접촉됨에 따라, 발광 패턴(EP)의 패터닝 공정 이후 스페이서에 이물이 남아있을 수 있고, 마스크의 찍힘에 의해 손상된 스페이서가 제공될 수 있다. 이에 따라, 불량의 표시 패널이 형성될 수 있다.
본 발명에서는, 표시 패널(DP)의 내부 구성과 접촉되는 별도의 마스크 없이 발광 패턴(EP)을 패터닝 함으로써, 불량률이 감소되어 신뢰도가 개선된 표시 패널(DP)을 제공할 수 있다. 특히, 대면적의 표시 패널(DP)을 제조함에 있어서, 대면적의 마스크 제작을 생략함에 따라 공정 비용을 절감할 수 있고, 대면적의 마스크에 발생되는 불량의 영향을 받지 않음에 따라 신뢰도가 개선된 표시 패널(DP)이 제공될 수 있다.
도 6에서는 발광 패턴(EP)이 상부 개구부(OP-U)를 정의하는 제1 도전층(CDL1)의 내측면에 접촉하지 않은 것을 예시적으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 발광 패턴(EP)은 상부 개구부(OP-U)를 정의하는 제1 도전층(CDL1)의 내측면에 접촉할 수도 있다.
상부 전극(UE)은 발광 패턴(EP) 상에 배치될 수 있다. 상부 전극(UE)은 격벽(CPW)에 정의된 팁-부에 의해 패터닝 될 수 있다. 상부 전극(UE)은 상부 개구부(OP-U)의 제1 영역(OP-U1)을 정의하는 제1 도전층(CDL1)의 내측면에 접촉할 수 있다. 이를 통해, 상부 전극(UE)은 격벽(CPW)에 전기적으로 접속되어, 도전성 격벽(CPW)을 통해 바이어스 전압을 수신할 수 있다.
본 발명에 따르면, 상부 전극(UE)이 발광 패턴(EP)에 모두 중첩하는 공통층의 형태로 제공되지 않음에 따라, 공통층을 타고 발생하던 누설전류(lateral leakage current)가 발생하지 않을 수 있다. 또한, 상부 전극(UE)은 비교적 큰 두께를 갖는 격벽(CPW)에 전기적으로 연결됨에 따라, 구동저항이 감소되어 발광효율이 증대되고 수명이 증가된 발광 소자(ED)가 제공될 수 있다.
캡핑 패턴(CP)은 상부 개구부(OP-U)의 내측에서 상부 전극(UE) 상에 배치될 수 있다. 캡핑 패턴(CP)은 격벽(CPW)에 정의된 팁-부에 의해 패터닝 될 수 있다. 한편, 본 발명의 다른 일 실시예에 따르면, 캡핑 패턴(CP)은 생략될 수 있다.
도 6에는 캡핑 패턴(CP)이 상부 개구부(OP-U)를 정의하는 제1 도전층(CDL1)의 내측면에 접촉하지 않는 것을 예시적으로 도시하였으나, 이에 한정되지 않는다. 예를 들어, 캡핑 패턴(CP)은 상부 개구부(OP-U)를 정의하는 제1 도전층(CDL1)의 내측면에 접촉하도록 형성될 수 있다.
더미 패턴(DMP)은 격벽(CPW) 상에 배치될 수 있다. 더미 패턴(DMP)은 격벽(CPW)의 상면을 전면적으로 커버할 수 있다. 더미 패턴(DMP)은 상부 개구부(OP-U)를 정의하는 제2 도전층(CDL2)의 내측면의 적어도 일부를 커버할 수 있다. 자세하게는, 더미 패턴(DMP)의 일부는 제2 영역(OP-U2)을 정의하는 제2 도전층(CDL2)의 내측면에 중첩할 수 있다.
더미 패턴(DMP)은 유기층(L1), 도전층(L2), 및 캡핑층(L3)을 포함할 수 있다.
유기층(L1)은 발광 패턴(EP)과 동일 공정에 의해 형성되어, 동일 구조를 가지며 동일 물질을 포함할 수 있다. 유기층(L1)은 발광 패턴(EP)과 이격될 수 있다. 유기층(L1)은 발광 패턴(EP)을 공통적으로 형성할 때, 격벽(CPW)에 의해 발광 패턴(EP)으로부터 분리된 잔여물에 해당할 수 있다.
도전층(L2)은 유기층(L1) 상에 배치될 수 있다. 도전층(L2)은 상부 전극(UE)과 동일 공정에 의해 형성되어, 동일 구조를 가지며 동일 물질을 포함할 수 있다. 도전층(L2)은 상부 전극(UE)과 이격될 수 있다. 도전층(L2)은 상부 전극(UE)을 공통적으로 형성할 때, 격벽(CPW)에 의해 상부 전극(UE)으로부터 분리된 잔여물에 해당할 수 있다.
캡핑층(L3)은 도전층(L2) 상에 배치될 수 있다. 캡핑층(L3)은 캡핑 패턴(CP)과 동일 공정에 의해 형성되어, 동일 구조를 가지며 동일 물질을 포함할 수 있다. 캡핑층(L3)은 캡핑 패턴(CP)과 이격될 수 있다. 캡핑층(L3)은 캡핑 패턴(CP)을 공통적으로 형성할 때, 격벽(CPW)에 의해 캡핑 패턴(CP)으로부터 분리된 잔여물에 해당할 수 있다.
박막 봉지층(TFE)은 표시 소자층(DP-OLED) 상에 배치될 수 있다. 박막 봉지층(TFE)은 하부 봉지 무기막(LIL), 봉지 유기막(OL), 및 상부 봉지 무기막(UIL)을 포함할 수 있다.
하부 봉지 무기막(LIL)은 격벽(CPW) 및 상부 전극(UE) 상에 형성되고, 상부 개구부(OP-U)의 내측에 형성될 수 있다. 구체적으로, 하부 봉지 무기막(LIL)은 더미 패턴(DMP) 및 상부 전극(UE)(또는, 캡핑 패턴(CP))을 커버할 수 있다. 또한, 하부 봉지 무기막(LIL)은 상부 개구부(OP-U)를 정의하는 제1 도전층(CDL1)의 내측면에 접촉될 수 있다. 하부 봉지 무기막(LIL)은 제1 도전층(CDL1)으로부터 노출된 제2 도전층(CDL2)의 하면에도 접촉할 수 있다. 하부 봉지 무기막(LIL)은 더미 패턴(DMP)의 상면을 전면적으로 커버할 수 있다. 하부 봉지 무기막(LIL)은 일체의 형상을 가질 수 있다.
제1 하부 봉지 무기막(LIL) 및 상부 봉지 무기막(UIL)은 수분/산소로부터 표시 소자층(DP-OLED)을 보호하고, 봉지 유기막(OL)은 먼지 입자와 같은 이물질로부터 표시 소자층(DP-OLED)을 보호할 수 있다.
도 7은 도 3의 II-II'을 따라 절단한 표시 패널(DP)의 단면도이다. 도 7를 설명함에 있어, 도 6을 참조하여 설명하고 동일한 도면 부호에 대한 설명은 생략한다. 도 7에서는 표시 영역(DA) 및 비표시 영역(NDA)을 포함하는 표시 패널(DP)을 도시하였다.
도 6 및 도 7을 참조하면, 제2 구동 전압 라인(VL2)은 비표시 영역(NDA)과 중첩하는 제3 절연층(30) 상에 배치될 수 있다. 제2 구동 전압 라인(VL2)은 복수의 층들을 포함할 수 있다. 예를 들어, 제2 구동 전압 라인(VL2)은 제1 전극층(SD1) 및 제2 전극층(SD2)을 포함할 수 있다. 제1 전극층(SD1)은 제3 절연층(30) 상에 배치되고, 제2 전극층(SD2)은 제1 전극층(SD1) 및 제4 절연층(40) 상에 배치될 수 있다. 제2 전극층(SD2)은 제1 전극층(SD1)과 접속될 수 있다. 제2 전극층(SD2)은 주사 구동부(SDV)와 중첩되도록 연장됨에 따라, 네로우 베젤을 구현할 수 있다. 따라서, 제1 전극층(SD1)의 폭이 축소되더라도 제2 전극층(SD2)을 주사 구동부(SDV) 측으로 연장시켜 제공하기 때문에, 제2 구동 전압 라인(VL2)의 전체 저항은 감소될 수 있다. 다만, 이는 예시적인 것으로, 제2 구동 전압 라인(VL2)은 제1 전극층(SD1) 또는 제2 전극층(SD2) 중 하나만을 포함할 수 있다.
격벽(CPW)은 표시 영역(DA) 및 비표시 영역(NDA)의 경계로부터 표시 영역(DA)과 멀어지는 방향으로 연장될 수 있다. 즉, 격벽(CPW)은 표시 영역(DA) 및 비표시 영역(NDA)의 경계로부터 제1 방향(DR1)의 반대 방향으로 연장될 수 있다. 비표시 영역(NDA)으로 연장된 격벽(CPW)은 화소 정의막(ISL), 제5 절연층(50), 및 제2 구동 전압 라인(VL2) 상에 배치될 수 있다. 격벽(CPW)은 제2 구동 전압 라인(VL2)과 직접 접촉할 수 있다. 예를 들어, 격벽(CPW)은 제2 구동 전압 라인(VL2)의 제2 전극층(SD2)에 직접 접촉할 수 있다. 따라서, 격벽(CPW)에 접촉하는 상부 전극(UE)은 격벽(CPW)과 접촉하는 제2 구동 전압 라인(VL2)과 전기적으로 연결될 수 있다. 따라서, 구동 전압은 비교적 큰 두께를 갖는 격벽(CPW)을 통해 상부 전극(UE)에 전달됨에 따라, 구동 전압의 전압 강하가 감소될 수 있다.
제2 구동 전압 라인(VL2)의 일부분은 제5 절연층(50) 및 화소 정의막(ISL)에 의해 커버되지 않고 노출될 수 있다. 따라서, 노출된 제2 구동 전압 라인(VL2)의 일부분에 격벽(CPW)이 직접 접촉될 수 있다. 예를 들어, 제2 구동 전압 라인(VL2)의 일부분은 제5 절연층(50) 및 화소 정의막(ISL)을 형성한 후, 추가 패터닝 공정에 의해 노출될 수 있다. 또는, 제5 절연층(50)을 패터닝, 예를 들어, 접속 컨택홀(CNT-3)이 형성될 때, 제2 구동 전압 라인(VL2)의 일부분을 노출하는 개구가 함께 형성되고, 화소 정의막(ISL)에는 발광 개구부(OP-E)가 형성될 때, 제2 구동 전압 라인(VL2)의 일부분을 노출하는 개구가 함께 형성될 수도 있다.
주사 구동부(SDV)는 화소(PX, 도 3 참조)의 화소 회로(PDC, 도 3 참조)와 동일한 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
댐(DMM)은 비표시 영역(NDA)에 배치될 수 있다. 댐(DMM)은 복수의 절연층들로 구성될 수 있다. 예를 들어, 댐(DMM)은 제4 절연층(40)과 동일한 공정에서 형성된 제1 층, 제5 절연층(50)과 동일한 공정에서 형성된 제2 층, 및 화소 정의막(ISL)과 동일한 공정에서 형성된 제3 층을 포함할 수 있다. 다만, 이에 제한되는 것은 아니고, 도 7에서 도시된 것과 달리 댐(DMM)은 4개 이상의 층을 포함할 수도 있다. 봉지 유기막(OL)은 댐(DMM)이 형성된 영역까지 연장될 수 있다. 즉, 댐(DMM)은 봉지 유기막(OL)이 형성될 때, 모노머의 흐름을 제어하는 역할을 할 수 있다.
표시 패널(DP)은 보조 연결 전극(PCNE)을 포함할 수 있다. 보조 연결 전극(PCNE)은 하부 전극(LE)과 동일한 공정에서 형성될 수 있다. 일 실시예에서, 보조 연결 전극(PCNE)은 생략될 수 있다.
도 8은 도 7의 AA'영역에 대응하는 영역의 확대 개략도이다. 도 8은 격벽(CPW) 및 제2 구동 전압 라인(VL2)을 도시한 도면이다.
도 8을 참조하면, 제2 구동 전압 라인(VL2)의 제1 전극층(SD1) 및 제2 전극층(SD2) 각각은 제1 전압 도전층(VCL1-1, VCL1-2), 제1 전압 도전층(VCL1-1, VCL1-2) 상에 배치되는 제2 전압 도전층(VCL2-1, VCL2-2), 및 제2 전압 도전층(VCL2-1, VCL2-2) 상에 배치되는 제3 전압 도전층(VCL3-1, VCL3-2)을 포함할 수 있다. 즉, 제1 전극층(SD1)은 제1-1 전압 도전층(VCL1-1), 제2-1 전압 도전층(VCL2-1), 및 제3-1 전압 도전층(VCL3-1)을 포함할 수 있고, 제2 전극층(SD2)은 제1-2 전압 도전층(VCL1-2), 제2-2 전압 도전층(VCL2-2), 및 제3-2 전압 도전층(VCL3-2)을 포함할 수 있다.
제2 전압 도전층(VCL2-1, VCL2-2)의 두께는 제1 전압 도전층(VCL1-1, VCL1-2) 및 제3 전압 도전층(VCL3-1, VCL3-2)의 두께보다 클 수 있다. 제1 전압 도전층(VCL1-1, VCL1-2) 및 제3 전압 도전층(VCL3-1, VCL3-2)은 제1 물질을 포함할 수 있고, 제2 전압 도전층(VCL2-1, VCL2-2)은 제1 물질과 상이한 제2 물질을 포함할 수 있다. 제1 물질의 도전성은 제2 물질의 도전성보다 낮을 수 있다. 제1 도전층(CDL1)과 제2 전압 도전층(VCL2-1, VCL2-2)은 동일한 물질을 포함하고, 제2 도전층(CDL2), 제1 전압 도전층(VCL1-1, VCL1-2), 제3 전압 도전층(VCL3-1, VCL3-2)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 도전층(CDL1) 및 제2 전압 도전층(VCL2-1, VCL2-2)은 알루미늄(Al)을 포함하고, 제2 도전층(CDL2), 제1 전압 도전층(VCL1-1, VCL1-2), 제3 전압 도전층(VCL3-1, VCL3-2)은 티타늄(Ti)를 포함할 수 있다. 다만, 제1 및 제2 도전층들(CDL1, CDL2), 제1 내지 제3 전압 도전층(VCL1-1, VCL1-2, VCL2-1, VCL2-2, VCL3-1, VCL3-2)의 물질은 어느 하나의 실시예로 한정되는 것은 아니다.
도 9는 도 7의 AA'영역에 대응하는 영역의 확대 개략도이다. 도 9는 격벽(CPW) 및 제2 구동 전압 라인(VL2a)을 도시한 도면이다.
도 9를 참조하면, 제2 구동 전압 라인(VL2)은 제1 전극층(SD1, 도 7 참조) 또는 제2 전압층(SD2, 도 7 참조) 중 하나를 포함할 수 있다. 제2 구동 전압 라인(VL2)은 제1 전압 도전층(VCL1), 제1 전압 도전층(VCL1) 상에 배치되는 제2 전압 도전층(VCL2), 및 제2 전압 도전층(VCL2) 상에 배치되는 제3 전압 도전층(VCL3)을 포함할 수 있다.
제2 전압 도전층(VCL2)의 두께는 제1 전압 도전층(VCL1) 및 제3 전압 도전층(VCL3)의 두께보다 클 수 있다. 제1 전압 도전층(VCL1) 및 제3 전압 도전층(VCL3)은 제1 물질을 포함할 수 있고, 제2 전압 도전층(VCL2)은 제1 물질과 상이한 제2 물질을 포함할 수 있다. 제1 물질의 도전성은 제2 물질의 도전성보다 낮을 수 있다. 제1 도전층(CDL1)과 제2 전압 도전층(VCL2)은 동일한 물질을 포함하고, 제2 도전층(CDL2), 제1 전압 도전층(VCL1), 제3 전압 도전층(VCL3)은 동일한 물질을 포함할 수 있다. 예를 들어, 제1 도전층(CDL1) 및 제2 전압 도전층(VCL2)은 알루미늄(Al)을 포함하고, 제2 도전층(CDL2), 제1 전압 도전층(VCL1), 제3 전압 도전층(VCL3)은 티타늄(Ti)를 포함할 수 있다. 다만, 제1 및 제2 도전층들(CDL1, CDL2), 제1 내지 제3 전압 도전층(VCL1, VCL2, VCL3)의 물질은 어느 하나의 실시예로 한정되는 것은 아니다.
도 7 내지 도 9를 참조하면, 제2 구동 전압 라인(VL2 또는 VL2a)이 제1 내지 제 3 전압 도전층(VCL1-1, VCL1-2, VCL2-1, VCL2-2, VCL3-1, VCL3-2 또는 VCL1, VCL2, VCL3)을 포함하고, 격벽(CPW)이 제1 및 제2 도전층(CDL1, CDL2)을 포함할 수 있다. 제2 구동 전압 라인(VL2 또는 VL2a)의 제3 전압 도전층(VCL3-2 또는 VCL3)과 격벽(CPW)의 제2 도전층(CDL2)이 직접 접촉할 수 있고, 상기 물질 특성에 의해 접착 신뢰성이 향상될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DP: 표시 패널 DA: 표시 영역
NDA: 비표시 영역 LE: 하부 전극
OP-E: 발광 개구부 ISL: 화소 정의막
EP: 발광 패턴 OP-U: 상부 개구부
CPW: 격벽 UE: 상부 전극
VL1, VL2: 제1 및 제2 구동 전압 라인
CDL1, CDL2: 제1 및 제2 도전층
VCL1, VCL2, VCL3: 제1 내지 제3 전압 도전층
SD1, SD2: 제1 및 제2 전극층

Claims (20)

  1. 표시 영역 및 상기 표시 영역과 인접하는 비표시 영역을 포함하는 베이스층;
    상기 표시 영역과 중첩하는 상기 베이스층 상에 배치되는 하부 전극;
    상기 비표시 영역과 중첩하는 상기 베이스층 상에 배치되는 구동 전압 라인;
    상기 베이스층 상에 배치되고 상기 하부 전극 일부를 커버하며, 발광 개구부가 정의된 화소 정의막;
    상기 발광 개구부의 내측에 배치되며, 상기 하부 전극 상에 배치되는 발광 패턴;
    상기 화소 정의막 및 상기 구동 전압 라인 상에 배치되고, 상기 발광 개구부와 대응되는 상부 개구부가 정의된 격벽; 및
    상기 발광 패턴 상에 배치되고, 상기 상부 개구부를 정의하는 상기 격벽의 내측면에 접촉하는 상부 전극을 포함하고,
    상기 구동 전압 라인은 상기 격벽과 직접 접촉하는 표시 패널.
  2. 제1 항에 있어서,
    상기 격벽은 상기 표시 영역 및 상기 비표시 영역의 경계로부터 상기 표시 영역과 멀어지는 방향으로 연장되는 표시 패널.
  3. 제1 항에 있어서,
    상기 상부 전극 및 상기 구동 전압 라인은 전기적으로 연결되는 표시 패널.
  4. 제1 항에 있어서,
    상기 격벽은,
    제1 도전성을 갖는 제1 도전층; 및
    상기 제1 도전성보다 낮은 제2 도전성을 갖고, 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 표시 패널.
  5. 제4 항에 있어서,
    상기 제1 도전층의 두께는 상기 제2 도전층의 두께보다 큰 표시 패널.
  6. 제4 항에 있어서,
    상기 제1 도전층의 내측면은 상기 상부 개구부의 제1 영역을 정의하고, 상기 제2 도전층의 내측면은 상기 상부 개구부의 제2 영역을 정의하며,
    단면 상에서 상기 제2 영역을 정의하는 상기 제2 도전층의 내측면은 상기 제1 영역을 정의하는 상기 제1 도전층의 내측면보다 상기 하부 전극의 중심에 더 인접한 표시 패널.
  7. 제4 항에 있어서,
    상기 상부 전극 및 상기 격벽 상에 배치되는 하부 봉지 무기막;
    상기 하부 봉지 무기막 상에 배치되는 봉지 유기막; 및
    상기 봉지 유기막 상에 배치되는 상부 봉지 무기막을 더 포함하고,
    상기 하부 봉지 무기막은 상기 제1 도전층의 측면 및 상기 제2 도전층의 하면과 접촉하는 표시 패널.
  8. 제7 항에 있어서,
    상기 상부 전극 및 상기 하부 봉지 무기막 사이에 배치된 캡핑 패턴을 더 포함하는 표시 패널.
  9. 제4 항에 있어서,
    상기 구동 전압 라인은
    제1 물질을 갖는 제1 전압 도전층;
    상기 제1 전압 도전층 위에 배치되며, 상기 제1 물질과 상이한 제2 물질을 포함하는 제2 전압 도전층; 및
    상기 제2 전압 도전층 위에 배치되며, 상기 제1 물질을 포함하는 제3 전압 도전층을 포함하는 표시 패널.
  10. 제9 항에 있어서,
    상기 제1 물질의 도전성은 상기 제2 물질의 도전성보다 낮은 표시 패널.
  11. 제9 항에 있어서,
    상기 제2 전압 도전층의 두께는 상기 제1 전압 도전층 및 상기 제3 전압 도전층의 두께보다 큰 표시 패널.
  12. 제9 항에 있어서,
    상기 제1 도전층과 상기 제2 전압 도전층은 동일한 물질을 포함하고, 상기 제2 도전층, 상기 제1 전압 도전층, 및 상기 제3 전압 도전층은 동일한 물질을 포함하는 표시 패널.
  13. 제9 항에 있어서,
    상기 구동 전압 라인은 제1 전극층 및 상기 제1 전극층 상에 배치되는 제2 전극층을 포함하고, 상기 제2 전극층은 상기 격벽이랑 직접 접촉하는 표시 패널.
  14. 표시 영역 및 상기 표시 영역과 인접하는 비표시 영역을 포함하는 베이스층;
    상기 표시 영역과 중첩하는 상기 베이스층 상에 배치되는 하부 전극;
    상기 비표시 영역과 중첩하는 상기 베이스층 상에 배치되는 구동 전압 라인;
    상기 베이스층 상에 배치되고 상기 하부 전극 일부를 커버하며, 발광 개구부가 정의된 화소 정의막;
    상기 발광 개구부의 내측에 배치되며, 상기 하부 전극 상에 배치되는 발광 패턴;
    상기 발광 개구부와 대응되는 상부 개구부가 정의된 격벽; 및
    상기 발광 패턴 상에 배치되고, 상기 상부 개구부를 정의하는 상기 격벽의 내측면에 접촉하는 상부 전극을 포함하고,
    상기 격벽은 상기 표시 영역 및 상기 비표시 영역의 경계로부터 상기 표시 영역과 멀어지는 방향으로 연장되어 상기 상부 전극 및 상기 구동 전압 라인을 전기적으로 연결하는 표시 패널.
  15. 제14 항에 있어서,
    상기 구동 전압 라인은 상기 격벽과 직접 접촉하는 표시 패널.
  16. 제14 항에 있어서,
    상기 격벽은,
    제1 도전성을 갖는 제1 도전층; 및
    상기 제1 도전성보다 낮은 제2 도전성을 갖고, 상기 제1 도전층 상에 배치된 제2 도전층을 포함하는 표시 패널.
  17. 제16 항에 있어서,
    상기 제1 도전층의 내측면은 상기 상부 개구부의 제1 영역을 정의하고, 상기 제2 도전층의 내측면은 상기 상부 개구부의 제2 영역을 정의하며,
    단면 상에서 상기 제2 영역을 정의하는 상기 제2 도전층의 내측면은 상기 제1 영역을 정의하는 상기 제1 도전층의 내측면보다 상기 하부 전극의 중심에 더 인접한 표시 패널.
  18. 제16 항에 있어서,
    상기 구동 전압 라인은
    제1 물질을 갖는 제1 전압 도전층;
    상기 제1 전압 도전층 위에 배치되며, 상기 제1 물질과 상이한 제2 물질을 포함하는 제2 전압 도전층; 및
    상기 제2 전압 도전층 위에 배치되며, 상기 제1 물질을 포함하는 제3 전압 도전층을 포함하고,
    상기 제1 물질의 도전성은 상기 제2 물질의 도전성보다 낮은 표시 패널.
  19. 제18 항에 있어서,
    상기 제1 도전층과 상기 제2 전압 도전층은 동일한 물질을 포함하고, 상기 제2 도전층, 상기 제1 전압 도전층, 및 상기 제3 전압 도전층은 동일한 물질을 포함하는 표시 패널.
  20. 제18 항에 있어서,
    상기 구동 전압 라인은 제1 전극층 및 상기 제1 전극층 상에 배치되는 제2 전극층을 포함하고, 상기 제2 전극층은 상기 격벽이랑 직접 접촉하는 표시 패널.

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