KR20240020361A - 표시 장치 - Google Patents

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오충희
권태훈
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Abstract

표시 장치는 표시 영역 및 및 비표시 영역을 포함하는 표시 패널, 및 상기 비표시 영역에 배치된 검사 회로를 포함할 수 있다. 상기 표시 패널은 복수의 제1 데이터 라인들, 상기 복수의 제1 데이터 라인들과 각각 전기적으로 연결되는 복수의 제1 연결 라인들, 복수의 제2 데이터 라인들, 및 상기 복수의 제2 데이터 라인들과 각각 전기적으로 연결되는 복수의 제2 연결 라인들을 포함하고, 상기 복수의 제1 연결 라인들과 상기 복수의 제2 연결 라인들은 하나씩 교대로 반복되어 배열될 수 있다. 상기 검사 회로는 제1 내지 제6 트랜지스터들을 포함하고, 제2, 제4, 제5, 및 제6 트랜지스터들은 제1 데이터 라인들에 전기적으로 연결되고, 제1, 제3, 제5, 및 제6 트랜지스터들은 제2 데이터 라인들에 전기적으로 연결될 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 비표시 영역의 면적이 감소되고, 불량 판별이 가능한 표시 장치에 관한 것이다.
텔레비전, 휴대전화, 태블릿, 컴퓨터, 네비게이션, 게임기 등과 같은 멀티미디어 표시 장치들은 영상을 표시하기 위한 표시 패널을 구비할 수 있다. 표시 패널은 영상을 생성하는 복수의 화소들, 화소들에 연결된 복수의 신호 라인들을 포함할 수 있다. 한편, 표시 패널에 포함된 소자들의 집적도가 높아지고, 신호 라인들의 수가 증가 할수록 신호 라인들이 배치되기 위한 영역의 면적이 증가할 수 있다. 표시 장치 크기 대비 넓은 면적의 표시 영역을 갖는 표시 장치를 사용자에게 제공하기 위해서는 신호 라인들이 배치되는 영역의 면적을 감소시키기 위한 연구가 필요하다.
본 발명은 비표시 영역의 면적이 감소되고, 불량 검출 정확도가 향상된 검사 회로를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 및 비표시 영역을 포함하는 표시 패널, 및 상기 비표시 영역에 배치된 검사 회로를 포함할 수 있다. 상기 표시 패널은 상기 표시 영역에 순차적으로 배열된 복수의 제1 데이터 라인들, 상기 비표시 영역에 배치되며 상기 복수의 제1 데이터 라인들과 각각 전기적으로 연결되는 복수의 제1 연결 라인들, 상기 표시 영역에 순차적으로 배열된 복수의 제2 데이터 라인들, 및 상기 비표시 영역에 배치되며 상기 복수의 제2 데이터 라인들과 각각 전기적으로 연결되는 복수의 제2 연결 라인들을 포함하고, 상기 복수의 제1 연결 라인들과 상기 복수의 제2 연결 라인들은 하나씩 교대로 반복되어 배열되고, 상기 검사 회로는 제1 검사 라인으로 제공되는 제1 검사 신호에 의해 제어되는 복수의 제1 트랜지스터들, 제2 검사 라인으로 제공되는 제2 검사 신호에 의해 제어되는 복수의 제2 트랜지스터들, 제3 검사 라인으로 제공되는 제3 검사 신호에 의해 제어되는 복수의 제3 트랜지스터들, 제4 검사 라인으로 제공되는 제4 검사 신호에 의해 제어되는 복수의 제4 트랜지스터들, 제5 검사 라인으로 제공되는 제5 검사 신호에 의해 제어되는 복수의 제5 트랜지스터들, 및 제6 검사 라인으로 제공되는 제6 검사 신호에 의해 제어되는 복수의 제6 트랜지스터들을 포함하고, 상기 복수의 제1 데이터 라인들은 순차적으로 배열된 제1-1 데이터 라인, 제1-2 데이터 라인, 제1-3 데이터 라인, 및 제1-4 데이터 라인을 포함하고, 상기 복수의 제2 데이터 라인들은 순차적으로 배열된 제2-1 데이터 라인, 제2-2 데이터 라인, 제2-3 데이터 라인, 및 제2-4 데이터 라인을 포함하고, 상기 제1-1 데이터 라인 및 상기 제1-3 데이터 라인은 상기 복수의 제2 트랜지스터들에 전기적으로 각각 연결, 및 상기 복수의 제4 트랜지스터들에 전기적으로 각각 연결되고, 상기 제2-1 데이터 라인 및 상기 제2-3 데이터 라인은 상기 복수의 제1 트랜지스터들에 전기적으로 각각 연결, 및 상기 복수의 제3 트랜지스터들에 전기적으로 각각 연결되고, 상기 제1-2 데이터 라인 및 상기 제2-2 데이터 라인은 상기 복수의 제5 트랜지스터들에 전기적으로 각각 연결되고, 상기 제1-4 데이터 라인 및 상기 제2-4 데이터 라인 각각은 상기 복수의 제6 트랜지스터들에 전기적으로 각각 연결될 수 있다.
상기 표시 패널은 상기 복수의 제1 데이터 라인들과 상기 복수의 제1 연결 라인들 사이에 연결된 복수의 중간 연결 라인들을 포함하고, 상기 복수의 중간 연결 라인들은 상기 표시 영역에 배치될 수 있다.
상기 복수의 제1 연결 라인들은 상기 제1-1 데이터 라인에 전기적으로 연결된 제1-1 연결 라인, 상기 제1-2 데이터 라인에 전기적으로 연결된 제1-2 연결 라인, 상기 제1-3 데이터 라인에 전기적으로 연결된 제1-3 연결 라인, 및 상기 제1-4 데이터 라인에 전기적으로 연결된 제1-4 연결 라인을 포함하고, 상기 제1-4 연결 라인, 상기 제1-3 연결 라인, 상기 제1-2 연결 라인, 상기 제1-1 연결 라인이 순차적으로 배열될 수 있다.
상기 표시 패널은 제1 색 화소, 제2 색 화소, 및 제3 색 화소를 더 포함하고, 상기 제1-1 데이터 라인, 상기 제1-3 데이터 라인, 상기 제2-1 데이터 라인, 및 상기 제2-3 데이터 라인 각각에는 상기 제1 색 화소 및 상기 제3 색 화소가 연결되고, 상기 제1-2 데이터 라인, 상기 제1-4 데이터 라인, 상기 제2-2 데이터 라인, 및 상기 제2-4 데이터 라인 각각에는 상기 제2 색 화소가 연결될 수 있다.
상기 제1 색 화소는 적색 화소, 상기 제2 색 화소는 녹색 화소, 상기 제3 색 화소는 청색 화소일 수 있다.
상기 검사 회로는 제1 점등 전압이 제공되는 제1 전압 라인, 제2 점등 전압이 제공되는 제2 전압 라인, 및 제3 점등 전압이 제공되는 제3 전압 라인을 더 포함할 수 있다.
상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들 각각은 상기 제1 전압 라인 또는 제2 전압 라인에 연결되고, 상기 복수의 제3 트랜지스터들 및 상기 복수의 제4 트랜지스터들 각각은 상기 제1 전압 라인 또는 상기 제2 전압 라인에 연결되고, 상기 복수의 제5 트랜지스터들 및 상기 복수의 제6 트랜지스터들은 상기 제3 전압 라인에 연결될 수 있다.
상기 복수의 제1 트랜지스터들 중 상기 제2-1 데이터 라인에 연결된 상기 제1 트랜지스터는 상기 제1 전압 라인에 연결되고, 상기 복수의 제3 트랜지스터들 중 상기 제2-1 데이터 라인에 연결된 상기 제3 트랜지스터는 상기 제2 전압 라인에 연결되고, 상기 복수의 제5 트랜지스터들 중 상기 제2-2 데이터 라인에 연결된 상기 제5 트랜지스터는 상기 제3 전압 라인에 연결되고, 상기 복수의 제1 트랜지스터들 중 상기 제2-3 데이터 라인에 연결된 상기 제1 트랜지스터는 상기 제2 전압 라인에 연결되고, 상기 복수의 제3 트랜지스터들 중 상기 제2-3 데이터 라인에 연결된 상기 제3 트랜지스터는 상기 제1 전압 라인에 연결되고, 상기 복수의 제6 트랜지스터들 중 상기 제2-4 데이터 라인에 연결된 상기 제6 트랜지스터는 상기 제3 전압 라인에 연결될 수 있다.
상기 복수의 제2 트랜지스터들 중 상기 제1-1 데이터 라인에 연결된 상기 제2 트랜지스터는 상기 제1 전압 라인에 연결되고, 상기 복수의 제4 트랜지스터들 중 상기 제1-1 데이터 라인에 연결된 상기 제4 트랜지스터는 상기 제2 전압 라인에 연결되고, 상기 복수의 제5 트랜지스터들 중 상기 제1-2 데이터 라인에 연결된 상기 제5 트랜지스터는 상기 제3 전압 라인에 연결되고, 상기 복수의 제2 트랜지스터들 중 상기 제1-3 데이터 라인에 연결된 상기 제2 트랜지스터는 상기 제2 전압 라인에 연결되고, 상기 복수의 제4 트랜지스터들 중 상기 제1-3 데이터 라인에 연결된 상기 제4 트랜지스터는 상기 제1 전압 라인에 연결되고, 상기 복수의 제6 트랜지스터들 중 상기 제1-4 데이터 라인에 연결된 상기 제6 트랜지스터는 상기 제3 전압 라인에 연결될 수 있다.
상기 표시 패널에 대한 검사가 진행될 때, 상기 제1 전압 라인에는 발광 전압이 제공되고, 상기 제2 전압 라인 및 상기 제3 전압 라인에는 비발광 전압이 제공될 수 있다.
상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제1 트랜지스터들, 상기 복수의 제4 트랜지스터들, 상기 복수의 제5 트랜지스터들, 및 상기 복수의 제6 트랜지스터들은 턴-온되고, 상기 복수의 제2 트랜지스터들, 및 상기 복수의 제3 트랜지스터들은 턴-오프될 수 있다.
상기 표시 패널에 대한 검사가 진행될 때, 상기 제1 전압 라인 및 상기 제2 전압 라인에는 비발광 전압이 제공되고, 상기 제3 전압 라인에는 발광 전압이 제공될 수 있다.
상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제1 트랜지스터들, 상기 복수의 제4 트랜지스터들, 및 상기 복수의 제6 트랜지스터들은 턴-온되고, 상기 복수의 제2 트랜지스터들, 상기 복수의 제3 트랜지스터들, 및 상기 복수의 제5 트랜지스터들은 턴-오프될 수 있다.
상기 검사 회로는 제7 검사 라인으로 제공되는 제7 검사 신호에 의해 제어되는 복수의 제7 트랜지스터들, 제8 검사 라인으로 제공되는 제8 검사 신호에 의해 제어되는 복수의 제8 트랜지스터들, 제9 검사 라인으로 제공되는 제9 검사 신호에 의해 제어되는 복수의 제9 트랜지스터들, 및 제10 검사 라인으로 제공되는 제10 검사 신호에 의해 제어되는 복수의 제10 트랜지스터들을 더 포함하고, 상기 복수의 제7 트랜지스터들은 상기 제1-1 데이터 라인 및 상기 제2-1 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제8 트랜지스터들은 상기 제1-2 데이터 라인 및 상기 제2-2 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제9 트랜지스터들은 상기 제1-3 데이터 라인 및 상기 제2-3 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제10 트랜지스터들은 상기 제1-4 데이터 라인 및 상기 제2-4 데이터 라인에 전기적으로 각각 연결될 수 있다.
상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제7 트랜지스터들, 및 상기 복수의 제8 트랜지스터들은 턴-온되고, 상기 복수의 제9 트랜지스터들, 및 상기 복수의 제10 트랜지스터들은 턴-오프될 수 있다.
상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 제1-2 데이터 라인에는 상기 제2 전압 라인으로 제공된 상기 비발광 전압이 상기 복수의 제7 트랜지스터들 중 상기 제1-1 데이터 라인에 전기적으로 연결된 제7 트랜지스터 및 상기 복수의 제8 트랜지스터들 중 상기 제1-2 데이터 라인에 전기적으로 연결된 제8 트랜지스터를 통해 제공되고, 상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 제2-2 데이터 라인에는 상기 제1 전압 라인으로 제공된 상기 비발광 전압이 상기 복수의 제7 트랜지스터들 중 상기 제2-1 데이터 라인에 전기적으로 연결된 제7 트랜지스터 및 상기 복수의 제8 트랜지스터들 중 상기 제2-2 데이터 라인에 전기적으로 연결된 제8 트랜지스터를 통해 제공될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 영역 및 및 비표시 영역을 포함하는 표시 패널, 상기 비표시 영역에 배치되며 복수의 트랜지스터들을 포함하는 검사 회로를 포함할 수 있다. 상기 표시 패널은, 복수의 제1 색 화소들, 복수의 제2 색 화소들, 및 복수의 제3 색 화소들을 포함하는 복수의 화소들, 상기 표시 영역에 제1 방향을 따라 순차적으로 배열된 복수의 제1 데이터 라인들, 상기 비표시 영역에 배치되며 상기 복수의 제1 데이터 라인들과 각각 전기적으로 연결되며, 상기 제1 방향과 정반대의 방향을 따라 배열된 복수의 제1 연결 라인들, 상기 표시 영역에 상기 제1 방향을 따라 순차적으로 배열된 복수의 제2 데이터 라인들, 및 상기 비표시 영역에 배치되며 상기 복수의 제2 데이터 라인들과 각각 전기적으로 연결되며, 상기 제1 방향을 따라 배열된 복수의 제2 연결 라인들을 포함하고, 상기 복수의 제1 색 화소들 중 상기 복수의 제1 데이터 라인들에 연결된 복수의 제1 색 화소들과 상기 복수의 제2 데이터 라인들에 연결된 복수의 제1 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호에 의해 제어되는 복수의 제1 트랜지스터들 및 복수의 제2 트랜지스터들에 전기적으로 각각 연결되고, 상기 복수의 제3 색 화소들 중 상기 복수의 제1 데이터 라인들에 연결된 복수의 제3 색 화소들과 상기 복수의 제2 데이터 라인들에 연결된 복수의 제3 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호에 의해 제어되는 복수의 제3 트랜지스터들 및 복수의 제4 트랜지스터들에 전기적으로 각각 연결될 수 있다.
상기 복수의 제2 색 화소들 중 일부 복수의 제2 색 화소들 및 나머지 복수의 제2 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호들에 의해 제어되는 복수의 제5 트랜지스터들 및 복수의 제6 트랜지스터들에 전기적으로 각각 연결될 수 있다.
상기 복수의 제1 데이터 라인들은 순차적으로 배열된 제1-1 데이터 라인, 제1-2 데이터 라인, 제1-3 데이터 라인, 및 제1-4 데이터 라인을 포함하고, 상기 복수의 제2 데이터 라인들은 순차적으로 배열된 제2-1 데이터 라인, 제2-2 데이터 라인, 제2-3 데이터 라인, 및 제2-4 데이터 라인을 포함하고, 상기 복수의 제1 연결 라인들은 상기 제1-1 데이터 라인에 전기적으로 연결된 제1-1 연결 라인, 상기 제1-2 데이터 라인에 전기적으로 연결된 제1-2 연결 라인, 상기 제1-3 데이터 라인에 전기적으로 연결된 제1-3 연결 라인, 및 상기 제1-4 데이터 라인에 전기적으로 연결된 제1-4 연결 라인을 포함하고, 상기 제1-4 연결 라인, 상기 제1-3 연결 라인, 상기 제1-2 연결 라인, 상기 제1-1 연결 라인이 순차적으로 배열될 수 있다.
상기 표시 패널은 상기 복수의 제1 데이터 라인들과 상기 복수의 제1 연결 라인들 사이에 연결된 복수의 중간 연결 라인들을 포함하고, 상기 복수의 중간 연결 라인들은 상기 표시 영역에 배치될 수 있다.
상술한 바에 따르면, 데이터 라인들 중 표시 영역 내의 외곽에 배치된 제1 그룹의 제1 데이터 라인들로부터 연장된 팬아웃 라인들의 일부분은 표시 영역에 배치될 수 있다. 따라서, 제1 데이터 라인들을 데이터 구동부에 연결시키기 위해 요구되는 비표시 영역 내의 라인 배치 영역의 면적이 감소될 수 있다. 또한, 제1 데이터 라인에 연결된 제1 색 화소의 발광과 제2 데이터 라인에 연결된 제1 색 화소의 발광은 서로 다른 검사 신호에 의해 제어되는 트랜지스터들에 의해 제어될 수 있다. 따라서, 제1 데이터 라인에 연결된 제1 색 화소의 발광과 제2 데이터 라인에 연결된 제1 색 화소에는 다른 타이밍에 제1 점등 전압이 제공될 수 있다. 제1 데이터 라인에 연결된 제1 색 화소가 발광할 때, 제2 데이터 라인에 연결된 제1 색 화소가 발광하는 경우, 라인들 사이의 단락 불량이 발생되었음을 검출할 수 있다. 따라서, 불량 검출 정확도가 향상되고, 표시 장치의 제조 수율이 향상될 수 있다.
도 1a는 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널의 확대 평면도이다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널의 확대 평면도이다.
도 4는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 5a는 본 발명의 일 실시예에 따른 검사 회로의 일부분을 도시한 회로도이다.
도 5b는 본 발명의 일 실시예에 따른 검사 회로의 일부분을 도시한 회로도이다.
도 6은 본 발명의 일 실시예에 따른 검사 동작을 설명하기 위한 타이밍도이다.
도 7a는 본 발명의 일 실시예에 따른 검사 회로의 일부분을 도시한 회로도이다.
도 7b는 본 발명의 일 실시예에 따른 검사 회로의 일부분을 도시한 회로도이다.
도 8은 본 발명의 일 실시예에 따른 검사 동작을 설명하기 위한 타이밍도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 “상에 있다”, “연결된다”, 또는 “결합된다”고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. “및/또는”은 연관된 구성요소들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, “아래에”, “하측에”, “위에”, “상측에” 등의 용어는 도면에 도시된 구성요소들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 갖는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 여기서 명시적으로 정의되지 않는 한 너무 이상적이거나 지나치게 형식적인 의미로 해석되어서는 안된다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1a는 일 실시예에 따른 표시 장치(DD)의 사시도이다. 도 1b는 일 실시예에 따른 표시 장치(DD)의 분해 사시도이다.
도 1a 및 도 1b를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되며 영상을 표시하는 장치일 수 있다. 예를 들어, 표시 장치(DD)는 텔레비전, 외부 광고판 등과 같은 대형 장치를 비롯하여, 모니터, 휴대 전화, 태블릿, 컴퓨터, 내비게이션, 게임기 등과 같은 중소형 장치에 포함될 수 있다. 한편, 표시 장치(DD)의 실시예들은 예시적인 것으로, 본 발명의 개념에 벗어나지 않는 이상 어느 하나에 한정되지 않는다. 본 실시예에서 표시 장치(DD)의 일 예로 휴대 전화를 도시하였다.
도 1a를 참조하면, 표시 장치(DD)는 평면 상에서 제1 방향(DR1)으로 연장된 단변들을 갖고, 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장된 장변들을 갖는 모서리가 둥근 사각형 형상일 수 있다. 그러나 이에 한정되지 않고, 표시 장치(DD)는 평면 상에서 직사각형, 정사각형, 원형, 다각형, 비정형의 형상 등의 다양한 형상을 가질 수 있다.
일 실시예의 표시 장치(DD)는 플렉서블(flexible)한 것 일 수 있다. “플렉서블”이란 휘어질 수 있는 특성을 의미하며, 완전히 접히는 구조에서부터 수 나노미터 수준으로 휠 수 있는 구조까지 모두 포함하는 것일 수 있다. 예를 들어, 플렉서블 표시 장치(DD)는 커브드(curved) 표시 장치, 폴더블(foldable) 표시 장치, 슬라이더블(slidable), 또는 롤러블(rollable) 표시 장치를 포함할 수 있다. 그러나, 이에 한정되지 않고, 표시 장치(DD)는 리지드(rigid)한 것 일 수 있다.
표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 표시 장치(DD)에서 제공되는 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1a는 영상(IM)의 일 예로 시계창 및 아이콘들이 도시하였다. 영상(IM)이 표시되는 표시면은 표시 장치(DD)의 전면(front surface)과 대응될 수 있으며, 윈도우(WM)의 전면(FS)에 대응될 수 있다. 한편, 도 1a는 평면형의 표시면을 예시적으로 도시하였으나, 이에 한정되지 않고, 표시 장치(DD)의 표시면은 평면의 적어도 일 측으로부터 벤딩된 곡면을 포함할 수도 있다.
표시 장치(DD)를 구성하는 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에서 서로 대향(opposing)될 수 있고, 전면과 배면 각각의 법선 방향은 실질적으로 제3 방향(DR3)에 평행할 수 있다. 제3 방향(DR3)을 따라 정의되는 전면과 배면 사이의 이격 거리는 부재(또는 유닛)의 두께에 대응될 수 있다. 본 명세서에서 "평면 상에서"는 제3 방향(DR3)에서 바라본 상태로 정의될 수 있다. 본 명세서에서 "단면 상에서"는 제1 방향(DR1) 또는 제2 방향(DR2) 방향에서 바라본 상태로 정의될 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.
표시 장치(DD)는 윈도우(WM), 표시 패널(DP) 및 케이스(EDC)를 포함할 수 있다. 윈도우(WM)는 케이스(EDC)와 결합하여 표시 장치(DD)의 외관을 구성할 수 있고, 표시 장치(DD)의 구성들을 수용할 수 있는 내부 공간을 제공할 수 있다.
윈도우(WM)는 표시 패널(DP) 상에 배치될 수 있다. 윈도우(WM)는 표시 패널(DP)의 형상에 대응하는 형상을 가질 수 있다. 윈도우(WM)는 표시 패널(DP)의 외측 전체를 커버하는 것일 수 있고, 외부 충격 및 스크래치로부터 표시 패널(DP)을 보호할 수 있다.
윈도우(WM)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WM)는 유리 기판 또는 고분자 기판을 포함할 수 있다. 윈도우(WM)는 단층 또는 다층 구조를 가질 수 있다. 윈도우(WM)는 광학적으로 투명한 기판 상에 배치된 지문 방지층, 위상 제어층, 하드 코팅층과 같은 기능층들을 더 포함할 수 있다.
윈도우(WM)의 전면(FS)은 투과 영역(TA) 및 베젤 영역(BZA)을 포함할 수 있다. 윈도우(WM)의 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 윈도우(WM)는 투과 영역(TA)을 통해 표시 패널(DP)이 제공하는 영상(IM)을 투과시킬 수 있고, 사용자는 해당 영상(IM)을 시인할 수 있다.
윈도우(WM)의 베젤 영역(BZA)은 소정의 컬러를 포함하는 물질이 인쇄된 영역으로 제공될 수 있다. 윈도우(WM)의 베젤 영역(BZA)은 베젤 영역(BZA)에 중첩하여 배치된 표시 패널(DP)의 일 구성이 외부에 시인되는 것을 방지할 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 인접할 수 있다. 투과 영역(TA)의 형상은 실질적으로 베젤 영역(BZA)에 의해 정의될 수 있다. 예를 들어, 베젤 영역(BZA)은 투과 영역(TA)의 외측에 배치되어, 투과 영역(TA)을 둘러쌀 수 있다. 다만, 이는 예시적으로 도시한 것이고, 베젤 영역(BZA)은 투과 영역(TA)의 일 측에만 인접하거나, 생략될 수 있다. 또한, 베젤 영역(BZA)은 표시 장치(DD)의 전면이 아닌 측면에 배치될 수도 있다.
표시 패널(DP)은 윈도우(WM)와 케이스(EDC) 사이에 배치될 수 있다. 표시 패널(DP)은 전기적 신호에 대응하여 영상을 표시 할 수 있다. 일 실시예에 따른 표시 패널(DP)은 발광형 표시 패널일 수 있으나, 이에 특별히 제한되지 않는다. 예컨대, 표시 패널(DP)은 유기 발광 표시 패널, 무기 발광 표시 패널, 유기-무기 발광 표시 패널, 또는 퀀텀닷(quantum dot) 발광 표시 패널일 수 있다. 유기 발광 표시 패널의 발광층은 유기 발광 물질을 포함할 수 있고, 무기 발광 표시 패널의 발광층은 무기 발광 물질을 포함할 수 있다. 유기-무기 발광 표시 패널의 발광층은 유기-무기 발광 물질을 포함할 수 있다. 퀀텀닷 발광 표시 패널의 발광층은 퀀텀닷 및 퀀텀로드 등을 포함할 수 있다.
표시 장치(DD)가 제공하는 영상(IM)은 표시 패널(DP)의 전면(IS)에 표시될 수 있다. 표시 패널(DP)의 전면(IS)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 전기적 신호에 따라 활성화되며 영상을 표시하는 영역일 수 있다. 일 실시예에 따르면, 표시 패널(DP)의 표시 영역(DA)은 윈도우(WM)의 투과 영역(TA)에 대응될 수 있다. 한편, 본 명세서에서 "영역/부분과 영역/부분이 대응한다"는 것은 "서로 중첩한다"는 것을 의미하고 동일한 면적 및/또는 동일한 형상을 갖는 것으로 제한되지 않는다.
비표시 영역(NDA)은 표시 영역(DA)의 외측에 인접할 수 있다. 예를 들어, 비표시 영역(NDA)은 표시 영역(DA)을 에워쌀 수 있다. 그러나 이에 한정되지 않고, 비표시 영역(NDA)은 다양한 형상으로 정의될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 배치된 소자들을 구동하기 위한 구동 회로나 구동 라인, 전기적 신호를 제공하는 각종 신호 라인들, 패드들 등이 배치되는 영역일 수 있다. 표시 패널(DP)의 비표시 영역(NDA)은 윈도우(WM)의 베젤 영역(BZA)에 대응될 수 있다. 비표시 영역(NDA)에 배치된 표시 패널(DP)의 구성들은 베젤 영역(BZA)에 의해 외부에 시인되는 것이 방지될 수 있다.
표시 장치(DD)는 표시 패널(DP)에 접속된 회로 기판(MB)을 포함할 수 있다. 회로 기판(MB)은 제1 방향(DR1)으로 연장된 표시 패널(DP)의 일 단에 연결될 수 있다. 회로 기판(MB)은 표시 패널(DP)에 제공되는 전기적 신호를 생성할 수 있다. 예를 들어, 회로 기판(MB)은 외부로부터 수신된 제어 신호들에 응답하여 표시 패널(DP)의 구동부에 제공되는 신호를 생성하는 타이밍 컨트롤러를 포함할 수 있다.
표시 패널(DP)의 비표시 영역(NDA)의 적어도 일부는 벤딩될 수 있다. 회로 기판(MB)이 연결된 표시 패널(DP)의 일 부분은 회로 기판(MB)이 표시 패널(DP)의 배면을 향하도록 벤딩될 수 있다. 회로 기판(MB)은 평면 상에서 표시 패널(DP)의 배면에 중첩하도록 배치되어 조립될 수 있다. 그러나 이에 한정되지 않고, 표시 패널(DP)과 회로 기판(MB)은 표시 패널(DP) 및 회로 기판(MB)의 일 단들에 각각 연결되는 연성 회로 기판을 통해 연결될 수 있다.
케이스(EDC)는 표시 패널(DP) 아래 배치되어, 표시 패널(DP)을 수용할 수 있다. 케이스(EDC)는 상대적으로 높은 강성을 갖는 유리, 플라스틱 또는 금속 물질을 포함할 수 있다. 케이스(EDC)는 외부로부터 가해지는 충격을 흡수하거나, 표시 패널(DP)로 침투하는 이물질/수분 등을 방지하여 표시 패널(DP)을 보호할 수 있다.
한편, 일 실시예에 따른 표시 장치(DD)는 표시 패널(DP) 상에 배치되며 외부에서 인가되는 외부 입력을 감지하는 입력 감지층을 더 포함할 수 있다. 입력 감지층은 외부에서 제공되는 힘, 압력, 온도, 광 등과 같은 다양한 형태의 외부 입력을 감지할 수 있다. 예를 들어, 입력 감지층은 표시 장치(DD)의 외부에서 제공되는 사용자의 신체나 펜에 의한 접촉 또는 표시 장치(DD)에 근접하게 인가되는 입력(예를 들어, 호버링) 등을 감지할 수 있다.
또한, 표시 장치(DD)는 표시 패널(DP)을 동작시키기 위한 다양한 기능성 모듈들을 포함하는 전자 모듈, 표시 장치(DD)에 필요한 전원을 공급하는 전원 공급 모듈을 더 포함할 수 있다. 예를 들어, 표시 장치(DD)는 전자 모듈의 일 예로 카메라 모듈을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 패널(DP)의 평면도이다.
도 2를 참조하면, 표시 패널(DP)은 복수의 화소들(PX, 이하 화소들(PX)로 칭함), 화소들(PX)에 전기적으로 연결된 복수의 신호 라인들, 스캔 구동부(SDV), 데이터 구동부(DDV), 발광 제어부(EDV), 및 검사 회로(TSC)를 포함할 수 있다.
화소들(PX)은 표시 영역(DA)에 배치될 수 있다. 화소들(PX) 각각은 후술할 발광 소자, 발광 소자에 연결된 복수의 트랜지스터(예를 들어, 스위칭 트랜지스터, 구동 트랜지스터 등) 및 커패시터로 구성되는 화소 구동 회로를 포함할 수 있다. 화소들(PX) 각각은 화소(PX)에 인가되는 전기적 신호에 대응하여 광을 발광할 수 있다.
스캔 구동부(SDV), 데이터 구동부(DDV), 발광 제어부(EDV), 및 검사 회로(TSC) 각각은 표시 패널(DP)의 비표시 영역(NDA)에 배치될 수 있다. 스캔 구동부(SDV) 및 발광 제어부(EDV)는 각각 표시 패널(DP)의 장변들에 인접하는 비표시 영역(NDA)에 배치될 수 있다. 다만, 이에 특별히 제한되는 것은 아니다. 예를 들어, 스캔 구동부(SDV), 및 발광 제어부(EDV)의 적어도 일부는 표시 영역(DA)에 배치될 수도 있다.
데이터 구동부(DDV)는 표시 패널(DP)의 단변에 인접하는 비표시 영역(NDA)에 배치될 수 있다. 데이터 구동부(DDV)는 구동칩으로 정의되는 집적 회로 칩 형태로 제공되어, 표시 패널(DP)의 비표시 영역(NDA)에 실장될 수 있다. 그러나 이에 한정되지 않고, 데이터 구동부(DDV)는 표시 패널(DP)에 연결되는 별도의 연성 회로 기판에 실장되어 표시 패널(DP)에 전기적으로 연결될 수도 있다.
검사 회로(TSC)는 표시 영역(DA)과 데이터 구동부(DDV) 사이에 제공될 수 있다. 검사 회로(TSC)의 위치는 일 예일뿐 도시된 위치에 제한되는 것은 아니다. 예를 들어, 검사 회로(TSC)는 데이터 구동부(DDV)를 사이에 두고 표시 영역(DA)과 이격될 수도 있다.
복수의 신호 라인들은 스캔 라인들(SL), 데이터 라인들(DL), 발광 제어 라인들(EL), 제1 및 제2 제어 라인들(CSL1, CSL2), 및 전원 라인을 포함할 수 있다. 화소들(PX) 각각은 스캔 라인들(SL) 중 대응하는 스캔 라인과 데이터 라인들(DL) 중 대응하는 데이터 라인에 연결될 수 있다. 한편, 이에 한정되지 않고, 화소들(PX)의 화소 구동 회로의 구성에 따라 더 많은 종류의 신호 라인이 표시 패널(DP)에 구비될 수 있다.
도 2는 스캔 라인들(SL) 중 하나의 스캔 라인(SL)과 발광 제어 라인들(EL) 중 하나의 발광 제어 라인(EL)을 예시적으로 도시하였다. 스캔 라인(SL)은 제1 방향(DR1)으로 연장되어 스캔 구동부(SDV)에 연결될 수 있다. 스캔 라인(SL)은 복수로 제공되어, 제2 방향(DR2)을 따라 배열될 수 있다. 발광 제어 라인(EL)은 제1 방향(DR1)으로 연장되어 발광 제어부(EDV)에 연결될 수 있다. 발광 제어 라인(EL)은 복수로 제공되어, 제2 방향(DR2)을 따라 배열될 수 있다. 별도로 도시하지 않았지만, 전원 라인은 비표시 영역(NDA)에 배치되어 도전 라인을 통해 화소들(PX)에 연결될 수 있다. 전원 라인은 화소들(PX)에 기준 전압을 제공할 수 있다.
데이터 라인들(DL)은 제2 방향(DR2)으로 연장되어 제1 방향(DR1)을 따라 배열될 수 있다. 데이터 라인들(DL)은 제1 그룹(G1, G1-1), 제2 그룹(G2, G2-1) 및 제3 그룹(G3)으로 구분될 수 있다. 제1 그룹(G1), 제2 그룹(G2), 제3 그룹(G3), 제2 그룹(G2-1), 및 제1 그룹(G1-1)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다. 제3 그룹(G3)을 기준으로 제1 및 제2 그룹들(G1, G2)과 제2 및 제1 그룹들(G2-1, G1-1)은 서로 대칭된 형상을 가질 수 있다. 본 발명의 일 실시예에서, 제3 그룹(G3)은 생략될 수 있고, 이 경우, 제1 및 제2 그룹들(G1, G2)과 제2 및 제1 그룹들(G2-1, G1-1)은 소정의 기준선을 기준으로 선 대칭된 형상을 가질 수 있다. 본 발명의 일 실시예에서, 제2 및 제1 그룹들(G2-1, G1-1)은 생략될 수도 있다.
제1 그룹(G1)은 복수의 제1 데이터 라인들(DL11 내지 DL1x)을 포함하고, 제2 그룹(G2)은 복수의 제2 데이터 라인들(DL21 내지 DL2y)을 포함하고, 제3 그룹(G3)은 복수의 제3 데이터 라인들(DL31 내지 DL3z)을 포함할 수 있다. 복수의 제1 데이터 라인들(DL11 내지 DL1x)은 표시 영역(DA)에 배치되며, 제1 방향(DR1)으로 순차적으로 배열될 수 있다. 제2 데이터 라인들(DL21 내지 DL2y)은 표시 영역(DA)에 배치되며, 제1 방향(DR1)으로 순차적으로 배열될 수 있다. 제3 데이터 라인들(DL31 내지 DL3z)은 표시 영역(DA)에 배치되며, 제1 방향(DR1)으로 순차적으로 배열될 수 있다.
제1 연결 라인들(CL11 내지 CL1x)은 비표시 영역(NDA)에 배치되며, 제1 데이터 라인들(DL11 내지 DL1x)과 각각 전기적으로 연결될 수 있다. 제1 연결 라인들(CL11 내지 CL1x)의 배열 방향은 전기적으로 연결된 제1 데이터 라인들(DL11 내지 DL1x)의 배열 방향과 정반대일 수 있다. 제2 연결 라인들(CL21 내지 CL2y)은 비표시 영역(NDA)에 배치되며, 제2 데이터 라인들(DL21 내지 DL2y)과 각각 전기적으로 연결될 수 있다. 제2 연결 라인들(CL21 내지 CL2y)의 배열 방향은 제2 데이터 라인들(DL21 내지 DL2y)의 배열 방향과 동일할 수 있다. 제3 연결 라인들(CL31 내지 CL3z)은 비표시 영역(NDA)에 배치되며, 제3 데이터 라인들(DL31 내지 DL3z)과 각각 전기적으로 연결될 수 있다. 제1 연결 라인들(CL11 내지 CL1x)과 제2 연결 라인들(CL21 내지 CL2y)은 하나씩 교대로 반복되어 배열될 수 있다. 제3 연결 라인들(CL31 내지 CL3z)은 서로 인접하며, 제1 방향(DR1)으로 이격되어 배열될 수 있다.
제1 연결 라인들(CL11 내지 CL1x), 제2 연결 라인들(CL21 내지 CL2y), 및 제3 연결 라인들(CL31 내지 CL3z)이 배치된 비표시 영역(NDA)의 일부분은 도 1b에 도시된 것과 같이 벤딩될 수 있다. 이 경우, 벤딩에 의한 불량이 발생될 수 있고, 검사 회로(TSC)를 이용하여 벤딩 영역에 배치된 제1 연결 라인들(CL11 내지 CL1x), 제2 연결 라인들(CL21 내지 CL2y), 및 제3 연결 라인들(CL31 내지 CL3z)에서의 불량 발생 여부를 검출할 수 있다. 특히, 표시 패널(DP)이 제1 연결 라인들(CL11 내지 CL1x)과 제2 연결 라인들(CL21 내지 CL2y)은 하나씩 교대로 반복되어 배열되는 구조에 가짐에 따라, 검사 회로(TSC)는 서로 인접한 제1 연결 라인과 제2 연결 라인 사이에 불량을 검출할 수 있는 구조가 적용될 수 있다. 따라서, 표시 패널(DP)에 대한 불량 검출 정확도가 향상될 수 있으며, 불량 검출 시, 리페어 공정과 같은 후속 공정이 진행되기 때문에 표시 장치(DD, 도 1a 참조)의 제조 수율이 향상될 수 있다.
표시 패널(DP)은 제1 데이터 라인들(DL11 내지 DL1x)과 제1 연결 라인들(CL11 내지 CL1x) 사이에 연결된 복수의 중간 연결 라인들(CML11 내지 CML1x)을 더 포함할 수 있다. 복수의 중간 연결 라인들(CML11 내지 CML1x)의 일부분은 표시 영역(DA)에 배치될 수 있다. 즉, 제1 데이터 라인들(DL11 내지 DL1x)로부터 연장된 팬아웃 라인들의 일부분이 표시 영역(DA) 내에 배치된 구조로 이해될 수 있다. 이 경우, 제1 데이터 라인들(DL11 내지 DL1x)을 데이터 구동부(DDV)에 연결시키기 위해 요구되는 비표시 영역(NDA) 내의 라인 배치 영역의 면적이 감소될 수 있다. 즉, 표시 영역(DA)과 데이터 구동부(DDV) 사이의 영역에 대응되는 하부의 비표시 영역(NDA)의 면적이 감소될 수 있고, 이에 따라, 표시 패널(DP)의 데드 스페이스의 면적이 감소될 수 있다.
패드들(PD)은 비표시 영역(NDA)의 하단에 인접하게 제1 방향(DR1)을 따라 배열될 수 있다. 패드들(PD)은 데이터 구동부(DDV) 보다 표시 패널(DP)의 하단에 더 인접하게 배치될 수 있다. 패드들(PD)은 전술한 도 1b의 회로 기판(MB)에 연결되는 부분일 수 있다. 패드들(PD)은 각각 데이터 라인들(DL), 제1 제어 라인(CSL1) 및 제2 제어 라인(CSL2)에 전기적으로 연결될 수 있다. 별도로 도시하지 않았지만, 표시 패널(DP)의 전원 라인은 패드들(PD) 중 대응하는 패드(PD)에 전기적으로 연결될 수 있다.
제1 제어 라인(CSL1)은 스캔 구동부(SDV)에 연결될 수 있다. 제2 제어 라인(CSL2)은 발광 제어부(EDV)에 연결될 수 있다.
스캔 구동부(SDV)는 스캔 제어 신호에 응답하여 복수의 스캔 신호들을 생성할 수 있다. 스캔 신호들은 스캔 라인들(SL)을 통해 화소들(PX)에 인가될 수 있다. 데이터 구동부(DDV)는 데이터 제어 신호에 응답하여 영상 신호들에 대응하는 복수의 데이터 전압들을 생성할 수 있다. 데이터 전압들은 데이터 라인들(DL)을 통해 화소들(PX)에 인가될 수 있다. 발광 제어부(EDV)는 발광 제어 신호에 응답하여 복수의 발광 신호들을 생성할 수 있다. 발광 신호들은 발광 제어 라인들(EL)을 통해 화소들(PX)에 인가될 수 있다.
화소들(PX)은 스캔 신호들에 응답하여 데이터 전압들을 제공받을 수 있다. 화소들(PX)은 발광 신호들에 응답하여 데이터 전압들에 대응하는 휘도의 광을 발광함으로써 영상을 표시할 수 있다. 화소들(PX)의 발광 시간은 발광 신호들에 의해 제어될 수 있다. 따라서, 표시 패널(DP)은 화소들(PX)에 의해 표시 영역(DA)을 통해 영상을 출력할 수 있다.
도 3a는 본 발명의 일 실시예에 따른 표시 패널(DP)의 확대 평면도이다.
도 2 및 도 3a를 참조하면, 제1 그룹(G1)의 제1 데이터 라인들(DL1-1, DL1-2, DL1-3, DL1-4), 제2 그룹(G2)의 제2 데이터 라인들(DL2-1, DL2-2, DL2-3, DL2-4), 제1 연결 라인들(CL1-1, CL1-2, CL1-3, CL1-4), 제2 연결 라인들(CL2-1, CL2-2, CL2-3, CL2-4), 및 중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)이 예시적으로 도시되었다.
제1 데이터 라인들(DL1-1, DL1-2, DL1-3, DL1-4) 각각은 제1-1 데이터 라인(DL1-1), 제1-2 데이터 라인(DL1-2), 제1-3 데이터 라인(DL1-3), 및 제1-4 데이터 라인(DL1-4)으로 지칭될 수 있다. 제2 데이터 라인들(DL2-1, DL2-2, DL2-3, DL2-4) 각각은 제2-1 데이터 라인(DL2-1), 제2-2 데이터 라인(DL2-2), 제2-3 데이터 라인(DL2-3), 및 제2-4 데이터 라인(DL2-4)으로 지칭될 수 있다. 제1 연결 라인들(CL1-1, CL1-2, CL1-3, CL1-4) 각각은 제1-1 연결 라인(CL1-1), 제1-2 연결 라인(CL1-2), 제1-3 연결 라인(CL1-3), 및 제1-4 연결 라인(CL1-4)으로 지칭될 수 있다. 제2 연결 라인들(CL2-1, CL2-2, CL2-3, CL2-4) 각각은 제2-1 연결 라인(CL2-1), 제2-2 연결 라인(CL2-2), 제2-3 연결 라인(CL2-3), 및 제2-4 연결 라인(CL2-4)으로 지칭될 수 있다.
복수의 화소들(PX, 도 2 참조)은 제1 색 화소들(PX1), 제2 색 화소들(PX2a, PX2b), 및 제3 색 화소들(PX3)을 포함할 수 있다. 표시 영역(DA, 도 2 참조) 내에서 제1 색 화소(PX1), 제2 색 화소(PX2a), 제3 색 화소(PX3), 및 제2 색 화소(PX2b)가 제1 방향(DR1)을 따라 순차적으로 반복되어 배열될 수 있다. 또한, 제1 색 화소(PX1) 및 제3 색 화소(PX3)가 제2 방향(DR2)을 따라 순차적으로 반복되어 배열되고, 제2 색 화소(PX2a) 및 제2 색 화소(PX2b)가 제2 방향(DR2)을 따라 순차적으로 반복되어 배열될 수 있다. 제1 색 화소(PX1)는 적색 화소, 제2 색 화소(PX2a, PX2b)는 녹색 화소, 제3 색 화소(PX3)는 청색 화소일 수 있다.
제1-1 데이터 라인(DL1-1), 제1-3 데이터 라인(DL1-3), 제2-1 데이터 라인(DL2-1), 및 제2-3 데이터 라인(DL2-3) 각각에는 제1 색 화소(PX1) 및 제3 색 화소(PX3)가 연결될 수 있다. 제1-2 데이터 라인(DL1-2), 제1-4 데이터 라인(DL1-4), 제2-2 데이터 라인(DL2-2), 및 제2-4 데이터 라인(DL2-4) 각각에는 제2 색 화소들(PX2a, PX2b)이 연결될 수 있다.
중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)은 제1 중간 연결 라인(CML1-1), 제2 중간 연결 라인(CML1-2), 제3 중간 연결 라인(CML1-3), 및 제4 중간 연결 라인(CML1-4)로 지칭될 수 있다. 제1 중간 연결 라인(CML1-1)은 제1-1 연결 라인(CL1-1)과 제1-1 데이터 라인(DL1-1) 사이에 연결되고, 제2 중간 연결 라인(CML1-2)은 제1-2 연결 라인(CL1-2)과 제1-2 데이터 라인(DL1-2) 사이에 연결되고, 제3 중간 연결 라인(CML1-3)은 제1-3 연결 라인(CL1-3)과 제1-3 데이터 라인(DL1-3) 사이에 연결되고, 제4 중간 연결 라인(CML1-4)은 제1-4 연결 라인(CL1-4)과 제1-4 데이터 라인(DL1-4) 사이에 연결될 수 있다.
제2-1 연결 라인(CL2-1), 제1-4 연결 라인(CL1-4), 제2-2 연결 라인(CL2-2), 제1-3 연결 라인(CL1-3), 제2-3 연결 라인(CL2-3), 제1-2 연결 라인(CL1-2), 제2-4 연결 라인(CL2-4), 및 제1-1 연결 라인(CL1-1)은 제1 방향(DR1)을 따라 순차적으로 배열될 수 있다.
제2 그룹(G2)과 제3 그룹(G3, 도 2 참조)은 표시 영역(DA) 내에서 중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)과 중첩하는지 여부에 따라 구분될 수 있다. 예를 들어, 제2 그룹(G2)은 중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)과 중첩하고, 제3 그룹(G3)은 중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)과 비중첩할 수 있다.
중간 연결 라인들(CML1-1, CML1-2, CML1-3, CML1-4)이 표시 영역(DA)에 배치됨에 따라 제1 그룹(G1)이 배치된 표시 영역(DA) 아래의 비표시 영역(NDA)에는 연결 라인들이 배치되지 않을 수 있다. 따라서, 제1 그룹(G1)이 배치된 표시 영역(DA) 아래의 비표시 영역(NDA)의 면적이 감소될 수 있고, 이에 따라, 표시 패널(DP, 도 2 참조)의 데드 스페이스의 면적이 감소될 수 있다.
제1 중간 연결 라인(CML1-1), 제2 중간 연결 라인(CML1-2), 제3 중간 연결 라인(CML1-3), 및 제4 중간 연결 라인(CML1-4)은 서로 비중첩할 수 있다. 따라서, 제1 중간 연결 라인(CML1-1), 제2 중간 연결 라인(CML1-2), 제3 중간 연결 라인(CML1-3), 및 제4 중간 연결 라인(CML1-4)은 동일한 층 상에 배치될 수 있다. 따라서, 제1 중간 연결 라인(CML1-1), 제2 중간 연결 라인(CML1-2), 제3 중간 연결 라인(CML1-3), 및 제4 중간 연결 라인(CML1-4)을 형성하기 위한 공정이 비교적 단순화될 수 있다.
도 3b는 본 발명의 일 실시예에 따른 표시 패널(DP)의 확대 평면도이다. 도 3b를 설명함에 있어서, 도 3a와 구분되는 특징에 대해 설명된다.
도 2 및 도 3b를 참조하면, 제1 그룹(G1)의 제1 데이터 라인들(DL1-1, DL1-2, DL1-3, DL1-4), 제2 그룹(G2)의 제2 데이터 라인들(DL2-1, DL2-2, DL2-3, DL2-4), 제1 연결 라인들(CL1-1, CL1-2, CL1-3, CL1-4), 제2 연결 라인들(CL2-1, CL2-2, CL2-3, CL2-4), 및 중간 연결 라인들(CML1-1a, CML1-2a, CML1-3a, CML1-4a)이 예시적으로 도시되었다.
중간 연결 라인들(CML1-1a, CML1-2a, CML1-3a, CML1-4a)은 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)로 지칭될 수 있다. 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)의 길이 차이는 소정의 기준 이하일 수 있다. 즉, 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)의 길이 편차를 감소시키기 위해 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)은 서로 중첩하는 구조를 가질 수 있다.
본 발명의 일 실시예에서, 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)의 길이는 서로 실질적으로 동일할 수 있고, 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)은 서로 실질적으로 동일한 저항을 가질 수 있다. 따라서, 제1 중간 연결 라인(CML1-1a), 제2 중간 연결 라인(CML1-2a), 제3 중간 연결 라인(CML1-3a), 및 제4 중간 연결 라인(CML1-4a)의 저항 차이가 감소되기 때문에, 저항 차이에 따른 데이터 신호의 지연 편차가 감소될 수 있다.
도 4는 본 발명의 일 실시예에 따른 화소(PXij)의 등가회로도이다.
도 4를 참조하면, 복수의 화소들(PX, 도 2 참조) 중 하나의 화소(PXij)의 등가 회로도가 예시적으로 도시된다. 복수의 화소들(PX) 각각은 동일한 회로 구조를 가지므로, 화소(PXij)에 대한 회로 구조의 설명으로 나머지 화소들(PX)에 대한 구체적인 설명은 생략한다.
화소(PXij)는 복수의 신호 라인들과 전기적으로 연결될 수 있다. 화소(PXij)는 i번째 데이터 라인(DLi), j번째 스캔 라인(SLj), j-1번째 스캔 라인(SLj-1), j번째 발광 제어 라인(ELj), 제1 전원 라인(PL1), 제2 전원 라인(PL2), 및 초기화 전원 라인(VIL)에 접속될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 화소(PXij)는 다양한 신호 라인들에 추가로 연결될 수도 있으며, 도시된 신호 라인들 중 일부가 생략될 수도 있다.
화소(PXij)는 발광 소자(ED) 및 화소 구동 회로(PDC)를 포함한다. 발광 소자(ED)는 발광 다이오드일 수 있다. 본 발명의 일 예로, 발광 소자(ED)는 유기 발광층을 포함하는 유기발광 다이오드일 수 있으나, 이에 특별히 제한되는 것은 아니다. 화소 구동 회로(PDC)는 데이터 신호에 대응하여 발광 소자(ED)에 흐르는 전류량을 제어할 수 있다. 발광 소자(ED)는 화소 구동 회로(PDC)로부터 제공되는 전류량에 대응하여 소정의 휘도로 발광할 수 있다. 제1 전원 전압(ELVDD)의 레벨은 제2 전원 전압(ELVSS)의 레벨보다 높게 설정될 수 있다.
화소 구동 회로(PDC)는 제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7) 그리고 하나의 커패시터(CP)를 포함할 수 있다. 본 발명에 따른 화소 구동 회로(PDC)의 구성은 도 4에 도시된 실시예에 제한되지 않는다. 도 4에 도시된 화소 구동 회로(PDC)는 하나의 예시에 불과하고 화소 구동 회로(PDC)의 구성은 변형되어 실시될 수 있다.
제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)은 저온 폴리 실리콘(low-temperature polycrystalline silicon, LTPS) 반도체층을 갖는 트랜지스터일 수 있다. 하지만, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7) 중 적어도 일부는 LTPS 트랜지스터이고, 다른 일부는 산화물 반도체층을 갖는 산화물 반도체 트랜지스터일 수 있다. 또는, 제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)은 산화물 반도체 트랜지스터일 수 있다.
제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)은 P-타입 박막트랜지스터일 수 있으나, 이에 특별히 제한되는 것은 아니다. 예를 들어, 제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7)은 모두 N-타입 박막트랜지스이거나, 제1 내지 제7 화소 트랜지스터들(PT1, PT2, PT3, PT4, PT5, PT6, PT7) 중 일부는 P-타입 박막트랜지스터이고, 다른 일부는 N-타입 박막트랜지스터일 수 있다.
제1 트랜지스터(PT1)의 제1 전극은 제5 트랜지스터(PT5)를 경유하여 제1 전원 라인(PL1)에 연결될 수 있다. 제1 전원 라인(PL1)은 제1 전원 전압(ELVDD)이 제공되는 라인일 수 있다. 제1 트랜지스터(PT1)의 제2 전극은 제6 트랜지스터(PT6)를 경유하여 발광 소자(ED)의 제1 전극(또는, 애노드)에 접속된다. 제1 트랜지스터(PT1)는 본 명세서 내에서 구동 트랜지스터로 명칭 될 수 있다.
제1 트랜지스터(PT1)는 제1 트랜지스터(PT1)의 제어 전극에 인가되는 전압에 대응하여 발광 소자(ED)에 흐르는 전류량을 제어할 수 있다.
제2 트랜지스터(PT2)는 데이터 라인(DLi)과 제1 트랜지스터(PT1)의 제1 전극 사이에 접속된다. 그리고, 제2 트랜지스터(PT2)의 제어 전극은 j번째 스캔 라인(SLj)에 접속된다. j번째 스캔 라인(SLj)으로 j번째 스캔 신호가 제공될 때 제2 트랜지스터(PT2)는 턴-온되어 데이터 라인(DLi)과 제1 트랜지스터(PT1)의 제1 전극을 전기적으로 접속시킨다.
제3 트랜지스터(PT3)는 제1 트랜지스터(PT1)의 제2 전극과 제1 트랜지스터(PT1)의 제어 전극 사이에 접속된다. 제3 트랜지스터(PT3)의 제어 전극은 j번째 스캔 라인(SLj) 에 접속된다. j번째 스캔 라인(SLj)으로 j번째 스캔 신호가 제공될 때 제3 트랜지스터(PT3)는 턴-온되어 제1 트랜지스터(PT1)의 제2 전극과 제1 트랜지스터(PT1)의 제어 전극을 전기적으로 접속시킨다. 따라서, 제3 트랜지스터(PT3)가 턴-온될 때 제1 트랜지스터(PT1)는 다이오드 형태로 접속된다.
제4 트랜지스터(PT4)는 노드(ND)와 초기화 전원 라인(VIL) 사이에 접속된다. 그리고, 제4 트랜지스터(PT4)의 제어 전극은 j-1번째 스캔 라인(SLj-1)에 접속된다. 노드(ND)는 제4 트랜지스터(PT4)와 제1 트랜지스터(PT1)의 제어 전극이 접속되는 노드일 수 있다. j-1번째 스캔 라인(SLj-1)으로 j-1번째 스캔신호가 제공될 때 제4 트랜지스터(PT4)는 턴-온되어 노드(ND)로 초기화 전압(Vint)을 제공한다.
제5 트랜지스터(PT5)는 제1 전원 라인(PL1)과 제1 트랜지스터(PT1)의 제1 전극 사이에 접속된다. 제6 트랜지스터(PT6)는 제1 트랜지스터(PT1)의 제2 전극과 발광 소자(ED)의 제1 전극 사이에 접속된다. 제5 트랜지스터(PT5)의 제어 전극과 제6 트랜지스터(PT6)의 제어 전극은 j번째 발광 제어 라인(ELj)에 접속된다.
제7 트랜지스터(PT7)는 초기화 전원 라인(VIL)과 발광 소자(ED)의 제1 전극 사이에 접속된다. 그리고, 제7 트랜지스터(PT7)의 제어 전극은 j-1번째 스캔 라인(SLj-1)에 접속된다. 제7 트랜지스터(PT7)는 화소(PXij)의 블랙 표현 능력을 향상시킬 수 있다. j-1번째 스캔 라인(SL j-1)으로 j-1번째 스캔신호가 제공되면, 제7 트랜지스터(PT7)가 턴-온되어 발광 소자(ED)의 기생 커패시터(미도시)가 방전된다. 그러면, 블랙 휘도 구현 시 제1 트랜지스터(PT1)로부터의 누설전류에 의하여 발광 소자(ED)가 발광하지 않게 되고, 이에 따라 블랙 표현 능력이 향상될 수 있다.
도 4에서는 제7 트랜지스터(PT7)의 제어 전극이 j-1번째 스캔 라인(SLj-1)에 접속되는 것으로 도시되었지만, 본 발명이 이에 한정되지는 않는다. 본 발명의 다른 실시예에서, 제7 트랜지스터(PT7)의 제어 전극은 j+1번째 스캔 라인 또는 j번째 스캔 라인(SLj)에 접속될 수 있다.
커패시터(CP)는 제1 전원 라인(PL1)과 노드(ND) 사이에 연결된다. 커패시터(CP)는 데이터 신호에 대응되는 전압을 저장한다. 제5 트랜지스터(PT5) 및 제6 트랜지스터(PT6)가 턴-온 될 때, 커패시터(CP)에 저장된 전압에 따라 제1 트랜지스터(PT1)에 흐르는 전류량이 결정될 수 있다.
발광 소자(ED)는 제6 트랜지스터(PT6)와 제2 전원 라인(PL2)에 전기적으로 연결될 수 있다. 발광 소자(ED)는 제2 전원 라인(PL2)을 통해 제2 전원 전압(ELVSS)을 수신할 수 있다.
발광 소자(ED)는 제6 트랜지스터(PT6)를 통해 전달된 신호와 제2 전원 라인(PL2)을 통해 수신된 제2 전원 전압(ELVSS) 사이의 차이에 대응하는 전압으로 발광할 수 있다.
도 5a는 본 발명의 일 실시예에 따른 검사 회로(TSC)의 일부분을 도시한 회로도이다. 도 5b는 본 발명의 일 실시예에 따른 검사 회로(TSC)의 일부분을 도시한 회로도이다.
도 5a는 제1 그룹(G1) 및 제2 그룹(G2)에 연결된 검사 회로(TSC)의 일부분을 도시한 것이고, 도 5b는 제3 그룹(G3)에 연결된 검사 회로(TSC)일 일부분을 도시한 것이다.
도 5a 및 도 5b를 참조하면, 검사 회로(TSC)는 제1 검사 라인(TL1)으로 제공되는 제1 검사 신호(TGR1)에 의해 제어되는 제1 트랜지스터들(T1), 제2 검사 라인(TL2)으로 제공되는 제2 검사 신호(TGR2)에 의해 제어되는 제2 트랜지스터들(T2), 제3 검사 라인(TL3)으로 제공되는 제3 검사 신호(TGB1)에 의해 제어되는 제3 트랜지스터들(T3), 제4 검사 라인(TL4)으로 제공되는 제4 검사 신호(TGB2)에 의해 제어되는 제4 트랜지스터들(T4), 제5 검사 라인(TL5)으로 제공되는 제5 검사 신호(TGG1)에 의해 제어되는 제5 트랜지스터들(T5), 및 제6 검사 라인(TL6)으로 제공되는 제6 검사 신호(TGG2)에 의해 제어되는 제6 트랜지스터들(T6)을 포함할 수 있다.
도 5b를 참조하면, 제3 그룹(G3)의 제3 데이터 라인들(DL3-1, DL3-2, DL3-3, DL3-4)이 도시되었다. 제3 데이터 라인들(DL3-1, DL3-2, DL3-3, DL3-4) 각각은 제3-1 데이터 라인(DL3-1), 제3-2 데이터 라인(DL3-2), 제3-3 데이터 라인(DL3-3), 및 제3-4 데이터 라인(DL3-4)으로 지칭될 수 있다.
도 5a 및 도 5b를 참조하면, 제1-1 데이터 라인(DL1-1) 및 제1-3 데이터 라인(DL1-3)은 제2 트랜지스터들(T2)에 전기적으로 각각 연결 및 제4 트랜지스터들(T4)에 전기적으로 각각 연결될 수 있다. 즉, 제1-1 데이터 라인(DL1-1)은 하나의 제2 트랜지스터(T2) 및 하나의 제4 트랜지스터(T4)에 전기적으로 연결되고, 제1-3 데이터 라인(DL1-3)은 하나의 제2 트랜지스터(T2) 및 하나의 제4 트랜지스터(T4)에 전기적으로 연결될 수 있다. 제2-1 데이터 라인(DL2-1), 제2-3 데이터 라인(DL2-3), 제3-1 데이터 라인(DL3-1) 및 제3-3 데이터 라인(DL3-3)은 제1 트랜지스터들(T1)에 전기적으로 각각 연결 및 제3 트랜지스터들(T3)에 전기적으로 각각 연결될 수 있다. 제1-2 데이터 라인(DL1-2), 제2-2 데이터 라인(DL2-2), 및 제3-2 데이터 라인(DL3-2)은 제5 트랜지스터들(T5)에 전기적으로 각각 연결되고, 제1-4 데이터 라인(DL1-4), 제2-4 데이터 라인(DL2-4), 및 제3-4 데이터 라인(DL3-4)은 제6 트랜지스터들(T6)에 전기적으로 각각 연결될 수 있다.
검사 회로(TSC)는 제1 점등 전압(DC_R)이 제공되는 제1 전압 라인(DCV1), 제2 점등 전압(DC_B)이 제공되는 제2 전압 라인(DCV2), 및 제3 점등 전압(DC_G)이 제공되는 제3 전압 라인(DCV3)을 더 포함할 수 있다.
제1 트랜지스터들(T1), 제2 트랜지스터들(T2), 제3 트랜지스터들(T3) 및 제4 트랜지스터들(T4) 각각은 제1 전압 라인(DCV1) 또는 제2 전압 라인(DCV2)에 연결될 수 있다. 제5 트랜지스터들(T5) 및 제6 트랜지스터들(T6)은 제3 전압 라인(DCV3)에 연결될 수 있다.
예를 들어, 제1-1 데이터 라인(DL1-1)에 연결된 제2 트랜지스터(T2)는 제1 전압 라인(DCV1)에 연결되고, 제1-1 데이터 라인(DL1-1)에 연결된 제4 트랜지스터(T4)는 제2 전압 라인(DCV2)에 연결되고, 제1-2 데이터 라인(DL1-2)에 연결된 제5 트랜지스터(T5)는 제3 전압 라인(DCV3)에 연결되고, 제1-3 데이터 라인(DL1-3)에 연결된 제2 트랜지스터(T2)는 제2 전압 라인(DCV2)에 연결되고, 제1-3 데이터 라인(DL1-3)에 연결된 제4 트랜지스터(T4)는 제1 전압 라인(DCV1)에 연결되고, 제1-4 데이터 라인(DL1-4)에 연결된 제6 트랜지스터(T6)는 제3 전압 라인(DCV3)에 연결될 수 있다.
제2-1 데이터 라인(DL2-1)에 연결된 제1 트랜지스터(T1)는 제1 전압 라인(DCV1)에 연결되고, 제2-1 데이터 라인(DL2-1)에 연결된 제3 트랜지스터(T3)는 제2 전압 라인(DCV2)에 연결되고, 제2-2 데이터 라인(DL2-2)에 연결된 제5 트랜지스터(T5)는 제3 전압 라인(DCV3)에 연결되고, 제2-3 데이터 라인(DL2-3)에 연결된 제1 트랜지스터(T1)는 제2 전압 라인(DCV2)에 연결되고, 제2-3 데이터 라인(DL2-3)에 연결된 제3 트랜지스터(T3)는 제1 전압 라인(DCV1)에 연결되고, 제2-4 데이터 라인(DL2-4)에 연결된 제6 트랜지스터(T6)는 제3 전압 라인(DCV3)에 연결될 수 있다.
제3-1 데이터 라인(DL3-1)에 연결된 제1 트랜지스터(T1)는 제1 전압 라인(DCV1)에 연결되고, 제3-1 데이터 라인(DL3-1)에 연결된 제3 트랜지스터(T3)는 제2 전압 라인(DCV2)에 연결되고, 제3-2 데이터 라인(DL3-2)에 연결된 제5 트랜지스터(T5)는 제3 전압 라인(DCV3)에 연결되고, 제3-3 데이터 라인(DL3-3)에 연결된 제1 트랜지스터(T1)는 제2 전압 라인(DCV2)에 연결되고, 제3-3 데이터 라인(DL3-3)에 연결된 제3 트랜지스터(T3)는 제1 전압 라인(DCV1)에 연결되고, 제3-4 데이터 라인(DL3-4)에 연결된 제6 트랜지스터(T6)는 제3 전압 라인(DCV3)에 연결될 수 있다.
검사 회로(TSC)는 제7 검사 라인(DFL1)으로 제공되는 제7 검사 신호(DGA)에 의해 제어되는 제7 트랜지스터들(DFT1), 제8 검사 라인(DFL2)으로 제공되는 제8 검사 신호(DGB)에 의해 제어되는 제8 트랜지스터들(DFT2), 제9 검사 라인(DFL3)으로 제공되는 제9 검사 신호(DGC)에 의해 제어되는 제9 트랜지스터들(DFT3), 및 제10 검사 라인(DFL4)으로 제공되는 제10 검사 신호(DGD)에 의해 제어되는 제10 트랜지스터들(DFT4)을 더 포함할 수 있다.
제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4)은 여러 검사 단계에서 활용될 수 있다. 예를 들어, 테스트 패드(TPD)를 통해 인가되는 사전 점등 테스트 전압을 데이터 라인들(DL, 도 2 참조)로 선택적으로 제공하는 데 이용될 수 있다. 제1-1 데이터 라인(DL1-1), 제2-1 데이터 라인(DL2-1), 및 제3-1 데이터 라인(DL3-1)은 제7 트랜지스터들(DFT1)에 전기적으로 각각 연결될 수 있고, 제1-2 데이터 라인(DL1-2), 제2-2 데이터 라인(DL2-2), 및 제3-2 데이터 라인(DL3-2)은 제8 트랜지스터들(DFT2)에 전기적으로 각각 연결될 수 있고, 제1-3 데이터 라인(DL1-3), 제2-3 데이터 라인(DL2-3), 및 제3-3 데이터 라인(DL3-3)은 제9 트랜지스터들(DFT3)에 전기적으로 각각 연결될 수 있고, 제1-4 데이터 라인(DL1-4), 제2-4 데이터 라인(DL2-4), 및 제3-4 데이터 라인(DL3-4)은 제10 트랜지스터들(DFT4)에 전기적으로 각각 연결될 수 있다.
검사 회로(TSC)는 크랙 검사 신호(MCD)를 수신하는 크랙 검사 제어 라인(ML) 및 크랙 검출 전압(VGH)을 수신하는 크랙 검출 라인(VGL)을 더 포함할 수 있다. 또한, 검사 회로(TSC)는 크랙 검사 신호(MCD)에 의해 제어되며, 크랙 검출 라인(VHL)에 연결된 크랙 검사용 트랜지스터들(MT)을 더 포함할 수 있다. 제1-2 데이터 라인(DL1-2), 제1-4 데이터 라인(DL1-4), 제2-2 데이터 라인(DL2-2), 제2-4 데이터 라인(DL2-4), 제3-2 데이터 라인(DL3-2), 및 제3-4 데이터 라인(DL3-4)은 크랙 검사용 트랜지스터들(MT)에 전기적으로 각각 연결될 수 있다.
크랙 검출 라인(VGL)은 비표시 영역(NDA, 도 2 참조)을 영역을 경유할 수 있다. 예를 들어, 크랙 검출 라인(VGL)은 표시 영역(DA, 도 2 참조)의 적어도 일부를 둘러싸는 형상을 가질 수 있다. 크랙 검사 제어 라인(ML), 크랙 검사용 트랜지스터들(MT), 및 크랙 검출 라인(VGL)을 이용하여 표시 패널(DP, 도 2 참조)의 표시 영역(DA, 도 2 참조)의 주변에 발생된 크랙을 검출하기 위한 검사가 수행될 수 있다.
검사 회로(TSC)는 추가 검사 신호(SG)를 수신하는 추가 검사 제어 라인(ATL) 및 제3 점등 전압(DC_G)을 수신하는 제3 전압 라인(DCV3a)을 더 포함할 수 있다. 또한, 검사 회로(TSC)는 추가 검사 신호(SG)에 의해 제어되며, 제3 전압 라인(DCV3a)에 연결된 추가 검사 트랜지스터들(ST)을 더 포함할 수 있다. 제1-1 데이터 라인(DL1-1), 제1-3 데이터 라인(DL1-3), 제2-1 데이터 라인(DL2-1), 제2-3 데이터 라인(DL2-3), 제3-1 데이터 라인(DL3-1), 및 제3-3 데이터 라인(DL3-3)은 추가 검사 트랜지스터들(ST)에 전기적으로 각각 연결될 수 있다. 제3 전압 라인(DCV3a)은 제3 전압 라인(DCV3)과 동일한 전압을 수신할 수 있다. 따라서, 추가 검사 트랜지스터들(ST), 제5 트랜지스터들(T5), 및 제6 트랜지스터들(T6)이 활성화되어, 표시 패널(DP, 도 2 참조)에 포함된 화소들(PX, 도 2 참조) 전체에 동일한 전압이 제공될 수 있다.
도 6은 본 발명의 일 실시예에 따른 검사 동작을 설명하기 위한 타이밍도이다.
도 5a, 도 5b, 및 도 6을 참조하면, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4), 크랙 검사용 트랜지스터들(MT), 및 추가 검사 트랜지스터들(ST)은 P-타입 박막트랜지스터일 수 있다. 따라서, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4), 크랙 검사용 트랜지스터들(MT), 및 추가 검사 트랜지스터들(ST)로 제공되는 신호들 각각이 로우 레벨일 때, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4), 크랙 검사용 트랜지스터들(MT), 및 추가 검사 트랜지스터들(ST)은 활성화(또는, 턴-온)될 수 있고, 상기 신호들 각각이 하이 레벨일 때, 제1 내지 제6 트랜지스터들(T1, T2, T3, T4, T5, T6), 제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4), 크랙 검사용 트랜지스터들(MT), 및 추가 검사 트랜지스터들(ST)은 비활성화(또는 턴-오프)될 수 있다.
표시 패널(DP, 도 2 참조)에 대한 제1 검사가 진행될 때, 크랙 검사 신호(MCD), 제2 검사 신호(TGR2), 제3 검사 신호(TGB1), 추가 검사 신호(SG), 제7 내지 제10 검사 신호들(DGA, DGB, DGC, DGD)는 하이 레벨을 갖고, 제1 검사 신호(TGR1), 제4 검사 신호(TGB2), 제5 검사 신호(TGG1), 및 제6 검사 신호(TGG2)는 로우 레벨을 가질 수 있다. 따라서, 크랙 검사용 트랜지스터들(MT), 제2 및 제3 트랜지스터들(T2, T3), 추가 검사 트랜지스터들(ST), 및 제7 내지 제10 트랜지스터들(DFT1, DFT2, DFT3, DFT4)은 턴-오프되고, 제1, 제4, 제5, 및 제6 트랜지스터들(T1, T4, T5, T6)은 턴-온될 수 있다. 또한, 제1 전압 라인(DCV1)에는 발광 전압이 제공되고, 제2 전압 라인(DCV2) 및 제3 전압 라인(DCV3)에는 비발광 전압이 제공될 수 있다. 즉, 제1 점등 전압(DC_R)의 전압 레벨은 발광 전압 레벨을 갖고, 제2 점등 전압(DC_B) 및 제3 점등 전압(DC_G)의 전압 레벨은 비발광 전압 레벨을 가질 수 있다.
표시 패널(DP, 도 2 참조)에 대한 제1 검사가 진행될 때, 제2-1 연결 라인(CL2-1), 제1-3 연결 라인(CL1-3), 및 제3-1 연결 라인(CL3-1)으로 제1 점등 전압(DC_R)이 제공될 수 있고, 제2-3 연결 라인(CL2-3), 제1-1 연결 라인(CL1-1), 및 제3-2 연결 라인(CL3-2)으로 제2 점등 전압(DC_B)이 제공될 수 있고, 제1-4 연결 라인(CL1-4), 제2-2 연결 라인(CL2-2), 제1-2 연결 라인(CL1-2), 제2-4 연결 라인(CL2-4), 제3-2 연결 라인(CL3-2), 및 제3-4 연결 라인(CL3-4)으로 제3 점등 전압(DC_G)이 제공될 수 있다. 따라서, 정상 상태에서, 제2-1 연결 라인(CL2-1), 제1-3 연결 라인(CL1-3), 및 제3-1 연결 라인(CL3-1)에 전기적으로 연결된 화소들이 발광되고, 나머지 화소들은 비발광될 수 있다.
도 5a에 도시된 연결 라인들(CL2-1, CL1-4, CL2-2, CL1-3, CL2-3, CL1-2, CL2-4, 및 CL1-1)은 비표시 영역(NDA, 도 2 참조) 내에서 제1 방향(DR1)으로 반복하여 배열될 수 있고, 도 5b에 도시된 연결 라인들(CL3-1, CL3-2, CL3-3, CL3-4)은 비표시 영역(NDA, 도 2 참조) 내에서 제1 방향(DR1)으로 반복하여 배열될 수 있다.
도 5a를 참조하면, 연결 라인들(CL2-1, CL1-4, CL2-2, CL1-3, CL2-3, CL1-2, CL2-4, 및 CL1-1) 중 서로 가장 인접한 두 개의 연결 라인들 중 일부는 서로 동일한 색의 광을 제공하는 화소들에 각각 연결될 수 있다. 예를 들어, 제1-3 연결 라인(CL1-3)과 제2-3 연결 라인(CL2-3)에는 제3 색 화소들(PX3)이 각각 연결될 수 있다. 또한, 연결 라인들(CL2-1, CL1-4, CL2-2, CL1-3, CL2-3, CL1-2, CL2-4, 및 CL1-1)이 반복 배열되기 때문에, 제1-1 연결 라인(CL1-1)과 다음 반복되는 단위의 제2-1 연결 라인(CL2-1)에는 제1 색 화소들(PX1)이 각각 연결될 수 있다.
본 발명의 일 실시예에 따르면, 제1 그룹(G1)에 포함된 제1 데이터 라인들(DL11 내지 DL1x, 도 2 참조)에 연결된 제1 색 화소(PX1)의 발광은 제2 검사 신호(TGR2)에 의해 제어되는 제2 트랜지스터(T2)에 의해 제어되고, 제2 그룹(G2)에 포함된 제2 데이터 라인들(DL21 내지 DL2y, 도 2 참조)에 연결된 제1 색 화소(PX1)의 발광은 제1 검사 신호(TGR1)에 의해 제어되는 제1 트랜지스터(T1)에 의해 제어될 수 있다. 따라서, 제1-1 연결 라인(CL1-1)과 제2-1 연결 라인(CL2-1)에는 다른 타이밍에 제1 점등 전압(DC_R)이 제공되도록 제어될 수 있다.
도 5a에 도시된 바와 같이, 제2-1 연결 라인(CL2-1)으로 제1 점등 전압(DC_R)이 제공될 때, 제1-1 연결 라인(CL1-1)에는 제1 점등 전압(DC_R)이 제공되지 않을 수 있다. 따라서, 제2-1 연결 라인(CL2-1)에 연결된 제1 색 화소(PX1)가 발광할 때, 제1-1 연결 라인(CL1-1)에 연결된 제1 색 화소(PX1)가 발광하는 경우, 제2-1 연결 라인(CL2-1)과 제1-1 연결 라인(CL1-1) 사이에 단락 불량이 발생되었음을 검출할 수 있다. 따라서, 표시 패널(DP, 도 2 참조)에 대한 불량 검출 정확도가 향상될 수 있으며, 불량 검출 시, 리페어 공정과 같은 후속 공정이 진행되기 때문에 표시 장치(DD, 도 1a 참조)의 제조 수율이 향상될 수 있다.
본 발명의 일 실시예에 따르면, 제1 그룹(G1)에 포함된 제1 데이터 라인들(DL11 내지 DL1x, 도 2 참조)에 연결된 제3 색 화소(PX3)의 발광은 제4 검사 신호(TGB2)에 의해 제어되는 제4 트랜지스터(T4)에 의해 제어되고, 제2 그룹(G2)에 포함된 제2 데이터 라인들(DL21 내지 DL2y, 도 2 참조)에 연결된 제3 색 화소(PX3)의 발광은 제3 검사 신호(TGB1)에 의해 제어되는 제3 트랜지스터(T3)에 의해 제어될 수 있다. 따라서, 제1-3 연결 라인(CL1-3)과 제2-3 연결 라인(CL2-3)에는 다른 타이밍에 제1 점등 전압(DC_R)이 제공되도록 제어될 수 있다.
도 5a에 도시된 바와 같이, 제1-3 연결 라인(CL1-3)으로 제1 점등 전압(DC_R)이 제공될 때, 제2-3 연결 라인(CL2-3)에는 제1 점등 전압(DC_R)이 제공되지 않을 수 있다. 따라서, 제1-3 연결 라인(CL1-3)에 연결된 제3 화소(PX3)가 발광할 때, 제2-3 연결 라인(CL2-3)에 연결된 제3 색 화소(PX3)가 발광하는 경우, 제2-3 연결 라인(CL2-3)과 제1-3 연결 라인(CL1-3) 사이에 단락 불량이 발생되었음을 검출할 수 있다.
도 5b를 참조하면, 연결 라인들(CL3-1, CL3-2, CL3-3, CL3-4) 중 서로 가장 인접한 두 개의 연결 라인들에 각각 연결된 화소들은 서로 다른 색의 광을 제공할 수 있다. 따라서, 라인들 사이의 단락 불량을 검출하기 위해, 제3-1 연결 라인(CL3-1)에 연결된 제1 색 화소(PX1)가 턴-온되었을 때, 제3-2 연결 라인(CL3-2)에 연결된 제2 색 화소(PX2a) 또는 제3-4 연결 라인에 연결된 제2 색 화소가 턴-온된 경우, 라인들 사이의 단락 불량이 발생되었음을 검출할 수 있다.
도 7a는 본 발명의 일 실시예에 따른 검사 회로(TSC)의 일부분을 도시한 회로도이다. 도 7b는 본 발명의 일 실시예에 따른 검사 회로(TSC)의 일부분을 도시한 회로도이다. 도 8은 본 발명의 일 실시예에 따른 검사 동작을 설명하기 위한 타이밍도이다.
도 7a, 도 7b, 및 도 8을 참조하면, 표시 패널(DP, 도 2 참조)에 대한 제2 검사가 진행될 때, 크랙 검사 신호(MCD), 제2 검사 신호(TGR2), 제3 검사 신호(TGB1), 제5 검사 신호(TGG1), 추가 검사 신호(SG), 제9 및 제10 검사 신호들(DGC, DGD)은 하이 레벨을 갖고, 제1 검사 신호(TGR1), 제4 검사 신호(TGB2), 제6 검사 신호(TGG2), 및 제7 및 제8 검사 신호들(DGA, DGB)은 로우 레벨을 가질 수 있다. 따라서, 크랙 검사용 트랜지스터들(MT), 제2, 제3, 및 제5 트랜지스터들(T2, T3, T5), 추가 검사 트랜지스터들(ST), 및 제9 및 제10 트랜지스터들(DFT3, DFT4)은 턴-오프되고, 제1, 제4, 및 제6 트랜지스터들(T1, T4, T6), 및 제7 및 제8 트랜지스터들(DFT1, DFT2)은 턴-온될 수 있다. 또한, 제1 전압 라인(DCV1) 및 제2 전압 라인(DCV2)에는 비발광 전압이 제공되고, 제3 전압 라인(DCV3)에는 발광 전압이 제공될 수 있다. 즉, 제3 점등 전압(DC_G)의 전압 레벨은 발광 전압 레벨을 갖고, 제1 점등 전압(DC_R) 및 제2 점등 전압(DC_B)의 전압 레벨은 비발광 전압 레벨을 가질 수 있다.
도 7a를 참조하면, 연결 라인들(CL2-1, CL1-4, CL2-2, CL1-3, CL2-3, CL1-2, CL2-4, 및 CL1-1) 중 서로 가장 인접한 두 개의 연결 라인들 중 일부는 서로 동일한 색의 광을 제공하는 화소들에 각각 연결될 수 있다. 예를 들어, 제1-4 연결 라인(CL1-4)과 제2-2 연결 라인(CL2-2)에는 제2 색 화소들(PX2b, PX2a)이 각각 연결될 수 있다. 또한, 제1-2 연결 라인(CL1-2)과 제2-4 연결 라인(CL2-4)에는 제2 색 화소들(PX2a, PX2b)이 각각 연결될 수 있다. 도 7b를 참조하면, 연결 라인들(CL3-1, CL3-2, CL3-3, CL3-4) 중 서로 가장 인접한 두 개의 연결 라인들에 각각 연결된 화소들은 서로 다른 색의 광을 제공할 수 있다.
제1 내지 제3 그룹들(G1, G2, G3)에 포함된 제2 색 화소들(PX2a)은 제5 검사 신호(TGG1)에 의해 제어되는 제5 트랜지스터들(T5)에 각각 연결될 수 있고, 제1 내지 제3 그룹들(G1, G2, G3)에 포함된 제2 색 화소들(PX2b)은 제6 검사 신호(TGG2)에 의해 제어되는 제6 트랜지스터들(T6)에 각각 연결될 수 있다. 제1-4 연결 라인(CL1-4)과 제2-2 연결 라인(CL2-2)에는 다른 타이밍에 제3 점등 전압(DC_G)이 제공될 수 있다. 또한, 제1-2 연결 라인(CL1-2)과 제2-4 연결 라인(CL2-4)에는 다른 타이밍에 제3 점등 전압(DC_G)이 제공될 수 있다.
표시 패널(DP)에 대한 제2 검사가 진행될 때, 제1-2 데이터 라인(DL1-2)에는 제2 전압 라인(DCV2)으로 제공된 비발광 전압인 제2 점등 전압(DC_B)이 제7 트랜지스터(DFT1) 및 제8 트랜지스터(DFT2)를 통해 제공될 수 있다. 또한, 제2-2 데이터 라인(DL2-2)에는 제1 전압 라인(DCV1)으로 제공된 비발광 전압인 제1 점등 전압(DC_R)이 제7 트랜지스터(DFT1) 및 제8 트랜지스터(DFT2)를 통해 제공될 수 있다. 제3-2 데이터 라인(DL3-2)에는 제1 전압 라인(DCV1)으로 제공된 비발광 전압인 제1 점등 전압(DC_R)이 제7 트랜지스터(DFT1) 및 제8 트랜지스터(DFT2)를 통해 제공될 수 있다.
도 7a를 참조하면, 제1-4 연결 라인(CL1-4)에 연결된 제2 색 화소(PX2b)가 발광할 때, 제2-1 연결 라인(CL2-1)에 연결된 제1 색 화소(PX1) 및 제2-2 연결 라인(CL2-2)에 연결된 제2 색 화소(PX2a) 중 적어도 하나가 발광하는 경우, 연결 라인들 사이의 단락 불량이 발생되었음을 검출할 수 있다. 또한, 제2-4 연결 라인(CL2-4)에 연결된 제2 색 화소(PX2b)가 발광할 때, 제1-1 연결 라인(CL1-1)에 연결된 제1 색 화소(PX1) 및 제1-2 연결 라인(CL1-2)에 연결된 제2 색 화소(PX2a) 중 적어도 하나가 발광하는 경우, 연결 라인들 사이의 단락 불량이 발생되었음을 검출할 수 있다.
도 7b를 참조하면, 제3-4 연결 라인(CL3-4)에 연결된 제2 색 화소(PX2b)가 발광될 때, 제3-3 연결 라인(CL3-3)에 연결된 제3 색 화소(PX3) 또는 다음 반복되는 단위의 제3-1 연결 라인에 연결된 제1 색 화소(PX1)가 발광하는 경우, 연결 라인들 사이의 단락 불량이 발생되었음을 검출할 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
TSC: 검사 회로
DL11 내지 DL1x: 제1 데이터 라인들
CL11 내지CL1x: 제1 연결 라인들
CML1-1, CML1-2, CML1-3, CML1-4: 중간 연결 라인들
DL21 내지 DL2y: 제2 데이터 라인들
CL21 내지CL2y: 제2 연결 라인들
T1, T2, T3, T4, T5, T6: 제1 내지 제6 트랜지스터들
TGR1, TGR2, TGB1, TGB2, TGG1, TGG2: 제1 내지 제6 검사 신호들
TL1, TL2, TL3, TL4, TL5, TL6: 제1 내지 제6 검사 라인들

Claims (20)

  1. 표시 영역 및 및 비표시 영역을 포함하는 표시 패널; 및
    상기 비표시 영역에 배치된 검사 회로를 포함하고,
    상기 표시 패널은,
    상기 표시 영역에 순차적으로 배열된 복수의 제1 데이터 라인들;
    상기 비표시 영역에 배치되며 상기 복수의 제1 데이터 라인들과 각각 전기적으로 연결되는 복수의 제1 연결 라인들;
    상기 표시 영역에 순차적으로 배열된 복수의 제2 데이터 라인들; 및
    상기 비표시 영역에 배치되며 상기 복수의 제2 데이터 라인들과 각각 전기적으로 연결되는 복수의 제2 연결 라인들을 포함하고,
    상기 복수의 제1 연결 라인들과 상기 복수의 제2 연결 라인들은 하나씩 교대로 반복되어 배열되고,
    상기 검사 회로는,
    제1 검사 라인으로 제공되는 제1 검사 신호에 의해 제어되는 복수의 제1 트랜지스터들, 제2 검사 라인으로 제공되는 제2 검사 신호에 의해 제어되는 복수의 제2 트랜지스터들, 제3 검사 라인으로 제공되는 제3 검사 신호에 의해 제어되는 복수의 제3 트랜지스터들, 제4 검사 라인으로 제공되는 제4 검사 신호에 의해 제어되는 복수의 제4 트랜지스터들, 제5 검사 라인으로 제공되는 제5 검사 신호에 의해 제어되는 복수의 제5 트랜지스터들, 및 제6 검사 라인으로 제공되는 제6 검사 신호에 의해 제어되는 복수의 제6 트랜지스터들을 포함하고,
    상기 복수의 제1 데이터 라인들은 순차적으로 배열된 제1-1 데이터 라인, 제1-2 데이터 라인, 제1-3 데이터 라인, 및 제1-4 데이터 라인을 포함하고,
    상기 복수의 제2 데이터 라인들은 순차적으로 배열된 제2-1 데이터 라인, 제2-2 데이터 라인, 제2-3 데이터 라인, 및 제2-4 데이터 라인을 포함하고,
    상기 제1-1 데이터 라인 및 상기 제1-3 데이터 라인은 상기 복수의 제2 트랜지스터들에 전기적으로 각각 연결, 및 상기 복수의 제4 트랜지스터들에 전기적으로 각각 연결되고, 상기 제2-1 데이터 라인 및 상기 제2-3 데이터 라인은 상기 복수의 제1 트랜지스터들에 전기적으로 각각 연결, 및 상기 복수의 제3 트랜지스터들에 전기적으로 각각 연결되고, 상기 제1-2 데이터 라인 및 상기 제2-2 데이터 라인은 상기 복수의 제5 트랜지스터들에 전기적으로 각각 연결되고, 상기 제1-4 데이터 라인 및 상기 제2-4 데이터 라인 각각은 상기 복수의 제6 트랜지스터들에 전기적으로 각각 연결된 표시 장치.
  2. 제1 항에 있어서,
    상기 표시 패널은 상기 복수의 제1 데이터 라인들과 상기 복수의 제1 연결 라인들 사이에 연결된 복수의 중간 연결 라인들을 포함하고, 상기 복수의 중간 연결 라인들은 상기 표시 영역에 배치된 표시 장치.
  3. 제1 항에 있어서,
    상기 복수의 제1 연결 라인들은 상기 제1-1 데이터 라인에 전기적으로 연결된 제1-1 연결 라인, 상기 제1-2 데이터 라인에 전기적으로 연결된 제1-2 연결 라인, 상기 제1-3 데이터 라인에 전기적으로 연결된 제1-3 연결 라인, 및 상기 제1-4 데이터 라인에 전기적으로 연결된 제1-4 연결 라인을 포함하고,
    상기 제1-4 연결 라인, 상기 제1-3 연결 라인, 상기 제1-2 연결 라인, 상기 제1-1 연결 라인이 순차적으로 배열된 표시 장치.
  4. 제1 항에 있어서,
    상기 표시 패널은 제1 색 화소, 제2 색 화소, 및 제3 색 화소를 더 포함하고,
    상기 제1-1 데이터 라인, 상기 제1-3 데이터 라인, 상기 제2-1 데이터 라인, 및 상기 제2-3 데이터 라인 각각에는 상기 제1 색 화소 및 상기 제3 색 화소가 연결되고,
    상기 제1-2 데이터 라인, 상기 제1-4 데이터 라인, 상기 제2-2 데이터 라인, 및 상기 제2-4 데이터 라인 각각에는 상기 제2 색 화소가 연결되는 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 색 화소는 적색 화소, 상기 제2 색 화소는 녹색 화소, 상기 제3 색 화소는 청색 화소인 표시 장치.
  6. 제1 항에 있어서,
    상기 검사 회로는,
    제1 점등 전압이 제공되는 제1 전압 라인;
    제2 점등 전압이 제공되는 제2 전압 라인; 및
    제3 점등 전압이 제공되는 제3 전압 라인을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 복수의 제1 트랜지스터들 및 상기 복수의 제2 트랜지스터들 각각은 상기 제1 전압 라인 또는 제2 전압 라인에 연결되고,
    상기 복수의 제3 트랜지스터들 및 상기 복수의 제4 트랜지스터들 각각은 상기 제1 전압 라인 또는 상기 제2 전압 라인에 연결되고,
    상기 복수의 제5 트랜지스터들 및 상기 복수의 제6 트랜지스터들은 상기 제3 전압 라인에 연결된 표시 장치.
  8. 제7 항에 있어서,
    상기 복수의 제1 트랜지스터들 중 상기 제2-1 데이터 라인에 연결된 상기 제1 트랜지스터는 상기 제1 전압 라인에 연결되고,
    상기 복수의 제3 트랜지스터들 중 상기 제2-1 데이터 라인에 연결된 상기 제3 트랜지스터는 상기 제2 전압 라인에 연결되고,
    상기 복수의 제5 트랜지스터들 중 상기 제2-2 데이터 라인에 연결된 상기 제5 트랜지스터는 상기 제3 전압 라인에 연결되고,
    상기 복수의 제1 트랜지스터들 중 상기 제2-3 데이터 라인에 연결된 상기 제1 트랜지스터는 상기 제2 전압 라인에 연결되고,
    상기 복수의 제3 트랜지스터들 중 상기 제2-3 데이터 라인에 연결된 상기 제3 트랜지스터는 상기 제1 전압 라인에 연결되고,
    상기 복수의 제6 트랜지스터들 중 상기 제2-4 데이터 라인에 연결된 상기 제6 트랜지스터는 상기 제3 전압 라인에 연결된 표시 장치.
  9. 제8 항에 있어서,
    상기 복수의 제2 트랜지스터들 중 상기 제1-1 데이터 라인에 연결된 상기 제2 트랜지스터는 상기 제1 전압 라인에 연결되고,
    상기 복수의 제4 트랜지스터들 중 상기 제1-1 데이터 라인에 연결된 상기 제4 트랜지스터는 상기 제2 전압 라인에 연결되고,
    상기 복수의 제5 트랜지스터들 중 상기 제1-2 데이터 라인에 연결된 상기 제5 트랜지스터는 상기 제3 전압 라인에 연결되고,
    상기 복수의 제2 트랜지스터들 중 상기 제1-3 데이터 라인에 연결된 상기 제2 트랜지스터는 상기 제2 전압 라인에 연결되고,
    상기 복수의 제4 트랜지스터들 중 상기 제1-3 데이터 라인에 연결된 상기 제4 트랜지스터는 상기 제1 전압 라인에 연결되고,
    상기 복수의 제6 트랜지스터들 중 상기 제1-4 데이터 라인에 연결된 상기 제6 트랜지스터는 상기 제3 전압 라인에 연결된 표시 장치.
  10. 제9 항에 있어서,
    상기 표시 패널에 대한 검사가 진행될 때, 상기 제1 전압 라인에는 발광 전압이 제공되고, 상기 제2 전압 라인 및 상기 제3 전압 라인에는 비발광 전압이 제공되는 표시 장치.
  11. 제10 항에 있어서,
    상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제1 트랜지스터들, 상기 복수의 제4 트랜지스터들, 상기 복수의 제5 트랜지스터들, 및 상기 복수의 제6 트랜지스터들은 턴-온되고, 상기 복수의 제2 트랜지스터들, 및 상기 복수의 제3 트랜지스터들은 턴-오프되는 표시 장치.
  12. 제9 항에 있어서,
    상기 표시 패널에 대한 검사가 진행될 때, 상기 제1 전압 라인 및 상기 제2 전압 라인에는 비발광 전압이 제공되고, 상기 제3 전압 라인에는 발광 전압이 제공되는 표시 장치.
  13. 제12 항에 있어서,
    상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제1 트랜지스터들, 상기 복수의 제4 트랜지스터들, 및 상기 복수의 제6 트랜지스터들은 턴-온되고, 상기 복수의 제2 트랜지스터들, 상기 복수의 제3 트랜지스터들, 및 상기 복수의 제5 트랜지스터들은 턴-오프되는 표시 장치.
  14. 제13 항에 있어서,
    상기 검사 회로는 제7 검사 라인으로 제공되는 제7 검사 신호에 의해 제어되는 복수의 제7 트랜지스터들, 제8 검사 라인으로 제공되는 제8 검사 신호에 의해 제어되는 복수의 제8 트랜지스터들, 제9 검사 라인으로 제공되는 제9 검사 신호에 의해 제어되는 복수의 제9 트랜지스터들, 및 제10 검사 라인으로 제공되는 제10 검사 신호에 의해 제어되는 복수의 제10 트랜지스터들을 더 포함하고,
    상기 복수의 제7 트랜지스터들은 상기 제1-1 데이터 라인 및 상기 제2-1 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제8 트랜지스터들은 상기 제1-2 데이터 라인 및 상기 제2-2 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제9 트랜지스터들은 상기 제1-3 데이터 라인 및 상기 제2-3 데이터 라인에 전기적으로 각각 연결되고, 상기 복수의 제10 트랜지스터들은 상기 제1-4 데이터 라인 및 상기 제2-4 데이터 라인에 전기적으로 각각 연결된 표시 장치.
  15. 제14 항에 있어서,
    상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 복수의 제7 트랜지스터들, 및 상기 복수의 제8 트랜지스터들은 턴-온되고, 상기 복수의 제9 트랜지스터들, 및 상기 복수의 제10 트랜지스터들은 턴-오프되는 표시 장치.
  16. 제15 항에 있어서,
    상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 제1-2 데이터 라인에는 상기 제2 전압 라인으로 제공된 상기 비발광 전압이 상기 복수의 제7 트랜지스터들 중 상기 제1-1 데이터 라인에 전기적으로 연결된 제7 트랜지스터 및 상기 복수의 제8 트랜지스터들 중 상기 제1-2 데이터 라인에 전기적으로 연결된 제8 트랜지스터를 통해 제공되고,
    상기 표시 패널에 대한 상기 검사가 진행될 때, 상기 제2-2 데이터 라인에는 상기 제1 전압 라인으로 제공된 상기 비발광 전압이 상기 복수의 제7 트랜지스터들 중 상기 제2-1 데이터 라인에 전기적으로 연결된 제7 트랜지스터 및 상기 복수의 제8 트랜지스터들 중 상기 제2-2 데이터 라인에 전기적으로 연결된 제8 트랜지스터를 통해 제공되는 표시 장치.
  17. 표시 영역 및 및 비표시 영역을 포함하는 표시 패널; 및
    상기 비표시 영역에 배치되며 복수의 트랜지스터들을 포함하는 검사 회로를 포함하고,
    상기 표시 패널은,
    복수의 제1 색 화소들, 복수의 제2 색 화소들, 및 복수의 제3 색 화소들을 포함하는 복수의 화소들;
    상기 표시 영역에 제1 방향을 따라 순차적으로 배열된 복수의 제1 데이터 라인들;
    상기 비표시 영역에 배치되며 상기 복수의 제1 데이터 라인들과 각각 전기적으로 연결되며, 상기 제1 방향과 정반대의 방향을 따라 배열된 복수의 제1 연결 라인들;
    상기 표시 영역에 상기 제1 방향을 따라 순차적으로 배열된 복수의 제2 데이터 라인들; 및
    상기 비표시 영역에 배치되며 상기 복수의 제2 데이터 라인들과 각각 전기적으로 연결되며, 상기 제1 방향을 따라 배열된 복수의 제2 연결 라인들을 포함하고,
    상기 복수의 제1 색 화소들 중 상기 복수의 제1 데이터 라인들에 연결된 복수의 제1 색 화소들과 상기 복수의 제2 데이터 라인들에 연결된 복수의 제1 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호에 의해 제어되는 복수의 제1 트랜지스터들 및 복수의 제2 트랜지스터들에 전기적으로 각각 연결되고,
    상기 복수의 제3 색 화소들 중 상기 복수의 제1 데이터 라인들에 연결된 복수의 제3 색 화소들과 상기 복수의 제2 데이터 라인들에 연결된 복수의 제3 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호에 의해 제어되는 복수의 제3 트랜지스터들 및 복수의 제4 트랜지스터들에 전기적으로 각각 연결된 표시 장치.
  18. 제17 항에 있어서,
    상기 복수의 제2 색 화소들 중 일부 복수의 제2 색 화소들 및 나머지 복수의 제2 색 화소들은 상기 복수의 트랜지스터들 중 서로 다른 검사 신호들에 의해 제어되는 복수의 제5 트랜지스터들 및 복수의 제6 트랜지스터들에 전기적으로 각각 연결된 표시 장치.
  19. 제17 항에 있어서,
    상기 복수의 제1 데이터 라인들은 순차적으로 배열된 제1-1 데이터 라인, 제1-2 데이터 라인, 제1-3 데이터 라인, 및 제1-4 데이터 라인을 포함하고,
    상기 복수의 제2 데이터 라인들은 순차적으로 배열된 제2-1 데이터 라인, 제2-2 데이터 라인, 제2-3 데이터 라인, 및 제2-4 데이터 라인을 포함하고,
    상기 복수의 제1 연결 라인들은 상기 제1-1 데이터 라인에 전기적으로 연결된 제1-1 연결 라인, 상기 제1-2 데이터 라인에 전기적으로 연결된 제1-2 연결 라인, 상기 제1-3 데이터 라인에 전기적으로 연결된 제1-3 연결 라인, 및 상기 제1-4 데이터 라인에 전기적으로 연결된 제1-4 연결 라인을 포함하고,
    상기 제1-4 연결 라인, 상기 제1-3 연결 라인, 상기 제1-2 연결 라인, 상기 제1-1 연결 라인이 순차적으로 배열된 표시 장치.
  20. 제17 항에 있어서,
    상기 표시 패널은 상기 복수의 제1 데이터 라인들과 상기 복수의 제1 연결 라인들 사이에 연결된 복수의 중간 연결 라인들을 포함하고, 상기 복수의 중간 연결 라인들은 상기 표시 영역에 배치된 표시 장치.
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