KR20230121198A - 표시 패널 검사 회로 및 이를 포함하는 표시 장치 - Google Patents

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KR20230121198A
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권태훈
김수경
김아영
송화영
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Abstract

표시 장치는 제1 표시 영역의 제1 화소행 및 제1 표시 영역에 제1 방향으로 인접하는 제2 표시 영역의 제1 화소행에 배치되는 복수의 서브 화소들, 및 복수의 서브 화소들 중 제1 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 제1 표시 영역에 제1 방향에 교차하는 제2 방향으로 인접하는 제1 비표시 영역에 제1 방향으로 배열되는 제1 팬아웃 라인들 및 복수의 서브 화소들 중 제2 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 제1 비표시 영역에 제1 팬아웃 라인들과 제1 방향으로 교번적으로 배열되는 제2 팬아웃 라인들을 포함하는 복수의 팬아웃 라인들을 포함하는 표시 패널, 그리고 복수의 팬아웃 라인들에 각각 전기적으로 연결되고, 각각이 제1 검사 전압 또는 제1 검사 전압과 다른 제2 검사 전압을 수신하는 복수의 트랜지스터들을 포함하는 표시 패널 검사 회로를 포함할 수 있다. 복수의 트랜지스터들 중 복수의 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 제1 방향으로 서로 인접하는 제1 팬아웃 라인들 중 하나 및 제2 팬아웃 라인들 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신할 수 있다.

Description

표시 패널 검사 회로 및 이를 포함하는 표시 장치{DISPLAY PANEL TEST CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 패널을 검사하기 위한 표시 패널 검사 회로 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 복수의 화소들을 포함하는 표시 패널 및 표시 패널을 구동하기 위한 표시 패널 구동 회로를 포함할 수 있다. 또한, 표시 장치는 표시 패널을 검사하기 위한 표시 패널 검사 회로를 더 포함할 수 있다.
표시 장치의 제조 과정에서 표시 패널 검사 회로를 이용하여 표시 패널에 대한 오픈-쇼트 검사(예를 들면, 라인의 오픈 및 라인들 간의 쇼트를 검출하기 위한 검사) 등이 수행될 수 있다. 오픈-쇼트 검사는 라인들(예를 들면, 팬아웃 라인들)에 검사 전압들을 인가할 때 표시 패널에 표시되는 영상을 통해 수행될 수 있다. 다만, 라인들 간의 쇼트가 발생하더라도 표시 패널에 표시되는 영상이 정상적인 영상과 동일한 경우에, 라인들 간의 쇼트 불량이 검출되지 않을 수 있다.
본 발명의 일 목적은 표시 패널의 팬아웃 라인들 간의 쇼트 불량을 정확하게 검출하는 표시 패널 검사 장치를 제공하는 것이다.
본 발명의 일 목적은 상기 표시 패널 검사 장치를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 목적이 이와 같은 목적들에 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 장치는 제1 표시 영역의 제1 화소행 및 상기 제1 표시 영역에 제1 방향으로 인접하는 제2 표시 영역의 상기 제1 화소행에 배치되는 복수의 서브 화소들, 및 상기 복수의 서브 화소들 중 상기 제1 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 표시 영역에 상기 제1 방향에 교차하는 제2 방향으로 인접하는 제1 비표시 영역에 상기 제1 방향으로 배열되는 제1 팬아웃 라인들 및 상기 복수의 서브 화소들 중 상기 제2 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 비표시 영역에 상기 제1 팬아웃 라인들과 상기 제1 방향으로 교번적으로 배열되는 제2 팬아웃 라인들을 포함하는 복수의 팬아웃 라인들을 포함하는 표시 패널, 그리고 상기 복수의 팬아웃 라인들에 각각 전기적으로 연결되고, 각각이 제1 검사 전압 또는 상기 제1 검사 전압과 다른 제2 검사 전압을 수신하는 복수의 트랜지스터들을 포함하는 표시 패널 검사 회로를 포함할 수 있다. 상기 복수의 트랜지스터들 중 상기 복수의 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 상기 제1 방향으로 서로 인접하는 상기 제1 팬아웃 라인들 중 하나 및 상기 제2 팬아웃 라인들 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신할 수 있다.
일 실시예에 있어서, 상기 복수의 트랜지스터들은 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제1 적색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제1 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제2 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제3 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 청색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 청색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제3 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제4 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터, 그리고 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제2 적색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 상기 제1 방향의 반대 방향으로 순서대로 배열될 수 있다.
일 실시예에 있어서, 상기 제2 적색 서브 화소, 상기 제3 녹색 서브 화소, 상기 제1 청색 서브 화소, 상기 제1 녹색 서브 화소, 상기 제1 적색 서브 화소, 상기 제2 녹색 서브 화소, 상기 제2 청색 서브 화소, 및 상기 제4 녹색 서브 화소는 상기 제1 방향의 반대 방향으로 순서대로 배열될 수 있다.
일 실시예에 있어서, 상기 복수의 팬아웃 라인들에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 상기 제1 표시 영역은 흑색 라인과 백색 라인이 상기 제1 방향으로 교번적으로 배열되는 영상을 표시할 수 있고, 상기 제2 표시 영역은 마젠타색 라인과 녹색 라인이 상기 제1 방향으로 교번적으로 배열되는 영상을 표시할 수 있다.
일 실시예에 있어서, 상기 제1 검사 전압의 전압 레벨은 상기 제2 검사 전압의 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 상기 제1 검사 전압은 상기 복수의 서브 화소들의 비발광 전압일 수 있고, 상기 제2 검사 전압은 상기 복수의 서브 화소들의 발광 전압일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제8 트랜지스터들 각각의 게이트 단자는 검사 제어 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제8 트랜지스터들은 상기 검사 제어 신호에 응답하여 동시에 턴온될 수 있다.
일 실시예에 있어서, 상기 제1 팬아웃 라인들은 기판 상의 제1 층에 배치될 수 있고, 상기 제2 팬아웃 라인들은 상기 제1 층보다 높은 상기 기판 상의 제2 층에 배치될 수 있다.
일 실시예에 있어서, 상기 제1 팬아웃 라인들은 상기 제1 표시 영역에 배치되는 상기 서브 화소들에 연결되는 제1 데이터 라인들에 직접 연결될 수 있고, 상기 제2 팬아웃 라인들은 상기 제2 표시 영역에 배치되는 상기 서브 화소들에 연결되는 제2 데이터 라인들에 연결 라인들을 통해 연결될 수 있다.
일 실시예에 있어서, 상기 연결 라인들은 상기 제1 방향으로 연장되는 제1 연결 라인들 및 상기 제2 방향으로 연장되는 제2 연결 라인들을 포함할 수 있고, 상기 제1 연결 라인들은 상기 제2 층보다 높은 상기 기판 상의 제3 층에 배치될 수 있으며, 상기 제2 연결 라인들은 상기 제3 층보다 높은 상기 기판 상의 제4 층에 배치될 수 있다.
전술한 본 발명의 일 목적을 달성하기 위하여, 실시예들에 따른 표시 패널 검사 장치는 제1 화소행에 배치되는 복수의 서브 화소들 중 제1 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되는 제1 팬아웃 라인들 및 상기 복수의 서브 화소들 중 상기 제1 표시 영역에 제1 방향으로 인접하는 제2 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 팬아웃 라인들과 상기 제1 방향으로 교번적으로 배열되는 제2 팬아웃 라인들을 포함하는 복수의 팬아웃 라인들에 각각 전기적으로 연결되고, 각각이 제1 검사 전압 또는 상기 제1 검사 전압과 다른 제2 검사 전압을 수신하는 복수의 트랜지스터들을 포함할 수 있다. 상기 복수의 트랜지스터들 중 상기 복수의 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 상기 제1 방향으로 서로 인접하는 상기 제1 팬아웃 라인들 중 하나 및 상기 제2 팬아웃 라인들 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신할 수 있다.
일 실시예에 있어서, 상기 복수의 트랜지스터들은 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제1 적색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제1 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제2 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제3 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 청색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 청색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터, 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제3 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터, 상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제4 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터, 그리고 상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제2 적색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 상기 제1 방향의 반대 방향으로 순서대로 배열될 수 있다.
일 실시예에 있어서, 상기 제2 적색 서브 화소, 상기 제3 녹색 서브 화소, 상기 제1 청색 서브 화소, 상기 제1 녹색 서브 화소, 상기 제1 적색 서브 화소, 상기 제2 녹색 서브 화소, 상기 제2 청색 서브 화소, 및 상기 제4 녹색 서브 화소는 상기 제1 방향의 반대 방향으로 순서대로 배열될 수 있다.
일 실시예에 있어서, 상기 제1 검사 전압의 전압 레벨은 상기 제2 검사 전압의 전압 레벨보다 높을 수 있다.
일 실시예에 있어서, 상기 제1 검사 전압은 상기 복수의 서브 화소들의 비발광 전압일 수 있고, 상기 제2 검사 전압은 상기 복수의 서브 화소들의 발광 전압일 수 있다.
일 실시예에 있어서, 상기 제1 내지 제8 트랜지스터들 각각의 게이트 단자는 검사 제어 신호를 수신할 수 있다.
일 실시예에 있어서, 상기 제1 내지 제8 트랜지스터들은 상기 검사 제어 신호에 응답하여 동시에 턴온될 수 있다.
본 발명의 실시예들에 따른 표시 패널 검사 장치 및 이를 포함하는 표시 장치에 있어서, 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 서로 인접하는 제1 팬아웃 라인 및 제2 팬아웃 라인에 각각 연결되는 트랜지스터들이 서로 다른 검사 전압들을 수신함에 따라, 상기 인접하는 제1 및 제2 팬아웃 라인들 간에 쇼트 불량이 발생하는 경우에 상기 같은 색을 표시하는 서브 화소들에 인가되는 전압들이 변할 수 있고, 이에 따라, 상기 인접하는 제1 및 제2 팬아웃 라인들 간에 쇼트 불량이 검출될 수 있다.
다만, 본 발명의 효과가 전술한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 나타내는 단면도이다.
도 3은 도 1의 A 영역을 나타내는 평면도이다.
도 4는 도 3의 C 영역을 나타내는 평면도이다.
도 5는 도 4의 I-I' 선을 따른 단면도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널 검사 회로를 나타내는 회로도이다.
도 7 및 도 8은 쇼트 불량 및 오픈 불량이 발생하지 않은 표시 패널의 검사를 설명하기 위한 도면들이다.
도 9는 쇼트 불량이 발생한 표시 패널의 검사를 설명하기 위한 도면이다.
도 10은 오픈 불량이 발생한 표시 패널의 검사를 설명하기 위한 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들에 따른 표시 장치 및 표시 패널 검사 회로를 보다 상세하게 설명한다. 첨부된 도면들 상의 동일한 구성 요소들에 대해서는 동일하거나 유사한 참조 부호들을 사용한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1)를 나타내는 평면도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치(1)를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 구동 칩(20), 구동 기판(30), 및 표시 패널 검사 회로(40)를 포함할 수 있다.
표시 패널(10)은 메인 영역(MR), 서브 영역(SR), 및 벤딩 영역(BR)을 포함할 수 있다. 서브 영역(SR)은 메인 영역(MR)으로부터 이격될 수 있다. 벤딩 영역(BR)은 메인 영역(MR)과 서브 영역(SR) 사이에 배치될 수 있다.
벤딩 영역(BR)은 메인 영역(MR)으로부터 연장될 수 있다. 벤딩 영역(BR)의 제1 방향(DR1)으로의 폭은 메인 영역(MR)의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 벤딩 영역(BR)은 곡률을 가지며 제1 방향(DR1)에 교차하는 제3 방향(DR3)의 반대 방향으로 구부러질 수 있다.
서브 영역(SR)은 벤딩 영역(BR)으로부터 연장될 수 있다. 서브 영역(SR)은 메인 영역(MR)과 평행한 방향으로 연장될 수 있다. 서브 영역(SR)은 제3 방향(DR3)으로 메인 영역(MR)에 중첩할 수 있다.
표시 패널(10)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 펜타일 구조를 가지는 복수의 화소들(PX)을 포함할 수 있다. 일 실시예에 있어서, 화소들(PX) 각각은 1 개의 적색 서브 화소, 1 개의 청색 서브 화소, 및 2 개의 녹색 서브 화소들을 포함할 수 있다. 화소들(PX)은 제1 방향(DR1) 및 제1 방향(DR1)과 제3 방향(DR3)에 교차하는 제2 방향(DR2)을 따라 배열될 수 있다. 표시 영역(DA)은 화소들(PX)로부터 방출되는 광을 통해 영상을 표시할 수 있다. 비표시 영역(NDA)은 영상을 표시하지 않을 수 있다.
표시 영역(DA)은 메인 영역(MR)의 중심부에 배치될 수 있다. 비표시 영역(NDA)은 메인 영역(MR)의 가장자리, 벤딩 영역(BR), 및 서브 영역(SR)에 배치될 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1), 제2 표시 영역(DA2), 및 제3 표시 영역(DA3)을 포함할 수 있다. 제3 표시 영역(DA3)은 제1 방향(DR1)으로 표시 영역(DA)의 중심부에 배치될 수 있다. 제2 표시 영역(DA2)은 제1 방향(DR1)으로 표시 영역(DA)의 가장자리에 배치될 수 있다. 제3 표시 영역(DA3)에는 후술하는 연결 라인들(BRS)이 배치되지 않을 수 있다.
제2 표시 영역(DA2)은 제3 표시 영역(DA3)으로부터 제1 방향(DR1)으로 이격되는 제1 부분 및 제3 표시 영역(DA3)으로부터 제1 방향(DR1)의 반대 방향으로 이격되는 제2 부분을 포함할 수 있다. 제1 표시 영역(DA1)은 제1 방향(DR1)으로 제2 표시 영역(DA2)과 제3 표시 영역(DA3) 사이에 배치될 수 있다. 제1 표시 영역(DA1)은 제2 표시 영역(DA2)의 상기 제1 부분과 제3 표시 영역(DA3) 사이에 배치되는 제1 부분 및 제2 표시 영역(DA2)의 상기 제2 부분과 제3 표시 영역(DA3) 사이에 배치되는 제2 부분을 포함할 수 있다. 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에는 연결 라인들(BRS)이 배치될 수 있다.
구동칩(20)은 표시 패널(10)의 서브 영역(SR) 상에 배치될 수 있다. 표시 패널(10)의 서브 영역(SR)에는 복수의 패드들을 포함하는 제1 패드부가 배치될 수 있다. 구동칩(20)은 상기 제1 패드부에 연결될 수 있다. 구동칩(20)은 표시 패널(10)을 구동하기 위한 집적 회로를 포함할 수 있다. 일 실시예에 있어서, 상기 집적 회로는 데이터 전압을 생성하는 데이터 집적 회로일 수 있다.
구동칩(20)은 표시 패널(10)의 서브 영역(SR)에 실장될 수 있다. 일 실시예에 있어서, 구동칩(20)은 이방성 도전 필름을 통해 표시 패널(10)의 서브 영역(SR)에 부착될 수 있다. 다른 실시예에 있어서, 구동칩(20)은 초음파 접합 본딩을 이용하여 표시 패널(10)의 서브 영역(SR)에 부착될 수 있다.
구동 기판(30)은 표시 패널(10)의 서브 영역(SR)의 단부에 연결될 수 있다. 표시 패널(10)의 서브 영역(SR)의 상기 단부에는 복수의 패드들을 포함하는 제2 패드부가 배치될 수 있다. 구동 기판(30)은 상기 제2 패드부에 연결될 수 있다. 일 실시예에 있어서, 구동 기판(30)은 연성 인쇄 회로 기판일 수 있다.
표시 패널 검사 회로(40)는 표시 패널(10)의 메인 영역(MR)의 비표시 영역(NDA)에 실장될 수 있다. 표시 패널 검사 회로(40)는 표시 패널(10)에 대한 오픈-쇼트 검사(예를 들면, 후술하는 팬아웃 라인의 오픈 불량 및 팬아웃 라인들 간의 쇼트 불량을 검출하는 검사)를 수행할 수 있다. 표시 패널 검사 회로(40)에 대해서는 도 6 내지 도 10을 참조하여 후술하도록 한다.
도 3은 도 1의 A 영역을 나타내는 평면도이다. 도 4는 도 3의 C 영역을 나타내는 평면도이다. 도 5는 도 4의 I-I' 선을 따른 단면도이다.
도 1, 도 3, 도 4, 및 도 5를 참조하면, 비표시 영역(NDA)은 제1 비표시 영역(NDA1), 제2 비표시 영역(NDA2), 및 제3 비표시 영역(NDA3)을 포함할 수 있다. 제1 비표시 영역(NDA1)은 제1 표시 영역(DA1)에 제2 방향(DR2)으로 인접할 수 있다. 제2 비표시 영역(NDA2)은 제2 표시 영역(DA2)에 제2 방향(DR2)으로 인접할 수 있다. 제3 비표시 영역(NDA3)은 제3 표시 영역(DA3)에 제2 방향(DR2)으로 인접할 수 있다.
표시 패널(10)은 데이터 라인들(DL), 팬아웃 라인들(FL), 및 연결 라인들(BRS)을 포함할 수 있다.
데이터 라인들(DL)은 표시 영역(DA)에 배치될 수 있다. 데이터 라인들(DL)은 제1 방향(DR1)으로 배열될 수 있고, 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인들(DL)은 제2 방향(DR2)으로 표시 영역(DA)을 가로지를 수 있다. 데이터 라인들(DL)의 제1 단들은 비표시 영역(NDA)에 배치될 수 있다. 데이터 라인들(DL)은 상기 데이터 전압을 전송할 수 있다.
데이터 라인들(DL)은 제1 데이터 라인들(DL1), 제2 데이터 라인들(DL2), 및 제3 데이터 라인들(DL3)을 포함할 수 있다. 제1 데이터 라인들(DL1)은 제1 표시 영역(DA1)에 배치될 수 있다. 제2 데이터 라인들(DL2)은 제2 표시 영역(DA2)에 배치될 수 있다. 제3 데이터 라인들(DL3)은 제3 표시 영역(DA3)에 배치될 수 있다.
팬아웃 라인들(FL)은 비표시 영역(NDA)에 배치될 수 있다. 팬아웃 라인들(FL)은 제1 방향(DR1)으로 배열될 수 있고, 제2 방향(DR2)으로 연장될 수 있다. 팬아웃 라인들(FL)은 서브 영역(SR)으로부터 벤딩 영역(BR)을 통해 메인 영역(MR)으로 연장될 수 있다. 팬아웃 라인들(FL)의 제1 단들은 구동칩(20)에 연결될 수 있다. 팬아웃 라인들(FL)은 구동칩(20)으로부터 상기 데이터 전압을 전송할 수 있다.
팬아웃 라인들(FL)은 제1 팬아웃 라인들(FL1), 제2 팬아웃 라인들(FL2), 및 제3 팬아웃 라인들(FL3)을 포함할 수 있다. 제1 팬아웃 라인들(FL1) 및 제2 팬아웃 라인들(FL2)은 제1 비표시 영역(NDA1)에 배치될 수 있다. 제2 팬아웃 라인들(FL2)은 제1 팬아웃 라인들(FL1)과 제1 방향(DR1)으로 교번적으로 배열될 수 있다. 제3 팬아웃 라인들(FL3)은 제3 비표시 영역(NDA3)에 배치될 수 있다.
제1 팬아웃 라인들(FL1)의 제2 단들은 제1 데이터 라인들(DL1)의 상기 제1 단들에 연결될 수 있다. 따라서, 제1 팬아웃 라인들(FL1)은 제1 데이터 라인들(DL1)에 직접 연결될 수 있다. 제3 팬아웃 라인들(FL3)의 제2 단들은 제3 데이터 라인들(DL3)의 상기 제1 단들에 연결될 수 있다. 따라서, 제3 팬아웃 라인들(FL3)은 제3 데이터 라인들(DL3)에 직접 연결될 수 있다.
연결 라인들(BRS)은 제1 비표시 영역(NDA1)으로부터 표시 영역(DA)을 경유하여 제2 비표시 영역(NDA2)으로 연장될 수 있다. 연결 라인들(BRS)은 제2 팬아웃 라인들(FL2)의 제2 단들과 제2 데이터 라인들(DL2)의 상기 제1 단들을 연결할 수 있다. 따라서, 제2 팬아웃 라인들(FL2)은 제2 데이터 라인들(DL2)에 연결 라인들(BRS)을 통해 연결될 수 있다. 연결 라인들(BRS)은 제2 팬아웃 라인들(FL2)로부터 제2 데이터 라인들(DL2)에 상기 데이터 전압을 전송할 수 있다. 제2 팬아웃 라인들(FL2)은 제1 비표시 영역(NDA1)에 배치될 수 있고, 연결 라인들(BRS)은 표시 영역(DA)을 경유하여 제2 팬아웃 라인들(FL2)과 제2 데이터 라인들(DL2)을 연결할 수 있다. 따라서, 제2 비표시 영역(NDA2)에는 팬아웃 라인들(FL)이 배치되지 않을 수 있고, 이에 따라, 제2 비표시 영역(NDA2)이 감소할 수 있다. 따라서, 표시 패널(10)의 데드 스페이스가 감소할 수 있다.
연결 라인들(BRS)은 제1 연결 라인들(BRS_H) 및 제2 연결 라인들(BRS_V)을 포함할 수 있다. 제1 연결 라인들(BRS_H)은 제1 방향(DR1)으로 연장될 수 있다. 제2 연결 라인들(BRS_V)은 제2 방향(DR2)으로 연장될 수 있다.
표시 패널(10)은 기판(SUB) 및 기판(SUB) 상에 배치되는 복수의 절연층들을 포함할 수 있다. 상기 절연층들은 버퍼층(BUF), 제1 절연층(101), 제2 절연층(102), 제3 절연층(103), 제4 절연층(104), 및 제5 절연층(105)을 포함할 수 있다.
기판(SUB)은 유리, 고분자 수지 등을 포함할 수 있다. 예를 들면, 상기 고분자 수지는 폴리에테르술폰(polyethersulfone), 폴리아릴레이트(polyarylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 셀룰로오스 트리아세테이트(cellulose triacetate), 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등을 포함할 수 있다.
버퍼층(BUF)은 기판(SUB) 상에 배치될 수 있다. 버퍼층(BUF)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 버퍼층(BUF)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 버퍼층(BUF)은 순차적으로 적층되는 실리콘 질화물층 및 실리콘 산화물층을 포함하는 다층 구조를 가질 수 있다.
제1 절연층(101)은 버퍼층(BUF) 상에 배치될 수 있다. 제1 절연층(101)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 제1 절연층(101)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 제1 절연층(101)은 실리콘 산화물층을 포함하는 단층 구조를 가질 수 있다.
제2 절연층(102)은 제1 절연층(101) 상에 배치될 수 있다. 제2 절연층(102)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 제2 절연층(102)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 제2 절연층(102)은 실리콘 질화물층을 포함하는 단층 구조를 가질 수 있다.
제3 절연층(103)은 제2 절연층(102) 상에 배치될 수 있다. 제3 절연층(103)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있다. 제3 절연층(103)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 제3 절연층(103)은 순차적으로 적층되는 실리콘 산화물층 및 실리콘 질화물층을 포함하는 다층 구조를 가질 수 있다.
제4 절연층(104)은 제3 절연층(103) 상에 배치될 수 있다. 제4 절연층(104)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 제4 절연층(104)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 제4 절연층(104)은 폴리이미드(PI)층을 포함하는 단층 구조를 가질 수 있다.
제5 절연층(105)은 제4 절연층(104) 상에 배치될 수 있다. 제5 절연층(105)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다. 제5 절연층(105)은 단층 구조 또는 다층 구조를 가질 수 있다. 일 실시예에 있어서, 제5 절연층(105)은 폴리이미드(PI)층을 포함하는 단층 구조를 가질 수 있다.
제1 팬아웃 라인들(FL1)은 기판(SUB) 상의 제1 층에 배치될 수 있다. 일 실시예에 있어서, 제1 팬아웃 라인들(FL1)은 제1 절연층(101)과 제2 절연층(102) 사이에 배치될 수 있다. 제1 팬아웃 라인들(FL1)은 몰리브데넘(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제2 팬아웃 라인들(FL2)은 상기 제1 층보다 높은 기판(SUB) 상의 제2 층에 배치될 수 있다. 일 실시예에 있어서, 제2 팬아웃 라인들(FL2)은 제2 절연층(102)과 제3 절연층(103) 사이에 배치될 수 있다. 제2 팬아웃 라인들(FL2)은 몰리브데넘(Mo), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제1 연결 라인들(BRS_H)은 상기 제2 층보다 높은 기판(SUB) 상의 제3 층에 배치될 수 있다. 일 실시예에 있어서, 제1 연결 라인들(BRS_H)은 제4 절연층(104)과 제5 절연층(105) 사이에 배치될 수 있다. 제1 연결 라인들(BRS_H)은 타이타늄(Ti), 알루미늄(Al), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
제2 연결 라인들(BRS_V) 및 데이터 라인들(DL)은 상기 제3 층보다 높은 기판(SUB) 상의 제4 층에 배치될 수 있다. 일 실시예에 있어서, 제2 연결 라인들(BRS_V) 및 데이터 라인들(DL)은 제5 절연층(105) 상에 배치될 수 있다. 제2 연결 라인들(BRS_V) 및 데이터 라인들(DL)은 타이타늄(Ti), 알루미늄(Al), 구리(Cu) 등과 같은 도전 물질을 포함할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널 검사 회로(40)를 나타내는 회로도이다.
도 6을 참조하면, 표시 영역(DA)은 제1 화소행(PXR1) 및 제2 화소행(PXR2)을 포함할 수 있다. 제2 화소행(PXR2)은 제1 화소행(PXR1)에 제2 방향(DR2)으로 인접할 수 있다.
제1 화소행(PXR1)은 제1 표시 영역(DA1)에 배치되는 제1 적색 서브 화소(PR1), 제2 녹색 서브 화소(PG2), 제2 청색 서브 화소(PB2), 및 제4 녹색 서브 화소(PG4)를 포함할 수 있고, 제2 표시 영역(DA2)에 배치되는 제2 적색 서브 화소(PR2), 제3 녹색 서브 화소(PG3), 제1 청색 서브 화소(PB1), 및 제1 녹색 서브 화소(PG1)를 포함할 수 있다. 제2 적색 서브 화소(PR2), 제3 녹색 서브 화소(PG3), 제1 청색 서브 화소(PB1), 제1 녹색 서브 화소(PG1), 제1 적색 서브 화소(PR1), 제2 녹색 서브 화소(PG2), 제2 청색 서브 화소(PB2), 및 제4 녹색 서브 화소(PG4)는 제1 방향(DR1)의 반대 방향으로 순서대로 배열될 수 있다.
제2 화소행(PXR2)은 제1 표시 영역(DA1)에 배치되는 제3 청색 서브 화소(PB3), 제6 녹색 서브 화소(PG6), 제4 적색 서브 화소(PR4), 및 제8 녹색 서브 화소(PG8)를 포함할 수 있고, 제2 표시 영역(DA2)에 배치되는 제4 청색 서브 화소(PB4), 제7 녹색 서브 화소(PG7), 제3 적색 서브 화소(PR3), 및 제5 녹색 서브 화소(PG5)를 포함할 수 있다. 제4 청색 서브 화소(PB4), 제7 녹색 서브 화소(PG7), 제3 적색 서브 화소(PR3), 제5 녹색 서브 화소(PG5), 제3 청색 서브 화소(PB3), 제6 녹색 서브 화소(PG6), 제4 적색 서브 화소(PR4), 및 제8 녹색 서브 화소(PG8)는 제1 방향(DR1)의 반대 방향으로 순서대로 배열될 수 있다.
제1 표시 영역(DA1)에 배치되는 서브 화소들은 제1 데이터 라인들(DL1)에 연결될 수 있고, 제2 표시 영역(DA2)에 배치되는 서브 화소들은 제2 데이터 라인들(DL2)에 연결될 수 있다. 제2 적색 서브 화소(PR2), 제3 녹색 서브 화소(PG3), 제4 청색 서브 화소(PB4), 및 제7 녹색 서브 화소(PG7)는 제2 표시 영역(DA2)에 배치되는 제1 화소(PX1)를 형성할 수 있고, 제1 청색 서브 화소(PB1), 제1 녹색 서브 화소(PG1), 제3 적색 서브 화소(PR3), 및 제5 녹색 서브 화소(PG5)는 제2 표시 영역(DA2)에 배치되는 제2 화소(PX2)를 형성할 수 있다. 제1 적색 서브 화소(PR1), 제2 녹색 서브 화소(PG2), 제3 청색 서브 화소(PB3), 및 제6 녹색 서브 화소(PG6)는 제1 표시 영역(DA1)에 배치되는 제3 화소(PX3)를 형성할 수 있고, 제2 청색 서브 화소(PB2), 제4 녹색 서브 화소(PG4), 제4 적색 서브 화소(PR4), 및 제8 녹색 서브 화소(PG8)는 제1 표시 영역(DA1)에 배치되는 제4 화소(PX4)를 형성할 수 있다.
표시 패널 검사 회로(40)는 제1 검사 전압 라인(TVL1), 제2 검사 전압 라인(TVL2), 검사 제어 라인(TCL), 및 복수의 트랜지스터들을 포함할 수 있다. 제1 검사 전압 라인(TVL1)은 제1 검사 전압(TEST_DATA1)을 전송할 수 있다. 제2 검사 전압 라인(TVL2)은 제2 검사 전압(TEST_DATA2)을 전송할 수 있다. 검사 제어 라인(TCL)은 검사 제어 신호(TEST_GATE_OS)를 전송할 수 있다.
제1 검사 전압(TEST_DATA1)은 상기 서브 화소들의 비발광 전압일 수 있고, 제2 검사 전압(TEST_DATA2)은 상기 서브 화소들의 발광 전압일 수 있다. 다시 말해, 제1 검사 전압(TEST_DATA1)이 인가되는 서브 화소들은 발광하지 않을 수 있고, 제2 검사 전압(TEST_DATA2)이 인가되는 서브 화소들은 발광할 수 있다. 일 실시예에 있어서, 제1 검사 전압(TEST_DATA1)의 전압 레벨은 제2 검사 전압(TEST_DATA2)의 전압 레벨보다 높을 수 있다. 예를 들면, 제1 검사 전압(TEST_DATA1)의 전압 레벨은 약 7 V일 수 있고, 제2 검사 전압(TEST_DATA2)의 전압 레벨은 약 3 V일 수 있다.
상기 트랜지스터들은 팬아웃 라인들(FL)에 각각 전기적으로 연결될 수 있다. 상기 트랜지스터들 각각은 제1 검사 전압(TEST_DATA1) 또는 제2 검사 전압(TEST_DATA2)을 수신할 수 있다.
상기 트랜지스터들은 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)를 포함할 수 있다. 한편, 도 6에는 4 개의 인접하는 화소들을 기준으로 이들에 연결되는 제1 내지 제8 트랜지스터들(T1-T8)이 도시되어 있으나, 표시 패널 검사 회로(40)는 도 6에 도시된 제1 내지 제8 트랜지스터들(T1-T8)이 반복적으로 배치되는 구성을 가질 수 있다.
제1 트랜지스터(T1)는 제1 적색 서브 화소(PR1) 및 제3 청색 서브 화소(PB3)에 전기적으로 연결되는 제1 팬아웃 라인(FL1)에 연결되는 제1 단자, 제1 검사 전압 라인(TVL1)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제1 트랜지스터(T1)는 이에 연결되는 제1 팬아웃 라인(FL1) 및 제1 데이터 라인(DL1)을 통해 제1 적색 서브 화소(PR1) 및 제3 청색 서브 화소(PB3)에 제1 검사 전압(TEST_DATA1)을 전송할 수 있다.
제2 트랜지스터(T2)는 제1 녹색 서브 화소(PG1) 및 제5 녹색 서브 화소(PG5)에 전기적으로 연결되는 제2 팬아웃 라인(FL2)에 연결되는 제1 단자, 제2 검사 전압 라인(TVL2)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제2 트랜지스터(T2)는 이에 연결되는 제2 팬아웃 라인(FL2) 및 제2 데이터 라인(DL2)을 통해 제1 녹색 서브 화소(PG1) 및 제5 녹색 서브 화소(PG5)에 제2 검사 전압(TEST_DATA2)을 전송할 수 있다.
제3 트랜지스터(T3)는 제2 녹색 서브 화소(PG2) 및 제6 녹색 서브 화소(PG6)에 전기적으로 연결되는 제1 팬아웃 라인(FL1)에 연결되는 제1 단자, 제1 검사 전압 라인(TVL1)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제3 트랜지스터(T3)는 이에 연결되는 제1 팬아웃 라인(FL1) 및 제1 데이터 라인(DL1)을 통해 제2 녹색 서브 화소(PG2) 및 제6 녹색 서브 화소(PG6)에 제1 검사 전압(TEST_DATA1)을 전송할 수 있다.
제4 트랜지스터(T4)는 제1 청색 서브 화소(PB1) 및 제3 적색 서브 화소(PR3)에 전기적으로 연결되는 제2 팬아웃 라인(FL2)에 연결되는 제1 단자, 제1 검사 전압 라인(TVL1)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제4 트랜지스터(T4)는 이에 연결되는 제2 팬아웃 라인(FL2) 및 제2 데이터 라인(DL2)을 통해 제1 청색 서브 화소(PB1) 및 제3 적색 서브 화소(PR3)에 제1 검사 전압(TEST_DATA1)을 전송할 수 있다.
제5 트랜지스터(T5)는 제2 청색 서브 화소(PB2) 및 제4 적색 서브 화소(PR4)에 전기적으로 연결되는 제1 팬아웃 라인(FL1)에 연결되는 제1 단자, 제2 검사 전압 라인(TVL2)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제5 트랜지스터(T5)는 이에 연결되는 제1 팬아웃 라인(FL1) 및 제1 데이터 라인(DL1)을 통해 제2 청색 서브 화소(PB2) 및 제4 적색 서브 화소(PR4)에 제2 검사 전압(TEST_DATA2)을 전송할 수 있다.
제6 트랜지스터(T6)는 제3 녹색 서브 화소(PG3) 및 제7 녹색 서브 화소(PG7)에 전기적으로 연결되는 제2 팬아웃 라인(FL2)에 연결되는 제1 단자, 제1 검사 전압 라인(TVL1)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제6 트랜지스터(T3)는 이에 연결되는 제2 팬아웃 라인(FL2) 및 제2 데이터 라인(DL2)을 통해 제3 녹색 서브 화소(PG3) 및 제7 녹색 서브 화소(PG7)에 제1 검사 전압(TEST_DATA1)을 전송할 수 있다.
제7 트랜지스터(T7)는 제4 녹색 서브 화소(PG4) 및 제8 녹색 서브 화소(PG8)에 전기적으로 연결되는 제1 팬아웃 라인(FL1)에 연결되는 제1 단자, 제2 검사 전압 라인(TVL2)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제7 트랜지스터(T7)는 이에 연결되는 제1 팬아웃 라인(FL1) 및 제1 데이터 라인(DL1)을 통해 제4 녹색 서브 화소(PG4) 및 제8 녹색 서브 화소(PG8)에 제2 검사 전압(TEST_DATA2)을 전송할 수 있다.
제8 트랜지스터(T8)는 제2 적색 서브 화소(PR2) 및 제4 청색 서브 화소(PB4)에 전기적으로 연결되는 제2 팬아웃 라인(FL2)에 연결되는 제1 단자, 제2 검사 전압 라인(TVL2)에 연결되는 제2 단자, 및 검사 제어 라인(TCL)에 연결되는 게이트 단자를 포함할 수 있다. 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제8 트랜지스터(T8)는 이에 연결되는 제2 팬아웃 라인(FL2) 및 제2 데이터 라인(DL2)을 통해 제2 적색 서브 화소(PR2) 및 제4 청색 서브 화소(PB4)에 제2 검사 전압(TEST_DATA2)을 전송할 수 있다.
제1 내지 제8 트랜지스터들(T1-T8)은 검사 제어 신호(TEST_GATE_OS)에 응답하여 동시에 턴온될 수 있다. 이에 따라, 제1 화소행(PXR1)에 배치되는 서브 화소들 또는 제2 화소행(PXR2)에 배치되는 서브 화소들에 제1 검사 전압(TEST_DATA1) 또는 제2 검사 전압(TEST_DATA2)이 동시에 전송될 수 있다.
제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)는 제1 방향(DR1)의 반대 방향으로 순서대로 배열될 수 있다. 이에 따라, 제1 내지 제8 트랜지스터들(T1-T8)은 제1 비표시 영역(NDA1)에서 제1 방향(DR1)으로 교번적으로 배열되는 제1 팬아웃 라인들(FL1) 및 제2 팬아웃 라인들(FL2)에 각각 연결될 수 있다.
같은 화소행에 배치되는 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 제1 방향(DR1)으로 서로 인접하는 제1 팬아웃 라인들(FL1) 중 하나 및 제2 팬아웃 라인들(FL2) 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신할 수 있다. 예를 들면, 제1 화소행(PXR1)에 배치되는 청색을 표시하는 청색 서브 화소들(PB1, PB2)에 전기적으로 연결되고 제1 방향(DR1)으로 인접하는 제2 팬아웃 라인(FL2)과 제1 팬아웃 라인(FL1)에 각각 연결되는 제4 트랜지스터(T4) 및 제5 트랜지스터(T5)는 각각 제1 검사 전압(TEST_DATA1) 및 제2 검사 전압(TEST_DATA2)을 수신할 수 있다. 예를 들면, 제1 화소행(PXR1)에 배치되는 적색을 표시하는 적색 서브 화소들(PR2, PR1)에 전기적으로 연결되고 제1 방향(DR1)으로 인접하는 제2 팬아웃 라인(FL2)과 제1 팬아웃 라인(FL1)에 각각 연결되는 제8 트랜지스터(T8) 및 제1 트랜지스터(T1)는 각각 제2 검사 전압(TEST_DATA2) 및 제1 검사 전압(TEST_DATA1)을 수신할 수 있다.
도 7 및 도 8은 쇼트 불량 및 오픈 불량이 발생하지 않은 표시 패널(10)의 검사를 설명하기 위한 도면들이다. 예를 들면, 도 8은 도 1의 B 영역을 나타낼 수 있다.
도 7 및 도 8을 참조하면, 오픈-쇼트 검사를 위해 표시 패널 검사 회로(40)에 턴온 레벨을 가지는 검사 제어 신호(TEST_GATE_OS)가 인가되면, 제1 트랜지스터(T1), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제6 트랜지스터(T6)가 제1 검사 전압(TEST_DATA1)(예를 들면, 약 7 V)을 전송할 수 있고, 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)가 제2 검사 전압(TEST_DATA2)(예를 들면, 약 3 V)을 전송할 수 있다.
팬아웃 라인들(PL)에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 제2 적색 서브 화소(PR2), 제3 녹색 서브 화소(PG3), 제4 청색 서브 화소(PB4), 및 제7 녹색 서브 화소(PG7)를 포함하는 제1 화소(PX1)는 마젠타 색을 표시할 수 있고, 제1 청색 서브 화소(PB1), 제1 녹색 서브 화소(PG1), 제3 적색 서브 화소(PR3), 및 제5 녹색 서브 화소(PG5)를 포함하는 제2 화소(PX2)는 녹색을 표시할 수 있다. 또한, 팬아웃 라인들(PL)에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 제1 적색 서브 화소(PR1), 제2 녹색 서브 화소(PG2), 제3 청색 서브 화소(PB3), 및 제6 녹색 서브 화소(PG6)를 포함하는 제3 화소(PX3)는 흑색을 표시할 수 있고, 제2 청색 서브 화소(PB2), 제4 녹색 서브 화소(PG4), 제4 적색 서브 화소(PR4), 및 제8 녹색 서브 화소(PG8)를 포함하는 제4 화소(PX4)는 백색을 표시할 수 있다.
팬아웃 라인들(PL)에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 제1 표시 영역(DA1)은 제2 방향(DR2)으로 연장되는 흑색 라인과 백색 라인이 제1 방향(DR1)으로 교번적으로 배열되는 영상을 표시할 수 있고, 제2 표시 영역(DA2)은 제2 방향(DR2)으로 연장되는 마젠타색 라인과 녹색 라인이 제1 방향(DR1)으로 교번적으로 배열되는 영상을 표시할 수 있다. 또한, 팬아웃 라인들(PL)에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 제3 표시 영역(DA3)은, 제1 표시 영역(DA1)과 같이, 제2 방향(DR2)으로 연장되는 흑색 라인과 백색 라인이 제1 방향(DR1)으로 교번적으로 배열되는 영상을 표시할 수 있다.
도 9는 쇼트 불량이 발생한 표시 패널(10)의 검사를 설명하기 위한 도면이다.
도 9를 참조하면, 팬아웃 라인들(PL) 간에 쇼트 불량이 발생하는 경우에, 쇼트된 팬아웃 라인들(PL)에 전기적으로 연결되는 서브 화소들에 인가되는 검사 전압들이 변할 수 있다. 예를 들면, 도 9에 도시된 바와 같이, 제4 트랜지스터(T4)에 연결되는 제2 팬아웃 라인(FL2)과 제5 트랜지스터(T5)에 연결되는 제1 팬아웃 라인(FL1) 간에 쇼트 불량이 발생하는 경우에, 쇼트된 제2 팬아웃 라인(FL2) 및 제1 팬아웃 라인(FL1)에 각각 전기적으로 연결되는 제1 청색 서브 화소(PB1) 및 제2 청색 서브 화소(PB2)에 인가되는 검사 전압들이 제1 검사 전압(TEST_DATA1)(예를 들면, 약 7 V) 또는 제2 검사 전압(TEST_DATA2)(예를 들면, 약 3 V)에서 약 4.5 V로 변할 수 있다. 이 경우, 제2 화소(PX2) 및 제4 화소(PX4)가 표시하는 영상이 도 7에 도시된 오픈 불량 및 쇼트 불량이 없는 경우에 제2 화소(PX2) 및 제4 화소(PX4)가 표시하는 영상과 다를 수 있고, 이에 따라, 표시 영역(DA)에 표시된 영상을 이용하여 쇼트 불량을 검출할 수 있다.
비교예에 있어서, 같은 화소행에 배치되는 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 제1 방향(DR1)으로 서로 인접하는 제1 팬아웃 라인 및 제2 팬아웃 라인에 각각 연결되는 트랜지스터들은 서로 같은 검사 전압을 수신할 수 있다. 이 경우, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인 간에 쇼트 불량이 발생하더라도, 상기 서브 화소들에 상기 검사 전압과 같은 전압이 인가되기 때문에, 표시 영역(DA)에 표시된 영상을 이용하여 쇼트 불량을 검출하지 못할 수 있다.
본 발명의 실시예에 있어서, 같은 화소행에 배치되는 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 제1 방향(DR1)으로 서로 인접하는 제1 팬아웃 라인 및 제2 팬아웃 라인에 각각 연결되는 트랜지스터들이 서로 다른 검사 전압들을 수신함에 따라, 상기 제1 팬아웃 라인과 상기 제2 팬아웃 라인 간에 쇼트 불량이 발생하는 경우에, 상기 서브 화소들에 상기 검사 전압들과 다른 전압이 인가되기 때문에, 표시 영역(DA)에 표시된 영상을 이용하여 쇼트 불량을 검출할 수 있다.
도 10은 오픈 불량이 발생한 표시 패널(10)의 검사를 설명하기 위한 도면이다.
도 10을 참조하면, 팬아웃 라인(PL)에 오픈 불량이 발생하는 경우에, 오픈된 팬아웃 라인(PL)에 전기적으로 연결되는 서브 화소에 인가되는 검사 전압이 변할 수 있다. 예를 들면, 도 10에 도시된 바와 같이, 제1 트랜지스터(T1)에 연결되는 제1 팬아웃 라인(FL1)에 오픈 불량이 발생하는 경우에, 오픈된 제1 팬아웃 라인(FL1)에 전기적으로 연결되는 제1 적색 서브 화소(PR1)에 인가되는 전압(V_FLT)이 플로팅될 수 있다. 이 경우, 제3 화소(PX3)가 표시하는 영상이 도 7에 도시된 오픈 불량 및 쇼트 불량이 없는 경우에 제3 화소(PX3)가 표시하는 영상과 다를 수 있고, 이에 따라, 표시 영역(DA)에 표시된 영상을 이용하여 오픈 불량을 검출할 수 있다.
본 발명의 예시적인 실시예들에 따른 표시 장치는 컴퓨터, 노트북, 휴대폰, 스마트폰, 스마트패드, 피엠피(PMP), 피디에이(PDA), MP3 플레이어 등에 포함되는 표시 장치에 적용될 수 있다.
이상, 본 발명의 예시적인 실시예들에 따른 표시 장치 및 표시 패널 검사 회로에 대하여 도면들을 참조하여 설명하였지만, 설시한 실시예들은 예시적인 것으로서 하기의 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 수정 및 변경될 수 있을 것이다.
10: 표시 패널 40: 표시 패널 검사 회로
BRS: 연결 라인 BRS_H: 제1 연결 라인
BRS_V: 제2 연결 라인 DA1: 제1 표시 영역
DA2: 제2 표시 영역 FL: 팬아웃 라인
FL1: 제1 팬아웃 라인 FL2: 제2 팬아웃 라인
NDA1: 제1 비표시 영역 PB1: 제1 청색 서브 화소
PR2: 제2 적색 서브 화소 PG1: 제1 녹색 서브 화소
PG2: 제2 녹색 서브 화소 PG3: 제3 녹색 서브 화소
PG4: 제4 녹색 서브 화소 PR1: 제1 적색 서브 화소
PB2: 제2 청색 서브 화소 T1: 제1 트랜지스터
T2: 제2 트랜지스터 T3: 제3 트랜지스터
T4: 제4 트랜지스터 T5: 제5 트랜지스터
T6: 제6 트랜지스터 T7: 제7 트랜지스터
T8: 제8 트랜지스터

Claims (20)

  1. 제1 표시 영역의 제1 화소행 및 상기 제1 표시 영역에 제1 방향으로 인접하는 제2 표시 영역의 상기 제1 화소행에 배치되는 복수의 서브 화소들, 및 상기 복수의 서브 화소들 중 상기 제1 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 표시 영역에 상기 제1 방향에 교차하는 제2 방향으로 인접하는 제1 비표시 영역에 상기 제1 방향으로 배열되는 제1 팬아웃 라인들 및 상기 복수의 서브 화소들 중 상기 제2 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 비표시 영역에 상기 제1 팬아웃 라인들과 상기 제1 방향으로 교번적으로 배열되는 제2 팬아웃 라인들을 포함하는 복수의 팬아웃 라인들을 포함하는 표시 패널; 및
    상기 복수의 팬아웃 라인들에 각각 전기적으로 연결되고, 각각이 제1 검사 전압 또는 상기 제1 검사 전압과 다른 제2 검사 전압을 수신하는 복수의 트랜지스터들을 포함하는 표시 패널 검사 회로를 포함하고,
    상기 복수의 트랜지스터들 중 상기 복수의 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 상기 제1 방향으로 서로 인접하는 상기 제1 팬아웃 라인들 중 하나 및 상기 제2 팬아웃 라인들 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 복수의 트랜지스터들은,
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제1 적색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제1 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제2 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제3 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 청색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 청색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제3 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제4 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터; 및
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제2 적색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 상기 제1 방향의 반대 방향으로 순서대로 배열되는, 표시 장치.
  4. 제2 항에 있어서,
    상기 제2 적색 서브 화소, 상기 제3 녹색 서브 화소, 상기 제1 청색 서브 화소, 상기 제1 녹색 서브 화소, 상기 제1 적색 서브 화소, 상기 제2 녹색 서브 화소, 상기 제2 청색 서브 화소, 및 상기 제4 녹색 서브 화소는 상기 제1 방향의 반대 방향으로 순서대로 배열되는, 표시 장치.
  5. 제4 항에 있어서,
    상기 복수의 팬아웃 라인들에 오픈 불량 또는 쇼트 불량이 발생하지 않는 경우에, 상기 제1 표시 영역은 흑색 라인과 백색 라인이 상기 제1 방향으로 교번적으로 배열되는 영상을 표시하고 상기 제2 표시 영역은 마젠타색 라인과 녹색 라인이 상기 제1 방향으로 교번적으로 배열되는 영상을 표시하는, 표시 장치.
  6. 제2 항에 있어서,
    상기 제1 검사 전압의 전압 레벨은 상기 제2 검사 전압의 전압 레벨보다 높은, 표시 장치.
  7. 제2 항에 있어서,
    상기 제1 검사 전압은 상기 복수의 서브 화소들의 비발광 전압이고,
    상기 제2 검사 전압은 상기 복수의 서브 화소들의 발광 전압인, 표시 장치.
  8. 제2 항에 있어서,
    상기 제1 내지 제8 트랜지스터들 각각의 게이트 단자는 검사 제어 신호를 수신하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 내지 제8 트랜지스터들은 상기 검사 제어 신호에 응답하여 동시에 턴온되는, 표시 장치.
  10. 제1 항에 있어서,
    상기 제1 팬아웃 라인들은 기판 상의 제1 층에 배치되고,
    상기 제2 팬아웃 라인들은 상기 제1 층보다 높은 상기 기판 상의 제2 층에 배치되는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 팬아웃 라인들은 상기 제1 표시 영역에 배치되는 상기 서브 화소들에 연결되는 제1 데이터 라인들에 직접 연결되고,
    상기 제2 팬아웃 라인들은 상기 제2 표시 영역에 배치되는 상기 서브 화소들에 연결되는 제2 데이터 라인들에 연결 라인들을 통해 연결되는, 표시 장치.
  12. 제11 항에 있어서,
    상기 연결 라인들은 상기 제1 방향으로 연장되는 제1 연결 라인들 및 상기 제2 방향으로 연장되는 제2 연결 라인들을 포함하고,
    상기 제1 연결 라인들은 상기 제2 층보다 높은 상기 기판 상의 제3 층에 배치되며,
    상기 제2 연결 라인들은 상기 제3 층보다 높은 상기 기판 상의 제4 층에 배치되는, 표시 장치.
  13. 제1 화소행에 배치되는 복수의 서브 화소들 중 제1 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되는 제1 팬아웃 라인들 및 상기 복수의 서브 화소들 중 상기 제1 표시 영역에 제1 방향으로 인접하는 제2 표시 영역에 배치되는 서브 화소들에 전기적으로 연결되고 상기 제1 팬아웃 라인들과 상기 제1 방향으로 교번적으로 배열되는 제2 팬아웃 라인들을 포함하는 복수의 팬아웃 라인들에 각각 전기적으로 연결되고, 각각이 제1 검사 전압 또는 상기 제1 검사 전압과 다른 제2 검사 전압을 수신하는 복수의 트랜지스터들을 포함하고,
    상기 복수의 트랜지스터들 중 상기 복수의 서브 화소들 중 같은 색을 표시하는 서브 화소들에 전기적으로 연결되고 상기 제1 방향으로 서로 인접하는 상기 제1 팬아웃 라인들 중 하나 및 상기 제2 팬아웃 라인들 중 하나에 각각 연결되는 트랜지스터들은 서로 다른 검사 전압들을 수신하는, 표시 패널 검사 회로.
  14. 제13 항에 있어서,
    상기 복수의 트랜지스터들은,
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제1 적색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제1 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제2 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제3 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제1 청색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제4 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제2 청색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제5 트랜지스터;
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제3 녹색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제1 검사 전압을 수신하는 제2 단자를 포함하는 제6 트랜지스터;
    상기 제1 팬아웃 라인들 중 상기 제1 표시 영역에 배치되는 제4 녹색 서브 화소에 전기적으로 연결되는 제1 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제7 트랜지스터; 및
    상기 제2 팬아웃 라인들 중 상기 제2 표시 영역에 배치되는 제2 적색 서브 화소에 전기적으로 연결되는 제2 팬아웃 라인에 연결되는 제1 단자 및 상기 제2 검사 전압을 수신하는 제2 단자를 포함하는 제8 트랜지스터를 포함하는, 표시 패널 검사 회로.
  15. 제14 항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 상기 제5 트랜지스터, 상기 제6 트랜지스터, 상기 제7 트랜지스터, 및 상기 제8 트랜지스터는 상기 제1 방향의 반대 방향으로 순서대로 배열되는, 표시 패널 검사 회로.
  16. 제14 항에 있어서,
    상기 제2 적색 서브 화소, 상기 제3 녹색 서브 화소, 상기 제1 청색 서브 화소, 상기 제1 녹색 서브 화소, 상기 제1 적색 서브 화소, 상기 제2 녹색 서브 화소, 상기 제2 청색 서브 화소, 및 상기 제4 녹색 서브 화소는 상기 제1 방향의 반대 방향으로 순서대로 배열되는, 표시 패널 검사 회로.
  17. 제14 항에 있어서,
    상기 제1 검사 전압의 전압 레벨은 상기 제2 검사 전압의 전압 레벨보다 높은, 표시 패널 검사 회로.
  18. 제14 항에 있어서,
    상기 제1 검사 전압은 상기 복수의 서브 화소들의 비발광 전압이고,
    상기 제2 검사 전압은 상기 복수의 서브 화소들의 발광 전압인, 표시 패널 검사 회로.
  19. 제14 항에 있어서,
    상기 제1 내지 제8 트랜지스터들 각각의 게이트 단자는 검사 제어 신호를 수신하는, 표시 패널 검사 회로.
  20. 제19 항에 있어서,
    상기 제1 내지 제8 트랜지스터들은 상기 검사 제어 신호에 응답하여 동시에 턴온되는, 표시 패널 검사 회로.
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