JP2021157060A - アレイ基板の検査方法及び表示装置 - Google Patents

Abstract

【課題】発光素子が未実装のアレイ基板の電気特性を効率よく検査することができるアレイ基板の検査方法及び表示装置を提供する。【解決手段】アレイ基板の検査方法は、複数の発光素子が実装されるアレイ基板の検査方法であって、アレイ基板は、複数の画素に対応して設けられた複数のトランジスタと、複数の実装電極と、複数の検査端子と、を有し、複数の発光素子が未実装のアレイ基板を用意するステップと、複数の画素に亘って延在する支持部と、支持部の延在方向に配列された複数の検査プローブとを有する複数の検査治具を、第１方向に配列された複数の画素からなる画素行ごとに配置し、複数の検査プローブを、第１方向に配列された複数の検査端子のそれぞれに接触させるステップと、複数の検査治具により、画素行ごとに電気特性を検査するステップと、を含む。【選択図】図８

Description

本発明は、アレイ基板の検査方法及び表示装置に関する。

近年、表示素子として無機発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））、すなわち無機発光素子を用いた無機ＥＬディスプレイが注目されている。例えば特許文献１には、無機発光素子の点灯検査を行うための検査治具が記載されている。

中国特許出願公開第１０９６８６８２８号明細書

複数の発光素子をアレイ基板に実装した状態で検査を行う場合、アレイ基板の回路や配線に不具合が発見されると、すでに実装済みの多数の発光素子も廃棄される場合がある。また、複数の発光素子が実装される画素回路のそれぞれについて電気特性を検査する必要があり、検査に要する工程、時間が増大する場合がある。このため、製造コストが増大する可能性がある。

本発明は、発光素子が未実装のアレイ基板の電気特性を効率よく検査することができるアレイ基板の検査方法及び表示装置を提供することを目的とする。

本発明の一態様のアレイ基板の検査方法は、複数の発光素子が実装されるアレイ基板の検査方法であって、前記アレイ基板は、複数の画素に対応して設けられた複数のトランジスタと、前記トランジスタに電気的に接続され、複数の前記発光素子が実装される複数の実装電極と、複数の前記実装電極と電気的に接続される複数の検査端子と、を有し、複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、複数の前記画素に亘って延在する支持部と、前記支持部の延在方向に配列された複数の検査プローブとを有する複数の検査治具を、第１方向に配列された複数の前記画素からなる画素行ごとに配置し、複数の前記検査プローブを、前記第１方向に配列された複数の前記検査端子のそれぞれに接触させるステップと、複数の前記検査治具により、前記画素行ごとに電気特性を検査するステップと、を含む。

本発明の一態様のアレイ基板の検査方法は、複数の発光素子が実装されるアレイ基板の検査方法であって、前記アレイ基板は、複数の画素に対応して設けられた複数のトランジスタと、前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、第１方向に配列された複数の前記画素からなる画素行ごとに設けられ、複数の前記発光素子に基準電位を供給する複数のカソード電源線と、複数の前記カソード電源線に電気的に接続される複数のカソード検査端子と、を有し、複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、複数の前記画素に亘って延在する支持部と、前記支持部に設けられた複数の検査プローブとを有する検査治具を用意し、複数の前記検査プローブを、前記画素行ごと配置し、前記第１方向と交差する第２方向に配列された複数の前記カソード検査端子のそれぞれに接触させるステップと、複数の前記検査プローブにより、前記画素行ごとに、少なくとも前記カソード検査端子と前記カソード配線との間の導通検査を行うステップと、を含む。

本発明の一態様の表示装置は、アレイ基板と、前記アレイ基板に実装される複数の発光素子とを有し、前記アレイ基板は、複数の画素に対応して設けられた複数のトランジスタと、前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、前記実装電極と電気的に接続される複数の検査端子と、を有する。

図１は、第１実施形態に係る表示装置を模式的に示す平面図である。 図２は、１つの画素Ｐｉｘを示す平面図である。 図３は、画素回路を示す回路図である。 図４は、複数の画素を模式的に示す平面図である。 図５は、図４の隣接する２つの画素を拡大して示す平面図である。 図６は、図５のＶＩ−ＶＩ’断面図である。 図７は、発光素子が未実装のアレイ基板を模式的に示す断面図である。 図８は、第１実施形態に係るアレイ基板の検査方法を説明するための説明図である。 図９は、第１実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。 図１０は、第２実施形態に係るアレイ基板の、画素行ごとの検査方法を説明するための説明図である。 図１１は、第２実施形態に係るアレイ基板の、画素列ごとの検査方法を説明するための説明図である。 図１２は、第２実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。 図１３は、第３実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。 図１４は、第４実施形態に係るアレイ基板の検査方法を説明するための説明図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

（第１実施形態）
図１は、第１実施形態に係る表示装置を模式的に示す平面図である。図１に示すように、表示装置１は、アレイ基板２と、画素Ｐｉｘと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素Ｐｉｘを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。特に図示しないが、アレイ基板２上には、駆動回路１２及び駆動ＩＣ２１０を駆動するための制御信号及び電力を入力するためのフレキシブルプリント基板（ＦＰＣ）等が接続されていてもよい。

図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素Ｐｉｘと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素Ｐｉｘと重ならない領域であり、表示領域ＡＡの外側に配置される。

複数の画素Ｐｉｘは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。

駆動回路１２は、駆動ＩＣ２１０又は外部からの各種制御信号に基づいて複数のゲート線ＧＬ（図３参照）を駆動する回路である。駆動回路１２は、複数のゲート線ＧＬを順次又は同時に選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線ＧＬに接続された複数の画素Ｐｉｘを選択する。

駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Chip On Glass）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。

カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素Ｐｉｘ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に電気的に接続され、基準電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード端子３２（図６参照）は、カソード電極２２及びカソード電源線ＬＶＳＳを介して、カソード配線６０に接続される。

図２は、１つの画素Ｐｉｘを示す平面図である。図２に示すように、１つの画素Ｐｉｘは、複数の副画素４９を含む。例えば、画素Ｐｉｘは、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとを有する。第１副画素４９Ｒは、第１色としての原色の赤色を表示する。第２副画素４９Ｇは、第２色としての原色の緑色を表示する。第３副画素４９Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素Ｐｉｘにおいて、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとは第１方向Ｄｘで並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、第１副画素４９Ｒと、第２副画素４９Ｇと、第３副画素４９Ｂとをそれぞれ区別する必要がない場合、副画素４９という。

第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、それぞれ、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂと、アノード電極２３と、を有する。表示装置１は、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる光を出射することで画像を表示する。第１発光素子３Ｒは、赤色の光を出射する。第２発光素子３Ｇは、緑色の光を出射する。第３発光素子３Ｂは、青色の光を出射する。なお、以下の説明において、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂを区別して説明する必要がない場合には、単に発光素子３と表す。

発光素子３は、複数の副画素４９の各々に設けられる。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する発光ダイオード（ＬＥＤ：Light Emitting Diode）チップである。厳密な定義ではないが、チップサイズが１００μｍを下回るものは、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。

なお、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、複数の副画素４９の配置は、図２に示す構成に限定されない。例えば、第１副画素４９Ｒは第２副画素４９Ｇと第１方向Ｄｘに隣り合っていてもよい。第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂは、三角格子状に配置されてもよい。また、第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂの、第１方向Ｄｘでの配置順も異なっていてもよい。

図３は、画素回路を示す回路図である。図３に示す画素回路は、基板２１に設けられ、駆動信号（電流）を各発光素子３に供給する回路である。図３に示すように、複数のゲート線ＧＬは、それぞれ第１方向Ｄｘに延在し、複数の第１副画素４９Ｒ、第２副画素４９Ｇ及び第３副画素４９Ｂに接続される。複数の第１信号線ＳＬ−１、第２信号線ＳＬ−２及び第３信号線ＳＬ−３は、それぞれ第２方向Ｄｙに延在する。第１信号線ＳＬ−１は、第２方向Ｄｙに配列された複数の第１副画素４９Ｒに接続される。第２信号線ＳＬ−２は、第２方向Ｄｙに配列された複数の第２副画素４９Ｇに接続される。第３信号線ＳＬ−３は、第２方向Ｄｙに配列された複数の第３副画素４９Ｂに接続される。なお、以下の説明では、第１信号線ＳＬ−１、第２信号線ＳＬ−２及び第３信号線ＳＬ−３を区別して説明する必要がない場合には、単に信号線ＳＬと表す。

図３に示すように、各副画素４９は、それぞれ、２つのトランジスタと、１つの容量と、を含む。具体的には、各副画素４９は、駆動トランジスタＤＲＴと、書込トランジスタＳＳＴと、容量Ｃｓと、を含む。各副画素４９は、さらにアノード検査端子５１（検査端子）と、カソード検査端子５２と、を含む。

各副画素４９が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

駆動トランジスタＤＲＴのゲートは、書込トランジスタＳＳＴのドレインに接続される。駆動トランジスタＤＲＴのソースは、アノード電源線ＬＶＤＤに接続される。駆動トランジスタＤＲＴのドレインは、発光素子３のアノード及びアノード検査端子５１に接続されている。発光素子３のカソードは、カソード電源線ＬＶＳＳ及びカソード検査端子５２に接続され、基準電位が供給される。

書込トランジスタＳＳＴのゲートは、ゲート線ＧＬに接続される。書込トランジスタＳＳＴのソースは、信号線ＳＬに接続される。書込トランジスタＳＳＴのドレインは、駆動トランジスタＤＲＴのゲートに接続されている。

容量Ｃｓは、一端が駆動トランジスタＤＲＴのゲートと書込トランジスタＳＳＴのドレインとに接続され、他端が共通配線ＬＣｓに接続されている。共通配線ＬＣｓは、カソード電源線ＬＶＳＳと電気的に接続され、基準電位が供給される。容量Ｃｓは、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑えるために、画素回路に付加されている。

書込トランジスタＳＳＴは、２ノード間の導通と非導通とを選択するスイッチング素子として機能する。駆動トランジスタＤＲＴは、ゲートとドレインとの間の電圧に応じて、発光素子３に流れる電流を制御する電流制御素子として機能する。

具体的には、駆動回路１２が、複数のゲート線ＧＬを選択し、選択されたゲート線ＧＬにゲート駆動信号を供給する。ゲート駆動信号によりゲート線ＧＬの電位がＨ（ハイ）レベルになると、書込トランジスタＳＳＴがオンになる。これにより、信号線ＳＬから供給される映像信号に基づいて容量Ｃｓに電荷が蓄積される。駆動トランジスタＤＲＴのゲートドレイン間の電圧は、容量Ｃｓの電荷量に応じて決定される。

駆動トランジスタＤＲＴには、アノード電源線ＬＶＤＤから供給されたアノード電源電位ＰＶＤＤに基づいて電流が流れる。駆動トランジスタＤＲＴは、ゲートドレイン間の電圧の電圧に応じた電流を、発光素子３に供給する。発光素子３は、この電流に応じた輝度で発光する。また、書込トランジスタＳＳＴがオフになった後も、発光素子３には、駆動トランジスタＤＲＴを介してアノード電源線ＬＶＤＤから電流が供給される。

次に、画素Ｐｉｘの平面視での具体的な構成例について説明する。図４は、複数の画素を模式的に示す平面図である。図４では、表示領域ＡＡに複数配列された画素Ｐｉｘのうち、２行４列の８個の画素Ｐｉｘを拡大して示している。具体的には、図４に示すように、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）は、第１方向Ｄｘに配列される。また、画素Ｐｉｘ（１、１）、Ｐｉｘ（１、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（２、１）、Ｐｉｘ（２、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（３、１）、Ｐｉｘ（３、２）は、第２方向Ｄｙに配列される。画素Ｐｉｘ（４、１）、Ｐｉｘ（４、２）は、第２方向Ｄｙに配列される。なお、画素Ｐｉｘ（１、１）、Ｐｉｘ（２、１）、Ｐｉｘ（３、１）、Ｐｉｘ（４、１）、Ｐｉｘ（１、２）、Ｐｉｘ（２、２）、Ｐｉｘ（３、２）、Ｐｉｘ（４、２）を区別して説明する必要がない場合には、単に画素Ｐｉｘと表す。

複数の画素Ｐｉｘは、それぞれ、第１発光素子３Ｒ（第１副画素４９Ｒ）、第２発光素子３Ｇ（第２副画素４９Ｇ）、第３発光素子３Ｂ（第３副画素４９Ｂ）、第１信号線ＳＬ−１、第２信号線ＳＬ−２、第３信号線ＳＬ−３及びゲート線ＧＬを有する。第１発光素子３Ｒは、第１信号線ＳＬ−１に電気的に接続される。第２発光素子３Ｇは、第２信号線ＳＬ−２に電気的に接続される。第３発光素子３Ｂは、第３信号線ＳＬ−３に電気的に接続される。

本実施形態では、第１方向Ｄｘに隣接する２つの画素Ｐｉｘで、複数の発光素子３と、複数の信号線ＳＬ（信号線群ＳＬＧ）とがひとまとまりに近接して配置される。隣接する一方の画素Ｐｉｘと、他方の画素Ｐｉｘとは、第２方向Ｄｙに平行な仮想線を対称軸として、反転するような位置関係で配置される。

第１方向Ｄｘに隣り合う２つの画素Ｐｉｘ（例えば、画素Ｐｉｘ（２、２）と画素Ｐｉｘ（３、２））は、第１方向Ｄｘに隣り合う２つの信号線群ＳＬＧと、第２方向Ｄｙに隣り合う２つのゲート線ＧＬとで囲まれた領域である。

表示装置１は、非透光領域ＮＣＡの面積に比べて透光領域ＣＡの面積が大きく設けられている。つまり、表示装置１は、表示領域ＡＡの向こう側が透けて見える態様で用いられる、いわゆる透明ディスプレイである。ただし、表示装置１は、これに限定されず、透光領域ＣＡの面積が小さく、発光素子３の配置密度を高めた表示装置であってもよい。なお、非透光領域ＮＣＡは、信号線ＳＬ、ゲート線ＧＬ等の各種配線や、発光素子３に接続されたアノード電極２３等の各種電極が設けられた領域であり、透光領域ＣＡは、各種配線や各種電極が設けられない領域である。

次に、第１方向Ｄｘに隣接する画素Ｐｉｘ（１、１）と画素Ｐｉｘ（２、１）に着目して、各画素Ｐｉｘの構成の具体例を説明する。図５は、図４の隣接する２つの画素を拡大して示す平面図である。なお、以下の説明では、第１方向Ｄｘの一方（図５右側方向）を＋Ｄｘ方向と表し、第１方向Ｄｘの他方（図５左側方向）を−Ｄｘ方向と表す場合がある。同様に、第２方向Ｄｙの一方（図５上側方向）を＋Ｄｙ方向と表し、第２方向Ｄｙの他方（図５下側方向）を−Ｄｙ方向と表す場合がある。

信号線群ＳＬＧは、第１方向Ｄｘに隣り合う複数の信号線ＳＬを含む。具体的には、図５左側の画素Ｐｉｘ（１、１）に接続された３本の信号線ＳＬと、図５右側の画素Ｐｉｘ（２、１）に接続された３本の信号線ＳＬとが、第１方向Ｄｘに隣り合って配置され、ひとまとまりの信号線群ＳＬＧとして形成される。

複数の画素Ｐｉｘのそれぞれにおいて、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、第１方向Ｄｘに隣り合って配置され、信号線群ＳＬＧとゲート線ＧＬとの交差部近傍に設けられる。具体的には、第１方向Ｄｘで、信号線群ＳＬＧは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。また、第２方向Ｄｙで、信号線群ＳＬＧと交差するゲート線ＧＬは、画素Ｐｉｘ（１、１）を構成する複数の発光素子３と、画素Ｐｉｘ（２、１）を構成する複数の発光素子３との間に設けられる。

画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列され、信号線群ＳＬＧと第１方向Ｄｘ（−Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（１、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、信号線群ＳＬＧと交差するゲート線ＧＬの−Ｄｙ方向に隣り合って配置される。

画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、この順で第１方向Ｄｘに配列され、信号線群ＳＬＧと第１方向Ｄｘ（＋Ｄｘ方向）に隣り合って配置される。また、画素Ｐｉｘ（２、１）を構成する第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂは、ゲート線ＧＬの＋Ｄｙ方向に隣り合って配置される。画素Ｐｉｘ（１、１）の複数の発光素子３と、画素Ｐｉｘ（２、１）の複数の発光素子３とは、第１方向Ｄｘで同じ配置関係で配列される。ただし、複数の発光素子３の配置の順番は、画素Ｐｉｘごとに異なっていてもよい。

発光素子３は、それぞれ、書込トランジスタＳＳＴの半導体層７１を介して、各信号線ＳＬに接続される。また、発光素子３は、それぞれ、コンタクトホールＨ４を介して、アノード電源線ＬＶＤＤに電気的に接続される。アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳは、ゲート線ＧＬと重なって設けられ、第１方向Ｄｘに延在する。なお、図４及び図５では、図面を見やすくするために、アノード電源線ＬＶＤＤ及びカソード電源線ＬＶＳＳを二点鎖線で表している。

発光素子３は、それぞれ、実装電極２４の上に設けられる。アノード検査端子５１は実装電極２４と第２方向Ｄｙに接続される。複数の実装電極２４は第１方向Ｄｘに配列され、複数のアノード検査端子５１も、第１方向Ｄｘに配列される。カソード検査端子５２はカソード電源線ＬＶＳＳと接続される。複数のカソード検査端子５２は、カソード電源線ＬＶＳＳに沿って第１方向Ｄｘに配列される。なお、アノード検査端子５１は、実装電極２４と直接接続され、一体の電極として形成されている。カソード検査端子５２はカソード電源線ＬＶＳＳと直接接続されている。ただし、これに限定されず、アノード検査端子５１は、接続配線等を介して実装電極２４と電気的に接続されていてもよく、カソード検査端子５２も、接続配線等を介してカソード電源線ＬＶＳＳと電気的に接続されていてもよい。

なお、図４及び図５に示す各画素Ｐｉｘの配置はあくまで一例であり、適宜変更してもよい。例えば、図５に示す画素Ｐｉｘ（１、１）の複数の発光素子３と、画素Ｐｉｘ（２、１）の複数の発光素子３とが、第１方向Ｄｘに配列されていてもよい。

次に、表示装置１の断面構造について説明する。図６は、図５のＶＩ−ＶＩ’断面図である。図７は、発光素子が未実装のアレイ基板を模式的に示す断面図である。なお、図７は、図５のＶＩ−ＶＩ’線と直交する方向に切断した断面図である。

図６及び図７に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、アノード電極２３、実装電極２４、対向電極２５、各種トランジスタ、各種配線及び各種絶縁膜を有する。各種配線は、例えば、複数のトランジスタ（書込トランジスタＳＳＴ）に接続された複数のゲート線ＧＬ及び複数の信号線ＳＬ等の配線を含む。

基板２１は絶縁基板であり、例えば、石英、無アルカリガラス等のガラス基板、又はポリイミド等の樹脂基板が用いられる。基板２１として、可撓性を有する樹脂基板を用いた場合には、シートディスプレイとして表示装置１を構成することができる。また、基板２１は、ポリイミドに限らず、他の樹脂材料を用いても良い。

なお、本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。

基板２１の上にアンダーコート膜９１が設けられる。駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴは、アンダーコート膜９１の上に設けられる。半導体層６１及び半導体層７１（図７参照）は、アンダーコート膜９１の上に設けられる。

ゲート絶縁膜９２は、半導体層６１、７１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４及びゲート線ＧＬ（図７参照）は、ゲート絶縁膜９２の上に設けられる。

図６及び図７に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。書込トランジスタＳＳＴについても駆動トランジスタＤＲＴと同様の構造を採用できる。

層間絶縁膜９３は、ゲート電極６４及びゲート線ＧＬを覆ってゲート絶縁膜９２の上に設けられる。ソース電極６２（図７参照）、ドレイン電極６３、信号線ＳＬ（ソース電極７２）及びドレイン電極７３は、層間絶縁膜９３の上に設けられる。

図７に示すように、ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ１を介して、半導体層６１のドレイン領域に接続される。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３を貫通するコンタクトホールＨ２を介して、半導体層６１のソース領域に接続される。

図６及び図７に示すように、第１有機絶縁膜９４は、駆動トランジスタＤＲＴ、書込トランジスタＳＳＴ及び信号線ＳＬを覆って層間絶縁膜９３の上に設けられる。第１有機絶縁膜９４としては感光性アクリル等の有機材料が用いられる。第１有機絶縁膜９４及び第２有機絶縁膜９６は、アレイ基板２の表面を平坦化する平坦化膜である。

第１有機絶縁膜９４の上に、対向電極２５、容量絶縁膜９５、アノード電極２３の順に積層される。対向電極２５は、例えばＩＴＯ（Indium Tin Oxide）等の透光性を有する導電性材料で構成される。

容量絶縁膜９５は、対向電極２５を覆って設けられ、コンタクトホールＨ３、Ｈ４（図７参照）と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード電極２３は、コンタクトホールＨ３を介してドレイン電極６３と電気的に接続される。これにより、アノード電極２３は、駆動トランジスタＤＲＴと電気的に接続される。

容量絶縁膜９５を介して対向するアノード電極２３と対向電極２５との間に容量Ｃｓが形成される。第２有機絶縁膜９６は、アノード電極２３の上に設けられる。実装電極２４は、第２有機絶縁膜９６の上に設けられ、コンタクトホールＨ６（図７参照）を介してアノード電極２３と電気的に接続される。

図７に示すように、アノード検査端子５１は、実装電極２４と同層に、第２有機絶縁膜９６の上に設けられる。アノード検査端子５１は、実装電極２４を介してアノード電極２３及び駆動トランジスタＤＲＴと電気的に接続される。また、カソード電源線ＬＶＳＳ及びカソード検査端子５２は、実装電極２４及びアノード検査端子５１と同層に、第２有機絶縁膜９６の上に設けられる。カソード電源線ＬＶＳＳは、任意の箇所で、カソード電極２２（図６参照）と電気的に接続される。

図６に示すように、発光素子３（第１発光素子３Ｒ、第２発光素子３Ｇ、第３発光素子３Ｂ）は、それぞれに対応する実装電極２４に実装される。各発光素子３のアノード端子３３と実装電極２４との間の接合は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。アノード端子３３と実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。

ここで、アレイ基板２に第２有機絶縁膜９６及び実装電極２４を設けずに、アノード電極２３上に発光素子３を直接実装することも可能である。ただし、第２有機絶縁膜９６及び実装電極２４を設けることにより、発光素子３の実装時に加えられる力によって容量絶縁膜９５が破損することを抑制できる。つまり、容量Ｃｓを形成するアノード電極２３と対向電極２５との間の絶縁破壊が生ずることを抑制できる。

図６に示すように、発光素子３は、半導体層３１、カソード端子３２及びアノード端子３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、第１発光素子３Ｒ、第２発光素子３Ｇ及び第３発光素子３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。

複数の発光素子３の間に素子絶縁膜９７が設けられる。素子絶縁膜９７は樹脂材料で形成される。素子絶縁膜９７は、発光素子３の少なくとも側面を覆っており、発光素子３のカソード端子３２は、素子絶縁膜９７から露出する。素子絶縁膜９７の上面と、カソード端子３２の上面とが同一面を形成するように、素子絶縁膜９７は平坦に形成される。ただし、素子絶縁膜９７の上面の位置は、カソード端子３２の上面の位置と異なっていてもよい。

カソード電極２２は、複数の発光素子３及び素子絶縁膜９７を覆って設けられ、複数の発光素子３のカソード端子３２と電気的に接続される。カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。

次に、図７から図９を参照して、アレイ基板２の検査方法について説明する。図８は、第１実施形態に係るアレイ基板の検査方法を説明するための説明図である。図９は、第１実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。

図８に示すように、本実施形態の検査システム１０は、発光素子３が未実装のアレイ基板２と、検査治具８０と、検査制御回路１００と、検査駆動回路１０１と、検出回路１０２と、記憶回路１０３と、を有する。

検査システム１０の検査対象となるアレイ基板２は、図７に示すように、発光素子３が未実装のアレイ基板２、すなわち、発光素子３が実装される前のアレイ基板２が使用される。アレイ基板２では、実装電極２４、カソード電源線ＬＶＳＳ、アノード検査端子５１及びカソード検査端子５２が最表面に設けられる。

図８に示すように、第１方向Ｄｘに配列された複数の画素Ｐｉｘを画素行ＰＸＡとする。画素行ＰＸＡ（ｎ）、ＰＸＡ（ｎ＋１）、ＰＸＡ（ｎ＋２）は、それぞれ、ｎ行目、ｎ＋１行目、ｎ＋２行目の画素行ＰＸＡを示す。同様に、第２方向Ｄｙに配列された複数の画素Ｐｉｘ（副画素４９）を画素列ＰＸＢとする。画素行ＰＸＢ（ｍ）、ＰＸＢ（ｍ＋１）、ＰＸＡ（ｍ＋２）は、それぞれ、ｍ行目、ｍ＋１行目、ｍ＋２行目の画素列ＰＸＢを示す。

検査治具８０は、画素行ＰＸＡごとに設けられ、それぞれ支持部８１と、複数の検査プローブ８２とを有する。検査治具８０（ｎ）、８０（ｎ＋１）、８０（ｎ＋２）は、それぞれ、画素行ＰＸＡ（ｎ）、ＰＸＡ（ｎ＋１）、ＰＸＡ（ｎ＋２）に配置される。検査治具８０（ｎ）の複数の検査プローブ８２は、それぞれ、画素行ＰＸＡ（ｎ）に属する各画素Ｐｉｘ（副画素４９）の、第１方向Ｄｘに配列されたアノード検査端子５１に接触する。同様に、検査治具８０（ｎ＋１）の複数の検査プローブ８２は、それぞれ、画素行ＰＸＡ（ｎ＋１）に属する各画素Ｐｉｘ（副画素４９）の、第１方向Ｄｘに配列されたアノード検査端子５１に接触する。検査治具８０（ｎ＋２）の複数の検査プローブ８２は、それぞれ、画素行ＰＸＡ（ｎ＋２）に属する各画素Ｐｉｘ（副画素４９）の、第１方向Ｄｘに配列されたアノード検査端子５１に接触する。

支持部８１は、画素行ＰＸＡに属する複数の画素Ｐｉｘに亘って延在する棒状の部材である。支持部８１は、複数の検査プローブ８２を電気的に接続する導電性の材料で形成される。１つの検査治具８０に設けられた複数の検査プローブ８２は、支持部８１を介して電気的に接続される。また、画素列ＰＸＡごとに設けられた検査治具８０（ｎ）、８０（ｎ＋１）、８０（ｎ＋２）は、互いに絶縁される。

複数の検査プローブ８２は、支持部８１の延在方向に沿って配列される。複数の画素Ｐｉｘ複数の検査プローブ８２の配置ピッチは、副画素４９の第１方向Ｄｘでの配置ピッチと等しい。これにより、複数の検査プローブ８２は、第１方向Ｄｘに配列されたアノード検査端子５１と接する。また、複数の検査治具８０は、画素行ＰＸＡごとに配置されており、画素行ＰＸＡごとに電気特性を検出することができる。

検査制御回路１００は、アレイ基板２の各種検査を制御する回路である。検査制御回路１００は、駆動ＩＣ２１０（図１）に含まれていてもよいし、駆動ＩＣ２１０とは別の検査用のＩＣとして個別に設けられていてもよい。検査駆動回路１０１は、検査制御回路１００からの制御信号に基づいて、信号線ＳＬを介して、アレイ基板２の各画素Ｐｉｘに検査信号ＶＴＧを供給する回路である。検査信号ＶＴＧは、表示の際に信号線ＳＬに供給される映像信号に対応する電圧信号である。

検出回路１０２は、検査治具８０から出力された出力信号Ｖｏを検出する回路である。検出回路１０２は、出力信号Ｖｏに基づいて、各画素Ｐｉｘの電気特性を検出する。電気特性は、例えば、画素回路に流れる電流値、配線間のショートの有無、画素Ｐｉｘ間のショートの有無等である。検査制御回路１００は、検出回路１０２からの出力信号Ｖｏに基づいて、発光素子３が未実装の状態で、各画素Ｐｉｘの不良の有無を判別する。

記憶回路１０３は、検出回路１０２で検出された出力信号Ｖｏに基づいて、各画素Ｐｉｘの電気特性を記憶する回路である。

図８及び図９に示す検査システム１０の検査方法では、各画素Ｐｉｘを実際の表示と類似した条件で駆動させて、画素Ｐｉｘの動作チェックを行う。具体的には、図９に示すように、検査システム１０は、まず、発光素子３が未実装のアレイ基板２を用意する（ステップＳＴ１０）。

検査システム１０は、検査治具８０を画素行ＰＸＡごとに配置し、複数の検査プローブ８２を、第１方向Ｄｘに配列された複数のアノード検査端子５１のそれぞれに接触させる（ステップＳＴ１１）。これにより、図７に示すように、検査終了後のアノード検査端子５１には、検査プローブ８２の接触により凹部５１ａが形成される。また、カソード検査端子５２の検査を行った場合には、同様にカソード検査端子５２に、検査プローブ８２の接触により凹部５２ａが形成される。

検査システム１０は、画素行ＰＸＡごとにゲート線ＧＬを駆動させる（ステップＳＴ１２）。具体的には、駆動回路１２は、検査制御回路１００からの制御信号に基づいて、ゲート線ＧＬに順次ゲート駆動信号を供給する。これにより、複数の画素行ＰＸＡが、順次検査対象として選択される。以下、複数の画素行ＰＸＡのうち、画素行ＰＸＡ（ｎ）が選択された場合を説明する。

次に、検査駆動回路１０１は、画素列ＰＸＢごとに信号線ＳＬに検査信号ＶＴＧを供給する（ステップＳＴ１３）。これにより、駆動回路１２により選択された画素行ＰＸＡ（ｎ）に属する複数の画素Ｐｉｘに、順次検査信号ＶＴＧが供給される。アノード電源線ＬＶＤＤには、アノード電源電位ＰＶＤＤに相当する電圧信号が供給され、検査治具８０には、基準電位（カソード電源電位）が供給される。これにより、発光素子３が未実装のアレイ基板２においても、画素行ＰＸＡ（ｎ）の各画素Ｐｉｘが駆動され、検査治具８０には、検査信号ＶＴＧに応じた電流が流れる。

検出回路１０２は、画素行ＰＸＡ（ｎ）に属する複数の画素Ｐｉｘ（副画素４９）ごとに出力信号Ｖｏを検出する（ステップＳＴ１４）。出力信号Ｖｏは、例えば、検査信号ＶＴＧに応じて、駆動トランジスタＤＲＴから検査治具８０（ｎ）に流れる電流の電流値である。

検査制御回路１００は、出力信号Ｖｏに基づいて各画素Ｐｉｘの画素回路の不良の有無を判定する（ステップＳＴ１５）。検査制御回路１００は、例えば、あらかじめ記憶回路１０３に記憶された閾値と出力信号Ｖｏとを比較して、画素回路の動作を判定することができる。また、画素Ｐｉｘの画素回路の不良が発生した場合には、検査制御回路１００は、不良が発生した画素Ｐｉｘの位置や不良モードに関する情報を記憶回路１０３に記憶する。

検査制御回路１００は、全ての画素行ＰＸＡの検査が終了したかどうかを判定する（ステップＳＴ１６）。全ての画素行ＰＸＡの検査が終了していない場合（ステップＳＴ１６、Ｎｏ）、次の画素行ＰＸＡの検査を実行し（ステップＳＴ１７）、ステップＳＴ１２からステップＳＴ１５を繰り返し実行する。全ての画素行ＰＸＡの検査が終了した場合（ステップＳＴ１６、Ｙｅｓ）、検査システム１０は、検査を終了する。

このように、検査システム１０では、検査治具８０が画素行ＰＸＡごとに設けられ、画素行ＰＸＡごとに各画素Ｐｉｘの電気特性を検出することができる。これにより、発光素子３が未実装なので、画素Ｐｉｘの不良が発生した場合でも、発光素子３を破棄する必要がなく、製造コストを抑制することができる。また、検査治具８０が画素行ＰＸＡごとに設けられ、１つの支持部８１に設けられた複数の検査プローブ８２が、それぞれ画素行ＰＸＡの複数のアノード検査端子５１に接触する。このため、画素Ｐｉｘを個別に検査する場合に比べて、効率よく画素Ｐｉｘの電気特性を検出することができる。

（第２実施形態）
図１０は、第２実施形態に係るアレイ基板の、画素行ごとの検査方法を説明するための説明図である。図１１は、第２実施形態に係るアレイ基板の、画素列ごとの検査方法を説明するための説明図である。図１２は、第２実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。

第２実施形態では、検査システム１０により、各画素Ｐｉｘのアノード−カソード間のショートの有無を検出する検出方法について説明する。また、本実施形態においても、検査システム１０Ａは、発光素子３が未実装のアレイ基板２の検査を行う。

図１０及び図１２に示すように、検査システム１０Ａは、検査治具８０を画素行ＰＸＡごとに配置し、複数の検査プローブ８２を、第１方向Ｄｘに配列された複数のアノード検査端子５１のそれぞれに接触させる（ステップＳＴ２１）。なお、各検査治具８０と、複数のアノード検査端子５１との接続関係は、上述した第１実施形態と同様であり、重複する説明は省略する。

なお、第２実施形態では、第１実施形態と異なり、駆動回路１２は、各ゲート線ＧＬを駆動せず、検査駆動回路１０１（図示しない）は、信号線ＳＬに検査信号ＶＴＧを供給しない。このため、各画素Ｐｉｘの駆動トランジスタＤＲＴ及び書込トランジスタＳＳＴは、オフ（非接続状態）であり、複数のアノード検査端子５１は、それぞれ、アノード電源線ＬＶＤＤとも信号線ＳＬとも非接続である。

検出回路１０２は、画素行ＰＸＡごとに、検査治具８０とカソード電源線ＬＶＳＳとの間の抵抗値を検出する（ステップＳＴ２２）。複数のカソード電源線ＬＶＳＳは、画素行ＰＸＡごとに設けられ、複数のカソード電源線ＬＶＳＳのそれぞれは、画素行ＰＸＡに属する複数の画素Ｐｉｘに亘って設けられる。検出回路１０２は、検査治具８０とカソード電源線ＬＶＳＳとの間の電圧値や電流値等、抵抗値に関する情報を検出してもよい。検査制御回路１００は、電圧値や電流値等、抵抗値に関する情報に基づいて、検査治具８０とカソード電源線ＬＶＳＳとの間の抵抗値を算出してもよい。検出回路１０２は、画素行ＰＸＡごとに、全ての画素行ＰＸＡの抵抗値を検出する。

検査制御回路１００は、全ての画素行ＰＸＡの抵抗値が基準値以上であるかどうかを判定する（ステップＳＴ２３）。

全ての画素行ＰＸＡの抵抗値が基準値以上である場合（ステップＳＴ２３、Ｙｅｓ）、検査制御回路１００は、全ての画素Ｐｉｘのアノード−カソード間のショートが発生していないと判定し、検査を終了する。

いずれかの画素行ＰＸＡで、抵抗値が基準値よりも小さい場合（ステップＳＴ２３、Ｎｏ）、検査システム１０は、ショートが発生している画素Ｐｉｘを特定する検査を実行する。以下の説明では、例えば、画素行ＰＸＡ（ｎ＋１）でショートが発生した場合について説明する。

検査制御回路１００は、ステップＳＴ２２でショートが発生した画素行ＰＸＡ（ｎ＋１）を記憶回路１０３に記憶させる（ステップＳＴ２４）。

次に、図１１及び図１２に示すように、検査システム１０は、検査治具８０を画素列ＰＸＢごとに配置し、複数の検査プローブ８２を、第２方向Ｄｙに配列された複数のアノード検査端子５１のそれぞれに接触させる（ステップＳＴ２５）。図１１に示すように、検査システム１０は、検査治具８０を、それぞれ第２方向Ｄｙに延在するように向きを９０°回転し、検査治具８０（ｎ）、８０（ｎ＋１）、８０（ｎ＋２）を、それぞれ画素列ＰＸＢ（ｍ）、ＰＸＢ（ｍ＋１）、ＰＸＢ（ｍ＋２）に配置させる。

検査治具８０（ｎ）の複数の検査プローブ８２は、それぞれ、画素列ＰＸＢ（ｍ）に属する各画素Ｐｉｘ（副画素４９）の、第２方向Ｄｙに配列されたアノード検査端子５１に接触する。同様に、検査治具８０（ｎ＋１）の複数の検査プローブ８２は、それぞれ、画素列ＰＸＢ（ｍ＋１）に属する各画素Ｐｉｘ（副画素４９）の、第２方向Ｄｙに配列されたアノード検査端子５１に接触する。検査治具８０（ｎ＋２）の複数の検査プローブ８２は、それぞれ、画素列ＰＸＢ（ｍ＋２）に属する各画素Ｐｉｘ（副画素４９）の、第２方向Ｄｙに配列されたアノード検査端子５１に接触する。

検出回路１０２は、画素列ＰＸＢごとに、検査治具８０とカソード電源線ＬＶＳＳとの間の抵抗値を検出する（ステップＳＴ２６）。例えば、上述したステップＳＴ２１からステップＳＴ２４で、画素行ＰＸＡ（ｎ＋１）でショートが発生した場合には、検出回路１０２は、各検査治具８０と、画素行ＰＸＡ（ｎ＋１）のカソード電源線ＬＶＳＳで抵抗値を検出する。

検査制御回路１００は、抵抗値に関する情報（出力信号Ｖｏ）に基づいて、画素列ＰＸＢごとの抵抗値が基準値以上であるかを判定し、ショートが発生した画素列ＰＸＢを特定する（ステップＳＴ２７）。

検査制御回路１００は、ステップＳＴ２４で記憶したショートが発生した画素行ＰＸＡの情報と、ショートが発生した画素列ＰＸＢの情報から、ショートが発生した画素Ｐｉｘを特定する（ステップＳＴ２８）。

以上のように、本実施形態では、各画素Ｐｉｘのアノード−カソード間の導通検査を行うことができる。検査治具８０は、画素行ＰＸＡごとに、抵抗値を検出できるので、不良がない場合には、画素行ＰＸＡを１回走査するのみで検出が終了でき、効率よく検査を行うことができる。また、発光素子３が未実装で、ショートが発生した画素Ｐｉｘを検査できるので、画素回路のリペアを行う、あるいは、ショートが発生した画素Ｐｉｘに発光素子３を実装しないなど、発光素子３の実装後に不良が発見された場合に比べて、発光素子３の破棄を抑制することができる。

（第３実施形態）
図１３は、第３実施形態に係るアレイ基板の検査方法を説明するためのフローチャートである。第３実施形態では、図８、図１１及び図１３を参照しつつ、検査システム１０により、隣接する画素Ｐｉｘ間でのショートの有無を検出する検出方法について説明する。

本実施形態の検査システム１０は、図８と同様の構成の検査治具８０を有する。すなわち、検査システム１０は、検査治具８０を画素行ＰＸＡごとに配置し、複数の検査プローブ８２を、第１方向Ｄｘに配列された複数のアノード検査端子５１のそれぞれに接触させる（ステップＳＴ３１）。検査システム１０は、画素行ＰＸＡごとにゲート線ＧＬを駆動させる（ステップＳＴ３２）。次に、検査駆動回路１０１は、画素列ＰＸＢごとに信号線ＳＬに検査信号ＶＴＧを供給する（ステップＳＴ３３）。ステップＳＴ３１からステップＳＴ３３は、上述した第１実施形態のステップＳＴ１１からステップＳＴ１３と同様であり、繰り返しの説明は省略する。

検出回路１０２は、ゲート線ＧＬを駆動した画素行ＰＸＡとは異なる画素行ＰＸＡから出力信号Ｖｏを検出する（ステップＳＴ３４）。以下の説明では、一例として、第２方向Ｄｙに隣接する画素行ＰＸＡ（ｎ）と画素行ＰＸＡ（ｎ＋１）との間のショートの有無を検出する場合について説明する。具体的には、駆動回路１２が画素行ＰＸＡ（ｎ）に属するゲート線ＧＬにゲート駆動信号を供給した場合において、検出回路１０２は、画素行ＰＸＡ（ｎ）と隣接する画素行ＰＸＡ（ｎ＋１）に接続された検査治具８０（ｎ＋１）から出力信号Ｖｏを検出する。

検査制御回路１００は、検出回路１０２で検出された出力信号Ｖｏに基づいて、画素行ＰＸＡ間のショートが発生しているかどうかを判定する（ステップＳＴ３５）。画素行ＰＸＡ（ｎ＋１）から供給された出力信号Ｖｏ（例えば、電流値）が閾値よりも小さい場合、検査制御回路１００は、画素行ＰＸＡ（ｎ）と画素行ＰＸＡ（ｎ＋１）との間でショートが発生していないと判定する（ステップＳＴ３５、Ｎｏ）。そして、検査制御回路１００は、順次、画素行ＰＸＡの駆動から出力信号Ｖｏの検出を１行目から最終行まで実行する。

画素行ＰＸＡ（ｎ＋１）から供給された出力信号Ｖｏ（例えば、電流値）が閾値以上の場合、検査制御回路１００は、画素行ＰＸＡ（ｎ）と画素行ＰＸＡ（ｎ＋１）との間でショートが発生している判定する（ステップＳＴ３５、Ｙｅｓ）。

この場合、駆動されている画素行ＰＸＡ（ｎ）では、ステップＳＴ３３で画素列ＰＸＢごとに信号線ＳＬに検査信号ＶＴＧが供給されているので、隣接する画素行ＰＸＡ（ｎ）と画素行ＰＸＡ（ｎ＋１）との間でショートが発生している画素Ｐｉｘが特定可能である。一方、駆動されていない画素行ＰＸＡ（ｎ＋１）では、検査治具８０（ｎ＋１）が複数のアノード検査端子５１に接触しているので、ショートが発生している画素Ｐｉｘを特定できない。

検査システム１０は、画素行ＰＸＡ（ｎ）と画素行ＰＸＡ（ｎ＋１）とで、駆動と検出との関係を反転させてショートの有無を検出する。すなわち、検査システム１０は、ショートが発生した画素行ＰＸＡ（ｎ＋１）のゲート線ＧＬを駆動し、画素列ＰＸＢごとに信号線ＳＬに検査信号ＶＴＧを供給する（ステップＳＴ３６）。検出回路１０２は、画素行ＰＸＡ（ｎ＋１）と隣接する画素行ＰＸＡ（ｎ）に接続された検査治具８０（ｎ）から出力信号Ｖｏを検出する。これにより、検査制御回路１００は、出力信号Ｖｏに基づいて、画素行ＰＸＡ（ｎ＋１）でショートが発生している画素Ｐｉｘを特定することができる（ステップＳＴ３７）。

本実施形態では、検査治具８０を用いて画素行ＰＸＡごとに駆動することで、画素行ＰＸＡ間のショートの有無を検出できる。このため、画素Ｐｉｘを個別に検査する方法に比べて効率よく画素Ｐｉｘ間のショートの有無を検出できる。

図８及び図１３では、第２方向Ｄｙに隣接する画素Ｐｉｘ間で、ショートが発生しているかどうかを検出する方法を説明した。ただし、これに限定されず、第１方向Ｄｘに隣接する画素Ｐｉｘ間でのショートの有無を検出することもできる。

すなわち、検査治具８０を９０°回転させて、図１１に示すように、検査治具８０を画素列ＰＸＢごとに配置し、複数の検査プローブ８２を、第２方向Ｄｙに配列された複数のアノード検査端子５１のそれぞれに接触させる（ステップＳＴ３１に対応するステップ）。検査システム１０は、ステップＳＴ３２、ステップＳＴ３３と同じく、画素行ＰＸＡごとにゲート線ＧＬを駆動させ、検査駆動回路１０１は、画素列ＰＸＢごとに信号線ＳＬに検査信号ＶＴＧを供給する。

検出回路１０２は、検査信号ＶＴＧが供給された画素列ＰＸＢとは異なる画素列ＰＸＢから出力信号Ｖｏを検出する（ステップＳＴ３４に対応するステップ）。以下の説明では、一例として、第１方向Ｄｘに隣接する画素列ＰＸＢ（ｍ）と画素列ＰＸＢ（ｍ＋１）との間のショートの有無を検出する場合について説明する。具体的には、検査駆動回路１０１が画素列ＰＸＢ（ｍ）に属する第１信号線ＳＬ−１に検査信号ＶＴＧを供給した場合において、検出回路１０２は、画素列ＰＸＢ（ｍ）と隣接する画素列ＰＸＢ（ｍ＋１）に接続された検査治具８０（ｎ＋１）から出力信号Ｖｏを検出する。

これにより、検査制御回路１００は、検出回路１０２から供給された出力信号Ｖｏに基づいて、画素列ＰＸＢ間のショートが発生しているかどうかを判定することができる。また、ショートが発生した場合において、画素列ＰＸＢ間の駆動と検出との関係を反転させることで、検査制御回路１００は、いずれの画素行ＰＸＡでショートが発生したかを特定できる。言い換えると、検査制御回路１００は、ショートが発生した画素Ｐｉｘの、第２方向Ｄｙでの位置を特定できる。

なお、上述した画素Ｐｉｘ間のショートの有無の検出方法はあくまで一例であり、適宜変更することができる。例えば、ステップＳＴ３６、ＳＴ３７を省略して画素Ｐｉｘ間でのショートの有無のみを検出してもよい。この場合、ショートが発生した画素Ｐｉｘを特定する検査を別の検査工程で行ってもよいし、ショートが発生した画素Ｐｉｘの位置を特定しなくてもよい。また、画素行ＰＸＡ間のショートの検査と、画素列ＰＸＢ間のショートの検査との両方を行ってもよいし、いずれか一方を行ってもよい。

（第４実施形態）
図１４は、第４実施形態に係るアレイ基板の検査方法を説明するための説明図である。第４実施形態では、カソード側の配線の導通検査について説明する。本実施形態においても、発光素子３が未実装のアレイ基板２の検査を行う。

図１４に示すように、本実施形態の検査システム１０Ａは、検査治具８０Ａを有する。検査治具８０Ａは、画素列ＰＸＢが有する複数の画素Ｐｉｘの配列方向（第２方向Ｄｙ）に沿って設けられる。検査治具８０Ａは、例えば、画素列ＰＸＢ（ｍ＋２）に設けられる。図１４では、画素列ＰＸＢ（ｍ＋２）の複数のカソード検査端子５２を検査する場合について説明する。検査制御回路１００は、他の画素列ＰＸＢ（例えば、画素列ＰＸＢ（ｍ＋１））を検査する場合には、検査治具８０Ａを移動させて各列の検査を行うことができる。

検査治具８０Ａは、それぞれ支持部８１と、複数の検査プローブ８２と、連結部８３と、を有する。複数の検査プローブ８２及び複数の連結部８３は、支持部８１の延在方向に沿って配列される。検査治具８０Ａは、１つの画素列ＰＸＢに設けられる。一例として、複数の検査プローブ８２は、それぞれ、画素列ＰＸＢ（ｍ＋２）に属する各画素Ｐｉｘ（副画素４９）の、第２方向Ｄｙに配列されたカソード検査端子５２に接触する。検査プローブ８２（ｎ）は、画素行ＰＸＡ（ｎ）に属するカソード検査端子５２に接触する。検査プローブ８２（ｎ＋１）は、画素行ＰＸＡ（ｎ＋１）に属するカソード検査端子５２に接触する。検査プローブ８２（ｎ＋２）は、画素行ＰＸＡ（ｎ＋２）に属するカソード検査端子５２に接触する。

検査プローブ８２（ｎ）、８２（ｎ＋１）、８２（ｎ＋２）は、それぞれ連結部８３（ｎ）、８３（ｎ＋１）、８３（ｎ＋２）を介して支持部８１に接続される。支持部８１は、画素列ＰＸＢに属する複数の画素Ｐｉｘに亘って延在する棒状の部材である。支持部８１は、絶縁性の材料で形成され、複数の検査プローブ８２（ｎ）、８２（ｎ＋１）、８２（ｎ＋２）間は、支持部８１で絶縁される。

検出回路１０２は、検査プローブ８２（ｎ）、８２（ｎ＋１）、８２（ｎ＋２）のそれぞれから出力信号Ｖｏを検出することができる。出力信号Ｖｏは、カソード検査端子５２とカソード電源線ＬＶＳＳとの間の抵抗値に応じた信号である。検査制御回路１００は、検査プローブ８２からの出力信号Ｖｏに基づいて、カソード検査端子５２とカソード電源線ＬＶＳＳとの間の導通検査（断線の有無）を行うことができる。あるいは、検査制御回路１００は、検査プローブ８２からの出力信号Ｖｏに基づいて、画素行ＰＸＡごとに設けられたカソード電源線ＬＶＳＳの導通検査（断線の有無）を行うことができる。

第４実施形態の検査システム１０Ｂでは、１つの検査治具８０Ａが複数の画素行ＰＸＡに亘って設けられ、画素行ＰＸＡごと（カソード電源線ＬＶＳＳ）ごとにカソード側の電気特性を検出することができる。これにより、カソード電源線ＬＶＳＳごとに個別にプローブを接触させて検査を行う場合に比べて、効率よくカソード側の電気特性を検出することができる。

以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。

１ 表示装置
２ アレイ基板
３ 発光素子
１０、１０Ａ、１０Ｂ 検査システム
１２ 駆動回路
２１ 基板
２２ カソード電極
２３ アノード電極
２４ 実装電極
４９ 副画素
５１ アノード検査端子
５２ カソード検査端子
６０ カソード配線
８０、８０（ｎ）、８０（ｎ＋１）、８０（ｎ＋２）、８０Ａ 検査治具
８１ 支持部
８２、８２（ｎ）、８２（ｎ＋１）、８２（ｎ＋２） 検査プローブ
８３、８３（ｎ）、８３（ｎ＋１）、８３（ｎ＋２） 連結部
１００ 検査制御回路
１０１ 検査駆動回路
１０２ 検出回路
ＧＬ ゲート線
ＳＬ 信号線
ＬＶＤＤ アノード電源線
ＬＶＳＳ カソード電源線
Ｐｉｘ 画素
Ｖｏ 出力信号
ＶＴＧ 検査信号
ＰＸＡ、ＰＸＡ（ｎ）、ＰＸＡ（ｎ＋１）、ＰＸＡ（ｎ＋２） 画素行
ＰＸＢ、ＰＸＢ（ｍ）、ＰＸＢ（ｍ＋１）、ＰＸＢ（ｍ＋２） 画素列

Claims (8)

1. 複数の発光素子が実装されるアレイ基板の検査方法であって、
   前記アレイ基板は、
   複数の画素に対応して設けられた複数のトランジスタと、
   前記トランジスタに電気的に接続され、複数の前記発光素子が実装される複数の実装電極と、
   複数の前記実装電極と電気的に接続される複数の検査端子と、を有し、
   複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、
   複数の前記画素に亘って延在する支持部と、前記支持部の延在方向に配列された複数の検査プローブとを有する複数の検査治具を、第１方向に配列された複数の前記画素からなる画素行ごとに配置し、複数の前記検査プローブを、前記第１方向に配列された複数の前記検査端子のそれぞれに接触させるステップと、
   複数の前記検査治具により、前記画素行ごとに電気特性を検査するステップと、を含む
   アレイ基板の検査方法。
2. 複数の前記検査治具からの出力信号を検出する検出回路を有し、
   前記アレイ基板は、複数の前記トランジスタに接続された複数のゲート線及び複数の信号線を有し、
   画素行ごとに前記ゲート線が駆動され、かつ、列ごとに前記信号線に検査信号が供給され、
   前記検出回路は、前記画素行に属する複数の画素ごとに、前記検査信号に応じて前記検査治具から出力される出力信号を検出する
   請求項１に記載のアレイ基板の検査方法。
3. 複数の前記検査治具からの出力信号を検出する検出回路を有し、
   前記アレイ基板は、前記画素行ごとに設けられ、複数の前記発光素子に基準電位を供給するカソード電源線を有し、
   前記検出回路は、前記画素行ごとに、前記検査治具と前記カソード電源線との間の抵抗値に関する情報を検出する
   請求項１に記載のアレイ基板の検査方法。
4. 所定の画素行で、前記抵抗値が基準値よりも小さい場合に、
   複数の前記検査治具を、前記第１方向と交差する第２方向に配列された複数の前記画素からなる画素列ごとに配置し、複数の前記検査プローブを、前記第２方向に配列された複数の前記検査端子のそれぞれに接触させるステップと、
   前記検出回路が、前記画素列ごとに、前記検査治具と、前記所定の画素行に設けられた前記カソード電源線との間の抵抗値に関する情報を検出するステップと、を含む
   請求項３に記載のアレイ基板の検査方法。
5. 複数の前記検査治具からの出力信号を検出する検出回路を有し、
   前記アレイ基板は、複数の前記トランジスタに接続された複数のゲート線及び複数の信号線と、を有し、
   画素行ごとに前記ゲート線が駆動され、かつ、列ごとに前記信号線に検査信号が供給され、
   前記検出回路は、前記ゲート線が駆動された前記画素行とは異なる画素行の前記検査治具から出力される出力信号を検出する
   請求項１に記載のアレイ基板の検査方法。
6. 複数の発光素子が実装されるアレイ基板の検査方法であって、
   前記アレイ基板は、
   複数の画素に対応して設けられた複数のトランジスタと、
   前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、
   第１方向に配列された複数の前記画素からなる画素行ごとに設けられ、複数の前記発光素子に基準電位を供給する複数のカソード電源線と、
   複数の前記カソード電源線に電気的に接続される複数のカソード検査端子と、を有し、
   複数の前記発光素子が未実装の前記アレイ基板を用意するステップと、
   複数の前記画素に亘って延在する支持部と、前記支持部に設けられた複数の検査プローブとを有する検査治具を用意し、複数の前記検査プローブを、前記画素行ごとに配置し、前記第１方向と交差する第２方向に配列された複数の前記カソード検査端子のそれぞれに接触させるステップと、
   複数の前記検査プローブにより、前記画素行ごとに、少なくとも前記カソード検査端子と前記カソード電源線との間の導通検査を行うステップと、を含む
   アレイ基板の検査方法。
7. アレイ基板と、前記アレイ基板に実装される複数の発光素子とを有し、
   前記アレイ基板は、
   複数の画素に対応して設けられた複数のトランジスタと、
   前記トランジスタに電気的に接続され、前記発光素子が実装される複数の実装電極と、
   前記実装電極と電気的に接続される複数の検査端子と、を有し、
   複数の前記検査端子には、検査プローブが接触することで凹部が形成される
   表示装置。
8. 前記アレイ基板は、第１方向に配列された複数の前記画素からなる画素行ごとに設けられ、複数の前記発光素子に基準電位を供給するカソード電源線と、
   前記カソード電源線と電気的に接続され、前記画素行ごとに設けられた複数のカソード検査端子と、を有し、
   複数の前記カソード検査端子には、検査プローブが接触することで凹部が形成される
   請求項７に記載の表示装置。

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