CN110649135A - 发光显示设备及其制造方法 - Google Patents

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金喆浩
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Abstract

本申请涉及发光显示设备。该发光显示设备包括衬底、像素电路层、显示元件层以及第一对准线和第二对准线，其中：衬底包括显示区域和非显示区域，显示区域包括多个像素区域，非显示区域位于显示区域的外围处；像素电路层包括位于显示区域中的多个电路元件；显示元件层包括位于像素电路层上的显示区域中的多个发光器件；以及第一对准线和第二对准线位于非显示区域中，第一对准线和第二对准线各自具有多层结构。第一对准线和第二对准线中的每一个包括主线和至少一条子线，主线位于与显示元件层中的至少一个电极相同的层中，至少一条子线电连接到主线，至少一条子线位于与像素电路层中的至少一个电极相同的层中。

Description

发光显示设备及其制造方法
相关申请的交叉引用
本申请要求于2018年6月27日提交至韩国知识产权局的第10-2018-0073901号韩国专利申请的优先权和权益，该韩国专利申请的全部公开内容通过引用并入本文中。
技术领域
本公开的实施方式的方面涉及发光显示设备及其制造方法。
背景技术
发光显示设备使用诸如发光二极管的发光器件作为每个像素的光源来显示高质量图像。即使在恶劣的环境条件下，发光二极管也表现出相对令人满意的耐用性并且在寿命和亮度方面具有良好的性能。
近来，已经进行了使用微型发光二极管作为下一代像素光源的研究，这些研究通过使用具有拥有高可靠性的无机晶体结构的材料制造微型发光二极管并将微型发光二极管设置在发光显示设备的面板(在本文中，被称为“发光显示面板”)中而进行。作为此类研究的一部分，已经开发了一种发光显示设备，其使用制造成小到微米量级或纳米量级的微型发光二极管作为每个像素的光源。
发明内容
根据实施方式的方面，发光显示设备能够容易地在每个像素区域中对准发光器件的同时改善制造效率，并且提供了发光显示设备的制造方法。
根据本公开的一个或多个实施方式，发光显示设备包括衬底、像素电路层、显示元件层以及第一对准线和第二对准线，其中：衬底包括显示区域和非显示区域，显示区域包括多个像素区域，非显示区域位于显示区域的外围处；像素电路层包括位于显示区域中的多个电路元件；显示元件层包括位于像素电路层上的显示区域中的多个发光器件；以及第一对准线和第二对准线位于非显示区域中，第一对准线和第二对准线各自具有多层结构，其中，第一对准线和第二对准线中的每一个包括主线和至少一条子线，主线位于与显示元件层中的至少一个电极相同的层中，至少一条子线电连接到主线，至少一条子线位于与像素电路层中的至少一个电极相同的层中。
第一对准线和第二对准线可位于衬底的相对的端部部分上以彼此面对，且显示区域位于第一对准线与第二对准线之间。
第一对准线可与显示区域的像素间隔开，以及第二对准线可连接到显示区域的像素。
显示元件层可包括位于像素电路层上的每个像素区域中的第一像素电极和第二像素电极以及位于像素区域的第一像素电极与第二像素电极之间的发光器件。
第一对准线和第二对准线中的每一个的主线可位于与第一像素电极和第二像素电极中的至少一个相同的层中。
第一像素电极和第二像素电极可在像素区域中的相同的层中彼此间隔开。发光器件的第一端部部分可电连接到相应像素的第一像素电极，并且发光器件的第二端部部分可电连接到相应像素的第二像素电极。
显示元件层还可包括第一接触电极和第二接触电极，其中，第一接触电极位于发光器件的第一端部部分上以将发光器件的第一端部部分连接到第一像素电极中的每一个，第二接触电极位于发光器件的第二端部部分上以将发光器件的第二端部部分连接到第二像素电极中的每一个。
发光器件中的每一个可包括掺杂有第一导电掺杂剂的第一半导体层、掺杂有第二导电掺杂剂的第二半导体层以及位于第一半导体层与第二半导体层之间的有源层。
发光器件中的每一个可以是具有微米量级或纳米量级的棒式发光二极管。
发光显示设备还可包括顺序地堆叠在衬底与显示元件层之间的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
像素电路层可包括位于显示区域的每个像素区域中的晶体管。晶体管可包括半导体层、栅电极和第一电极，其中：半导体层位于衬底与第一绝缘层之间；栅电极位于第一绝缘层与第二绝缘层之间，栅电极与半导体层的至少一个区域重叠；第一电极位于第三绝缘层与第四绝缘层之间，第一电极电连接到半导体层。
像素电路层还可包括位于显示区域的每个像素区域中的电容器。电容器可包括第一电容器电极和第二电容器电极，其中，第一电容器电极位于第二绝缘层与第三绝缘层之间，第二电容器电极位于与半导体层、栅电极和第一电极中的至少一个相同的层中。
至少一条子线可包括以下项中的至少一个：位于第三绝缘层与第四绝缘层之间的第一子线；位于第二绝缘层与第三绝缘层之间的第二子线；位于第一绝缘层与第二绝缘层之间的第三子线；以及位于衬底与第一绝缘层之间的第四子线。
至少一个子线可具有多层结构，该多层结构包括第一子线至第四子线中的至少两种子线。
根据本公开的一个或多个实施方式，制造发光显示设备的方法包括：准备包括显示区域和非显示区域的衬底；在衬底的显示区域中形成像素电路层，同时在衬底的非显示区域中形成第一对准线和第二对准线中的每一个的子线；在显示区域的每个像素区域中形成第一像素电极和第二像素电极，同时在衬底的非显示区域中形成第一对准线和第二对准线中的每一个的主线；将多个发光器件供应到像素区域中，并通过向第一对准线和第二对准线施加电力来对准发光器件；以及形成分别将发光器件中的每一个的第一端部部分和第二端部部分连接到第一像素电极和第二像素电极的第一接触电极和第二接触电极。
形成子线可包括：在像素电路层中形成至少一个电极，同时在与该至少一个电极相同的层中形成至少一条子线。
形成主线可包括：在第一对准线和第二对准线中的每一个的子线上形成第一对准线和第二对准线中的每一个的主线，以电连接到子线。
附图说明
现在将参考附图在本文中更充分地描述一些示例性实施方式；然而，本公开可以以不同的形式实施，并且不应该被解释为限于本文中阐述的实施方式。相反，提供这些实施方式使得本公开将是彻底和完整的，并且将向本领域技术人员充分传达本公开的范围。
在附图中，为了清楚说明，可能夸大尺寸。在说明书通篇，相同的附图标记表示相同的元件。
图1是示出根据本公开实施方式的发光器件的立体图。
图2是示意性地示出根据本公开实施方式的发光显示面板的平面图。
图3是示出设置在图2的发光显示面板中的像素的实施方式的电路图。
图4是示出根据本公开实施方式的像素的结构的平面图。
图5A至图5E是示出根据本公开的实施方式的发光器件的布置方法以及通过该布置方法制造的发光显示面板的平面图。
图6至图20是示出根据本公开各种实施方式的发光显示设备的结构的剖视图，其示出了对应于图5E中所示的发光显示面板的线I-I'的剖面。
图21是示出根据本公开实施方式的发光显示设备的制造方法的流程图。
具体实施方式
本公开可具有各种变化和不同的形式，并且在本文中仅针对一些特定示例进行说明。然而，这些示例不对本公开进行限制。
在实施方式和附图的以下描述中，可以省略与本公开不直接相关的元件，并且为了便于理解，可以示出附图中的各元件之间的尺寸关系，并且可以不描绘实际比例。
本说明书中的术语(例如，“第一”、“第二”等)可用于表示各种部件，并且这些部件不限于这些术语。在说明书中，当元件被称为“连接”或“联接”至另一元件时，该元件可以直接连接或联接至另一元件，或者可以间接连接或联接至另一元件，且该元件与另一元件之间插置有一个或多个介于中间的元件。另外，可以从相对的视点描述在以下描述中限定的特定位置、方向等，并且特定位置、方向等可以根据视点或方向反向地改变。应当理解，当元件被称为在两个元件“之间”时，该元件可以是所述两个元件之间的唯一元件，或者还可以存在一个或多个介于中间的元件。
本文中，将参考附图进一步详细描述本公开的一些示例性实施方式。除非上下文另有明确说明，否则本公开中的单数形式也旨在包括复数形式。
图1是示出根据本公开实施方式的发光器件LD的立体图。在图1中，圆柱形柱形状的棒式发光二极管作为发光器件LD的示例示出，但是根据本公开的发光器件LD的种类和/或形状不限于此。
参照图1，根据本公开实施方式的发光器件LD可包括第一半导体层11、第二半导体层13以及设置在第一半导体层11与第二半导体层13之间的有源层12。在示例中，发光器件LD可用堆叠结构实现，在该堆叠结构中，第一半导体层11、有源层12和第二半导体层13顺序地堆叠。
在一些实施方式中，发光器件LD可以以沿着一个方向延伸的棒形状设置。当假定发光器件LD的延伸方向是长度方向时，发光器件LD可沿着长度方向具有一个端部部分和另一端部部分。
在一些实施方式中，第一半导体层11和第二半导体层13中的一个可设置在发光器件LD的一个端部部分处，并且第一半导体层11和第二半导体层13中的另一个可设置在发光器件LD的另一端部部分处。
在一些实施方式中，发光器件LD可制造成棒形状。术语“棒式”或“棒形状”可包括在其长度方向上是长的(例如，纵横比大于1)的杆状形状或棒状形状，诸如圆柱形柱或多边形柱，且其截面的形状不受特别限制。例如，发光器件LD可具有大于其直径的长度。
在一些实施方式中，发光器件LD可具有小到微米量级或纳米量级的尺寸(例如，小到微米量级或纳米量级的直径和/或长度)。然而，发光器件LD的尺寸不限于此。例如，发光器件LD的尺寸可根据使用发光器件LD的发光显示设备等的设计条件而不同地改变。
第一半导体层11可包括例如至少一个N型半导体层。例如，第一半导体层11可包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可包括掺杂有诸如Si、Ge或Sn的第一导电掺杂剂的半导体层。然而，构成第一半导体层11的材料不限于此。例如，第一半导体层11中可包括多种材料。
有源层12形成在第一半导体层11上，并且可形成为单量子阱结构或多量子阱结构。在实施方式中，掺杂有导电掺杂剂的覆层(未示出)可形成在有源层12的顶部和/或底部上。在示例中，覆层可实施为AlGaN层或InAlGaN层。在一些实施方式中，诸如AlGaN或AlInGaN的材料可用于形成有源层12。此外，有源层12中可包括多种材料。
当具有某一电压(例如，预定电压)或更大电压的电场施加至发光器件LD的两个端部时，发光器件LD因电子-空穴对在有源层12中复合而发光。使用这样的原理来控制发光器件LD的发射，使得发光器件LD可用作像素的光源。
第二半导体层13形成在有源层12上，并且可包括具有与第一半导体层11的类型不同类型的半导体层。在示例中，第二半导体层13可包括至少一个P型半导体层。例如，第二半导体层13可包括InAlGaN、GaN、AlGaN、InGaN、AlN和InN中的至少一种半导体材料，并且可包括掺杂有诸如Mg的第二导电掺杂剂的半导体层。然而，构成第二半导体层13的材料不限于此。此外，第二半导体层13中可包括多种材料。
在实施方式中，除第一半导体层11、有源层12和第二半导体层13之外，发光器件LD还可包括另外的部件。在示例中，发光器件LD可另外地包括设置在第一半导体层11、有源层12和/或第二半导体层13的顶部和/或底部上的一个或多个磷光体层、一个或多个有源层、一个或多个半导体层和/或一个或多个电极层。
在一些实施方式中，发光器件LD还可包括绝缘膜14。在一些实施方式中，绝缘膜14可形成为至少围绕有源层12的外圆周。此外，绝缘膜14还可围绕第一半导体层11和第二半导体层13的至少一部分。
虽然图1示出了绝缘膜14的一部分被去除以清楚地示出发光器件LD的堆叠结构，但绝缘膜14可完全围绕发光器件LD的除了两个端部部分之外的外圆周表面(例如，圆柱形柱的侧表面)。在另一实施方式中，绝缘膜14可仅覆盖第一半导体层11、有源层12和/或第二半导体层13的侧表面之中的局部区域。在又一实施方式中，可省略绝缘膜14。
在一些实施方式中，绝缘膜14可包括透明绝缘材料。例如，绝缘膜14可包括从由SiO2、Si3N4、Al2O3和TiO2组成的群组中选择的至少一种绝缘材料；然而，本公开不限于此。换言之，绝缘膜14中可包括本领域当前已知的多种材料。
当发光器件LD中设置有绝缘膜14时，可防止或基本上防止发光器件LD的有源层12与第一电极(未示出)和/或第二电极(未示出)短路。因此，可提供发光器件LD的电稳定性。
此外，当发光器件LD的表面上形成有绝缘膜14时，发光器件LD的表面缺陷被最小化或减少，使得可改善发光器件LD的寿命和效率。此外，当每个发光器件LD中形成有绝缘膜14时，即使当多个发光器件LD密集地设置时，也可防止或基本上防止多个发光器件LD之间发生不期望的短路。
上述发光器件LD可在包括发光显示设备的多种类型的显示设备中的任何一种中用作光源。在示例中，发光显示面板的每个像素区域中可设置有至少一种发光器件LD，从而构成每个像素的发光单元。然而，在本公开中，发光器件LD的应用领域不限于显示设备。例如，发光器件LD可用于需要光源的另一类型的发光设备(例如，照明设备)中。
图2是示意性示出根据本公开实施方式的发光显示面板110的平面图；以及图3是示出设置在图2的发光显示面板110中的像素PXL的实施方式的电路图。在一些实施方式中，将在图2和图3中简略地示出基于显示区域DA的发光显示面板110的结构。然而，在一些实施方式中，发光显示面板110中还可设置有并未示出的至少一个驱动电路层(例如，扫描驱动器和数据驱动器)和/或多条线。
参照图2，发光显示面板110可包括衬底SUB和布置在衬底SUB上的多个像素PXL。发光显示面板110可包括用于显示图像的显示区域DA和除了显示区域DA之外的非显示区域NDA。此外，像素PXL可布置在衬底SUB上的显示区域DA中。
在一些实施方式中，显示区域DA可设置在发光显示面板110的中央区域中，并且非显示区域NDA可在发光显示面板110的边缘区域中设置成围绕显示区域DA。然而，显示区域DA和非显示区域NDA的位置不限于此，并且可被改变。
衬底SUB可以是刚性衬底或柔性衬底，并且衬底SUB的材料或性质不受特别限制。例如，衬底SUB可以是用玻璃或钢化玻璃配置的刚性衬底，或者用由塑料或金属制成的薄膜配置的柔性衬底。
衬底SUB的一个区域被限定为显示区域DA，使得像素PXL布置在其中，并且衬底SUB的其它区域被限定为非显示区域NDA。在示例中，衬底SUB可包括显示区域DA和非显示区域NDA，显示区域DA包括其中形成有相应像素PXL的多个像素区域，非显示区域NDA设置在显示区域DA的外围处。连接至显示区域DA的像素PXL的各条线和/或内置电路可设置在非显示区域NDA中。
像素PXL中的每一个可包括由相应扫描信号和相应数据信号驱动的至少一个发光器件LD，例如，至少一个图1中示出的棒式发光二极管。例如，像素PXL中的每一个可包括多个棒式发光二极管，该多个棒式发光二极管具有小到微米量级或纳米量级的尺寸并且彼此并联连接。多个棒式发光二极管可构成每个像素PXL的光源。
在实施方式中，像素PXL中的每一个可配置为图3中示出的有源像素等。然而，像素PXL的种类、结构和/或驱动方法不受特别限制。例如，像素PXL中的每一个可配置为具有本领域当前已知的各种结构中的任一种结构的无源或有源发光显示设备的像素。
参照图3，像素PXL中的每一个可包括用于产生具有与数据信号对应的亮度的光的发光单元EMU和用于驱动发光单元EMU的像素电路。
在一些实施方式中，发光单元EMU可包括在第一像素电源VDD和第二像素电源VSS之间并联连接的多个发光器件LD。第一像素电源VDD和第二像素电源VSS可具有不同的电位，使得发光器件LD可发光。在示例中，第一像素电源VDD可设置为高电位像素电源，并且第二像素电源VSS可设置为低电位像素电源。此外，在每个像素PXL的发射时段期间，第一像素电源VDD与第二像素电源VSS之间的电位差可设置为等于或高于发光器件LD的阈值电压的电压。
虽然图3示出了构成每个像素PXL的发光单元EMU的发光器件LD在第一像素电源VDD与第二像素电源VSS之间在相同的方向(例如，正向方向)上并联连接的实施方式，但本公开不限于此。例如，在另一实施方式中，发光器件LD中的一些可以在第一像素电源VDD与第二像素电源VSS之间在正向方向上连接，发光器件LD中的其它发光器件LD可在相反方向上连接，并且第一像素电源VDD和第二像素电源VSS中的一个可以以交流电压的形式供应。发光器件LD可以针对其中连接有发光器件LD的、具有相同方向的每个组交替地发光。在又一实施方式中，每个像素PXL可仅包括单个发光器件LD。
在一些实施方式中，构成每个发光单元EMU的发光器件LD的一个端部部分可通过第一像素电极(未示出)共同地连接到相应的像素电路PXC，并且通过像素电路PXC连接到第一像素电源VDD。此外，发光器件LD的另一端部部分可通过第二像素电极(未示出)共同地连接到第二像素电源VSS。
每个发光单元EMU可发射具有与通过相应的像素电路PXC供应的驱动电流对应的亮度的光。因此，可以在显示区域DA中显示预定图像。
当发光器件LD在每个像素PXL中对准时，每个发光单元EMU的第一像素电极和第二像素电极可分别连接到第一对准线和第二对准线(未示出)。交流电压AC(例如，参考图5B)可施加至第一对准线，并且接地电压GND(例如，参考图5B)可施加至第二对准线。在另一实施方式中，接地电压GND可施加至第一对准线，并且交流电压AC可施加至第二对准线。
当具有不同电平的电压分别施加至第一对准线和第二对准线时，第一像素电极与第二像素电极之间形成电场，使得发光器件LD可在第一像素电极与第二像素电极之间对准。
像素电路PXC可连接到相应像素PXL的扫描线Si和数据线Dj。在示例中，当假定像素PXL设置在显示区域DA的第i行和第j列上时，像素PXL的像素电路PXC可连接到显示区域DA的第i扫描线Si和第j数据线Dj。
在一些实施方式中，像素电路PXC还可至少连接到另一扫描线。例如，设置在显示区域DA的第i行上的像素PXL中的每一个还可连接到第(i-1)扫描线Si-1和/或第(i+1)扫描线Si+1。在一些实施方式中，除了第一像素电源VDD和第二像素电源VSS之外，像素电路PXC还可连接到第三电源。例如，像素电路PXC还可以连接到初始化电源Vint。
在实施方式中，像素电路PXC可以包括第一晶体管T1至第七晶体管T7和存储电容器Cst。
在实施方式中，第一晶体管(驱动晶体管)T1的一个电极(例如，源电极)经由第五晶体管T5连接到第一像素电源VDD，并且第一晶体管T1的另一电极(例如，漏电极)经由第六晶体管T6连接到发光器件LD的一个端部部分。另外，第一晶体管T1的栅电极连接到第一节点N1。对应于第一节点N1的电压，第一晶体管T1控制从第一像素电源VDD到第二像素电源VSS流动经过发光器件LD的驱动电流。
第二晶体管(开关晶体管)T2连接在相应的数据线(例如，第j数据线Dj)与第一晶体管T1的源电极之间。另外，第二晶体管T2的栅电极连接到相应的扫描线(例如，第i扫描线Si)。当具有栅极导通电压(例如，低电压)的扫描信号被供应到第i扫描线Si时，第二晶体管T2导通，以将第j数据线Dj电连接到第一晶体管T1的源电极。因此，当第二晶体管T2导通时，从第j数据线Dj供应的数据信号被传输到第一晶体管T1。
第三晶体管T3连接在第一晶体管T1的漏电极与第一节点N1之间。另外，第三晶体管T3的栅电极连接到相应的第i扫描线Si。当具有栅极导通电压的扫描信号被供应到第i扫描线Si时，第三晶体管T3导通，以电连接第一晶体管T1的漏电极和第一节点N1。因此，当第三晶体管T3导通时，第一晶体管T1是二极管连接的。
第四晶体管T4连接在第一节点N1与初始化电源Vint之间。另外，第四晶体管T4的栅电极连接到前一扫描线，例如第(i-1)扫描线Si-1。当具有栅极导通电压的扫描信号被供应到第(i-1)扫描线Si-1时，第四晶体管T4导通，以将初始化电源Vint的电压供应到第一节点N1。初始化电源Vint可以具有等于或低于数据信号的最低电压的电压。
第五晶体管T5连接在第一像素电源VDD与第一晶体管T1之间。另外，第五晶体管T5的栅电极连接到相应的发射控制线，例如第i发射控制线Ei。当具有栅极截止电压的发射控制信号供应到第i发射控制线Ei时，第五晶体管T5截止，并且反之，当具有栅极导通电压的发射控制信号供应到第i发射控制线Ei时，第五晶体管T5导通。
第六晶体管T6连接在第一晶体管T1与发光器件LD的一个端部部分(例如，第二节点N2)之间。另外，第六晶体管T6的栅电极连接到相应的发射控制线，例如第i发射控制线Ei。当具有栅极截止电压的发射控制信号供应到第i发射控制线Ei时，第六晶体管T6截止，并且反之，当具有栅极导通电压的发射控制信号供应到第i发射控制线Ei时，第六晶体管T6导通。
第七晶体管T7连接在发光器件LD的一个端部部分与初始化电源Vint之间。另外，第七晶体管T7的栅电极连接到下一级的扫描线中的任何一条扫描线，例如第(i+1)扫描线Si+1。当具有栅极导通电压的扫描信号供应到第(i+1)扫描线Si+1时，第七晶体管T7导通，以将初始化电源Vint的电压供应到发光器件LD的一个端部部分。
存储电容器Cst连接在第一像素电源VDD与第一节点N1之间。存储电容器Cst存储与在每个帧周期中供应到第一节点N1的数据信号和第一晶体管T1的阈值电压对应的电压。
虽然图3示出了像素电路PXC中所包括的所有晶体管(例如，第一晶体管T1至第七晶体管T7)都是用P型晶体管实现的，但是本公开不限于此。在示例中，第一晶体管T1至第七晶体管T7中的至少一个可以用N型晶体管实现。
图4是示出根据本公开实施方式的像素PXL的结构的平面图。具体地，图4是示出设置在每个像素PXL的显示元件层中的发光单元EMU的布局的实施方式的平面图。为了方便起见，图4示出了所有的发光器件LD布置在第一方向DR1(例如，水平方向)上，但是发光器件LD的布置方向不限于此。例如，发光器件LD中的至少一个可以在倾斜方向上布置。在图4中，简单地示出了发光单元EMU的结构，诸如其中每个电极设置为单个电极层的情况。然而，本公开不限于此。在示例中，图4中示出的电极中的至少一个可配置成多层结构。在一些实施方式中，将显而易见的是，还可在发光单元EMU中设置至少一个导电层(未示出)和/或至少一个绝缘层(未示出)。
在一些实施方式中，图4的发光单元EMU可构成图2和图3中所示的像素PXL的光源。此外，图4的发光单元EMU可构成用于各种发光显示设备中的任何一种的光源。在本文中，为了方便起见，将结合图3、参考图4描述根据此实施方式的发光单元EMU的结构。
参照图3和图4，每个发光单元EMU可包括第一像素电极ELT1、第二像素电极ELT2以及连接在第一像素电极ELT1与第二像素电极ELT2之间的多个发光器件LD。然而，本公开不限于图3和图4中所示的实施方式。例如，至少一个发光单元EMU可仅包括单个发光器件LD。在一些实施方式中，每个发光单元EMU可设置在用于形成每个像素PXL的像素区域中，并且每个发光单元EMU可由未示出的分隔壁、坝结构等围绕。
在一些实施方式中，第一像素电极ELT1和第二像素电极ELT2设置成彼此间隔开，并且可设置成使得第一像素电极ELT1的至少一个区域和第二像素电极ELT2的至少一个区域彼此相对。在示例中，第一像素电极ELT1和第二像素电极ELT2可在相同的层中并排设置成以一定距离(例如，预定距离)彼此间隔开。然而，本公开不限于此。例如，第一像素电极ELT1和第二像素电极ELT2的形状和/或第一像素电极ELT1与第二像素电极ELT2之间的相互布置关系可不同地改变。
在一些实施方式中，第一像素电极ELT1可连接到相应像素PXL的像素电路，例如，图3中所示的像素电路PXC。例如，第一像素电极ELT1可通过第一接触孔CH1连接到像素电路PXC。在一些实施方式中，每个像素电路PXC可定位在布置在相应像素区域中的发光器件LD的底部上。例如，每个像素电路PXC可形成在发光器件LD的底部上的像素电路层中。
在一些实施方式中，第一像素电极ELT1和第一连接电极CNL1可在每个像素区域中在不同的方向上延伸。在示例中，第一连接电极CNL1可沿着第一方向DR1延伸，并且第一像素电极ELT1可沿着与第一方向DR1交叉的第二方向DR2延伸。
在一些实施方式中，第一像素电极ELT1和第一连接电极CNL1可整体地彼此连接。例如，第一像素电极ELT1可形成为从第一连接电极CNL1分支成至少一个部分。然而，本公开不限于此。例如，在另一实施方式中，第一像素电极ELT1和第一连接电极CNL1可单独地形成为通过未示出的至少一个接触孔、通孔等彼此电连接。
在一些实施方式中，第二像素电极ELT2可连接到第二像素电源VSS。例如，第二像素电极ELT2可经由第二连接电极CNL2、第二接触孔CH2和第二像素电力线(未示出)连接到第二像素电源VSS。在一些实施方式中，用于供应第二像素电源VSS的第二像素电力线的一个区域可设置在位于发光器件LD的底部上的像素电路层中，但本公开不限于此。
在一些实施方式中，第二像素电极ELT2和第二连接电极CNL2可在每个像素区域中沿着不同的方向延伸。在示例中，第二连接电极CNL2可沿着第一方向DR1延伸，并且第二像素电极ELT2可沿着与第一方向DR1交叉的第二方向DR2延伸。
在一些实施方式中，第二像素电极ELT2和第二连接电极CNL2可整体地彼此连接。例如，第二像素电极ELT2可形成为从第二连接电极CNL2分支成至少一个部分，例如多个部分。然而，本公开不限于此。例如，在另一实施方式中，第二像素电极ELT2和第二连接电极CNL2可单独地形成为通过未示出的至少一个接触孔、通孔等彼此电连接。
在一些实施方式中，多个发光器件LD可布置在第一像素电极ELT1与第二像素电极ELT2之间。在示例中，多个发光器件LD可在其中第一像素电极ELT1和第二像素电极ELT2设置成彼此面对的区域中并联连接。
发光器件LD电连接在每个像素PXL的第一像素电极ELT1与第二像素电极ELT2之间。例如，发光器件LD的一个端部部分可电连接到相应像素PXL的第一像素电极ELT1，并且发光器件LD的另一端部部分可电连接到相应像素PXL的第二像素电极ELT2。
在实施方式中，发光器件LD的一个端部部分不直接设置在第一像素电极ELT1上，而是可通过至少一个接触电极(例如，第一接触电极CNE1)电连接到第一像素电极ELT1。然而，本公开不限于此。例如，在另一实施方式中，发光器件LD的一个端部部分可与第一像素电极ELT1直接接触，以电连接到第一像素电极ELT1。
类似地，在实施方式中，发光器件LD的另一端部部分不直接设置在第二像素电极ELT2上，而是可通过至少一个接触电极(例如，第二接触电极CNE2)电连接到第二像素电极ELT2。然而，本公开不限于此。例如，在另一实施方式中，发光器件LD的另一端部部分可与第二像素电极ELT2直接接触，以电连接到第二像素电极ELT2。
在一些实施方式中，发光器件LD中的每一个可以是使用具有无机晶体结构的材料的具有小到纳米量级或微米量级的尺寸的微型发光二极管。例如，每个发光器件LD可以是如图1中所示的微棒式发光二极管。在一些实施方式中，可以以发光器件LD分散在溶液(例如，预定溶液)中的形式准备发光器件LD，以使用喷墨技术将发光器件LD供应到每个像素PXL的发光单元EMU。在示例中，发光器件LD可以混合在挥发性溶剂中，并且然后滴落到每个发光单元EMU上。当电压(例如，预定电压)供应到第一像素电极ELT1和第二像素电极ELT2中的每一个时，在第一像素电极ELT1与第二像素电极ELT2之间形成电场，使得发光器件LD在第一像素电极ELT1与第二像素电极ELT2之间自对准。在发光器件LD对准之后，使溶剂挥发或者使用除挥发之外的另一技术去除溶剂，使得发光器件LD可稳定地设置在第一像素电极ELT1与第二像素电极ELT2之间。此外，第一接触电极CNE1和第二接触电极CNE2分别形成在发光器件LD的两个端部部分处，使得发光器件LD可以稳定地连接在第一像素电极ELT1与第二像素电极ELT2之间。
在一些实施方式中，第一接触电极CNE1可形成为覆盖发光器件LD的一个端部部分以及第一像素电极ELT1的至少一个区域，使得发光器件LD的一个端部部分和第一像素电极ELT1可彼此物理地连接和/或电连接。类似地，第二接触电极CNE2可形成为覆盖发光器件LD的另一端部部分和第二像素电极ELT2的至少一个区域，使得发光器件LD的另一端部部分和第二像素电极ELT2可彼此物理地连接和/或电连接。
设置在每个像素PXL的发光单元EMU中的多个发光器件LD可构成相应像素PXL的光源。在示例中，当在每个帧周期期间将驱动电流供应给至少一个像素PXL的发光单元EMU时，在像素PXL的第一像素电极ELT1与第二像素电极ELT2之间的正向方向上连接的发光器件LD可发射具有与驱动电流对应的亮度的光。
图5A至图5E是示出根据本公开实施方式的发光器件LD的布置方法及通过该布置方法制造的发光显示面板110的平面图。在一些实施方式中，图5A至图5E示出了在多个发光显示面板110并行地(例如，同时地)形成在一个母衬底100上之后通过切割工艺单独地分离发光显示面板110的实施方式。
首先，参照图1至图5A，母衬底100可包括用于形成多个发光显示面板110的多个单元区域110A。母衬底100被用于在大尺寸的衬底SUB上并行地(例如，同时地)制造多个发光显示面板110，并且可包括变成用于多个发光显示面板110的基底构件的衬底SUB及形成在衬底SUB上的电极、线和/或电路元件。
衬底SUB的每个单元区域110A可包括显示区域DA和设置在显示区域DA的外围处的非显示区域NDA，其中，显示区域DA包括多个像素区域PXA。每个像素区域PXA可以是形成每个像素PXL的区域。每个单元区域110A是形成每个发光显示面板110的区域，并且在实施方式中，每个单元区域110A可通过划线SCL限定。
第一像素电极ELT1和第二像素电极ELT2可形成在每个单元区域110A的显示区域DA中。在一些实施方式中，每个第一像素电极ELT1可通过每个第一连接电极CNL1电连接到第一对准线AL1，并且每个第二像素电极ELT2可通过每个第二连接电极CNL2电连接到第二对准线AL2。在一些实施方式中，在发光器件LD的对准过程完成之前的过程中，可将形成在每个单元区域110A中的第一像素电极ELT1和第二像素电极ELT2分别共同地连接到第一对准线AL1和第二对准线AL2。
在一些实施方式中，包括多个电路元件的像素电路层可设置在第一像素电极ELT1和第二像素电极ELT2的底部上。在示例中，包括构成图3的像素电路PXC的各种电路元件和/或连接到该电路元件的各种线的像素电路层可设置在衬底SUB与其中设置有第一像素电极ELT1和第二像素电极ELT2的层之间。
第一对准线AL1和第二对准线AL2可设置在每个单元区域110A的非显示区域NDA中。例如，在每个单元区域110A中，第一对准线AL1和第二对准线AL2可设置成面对衬底SUB的显示区域DA的不同侧，且衬底SUB的显示区域DA插置在第一对准线AL1与第二对准线AL2之间。在示例中，在每个单元区域110A中，第一对准线AL1可设置在显示区域DA的左侧处的非显示区域NDA中，并且第二对准线AL2可设置在显示区域DA的右侧处的非显示区域NDA中。
在一些实施方式中，每条第一对准线AL1可共同地连接到形成在多个单元区域110A中的第一像素电极ELT1，并且每条第二对准线AL2可共同地连接到形成在多个单元区域110A中的第二像素电极ELT2。此外，每条第一对准线AL1可连接到设置在母衬底100的一个区域(例如，边缘区域)中的预定的第一对准焊盘AP1，并且每条第二对准线AL2可连接到预定的第二对准焊盘AP2。
在实施方式中，多个单元区域110A可在母衬底100的每个列上沿着第二方向DR2设置，并且共同连接到设置在相应列上的单元区域110A的第一像素电极ELT1的至少一条第一对准线AL1和共同连接到设置在相应列上的单元区域110A的第二像素电极ELT2的至少一条第二对准线AL2可设置在母衬底100的每个列上。
在实施方式中，多个单元区域110A可在母衬底100的每个行上沿着第一方向DR1设置，并且母衬底100可包括用于以列为单位将单元区域110A的第一像素电极ELT1和第二像素电极ELT2分别连接到预定的第一对准焊盘AP1和第二对准焊盘AP2的多条第一对准线AL1和第二对准线AL2。然而，本公开不限于此。例如，在另一实施方式中，虽然多个单元区域110A设置在母衬底100的每个列和每个行上，但是形成在母衬底100上的全部第一像素电极ELT1可通过一条第一对准线AL1共同地连接到一个第一对准焊盘AP1，或者形成在母衬底100上的全部第二像素电极ELT2可通过一条第二对准线AL2共同地连接到一个第二对准焊盘AP2。在又一实施方式中，母衬底100可包括设置在单个列和/或单个行上的多个单元区域110A和用于将单元区域110A的第一像素电极ELT1和第二像素电极ELT2共同地连接到一对第一对准焊盘AP1和第二对准焊盘AP2的一对第一对准线AL1和第二对准线AL2。
在本公开的实施方式中，第一对准线AL1和第二对准线AL2中的每一个可配置成多层结构。在示例中，第一对准线AL1和第二对准线AL2中的每一个可具有包括主线(未示出)和子线(未示出)的多层结构，其中，主线和子线设置在与第一像素电极ELT1和第二像素电极ELT2中的至少一个相同的层中。例如，第一对准线AL1可具有通过至少一个第三接触孔CH3彼此电连接的主线和子线，并且第二对准线AL2可具有通过至少一个第四接触孔CH4彼此电连接的主线和子线。形成在第一对准线AL1中的第三接触孔CH3的尺寸、形状和/或数量以及形成在第二对准线AL2中的第四接触孔CH4的尺寸、形状和/或数量不受特别限制，并且可被不同地修改。
在一些实施方式中，每条主线可与第一像素电极ELT1和/或第二像素电极ELT2并行地(例如，同时)形成，以设置在与第一像素电极ELT1和/或第二像素电极ELT2相同的层中。此外，在一些实施方式中，每条子线可在相应主线的底部上设置成与主线重叠。在示例中，每条子线可与形成在像素电路层中的至少一个电极并行地(例如，同时)形成，以设置在与该至少一个电极相同的层中。稍后将描述与第一对准线AL1和第二对准线AL2中的每一个的多层结构相关的多种实施方式。
如上所述，当第一对准线AL1和第二对准线AL2中的每一个形成为多层结构时，可有效地减小第一对准线AL1和第二对准线AL2的电阻。因此，在对准发光器件LD的后续过程中，可减小或最小化第一对准线AL1和第二对准线AL2中的每一个中出现的电压降。因此，在对准发光器件LD的过程中，所需的对准电压可传输到每个像素PXL的第一像素电极ELT1和第二像素电极ELT2。
此外，当通过将第一对准线AL1和第二对准线AL2中的每一个形成为多层结构来减小第一对准线AL1和第二对准线AL2的电阻时，所需的对准电压可均匀地传输到设置在母衬底100上的多个单元区域110A。因此，发光器件LD可在多个单元区域110A中的每一个的第一像素电极ELT1和第二像素电极ELT2之间有效地对准，同时在位于母衬底100上的多个单元区域110A上并行地(例如，同时地)执行发光器件LD的对准过程。因此，可改善发光显示设备的质量和制造效率。
参照图1至图5B，可通过将发光器件LD供应到母衬底100的每个像素区域PXA中并且向第一对准焊盘AP1和第二对准焊盘AP2施加电压(例如，预定电压)而在每个像素区域PXA中施加或形成电场。因此，发光器件LD在相应像素区域PXA的第一像素电极ELT1与第二像素电极ELT2之间自对准。
在一些实施方式中，交流电压AC(例如，预定交流电压)可施加到第一对准焊盘AP1，并且接地电压GND可施加到第二对准焊盘AP2。在另一实施方式中，接地电压GND可施加到第一对准焊盘AP1，并且交流电压AC可施加到第二对准焊盘AP2。
施加到第一对准焊盘AP1和第二对准焊盘AP2的电压分别经由第一对准线AL1和第二对准线AL2传输到每个像素区域PXA的第一像素电极ELT1和第二像素电极ELT2。因此，当在第一像素电极ELT1和第二像素电极ELT2之间形成有电场时，供应到每个像素区域PXA中的发光器件LD在第一像素电极ELT1与第二像素电极ELT2之间对准。
在一些实施方式中，发光器件LD可以分散在溶液(例如，预定溶液)中并且通过喷墨技术等供应到每个像素区域PXA中。然而，供应发光器件LD的技术不限于此。另外，发光器件LD可以通过各种技术中的任何一种供应到每个像素区域PXA中。
在一些实施方式中，可以顺序地或并行地(例如，同时地)执行发光器件LD的供应和对准过程。在示例中，可以通过将发光器件LD供应到每个像素区域PXA中并且同时向相应像素区域PXA中的第一像素电极ELT1和第二像素电极ELT2供应电压(例如，预定电压)来对准发光器件LD。在另一实施方式中，可以通过将发光器件LD供应到每个像素区域PXA中并且然后向相应像素区域PXA中的第一像素电极ELT1和第二像素电极ELT2供应电压(例如，预定电压)来对准发光器件LD。换言之，在本公开中，发光器件LD的供应过程和对准过程的顺序和/或执行发光器件LD的供应过程和对准过程的方法不受特别限制。
参照图1至图5C，在完成发光器件LD的供应过程和对准过程之后，在像素区域PXA之间分离第一像素电极ELT1和/或第二像素电极ELT2，使得像素区域PXA中的每一个可以被独立地驱动。在示例中，当假定每个像素PXL的第一像素电极ELT1连接到相应像素PXL的像素电路PXC时，切断像素区域PXA之间彼此连接的第一像素电极ELT1之间的连接，使得可以针对每个像素PXL分离第一像素电极ELT1。第一对准线AL1可以与显示区域DA的像素PXL分离。
在实施方式中，每个像素PXL的其它像素电极(例如，第二像素电极ELT2)可以共同连接到第二像素电力线。因此，第二像素电极ELT2可以保持在它们在像素区域PXA之间彼此不分离而是彼此连接的状态中。另外，第二对准线AL2可以保持在其连接到显示区域DA的像素PXL的状态下。然而，本公开不限于此。例如，在另一实施方式中，第二像素电极ELT2也可以在像素区域PXA之间彼此分离。
参见图1至图5D，分别在发光器件LD的两个端部处形成第一接触电极CNE1和第二接触电极CNE2，使得发光器件LD的两个端部可以分别物理地连接到和/或电连接到第一像素电极ELT1和第二像素电极ELT2。在此实施方式中，在第一像素电极ELT1和/或第二像素电极ELT2如图5C中所示那样在像素区域PXA之间分离之后，如图5D中所示那样在每个像素区域PXA中形成第一接触电极CNE1和第二接触电极CNE2。然而，本公开不限于此。例如，图5C中所示的第一像素电极ELT1和/或第二像素电极ELT2的分离过程以及图5D中所示的第一接触电极CNE1和第二接触电极CNE2的形成过程可以以相反的顺序执行。在实施方式中，在首先形成第一接触电极CNE1和第二接触电极CNE2之后，第一像素电极ELT1可以如图5C中所示那样在像素区域PXA之间彼此分离。
参照图1至图5E，在实施方式中，在完成形成包括多个发光器件LD的显示元件层以及形成用于保护显示元件层的保护层(未示出)之后，沿着划线SCL执行切割过程。因此，可以使设置在母衬底100上的单元区域110A单独地分离，从而可以制造每个发光显示面板110。
当形成在一个母衬底100上的发光显示面板110彼此分离时，第一对准线AL1和第二对准线AL2中的每一个的至少一个端部可以保持在断开连接状态下。第一对准线AL1和第二对准线AL2可以保持为外线单元OLU的形式，该外线单元OLU设置在单独的发光显示面板110上的衬底SUB的外部部分处。
图6至图20是示出根据本公开各种实施方式的发光显示设备的结构的剖视图，其示出了对应于图5E中所示的发光显示面板110的线I-I'的截面。
首先，参考图1至图6，像素电路层PCL和显示元件层LDL顺序地设置在衬底SUB上的显示区域DA中。例如，像素电路层PCL可以形成在衬底SUB的表面上，并且显示元件层LDL可以形成在衬底SUB的其上形成有像素电路层PCL的表面上。
在一些实施方式中，像素电路层PCL包括设置在显示区域DA中的多个电路元件。例如，像素电路层PCL可以包括形成在每个像素区域PXA中的多个像素元件，以构成每个像素电路PXC。在示例中，像素电路层PCL可以包括设置在每个像素区域PXA中的至少一个晶体管T和存储电容器Cst。
为方便起见，虽然图6仅示出了通过每个第一像素电极ELT1连接到相应像素PXL的发光器件LD的一个晶体管T(例如，图3的第六晶体管T6)，但是构成每个像素电路PXC的晶体管(例如，图3的第一晶体管T1至第七晶体管T7)可以具有彼此基本上相同或相似的剖面结构。例如，每个晶体管T可以具有本领域当前已知的各种剖面结构中的任何一种。在本公开的另一实施方式中，构成每个像素电路PXC的多个晶体管可以具有不同类型和/或不同结构。
在实施方式中，像素电路层PCL包括多个绝缘层。在示例中，像素电路层PCL可以包括顺序堆叠在衬底SUB的表面上的第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4。在一些实施方式中，第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4可以顺序堆叠在衬底SUB与显示元件层LDL之间。在实施方式中，像素电路层PCL可另外包括设置在衬底SUB与电路元件之间的至少一个缓冲层BFL。在一些实施方式中，第一绝缘层INS1、第二绝缘层INS2、第三绝缘层INS3和第四绝缘层INS4中的至少一个以及缓冲层BFL可以形成在衬底SUB的包括显示区域DA和非显示区域NDA的表面上。
在一些实施方式中，缓冲层BFL可以防止或基本上防止杂质扩散到每个晶体管T中。在实施方式中，缓冲层BFL可设置成单层，但是也可设置成包括至少两层的多层。当缓冲层BFL设置成多层时，这些层可以由相同的材料或不同的材料形成。然而，在一些实施方式中，可以省略缓冲层BFL。
在一些实施方式中，每个晶体管T包括半导体层SCL、栅电极GE、第一电极ET1和第二电极ET2。图6中示出了每个晶体管T包括与半导体层SCL分离地形成的第一电极ET1和第二电极ET2的实施方式，但是本公开不限于此。例如，在另一实施方式中，设置在每个像素区域PXA中的至少一个晶体管T包括单独的第一电极ET1和/或单独的第二电极ET2，但是第一电极ET1和/或第二电极ET2可以与每个半导体层SCL集成。
半导体层SCL可以设置在缓冲层BFL上。在示例中，半导体层SCL可以设置在第一绝缘层INS1与其上形成有缓冲层BFL的衬底SUB之间。半导体层SCL可包括与第一电极ET1接触的第一区域、与第二电极ET2接触的第二区域以及位于第一区域与第二区域之间的沟道区域。在一些实施方式中，第一区域和第二区域中的一个可以是源极区域，并且第一区域和第二区域中的另一个可以是漏极区域。
在一些实施方式中，半导体层SCL可以是由多晶硅、非晶硅、氧化物半导体等制成的半导体图案。半导体层SCL的沟道区域是未掺杂杂质的半导体图案，并且可以是本征半导体。半导体层SCL的第一区域和第二区域中的每一个可以是掺杂有预定杂质的半导体图案。
栅电极GE可以设置在半导体层SCL上，且第一绝缘层INS1插置在栅电极GE与半导体层SCL之间。在示例中，栅电极GE可以设置在第一绝缘层INS1与第二绝缘层INS2之间，并且与半导体层SCL的至少一个区域重叠。
第一电极ET1和第二电极ET2可以设置在半导体层SCL上，且至少一个绝缘层(例如，多个绝缘层)插置在第一电极ET1和第二电极ET2与半导体层SCL之间。例如，第一电极ET1和第二电极ET2可以设置在第三绝缘层INS3和第四绝缘层INS4之间。第一电极ET1和第二电极ET2可以电连接到半导体层SCL。例如，第一电极ET1和第二电极ET2可以分别通过穿透第一绝缘层INS1至第三绝缘层INS3的接触孔与半导体层SCL的第一区域和第二区域接触。
在一些实施方式中，第一电极ET1和第二电极ET2中的任何一个可以通过穿透第四绝缘层INS4的至少一个接触孔电连接到设置在第四绝缘层INS4顶部上的第一像素电极ELT1。然而，对于每个晶体管T，这可根据每个晶体管T的连接位置而改变。
在一些实施方式中，存储电容器Cst可以包括在不同层中设置成彼此间隔开的第一电容器电极CSE1和第二电容器电极CSE2。在示例中，第一电容器电极CSE1可以设置在第二绝缘层INS2与第三绝缘层INS3之间。在实施方式中，第二电容器电极CSE2可以设置在与构成晶体管T的至少一个导电层(例如，半导体层SCL、栅电极GE以及第一电极ET1和第二电极ET2中的至少一个)相同的层中。在示例中，第二电容器电极CSE2可以与晶体管T的栅电极GE一起设置在第一绝缘层INS1与第二绝缘层INS2之间。
为了方便起见，图6中示出了第一电容器电极CSE1和第二电容器电极CSE2中的每一个设置成单层的情况，但是本公开不限于此。例如，第一电容器电极CSE1和第二电容器电极CSE2中的至少一个可以设置成多层，并且第一电容器电极CSE1和第二电容器电极CSE2的堆叠结构和/或位置可以不同地修改。
在一些实施方式中，显示元件层LDL可包括设置在像素电路层PCL上的显示区域DA中的多个发光器件LD。例如，显示元件层LDL可包括形成在每个像素区域PXA中的像素电路层PCL的顶部上的多个发光器件LD，以构成每个发光单元EMU。
为了方便起见，图6中仅示出了一个发光器件LD。然而，在一些实施方式中，每个像素区域PXA中可设置有多个发光器件LD。在每个像素区域PXA中，发光器件LD可以基本上设置在相同的层中，以具有彼此相同或相似的剖面结构和/或连接结构。在本公开中，每个发光器件LD的结构和位置不限于图6中所示的实施方式。例如，每个发光器件LD可具有本领域当前已知的各种剖面结构和/或各种连接结构中的任何一种。
在一些实施方式中，显示元件层LDL可包括设置在每个像素区域PXA中的第一像素电极ELT1和第二像素电极ELT2、设置在彼此对应的第一像素电极ELT1与第二像素电极ELT2之间的发光器件LD以及设置在发光器件LD中的每一个的第一端部部分EP1和第二端部部分EP2上的第一接触电极CNE1和第二接触电极CNE2。此外，显示元件层LDL可另外包括至少一个导电层和/或至少一个绝缘层。在示例中，显示元件层LDL还可包括第五绝缘层INS5至第七绝缘层INS7中的至少一个、第一分隔壁PW1和第二分隔壁PW2以及第一封盖层CPL1和第二封盖层CPL2。
在一些实施方式中，第一分隔壁PW1和第二分隔壁PW2可设置在像素电路层PCL的第四绝缘层INS4上。第一分隔壁PW1和第二分隔壁PW2还可被分别称为第一隔堤(bank)和第二隔堤。
在示例中，第一分隔壁PW1和第二分隔壁PW2可以在第四绝缘层INS4上设置成以一定距离(例如，预定距离)彼此间隔开。第一分隔壁PW1和第二分隔壁PW2可以在每个像素区域PXA中限定发光区域。
在一些实施方式中，第一分隔壁PW1和第二分隔壁PW2可以由包括无机材料或有机材料的绝缘材料制成，但是构成第一分隔壁PW1和第二分隔壁PW2的材料不受限制。在实施方式中，第一分隔壁PW1和第二分隔壁PW2中的每一个可以具有梯形形状，该梯形形状的侧表面以一定角度(例如，预定角度)倾斜，但是第一分隔壁PW1和第二分隔壁PW2的形状不限于此。例如，第一分隔壁PW1和第二分隔壁PW2中的每一个可以具有诸如半椭圆形形状、圆形形状和四边形形状的各种形状中的任何一种。
在一些实施方式中，第一像素电极ELT1和第二像素电极ELT2以及第一连接电极CNL1和第二连接电极CNL2可设置在其中设置有第一分隔壁PW1和第二分隔壁PW2等的像素区域PXA中。在示例中，第一像素电极ELT1和第二像素电极ELT2可以在其上形成有第一分隔壁PW1和第二分隔壁PW2的衬底SUB上设置成以一定距离(例如，预定距离)彼此间隔开。在实施方式中，第一连接电极CNL1和第二连接电极CNL2可以整体地分别连接到第一像素电极ELT1和第二像素电极ELT2。
在一些实施方式中，第一像素电极ELT1可以设置在每个第一分隔壁PW1上，并且第二像素电极ELT2可以设置在每个第二分隔壁PW2上。在一些实施方式中，第一像素电极ELT1和第二像素电极ELT2中的任何一个可以是阳极电极，并且第一像素电极ELT1和第二像素电极ELT2中的另一个可以是阴极电极。
第一像素电极ELT1和第二像素电极ELT2可以分别具有与第一分隔壁PW1和第二分隔壁PW2的形状对应的形状。在示例中，第一像素电极ELT1可以具有与每个第一分隔壁PW1的梯度对应的斜率，并且第二像素电极ELT2可以具有与每个第二分隔壁PW2的梯度对应的斜率。
在实施方式中，第一像素电极ELT1和第二像素电极ELT2可以设置在相同的平面上，并且可以具有相同的高度。因此，当第一像素电极ELT1和第二像素电极ELT2具有相同的高度时，发光器件LD可以稳定地连接在第一像素电极ELT1与第二像素电极ELT2之间。然而，本公开不限于此，并且第一像素电极ELT1和第二像素电极ELT2的形状和/或第一像素电极ELT1与第二像素电极ELT2之间的相互布置关系可以被不同地修改。
在一些实施方式中，第一像素电极ELT1和第二像素电极ELT2中的每一个可配置为反射电极，但是本公开不限于此。例如，第一像素电极ELT1和第二像素电极ELT2中的每一个可以由具有恒定反射率的导电材料制成。导电材料可包括金属(诸如，Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr或其任何合金)、导电氧化物(诸如，铟锡氧化物(ITO)、铟锌氧化物(IZO)、锌氧化物(ZnO)或铟锡锌氧化物(ITZO))、导电聚合物(诸如，PEDOT)等。然而，本公开不限于此。此外，第一像素电极ELT1和第二像素电极ELT2中的每一个可以设置成单层或多层，并且第一像素电极ELT1和第二像素电极ELT2中的每一个的堆叠结构不受特别限制。
第一像素电极ELT1和第二像素电极ELT2可以允许从发光器件LD中的每一个的两个端部部分EP1和EP2发射的光在显示图像的方向(例如，正面方向)上前进。具体地，当第一像素电极ELT1和第二像素电极ELT2分别具有对应于第一分隔壁PW1和第二分隔壁PW2的形状的斜率时，从发光器件LD中的每一个的两个端部部分EP1和EP2发射的光被第一像素电极ELT1和第二像素电极ELT2反射，以进一步在正面方向上前进。因此，可以改善从发光器件LD发射的光的效率。
在本公开的实施方式中，第一分隔壁PW1和第二分隔壁PW2还可以用作反射构件。在示例中，第一分隔壁PW1和第二分隔壁PW2连同设置在其顶部上的第一像素电极ELT1和第二像素电极ELT2一起可以用作用于改善从发光器件LD中的每一个发射的光的效率的反射构件。
在一些实施方式中，第一封盖层CPL1和第二封盖层CPL2可以设置在其中设置有第一像素电极ELT1和第二像素电极ELT2等的像素区域PXA中。在示例中，第一封盖层CPL1可以设置在第一像素电极ELT1上以覆盖相应的第一像素电极ELT1，并且第二封盖层CPL2可以设置在第二像素电极ELT2上以覆盖相应的第二像素电极ELT2。
在一些实施方式中，第一封盖层CPL1和第二封盖层CPL2可以由透明导电材料(例如，IZO)制成，以最小化或减少从发光器件LD中的每一个发射的光的损失。然而，本公开不限于此，并且构成第一封盖层CPL1和第二封盖层CPL2的材料可以被不同地修改。
第一封盖层CPL1和第二封盖层CPL2可以防止或基本上防止第一像素电极ELT1和第二像素电极ELT2由于发光显示设备的制造过程中出现的缺陷而损坏，并且增强第一像素电极ELT1和第二像素电极ELT2与像素电路层PCL之间的粘附力。然而，在一些实施方式中，可以省略第一封盖层CPL1和第二封盖层CPL2中的至少一个。
在一些实施方式中，第一绝缘图案INP1可以设置在其中设置有第一封盖层CPL1和第二封盖层CPL2等的每个像素区域PXA中。在一些实施方式中，第一绝缘图案INP1可以设置在像素电路层PCL与相应的发光器件LD之间，并且覆盖第一封盖层CPL1和第二封盖层CPL2的第一区域。每个第一绝缘图案INP1可以稳定地支承每个发光器件LD，并且防止或基本上防止发光器件LD的分离。在一些实施方式中，第一绝缘图案INP1可以与形成在显示元件层LDL中的绝缘层并行地(例如，同时地)形成，或者可以独立地形成。
在一些实施方式中，发光器件LD可以在其中设置有第一绝缘图案INP1等的每个像素区域PXA中供应并对准。例如，发光器件LD可以通过在每个像素区域PXA的第一像素电极ELT1与第二像素电极ELT2之间形成的电场而自对准，以设置在第一像素电极ELT1与第二像素电极ELT2之间。
在一些实施方式中，覆盖发光器件LD中的每一个的上表面的一部分的第二绝缘图案INP2可以设置在其中设置有发光器件LD的每个像素区域PXA中。在一些实施方式中，第二绝缘图案INP2可以与形成在显示元件层LDL中的绝缘层并行地(例如，同时地)形成，或者可以独立地形成。
在实施方式中，第五绝缘层INS5可以形成在第一封盖层CPL1中的每一个的上表面的一部分处。在一些实施方式中，第五绝缘层INS5可以在形成绝缘图案的过程中与第一绝缘图案INP1和第二绝缘图案INP2中的一个并行地(例如，同时地)形成，或者可以独立地形成。在一些实施方式中，可以省略第五绝缘层INS5。
在一些实施方式中，第一接触电极CNE1可以设置在其中设置有第二绝缘图案INP2、第五绝缘层INS5等的每个像素区域PXA中。在一些实施方式中，第一接触电极CNE1可以覆盖相应的第一封盖层CPL1，并且通过相应的第一封盖层CPL1电连接到第一像素电极ELT1。在一些实施方式中，当省略第一封盖层CPL1时，第一接触电极CNE1可以直接设置在相应的第一像素电极ELT1上，以直接连接到相应的第一像素电极ELT1。此外，第一接触电极CNE1中的每一个可以覆盖设置在相应的像素区域PXA中的至少一个发光器件LD的第一端部部分EP1，并且将该至少一个发光器件LD的第一端部部分EP1连接到每个第一像素电极ELT1。
在一些实施方式中，第六绝缘层INS6可以设置在其中设置有第一接触电极CNE1等的每个像素区域PXA中。在一些实施方式中，第六绝缘层INS6可以设置成覆盖第一接触电极CNE1和第五绝缘层INS5。
在一些实施方式中，第二接触电极CNE2可以设置在其中设置有第六绝缘层INS6等的每个像素区域PXA中。在一些实施方式中，第二接触电极CNE2可以覆盖相应的第二封盖层CPL2，并且通过相应的第二封盖层CPL2电连接到第二像素电极ELT2。在一些实施方式中，当省略第二封盖层CPL2时，第二接触电极CNE2可以直接设置在相应的第二像素电极ELT2上，以直接连接到相应的第二像素电极ELT2。此外，第二接触电极CNE2中的每一个可以覆盖设置在相应的像素区域PXA中的至少一个发光器件LD的第二端部部分EP2，并且将该至少一个发光器件LD的第二端部部分EP2连接到每个第二像素电极ELT2。
在一些实施方式中，第七绝缘层INS7、外涂层OC等可以设置在其中设置有第二接触电极CNE2等的每个像素区域PXA中。在一些实施方式中，第七绝缘层INS7可以设置在衬底SUB的包括显示区域DA和非显示区域NDA的表面上，并且外涂层OC可以设置成覆盖第七绝缘层INS7的上表面。
在本公开的实施方式中，第一对准线AL1和第二对准线AL2可以设置在每个单元区域110A的非显示区域NDA中。第一对准线AL1和第二对准线AL2中的每一个可以设置在衬底SUB上的非显示区域NDA中，并且具有多层结构。
为了方便起见，在图6中，将通过任意一条第一对准线AL1的剖面全面地示出第一对准线AL1和第二对准线AL2的剖面结构的实施方式。例如，第一对准线AL1和第二对准线AL2可以具有彼此基本上相同或相似的剖面结构。
然而，本公开不限于此。例如，在另一实施方式中，第一对准线AL1和第二对准线AL2中的每一个可以具有多层结构，并且第一对准线AL1和第二对准线AL2可以包括设置在不同层中的导电层。在示例中，每条第一对准线AL1可以具有图6至图20的实施方式之中的任何实施方式中所示的剖面结构，并且每条第二对准线AL2可以具有图6至图20的实施方式之中的另一实施方式中作为第一对准线AL1的示例示出的剖面结构。
在一些实施方式中，第一对准线AL1和第二对准线AL2中的每一条可以包括主线MAL和至少一条子线SUL，例如，电连接到主线MAL的第一子线SUL1。
在一些实施方式中，第一对准线AL1和第二对准线AL2中的每一条的主线MAL可以设置在与显示元件层LDL的至少一个电极相同的层中。例如，每条主线MAL可以设置在与第一像素电极ELT1和第二像素电极ELT2中的至少一个相同的层中。在示例中，第一像素电极ELT1和第二像素电极ELT2可以在相同的过程中在相同的层上形成为彼此间隔开，并且每条主线MAL可以在形成第一像素电极ELT1和第二像素电极ELT2的过程中形成在与第一像素电极ELT1和第二像素电极ELT2相同的层中。在实施方式中，构成每条第一对准线AL1的主线MAL可以与设置在至少一个单元区域110A中的第一像素电极ELT1整体地形成，并且构成每条第二对准线AL2的主线MAL可以与设置在至少一个单元区域110A中的第二像素电极ELT2整体地形成。
在另一实施方式中，每条主线MAL可以设置在与第一封盖层CPL1和第二封盖层CPL2以及第一接触电极CNE1和第二接触电极CNE2中的至少一个相同的层上。在示例中，每条主线MAL可以在形成第一封盖层CPL1和第二封盖层CPL2的过程中形成在与第一封盖层CPL1和第二封盖层CPL2相同的层中，或者在形成第一接触电极CNE1和第二接触电极CNE2的过程中形成在与第一接触电极CNE1和第二接触电极CNE2相同的层中。
在又一个实施方式中，每条主线MAL可以配置成包括多个导电层的多层结构，该多个导电层中的每一个设置在与第一像素电极ELT1和第二像素电极ELT2、第一封盖层CPL1和第二封盖层CPL2以及第一接触电极CNE1和第二接触电极CNE2中的设置在不同层中的相应电极相同的层中。
在一些实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以设置在与形成在像素电路层PCL中的至少一个电极相同的层中。在示例中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以包括与晶体管T的位于第三绝缘层INS3和第四绝缘层INS4之间的第一电极ET1一起设置的第一子线SUL1。
在另一实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图7中所示那样包括与位于第二绝缘层INS2与第三绝缘层INS3之间的第一电容器电极CSE1一起设置的第二子线SUL2，或者如图8中所示那样包括与位于第一绝缘层INS1和第二绝缘层INS2之间的第二电容器电极CSE2及晶体管T的位于第一绝缘层INS1和第二绝缘层INS2之间的栅电极GE一起设置的第三子线SUL3。在又一个实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图9中所示那样包括与晶体管T的位于第一绝缘层INS1与衬底SUB上的缓冲层BFL之间的半导体层SCL一起设置的第四子线SUL4。
在一些实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以具有多层结构，该多层结构包括设置在第三绝缘层INS3与第四绝缘层INS4之间的第一子线SUL1、设置在第二绝缘层INS2与第三绝缘层INS3之间的第二子线SUL2、设置在第一绝缘层INS1与第二绝缘层INS2之间的第三子线SUL3以及设置在第一绝缘层INS1与衬底SUB上的缓冲层BFL之间的第四子线SUL4之中的至少两种子线。
在示例中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图10中所示那样具有包括第一子线SUL1和第二子线SUL2的多层结构。在另一实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图11中所示那样具有包括第一子线SUL1和第三子线SUL3的双层结构，如图12中所示那样具有包括第一子线SUL1和第四子线SUL4的双层结构，如图13中所示那样具有包括第二子线SUL2和第三子线SUL3的双层结构，如图14中所示那样具有包括第二子线SUL2和第四子线SUL4的双层结构，或者如图15中所示那样具有包括第三子线SUL3和第四子线SUL4的双层结构。
在另一实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图16中所示那样具有包括第一子线SUL1、第二子线SUL2和第三子线SUL3的三层结构，如图17中所示那样具有包括第一子线SUL1、第二子线SUL2和第四子线SUL4的三层结构，如图18中所示那样具有包括第一子线SUL1、第三子线SUL3和第四子线SUL4的三层结构，或者如图19中所示那样具有包括第二子线SUL2、第三子线SUL3和第四子线SUL4的三层结构。
在另一实施方式中，第一对准线AL1和第二对准线AL2中的每一条的子线SUL可以如图20中所示那样具有包括所有第一子线SUL1、第二子线SUL2、第三子线SUL3和第四子线SUL4的四层结构。
换言之，在本公开中，第一对准线AL1和第二对准线AL2中的每一条的多层结构可以被不同地修改。具体地，当各自具有包括主线MAL和子线SUL(它们设置在与形成于显示区域DA中的电极的至少一部分相同的层中)的多层结构的第一对准线AL1和第二对准线AL2如上述实施方式中所示那样配置时，可以有效地减小第一对准线AL1和第二对准线AL2中的每一条的电阻，而无需增加单独的掩模工艺。因此，在对准发光器件LD的过程中，可以将所需的对准电压传输到设置在每个像素区域PXA中的第一像素电极ELT1和第二像素电极ELT2。此外，可以将所需的对准电压均匀地传输到单元区域110A，以分别在母衬底100上制造多个发光显示面板110，从而并行地(例如，同时地)制造发光显示面板110。因此，可以容易地在发光显示设备的每个像素区域PXA中对准发光器件LD。另外，可以改善发光器件LD的对准质量，并且可以改善发光显示设备的制造效率。
图21是示出根据本公开实施方式的发光显示设备的制造方法的流程图。在本文中，将结合图1至图20中描述的实施方式参考图21示意性地示出根据本公开的实施方式的制造方法。
首先，在步骤ST100中，准备用于制造发光显示设备(具体地，根据本公开实施方式的发光显示面板110)的衬底SUB。在一些实施方式中，衬底SUB可以是用于并行地(例如，同时地)制造多个发光显示面板110的母衬底100的基底构件，但是本公开不限于此。例如，在另一实施方式中，衬底SUB可以是用于单独制造每个发光显示面板110的基底构件。
在一些实施方式中，可以在衬底SUB中限定对应于至少一个发光显示面板110的显示区域DA和非显示区域NDA。在示例中，衬底SUB可以包括用于制造相应的发光显示面板110的单元区域110A，并且每个单元区域110A可以包括显示区域DA和非显示区域NDA。在一些实施方式中，每个显示区域DA可以包括多个像素区域PXA，并且每个非显示区域NDA可以设置在相应的显示区域DA的外围处。
在步骤ST200中，当准备好衬底SUB时，在衬底SUB的每个显示区域DA中形成像素电路层PCL，并且同时，在衬底SUB的每个非显示区域NDA中形成第一对准线AL1和第二对准线AL2中的每一条的子线SUL。在一些实施方式中，每条子线SUL可以在与像素电路层PCL中所形成的至少一个电极相同的过程中形成在与像素电路层PCL中所形成的该至少一个电极相同的层中。此外，每条子线SUL可以设置成单层或多层。换言之，形成每条子线SUL的过程可以包括在像素电路层PCL中形成至少一个电极并且同时在与该至少一个电极相同的层中形成至少一条子线SUL(例如，第一子线SUL1至第四子线SUL4中的至少一种)的过程。
接下来，在步骤ST300中，在其上形成有像素电路层PCL及第一对准线AL1和第二对准线AL2的子线SUL的衬底SUB上形成第一像素电极ELT1和第二像素电极ELT2，并且同时，形成第一对准线AL1和第二对准线AL2中的每一条的主线MAL。在一些实施方式中，第一像素电极ELT1和第二像素电极ELT2可以形成在每个显示区域DA的每个像素区域PXA中。另外，第一对准线AL1和第二对准线AL2的主线MAL可以分别连接到第一像素电极ELT1和第二像素电极ELT2。此外，第一对准线AL1和第二对准线AL2的主线MAL可以分别电连接到第一对准线AL1和第二对准线AL2的子线SUL。在示例中，形成每条主线MAL的过程可以包括分别在第一对准线AL1和第二对准线AL2的子线SUL上形成第一对准线AL1和第二对准线AL2的主线MAL以电连接到子线SUL的过程。
接下来，在步骤ST400中，将发光器件LD供应到其上形成有第一像素电极ELT1和第二像素电极ELT2以及第一对准线AL1和第二对准线AL2的衬底SUB上。在一些实施方式中，可以使用包括喷墨技术等各种技术中的任何一种将多个发光器件LD供应到显示区域DA的每个像素区域PXA中。另外，在供应发光器件LD的同时或者在供应发光器件LD之后，通过第一对准焊盘AP1和第二对准焊盘AP2向第一对准线AL1和第二对准线AL2施加电力，使得发光器件LD在连接到第一对准线AL1的第一像素电极ELT1与连接到第二对准线AL2的第二像素电极ELT2之间对准。
接下来，在步骤ST500中，在其上对准了发光器件LD的衬底SUB上形成第一接触电极CNE1和第二接触电极CNE2。在一些实施方式中，每个第一接触电极CNE1可以将发光器件LD中的至少一个的第一端部部分EP1连接到设置在相应像素区域PXA中的第一像素电极ELT1。此外，每个第二接触电极CNE2可以将发光器件LD中的至少一个的第二端部部分EP2连接到设置在相应像素区域PXA中的第二像素电极ELT2。
接下来，在步骤ST600中，沿着划线SCL执行切割工艺等，使得并行地(例如，同时地)形成在母衬底100上的发光显示面板110被单独地分离。随后，可以在每个发光显示面板110上执行模块工艺等。
在根据本公开的发光显示设备及其制造方法中，通过使用设置在位于显示区域的外围处的非显示区域中的第一对准线和第二对准线，可以向显示区域中的每个像素区域施加电场。因此，可以容易地在每个像素区域中对准发光器件。
此外，在根据本公开的发光显示设备及其制造方法中，第一对准线和第二对准线中的每一个具有包括主线和子线的多层结构，主线设置在与包括多个发光器件的显示元件层中设置的至少一个电极相同的层中，子线设置在与像素电路层中设置的至少一个电极相同的层中。因此，可以通过减小第一对准线和第二对准线中的每一条的电阻来减小电压降，而无需增加单独的掩模工艺。因此，在对准发光器件的过程中，可以将所需的电压传输到每个像素的第一像素电极和第二像素电极。
此外，在根据本公开的发光显示设备及其制造方法中，可以将所需的电压均匀地传输到分别对应于母衬底上的发光显示面板的单元区域。因此，可以容易地在发光显示设备的每个像素区域中对准发光器件，并且可以改善发光显示设备的制造效率。
虽然已经结合某些实施方式描述了本发明，但是本领域技术人员将理解，在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下，可以对本发明进行各种修改和改变。
因此，本发明的范围不应由本文中所描述的特定实施方式限制，而应由所附权利要求及其等同限定。

Claims (14)

1.发光显示设备，包括：
衬底，包括显示区域和非显示区域，所述显示区域包括多个像素区域，所述非显示区域位于所述显示区域的外围处；
像素电路层，包括位于所述显示区域中的多个电路元件；
显示元件层，包括位于所述像素电路层上的所述显示区域中的多个发光器件；以及
第一对准线和第二对准线，位于所述非显示区域中，所述第一对准线和所述第二对准线各自具有多层结构，
其中，所述第一对准线和所述第二对准线中的每一个包括：
主线，位于与所述显示元件层中的至少一个电极相同的层中；以及
至少一条子线，电连接到所述主线，所述至少一条子线位于与所述像素电路层中的至少一个电极相同的层中。
2.如权利要求1所述的发光显示设备，其中，所述第一对准线和所述第二对准线位于所述衬底的相对的端部部分上以彼此面对，且所述显示区域位于所述第一对准线与所述第二对准线之间。
3.如权利要求1所述的发光显示设备，其中，所述第一对准线与所述显示区域的像素间隔开，以及
所述第二对准线连接到所述显示区域的所述像素。
4.如权利要求1所述的发光显示设备，其中，所述显示元件层包括：
第一像素电极和第二像素电极，位于所述像素电路层上的每个像素区域中；以及
所述发光器件，位于所述像素区域的所述第一像素电极与所述第二像素电极之间。
5.如权利要求4所述的发光显示设备，其中，所述第一对准线和所述第二对准线中的每一个的所述主线位于与所述第一像素电极和所述第二像素电极中的至少一个相同的层中。
6.如权利要求4所述的发光显示设备，其中，所述第一像素电极和所述第二像素电极在所述像素区域中的相同的层中彼此间隔开，
其中，所述发光器件的第一端部部分电连接到相应像素的第一像素电极，并且所述发光器件的第二端部部分电连接到所述相应像素的第二像素电极。
7.如权利要求6所述的发光显示设备，其中，所述显示元件层还包括：
第一接触电极，位于所述发光器件的所述第一端部部分上以将所述发光器件的所述第一端部部分连接到所述第一像素电极中的每一个；以及
第二接触电极，位于所述发光器件的所述第二端部部分上以将所述发光器件的所述第二端部部分连接到所述第二像素电极中的每一个。
8.如权利要求1所述的发光显示设备，其中，所述发光器件中的每一个包括：
第一半导体层，掺杂有第一导电掺杂剂；
第二半导体层，掺杂有第二导电掺杂剂；以及
有源层，位于所述第一半导体层与所述第二半导体层之间。
9.如权利要求8所述的发光显示设备，其中，所述发光器件中的每一个是具有微米量级或纳米量级的棒式发光二极管。
10.如权利要求1所述的发光显示设备，还包括顺序地堆叠在所述衬底与所述显示元件层之间的第一绝缘层、第二绝缘层、第三绝缘层和第四绝缘层。
11.如权利要求10所述的发光显示设备，其中，所述像素电路层包括位于所述显示区域的每个像素区域中的晶体管，
其中，所述晶体管包括：
半导体层，位于所述衬底与所述第一绝缘层之间；
栅电极，位于所述第一绝缘层与所述第二绝缘层之间，所述栅电极与所述半导体层的至少一个区域重叠；以及
第一电极，位于所述第三绝缘层与所述第四绝缘层之间，所述第一电极电连接到所述半导体层。
12.如权利要求11所述的发光显示设备，其中，所述像素电路层还包括位于所述显示区域的每个像素区域中的电容器，
其中，所述电容器包括：
第一电容器电极，位于所述第二绝缘层与所述第三绝缘层之间；以及
第二电容器电极，位于与所述半导体层、所述栅电极和所述第一电极中的至少一个相同的层中。
13.如权利要求11所述的发光显示设备，其中，所述至少一条子线包括以下项中的至少之一：
第一子线，位于所述第三绝缘层与所述第四绝缘层之间；
第二子线，位于所述第二绝缘层与所述第三绝缘层之间；
第三子线，位于所述第一绝缘层与所述第二绝缘层之间；以及
第四子线，位于所述衬底与所述第一绝缘层之间。
14.如权利要求13所述的发光显示设备，其中，所述至少一条子线具有多层结构，所述多层结构包括所述第一子线至所述第四子线中的至少两种子线。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112054010A (zh) * 2020-09-18 2020-12-08 上海华虹宏力半导体制造有限公司 一种半导体对准结构和制造方法及其掩膜版组
WO2021159293A1 (zh) * 2020-02-12 2021-08-19 京东方科技集团股份有限公司 显示面板、显示装置及显示面板的制作方法
CN114512516A (zh) * 2020-11-17 2022-05-17 株式会社日本显示器 显示装置

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210027564A (ko) * 2019-08-28 2021-03-11 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20210035362A (ko) * 2019-09-23 2021-04-01 삼성디스플레이 주식회사 표시 장치
KR20210095760A (ko) * 2020-01-23 2021-08-03 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20210124564A (ko) 2020-04-03 2021-10-15 삼성디스플레이 주식회사 표시 장치
US20230290916A1 (en) * 2020-07-03 2023-09-14 Lg Electronics Inc. Display device using micro led
KR20220007828A (ko) * 2020-07-10 2022-01-19 삼성디스플레이 주식회사 표시 장치
KR20220031851A (ko) * 2020-09-04 2022-03-14 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
KR20220067647A (ko) * 2020-11-17 2022-05-25 삼성디스플레이 주식회사 표시 장치
KR20220072002A (ko) * 2020-11-23 2022-06-02 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
KR20220124325A (ko) * 2021-03-02 2022-09-14 삼성디스플레이 주식회사 표시 장치
KR20220139508A (ko) * 2021-04-07 2022-10-17 삼성디스플레이 주식회사 표시 장치의 제조 방법 및 표시 장치
KR20220145992A (ko) * 2021-04-22 2022-11-01 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
KR20220153162A (ko) * 2021-05-10 2022-11-18 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
KR20230111697A (ko) * 2022-01-18 2023-07-26 삼성디스플레이 주식회사 표시 장치의 제조 방법, 표시 장치를 제조하기 위한 패널, 및 표시 장치

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101777576A (zh) * 2010-01-15 2010-07-14 友达光电股份有限公司 像素结构及电致发光装置
US20110157110A1 (en) * 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device
US20140346537A1 (en) * 2013-05-23 2014-11-27 Au Optronics Corp. Light emitting diode display panel
CN104218056A (zh) * 2013-05-31 2014-12-17 三星显示有限公司 有机发光显示设备及其制造方法
US20150179727A1 (en) * 2013-12-20 2015-06-25 Lg Display Co., Ltd. Transparent display device and transparent organic light emitting display device
US20150206928A1 (en) * 2014-01-21 2015-07-23 Japan Display Inc. Display device
US20170133633A1 (en) * 2015-11-05 2017-05-11 Boe Technology Group Co., Ltd. Oled, method for manufacturing the same, display substrate and display device
KR20170142233A (ko) * 2016-06-16 2017-12-28 삼성디스플레이 주식회사 표시장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
CN107818755A (zh) * 2016-09-13 2018-03-20 三星显示有限公司 显示元件叠置减少的具有导电图案的显示装置
CN108074961A (zh) * 2016-11-15 2018-05-25 三星显示有限公司 显示装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050068199A (ko) 2003-12-29 2005-07-05 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
KR101022572B1 (ko) 2004-03-29 2011-03-16 엘지디스플레이 주식회사 폴리 실리콘 액정표시장치 및 그 제조방법
CN117500327A (zh) * 2016-01-21 2024-02-02 苹果公司 有机发光二极管显示器的电源和数据路由结构
US10693042B2 (en) * 2017-11-23 2020-06-23 Lg Display Co., Ltd. Light-emitting device and display device using the same
KR102565907B1 (ko) * 2017-12-27 2023-08-09 엘지디스플레이 주식회사 표시장치 및 전계발광 표시장치

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110157110A1 (en) * 2009-12-29 2011-06-30 Au Optronics Corporation Pixel structure and electroluminescence device
CN101777576A (zh) * 2010-01-15 2010-07-14 友达光电股份有限公司 像素结构及电致发光装置
US20140346537A1 (en) * 2013-05-23 2014-11-27 Au Optronics Corp. Light emitting diode display panel
CN104218056A (zh) * 2013-05-31 2014-12-17 三星显示有限公司 有机发光显示设备及其制造方法
US20150179727A1 (en) * 2013-12-20 2015-06-25 Lg Display Co., Ltd. Transparent display device and transparent organic light emitting display device
US20150206928A1 (en) * 2014-01-21 2015-07-23 Japan Display Inc. Display device
US20170133633A1 (en) * 2015-11-05 2017-05-11 Boe Technology Group Co., Ltd. Oled, method for manufacturing the same, display substrate and display device
KR20170142233A (ko) * 2016-06-16 2017-12-28 삼성디스플레이 주식회사 표시장치
KR20180007025A (ko) * 2016-07-11 2018-01-22 삼성디스플레이 주식회사 초소형 발광 소자를 포함하는 픽셀 구조체, 표시장치 및 그 제조방법
CN107818755A (zh) * 2016-09-13 2018-03-20 三星显示有限公司 显示元件叠置减少的具有导电图案的显示装置
CN108074961A (zh) * 2016-11-15 2018-05-25 三星显示有限公司 显示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021159293A1 (zh) * 2020-02-12 2021-08-19 京东方科技集团股份有限公司 显示面板、显示装置及显示面板的制作方法
CN112054010A (zh) * 2020-09-18 2020-12-08 上海华虹宏力半导体制造有限公司 一种半导体对准结构和制造方法及其掩膜版组
CN114512516A (zh) * 2020-11-17 2022-05-17 株式会社日本显示器 显示装置

Also Published As

Publication number Publication date
KR20200001657A (ko) 2020-01-07
US11423827B2 (en) 2022-08-23
KR102605335B1 (ko) 2023-11-27
US20200005703A1 (en) 2020-01-02

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