KR20230071874A - 표시 장치 - Google Patents

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KR20230071874A
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이정석
박우철
윤관혁
이혜균
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 적어도 제1 표시 영역, 상기 제1 표시 영역 내측에 배치되고 광이 투과되는 광 투과부를 포함하는 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 포함하는 기판; 상기 기판의 상기 제1 표시 영역 상에 배치되는 제1 박막 트랜지스터 및 상기 제1 박막 트랜지스터 상에 배치되어 상기 제1 박막 트랜지스터와 전기적으로 연결되는 제1 발광 소자를 포함하는 제1 서브 화소; 상기 기판의 상기 제3 표시 영역 상에 배치되는 제2 박막 트랜지스터 및 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제2 박막 트랜지스터와 비중첩하는 제2 발광 소자를 포함하는 제2 서브 화소; 상기 제1 서브 화소 및 상기 제2 서브 화소 상에 배치되는 제1 봉지 무기층, 상기 제1 봉지 무기층 상에 배치되는 봉지 유기층, 상기 봉지 유기층 상에 배치되는 제2 봉지 무기층을 포함하는 박막 봉지층; 및 상기 기판 및 상기 제2 발광 소자 사이에 배치되어, 상기 제2 박막 트랜지스터와 상기 제2 발광 소자를 전기적으로 연결하는 제1 투명 전도성층을 포함하되, 상기 제1 봉지 무기층, 상기 봉지 유기층, 및 상기 제2 봉지 무기층의 굴절률은 각각 1.5 내지 1.7의 값을 가질 수 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치는 상면의 이미지를 촬영하기 위한 이미지 센서, 사용자가 표시 장치의 전면에 근접하게 위치하는지를 감지하기 위한 근접센서, 표시 장치의 전면의 조도를 감지하기 위한 조도 센서, 사용자의 홍채를 인식하기 위한 홍채 센서 등 다양한 광학 장치를 포함할 수 있다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치에 대한 요구가 증가하고 있다. 예를 들어, 스마트폰의 경우, 표시 장치의 전면에 배치되는 홀을 삭제함으로써, 표시 영역을 넓힐 수 있는 표시 장치가 요구되고 있다. 이 경우, 표시 장치의 전면에 배치되는 홀에 배치되었던 광학 장치는 표시 패널에 중첩하여 배치될 수 있다.
본 발명이 해결하고자 하는 과제는 화면을 표시하는 동시에 빛을 투광하는 영역에 배치된 카메라 센서의 해상력 척도(MTF, Modulation Transfer Function)가 개선된 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 화면을 표시하는 동시에 빛을 투광하는 영역의 투광율이 향상된 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역 내측에 배치되고 광이 투과되는 광 투과부를 포함하는 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 포함하는 기판; 상기 기판의 상기 제1 표시 영역 상에 배치되는 제1 박막 트랜지스터 및 상기 제1 박막 트랜지스터 상에 배치되어 상기 제1 박막 트랜지스터와 전기적으로 연결되는 제1 발광 소자를 포함하는 제1 서브 화소; 상기 기판의 상기 제3 표시 영역 상에 배치되는 제2 박막 트랜지스터 및 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제2 박막 트랜지스터와 비중첩하는 제2 발광 소자를 포함하는 제2 서브 화소; 상기 제1 서브 화소 및 상기 제2 서브 화소 상에 배치되는 제1 봉지 무기층, 상기 제1 봉지 무기층 상에 배치되는 봉지 유기층, 상기 봉지 유기층 상에 배치되는 제2 봉지 무기층을 포함하는 박막 봉지층; 및 상기 기판 및 상기 제2 발광 소자 사이에 배치되어, 상기 제2 박막 트랜지스터와 상기 제2 발광 소자를 전기적으로 연결하는 제1 투명 전도성층을 포함하되, 상기 제1 봉지 무기층, 상기 봉지 유기층, 및 상기 제2 봉지 무기층의 굴절률은 각각 1.5 내지 1.7의 값을 가질 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 제1 표시 영역, 상기 제1 표시 영역 내측에 배치되고 광이 투과되는 광 투과부를 포함하는 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 포함하는 기판; 상기 기판 상에 배치되는 박막 트랜지스터; 상기 박막 트랜지스터 상에 배치되고, 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 제1 비아 절연층; 상기 제1 비아 절연층 상에 배치되고, 상기 제1 표시 영역과 중첩하며, 상기 제2 표시 영역과 비중첩하는 제2 비아 절연층; 상기 제2 비아 절연층 상에 배치되어 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 제3 비아 절연층; 상기 제3 비아 절연층 상에 배치되어 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 발광 소자; 및 상기 발광 소자 상에 배치되는 박막 봉지층을 포함하되, 상기 제2 표시 영역의 헤이즈 특성은 상기 제1 표시 영역의 헤이즈 특성보다 작을 수 있다.
상기 과제를 해결하기 위한 또 다른 실시예에 따른 표시 장치는 제1 서브 화소를 포함하는 제1 표시 영역; 및 상기 제1 표시 영역 내측에 배치되고, 제2 서브 화소 및 상기 제2 서브 화소와 인접하는 광 투과부를 포함하는 제2 표시 영역을 포함하되, 상기 제2 표시 영역의 웨이브 프론트 P-V 값은 상기 제1 표시 영역의 웨이브 프론트 P-V 값보다 작을 수 있다.
본 발명의 실시예에 따른 표시 장치는 카메라 센서의 해상력 척도가 개선될 수 있다.
본 발명의 실시예에 따른 표시 장치는 화면을 표시하는 동시에 빛을 투광하는 영역의 투광율이 향상될 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 도시한 사시도이다.
도 2는 도 1의 표시 장치의 구조를 설명하기 위한 분해 사시도이다.
도 3은 표시 패널과 이미지 센서의 배치 관계를 설명하기 위한 평면도이다.
도 4는 소재의 헤이즈 특성을 설명하기 위한 개념도이다.
도 5 및 도 6은 소재의 웨이브 프론트 특성을 설명하기 위한 개념도이다.
도 7은 이미지 센서의 해상력 척도를 설명하기 위한 개념도이다.
도 8은 일 실시예에 따른 표시 패널의 구조를 설명하기 위한 평면도이다.
도 9는 서브 화소의 박막 트렌지스터의 회로 구조를 설명하기 위한 회로도이다.
도 10은 메인 표시 영역에 배치되는 제1 서브 화소의 배치 구조를 간략히 도시한 평면도이다.
도 11은 제1 서브 화소 상의 제1 캐소드 전극의 배치를 간략히 도시한 평면도이다.
도 12는 도 11의 X1-X1` 선을 따라 자른 단면을 도시한 단면도이다.
도 13은 도 12의 A 영역을 확대한 확대도이다.
도 14는 서브 표시 영역에 배치되는 제1 서브 화소 및 제2 서브 화소의 배치 구조를 간략히 도시한 평면도이다.
도 15는 도 14의 X2-X2` 선을 따라 자른 단면을 도시한 단면도이다.
도 16은 도 14의 X3-X3` 선을 따라 자른 단면을 도시한 단면도이다.
도 17은 제1 서브 표시 영역에 배치되는 제2 서브 화소 상의 제2 캐소드 전극의 배치를 간략히 도시한 평면도이다.
도 18은 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 헤이즈 특성을 설명하기 위한 단면도이다.
도 19는 도 18의 B 영역을 확대한 확대도이다.
도 20은 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 웨이브 프론트 특성을 설명하기 위한 단면도이다.
도 21은 도 20의 C 영역을 확대한 확대도이다.
도 22는 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 굴절률을 설명하기 위한 단면도이다.
도 23은 도 22의 D 영역을 확대한 확대도이다.
도 24는 도 23의 E 영역을 확대한 확대도이다.
도 25는 굴절률 변화에 따른 흡광계수의 변화를 나타낸 그래프이다.
도 26은 다른 실시예에 따른 표시 장치의 제1 서브 표시 영역의 구조를 간략히 도시한 구조도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하", "좌" 및 "우"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 도시한 사시도이다. 도 2는 도 1의 표시 장치의 구조를 설명하기 위한 분해 사시도이다. 도 3은 표시 패널과 이미지 센서의 배치 관계를 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(1)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다.
표시 장치(1)는 3차원 형상을 갖는다. 예를 들어, 표시 장치(1)는 직육면체 또는 그와 유사한 3차원 형상을 가질 수 있다. 도면에서는 표시 장치(1)의 제1 변에 나란한 방향을 제1 방향(DR1)으로, 표시 장치(1)의 제2 변에 나란한 방향을 제2 방향(DR2)으로, 표시 장치(1)의 두께 방향을 제3 방향(DR3)으로 각각 표기하고 있다. 이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직이고, 제1 방향(DR1) 및 제3 방향(DR3)은 서로 수직이며, 제2 방향(DR2) 및 제3 방향(DR3)은 서로 수직일 수 있다.
표시 장치(1)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(1)는 도 1과 같이 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
몇몇 실시예에서 표시 장치(1)는 평탄하게 형성되거나, 서로 마주보는 두 측이 구부러지도록 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 표시 장치(1)는 좌측과 우측이 구부러지도록 형성되거나, 상측, 하측, 좌측, 및 우측 모두가 구부러지도록 형성될 수 있다.
이하에서, 표시 장치(1)의 제3 방향(DR3) 일측 면은 상면이고, 표시 장치(1)의 제3 방향(DR3) 타측 면은 저면일 수 있다.
표시 장치(1)는 화면이 표시되는 표시 영역(DA) 및 화면이 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 가장자리를 둘러싸도록 배치될 수 있으나, 이에 제한되는 것은 아니다.
표시 영역(DA)은 화소 밀도(Pixel Per Inch; PPI)가 상대적으로 높은 메인 표시 영역(MDA)과, 화소 밀도가 상대적으로 낮은 서브 표시 영역(SDA)을 포함할 수 있다.
메인 표시 영역(MDA)은 표시 영역(DA)의 대부분의 영역을 차지할 수 있다. 메인 표시 영역(MDA)은 광을 투과시키는 광 투과부(TPA)를 포함하지 않으며, 후술하는 바와 같이 화상을 표시하기 위한 제1 서브 화소(PXL1)들을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
서브 표시 영역(SDA)은 제1 서브 표시 영역(SDAa)과 제1 서브 표시 영역(SDAa) 및 메인 표시 영역(MDA) 사이에 배치되는 제2 서브 표시 영역(SDAb)을 포함할 수 있다. 제1 서브 표시 영역(SDAa)은 광을 투과시키는 광 투과부(TPA)와 후술하는 바와 같이 화상을 표시하기 위한 제2 서브 화소(PXL2)들을 포함할 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)의 광 투과도는 메인 표시 영역(MDA)의 광 투과도보다 높을 수 있다. 제2 서브 표시 영역(SDAb)은 후술하는 바와 같이 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)부들을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다. 몇몇 실시예에서 메인 표시 영역(MDA)은 제1 표시 영역(DA)이고, 제1 서브 표시 영역(SDAa)은 제2 표시 영역(DA)이며, 제2 서브 표시 영역(SDAb)은 제3 표시 영역(DA)일 수 있다.
몇몇 실시예에서, 서브 표시 영역(SDA)은 메인 표시 영역(MDA) 내측에 배치될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 일측에 배치될 수도 있다. 몇몇 실시예에서, 서브 표시 영역(SDA)은 타원 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 서브 표시 영역(SDA)은 직사각형 형상을 가질 수 있다. 몇몇 실시예에서, 제2 서브 표시 영역(SDAb)은 제1 서브 표시 영역(SDAa)의 제2 방향(DR2) 양측에 배치될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 서브 표시 영역(SDA)은 하나로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 서브 표시 영역(SDA)은 복수개로 형성될 수 있다.
한편, 표시 장치(1)의 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb)은 후술하는 표시 장치(1)의 각 구성에도 동일하게 적용될 수 있다. 예를 들어, 표시 장치(1)의 메인 표시 영역(MDA)과 제3 방향(DR3)으로 중첩하는 후술할 표시 패널(300)의 일 부분은 표시 패널(300)의 메인 표시 영역(MDA)이 되고, 표시 장치(1)의 제1 서브 표시 영역(SDAa)과 제3 방향(DR3)으로 중첩하는 표시 패널(300)의 일 부분은 표시 패널(300)의 제1 서브 표시 영역(SDAa)이 되며, 표시 장치(1)의 제2 서브 표시 영역(SDAb)과 제3 방향(DR3)으로 중첩하는 표시 패널(300)의 일 부분은 표시 패널(300)의 제2 서브 표시 영역(SDAb)이 될 수 있다.
일 실시예에 따른 표시 장치(1)는 커버 윈도우(100), 표시 패널(300), 표시 회로 보드, 표시 구동 회로, 브라켓, 메인 회로 보드, 광학 장치, 및 하부 커버를 포함한다.
커버 윈도우(100)는 표시 패널(300)의 전면을 보호하는 역할을 할 수 있다. 커버 윈도우(100)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다.
표시 패널(300)은 서브 화소가 배치되어 사용자에게 화면을 제공하는 역할을 할 수 있다. 표시 패널(300)은 커버 윈도우(100)의 하부에 배치될 수 있다. 표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널(300)일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널(300), 및 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널(300), 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널(300), 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널(300)일 수 있다. 이하에서는, 설명의 편의를 위해 표시 패널(300)이 유기 발광 표시 패널(300)인 것을 중심으로 설명한다. 또한, 표시 패널(300)의 구조에 대한 자세한 설명은 후술하도록 한다.
표시 패널(300)의 제3 방향(DR3) 일측 면은 커버 윈도우(100)가 배치되는 상면이고, 제3 방향(DR3) 타측 면은 후술하는 브라켓이 배치되는 저면일 수 있다.
표시 패널(300)의 제1 방향(DR1) 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력하는 역할을 할 수 있다. 몇몇 실시예에서, 표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성되어 표시 패널(300)의 서브 영역(SBA) 상에 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 부착될 수 있다.
표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성되어 표시 회로 보드(310)의 상면에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)(300)의 터치 센서층(TSL)의 터치 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(330)는 터치 전극들에 터치 구동 신호를 출력하고, 터치 전극들의 정전 용량에 충전된 전압을 감지할 수 있다.
터치 구동 회로(330)는 터치 전극들 각각에서 감지된 전기적 신호의 변화에 따라 터치 데이터를 생성하여 후술하는 메인 프로세서(710)로 전송하며, 메인 프로세서(710)는 터치 데이터를 분석함으로써, 터치가 발생한 터치 좌표를 산출하는 역할을 할 수 있다.
또한, 표시 회로 보드(310) 상에는 표시 구동 회로(320)를 구동하기 위한 표시 구동 전압들을 공급하기 위한 전원 공급부가 추가로 배치될 수 있다.
표시 패널(300)의 하부에는 브라켓(600)이 배치될 수 있다.
브라켓(600)은 후술하는 하부 커버(900)를 체결하는 역할을 할 수 있다. 브라켓(600)에는 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리(750)가 배치되는 배터리 홀(BH), 표시 회로 보드(310)에 연결된 케이블(314)이 통과하는 케이블 홀(CAH), 및 광학 장치가 배치되는 광 투과 홀(SH)이 형성될 수 있다. 또는, 브라켓(600)은 광 투과 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 제1 서브 표시 영역(SDAa)과 중첩하지 않도록 형성될 수 있다. 브라켓(600)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
브라켓(600)의 하부에는 메인 회로 보드(700)가 배치될 수 있다.
메인 회로 보드(700)는 인쇄 회로 기판(SUB) 또는 연성 인쇄 회로 기판(SUB)일 수 있다. 메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 광학 장치, 및 배터리(750)를 포함할 수 있다. 광학 장치는 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 제2 카메라 센서(740d) 등을 포함할 수 있다.
메인 프로세서(710)는 표시 장치(1)의 모든 기능을 제어하는 회로 신호를 출력하는 역할을 할 수 있다. 예를 들어, 메인 프로세서(710)는 제1 카메라 센서(720), 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)로부터 입력되는 센서 신호들에 따라 표시 장치(1)를 제어할 수 있다.
제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 저면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 저면에 배치될 수 있다. 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)는 메인 회로 보드(700)의 상면에 배치될 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 표시 장치(1)의 제3 방향(DR3) 타측의 정지 영상 또는 동영상 등과 같은 제1 이미지 데이터를 처리하여 메인 프로세서(710)로 출력하는 역할을 할 수 있다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 후술하는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 저면으로 노출될 수 있으며, 그러므로 표시 장치(1)의 하부에 배치된 사물이나 배경을 촬영할 수 있다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 저면으로 노출될 수 있으며, 그러므로 표시 장치(1)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
근접 센서(740a)는 물체가 표시 장치(1)의 상면에 근접하게 위치하는지를 감지하는 역할을 할 수 있다. 근접 센서(740a)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740a)는 물체에 의해 반사된 광량에 따라 표시 장치(1)의 상면에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740a)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상면에 근접하게 위치하는 물체가 존재하는지를 용이하게 센싱할 수 있다.
조도 센서(740b)는 표시 장치(1)의 상면의 밝기를 감지하는 역할을 할 수 있다. 조도 센서(740b)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(740b)는 저항의 저항 값에 따라 표시 장치(1)의 상면의 밝기를 판단할 수 있다. 조도 센서(740b)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상면의 밝기를 용이하게 센싱할 수 있다.
홍채 센서(740c)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 감지하기 위한 센서이다. 홍채 센서(740c)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)(SDA)에 중첩하게 배치되므로, 표시 장치(1)의 상부에 배치된 사용자의 홍채를 용이하게 촬영할 수 있다.
제2 카메라 센서(740d)는 이미지 센서에 의해 얻어지는 표시 장치(1)의 제3 방향(DR3) 일측의 정지 영상 또는 동영상 등과 같은 제2이미지 데이터를 처리하여 메인 프로세서(710)로 출력하는 역할을 할 수 있다. 제2 카메라 센서(740d)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제2 카메라 센서(740d)의 서브 화소 수는 제1 카메라 센서(720)의 서브 화소 수보다 적을 수 있으며, 제2 카메라 센서(740d)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(740d)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
도 2에서는 제1 서브 표시 영역(SDAa)이 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 제2 카메라 센서(740d) 모두와 중첩하는 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 서브 표시 영역(SDAa)의 개수는 광학 장치의 개수에 의존할 수 있다. 이 경우, 복수의 제1 서브 표시 영역(SDAa)은 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)와 각각 일대일로 대응되게 배치될 수도 있다. 이하에서는 설명의 편의를 위해 광학 장치가 제2 카메라 센서(740d)인 것을 중심으로 설명하도록 한다.
메인 커넥터(730)에는 브라켓(600)의 케이블 홀(CAH)을 통과한 케이블(314)이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 회로 보드(310)에 전기적으로 연결될 수 있다.
배터리(750)는 표시 장치(1)에 전원을 공급하는 역할을 할 수 있다. 배터리(750)는 브라켓(600)의 배터리 홀(BH)에 중첩할 수 있다.
하부 커버(900)는 표시 장치(1)의 저면 외관을 형성하는 역할을 할 수 있다. 하부 커버(900)는 메인 회로 보드(700)와 배터리(750)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(600)과 체결되어 고정될 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(900)에는 제1 카메라 센서(720)의 저면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다.
상술한 바와 같이 광학 장치는 광이 투과되는 광 투과부(TPA)가 포함되어, 광 투과도가 상대적으로 높은 제1 서브 표시 영역(SDAa)에 중첩 배치됨에 따라, 광학 장치는 표시 패널(300)과 중첩함에도 제1 서브 표시 영역(SDAa)을 통해 표시 장치(1)의 상면에서 입사되는 광을 용이하게 감지할 수 있다. 그러나, 광학 장치가 표시 장치(1)의 상면에 입사되는 광을 감지한다 하더라도, 광 투과부(TPA)의 광학 특성(예를 들어, 헤이즈 특성 또는 웨이브 프론트 특성)이 좋지 않은 경우에는 해상도가 낮은 이미지를 얻을 수 있다. 다시 말해, 해상도가 높은 이미지를 얻기 위해서는 광 투과부(TPA)의 광 투과도뿐만 아니라, 광학 특성으로서 헤이즈 특성(Haze, HZ) 또는 웨이브 프론트 특성(Wavefront, WF)이 고려되어야 할 필요가 있다.
도 3을 참조하면, 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 배치되는 광 투과부(TPA)의 헤이즈 특성 및 웨이브 프론트 특성은 메인 표시 영역(MDA)의 헤이즈 특성 및 웨이브 프론트 특성보다 더 작은 값을 가질 수 있다. 이에 따라, 본 실시예에 따른 표시 장치(1)는 광학 장치의 해상력 척도(MTF, Modulation Transfer Function)가 개선될 수 있다. 이하에서는 헤이즈 특성, 웨이브 프론트 특성 및 광학 장치의 해상력 척도에 대해 자세히 설명하도록 한다.
도 4는 소재의 헤이즈 특성을 설명하기 위한 개념도이다. 도 5 및 도 6은 소재의 웨이브 프론트 특성을 설명하기 위한 개념도이다. 도 7은 이미지 센서의 해상력 척도를 설명하기 위한 개념도이다.
도 4를 참조하면, 광원으로부터 소재로 입사되는 빛은 소재를 통과하면서 퍼질 수 있다. 소재의 광학 특성으로서 헤이즈 특성은 빛이 소재를 통과하는 경우, 소재의 고유 성질에 따라 빛이 퍼지는 정도를 의미할 수 있다. 다시 말해, 헤이즈 특성은 소재에 입사한 빛이 산란되는 정도를 의미할 수 있다.
헤이즈 특성은 적분구(Integrated Sphere, IS)를 이용하여 측정할 수 있다. 헤이즈 특성은 하기의 수학식 1로 표현될 수 있다.
Figure pat00001
수학식 1에서 Tp는 2.5° 이상에서 적분구로 투과된 빛의 세기, 즉 확산된 광의 세기를 의미하고, Ts는 2.5° 내에서 적분구로 투과된 빛의 세기, 즉 평행한 광의 세기를 의미한다. 따라서, 헤이즈 특성이 큰 것은 빛의 산란이 많이 일어났다는 의미이고, 헤이즈 특성이 작은 것은 빛의 산란이 적게 일어났다는 의미일 수 있다.
도 5 및 도 6을 참조하면, 피사체로부터 반사된 빛은 소재를 통과하면서 그 경로가 왜곡되고, 경로가 왜곡된 빛은 진폭이 달라질 수 있다. 이에 따라 피사체는 본연의 모습이 아닌 왜곡된 모습으로 보일 수 있다. 소재의 광학 특성으로서 웨이브 프론트 특성은 소재를 투과한 빛의 경로가 왜곡된 정도를 의미할 수 있다. 웨이브 프론트 특성은 웨이브 프론트 P-V(peak to valley)값 또는 웨이브 프론트 P-V 값의 평균치인 웨이브 프론트 RMS(root mean square)값을 측정하여 얻을 수 있다.
예를 들어, 웨이브 프론트 특성 중 웨이브 프론트 P-V 값은 왜곡된 빛의 파장의 마루와 골 사이의 차이 중 최대 값을 의미할 수 있다. 웨이브 프론트 P-V 값은 측정하는 위치 또는 빛이 왜곡된 정도에 따라 달라질 수 있다. 웨이브 프론트 P-V 값이 큰 경우, 빛이 더욱 왜곡된 것일 수 있다.
웨이브 프론트 특성 중 웨이브 프론트 RMS 값은 위치에 따라 달라지는 웨이브 프론트 P-V 값의 평균을 의미할 수 있다. 웨이브 프론트 RMS 값이 큰 경우, 웨이브 프론트 P-V 값의 위치 별 차이가 큰 것을 의미하고, 웨이브 프론트 RMS 값이 작은 경우, 웨이브 프론트 P-V 값의 위치 별 차이가 작은 것을 의미할 수 있다.
이하에서 웨이브 프론트 특성이 높다는 것은 웨이브 프론트 P-V 값 및 웨이브 프론트 RMS 값의 크기가 높은 것을 의미하고, 웨이브 프론트 특성이 낮다는 것은 웨이브 프론트 P-V 값 및 웨이브 프론트 RMS 값의 크기가 낮은 것을 의미할 수 있다.
도 7을 참조하면, 검은 막대와 흰 막대가 번갈아 배치되는 그림을 보았을 때 해상력 척도가 큰 경우, 해상도가 높아 검은 막대와 흰 막대가 구분되어 보이고, 해상력 척도가 작은 경우, 해상도가 낮아 검은 막대와 흰 막대가 구분되지 않고, 흐릿하게 보여 결국 회색 영역으로 보일 수 있다.
해상력 척도는 하기의 수학식 2로 표현될 수 있다.
Figure pat00002
수학식 2에서 Imax는 측정되는 빛의 최대 세기이고, Imin는 측정되는 빛의 최저 세기 일 수 있다. 도 7의 검은 막대는 빛이 흡수되므로 이상적인 빛의 최저 세기는 0일 수 있다. 또한 흰 막대는 빛을 반사하므로, 이상적인 빛의 최대 세기는 1일 수 있다.
해상력 척도는 도 7의 단위 길이당 검은 막대와 흰 막대의 배치 개수에 따라 달라질 수 있다. 단위 길이당 검은 막대와 흰 막대의 배치 개수, 즉 공간 주파수(spatial frequency)는 lp/mm로 표현될 수 있다. 이 경우, lp는 검은 막대와 흰 막대가 이루는 쌍의 개수를 의미하고, mm는 단위 길이가 1mm임을 의미한다. 도 7을 기준으로 설명하면, 도 7에 도시된 공간 주파수는 6 lp/mm일 수 있다. 카메라의 성능이 동일한 경우, 공간 주파수가 증가할수록 해상력 척도는 낮아질 수 있다.
해상력 척도는 공간 주파수뿐만 아니라, 상기에서 설명한 헤이즈 특성 및 웨이브 프론트 특성에도 영향을 받는다. 예를 들어, 헤이즈 특성이 낮을수록, 해상력 척도는 높아지고, 웨이브 프론트 특성으로서 웨이브 프론트 P-V 값이 낮을수록, 해상력 척도는 높아지며, 웨이브 프론트 특성으로서 웨이브 프론트 RMS 값이 낮을수록 해상력 척도는 높아질 수 있다.
일반적으로, 카메라 센서의 해상력 척도는 110 lp/mm에서 50% 이상의 값이 요구된다. 이에 따라, 공간 주파수가 110 lp/mm로 고정되는 경우, 일 실시예에 따른 표시 장치(1)의 광학 장치의 해상력 척도를 50% 이상으로 맞추기 위해서는 표시 패널(300), 특히 표시 패널(300)의 제1 서브 표시 영역(SDAa)의 헤이즈 특성과 웨이브 프론트 특성을 조절할 필요가 있다. 구체적으로, 후술하는 제1 서브 표시 영역(SDAa)에서 광학 특성 조절 유기물층(200)의 헤이즈 특성 및 웨이브 프론트 특성을 조절할 필요가 있다. 이하에서는 일 실시예에 따른 표시 패널(300)의 헤이즈 특성과 웨이브 프론트 특성이 조절되어 광학 장치의 해상력 척도가 향상되는 구조에 대해 자세히 설명하도록 한다.
도 8은 일 실시예에 따른 표시 패널의 구조를 설명하기 위한 평면도이다. 도 9는 서브 화소의 박막 트렌지스터의 회로 구조를 설명하기 위한 회로도이다.
도 8을 참조하면, 표시 패널(300)은 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb), 및 비표시 영역(NDA)을 포함할 수 있다. 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb), 및 비표시 영역(NDA)에 대한 설명은 상술한 바와 같으므로 이하에서는 이에 대한 자세한 설명은 생략하도록 한다.
표시 패널(300)의 메인 표시 영역(MDA)에서의 헤이즈 특성 및 웨이브 프론트 특성은 제1 서브 표시 영역(SDAa)에서의 헤이즈 특성 및 웨이브 프론트 특성보다 클 수 있다.
도 9를 참조하면, 표시 패널(300)의 표시 영역(DA)에 배치되는 서브 화소들은 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk) 및 제j 데이터 배선(Dj)에 접속될 수 있다. k 및 j는 1 이상의 자연수 일 수 있다. 또한, 서브 화소는 제1 구동 전압이 공급되는 제1 구동 전압 배선(VDDL), 초기화 전압이 공급되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 전압 값을 갖는 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 표시 영역(DA)에 배치되는 서브 화소들은 메인 표시 영역(MDA)에 배치되는 제1 서브 화소(PXL1), 제1 서브 영역에 배치되는 제2 서브 화소(PXL2)로 구분될 수 있다.
서브 화소는 박막 트랜지스터, 발광 소자(LEL)를 포함한다. 상기 박막 트랜지스터는 구동 트랜지스터(DT) 및 스위칭 트랜지스터(SW)를 포함한다. 구동 트랜지스터(DT)는 상기 제1 구동 전압 또는 상기 제2 구동 전압을 제공받아 발광 소자(LEL)에 구동 전류를 공급하고, 스위칭 트랜지스터(SW)는 구동 트랜지스터(DT)에 데이터 신호를 전달할 수 있다.
박막 트랜지스터는 구동 트랜지스터(DT)로서 제1 트랜지스터(ST1)를 포함하고, 스위칭 트랜지스터(SW)들로서 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)를 포함할 수 있다. 즉, 박막 트랜지스터는 복수의 트랜지스터를 포함하는 개념일 수 있다. 발광 소자(LEL)는 제1 전극, 제2 전극 및 발광층을 포함할 수 있다.
후술하는 바와 같이 제1 서브 화소(PXL1)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에 배치되는 제1 박막 트랜지스터(TR1) 및 제1 박막 트랜지스터(TR1) 상에 배치되는 제1 발광 소자(LEL1)를 포함하고(도 10, 도 14 참조), 제2 서브 화소(PXL2)는 제2 서브 표시 영역(SDAb)에 배치되는 제2 박막 트랜지스터(TR2) 및 제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)를 포함할 수 있다(도 14참조). 이 경우, 제1 박막 트랜지스터(TR1) 및 제2 박막 트랜지스터(TR2)는 각각 상술한 제1 트랜지스터(ST1) 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)를 포함할 수 있다.
제1 트랜지스터(ST1)는 제1 게이트 전극, 제1 반도체 활성 영역, 제1 전극, 제2 전극 등을 포함할 수 있다. 제1 트랜지스터(ST1)는 상기 제1 게이트 전극에 인가되는 데이터 전압에 따라 상기 제1 전극과 상기 제2 전극 사이에 흐르는 드레인-소스간 전류를 제어한다. 제1 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류는 수학식 3과 같이 제1 트랜지스터(ST1)의 상기 제1 게이트 전극과 상기 제1 전극 간의 전압과 문턱 전압 간의 차이의 제곱에 비례한다.
Figure pat00003
수학식 3에서, k`는 제1 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 트랜지스터(ST1)의 게이트-소스간 전압, Vth는 제1 트랜지스터(ST1)의 문턱전압, Ids는 구동 전류를 의미한다.
발광 소자(LEL)는 구동 전류에 따라 발광하는 역할을 할 수 있다. 발광 소자(LEL)의 발광량은 구동 전류에 비례할 수 있다. 발광 소자(LEL)는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 상기 제1 전극은 애노드 전극이고, 상기 제2 전극은 캐소드 전극일 수 있다. 발광 소자(LEL)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에 배치되는 제1 발광 소자(LEL1)와 제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)를 포함할 수 있다.
발광 소자(LEL)의 상기 제1 전극은 후술하는 제7 트랜지스터(ST7)의 제1 전극과 제5 트랜지스터(ST5)의 제2 전극에 접속되며, 상기 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
제2 트랜지스터(ST2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극을 접속시킨다. 즉, 제2 트랜지스터(ST2)가 턴-온 되는 경우, 제1 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극이 접속되므로, 제1 트랜지스터(ST1)는 다이오드로 구동한다. 제2 트랜지스터(ST2)는 제2 게이트 전극, 제2 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 상기 제2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제2 트랜지스터(ST2)의 상기 제1 전극은 제1 트랜지스터(ST1)의 제2 전극에 접속되며, 제2 트랜지스터(ST2)의 상기 제2 전극은 제1 트랜지스터(ST1)의 제1 게이트 전극에 접속될 수 있다.
제3 트랜지스터(ST3)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제1 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제3 트랜지스터(ST3)는 제3 게이트 전극, 제3 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제3 트랜지스터(ST3)의 상기 제3 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3 트랜지스터(ST3)의 상기 제1 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속되며, 제3 트랜지스터(ST3)의 상기 제2 전극은 제j 데이터 배선(Dj)에 접속될 수 있다.
제4 트랜지스터(ST4)는 제k-1 스캔 배선(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제1 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 제1 트랜지스터(ST1)의 제1 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4 트랜지스터(ST4)는 제4 게이트 전극, 제4 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제4 트랜지스터(ST4)의 상기 제4 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4 트랜지스터(ST4)의 상기 제1 전극은 제1 트랜지스터(ST1)의 제1 게이트 전극에 접속되며, 제4 트랜지스터(ST4)의 상기 제2 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 트랜지스터(ST5)는 제1 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극 사이에 접속된다. 제5 트랜지스터(ST5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극을 접속한다. 제5 트랜지스터(ST5)는 제5 게이트 전극, 제5 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제5 트랜지스터(ST5)의 상기 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 트랜지스터(ST5)의 상기 제1 전극은 제1 트랜지스터(ST1)의 제2 전극에 접속되며, 제5 트랜지스터(ST5)의 상기 제2 전극은 발광 소자(LEL)의 제1 전극에 접속된다.
제6 트랜지스터(ST6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 트랜지스터(ST1)의 제1 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 트랜지스터(ST6)는 제6 게이트 전극, 제6 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제6 트랜지스터(ST6)의 상기 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 트랜지스터(ST6)의 상기 제1 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 트랜지스터(ST6)의 상기 제2 전극은 제1 트랜지스터(ST1)의 제1 전극에 접속된다. 제5 트랜지스터(ST5)와 제6 트랜지스터(ST6)가 모두 턴-온 되는 경우, 구동 전류는 발광 소자(LEL)에 공급될 수 있다.
제7 트랜지스터(ST7)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 발광 소자(LEL)의 제1 전극과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(LEL)의 제1 전극은 초기화 전압으로 방전될 수 있다. 제7 트랜지스터(ST7)는 제7 게이트 전극, 제7 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제7 트랜지스터(ST7)의 상기 제7 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제7 트랜지스터(ST7)의 상기 제1 전극은 발광 소자(LEL)의 제1 전극에 접속되며, 제7 트랜지스터(ST7)의 상기 제2 전극은 초기화 전압 배선(VIL)에 접속된다.
서브 화소는 커패시터(Cap)를 더 포함할 수 있다. 커패시터(Cap)는 제1 트랜지스터(ST1)의 제1 게이트 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(Cap)의 일 전극은 제1 트랜지스터(ST1)의 제1 게이트 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)들은 상술한 바와 같이 각각 반도체 활성 영역을 포함할 수 있다. 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)들은 다결정 실리콘으로 이루어진 반도체 활성 영역을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)의 반도체 활성 영역이 다결정 실리콘으로 이루어진 경우, 그를 형성하기 위한 공정은 저온 다결정 실리콘 공정일 수 있다. 또한, 도 9에서는 제1 트랜지스터(ST1), 제2 트랜지스터(ST2), 제3 트랜지스터(ST3), 제4 트랜지스터(ST4), 제5 트랜지스터(ST5), 제6 트랜지스터(ST6), 제7 트랜지스터(ST7)들이 모두 p형 트랜지스터로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 일부 또는 전부는 n형 트랜지스터로 형성될 수도 있다.
이하에서는 메인 표시 영역(MDA)에서의 표시 패널(300)의 구조를 자세히 설명하도록 한다.
도 10은 메인 표시 영역에 배치되는 제1 서브 화소의 배치 구조를 간략히 도시한 평면도이다. 도 11은 제1 서브 화소 상의 제1 캐소드 전극의 배치를 간략히 도시한 평면도이다. 도 12는 도 11의 X1-X1` 선을 따라 자른 단면을 도시한 단면도이다. 도 13은 도 12의 A 영역을 확대한 확대도이다.
도 10을 참조하면, 메인 표시 영역(MDA)에 배치되는 제1 서브 화소(PXL1) 각각은 제1 박막 트랜지스터(TR1) 및 제1 발광 소자(LEL1)를 포함할 수 있다. 제1 발광 소자(LEL1) 각각은 각각의 제1 박막 트랜지스터(TR1) 상에 배치되어 각각의 제1 박막 트랜지스터(TR1)와 전기적으로 연결될 수 있다. 다시 말해, 각각의 제1 발광 소자(LEL1)는 각각의 제1 박막 트랜지스터(TR1)와 제3 방향(DR3)으로 중첩할 수 있다.
제1 서브 화소(PXL1)는 위치에 따라 제1_1 서브 화소(PXL1a), 제1_2 서브 화소(PXL1b), 제1_3 서브 화소(PXL1c), 및 제1_4 서브 화소(PXL1d)로 구분될 수 있다. 제1_1 서브 화소(PXL1a), 제1_2 서브 화소(PXL1b), 제1_3 서브 화소(PXL1c), 및 제1_4 서브 화소(PXL1d)가 모여 백색 광을 표시할 수 있는 일 화소를 이룰 수 있다. 상기 일 화소의 제1 방향(DR1) 타측 및 제2 방향(DR2) 타측에 배치되는 제1 서브 화소(PXL1)는 제1_1 서브 화소(PXL1a)이고, 제1 방향(DR1) 타측 및 제2 방향(DR2) 일측에 배치되는 제1 서브 화소(PXL1)는 제1_2 서브 화소(PXL1b)이며, 제1 방향(DR1) 일측 및 제2 방향(DR2) 일측에 배치되는 제1 서브 화소(PXL1)는 제1_3 서브 화소(PXL1c)이고, 제1 방향(DR1) 일측 및 제2 방향(DR2) 타측에 배치되는 제1 서브 화소(PXL1)는 제1_4 서브 화소(PXL1d)일 수 있다. 이에 따라, 제1 박막 트랜지스터(TR1)는 제1_1 박막 트랜지스터(TR1a), 제1_2 박막 트랜지스터(TR1b), 제1_3 박막 트랜지스터(TR1c), 및 제1_4 박막 트랜지스터(TR1d)로 구분되고, 제1 발광 소자(LEL1)는 제1_1 발광 소자(LEL1a), 제1_2 발광 소자(LEL1b), 제1_3 발광 소자(LEL1c), 및 제1_4 발광 소자(LEL1d)로 구분될 수 있다.
제1_1 서브 화소(PXL1a)는 제1_1 박막 트랜지스터(TR1a) 및 제1_1 발광 소자(LEL1a)를 포함하고, 제1_2 서브 화소(PXL1b)는 제1_2 박막 트랜지스터(TR1b) 및 제1_2 발광 소자(LEL1b)를 포함하며, 제1_3 서브 화소(PXL1c)는 제1_3 박막 트랜지스터(TR1c) 및 제1_3 발광 소자(LEL1c)를 포함하고, 제1_4 서브 화소(PXL1d)는 제1_4 박막 트랜지스터(TR1d) 및 제1_4 발광 소자(LEL1d)를 포함한다. 제1_1 발광 소자(LEL1a)는 제1_1 박막 트랜지스터(TR1a) 상에 배치되어 제1_1 박막 트랜지스터(TR1a)와 전기적으로 연결되고, 제1_2 발광 소자(LEL1b)는 제1_2 박막 트랜지스터(TR1b) 상에 배치되어 제1_2 박막 트랜지스터(TR1b)와 전기적으로 연결되며, 제1_3 발광 소자(LEL1c)는 제1_3 박막 트랜지스터(TR1c) 상에 배치되어 제1_3 박막 트랜지스터(TR1c)와 전기적으로 연결되고, 제1_4 발광 소자(LEL1d)는 제1_4 박막 트랜지스터(TR1d) 상에 배치되어 제1_4 박막 트랜지스터(TR1d)와 전기적으로 연결될 수 있다. 다시 말해 제1_1 발광 소자(LEL1a)는 제1_1 박막 트랜지스터(TR1a)와 제3 방향(DR3)으로 중첩하고, 1_2 발광 소자는 제1_2 박막 트랜지스터(TR1b)와 제3 방향(DR3)으로 중첩하며, 1_3 발광 소자는 제1_3 박막 트랜지스터(TR1c)와 제3 방향(DR3)으로 중첩하고, 1_4 발광 소자는 제1_4 박막 트랜지스터(TR1d)와 제3 방향(DR3)으로 중첩할 수 있다.
몇몇 실시예에서, 제1_1 서브 화소(PXL1a), 제1_2 서브 화소(PXL1b), 제1_3 서브 화소(PXL1c), 및 제1_4 서브 화소(PXL1d)는 각각 서로 다른 색의 빛을 표시할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1_1 서브 화소(PXL1a)는 청색광을 표시하고, 제1_2 서브 화소(PXL1b)는 적색광을 표시하며, 제1_3 서브 화소(PXL1c) 및 제1_4 서브 화소(PXL1d)는 녹색광을 표시할 수 있다. 몇몇 실시예에서 제1 발광 소자(LEL1)의 평면상 형상은 마름모 모양일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 발광 소자(LEL1)의 평면상 형상은 원형 또는 직사각형일 수 있다. 몇몇 실시예에서 제1_1 발광 소자(LEL1a) 및 제1_2 발광 소자(LEL1b)의 크기는 제1_3 발광 소자(LEL1c), 및 제1_4 발광 소자(LEL1d)의 크기보다 클 수 있으나, 이에 제한되는 것은 아니다.
메인 표시 영역(MDA)에서는 제1 서브 화소(PXL1) 각각의 사이에 별도의 투광 영역 없이 제1 서브 화소(PXL1)만 배치될 수 있다. 다시 말해, 메인 표시 영역(MDA)에서는 제1_1 서브 화소(PXL1a), 제1_2 서브 화소(PXL1b), 제1_3 서브 화소(PXL1c), 제1_4 서브 화소(PXL1d)의 배치가 별도의 이격 공간 없이 반복될 수 있다.
도 11을 참조하면, 메인 표시 영역(MDA)에 배치되는 후술할 제1 캐소드 전극(CAT1)은 메인 표시 영역(MDA)을 전체적으로 덮을 수 있다. 도면에 도시되지는 않았지만, 제1 캐소드 전극(CAT1)의 평면상 형상은 표시 패널(300)의 메인 표시 영역(MDA)의 평면상 형상과 실질적으로 동일할 수 있다. 제1 캐소드 전극(CAT1)은 제1 서브 표시 영역(SDAa)와 비중첩할 수 있다.
도 12 및 도 13을 참조하면, 일 실시예에 따른 표시 패널(300)은 메인 표시 영역(MDA)에서, 기판(SUB), 하부 금속층(BML), 버퍼층(430), 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1), 제1 비아 절연층(230), 제2 금속 도전층(SD2), 제2 비아 절연층(240), 제3 비아 절연층(250), 화소 정의막(260), 제1 발광 소자(LEL1), 및 박막 봉지층(TFE)이 제3 방향(DR3)을 따라 순차적으로 적층된 구조일 수 있다. 설명의 편의를 위해 도 12 및 도 13에서는 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1)와 제5 트랜지스터(STa5)만을 도시하였다.
한편, 표시 패널(300)의 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb)은 후술하는 표시 패널(300)의 각 구성에도 동일하게 적용될 수 있다. 예를 들어, 표시 패널(300)의 메인 표시 영역(MDA)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 메인 표시 영역(MDA)이 되고, 표시 패널(300)의 제1 서브 표시 영역(SDAa)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 제1 서브 표시 영역(SDAa)이 되며, 표시 패널(300)의 제2 서브 표시 영역(SDAb)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 제2 서브 표시 영역(SDAb)이 될 수 있다.
기판(SUB)은 표시 패널(300)의 기저를 이루는 역할을 할 수 있다. 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)인 경우, 기판(SUB)은 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 기판(SUB)이 강성을 가지는 리지드 기판(SUB)인 경우, 기판(SUB)은 유리를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)으로서, 폴리이미드를 포함하는 경우를 중심으로 설명한다.
기판(SUB)은, 제1 기판층(210), 제1 기판층(210) 상의 제1 베리어층(410), 제1 베리어층(410) 상의 제2 기판층(220), 제2 기판층(220) 상의 제2 베리어층(420)을 포함할 수 있다.
몇몇 실시예에서 제1 기판층(210) 및 제2 기판층(220)은 유기물로서 폴리이미드계 수지를 포함하고, 제1 베리어층(410) 및 제2 베리어층(420)은 무기 절연 물질(SiOxNy)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
하부 금속층(BML)은 후술하는 제1 게이트 도전층(GAT1)과 함께 반도체층(ACT)의 각각의 반도체 활성 영역의 채널 영역을 조절하거나, 각각의 반도체 활성 영역에 광이 투과하는 것을 방지하고, 정전기 방전에 의한 소자의 손상을 방지하는 역할을 할 수 있다. 하부 금속층(BML)은 기판(SUB)의 제2 베리어층(420) 상에 배치될 수 있다. 하부 금속층(BML)은 후술하는 제1 게이트 전극(G1)과 중첩하는 제1 하부 금속층(BML1) 및 제5 게이트 전극(G5)과 중첩하는 제5 하부 금속층(BML5)을 포함할 수 있다.
하부 금속층(BML)은 금속을 포함할 수 있다. 예를 들어, 몇몇 실시예에서 하부 금속층(BML)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 몇몇 실시예에서 하부 금속층(BML)은 카본 블랙 등과 같은 차광 안료를 포함할 수 있은, 이에 제한되는 것은 아니다. 한편, 하부 금속층(BML)은 실시예에 따라 생략될 수도 있다.
버퍼층(430)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 반도체층(ACT)으로 확산되는 현상을 방지하는 역할을 할 수 있다. 버퍼층(430)은 기판(SUB) 상에 전체적으로 배치될 수 있다. 버퍼층(430)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
반도체층(ACT)은 메인 표시 영역(MDA)에서, 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1), 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터(STa5), 제6 트랜지스터, 및 제7 트랜지스터의 반도체 활성 영역을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1)는 제1 반도체 활성 영역(ACT1)을 포함하고, 제5 트랜지스터(STa5)는 제5 반도체 활성 영역(ACT5)을 포함할 수 있다.
제1 반도체 활성 영역은(ACT1)은 후술할 제1 게이트 전극(G1)과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하며, 제5 반도체 활성 영역(ACT5)은 후술할 제5 게이트 전극(G5)과 중첩하는 제5 채널 영역, 상기 제5 채널 영역의 일측에 위치한 제5 드레인 영역 및 상기 제5 채널 영역의 타측에 위치한 제5 소스 영역을 포함할 수 있다.
반도체층(ACT)은 버퍼층(430)의 일면 바로 위에 위치할 수 있다. 즉, 반도체층(ACT)은 버퍼층(430)의 일면과 직접 접촉할 수 있다. 반도체층(ACT)은 버퍼층(430) 상에 선택적으로 패터닝 되어 배치될 수 있다. 몇몇 실시예에서, 반도체층(ACT)은 다결정 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체층(ACT)은 비정질 실리콘 또는 산화물 반도체 등을 포함할 수 있다.
제1 게이트 절연층(GI1)은 반도체층(ACT)과 후술할 제1 도전층을 절연시키는 역할을 할 수 있다. 제1 게이트 절연층(GI1)은 반도체층(ACT)이 배치된 버퍼층(430) 상에 배치되어 반도체층(ACT)을 덮을 수 있다. 제1 게이트 절연층(GI1)은 반도체층(ACT)의 프로파일을 따라 배치될 수 있다. 몇몇 실시예에서 제1 게이트 절연층(GI1)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제1 도전층은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 도전층은 제1 게이트 절연층(GI1)의 일면 바로 위에 위치할 수 있다. 즉, 제1 도전층은 제1 게이트 절연층(GI1)의 일면과 직접 접촉할 수 있다.
제1 게이트 도전층(GAT1)은 메인 표시 영역(MDA)에 배치되는 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1), 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터(STa5), 제6 트랜지스터, 제7 박막 트랜지스터의 게이트 전극을 포함할 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 도 12에 도시된 바와 같이 제1 트랜지스터(STa1)의 제1 게이트 전극(G1), 제5 트랜지스터(STa5)의 제5 게이트 전극(G5)을 포함할 수 있다. 상술한 바와 같이 제1 게이트 전극(G1) 및 제5 게이트 전극(G5)은 각각 제1 반도체 활성 영역(ACT1)의 제1 채널 영역, 제5 반도체 활성 영역(ACT5)의 제5 채널 영역과 제3 방향(DR3)으로 중첩할 수 있다.
제1 게이트 도전층(GAT1)은 금속을 포함할 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)과 후술할 제2 게이트 도전층(GAT2)을 절연시키는 역할을 할 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)이 배치된 제1 게이트 절연층(GI1) 상에 배치되어 제1 게이트 도전층(GAT1)을 덮을 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 몇몇 실시예에서 제2 게이트 절연층(GI2)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2)의 일면 바로 위에 위치할 수 있다. 즉, 제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2)의 일면과 직접 접촉할 수 있다.
제2 게이트 도전층(GAT2)은 표시 영역(DA)(DA)에 배치되는 제1 커패시터 전극을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제2 게이트 도전층(GAT2)은 제1 박막 트랜지스터(TR1)의 제1 커패시터 전극(CAP1)을 포함할 수 있다. 제1 커패시터 전극(CAP1)에는 제1 구동 전압 배선(VDDL, 도 9 참조)에 인가되는 것과 같은 전압이 인가될 수 있다. 제1 커패시터 전극(CAP1)은 제1 게이트 전극(G1)과 제2 게이트 절연층(GI2)과 함께 커패시터(Cap, 도 9참조)를 형성할 수 있다. 제1 커패시터 전극(CAP1)은 제1 게이트 전극(G1)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 게이트 도전층(GAT2)은 금속을 포함할 수 있다. 예를 들어, 제2 게이트 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
층간 절연층(ILD)은 제2 게이트 도전층(GAT2)과 후술할 제1 금속 도전층(SD1)을 절연시키는 역할을 할 수 있다. 층간 절연층(ILD)은 제2 게이트 도전층(GAT2)이 형성된 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 층간 절연층(ILD)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제1 금속 도전층(SD1)은 층간 절연층(ILD) 상에 배치될 수 있다. 제1 금속 도전층(SD1)은 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1), 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터(STa5), 제6 트랜지스터, 제7 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 예를 들어 제1 금속 도전층(SD1)은 도 12에 도시된 바와 같이 제5 트랜지스터의 제5 소스 전극(S5) 및 제5 드레인 전극(D5)을 포함할 수 있다.
제1 금속 도전층(SD1)이 배치되어 층간 절연층(ILD) 상에 소스 전극 및 드레인 전극이 형성되면, 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1), 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터(STa5), 제6 트랜지스터, 제7 트랜지스터가 정의될 수 있다. 제5 소스 전극(S5) 및 제5 드레인 전극(D5)은 제1 층간 절연층(ILD), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)을 관통하여 형성되는 컨택홀을 통해 각각 제5 반도체 패턴의 제5 소스/드레인 영역과 전기적으로 연결될 수 있다.
제1 금속 도전층(SD1)은 금속을 포함할 수 있다. 예를 들어, 제1 금속 도전층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제1 금속 도전층(SD1)은 다층 구조를 가질 수 있는데, 예컨대 제1 금속 도전층(SD1)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제1 비아 절연층(230)은 제1 금속 도전층(SD1)과 후술할 제2 금속 도전층(SD2)을 부분적으로 절연시키고, 제1 박막 트랜지스터(TR1)의 소자에 의해 발생한 단차를 평탄화 시키는 역할을 할 수 있다. 제1 비아 절연층(230)은 제1 금속 도전층(SD1)이 형성된 층간 절연층(ILD) 상에 배치될 수 있다. 제1 비아 절연층(230)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다.
제2 금속 도전층(SD2)은 제1 비아 절연층(230) 상에 배치될 수 있다. 제2 금속 도전층(SD2)은 제1 박막 트랜지스터(TR1)의 제1 트랜지스터(STa1), 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터(STa5), 제6 트랜지스터, 및 제7 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극과 초기화 전압 배선 등을 포함할 수 있다. 예를 들어 제2 금속 도전층(SD2)은 도 12에 도시된 바와 같이, 제5 드레인 전극(D5)과 전기적으로 연결되는 제5 연결 전극(CNE5)을 포함할 수 있다. 제5 연결 전극(CNE5)은 제1 비아 절연층(230)을 관통하여 형성되는 컨택홀을 통해 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
제2 금속 도전층(SD2)은 금속을 포함할 수 있다. 예를 들어, 제2 금속 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제2 금속 도전층(SD2)은 다층 구조를 가질 수 있는데, 예컨대 제2 금속 도전층(SD2)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제2 비아 절연층(240)은 메인 표시 영역(MDA)에서 제2 금속 도전층(SD2)이 형성된 제1 비아 절연층(230) 상에 배치될 수 있다. 제2 비아 절연층(240)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다. 제2 비아 절연층(240)의 제3 방향(DR3) 일측 면은 후술하는 제3 비아 절연층(250)이 배치되는 상면이고, 제3 방향(DR3) 타측 면은 제1 비아 절연층(230)이 배치되는 저면일 수 있다.
제3 비아 절연층(250)은 메인 표시 영역(MDA)에서 제2 비아 절연층(240) 상에 배치될 수 있다. 제3 비아 절연층(250)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다. 제3 비아 절연층(250)의 제3 방향(DR3) 일측 면은 제1 발광 소자(LEL1)의 애노드 전극(ANO)이 배치되는 상면이고, 제3 방향(DR3) 타측 면은 제2 비아 절연층(240)이 배치되는 저면일 수 있다.
제1 발광 소자(LEL1)는 애노드 전극(ANO), 제1 발광층(EML1) 및 제1 캐소드 전극(CAT1)을 포함하고, 제3 비아 절연층(250) 상에 배치될 수 있다.
제1 발광 소자(LEL1)의 애노드 전극(ANO)은 도 12에 도시된 바와 같이 제2 비아 절연층(240) 및 제3 비아 절연층(250)을 관통하여 형성된 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결되어 제5 트랜지스터(STa5)의 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)이 배치된 제3 비아 절연층(250) 상에 화소 정의막(260)이 배치될 수 있다. 화소 정의막(260)은 아크릴계 수지, 폴리이미드계 수지 등의 유기 물질을 사용하여 형성될 수 있다. 화소 정의막(260)은 애노드 전극(ANO)을 부분적으로 노출시키는 개구를 형성할 수 있다.
제1 발광층(EML1)은 애노드 전극(ANO) 및 화소 정의막(260) 상에 배치될 수 있다. 제1 발광층(EML1)이 유기물을 포함하는 유기 발광층인 경우, 제1 발광 소자(LEL1)는 유기 발광 다이오드이고, 제1 발광층(EML1)이 양자점 발광층을 포함하는 경우, 제1 발광 소자(LEL1)는 양자점 발광 소자이며, 제1 발광층(EML1)이 무기 반도체를 포함하는 경우, 제1 발광 소자(LEL1)는 무기 발광 소자일 수 있다. 또는, 제1 발광 소자(LEL1)는 초소형 발광 다이오드일 수 있다.
제1 캐소드 전극(CAT1)은 제1 발광층(EML1) 상에 배치될 수 있다. 제1 캐소드 전극(CAT1)은 제1 발광층(EML1)이 형성된 화소 정의막(260) 전체를 덮을 수 있다. 다시 말해, 제1 캐소드 전극(CAT1)은 제1 발광층(EML1)이 형성된 화소 정의막(260)의 프로파일을 따라 실질적으로 동일한 두께로 형성될 수 있다. 제1 캐소드 전극(CAT1)은 메인 표시 영역(MDA)의 평면상 형상과 실질적으로 동일한 형상을 가질 수 있다.
박막 봉지층(TFE)은 외부의 습기 및 산소가 제1 발광 소자(LEL1)로 침투하는 것을 막는 역할을 할 수 있다. 박막 봉지층(TFE)은 제1 발광 소자(LEL1)의 제1 캐소드 전극(CAT1) 상에 배치될 수 있다.
박막 봉지층(TFE)은 적어도 하나의 유기층과 적어도 하나의 무기층을 구비할 수 있다. 적어도 하나의 유기층과 적어도 하나의 무기층은 서로 교차하여 적층될 수 있다. 예를 들면 도 12에 도시된 바와 같이, 박막 봉지층(TFE)은 제1 봉지 무기층(440), 제1 봉지 무기층(440) 상에 배치된 봉지 유기층(270), 봉지 유기층(270) 상에 배치된 제2 봉지 무기층(450)을 포함할 수 있다.
제1 봉지 무기층(440) 및 제2 봉지 무기층(450)은 무기 절연 물질(SiOxNy)을 포함하고, 봉지 유기층(270)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
표시 패널(300)과 커버 윈도우(100) 사이에는 터치 센서층(TSL)이 더 배치될 수 있다. 터치 센서층(TSL)은 표시 장치(1)에 가해지는 터치 입력을 감지하는 역할을 할 수 있다. 터치 센서층(TSL)은 박막 봉지층(TFE) 상에 배치될 수 있다. 터치 센서층(TSL)은 도 13에 도시된 바와 같이 제1 터치 절연층(YILD1), 제1 터치 도전층(YMTL1), 제2 터치 절연층(YILD2), 제2 터치 도전층(YMTL2), 및 터치 보호층(YPVX)을 포함할 수 있다.
제1 터치 절연층(YILD1)은 박막 봉지층(TFE)의 제2 봉지 무기층(450) 상에 배치될 수 있다. 제1 터치 절연층(YILD1)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제1 터치 도전층(YMTL1)은 제1 터치 절연층(YILD1) 상에 배치될 수 있다. 제1 터치 도전층(YMTL1)은 도전성 물질을 포함할 수 있다.
제2 터치 절연층(YILD2)은 제1 터치 도전층(YMTL1) 상에 배치될 수 있다. 제2 터치 절연층(YILD2)은 제1 터치 도전층(YMTL1)과 제2 터치 도전층(YMTL2)을 절연시키는 역할을 할 수 있다. 제2 터치 절연층(YILD2)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제2 터치 도전층(YMTL2)은 제2 터치 절연층(YILD2) 상에 배치될 수 있다. 제2 터치 도전층(YMTL2)은 도전성 물질을 포함할 수 있다. 제2 터치 도전층(YMTL2)의 평면상 형상은 도시되지는 않았지만, 메쉬 타입 형상을 가질 수 있다. 제1 터치 도전층(YMTL1) 및 제2 터치 도전층(YMTL2)은 화소 정의막(260)과 중첩되어 배치되고, 화소 정의막(260)에 의해 노출되는 제1 발광층(EML1)과 비중첩할 수 있다.
터치 보호층(YPVX)은 제2 터치 도전층(YMTL2) 상에 배치될 수 있다. 터치 보호층(YPVX)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
터치 센서층(TSL)과 커버 윈도우(100) 사이에는 오버 코트층(OCL)이 더 배치될 수 있다. 오버 코트층(OCL)은 표시 장치(1)의 외광 반사를 줄이고, 반사 색감을 좋게 하는 역할을 할 수 있다. 오버 코트층(OCL)은 차광 패턴(BLF), 컬러 필터층(CF), 및 오버 코트 물질층(OC)을 포함할 수 있다.
차광 패턴(BLF)은 표시 장치(1)의 외광 반사를 줄이는 역할을 할 수 있다. 차광 패턴(BLF)은 터치 보호층(YPVX) 상에 배치되어 화소 정의막(260)과 중첩하고, 화소 정의막(260)에 의해 노출되는 제1 발광 소자(LEL1)의 제1 발광층(EML1)과 비중첩할 수 있다. 다시 말해, 차광 패턴(BLF)은 제1 발광 소자(LEL1)의 제1 발광층(EML1)과 중첩하는 개구부(OA)를 형성할 수 있다. 차광 패턴(BLF)은 블랙 안료를 포함할 수 있다.
컬러 필터층(CF)은 제1 발광 소자(LEL1)의 제1 발광층(EML1)에서 발광되는 색이 아닌 다른 색의 빛이 방출되는 것을 차단하는 역할을 할 수 있다. 컬러 필터층(CF)은 차광 패턴(BLF)이 형성하는 개구부(OA)에 배치되어 제1 발광 소자(LEL1)의 제1 발광층(EML1)과 중첩 배치될 수 있다. 컬러 필터층(CF)는 청색광 만을 방출시키는 제1 컬러 필터층(CF_1, 도 15 참조), 적색광 만을 방출시키는 제2 컬러 필터층(CF_2, 도 16 참조) 및 녹색광 만을 방출시키는 제3 컬러 필터층을 포함할 수 있다.
오버 코트 물질층(OC)은 차광 패턴(BLF)과 컬러 필터층(CF)을 덮어 보호하는 역할을 할 수 있다. 실시예에 따라 오버 코트 물질층(OC)은 표면을 평탄화하는 역할을 할 수 있다. 오버 코트층(OCL)은 차광 패턴(BLF) 및 컬러 필터층(CF) 상에 배치될 수 있다. 오버 코트층(OCL)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 포함할 수 있다.
한편, 상술한 각 층들 중 적어도 어느 하나는 광학 특성 조절 유기물층(200)일 수 있다. 광학 특성 조절 유기물층(200)은 상술한 헤이즈 특성 또는 웨이브 프론트 특성이 조절될 필요가 있는 층으로서, 유기물로 이루어진 층일 수 있다.
메인 표시 영역(MDA)에서 광학 특성 조절 유기물층(200)은 기판(SUB)의 제1 기판층(210), 제2 기판층(220), 제1 비아 절연층(230), 제2 비아 절연층(240), 제3 비아 절연층(250), 박막 봉지층(TFE)의 봉지 유기층(270)을 포함하고, 실시예에 따라 터치 센서층(TSL) 및 오버 코트층(OCL)을 더 포함하는 경우, 터치 센서층(TSL)의 터치 보호층(YPVX) 및 오버 코트층(OCL)의 오버 코트 물질층(OC)을 더 포함할 수 있다.
메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt) 및 웨이브 프론트 특성(WF_nt)은 광학 특성 조절 유기물층(200), 즉 기판(SUB)의 제1 기판층(210), 제2 기판층(220), 제1 비아 절연층(230), 제2 비아 절연층(240), 제3 비아 절연층(250), 박막 봉지층(TFE)의 봉지 유기층(270) (실시예에 따라 터치 보호층(YPVX), 오버 코트 물질층(OC)이 더 포함될 수 있음) 각각의 헤이즈 특성 및 웨이브 프론트 특성(도 18 내지 도 21 참조)이 반영된 것일 수 있다.
광학 특성 조절 유기물층(200)은 UV 경화 수지로서 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 중 어느 하나를 포함할 수 있다. 광학 특성 조절 유기물층(200)은 그 형성 공정의 조건을 조절하여 헤이즈 특성 및 웨이브 프론트 특성을 조절할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
이하에서는 서브 표시 영역(SDA)에서의 표시 패널(300)의 구조를 자세히 설명하도록 한다.
도 14는 서브 표시 영역에 배치되는 제1 서브 화소 및 제2 서브 화소의 배치 구조를 간략히 도시한 평면도이다. 도 15는 도 14의 X2-X2` 선을 따라 자른 단면을 도시한 단면도이다. 도 16은 도 14의 X3-X3` 선을 따라 자른 단면을 도시한 단면도이다. 도 17은 제1 서브 표시 영역에 배치되는 제2 서브 화소 상의 제2 캐소드 전극의 배치를 간략히 도시한 평면도이다. 도 18은 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 헤이즈 특성을 설명하기 위한 단면도이다. 도 19는 도 18의 B 영역을 확대한 확대도이다. 도 20은 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 웨이브 프론트 특성을 설명하기 위한 단면도이다. 도 21은 도 20의 C 영역을 확대한 확대도이다.
도 14 및 도 17을 참조하면, 서브 표시 영역(SDA)에는 제2 서브 화소(PXL2)가 배치될 수 있다. 구체적으로, 제2 서브 화소(PXL2)는 제2 발광 소자(LEL2) 및 제2 박막 트랜지스터(TR2)를 포함하고, 제2 발광 소자(LEL2)는 제1 서브 표시 영역(SDAa)에만 배치되며, 제2 박막 트랜지스터(TR2)는 제2 서브 표시 영역(SDAb)에만 배치되고, 제2 박막 트랜지스터(TR2) 및 제2 발광 소자(LEL2)는 투명 산화물 전도성층에 의해 전기적으로 연결될 수 있다. 다시 말해 제2 서브 화소(PXL2)의 제2 발광 소자(LEL2)는 제1 서브 표시 영역(SDAa)과 중첩하고, 제2 서브 표시 영역(SDAb) 및 메인 표시 영역(MDA)과 비중첩하며, 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)는 제2 서브 표시 영역(SDAb)과 중첩하고, 제1 서브 표시 영역(SDAa) 및 메인 표시 영역(MDA)과 비중첩할 수 있다. 다시 말해 제2 박막 트랜지스터(TR2)와 제2 서브 표시 영역(SDAb)은 제3 방향(DR3)으로 비중첩할 수 있다.
제2 서브 화소(PXL2)는 위치에 따라 제2_1 서브 화소(PXL2a), 제2_2 서브 화소(PXL2b), 제2_3 서브 화소(PXL2c), 및 제2_4 서브 화소(PXL2d)로 구분될 수 있다. 제2_1 서브 화소(PXL2a), 제2_2 서브 화소(PXL2b), 제2_3 서브 화소(PXL2c), 및 제2_4 서브 화소(PXL2d)가 모여 백색 광을 표시할 수 있는 일 화소를 이룰 수 있다. 상기 일 화소의 제1 방향(DR1) 타측 및 제2 방향(DR2) 타측에 배치되는 제2 서브 화소(PXL2)는 제2_1 서브 화소(PXL2a)이고, 제1 방향(DR1) 타측 및 제2 방향(DR2) 일측에 배치되는 제2 서브 화소(PXL2)는 제2_2 서브 화소(PXL2b)이며, 제1 방향(DR1) 일측 및 제2 방향(DR2) 일측에 배치되는 제2 서브 화소(PXL2)는 제2_3 서브 화소(PXL2c)이고, 제1 방향(DR1) 일측 및 제2 방향(DR2) 타측에 배치되는 제2 서브 화소(PXL2)는 제2_4 서브 화소(PXL2d)일 수 있다. 이에 따라, 제2 박막 트랜지스터(TR2)는 제2_1 박막 트랜지스터(TR2a), 제2_2 박막 트랜지스터(TR2b), 제2_3 박막 트랜지스터(TR2c), 및 제2_4 박막 트랜지스터(TR2d)로 구분되고, 제2 발광 소자(LEL2)는 제2_1 발광 소자(LEL2a), 제2_2 발광 소자(LEL2b), 제2_3 발광 소자(LEL2c), 및 제2_4 발광 소자(LEL2d)로 구분될 수 있다.
제2_1 서브 화소(PXL2a)는 제2_1 박막 트랜지스터(TR2a) 및 제2_1 발광 소자(LEL2a)를 포함하고, 제2_2 서브 화소(PXL2b)는 제2_2 박막 트랜지스터(TR2b) 및 제2_2 발광 소자(LEL2b)를 포함하며, 제2_3 서브 화소(PXL2c)는 제2_3 박막 트랜지스터(TR2c) 및 제2_3 발광 소자(LEL2c)를 포함하고, 제2_4 서브 화소(PXL2d)는 제2_4 박막 트랜지스터(TR2d) 및 제2_4 발광 소자(LEL2d)를 포함한다.
제2_1 발광 소자(LEL2a)는 제2_1 박막 트랜지스터(TR2a)와 제2 투명 전도성층(TCO2)에 의해 전기적으로 연결되고, 제2_2 발광 소자(LEL2b)는 제2_2 박막 트랜지스터(TR2b)와 제1 투명 전도성층(TCO1)에 의해 전기적으로 연결되고, 제2_3 발광 소자(LEL2c)는 제2_3 박막 트랜지스터(TR2c)와 제1 투명 전도성층(TCO1)에 의해 전기적으로 연결되고, 제2_4 발광 소자(LEL2d)는 제2_4 박막 트랜지스터(TR2d)와 제1 투명 전도성층(TCO1)에 의해 전기적으로 연결될 수 있다.
몇몇 실시예에서, 제2_1 서브 화소(PXL2a), 제2_2 서브 화소(PXL2b), 제2_3 서브 화소(PXL2c), 및 제2_4 서브 화소(PXL2d)는 각각 서로 다른 색의 빛을 표시할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2_1 서브 화소(PXL2a)는 청색광을 표시하고, 제2_2 서브 화소(PXL2b)는 적색광을 표시하며, 제2_3 서브 화소(PXL2c) 및 제2_4 서브 화소(PXL2d)는 녹색광을 표시할 수 있다. 몇몇 실시예에서 제2 발광 소자(LEL2)의 평면상 형상은 마름모 모양일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 제2 발광 소자(LEL2)의 평면상 형상은 원형 또는 직사각형일 수 있다. 몇몇 실시예에서 제2_1 발광 소자(LEL2a) 및 제2_2 발광 소자(LEL2b)의 크기는 제2_3 발광 소자(LEL2c), 및 제2_4 발광 소자(LEL2d)의 크기보다 클 수 있으나, 이에 제한되는 것은 아니다.
제1 서브 표시 영역(SDAa)은 제2 서브 화소(PXL2)의 제2 발광 소자(LEL2) 및 제2 발광 소자(LEL2) 각각의 이격 공간에 배치되는 광 투과부(TPA)를 포함할 수 있다. 제2 캐소드(CAT2)는 평면상 메쉬 형태를 가질 수 있다. 구체적으로, 제1 서브 표시 영역(SDAa)에는 광 투과부(TPA)를 제3 방향(DR3)으로 노출하는 개구가 형성된 제2 캐소드(CAT2)가 배치될 수 있다. 이에 따라 광 투과부(TPA)에 투과되는 빛의 광 투과도를 최대화할 수 있다.
제1 서브 표시 영역(SDAa)에서는 제2 서브 화소(PXL2) 각각이 이격되어 광 투과부(TPA)를 형성하므로, 메인 표시 영역(MDA)과 비교하여 화소 밀도가 낮을 수 있다.
제2 서브 표시 영역(SDAb)은 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2) 및 제1 서브 화소(PXL1)가 배치될 수 있다. 제1 서브 화소(PXL1)는 제2 서브 표시 영역(SDAb)에도 일부 배치되어 제1 박막 트랜지스터(TR1) 및 제1 박막 트랜지스터(TR1) 상에 배치되어 전기적으로 연결되는 제1 발광 소자(LEL1)를 포함하고, 제1 발광 소자(LEL1)와 제1 박막 트랜지스터(TR1)는 제3 방향(DR3)으로 중첩할 수 있다.
제2 서브 표시 영역(SDAb)에서의 제1 서브 화소(PXL1)의 배치 구조는 메인 표시 영역(MDA)에서의 제1 서브 화소(PXL1)의 배치구조와 비교하여 제1 서브 화소(PXL1)간에 이격 공간이 있을 수 있고, 제1 서브 화소(PXL1)간에 형성된 이격 공간에는 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치될 수 있다. 다시 말해, 제1 서브 화소(PXL1) 사이에는 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치될 수 있다. 이 경우, 제2 서브 표시 영역(SDAb)에서는 제1 서브 화소(PXL1)의 제1 발광 소자(LEL1)가 배치되되, 그 밀도는 메인 표시 영역(MDA)에서의 제1 발광 소자(LEL1)의 밀도보다 작을 수 있다. 이에 따라 제2 서브 표시 영역(SDAb)에서의 화소 밀도는 메인 표시 영역(MDA)에서의 화소 밀도보다 낮을 수 있다.
도 15 및 도 16을 참조하면, 제2 서브 화소(PXL2)는 제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)와 제2 서브 표시 영역(SDAb)에 배치되는 제2 박막 트랜지스터(TR2)를 포함하고, 제2 발광 소자(LEL2)와 제2 박막 트랜지스터(TR2)는 제3 방향(DR3)으로 비중첩할 수 있다. 제2 박막 트랜지스터(TR2)와 제2 발광 소자(LEL2)는 제1 투명 전도성층(TCO1) 또는 제2 투명 전도성층(TCO2) 중 어느 하나에 의해 전기적으로 연결될 수 있다. 제2 서브 표시 영역(SDAb) 중 제1 서브 화소(PXL1)가 포함되는 영역은 상술한 메인 표시 영역(MDA)에서의 표시 패널(300) 구조와 동일하므로 이에 대한 설명은 생략하도록 한다.
도 15를 참조하면, 제2 박막 트랜지스터(TR2)와 제2 발광 소자(LEL2)는 제2 투명 전도성층(TCO2)에 의해 전기적으로 연결될 수 있다. 구체적으로, 제2 서브 표시 영역(SDAb) 중 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치되는 영역은 기판(SUB), 하부 금속층(BML), 버퍼층(430), 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1), 제1 비아 절연층(230), 제2 금속 도전층(SD2), 제2 비아 절연층(240), 제2 투명 전도성층(TCO2), 제3 비아 절연층(250), 화소 정의막(260), 및 박막 봉지층(TFE)이 제3 방향(DR3)을 따라 순차적으로 적층된 구조이고 이외의 구성은 메인 표시 영역(MDA)에서의 구조와 실질적으로 동일할 수 있다. 이 경우, 제1 서브 영역에 배치된 제2 발광 소자(LEL2)는 제2_1 발광 소자(LEL2a)일 수 있다. 제2_1 발광 소자(LEL2a)가 청색광을 발광하는 경우, 오버 코트층(OCL)의 컬러 필터층(CF)은 청색광 만을 방출시키는 제1 컬러필터(CF_1)일 수 있다. 설명의 편의를 위해 도 15에는 제2 박막 트랜지스터(TR2)의 제1 트랜지스터(STb1)와 제5 트랜지스터(STb5)만을 도시하였다.
제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)의 구조는 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 다시 말해 기판(SUB), 하부 금속층(BML), 버퍼층(430), 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1), 제1 비아 절연층(230), 제2 금속 도전층(SD2), 제2 비아 절연층(240)까지의 구조는 메인 표시 영역(MDA)에서의 구조와 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
제2 서브 표시 영역(SDAb) 중 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치되는 영역에서는 제2 비아 절연층(240) 상에 형성되는 제2 투명 전도성층(TCO2)을 더 포함할 수 있다.
제2 투명 전도성층(TCO2)은 제2 박막 트랜지스터(TR2)와 제2 발광 소자(LEL2)를 전기적으로 연결하는 역할을 할 수 있다. 제2 투명 전도성층(TCO2)은 제2 비아 절연층(240)을 관통하는 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결될 수 있다. 제2 투명 전도성층(TCO2)은 전기적으로 전도성을 가지고, 가시광선 영역에서 투명한 물질을 포함할 수 있다. 예를 들어, 제2 투명 전도성층(TCO2)은 인듐 주석 산화물(Indium Tin Oxide; ITO)등을 포함할 수 있다.
제2 서브 표시 영역(SDAb) 중 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치되는 영역에서는 제1 발광 소자(LEL1) 및 제2 발광 소자(LEL2)가 배치되지 않음에 따라, 제2 투명 전도성층(TCO2) 상에 제3 비아 절연층(250)이 배치되고, 제3 비아 절연층(250) 상에 화소 정의막(260)이 배치되며, 화소 정의막(260) 상에 박막 봉지층(TFE)이 배치될 수 있다.
도 16을 참조하면, 제2 박막 트랜지스터(TR2)와 제2 발광 소자(LEL2)는 제1 투명 전도성층(TCO1)에 의해 전기적으로 연결될 수 있다. 구체적으로, 제2 서브 표시 영역(SDAb) 중 제2 서브 화소(PXL2)의 제2 박막 트랜지스터(TR2)가 배치되는 영역은 기판(SUB), 하부 금속층(BML), 버퍼층(430), 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1) 및 제1 투명 전도성층(TCO1), 제1 비아 절연층(230), 제2 금속 도전층(SD2), 제2 비아 절연층(240), 제3 비아 절연층(250), 화소 정의막(260), 및 박막 봉지층(TFE)이 제3 방향(DR3)을 따라 순차적으로 적층된 구조이고 이외의 구성은 메인 표시 영역(MDA)에서의 구조와 실질적으로 동일할 수 있다. 이 경우, 제1 서브 영역에 배치된 제2 발광 소자(LEL2)는 제2_2 발광 소자(LEL2b), 제2_3 발광 소자(LEL2c), 제2_4 발광 소자(LEL2d) 중 어느 하나일 수 있다. 예를 들어, 제2_2 발광 소자(LEL2b)가 적색광을 발광하는 경우, 오버 코트층(OCL)의 컬러 필터층(CF)은 적색광 만을 방출시키는 제2 컬러필터(CF_2)일 수 있다. 설명의 편의를 위해 도 16에는 제2 박막 트랜지스터(TR2)의 제1 트랜지스터(STb1)와 제5 트랜지스터(STb5)만을 도시하였다.
제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)의 구조는 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다. 다시 말해 기판(SUB), 하부 금속층(BML), 버퍼층(430), 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1) 까지의 구조는 메인 표시 영역(MDA)에서의 구조와 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
층간 절연층(ILD) 상에는 제1 금속 도전층(SD1) 및 제1 투명 전도성층(TCO1)이 배치될 수 있다. 제1 금속 도전층(SD1)에 관한 설명은 상술하였으므로, 이에 대한 설명은 생략하도록 한다.
제1 투명 전도성층(TCO1)은 제2 박막 트랜지스터(TR2)와 제2 발광 소자(LEL2)를 전기적으로 연결하는 역할을 할 수 있다. 제1 투명 전도성층(TCO1)은 제1 비아 절연층(230)을 관통하는 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결될 수 있다. 이에 따라 제1 투명 전도성층(TCO1)은 제5 연결 전극(CNE5)에 의해 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다. 제1 투명 전도성층(TCO1)은 전기적으로 전도성을 가지고, 가시광선 영역에서 투명한 물질을 포함할 수 있다. 예를 들어, 제2 투명 전도성층(TCO2)은 인듐 주석 산화물(Indium Tin Oxide; ITO)등을 포함할 수 있다.
제2 비아 절연층(240) 상의 구조는 도 15의 구조와 비교하여 제2 투명 전도성층(TCO2)이 생략되었다는 점을 제외하면 실질적으로 동일하므로 이에 대한 설명은 생략하도록 한다.
한편, 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 및 제2 비아 절연층(240)은 제1 서브 표시 영역(SDAa)과 제2 서브 표시 영역(SDAb) 사이의 경계 부근에서 단절되어 제1 서브 표시 영역(SDAa)에 단차를 형성할 수 있다. 다시 말해 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 및 제2 비아 절연층(240)은 제1 서브 표시 영역(SDAa)과 제2 서브 표시 영역(SDAb) 사이의 경계 부근에서 제거되어 제1 서브 표시 영역(SDAa)에 배치되지 않을 수 있다.
제1 서브 표시 영역(SDAa)에 형성된 단차는 박막 봉지층(TFE)의 봉지 유기층(270)에 의해 보상될 수 있다. 다시 말해, 박막 유지층의 제3 방향(DR3)의 폭(이하, '두께'라 지칭함)은 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)보다 제1 서브 표시 영역(SDAa)에서 더 클 수 있다.
이에 따라 제2 투명 전도성층(TCO2)은 도 15에 도시된 바와 같이 제1 서브 표시 영역(SDAa)과 제2 서브 표시 영역(SDAb) 사이의 경계 부근에서 제2 비아 절연층(240)의 측면을 타고, 제1 비아 절연층(230)의 제3 방향(DR3) 일측 면까지 내려와, 제1 서브 표시 영역(SDAa)에서 제1 비아 절연층(230)의 제3 방향(DR3) 일측 면에 배치될 수 있다. 이 경우, 제2 발광 소자(LEL2)의 애노드 전극(ANO)은 제3 비아 절연층(250)을 관통하는 컨택홀을 통해 제2 투명 전도성층(TCO2)과 전기적으로 연결될 수 있다.
또한, 제1 투명 전도성층(TCO1)은 도 16에 도시된 바와 같이 제1 서브 표시 영역(SDAa)과 제2 서브 표시 영역(SDAb) 사이의 경계 부근에서 층간 절연층(ILD), 제2 게이트 절연층(GI2), 및 제1 게이트 절연층(GI1)의 측면을 타고, 버퍼층(430)의 제3 방향(DR3) 일측 면까지 내려와, 제1 서브 표시 영역(SDAa)에서 버퍼층(430)의 제3 방향(DR3) 일측 면에 배치될 수 있다. 이 경우, 제1 서브 표시 영역(SDAa)에서는 제1 비아 절연층(230) 상에 제5 연결 노드(CN5)가 형성될 수 있다. 다시 말해 제2 금속 도전층(SD2)은 제5 연결 전극(CNE5) 및 제5 연결 노드(CN5)를 포함할 수 있다. 제5 연결 노드(CN5)는 제1 비아 절연층(230)을 관통하는 컨택홀을 통해 제1 투명 전도성층(TCO1)과 전기적으로 연결되고, 제2 발광 소자(LEL2)의 애노드 전극(ANO)은 제3 비아 절연층(250)을 관통하는 컨택홀을 통해 제5 연결 노드(CN5)와 전기적으로 연결되어, 제2 발광 소자(LEL2)의 애노드 전극(ANO)은 제1 투명 전도성층(TCO1)과 전기적으로 연결될 수 있다.
도 18 내지 도 22를 참조하면, 제1 서브 표시 영역(SDAa)에서 표시 패널(300)은 반도체층(ACT), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1), 제2 금속 도전층(SD2) 및 제2 비아 절연층(240)이 생략된 구조를 가질 수 있다. 즉, 제1 서브 표시 영역(SDAa)에서 표시 패널(300)은 기판(SUB), 기판(SUB) 상에 배치되는 버퍼층(430), 버퍼층(430) 상에 배치되는 제1 비아 절연층(230), 제1 비아 절연층(230) 상에 배치되는 제2 투명 전도성층(TCO2), 제2 투명 전도성층(TCO2) 상에 배치되는 제3 비아 절연층(250), 제3 비아 절연층(250) 상에 배치되는 화소 정의막(260), 화소 정의막(260) 상에 배치되는 제2 발광 소자(LEL2), 및 제2 발광 소자(LEL2) 상에 배치되는 박막 봉지층(TFE)을 포함할 수 있다. 이하에서는 설명의 편의를 위해 제2 발광 소자(LEL2)와 제2 박막 트랜지스터(TR2)가 제2 투명 전도성층(TCO2)에 의해 전기적으로 연결되는 것을 중심으로 설명하도록 한다.
제3 비아 절연층(250) 상에 형성된 화소 정의막(260)은 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)와 중첩하는 영역에서는 형성되지 않을 수 있다. 다시 말해, 화소 정의막(260)은 광 투과부(TPA)를 사이에 두고 서로 이격될 수 있다.
제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)는 애노드 전극(ANO), 제2 발광 소자(LEL2) 및 제2 캐소드(CAT2) 전극을 포함할 수 있다. 제2 캐소드(CAT2) 전극은 상술한 바와 같이 광 투과부(TPA)를 노출하도록 패터닝 되어 있으므로, 광 투과부(TPA)와 중첩하는 영역에서는 형성되지 않을 수 있다. 다시 말해, 제2 캐소드(CAT2) 전극은 화소 정의막(260)을 부분적으로 덮을 수 있다. 다시 말해, 제2 캐소드(CAT2) 전극은 광 투과부(TPA)를 사이에 두고 서로 이격될 수 있다. 이에 따라, 제2 발광 소자(LEL2)는 광 투과부(TPA)를 사이에 두고 서로 이격될 수 있다.
실시예에 따라 표시 패널(300) 상부에 터치 센서층(TSL) 및 오버 코트층(OCL)이 더 포함되는 경우, 도 19 및 도 21에 도시된 바와 같이 광 투과부(TPA)와 중첩하는 영역에서는 터치 센서층(TSL)의 제1 터치 도전층(YMTL1) 및 제2 터치 도전층(YMTL2)이 배치되지 않고, 오버 코트층(OCL)의 차광 패턴(BLF) 및 컬러 필터가 배치되지 않을 수 있다. 이에 따라, 광 투과부(TPA)에 투과되는 광의 광 투과도를 최대한 확보할 수 있다.
한편, 상술한 각 층들 중 적어도 어느 하나는 광학 특성 조절 유기물층(200)일 수 있다. 광학 특성 조절 유기물층(200)은 상술한 헤이즈 특성 또는 웨이브 프론트 특성이 조절될 필요가 있는 층으로서, 유기물로 이루어진 층일 수 있다.
제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 광학 특성 조절 유기물층(200)은 기판(SUB)의 제1 기판층(210), 제2 기판층(220), 제1 비아 절연층(230), 제3 비아 절연층(250), 박막 봉지층(TFE)의 봉지 유기층(270)을 포함하고, 실시예에 따라 터치 센서층(TSL) 및 오버 코트층(OCL)을 더 포함하는 경우, 터치 센서층(TSL)의 터치 보호층(YPVX) 및 오버 코트층(OCL)의 오버 코트 물질층(OC)을 더 포함할 수 있다.
제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t)은 광학 특성 조절 유기물층(200), 즉 기판(SUB)의 제1 기판층(210), 제2 기판층(220), 제1 비아 절연층(230), 제3 비아 절연층(250), 박막 봉지층(TFE)의 봉지 유기층(270) (실시예에 따라 터치 보호층(YPVX), 오버 코트 물질층(OC)이 더 포함될 수 있음) 각각의 헤이즈 특성 및 웨이브 프론트 특성이 반영된 것일 수 있다.
예를 들어, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t)은 제1 기판층(210)의 헤이즈 특성(HZ1), 제2 기판층(220)의 헤이즈 특성(HZ2), 제1 비아 절연층(230)의 헤이즈 특성(HZ3), 제3 비아 절연층(250)의 헤이즈 특성(HZ4), 봉지 유기층(270)의 헤이즈 특성(HZ5)이 반영된 것으로 정의될 수 있으며, 실시예에 따라 터치 보호층(YPVX)이 더 포함되는 경우, 터치 보호층(YPVX)의 헤이즈 특성(HZ6)이 추가적으로 반영되고, 오버 코트층(OCL)이 더 포함되는 경우, 오버 코트 물질층(OC)의 헤이즈 특성(HZ7)이 추가적으로 반영된 것일 수 있다.
이와 마찬가지로, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 웨이브 프론트 특성(WF_t)은 제1 기판층(210)의 웨이브 프론트 특성(WF1), 제2 기판층(220)의 웨이브 프론트 특성(WF2), 제1 비아 절연층(230)의 웨이브 프론트 특성(WF3), 제3 비아 절연층(250)의 웨이브 프론트 특성(WF4), 봉지 유기층(270)의 웨이브 프론트 특성(WF5)이 반영된 것으로 정의될 수 있으며, 실시예에 따라 터치 보호층(YPVX)이 더 포함되는 경우, 터치 보호층(YPVX)의 웨이브 프론트 특성(WF6)이 추가적으로 반영되고, 오버 코트층(OCL)이 더 포함되는 경우, 오버 코트 물질층(OC)의 웨이브 프론트 특성(WF7)이 추가적으로 반영된 것일 수 있다.
한편, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t)은 메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt) 및 웨이브 프론트 특성(WF_nt)과 비교하여 낮을 수 있다.
구체적으로, 메인 표시 영역(MDA)에서 표시 패널(300)은 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)와 비교하여 광학 특성 조절 유기층으로서 제2 비아 절연층(240)(도 12 참조)을 더 포함하므로, 메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt) 및 웨이브 프론트 특성(WF_nt)은 메인 표시 영역(MDA)에 배치되는 제2 비아 절연층(240)의 헤이즈 특성(HZ_a, 도 12 참조) 및 웨이브 프론트 특성(WF_a, 도 12 참조)을 추가적으로 고려하여야 한다. 따라서, 메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt) 및 웨이브 프론트 특성(WF_nt)은 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t)보다 클 수 있다. 다시 말해, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t)은 메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt)보다 작을 수 있다.
한편, 광학 특성 조절 유기물층(200)은 UV 경화 수지로서 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 중 어느 하나를 포함할 수 있다. 이에 따라, 광학 특성 조절 유기물층(200)은 그 형성 공정의 조건을 조절하여 헤이즈 특성 및 웨이브 프론트 특성을 조절할 수 있다.
구체적으로, 헤이즈 특성은 광학 특성 조절 유기물층(200)을 경화시키기 전에 평탄화 시키는 레벨링(leveling)시간에 따라 크게 좌우될 수 있다. 예를 들어, 레벨링 시간이 짧은 경우, 광학 특성 조절 유기물층(200)의 평탄화가 잘 이루어지지 않아 헤이즈 특성이 상대적으로 높게 조절되고, 레벨링 시간이 상대적으로 길어지는 경우, 광학 특성 조절 유기물층(200)의 평탄화가 잘 이루어져 헤이즈 특성이 상대적으로 낮게 조절될 수 있다.
웨이브 프론트 특성은 광학 특성 조절 유기물층(200)을 경화시키는 조건에 따라 크게 좌우될 수 있다. 예를 들어, 광학 특성 조절 유기물층(200)을 경화시키는 온도가 높거나, 광학 특성 조절 유기물층(200)을 경화시키는 시간이 짧은 경우, 광학 특성 조절 유기물층(200)의 내부 균일도(uniformity)가 낮아 웨이브 프론트 특성으로서, 웨이브 프론트 P-V 값 및 웨이브 프론트 RMS 값이 높아지고, 광학 특성 조절 유기물층(200)을 경화시키는 온도가 낮거나, 광학 특성 조절 유기물층(200)을 경화시키는 시간이 상대적으로 긴 경우, 광학 특성 조절 유기물층(200)의 내부 균일도(uniformity)가 높아져 웨이브 프론트 특성으로서, 웨이브 프론트 P-V 값 및 웨이브 프론트 RMS 값이 낮아질 수 있다.
상술한 바와 같은 웨이브 프론트 특성 조절 방법을 이용하여, 메인 표시 영역(MDA)과 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 광학 특성 조절 유기물층(200)의 경화 조건을 달리하여 웨이브 프론트 특성에 차이를 줄 수 있다. 구체적으로, 메인 표시 영역(MDA)에서 광학 특성 조절 유기물층(200)을 경화시키는 온도를 높게 하고, 경화시키는 속도를 빠르게 하며, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 광학 특성 조절 유기물층(200)을 경화시키는 온도를 낮게 하고, 경화시키는 속도를 느리게 함으로써 메인 표시 영역(MDA)에서의 표시 패널(300)의 웨이브 프론트 특성(WF_nt)이 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 웨이브 프론트 특성(WF_t)보다 높게 할 수 있다. 다시 말해, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 웨이브 프론트 특성(WF_t)을 메인 표시 영역(MDA)에서의 표시 패널(300)의 웨이브 프론트 특성(WF_nt)보다 작게 할 수 있다.
한편, 표시 패널(300)의 무기 절연층(410, 420, 430, 440, 450, GI1, GI2, ILD 등)은 그 자체로 낮은 헤이즈 특성 및 낮은 웨이브 프론트 특성을 가지므로, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t) 조절에서 고려되지 않을 수 있다.
상기와 같은 구성 또는 광학 특성 조절 방법에 따라, 일 실시예에 따른 표시 장치(1)는 제1 서브 영역의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t)이 메인 표시 영역(MDA)에서의 표시 패널(300)의 헤이즈 특성(HZ_nt) 및 웨이브 프론트 특성(WF_nt)보다 작을 수 있다.
광학 장치의 해상력 척도는 상술한 바와 같이 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t) 및 웨이브 프론트 특성(WF_t)에 따라 좌우될 수 있다. 본 발명의 발명자들은 거듭된 실험을 통해 광학 장치의 해상력 척도가 110 lp/mm에서 50% 이상의 값을 만족하는 수치를 표 1과 같이 산출하였다.
헤이즈 특성 (%) 4 이하
웨이브 프론트 P-V (㎛) 2 이하
웨이브 프론트 RMS 0.4 이하
상기 표 1의 수치에 따르면, 광학 장치의 해상력 척도가 110 lp/mm에서 50% 이상의 값을 만족하기 위해서는 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서의 표시 패널(300)의 헤이즈 특성(HZ_t)은 4% 이하의 값을 가지고, 웨이브 프론트 특성(WF_t)은 웨이브 프론트 P-V 값이 2㎛ 이하, 웨이브 프론트 RMS 값이 0.4 이하의 값을 가질 수 있다.상기한 바와 같은 구성에 의해 일 실시예에 따른 표시 장치(1)의 광학 장치의 해상력 척도가 개선될 수 있다.
이하에서는 다른 실시예로서 표시 패널(300)을 이루는 각 층의 굴절률을 조절하여 광 투과도를 향상시키는 구조에 대해서 자세히 설명한다.
도 22는 도 17의 X4-X4` 선을 따라 자른 단면의 각 층별 굴절률을 설명하기 위한 단면도이다. 도 23은 도 22의 D 영역을 확대한 확대도이다. 도 24는 도 23의 E 영역을 확대한 확대도이다. 도 25는 굴절률 변화에 따른 흡광계수의 변화를 나타낸 그래프이다.
일반적으로 광학 장치는 광학 장치에 도달하는 빛의 세기가 커질수록 더욱 성능이 높아질 수 있다. 이에 따라, 표시 장치(1)의 전면으로부터 광학 장치에 빛이 투과되는 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)의 광 투과도가 향상될 필요가 있다.
도 22 내지 도 24를 참조하면, 일 실시예에 따른 표시 장치(1)의 표시 패널(300)은 제1 서브 표시 영역(SDAa)에서 제1 봉지 무기층(440)의 굴절률(n1), 봉지 유기층(270)의 굴절률(n2) 및 제2 봉지 무기층(450)의 굴절률(n3)이 각각 1.5 내지 1.7의 값을 가지도록 구성될 수 있으며, 실시예에 따라 터치 센서층(TSL) 또는 오버 코트층(OCL)이 더 포함되는 경우, 터치 센서층(TSL)의 제1 터치 절연층(YILD1)의 굴절률(n4), 제2 터치 절연층(YILD2)의 굴절률(n5), 및 터치 보호층(YPVX)의 굴절률(n6)이 각각 1.5 내지 1.7의 값을 가지고, 오버 코트층(OCL)의 오버 코트 물질층(OC)의 굴절률(n7)이 1.5 내지 1.7의 값을 가질 수 있다. 다시 말해, 박막 봉지층(TFE)의 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층의 각각의 굴절률(n1, n2, n3, n4, n5, n6, n7)이 1.5 내지 1.7의 값으로 조절될 수 있다.
구체적으로, 제2 캐소드(CAT2) 전극상에는 도 24에 도시된 바와 같이 캡핑층(CPL), 광학 보상층(O-comp), 제1 봉지 무기층(440), 봉지 유기층(270)이 순차적으로 적층될 수 있다. 다시 말해 박막 봉지층(TFE)과 제2 캐소드(CAT2) 전극 사이에는 캡핑층(CPL), 광학 보상층(O-comp)이 배치될 수 있다.
캡핑층(CPL)은 제2 캐소드(CAT2) 전극을 보호하는 역할을 할 수 있다. 캡핑층(CPL)은 제2 캐소드(CAT2) 전극 상에 배치될 수 있다. 캡핑층(CPL)은 제2 캐소드(CAT2) 전극의 프로파일을 따라 실질적으로 동일한 두께로 형성될 수 있다. 캡핑층(CPL)은 유기 절연 물질을 포함할 수 있다.
광학 보상층(O-comp)은 발광 소자에서 발광 되는 빛을 반사시켜, 공진 효과를 향상시키는 역할을 할 수 있다. 광학 보상층(O-comp)은 캡핑층(CPL) 상에 배치될 수 있다. 광학 보상층(O-comp)은 저굴절률층(LNL) 및 고굴절률층(HNL)을 포함할 수 있다.
저굴절률층(LNL)은 굴절률(n-LNL)이 1.5 이하이고, 고굴절률층(HNL)은 굴절률(n_HNL)이 1.8 이상일 수 있다. 고굴절률층(HNL)은 저굴절률층(LNL) 상에 배치될 수 있다. 이에 따라, 발광 소자로부터 발광되는 빛이 제3 방향(DR3) 일측으로 진행하면서 저굴절률층(LNL), 고굴절률층(HNL)을 순차적으로 통과하게 되고, 이 경우, 발광된 빛은 굴절률이 낮은 층에서 굴절률이 높은 층으로 진행되는 것이므로, 저굴절률층(LNL)과 고굴절률층(HNL)의 경계에서 반사되어 다시 발광소자로, 즉 제3 방향(DR3) 타측으로 진행되고, 발광 소자의 애노드 전극(ANO)에서 다시 반사되어 발광 소자에서 새롭게 발광되는 빛과 공진 효과를 일으킬 수 있다.
따라서, 광학 보상층(O-comp)의 굴절률은 상기한 바와 같이 저굴절률층(LNL)의 굴절률(n-LNL)이 1.5 이하이고, 고굴절률층(HNL)의 굴절률(n-HNL)이 1.8 이상으로 유지될 필요가 있으므로, 광학 보상층(O-comp)을 제외한 광학 보상층(O-comp) 상부의 유/무기층들의 굴절률(n1, n2, n3, n4, n5, n6, n7)을 조절하여 광 투과도를 개선할 수 있다.
일반적으로 굴절률은 입사된 광을 흡수하는 척도인 흡광 계수(extinction coefficient)와 상관관계가 있다. 흡광 계수는 물질이 빛을 흡수하는 정도를 나타내는 계수로서, 흡광 계수가 높다는 것은 빛이 많이 흡수되어 투과되는 정도가 상대적으로 낮다는 것을 의미하고, 흡광 계수가 낮다는 것은 빛이 적게 흡수되어 투과되는 정도가 상대적으로 높다는 것을 의미한다. 일반적으로 물질의 굴절률이 높아질수록 흡광 계수는 높아지고, 물질의 굴절률이 낮아질수록 흡광 계수는 낮아질 수 있다. 도 25를 참조하면, 굴절률이 1.7 이하인 경우, 흡광 계수는 실질적으로 0에 수렴할 수 있다. 이에 따라 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층의 굴절률(n1, n2, n3, n4, n5, n6, n7) 각각은 1.7 이하의 값을 가질 수 있다.
제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층의 굴절률이 1.5 이하인 경우에는 각 층에 이물질이 투습하는 투습 경향이 증가되어 절연층으로서의 기능을 하지 못할 수 있고, 굴절률이 1.5이하인 무기층을 형성하는 것은 공정상 어려울 수 있다. 이에 따라 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층의 굴절률(n1, n2, n3, n4, n5, n6, n7) 각각은 1.5 이상의 값을 가질 수 있다.
무기 절연 물질로 이루어진 각 층의 굴절률은 무기층의 물질 구성중 산소 원자(O)의 함량에 의해 조절될 수 있다. 구체적으로, 무기 절연층(SiOxNy)에서 산소 원자의 함량을 높이는 경우, 굴절률이 줄어들고, 산소 원자의 함량을 줄이는 경우, 굴절률이 높아질 수 있다. 예를 들어, 산화 규소(SiOx)의 굴절률은 1.4 내지 1.5의 값을 가지고, 질화 규소(SiNx)의 굴절률은 1.89 내지 1.9의 값을 가질 수 있다. 이에 따라, 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층 중 제1 봉지 무기층(440), 제2 봉지 무기층(450)의 산소 원자 함량을 조절하여 제1 봉지 무기층(440)의 굴절률(n1), 제2 봉지 무기층(450)의 굴절률(n3)을 1.5 내지 1.7의 값으로 조절할 수 있다. 실시예에 따라 터치 센서층(TSL)과 오버 코트층(OCL)이 더 포함되는 경우, 제1 터치 절연층(YILD1) 및 제2 터치 절연층(YILD2)의 산소 원자 함량을 조절하여 제1 터치 절연층(YILD1)의 굴절률(n4) 및 제2 터치 절연층(YILD2)의 굴절률(n5)을 1.5 내지 1.7의 값으로 조절할 수 있다.
유기 절연 물질로 이루어진 각 층의 굴절률은 일반적으로 1.5 내외의 범위를 가질 수 있다. 따라서 유기 절연 물질로 이루어진 각 층 내부에 고굴절 재료를 넣어 유기 절연 물질의 굴절율을 조절할 수 있다. 이에 따라, 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층 중 봉지 유기층(270)에 고굴절 재료를 추가적으로 배치하여 봉지 유기층(270)의 굴절률(n2)을 1.5 내지 1.7의 값으로 조절할 수 있다. 실시예에 따라 터치 센서층(TSL)과 오버 코트층(OCL)이 더 포함되는 경우, 터치 보호층(YPVX) 및 오버 코트 물질층(OC) 각각에 고굴절 재료를 추가적으로 배치하여 터치 보호층(YPVX)의 굴절률(n6) 및 오버 코트 물질층(OC)의 굴절률(n7)을 1.5 내지 1.7의 값으로 조절할 수 있다.
상기와 같은 구성 및 굴절률 조절 방법에 의해 일 실시예에 따른 표시 장치(1)의 제1 서브 표시 영역(SDAa)에서의 광 투과부(TPA)의 광 투과도가 향상될 수 있다.
한편, 제1 봉지 무기층(440)을 포함한, 제1 봉지 무기층(440) 상의 유/무기층의 굴절률이 각각 동일한 경우에는 광 투과도가 더욱 향상될 수 있다. 이는 굴절률이 동일하므로 각 층의 경계에서 표시 패널(300)로 입사되는 빛이 반사되지 않음에 따른 것일 수 있다. 이에 대한 데이터 값을 하기의 표 2에 정리하였다.
제1 층의 굴절률 제2 층의 굴절률 광 투과도(%)
1.57 1.77 61.8
1.57 1.57 63.0
1.62 1.77 61.7
1.62 1.62 62.5
상기 표 2의 데이터 값에 따르면, 제1 층의 굴절률과 제2 층의 굴절률이 동일한 경우 광 투과도가 상대적으로 높아질 수 있음을 확인할 수 있다.이하에서는 다른 실시예에 따른 표시 장치(1)의 구성에 대해 자세히 설명하도록 한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 26은 다른 실시예에 따른 표시 장치의 제1 서브 표시 영역의 구조를 간략히 도시한 구조도이다.
도 26을 참조하면, 본 실시예에 따른 표시 장치(1)는 표시 패널(300) 상의 오버 코트층(OCL)을 대신하여 편광판(POL)이 배치될 수 있다. 구체적으로, 본 실시예에 따른 표시 장치(1)의 표시 패널(300) 상에 터치 센서층(TSL)이 배치되고, 터치 센서층(TSL) 상에 편광판(POL)이 배치되며, 편광판(POL) 상에 커버 윈도우(100)가 배치될 수 있다.
이 경우, 오버 코트층(OCL)이 생략되므로, 제1 서브 표시 영역(SDAa)의 광 부과부의 표시 패널(300)의 헤이즈 특성(HZ_t, 도 3 및 도 8 참조) 및 웨이브 프론트 특성(WF_t, 도 3 및 도 8 참조)을 고려함에 있어 오버 코트층(OCL)의 오버 코트 물질층(OC)의 헤이즈 특성(HZ7, 도 19 참조) 및 웨이브 프론트 특성(WF7, 도 21 참조)을 고려하지 않을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 커버 윈도우
200: 광학 특성 조절 유기물층
300: 표시 패널
TSL: 터치 센서층
OCL: 오버 코트층
HZ: 헤이즈 특성
WF: 웨이브 프론트 특성
PXL1: 제1 서브 화소
PXL2: 제2 서브 화소

Claims (20)

  1. 제1 표시 영역, 상기 제1 표시 영역 내측에 배치되고 광이 투과되는 광 투과부를 포함하는 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 포함하는 기판;
    상기 기판의 상기 제1 표시 영역 상에 배치되는 제1 박막 트랜지스터 및 상기 제1 박막 트랜지스터 상에 배치되어 상기 제1 박막 트랜지스터와 전기적으로 연결되는 제1 발광 소자를 포함하는 제1 서브 화소;
    상기 기판의 상기 제3 표시 영역 상에 배치되는 제2 박막 트랜지스터 및 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제2 박막 트랜지스터와 비중첩하는 제2 발광 소자를 포함하는 제2 서브 화소;
    상기 제1 서브 화소 및 상기 제2 서브 화소 상에 배치되는 제1 봉지 무기층, 상기 제1 봉지 무기층 상에 배치되는 봉지 유기층, 상기 봉지 유기층 상에 배치되는 제2 봉지 무기층을 포함하는 박막 봉지층; 및
    상기 기판 및 상기 제2 발광 소자 사이에 배치되어, 상기 제2 박막 트랜지스터와 상기 제2 발광 소자를 전기적으로 연결하는 제1 투명 전도성층을 포함하되,
    상기 제1 봉지 무기층, 상기 봉지 유기층, 및 상기 제2 봉지 무기층의 굴절률은 각각 1.5 내지 1.7의 값을 가지는 표시 장치.
  2. 제1 항에 있어서,
    상기 박막 봉지층 상에 배치되는 터치 센서층을 더 포함하되,
    상기 터치 센서층은 상기 제2 봉지 무기층 상에 배치되는 제1 터치 절연층, 상기 제1 터치 절연층 상에 배치되는 제1 터치 도전층, 상기 제1 터치 도전층 상에 배치되는 제2 터치 절연층, 상기 제2 터치 절연층 상에 배치되는 제2 터치 도전층 및 상기 제2 터치 도전층 상에 배치되는 터치 보호층을 포함하고,
    상기 제1 터치 도전층 및 상기 제2 터치 도전층은 상기 광 투과부와 비중첩하며,
    상기 제1 터치 절연층, 상기 제2 터치 절연층, 상기 터치 보호층의 굴절률은 각각 1.5 내지 1.7의 값을 가지는 표시 장치.
  3. 제2 항에 있어서,
    상기 터치 센서층 상에 배치되는 오버 코트층을 더 포함하되,
    상기 오버 코트층은 오버 코트 물질층을 포함하고,
    상기 오버 코트 물질층의 굴절률은 1.5 내지 1.7의 값을 가지는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 봉지 무기층, 상기 봉지 유기층, 상기 제2 봉지 무기층, 상기 제1 터치 절연층, 상기 제2 터치 절연층, 상기 터치 보호층 및 상기 오버 코트층의 굴절률은 서로 동일한 표시 장치.
  5. 제1 항에 있어서,
    상기 기판의 상기 제3 표시 영역 상에 배치되는 제3 박막 트랜지스터 및 상기 기판의 상기 제2 표시 영역 상에 배치되고, 상기 제3 박막 트랜지스터와 비중첩하는 제3 발광 소자를 포함하는 제3 서브 화소;
    상기 기판 및 상기 제3 발광 소자 사이에 배치되어, 상기 제3 박막 트랜지스터와 상기 제3 발광 소자를 전기적으로 연결하는 제2 투명 전도성층;
    상기 기판과 상기 제2 발광 소자 및 상기 제3 발광 소자 사이에 배치되는 제1 비아 절연층; 및
    상기 제1 비아 절연층과 상기 제2 발광 소자 및 상기 제3 발광 소자 사이에 배치되는 제3 비아 절연층을 더 포함하되,
    상기 제2 서브 화소의 상기 제2 발광 소자와 상기 제3 서브 화소의 상기 제3 발광 소자는 상기 제2 표시 영역에서 상기 광 투과부를 사이에 두고 서로 이격되고,
    상기 제1 투명 전도성층은 상기 제3 비아 절연층과 상기 제2 발광 소자 사이에 배치되고,
    상기 제2 투명 전도성층은 상기 제1 비아 절연층과 상기 제3 비아 절연층 사이에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 제1 발광 소자는 상기 제1 봉지 무기층 하부에 배치되는 제1 캐소드 전극, 상기 제2 발광 소자는 상기 제1 봉지 무기층 하부에 배치되는 제2 캐소드 전극을 포함하고,
    상기 제2 캐소드 전극 및 상기 제1 봉지 무기층 사이에 배치되는 광학 보상층을 더 포함하되,
    상기 제2 캐소드 전극은 상기 광 투과부를 노출하는 개구가 형성되고,
    상기 광학 보상층은 상기 제2 캐소드 전극 상에 배치된 저굴절률층 및 상기 저굴절률층 상에 배치되는 고굴절률층을 포함하고,
    상기 저굴절률층의 굴절률은 1.5 이하이고, 상기 고굴절률층의 굴절률은 1.8 이상인 표시 장치.
  7. 제1 항에 있어서,
    상기 봉지 유기층의 헤이즈 특성은 4% 이하인 표시 장치.
  8. 제1 항에 있어서,
    상기 봉지 유기층의 웨이브 프론트 P-V 값은 2㎛ 이하인 표시 장치.
  9. 제1 항에 있어서,
    상기 기판의 하부에 배치되는 광학 장치를 더 포함하되, 상기 광학 장치는 상기 제2 표시 영역과 중첩 배치되는 표시 장치.
  10. 제1 표시 영역, 상기 제1 표시 영역 내측에 배치되고 광이 투과되는 광 투과부를 포함하는 제2 표시 영역 및 상기 제1 표시 영역과 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 포함하는 기판;
    상기 기판 상에 배치되는 박막 트랜지스터;
    상기 박막 트랜지스터 상에 배치되고, 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 제1 비아 절연층;
    상기 제1 비아 절연층 상에 배치되고, 상기 제1 표시 영역과 중첩하며, 상기 제2 표시 영역과 비중첩하는 제2 비아 절연층;
    상기 제2 비아 절연층 상에 배치되어 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 제3 비아 절연층;
    상기 제3 비아 절연층 상에 배치되어 상기 제1 표시 영역 및 상기 제2 표시 영역과 중첩하는 발광 소자; 및
    상기 발광 소자 상에 배치되는 박막 봉지층을 포함하되,
    상기 제2 표시 영역의 헤이즈 특성은 상기 제1 표시 영역의 헤이즈 특성보다 작은 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 표시 영역의 헤이즈 특성은 4% 이하인 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 표시 영역의 웨이브 프론트 P-V 값은 상기 제1 표시 영역의 웨이브 프론트 P-V 값보다 작은 표시 장치.
  13. 제12 항에 있어서,
    상기 제2 표시 영역의 웨이브 프론트 P-V 값은 2㎛ 이하인 표시 장치.
  14. 제10 항에 있어서,
    상기 발광 소자는 상기 제1 표시 영역과 중첩하고 상기 제2 표시 영역과 비중첩하는 제1 발광 소자 및 상기 제2 표시 영역과 중첩하고, 상기 제1 표시 영역과 비중첩하는 복수의 제2 발광 소자를 포함하고,
    상기 복수의 제2 발광 소자 각각은 상기 광 투과부를 사이에 두고 서로 이격되는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 표시 영역 및 상기 제2 표시 영역 사이에 배치되는 제3 표시 영역을 더 포함하되,
    상기 박막 트랜지스터는 상기 제1 표시 영역에 배치되어 상기 제1 발광 소자와 전기적으로 연결되는 제1 박막 트랜지스터 및 상기 제3 표시 영역에 배치되어 상기 복수의 제2 발광 소자와 전기적으로 연결되는 복수의 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터와 상기 제1 발광 소자는 중첩하며,
    상기 복수의 제2 박막 트랜지스터와 상기 복수의 제2 발광 소자는 비중첩하는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 발광 소자는 상기 박막 봉지층과 상기 제3 비아 절연층 사이에 배치되는 제2 캐소드 전극을 포함하되,
    상기 제2 캐소드 전극은 상기 광 투과부를 노출하는 개구가 형성된 표시 장치.
  17. 제16 항에 있어서,
    상기 박막 봉지층은 상기 제2 캐소드 전극 상에 배치되는 제1 봉지 무기층, 상기 제1 봉지 무기층 상에 배치되는 봉지 유기층 및 상기 봉지 유기층 상에 배치되는 제2 봉지 무기층을 포함하되,
    상기 제1 봉지 무기층, 상기 봉지 유기층 및 상기 제2 봉지 무기층의 굴절률은 1.5 내지 1.7의 값을 가지는 표시 장치.
  18. 제1 서브 화소를 포함하는 제1 표시 영역; 및
    상기 제1 표시 영역 내측에 배치되고, 제2 서브 화소 및 상기 제2 서브 화소와 인접하는 광 투과부를 포함하는 제2 표시 영역을 포함하되,
    상기 제2 표시 영역의 웨이브 프론트 P-V 값은 상기 제1 표시 영역의 웨이브 프론트 P-V 값보다 작은 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 표시 영역의 웨이브 프론트 P-V 값은 2㎛ 이하인 표시 장치.
  20. 제18 항에 있어서,
    상기 제2 표시 영역의 웨이브 프론트 RMS 값은 0.4 이하인 표시 장치.
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