KR20230085984A - 표시 장치 및 이의 제조 방법 - Google Patents

표시 장치 및 이의 제조 방법 Download PDF

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성현아
강태욱
조현민
이동민
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삼성디스플레이 주식회사
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Abstract

표시 장치가 제공된다. 일 실시예에 따른 표시 장치는 적어도, 제1 서브 표시 영역 및 상기 제1 서브 표시 영역을 둘러싸는 메인 표시 영역을 포함하는 기판; 상기 기판의 상기 메인 표시 영역 상에 배치되고 상기 제1 서브 표시 영역과 비중첩하는 제1 트랜지스터; 상기 제1 트랜지스터 상에 배치되는 비아 절연층; 상기 비아 절연층 상에 배치되어 상기 메인 표시 영역과 중첩하고 상기 제1 서브 표시 영역과 비중첩하는 제1 발광 소자; 상기 비아 절연층 상에 배치되어 상기 제1 서브 표시 영역과 중첩하고 상기 메인 표시 영역과 비중첩하는 제2 발광 소자; 및 상기 비아 절연층 하부에 배치되어 상기 제1 서브 표시 영역에 중첩하고, 메인 표시 영역에 비중첩하는 투명 산화물층을 포함하되, 상기 투명 산화물층은 전도성부 및 비전도성부를 포함하고, 상기 제1 발광 소자는 상기 메인 표시 영역에서 상기 제1 트랜지스터와 중첩 배치되어 전기적으로 연결되며, 상기 제2 발광 소자는 제1 서브 표시 영역에서 상기 투명 산화물층의 상기 전도성부와 전기적으로 연결될 수 있다.

Description

표시 장치 및 이의 제조 방법 {DISPAY DEVICE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
사용자에게 영상을 제공하는 스마트 폰, 태블릿 PC, 디지털 카메라, 노트북 컴퓨터, 네비게이션, 및 스마트 텔레비전 등의 전자기기는 영상을 표시하기 위한 표시 장치를 포함한다.
표시 장치는 상면의 이미지를 촬영하기 위한 이미지 센서, 사용자가 표시 장치의 전면에 근접하게 위치하는지를 감지하기 위한 근접센서, 표시 장치의 전면의 조도를 감지하기 위한 조도 센서, 사용자의 홍채를 인식하기 위한 홍채 센서 등 다양한 광학 장치를 포함할 수 있다.
표시 장치가 다양한 전자기기에 적용됨에 따라, 다양한 디자인을 갖는 표시 장치에 대한 요구가 증가하고 있다. 예를 들어, 스마트폰의 경우, 표시 장치의 전면(前面)에 배치되는 홀을 삭제함으로써, 표시 영역을 넓힐 수 있는 표시 장치가 요구되고 있다. 이 경우, 표시 장치의 전면에 배치되는 홀에 배치되었던 광학 장치는 표시 패널에 중첩하여 배치될 수 있다.
본 발명이 해결하고자 하는 과제는 화면을 표시하는 동시에 빛을 투광하는 영역에서의 빛의 회절 현상을 방지하는 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 화면을 표시하는 동시에 빛을 투광하는 영역에서의 빛의 회절 현상을 방지하는 표시 장치 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 적어도, 제1 서브 표시 영역 및 상기 제1 서브 표시 영역을 둘러싸는 메인 표시 영역을 포함하는 기판; 상기 기판의 상기 메인 표시 영역 상에 배치되고 상기 제1 서브 표시 영역과 비중첩하는 제1 트랜지스터; 상기 제1 트랜지스터 상에 배치되는 비아 절연층; 상기 비아 절연층 상에 배치되어 상기 메인 표시 영역과 중첩하고 상기 제1 서브 표시 영역과 비중첩하는 제1 발광 소자; 상기 비아 절연층 상에 배치되어 상기 제1 서브 표시 영역과 중첩하고 상기 메인 표시 영역과 비중첩하는 제2 발광 소자; 및 상기 비아 절연층 하부에 배치되어 상기 제1 서브 표시 영역에 중첩하고, 메인 표시 영역에 비중첩하는 투명 산화물층을 포함하되, 상기 투명 산화물층은 전도성부 및 비전도성부를 포함하고, 상기 제1 발광 소자는 상기 메인 표시 영역에서 상기 제1 트랜지스터와 중첩 배치되어 전기적으로 연결되며, 상기 제2 발광 소자는 제1 서브 표시 영역에서 상기 투명 산화물층의 상기 전도성부와 전기적으로 연결될 수 있다.
상기 과제를 해결하기 위한 다른 실시예에 따른 표시 장치는 적어도, 기판; 상기 기판 상에 배치되는 비아 절연층; 상기 비아 절연층 상에 배치되는 발광 소자; 상기 기판과 상기 비아 절연층 사이에 배치되어 상기 비아 절연층의 저면에 직접 접하는 전도성부; 및 상기 비아 절연층의 저면 및 상기 전도성부와 직접 접하는 비전도성부를 포함하되, 상기 발광 소자는 상기 전도성부와 전기적으로 연결되며, 상기 전도성부 및 상기 비전도성부는 동일한 물질을 포함할 수 있다.
본 발명의 실시예에 따른 표시 장치는 화면을 표시하는 동시에 빛을 투광하는 영역에서의 빛의 회절 현상이 개선될 수 있다.
본 발명의 실시예에 따른 표시 장치 제조 방법은 화면을 표시하는 동시에 빛을 투광하는 영역에서의 빛의 회절 현상이 개선된 표시 장치를 제공할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 도시한 사시도이다.
도 2는 도 1의 표시 장치의 구조를 설명하기 위한 분해 사시도이다.
도 3은 표시 패널과 이미지 센서의 배치 관계를 설명하기 위한 평면도이다.
도 4는 표시 패널의 구조를 설명하기 위한 평면도이다.
도 5는 서브 화소의 회로 구조를 설명하기 위한 회로도이다.
도 6은 메인 표시 영역에서의 서브 화소의 개략적인 배치를 설명하기 위한 평면도이다.
도 7은 서브 표시 영역에서의 서브 화소의 개략적인 배치를 설명하기 위한 평면도이다.
도 8은 메인 표시 영역에 배치된 제1 서브 화소의 개략적인 단면을 도시한 단면도이다.
도 9는 서브 표시 영역에 배치된 제2 서브 화소의 개략적인 단면을 도시한 단면도이다.
도 10은 제1 서브 표시 영역에 배치된 제2 발광 소자의 개략적인 단면을 도시한 단면도이다.
도 11은 제1 서브 표시 영역의 투광 영역에서의 개략적인 구조를 설명하기 위한 단면도이다.
도 12는 도 1의 실시예에 따른 표시 장치를 제조하는 제조 방법을 설명하기 위한 순서도이다.
도 13 내지 도 18은 도 1의 실시예에 따른 표시 장치를 제조하는 제조 방법을 설명하기 위한 공정별 단면도이다.
도 19는 불소계 기체를 이용하여 플라즈마 처리를 한 500Å 두께의 인듐 갈륨 아연 산화물의 저항값을 측정한 그래프이다.
도 20은 가시광선 영역에서 2000Å 두께의 인듐 갈륨 아연 산화물의 투광율을 측정한 그래프이다.
도 21은 다른 실시예에 따른 표시 장치의 서브 화소의 배치를 개략적으로 도시한 평면도이다.
도 22는 또 다른 실시예에 따른 표시 장치의 적층 구조를 도시한 단면도이다.
도 23은 또 다른 실시예에 따른 표시 장치의 적층 구조를 도시한 단면도이다.
도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자 또는 층이 다른 소자 또는 층의 "상"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 이와 마찬가지로, "하", "좌" 및 "우"로 지칭되는 것들은 다른 소자와 바로 인접하게 개재된 경우 또는 중간에 다른 층 또는 다른 소재를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 도시한 사시도이다. 도 2는 도 1의 표시 장치의 구조를 설명하기 위한 분해 사시도이다. 도 3은 표시 패널과 이미지 센서의 배치 관계를 설명하기 위한 평면도이다.
도 1 내지 도 3을 참조하면, 일 실시예에 따른 표시 장치(1)는 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기에 적용될 수 있다. 또는, 일 실시예에 따른 표시 장치(1)는 텔레비전, 노트북, 모니터, 광고판, 또는 사물 인터넷(internet of things, IOT)의 표시부로 적용될 수 있다.
표시 장치(1)는 3차원 형상을 갖는다. 예를 들어, 표시 장치(1)는 직육면체 또는 그와 유사한 3차원 형상을 가질 수 있다. 도면에서는 표시 장치(1)의 제1 변에 나란한 방향을 제1 방향(DR1)으로, 표시 장치(1)의 제2 변에 나란한 방향을 제2 방향(DR2)으로, 표시 장치(1)의 두께 방향을 제3 방향(DR3)으로 각각 표기하고 있다. 이하의 명세서에서, 특별한 언급이 없다면 "방향"은 그 방향을 따라 연장하는 양측을 향하는 방향 모두를 지칭할 수 있다. 또한, 양측으로 연장하는 양 "방향"을 구분할 필요가 있을 경우, 일측을 "방향 일측"으로, 타측을 "방향 타측"으로 각각 구분하여 지칭하기로 한다. 도 1을 기준으로, 화살표가 향하는 방향이 일측, 그 반대 방향이 타측으로 지칭된다. 제1 방향(DR1) 및 제2 방향(DR2)은 서로 수직이고, 제1 방향(DR1) 및 제3 방향(DR3)은 서로 수직이며, 제2 방향(DR2) 및 제3 방향(DR3)은 서로 수직일 수 있다.
표시 장치(1)는 사각형과 유사한 평면 형태로 이루어질 수 있다. 예를 들어, 표시 장치(1)는 도 1과 같이 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변을 갖는 사각형과 유사한 평면 형태를 가질 수 있다. 제1 방향(DR1)의 장변과 제2 방향(DR2)의 단변이 만나는 모서리는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 장치(1)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형과 유사하게 형성될 수 있다.
몇몇 실시예에서 표시 장치(1)는 평탄하게 형성되거나, 서로 마주보는 두 측이 구부러지도록 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 표시 장치(1)는 좌측과 우측이 구부러지도록 형성되거나, 상측, 하측, 좌측, 및 우측 모두가 구부러지도록 형성될 수 있다.
이하에서, 표시 장치(1)의 제3 방향(DR3) 일측 면은 상면이고, 표시 장치(1)의 제3 방향(DR3) 타측 면은 저면일 수 있다.
표시 장치(1)는 화면이 표시되는 표시 영역(DA) 및 화면이 표시되지 않는 비표시 영역(NDA)을 포함할 수 있다. 몇몇 실시예에서 비표시 영역(NDA)은 표시 영역(DA)의 가장자리를 둘러싸도록 배치될 수 있으나, 이에 제한되는 것은 아니다.
표시 영역(DA)은 화소 밀도(Pixel Per Inch; PPI)가 상대적으로 높은 메인 표시 영역(MDA)과, 화소 밀도가 상대적으로 낮은 서브 표시 영역(SDA)을 포함할 수 있다. 화소 밀도가 높다는 것은 단위 면적당 배치되는 서브 화소의 개수가 많은 것을 의미할 수 있다.
메인 표시 영역(MDA)은 표시 영역(DA)의 대부분의 영역을 차지할 수 있다. 메인 표시 영역(MDA)은 후술하는 바와 같이 화상을 표시하기 위한 제1 서브 화소(SPX1)들을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다.
서브 표시 영역(SDA)은 제1 서브 표시 영역(SDAa)과 제1 서브 표시 영역(SDAa) 및 메인 표시 영역(MDA) 사이에 배치되는 제2 서브 표시 영역(SDAb)을 포함할 수 있다. 제1 서브 표시 영역(SDAa)은 광을 투과시키는 광 투과부(TPA)와 후술하는 바와 같이 화상을 표시하기 위한 제2 서브 화소(SPX2)들을 포함할 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)의 광 투과도는 메인 표시 영역(MDA)의 광 투과도보다 높을 수 있다. 제2 서브 표시 영역(SDAb)은 후술하는 바와 같이 제2 서브 화소(SPX2)의 제2 트랜지스터부(TRA2)들을 포함할 수 있다. 이에 대한 자세한 설명은 후술하도록 한다. 몇몇 실시예에서, 메인 표시 영역(MDA)은 제1 표시 영역이고, 제1 서브 표시 영역(SDAa)은 제2 표시 영역이며, 제2 서브 표시 영역(SDAb)은 제3 표시 영역일 수 있다.
몇몇 실시예에서, 서브 표시 영역(SDA)은 메인 표시 영역(MDA) 내측에 배치고, 메인 표시 영역(MDA)은 서브 표시 영역(SDA)을 둘러 싸도록 배치될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 서브 표시 영역(SDA)은 메인 표시 영역(MDA)의 일측에 배치될 수도 있다. 몇몇 실시예에서, 서브 표시 영역(SDA)은 타원 형상을 가질 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 서브 표시 영역(SDA)은 직사각형 형상을 가질 수 있다. 몇몇 실시예에서, 제2 서브 표시 영역(SDAb)은 제1 서브 표시 영역(SDAa)의 제2 방향(DR2) 양측에 배치될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 서브 표시 영역(SDA)은 하나로 형성될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 서브 표시 영역(SDA)은 복수개로 형성될 수 있다.
한편, 표시 장치(1)의 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb)은 후술하는 표시 장치(1)의 각 구성에도 동일하게 적용될 수 있다. 예를 들어, 표시 장치(1)의 메인 표시 영역(MDA)과 제3 방향(DR3)으로 중첩하는 후술할 표시 패널(300)의 일 부분은 표시 패널(300)의 메인 표시 영역(MDA)이 되고, 표시 장치(1)의 제1 서브 표시 영역(SDAa)과 제3 방향(DR3)으로 중첩하는 표시 패널(300)의 일 부분은 표시 패널(300)의 제1 서브 표시 영역(SDAa)이 되며, 표시 장치(1)의 제2 서브 표시 영역(SDAb)과 제3 방향(DR3)으로 중첩하는 표시 패널(300)의 일 부분은 표시 패널(300)의 제2 서브 표시 영역(SDAb)이 될 수 있다.
일 실시예에 따른 표시 장치(1)는 커버 윈도우(CW), 표시 패널(300), 브라켓(500), 광학 장치(740), 및 하부 커버(900)를 포함한다.
커버 윈도우(CW)는 표시 패널(300)의 전면을 보호하는 역할을 할 수 있다. 커버 윈도우(CW)는 표시 패널(300)의 상면을 커버하도록 표시 패널(300)의 상부에 배치될 수 있다.
표시 패널(300)은 서브 화소가 배치되어 사용자에게 화면을 제공하는 역할을 할 수 있다. 표시 패널(300)은 커버 윈도우(CW)의 하부에 배치될 수 있다. 표시 패널(300)은 발광 소자(light emitting element)를 포함하는 발광 표시 패널일 수 있다. 예를 들어, 표시 패널(300)은 유기 발광층을 포함하는 유기 발광 다이오드(organic light emitting diode)를 이용하는 유기 발광 표시 패널, 초소형 발광 다이오드(micro LED)를 이용하는 초소형 발광 다이오드 표시 패널, 양자점 발광층을 포함하는 양자점 발광 소자(Quantum dot Light Emitting Diode)를 이용하는 양자점 발광 표시 패널, 또는 무기 반도체를 포함하는 무기 발광 소자를 이용하는 무기 발광 표시 패널일 수 있다. 이하에서는, 설명의 편의를 위해 표시 패널(300)이 유기 발광 표시 패널인 것을 중심으로 설명한다. 또한, 표시 패널(300)의 구조에 대한 자세한 설명은 후술하도록 한다.
표시 패널(300)의 제3 방향(DR3) 일측 면은 커버 윈도우(CW)가 배치되는 상면이고, 제3 방향(DR3) 타측 면은 후술하는 브라켓이 배치되는 저면일 수 있다.
표시 패널(300)의 제1 방향(DR1) 일 측에는 표시 회로 보드(310)와 표시 구동 회로(320)가 부착될 수 있다. 표시 회로 보드(310)는 구부러질 수 있는 연성 인쇄 회로 보드(flexible printed circuit board), 단단하여 잘 구부러지지 않는 강성 인쇄 회로 보드(rigid printed circuit board), 또는 강성 인쇄 회로 보드와 연성 인쇄 회로 보드를 모두 포함하는 복합 인쇄 회로 보드일 수 있다.
표시 구동 회로(320)는 표시 회로 보드(310)를 통해 제어 신호들과 전원 전압들을 인가받고, 표시 패널(300)을 구동하기 위한 신호들과 전압들을 생성하여 출력하는 역할을 할 수 있다. 몇몇 실시예에서, 표시 구동 회로(320)는 집적회로(integrated circuit, IC)로 형성되어 표시 패널(300)의 서브 영역(SBA) 상에 COG(chip on glass) 방식, COP(chip on plastic) 방식 또는 초음파 방식으로 부착될 수 있으나, 이에 제한되지 않는다. 예를 들어, 표시 구동 회로(320)는 표시 회로 보드(310) 상에 부착될 수 있다.
표시 회로 보드(310) 상에는 터치 구동 회로(330)가 배치될 수 있다. 터치 구동 회로(330)는 집적회로로 형성되어 표시 회로 보드(310)의 상면에 부착될 수 있다. 터치 구동 회로(330)는 표시 회로 보드(310)를 통해 표시 패널(300)의 터치 센서층(TSL)의 터치 전극들에 전기적으로 연결될 수 있다. 터치 구동 회로(330)는 터치 전극들에 터치 구동 신호를 출력하고, 터치 전극들의 정전 용량에 충전된 전압을 감지할 수 있다.
터치 구동 회로(330)는 터치 전극들 각각에서 감지된 전기적 신호의 변화에 따라 터치 데이터를 생성하여 후술하는 메인 프로세서(710)로 전송하며, 메인 프로세서(710)는 터치 데이터를 분석함으로써, 터치가 발생한 터치 좌표를 산출하는 역할을 할 수 있다.
또한, 표시 회로 보드(310) 상에는 표시 구동 회로(320)를 구동하기 위한 표시 구동 전압들을 공급하기 위한 전원 공급부가 추가로 배치될 수 있다.
표시 패널(300)의 하부에는 브라켓(500)이 배치될 수 있다.
브라켓(500)은 후술하는 하부 커버(900)를 체결하는 역할을 할 수 있다. 브라켓(500)에는 제1 카메라 센서(720)가 삽입되는 제1 카메라 홀(CMH1), 배터리(750)가 배치되는 배터리 홀(BH), 표시 회로 보드(310)에 연결된 케이블(314)이 통과하는 케이블 홀(CAH), 및 광학 장치(740)가 배치되는 광 투과 홀(SH)이 형성될 수 있다. 또는, 브라켓(500)은 광 투과 홀(SH)을 포함하지 않는 대신에, 표시 패널(300)의 제1 서브 표시 영역(SDAa)과 중첩하지 않도록 형성될 수 있다. 브라켓(500)은 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
브라켓(500)의 하부에는 메인 회로 보드(700)가 배치될 수 있다.
메인 회로 보드(700)는 인쇄 회로 기판(SUB) 또는 연성 인쇄 회로 기판(SUB)일 수 있다. 메인 회로 보드(700)는 메인 프로세서(710), 제1 카메라 센서(720), 메인 커넥터(730), 광학 장치(740), 및 배터리(750)를 포함할 수 있다. 광학 장치(740)는 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 제2 카메라 센서(740d) 등을 포함할 수 있다.
메인 프로세서(710)는 표시 장치(1)의 모든 기능을 제어하는 회로 신호를 출력하는 역할을 할 수 있다. 예를 들어, 메인 프로세서(710)는 제1 카메라 센서(720), 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)로부터 입력되는 센서 신호들에 따라 표시 장치(1)를 제어할 수 있다.
제1 카메라 센서(720)는 메인 회로 보드(700)의 상면과 저면 모두에 배치되고, 메인 프로세서(710)는 메인 회로 보드(700)의 상면에 배치되며, 메인 커넥터(730)는 메인 회로 보드(700)의 저면에 배치될 수 있다. 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)는 메인 회로 보드(700)의 상면에 배치될 수 있다.
제1 카메라 센서(720)는 이미지 센서에 의해 얻어지는 표시 장치(1)의 제3 방향(DR3) 타측의 정지 영상 또는 동영상 등과 같은 제1 이미지 데이터를 처리하여 메인 프로세서(710)로 출력하는 역할을 할 수 있다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 후술하는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 저면으로 노출될 수 있으며, 그러므로 표시 장치(1)의 하부에 배치된 사물이나 배경을 촬영할 수 있다. 제1 카메라 센서(720)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제1 카메라 센서(720)는 제2 카메라 홀(CMH2)에 의해 하부 커버(900)의 저면으로 노출될 수 있으며, 그러므로 표시 장치(1)의 하부에 배치된 사물이나 배경을 촬영할 수 있다.
근접 센서(740a)는 물체가 표시 장치(1)의 상면에 근접하게 위치하는지를 감지하는 역할을 할 수 있다. 근접 센서(740a)는 광을 출력하는 광원과 물체에 의해 반사된 광을 수신하는 광 수신부를 포함할 수 있다. 근접 센서(740a)는 물체에 의해 반사된 광량에 따라 표시 장치(1)의 상면에 근접하게 위치하는 물체가 존재하는지를 판단할 수 있다. 근접 센서(740a)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상면에 근접하게 위치하는 물체가 존재하는지를 용이하게 센싱할 수 있다.
조도 센서(740b)는 표시 장치(1)의 상면의 밝기를 감지하는 역할을 할 수 있다. 조도 센서(740b)는 입사되는 광의 밝기에 따라 저항 값이 변하는 저항을 포함할 수 있다. 조도 센서(740b)는 저항의 저항 값에 따라 표시 장치(1)의 상면의 밝기를 판단할 수 있다. 조도 센서(740b)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상면의 밝기를 용이하게 센싱할 수 있다.
홍채 센서(740c)는 사용자의 홍채를 촬영한 이미지가 메모리에 미리 저장된 홍채 이미지와 동일한지를 감지하기 위한 센서이다. 홍채 센서(740c)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상부에 배치된 사용자의 홍채를 용이하게 촬영할 수 있다.
제2 카메라 센서(740d)는 이미지 센서에 의해 얻어지는 표시 장치(1)의 제3 방향(DR3) 일측의 정지 영상 또는 동영상 등과 같은 제2이미지 데이터를 처리하여 메인 프로세서(710)로 출력하는 역할을 할 수 있다. 제2 카메라 센서(740d)는 CMOS 이미지 센서 또는 CCD 센서일 수 있다. 제2 카메라 센서(740d)의 서브 화소 수는 제1 카메라 센서(720)의 서브 화소 수보다 적을 수 있으며, 제2 카메라 센서(740d)의 크기는 제1 카메라 센서(720)의 크기보다 작을 수 있다. 제2 카메라 센서(740d)는 제3 방향(DR3)에서 광 투과 홀(SH), 표시 패널(300)의 제1 서브 표시 영역(SDAa)에 중첩하게 배치되므로, 표시 장치(1)의 상부에 배치된 사물이나 배경을 촬영할 수 있다.
도 2에서는 제1 서브 표시 영역(SDAa)이 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 제2 카메라 센서(740d) 모두와 중첩하는 것을 예시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 제1 서브 표시 영역(SDAa)의 개수는 광학 장치(740)의 개수에 의존할 수 있다. 이 경우, 복수의 제1 서브 표시 영역(SDAa)은 근접 센서(740a), 조도 센서(740b), 홍채 센서(740c), 및 제2 카메라 센서(740d)와 각각 일대일로 대응되게 배치될 수도 있다. 이하에서는 설명의 편의를 위해 광학 장치(740)가 제2 카메라 센서(740d)인 것을 중심으로 설명하도록 한다.
메인 커넥터(730)에는 브라켓(500)의 케이블 홀(CAH)을 통과한 케이블(314)이 연결될 수 있다. 이로 인해, 메인 회로 보드(700)는 표시 회로 보드(310)에 전기적으로 연결될 수 있다.
배터리(750)는 표시 장치(1)에 전원을 공급하는 역할을 할 수 있다. 배터리(750)는 브라켓(500)의 배터리 홀(BH)에 중첩할 수 있다.
하부 커버(900)는 표시 장치(1) 저면의 외관을 형성하는 역할을 할 수 있다. 하부 커버(900)는 메인 회로 보드(700)와 배터리(750)의 하부에 배치될 수 있다. 하부 커버(900)는 브라켓(500)과 체결되어 고정될 수 있다. 하부 커버(900)는 플라스틱, 금속, 또는 플라스틱과 금속을 모두 포함할 수 있다.
하부 커버(900)에는 제1 카메라 센서(720)의 저면이 노출되는 제2 카메라 홀(CMH2)이 형성될 수 있다.
상술한 바와 같이 광학 장치(740)는 광이 투과되는 광 투과부(TPA)가 포함되어, 광 투과도가 상대적으로 높은 제1 서브 표시 영역(SDAa)에 중첩 배치됨에 따라, 광학 장치(740)는 표시 패널(300)과 중첩함에도 제1 서브 표시 영역(SDAa)을 통해 표시 장치(1)의 상면에서 입사되는 광을 용이하게 감지할 수 있다.
그런데, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 표시 패널(300)의 적층 구조가 부위마다 다른 경우, 투과된 광에 경로차가 생겨 회절 현상이 발생할 수 있다. 이 경우, 광학 장치(740)에 의해 감지되는 이미지가 일그러지는 등의 불량이 발생할 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 발생하는 빛의 회절 현상을 방지할 필요가 있다. 이하에서는 빛의 회절 현상을 방지하기 위한 표시 패널(300)의 구조에 대해 자세히 설명하도록 한다.
도 4는 표시 패널의 구조를 설명하기 위한 평면도이다. 도 5는 서브 화소의 회로 구조를 설명하기 위한 회로도이다. 도 6은 메인 표시 영역에서의 서브 화소의 개략적인 배치를 설명하기 위한 평면도이다. 도 7은 서브 표시 영역에서의 서브 화소의 개략적인 배치를 설명하기 위한 평면도이다.
도 4를 참조하면, 표시 패널(300)은 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb), 및 비표시 영역(NDA)을 포함할 수 있다. 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb), 및 비표시 영역(NDA)에 대한 설명은 상술한 바와 같으므로 이하에서는 이에 대한 자세한 설명은 생략하도록 한다.
도 5를 참조하면, 표시 패널(300)의 표시 영역(DA)에 배치되는 서브 화소들은 제k-1 스캔 배선(Sk-1), 제k 스캔 배선(Sk) 및 제j 데이터 배선(Dj)에 접속될 수 있다. k 및 j는 1 이상의 자연수 일 수 있다. 또한, 서브 화소는 제1 구동 전압이 공급되는 제1 구동 전압 배선(VDDL), 초기화 전압이 공급되는 초기화 전압 배선(VIL), 및 제1 구동 전압보다 낮은 전압 값을 갖는 제2 구동 전압이 공급되는 제2 구동 전압 배선(VSSL)에 접속될 수 있다. 표시 영역(DA)에 배치되는 서브 화소들은 메인 표시 영역(MDA)에 배치되는 제1 서브 화소(SPX1), 제1 서브 영역에 배치되는 제2 서브 화소(SPX2)로 구분될 수 있다.
서브 화소는 복수의 박막 트랜지스터를 포함하는 트랜지스터부 및 발광 소자(LEL)를 포함한다. 상기 트랜지스터부는 구동 박막 트랜지스터(DT) 및 스위칭 박막 트랜지스터(SW)를 포함한다. 구동 박막 트랜지스터(DT)는 상기 제1 구동 전압 또는 상기 제2 구동 전압을 제공받아 발광 소자(LEL)에 구동 전류를 공급하고, 스위칭 박막 트랜지스터(SW)는 구동 박막 트랜지스터(DT)에 데이터 신호를 전달할 수 있다.
트랜지스터부는 구동 박막 트랜지스터(DT)로서 제1 박막 트랜지스터(ST1)를 포함하고, 스위칭 박막 트랜지스터(SW)들로서 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)를 포함할 수 있다. 다시 말해, 트랜지스터부는 복수의 박막 트랜지스터, 즉 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6) 및 제7 박막 트랜지스터(ST7)를 포함하는 개념일 수 있다. 또한, 트랜지스터부는 배치되는 위치에 따라 제1 트랜지스터부(TRA1) 또는 제2 트랜지스터부(TRA2)으로 구분될 수 있다. 구체적으로, 메인 표시 영역(MDA)에 배치되는 트랜지스터부는 제1 트랜지스터부(TRA1)이고, 제2 서브 표시 영역(SDAb)에 배치되는 트랜지스터부는 제2 트랜지스터부(TRA2)일 수 있다.
발광 소자(LEL)는 제1 전극, 제2 전극 및 발광층을 포함할 수 있다. 또한, 발광 소자는 배치되는 위치에 따라 제1 발광 소자(LEL1) 또는 제2 발광 소자(LEL2)로 구분될 수 있다. 구체적으로, 메인 표시 영역(MDA)에 배치되는 발광 소자는 제1 발광 소자(LEL1)이고, 제1 서브 표시 영역(SDAa)에 배치되는 발광 소자는 제2 발광 소자(LEL2)일 수 있다. 한편, 발광 소자의 발광층은 후술하는 화소 정의막(PDL)에 의해 발광 영역이 정의될 수 있다. 이에 따라 제1 발광 소자(LEL1)의 발광 영역은 제1 발광 영역(EMA1)이고(도 6 및 도 7 참조), 제2 발광 소자(LEL2)의 발광 영역은 제2 발광 영역(EMA2)일 수 있다(도 7 참조).
제1 서브 화소(SPX1)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에 배치되는 제1 트랜지스터부(TRA1) 및 제1 트랜지스터부(TRA1) 상에 배치되는 제1 발광 소자(LEL1)를 포함하고(도 6, 도 7 참조), 제2 서브 화소(SPX2)는 제2 서브 표시 영역(SDAb)에 배치되는 제2 트랜지스터부(TRA2) 및 제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)를 포함할 수 있다(도 7참조). 이 경우, 제1 트랜지스터부(TRA1) 및 제2 트랜지스터부(TRA2)은 각각 상술한 제1 박막 트랜지스터(ST1) 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)를 포함할 수 있다.
제1 박막 트랜지스터(ST1)는 제1 게이트 전극, 제1 반도체 활성 영역, 제1 전극, 제2 전극 등을 포함할 수 있다. 제1 박막 트랜지스터(ST1)는 상기 제1 게이트 전극에 인가되는 데이터 전압에 따라 상기 제1 전극과 상기 제2 전극 사이에 흐르는 드레인-소스간 전류를 제어한다. 제1 박막 트랜지스터(ST1)의 채널을 통해 흐르는 구동 전류는 수학식 3과 같이 제1 박막 트랜지스터(ST1)의 상기 제1 게이트 전극과 상기 제1 전극 간의 전압과 문턱 전압 간의 차이의 제곱에 비례한다.
Figure pat00001
수학식 1에서, k`는 제1 박막 트랜지스터(ST1)의 구조와 물리적 특성에 의해 결정되는 비례 계수, Vgs는 제1 박막 트랜지스터(ST1)의 게이트-소스간 전압, Vth는 제1 박막 트랜지스터(ST1)의 문턱전압, Ids는 구동 전류를 의미한다.
발광 소자(LEL)는 구동 전류에 따라 발광하는 역할을 할 수 있다. 발광 소자(LEL)의 발광량은 구동 전류에 비례할 수 있다. 발광 소자(LEL)는 제1 전극, 제2 전극 및 상기 제1 전극과 상기 제2 전극 사이에 배치된 발광층을 포함할 수 있다. 상기 제1 전극은 애노드 전극이고, 상기 제2 전극은 캐소드 전극일 수 있다. 발광 소자(LEL)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에 배치되는 제1 발광 소자(LEL1)와 제1 서브 표시 영역(SDAa)에 배치되는 제2 발광 소자(LEL2)를 포함할 수 있다.
발광 소자(LEL)의 상기 제1 전극은 후술하는 제7 박막 트랜지스터(ST7)의 제1 전극과 제5 박막 트랜지스터(ST5)의 제2 전극에 접속되며, 상기 제2 전극은 제2 구동 전압 배선(VSSL)에 접속될 수 있다.
제2 박막 트랜지스터(ST2)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극을 접속시킨다. 즉, 제2 박막 트랜지스터(ST2)가 턴-온 되는 경우, 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제2 전극이 접속되므로, 제1 박막 트랜지스터(ST1)는 다이오드로 구동한다. 제2 박막 트랜지스터(ST2)는 제2 게이트 전극, 제2 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 상기 제2 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제2 박막 트랜지스터(ST2)의 상기 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극에 접속되며, 제2 박막 트랜지스터(ST2)의 상기 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속될 수 있다.
제3 박막 트랜지스터(ST3)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제j 데이터 배선(Dj)을 접속시킨다. 제3 박막 트랜지스터(ST3)는 제3 게이트 전극, 제3 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제3 박막 트랜지스터(ST3)의 상기 제3 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제3 박막 트랜지스터(ST3)의 상기 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속되며, 제3 박막 트랜지스터(ST3)의 상기 제2 전극은 제j 데이터 배선(Dj)에 접속될 수 있다.
제4 박막 트랜지스터(ST4)는 제k-1 스캔 배선(Sk-1)의 스캔 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 초기화 전압 배선(VIL)을 접속시킨다. 제1 박막 트랜지스터(ST1)의 제1 게이트 전극은 초기화 전압 배선(VIL)의 초기화 전압으로 방전될 수 있다. 제4 박막 트랜지스터(ST4)는 제4 게이트 전극, 제4 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제4 박막 트랜지스터(ST4)의 상기 제4 게이트 전극은 제k-1 스캔 배선(Sk-1)에 접속되고, 제4 박막 트랜지스터(ST4)의 상기 제1 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속되며, 제4 박막 트랜지스터(ST4)의 상기 제2 전극은 초기화 전압 배선(VIL)에 접속될 수 있다.
제5 박막 트랜지스터(ST5)는 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극 사이에 접속된다. 제5 박막 트랜지스터(ST5)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제2 전극과 발광 소자(LEL)의 제1 전극을 접속한다. 제5 박막 트랜지스터(ST5)는 제5 게이트 전극, 제5 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제5 박막 트랜지스터(ST5)의 상기 제5 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제5 박막 트랜지스터(ST5)의 상기 제1 전극은 제1 박막 트랜지스터(ST1)의 제2 전극에 접속되며, 제5 박막 트랜지스터(ST5)의 상기 제2 전극은 발광 소자(LEL)의 제1 전극에 접속된다.
제6 박막 트랜지스터(ST6)는 제k 발광 배선(Ek)의 발광 제어 신호에 의해 턴-온되어 제1 박막 트랜지스터(ST1)의 제1 전극과 제1 구동 전압 배선(VDDL)을 접속시킨다. 제6 박막 트랜지스터(ST6)는 제6 게이트 전극, 제6 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제6 박막 트랜지스터(ST6)의 상기 제6 게이트 전극은 제k 발광 배선(Ek)에 접속되고, 제6 박막 트랜지스터(ST6)의 상기 제1 전극은 제1 구동 전압 배선(VDDL)에 접속되며, 제6 박막 트랜지스터(ST6)의 상기 제2 전극은 제1 박막 트랜지스터(ST1)의 제1 전극에 접속된다. 제5 박막 트랜지스터(ST5)와 제6 박막 트랜지스터(ST6)가 모두 턴-온 되는 경우, 구동 전류는 발광 소자(LEL)에 공급될 수 있다.
제7 박막 트랜지스터(ST7)는 제k 스캔 배선(Sk)의 스캔 신호에 의해 턴-온되어 발광 소자(LEL)의 제1 전극과 초기화 전압 배선(VIL)을 접속시킨다. 발광 소자(LEL)의 제1 전극은 초기화 전압으로 방전될 수 있다. 제7 박막 트랜지스터(ST7)는 제7 게이트 전극, 제7 반도체 활성 영역, 제1 전극 및 제2 전극을 포함할 수 있다. 제7 박막 트랜지스터(ST7)의 상기 제7 게이트 전극은 제k 스캔 배선(Sk)에 접속되고, 제7 박막 트랜지스터(ST7)의 상기 제1 전극은 발광 소자(LEL)의 제1 전극에 접속되며, 제7 박막 트랜지스터(ST7)의 상기 제2 전극은 초기화 전압 배선(VIL)에 접속된다.
서브 화소는 커패시터(Cap)를 더 포함할 수 있다. 커패시터(Cap)는 제1 박막 트랜지스터(ST1)의 제1 게이트 전극과 제1 구동 전압 배선(VDDL) 사이에 형성된다. 커패시터(Cap)의 일 전극은 제1 박막 트랜지스터(ST1)의 제1 게이트 전극에 접속되고, 타 전극은 제1 구동 전압 배선(VDDL)에 접속될 수 있다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7) 각각의 제1 전극이 소스 전극인 경우, 제2 전극은 드레인 전극일 수 있다. 또는, 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7) 각각의 제1 전극이 드레인 전극인 경우, 제2 전극은 소스 전극일 수 있다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들은 상술한 바와 같이 각각 반도체 활성 영역을 포함할 수 있다. 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들은 다결정 실리콘으로 이루어진 반도체 활성 영역을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)의 반도체 활성 영역이 다결정 실리콘으로 이루어진 경우, 그를 형성하기 위한 공정은 저온 다결정 실리콘 공정일 수 있다. 또한, 도 5에서는 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터(ST2), 제3 박막 트랜지스터(ST3), 제4 박막 트랜지스터(ST4), 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터(ST6), 제7 박막 트랜지스터(ST7)들이 모두 p형 박막 트랜지스터로 형성된 것을 중심으로 설명하였으나, 이에 한정되지 않으며, 일부 또는 전부는 n형 박막 트랜지스터로 형성될 수도 있다.
도 6 및 도 7을 참조하면, 일 실시예에 따른 표시 패널(300)은 복수의 서브 화소를 포함할 수 있다. 서브 화소는 상술한 바와 같이 배치된 위치에 따라 제1 서브 화소(SPX1)와 제2 서브 화소(SPX2)로 구분될 수 있다. 다시 말해, 제1 서브 화소(SPX1)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에 배치될 수 있고, 제2 서브 화소(SPX2)는 서브 표시 영역에 배치될 수 있다.
제1 서브 화소(SPX1)는 제1 트랜지스터부(TRA1) 및 제1 발광 소자(LEL1)를 포함할 수 있다. 제1 발광 소자(LEL1)는 제1 트랜지스터부(TRA1)과 중첩 배치될 수 있다. 다시 말해, 제1 발광 소자(LEL1)는 제1 트랜지스터부(TRA1) 상에 배치될 수 있다.
제1 발광 소자(LEL1)는 후술하는 화소 정의막(PDL)에 의해 빛을 발광하는 제1 발광 영역(EMA1)이 정의될 수 있다. 제1 발광 영역(EMA1)은 서로 다른 색을 방출하는 제1_1 발광 영역(EMA1_R), 제1_2 발광 영역(EMA1_G) 및 제1_3 발광 영역(EMA1_B)으로 구분될 수 있다. 몇몇 실시예에서, 제1_1 발광 영역(EMA1_R)은 적색 광을 방출하고, 제1_2 발광 영역(EMA1_G)은 녹색 광을 방출하며, 제1_3 발광 영역(EMA1_B)은 청색 광을 방출할 수 있으나, 이에 제한되는 것은 아니다.
이에 따라, 제1 서브 화소(SPX1)는 제1 발광 영역(EMA1)이 방출하는 색에 따라 적색 광을 배출할 수도, 녹색 광을 배출할 수도, 청색 광을 배출할 수도 있다. 이 경우 제1_1 발광 영역(EMA1_R)을 포함하는 제1 서브 화소(SPX1)는 적색 광을 방출하고, 제1_2 발광 영역(EMA1_G)을 포함하는 제1 서브 화소(SPX1)는 녹색 광을 방출하며, 제1_3 발광 영역(EMA1_B)을 포함하는 제1 서브 화소(SPX1)는 청색 광을 방출할 것이다.
복수의 제1 서브 화소(SPX1)는 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에서 서로 인접하여 배치될 수 있다. 몇몇 실시예에서, 메인 표시 영역(MDA) 및 제2 서브 표시 영역(SDAb)에서 복수의 제1 서브 화소(SPX1) 중 적색 광을 방출하는 제1 서브 화소(SPX1), 녹색 광을 방출하는 제1 서브 화소(SPX1) 청색 광을 방출하는 제1 서브 화소(SPX1) 및 녹색 광을 방출하는 제1 서브 화소(SPX1)가 제2 방향(DR2)으로 나란히 배치되어 반복되는 구조를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 서브 화소(SPX2)는 제2 트랜지스터부(TRA2) 및 제2 발광 소자(LEL2)를 포함할 수 있다. 제2 발광 소자(LEL2)는 제2 트랜지스터부(TRA2)과 비중첩 할 수 있다. 다시 말해, 제2 발광 소자(LEL2)는 제1 서브 표시 영역(SDAa)에만 배치되고, 제2 트랜지스터부(TRA2)은 제2 서브 표시 영역(SDAb)에만 배치되어 제2 발광 소자(LEL2)와 제2 트랜지스터부(TRA2)은 서로 중첩되지 않을 수 있다. 즉, 제1 서브 표시 영역(SDAa)에는 제2 발광 소자(LEL2)만이 배치되고, 제2 서브 표시 영역(SDAb)에는 제2 발광 소자(LEL2)를 제외한 제1 발광 소자(LEL1), 제1 트랜지스터부(TRA1) 및 제2 트랜지스터부(TRA2)이 배치되며 메인 표시 영역(MDA)에는 제1 발광 소자(LEL1) 및 제1 트랜지스터부(TRA1)만이 배치될 수 있다. 제2 발광 소자(LEL2)는 제1 발광 소자(LEL1)에 비해 상대적으로 큰 간격을 가지고 배치될 수 있다. 이에 따라, 메인 표시 영역(MDA)에서의 화소 밀도는 제1 서브 표시 영역(SDAa)에서의 화소 밀도보다 상대적으로 더 높을 수 있다. 한편, 제2 발광 소자(LEL2)와 제2 트랜지스터부(TRA2)은 후술하는 투명 산화물층(100)의 전도성부(130)(도 9 참조)에 의해 전기적으로 연결될 수 있다.
제2 서브 화소(SPX2) 역시 후술하는 화소 정의막(PDL)에 의해 빛을 발광하는 제2 발광 영역(EMA2)이 정의될 수 있다. 제2 발광 영역(EMA2)은 서로 다른 색을 방출하는 제2_1 발광 영역(EMA2_R), 제2_2 발광 영역(EMA2_G) 및 제2_3 발광 영역(EMA2_B)으로 구분될 수 있다. 몇몇 실시예에서, 제2_1 발광 영역(EMA2_R)은 적색 광을 방출하고, 제2_2 발광 영역(EMA2_G)은 녹색 광을 방출하며, 제2_3 발광 영역(EMA2_B)은 청색 광을 방출할 수 있으나, 이에 제한되는 것은 아니다.
이에 따라, 제2 서브 화소(SPX2)는 제1 발광 영역(EMA1)이 방출하는 색에 따라 적색 광을 배출할 수도, 녹색 광을 배출할 수도, 청색 광을 배출할 수도 있다. 이 경우 제2_1 발광 영역(EMA2_R)을 포함하는 제1 서브 화소(SPX1)는 적색 광을 방출하고, 제2_2 발광 영역(EMA2_G)을 포함하는 제1 서브 화소(SPX1)는 녹색 광을 방출하며, 제2_3 발광 영역(EMA2_B)을 포함하는 제2 서브 화소(SPX2)는 청색 광을 방출할 것이다.
복수의 제2 서브 화소(SPX2) 각각의 제2 발광 영역(EMA2)은 제1 서브 표시 영역(SDAa)에서 광 투과부(TPA)를 사이에 두고 서로 이격될 수 있다. 이 경우, 제1 서브 표시 영역(SDAa)은 제2 발광 소자(LEL2)가 배치되는 제2 발광 영역(EMA2) 및 재2 발광 영역 이외의 영역인 광 투과부(TPA)를 포함할 수 있다. 몇몇 실시예에서, 제1 서브 표시 영역(SDAa)에서 복수의 제2 서브 화소(SPX2) 중 적색 광을 방출하는 제2 서브 화소(SPX2), 녹색 광을 방출하는 제2 서브 화소(SPX2) 및 청색 광을 방출하는 제2 서브 화소(SPX2)는 광 투과부(TPA)를 사이에 두고 복수의 제1 서브 화소(SPX1) 각각 보다 더 큰 폭으로 이격될 수 있으나, 이에 제한되는 것은 아니다. 이에 따라 제1 서브 표시 영역(SDAa)의 화소 밀도는 메인 표시 영역(MDA)의 화소 밀도보다 더 낮을 수 있다.
제1 서브 표시 영역(SDAa)에는 후술할 투명 산화물층(100)이 전체적으로 배치될 수 있다. 다시 말해 제1 서브 표시 영역(SDAa)은 투명 산화물층(100)에 의해 완전히 커버될 수 있다. 투명 산화물층(100)은 제1 서브 표시 영역(SDAa) 내에서 전도성을 갖는 전도성부(130)와 전도성을 갖지 않는 비전도성부(110)를 포함할 수 있다. 투명 산화물층(100)의 전도성부(130)는 제2 트랜지스터부(TRA2)와 제2 발광 소자(LEL2)를 연결하는 배선 역할을 할 수 있다. 투명 산화물층(100)의 전도성부(130)는 후술하는 제조 방법 중 투명 산화물 물질층(100`, 도 17 및 도 18 참조)의 일부가 플라즈마 처리된 결과물로서, 제1 서브 표시 영역(SDAa)에서 패턴을 이루어 형성될 수 있다. 다시 말해, 도 7에 도시된 바와 같이 투명 산화물층(100)의 전도성부(130)는 제1 서브 표시 영역(SDAa)에서 투명 산화물층(100) 중 배선 영역으로서 기능하기 위한 일 부분만이 패턴화된 것이고, 비전도성부(110)은 패턴화되지 않은 것일 수 있다. 이에 따라, 투명 산화물층(100)의 비전도성부(110)가 차지하는 점유 면적은 전도성부(130)가 차지하는 점유 면적보다 더 클 수 있다.
상기와 같은 구성에 의해 제1 서브 표시 영역(SDAa)을 투과하는 빛은 경로차를 가지지 않을 수 있다. 이에 대한 자세한 설명은 후술하도록 한다. 이하에서는 표시 패널(300)의 적층 구조에 대해 자세히 설명하도록 한다.
도 8은 메인 표시 영역에 배치된 제1 서브 화소의 개략적인 단면을 도시한 단면도이다. 도 9는 서브 표시 영역에 배치된 제2 서브 화소의 개략적인 단면을 도시한 단면도이다. 도 10은 제1 서브 표시 영역에 배치된 제2 발광 소자의 개략적인 단면을 도시한 단면도이다. 도 11은 제1 서브 표시 영역의 투광 영역에서의 개략적인 구조를 설명하기 위한 단면도이다.
도 8을 참조하면, 일 실시예에 따른 표시 패널(300)은 메인 표시 영역(MDA)에서 기판(SUB), 버퍼층(BF), 반도체층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1), 제1 비아 절연층(VIA1), 제2 금속 도전층(SD2), 제2 비아 절연층(VIA2), 화소 정의막(PDL), 제1 발광 소자(LEL1)가 제3 방향(DR3)을 따라 순차적으로 적층된 구조일 수 있다. 설명의 편의를 위해 도 8 에서는 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1)와 제5 박막 트랜지스터(ST5)만을 도시하였다. 또한, 도 8은 도 6의 X1-X1`선을 따라 자른 단면을 개략적으로 도시한 단면으로서, 제1 발광 소자(LEL1)는 도 8에서 적색 광을 발광하는 제1_1 발광 소자(LEL1_R)일 수 있고, 제1 발광층(EML1)은 적색 광을 발광하는 제1_1 발광층(EML1_R)일 수 있으며, 제1 발광 영역(EMA1)은 적색 광을 발광하는 제1_1 발광 영역(EMA1_R)일 수 있다.
한편, 표시 패널(300)의 메인 표시 영역(MDA), 제1 서브 표시 영역(SDAa), 제2 서브 표시 영역(SDAb)은 후술하는 표시 패널(300)의 각 구성에도 동일하게 적용될 수 있다. 예를 들어, 표시 패널(300)의 메인 표시 영역(MDA)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 메인 표시 영역(MDA)이 되고, 표시 패널(300)의 제1 서브 표시 영역(SDAa)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 제1 서브 표시 영역(SDAa)이 되며, 표시 패널(300)의 제2 서브 표시 영역(SDAb)과 제3 방향(DR3)으로 중첩하는 기판(SUB)의 일 부분은 기판(SUB)의 제2 서브 표시 영역(SDAb)이 될 수 있다.
기판(SUB)은 표시 패널(300)의 기저를 이루는 역할을 할 수 있다. 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)인 경우, 기판(SUB)은 폴리이미드를 포함할 수 있으나, 이에 제한되는 것은 아니다. 또한, 기판(SUB)이 강성을 가지는 리지드 기판(SUB)인 경우, 기판(SUB)은 유리를 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 기판(SUB)이 유연성을 가지는 플랙시블 기판(SUB)으로서, 폴리이미드를 포함하는 경우를 중심으로 설명한다.
버퍼층(BF)은 기판(SUB)으로부터 금속 원자들이나 불순물들이 반도체층(ACTL)으로 확산되는 현상을 방지하는 역할을 할 수 있다. 버퍼층(BF)은 기판(SUB) 상에 전체적으로 배치될 수 있다. 버퍼층(BF)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
반도체층(ACTL)은 메인 표시 영역(MDA)에서, 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터, 및 제7 박막 트랜지스터의 반도체 활성 영역을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제1 박막 트랜지스터(TR1)의 제1 박막 트랜지스터(ST1)는 제1 반도체 활성 영역(ACT1)을 포함하고, 제5 박막 트랜지스터(ST5)는 제5 반도체 활성 영역(ACT5)을 포함할 수 있다.
제1 반도체 활성 영역은(ACT1)은 후술할 제1 게이트 전극(G1)과 중첩하는 제1 채널 영역, 상기 제1 채널 영역의 일측에 위치한 제1 드레인 영역 및 상기 제1 채널 영역의 타측에 위치한 제1 소스 영역을 포함하며, 제5 반도체 활성 영역(ACT5)은 후술할 제5 게이트 전극(G5)과 중첩하는 제5 채널 영역, 상기 제5 채널 영역의 일측에 위치한 제5 드레인 영역 및 상기 제5 채널 영역의 타측에 위치한 제5 소스 영역을 포함할 수 있다.
반도체층(ACTL)은 버퍼층(BF)의 일면 바로 위에 위치할 수 있다. 즉, 반도체층(ACTL)은 버퍼층(BF)의 일면과 직접 접촉할 수 있다. 반도체층(ACTL)은 버퍼층(BF) 상에 선택적으로 패터닝 되어 배치될 수 있다. 몇몇 실시예에서, 반도체층(ACTL)은 다결정 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 반도체층(ACTL)은 비정질 실리콘 또는 산화물 반도체 등을 포함할 수 있다.
제1 게이트 절연층(GI1)은 반도체층(ACTL)과 후술할 제1 금속 도전층(SD1)을 절연시키는 역할을 할 수 있다. 제1 게이트 절연층(GI1)은 반도체층(ACTL)이 배치된 버퍼층(BF) 상에 배치되어 반도체층(ACTL)을 덮을 수 있다. 제1 게이트 절연층(GI1)은 반도체층(ACTL)의 프로파일을 따라 배치될 수 있다. 몇몇 실시예에서, 제1 게이트 절연층(GI1)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제1 금속 도전층(SD1)은 제1 게이트 절연층(GI1) 상에 배치될 수 있다. 제1 금속 도전층(SD1)은 제1 게이트 절연층(GI1)의 일면 바로 위에 위치할 수 있다. 즉, 제1 금속 도전층(SD1)은 제1 게이트 절연층(GI1)의 일면과 직접 접촉할 수 있다.
제1 게이트 도전층(GAT1)은 메인 표시 영역(MDA)에 배치되는 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터, 제7 박막 트랜지스터의 게이트 전극을 포함할 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 도 8에 도시된 바와 같이 제1 박막 트랜지스터(ST1)의 제1 게이트 전극(G1), 제5 박막 트랜지스터(ST5)의 제5 게이트 전극(G5)을 포함할 수 있다. 상술한 바와 같이 제1 게이트 전극(G1) 및 제5 게이트 전극(G5)은 각각 제1 반도체 활성 영역(ACT1)의 제1 채널 영역, 제5 반도체 활성 영역(ACT5)의 제5 채널 영역과 제3 방향(DR3)으로 중첩할 수 있다.
제1 게이트 도전층(GAT1)은 금속을 포함할 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)과 후술할 제2 게이트 도전층(GAT2)을 절연시키는 역할을 할 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)이 배치된 제1 게이트 절연층(GI1) 상에 배치되어 제1 게이트 도전층(GAT1)을 덮을 수 있다. 제2 게이트 절연층(GI2)은 제1 게이트 도전층(GAT1)의 프로파일을 따라 실질적으로 동일한 두께로 배치될 수 있다. 몇몇 실시예에서 제2 게이트 절연층(GI2)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2)의 일면 바로 위에 위치할 수 있다. 즉, 제2 게이트 도전층(GAT2)은 제2 게이트 절연층(GI2)의 일면과 직접 접촉할 수 있다.
제2 게이트 도전층(GAT2)은 표시 영역(DA)(DA)에 배치되는 제1 커패시터 전극을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이 제2 게이트 도전층(GAT2)은 제1 박막 트랜지스터(TR1)의 제1 커패시터 전극(CAP1)을 포함할 수 있다. 제1 커패시터 전극(CAP1)에는 제1 구동 전압 배선(VDDL, 도 5 참조)에 인가되는 것과 같은 전압이 인가될 수 있다. 제1 커패시터 전극(CAP1)은 제1 게이트 전극(G1)과 제2 게이트 절연층(GI2)과 함께 커패시터(Cap, 도 5참조)를 형성할 수 있다. 제1 커패시터 전극(CAP1)은 제1 게이트 전극(G1)과 제3 방향(DR3)으로 중첩할 수 있다.
제2 게이트 도전층(GAT2)은 금속을 포함할 수 있다. 예를 들어, 제2 게이트 도전층(GAT2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다.
층간 절연층(ILD)은 제2 게이트 도전층(GAT2)과 후술할 제1 금속 도전층(SD1)을 절연시키는 역할을 할 수 있다. 층간 절연층(ILD)은 제2 게이트 도전층(GAT2)이 형성된 제2 게이트 절연층(GI2) 상에 배치될 수 있다. 층간 절연층(ILD)은 무기 절연 물질(SiOxNy)을 포함할 수 있다.
제1 금속 도전층(SD1)은 층간 절연층(ILD) 상에 배치될 수 있다. 제1 금속 도전층(SD1)은 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터, 제7 박막 트랜지스터의 소스 전극 및 드레인 전극을 포함할 수 있다. 예를 들어, 제1 금속 도전층(SD1)은 도 12에 도시된 바와 같이 제5 박막 트랜지스터의 제5 소스 전극(S5) 및 제5 드레인 전극(D5)을 포함할 수 있다.
제1 금속 도전층(SD1)이 배치되어 층간 절연층(ILD) 상에 소스 전극 및 드레인 전극이 형성되면, 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터, 제7 박막 트랜지스터가 정의될 수 있다. 제5 소스 전극(S5) 및 제5 드레인 전극(D5)은 제1 층간 절연층(ILD), 제2 게이트 절연층(GI2) 및 제1 게이트 절연층(GI1)을 관통하여 형성되는 컨택홀을 통해 각각 제5 반도체 패턴의 제5 소스/드레인 영역과 전기적으로 연결될 수 있다.
제1 금속 도전층(SD1)은 금속을 포함할 수 있다. 예를 들어, 제1 금속 도전층(SD1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제1 금속 도전층(SD1)은 다층 구조를 가질 수 있는데, 예컨대 제1 금속 도전층(SD1)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제1 비아 절연층(VIA1)은 제1 금속 도전층(SD1)과 후술할 제2 금속 도전층(SD2)을 부분적으로 절연시키고, 제1 트랜지스터부(TRA1)의 소자에 의해 발생한 단차를 평탄화 시키는 역할을 할 수 있다. 제1 비아 절연층(VIA1)은 제1 금속 도전층(SD1)이 형성된 층간 절연층(ILD) 상에 배치될 수 있다. 제1 비아 절연층(VIA1)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다.
제2 금속 도전층(SD2)은 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 금속 도전층(SD2)은 제1 트랜지스터부(TRA1)의 제1 박막 트랜지스터(ST1), 제2 박막 트랜지스터, 제3 박막 트랜지스터, 제4 박막 트랜지스터, 제5 박막 트랜지스터(ST5), 제6 박막 트랜지스터, 및 제7 박막 트랜지스터의 소스 전극 또는 드레인 전극과 전기적으로 연결되는 연결 전극과 초기화 전압 배선 등을 포함할 수 있다. 예를 들어 제2 금속 도전층(SD2)은 도 12에 도시된 바와 같이, 제5 드레인 전극(D5)과 전기적으로 연결되는 제5 연결 전극(CNE5)을 포함할 수 있다. 제5 연결 전극(CNE5)은 제1 비아 절연층(VIA1)을 관통하여 형성되는 컨택홀을 통해 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
제2 금속 도전층(SD2)은 금속을 포함할 수 있다. 예를 들어, 제2 금속 도전층(SD2)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘 (Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 칼슘(Ca), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 가운데 선택된 하나 이상의 금속을 포함할 수 있다. 몇몇 실시예에서 제2 금속 도전층(SD2)은 다층 구조를 가질 수 있는데, 예컨대 제2 금속 도전층(SD2)은 Ti/Al의 2층 구조를 갖거나 Ti/Al/Ti의 3층 구조를 가질 수도 있다.
제2 비아 절연층(VIA2)은 메인 표시 영역(MDA)에서 제2 금속 도전층(SD2)이 형성된 제1 비아 절연층(VIA1) 상에 배치될 수 있다. 제2 비아 절연층(VIA2)은 아크릴계 수지, 폴리이미드계 수지, 폴리아미드계 수지 등의 유기 절연 물질을 사용하여 형성될 수 있다. 제2 비아 절연층(VIA2)의 제3 방향(DR3) 일측 면은 화소 정의막(PDL)이 배치되는 상면이고, 제3 방향(DR3) 타측 면은 제1 비아 절연층(VIA1)이 배치되는 저면일 수 있다.
제1 발광 소자(LEL1)는 애노드 전극(ANO), 제1 발광층(EML1) 및 캐소드 전극(CAT)을 포함하고, 제2 비아 절연층(VIA2) 상에 배치될 수 있다.
제1 발광 소자(LEL1)의 애노드 전극(ANO)은 도 8에 도시된 바와 같이 제2 비아 절연층(VIA2)을 관통하여 형성된 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결되어 제5 박막 트랜지스터(ST5)의 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다.
애노드 전극(ANO)이 배치된 제2 비아 절연층(VIA2) 상에 화소 정의막(PDL)이 배치될 수 있다. 화소 정의막(PDL)은 아크릴계 수지, 폴리이미드계 수지 등의 유기 물질을 사용하여 형성될 수 있다. 화소 정의막(PDL)은 애노드 전극을 부분적으로 노출시키는 개구를 형성할 수 있다. 상기 개구에 의해 제1 발광층(EML1)의 제1 발광 영역(EMA1)이 정의될 수 있다.
제1 발광층(EML1)은 애노드 전극(ANO) 및 화소 정의막(PDL) 상에 배치될 수 있다. 제1 발광층(EML1)이 유기물을 포함하는 유기 발광층인 경우, 제1 발광 소자(LEL1)는 유기 발광 다이오드이고, 제1 발광층(EML1)이 양자점 발광층을 포함하는 경우, 제1 발광 소자(LEL1)는 양자점 발광 소자이며, 제1 발광층(EML1)이 무기 반도체를 포함하는 경우, 제1 발광 소자(LEL1)는 무기 발광 소자일 수 있다. 또는, 제1 발광 소자(LEL1)는 초소형 발광 다이오드일 수 있다.
캐소드 전극(CAT)은 제1 발광층(EML1) 상에 배치될 수 있다. 캐소드 전극(CAT)은 제1 발광층(EML1)이 형성된 화소 정의막(PDL) 전체를 덮을 수 있다. 다시 말해, 캐소드 전극(CAT)은 제1 발광층(EML1)이 형성된 화소 정의막(PDL)의 프로파일을 따라 실질적으로 동일한 두께로 형성될 수 있다.
제1 발광 소자(LEL1) 상에는 박막 봉지층이 더 배치될 수 있다. 상기 박막 봉지층은 외부의 습기 및 산소가 제1 발광 소자(LEL1)로 침투하는 것을 막는 역할을 할 수 있다.
상기 박막 봉지층 상에는 터치 센서층이 더 배치될 수 있다. 상기 터치 센서층은 표시 장치(1)에 가해지는 터치 입력을 감지하는 역할을 할 수 있다. 상기 터치 센서층은 도전층과 절연층이 순차 적층된 구조를 가질 수 있다. 상기 터치 센서층의 도전층은 평면상 메쉬 타입의 형상을 가질 수 있다.
이하에서는 서브 표시 영역(SDA)에서의 표시 패널(300)의 구조를 자세히 설명하도록 한다.
도 9 및 도 10을 참조하면, 서브 표시 영역(SDA)에는 제2 서브 화소(SPX2)가 배치될 수 있다. 구체적으로 제2 서브 화소(SPX2)는 제2 발광 소자(LEL2) 및 제2 트랜지스터부(TRA2)을 포함하고, 제2 발광 소자(LEL2)는 제1 서브 표시 영역(SDAa)에만 배치되며, 제2 트랜지스터부(TRA2)은 제2 서브 표시 영역(SDAb)에만 배치되고, 제2 트랜지스터부(TRA2) 및 제2 발광 소자(LEL2)는 후술하는 투명 산화물층(100)의 전도성부(130)에 의해 전기적으로 연결될 수 있다. 다시 말해, 제2 서브 화소(SPX2)의 제2 발광 소자(LEL2)는 제1 서브 표시 영역(SDAa)과 중첩하고, 제2 서브 표시 영역(SDAb) 및 메인 표시 영역(MDA)과 비중첩하며, 제2 서브 화소(SPX2)의 제2 트랜지스터부(TRA2)은 제2 서브 표시 영역(SDAb)과 중첩하고, 제1 서브 표시 영역(SDAa) 및 메인 표시 영역(MDA)과 비중첩할 수 있다. 다시 말해, 제2 트랜지스터부(TRA2)와 제2 발광 소자(LEL2)는 제3 방향(DR3)으로 비중첩할 수 있다.
제2 서브 표시 영역(SDAb)은 제1 서브 화소(SPX1)가 배치되는 제1 영역과 제2 트랜지스터부(TRA2)가 배치되는 제2 영역을 포함할 수 있다. 제2 서브 표시 영역(SDAb) 중 제1 서브 화소(SPX1)가 배치되는 영역, 즉 상기 제1 영역(도 7 참조)은 상술한 메인 표시 영역(MDA)에서의 표시 패널(300) 구조와 동일하므로 이에 대한 설명은 생략하도록 한다. 몇몇 실시예에서, 상기 제2 영역은 상기 제1 영역의 제1 방향(DR1) 타측 끝단에 배치되어 제2 방향(DR2)으로 나란히 배열될 수 있으나, 이에 제한되는 것은 아니다. 예를 들어 상기 제2 영역은 상기 제1 영역의 제2 방향(DR2) 일측 끝단에 배치되어 제1 방향(DR1)으로 나란히 배열될 수도 있다.
제2 서브 표시 영역(SDAb) 중 제2 서브 화소(SPX2)의 제2 트랜지스터부(TRA2)이 배치되는 영역은 도 9에 도시된 바와 같이 기판(SUB), 버퍼층(BF), 반도체층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD), 제1 금속 도전층(SD1)과 투명 산화물층(100), 제1 비아 절연층(VIA1), 제2 금속 도전층(SD2), 제2 비아 절연층(VIA2), 화소 정의막(PDL), 및 캐소드 전극(CAT)이 제3 방향(DR3)을 따라 순차적으로 적층된 구조이고 이외의 구성은 메인 표시 영역(MDA)에서의 구조와 실질적으로 동일할 수 있다. 도 9는 도 7의 X2-X2` 선을 절단한 단면을 개략적으로 도시한 것이므로, 제1 서브 영역에 배치된 제2 발광 소자(LEL2)는 적색 광을 발광하는 제2_1 발광 소자(LEL2_R)이고, 제2 발광층(EML2)은 적색 광을 발광하는 제2_1 발광층이며, 제2 발광 영역(EMA2)은 적색 광을 발광하는 제2_1 발광 영역(EMA2_R)일 수 있다. 설명의 편의를 위해 도 9 에는 제2 트랜지스터부(TRA2)의 제1 트랜지스터(ST1)와 제5 트랜지스터(ST5)만을 도시하였다.
제1 박막 트랜지스터(TR1)와 제2 박막 트랜지스터(TR2)의 구조는 실질적으로 동일하므로 이에 대한 자세한 설명은 생략하도록 한다.
제2 서브 표시 영역(SDAb)의 제1 서브 표시 영역(SDAa)과의 경계 부근에서 층간 절연층(ILD) 상에는 투명 산화물층(100)이 추가로 배치될 수 있다. 투명 산화물층(100)은 제2 트랜지스터부(TRA2)과 제2 발광 소자(LEL2)를 전기적으로 연결하는 역할을 할 수 있다. 투명 산화물층(100)은 가시광선 영역에서 투명한 물질로서, 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide; IGZO) 등을 포함할 수 있다.
투명 산화물층(100)은 전도성을 가지는 전도성부(130)와 전도성을 가지지 않는 비전도성부(110)를 포함할 수 있다. 상술한 바와 같이 전도성부(130)는 투명 산화물층(100)의 일부가 플라즈마 처리되어 패턴화된 결과물일 수 있다. 도 9 및 도 10에 도시된 바와 같이 투명 산화물층(100)의 전도성부(130)에 의해 제2 트랜지스터부(TRA2)과 제2 발광 소자(LEL2)는 전기적으로 연결될 수 있다. 전도성부(130)는 제1 비아 절연층(VIA1)을 관통하는 컨택홀을 통해 제5 연결 전극(CNE5)과 전기적으로 연결될 수 있다. 제5 연결 전극(CNE5)은 제1 비아 절연층(VIA1)을 관통하는 또 다른 컨택홀을 통해 제5 드레인 전극(D5)과 전기적으로 연결될 수 있다. 이에 따라 전도성부(130)는 제5 연결 전극(CNE5)에 의해 제5 드레인 전극과 전기적으로 연결될 수 있다.
제2 서브 표시 영역(SDAb) 중 제2 서브 화소(SPX2)의 제2 트랜지스터부(TRA2)이 배치되는 영역에서는 제1 발광 소자(LEL1) 및 제2 발광 소자(LEL2)가 배치되지 않음에 따라, 제2 비아 절연층(VIA2) 상에는 별도의 소자가 배치되지 않고 화소 정의막(PDL)이 바로 배치될 수 있다.
제1 서브 표시 영역(SDAa)에서는 반도체층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD)이 생략된 구조를 가질 수 있으나, 이에 제한되는 것은 아니다. 이는, 제1 서브 표시 영역(SDAa)에 제1 트랜지스터부(TRA1)이나 제2 트랜지스터부(TRA2)이 배치되지 않고, 후술하는 표시 장치(1) 제조 공정에서 제1 서브 표시 영역(SDAa)에 형성된 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD)이 건식 식각(dry etching)된 결과일 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)에서는 기판(SUB), 버퍼층(BF), 버퍼층(BF) 상에 배치되어 버퍼층(BF)의 일면과 직접 접촉하는 투명 산화물층(100), 제5 연결 노드(CN5), 제1 비아 절연층(VIA1), 제2 비아 절연층(VIA2), 제2 발광 소자(LEL2)가 배치된 구조를 가질 수 있다.
제1 서브 표시 영역(SDAa)에서 제2 게이트 도전층(GAT2)은 제5 연결 노드(CN5)를 더 포함할 수 있다. 제5 연결 노드(CN5)는 투명 산화물층(100)의 전도성부(130)와 제2 비아 절연층(VIA2) 상에 배치된 제2 발광 소자(LEL2)의 애노드 전극을 전기적으로 연결시키는 역할을 한다. 구체적으로 제5 연결 노드(CN5)는 제1 비아 절연층(VIA1) 상에 배치되어 제1 비아 절연층(VIA1)으 관통하는 컨택홀을 통해 투명 산화물층(100)의 전도성부(130)와 제2 발광 소자(LEL2)의 애노드 전극을 전기적으로 연결시킬 수 있다.
제1 비아 절연층(VIA1)은 제1 서브 표시 영역(SDAa) 및 제2 서브 표시 영역(SDAb)에 연장될 수 있다. 이 경우, 제1 비아 절연층(VIA1)은 제1 서브 표시 영역(SDAa)에서 반도체층(ACTL), 제1 게이트 절연층(GI1), 제1 게이트 도전층(GAT1), 제2 게이트 절연층(GI2), 제2 게이트 도전층(GAT2), 층간 절연층(ILD)이 생략됨에 따라 발생하는 제2 서브 표시 영역(SDAb)과의 상대적인 단차를 보상할 수 있다. 다시 말해, 제1 비아 절연층(VIA1)의 제3 방향(DR3)의 폭(이하, '두께'라 지칭함)은 제2 서브 표시 영역(SDAb)보다 제1 서브 표시 영역(SDAa)에서 더 클 수 있다.
제1 서브 표시 영역(SDAa)에서 제2 발광 소자(LEL2)의 제2 발광 영역(EMA2)은 광 투과부(TPA)를 사이에 두고 서로 이격될 수 있다. 도 10은 도 7의 X3-X3`선을 따라 자른 단면을 개략적으로 도시한 것으로서, 도 10에 도시된 바와 같이 녹색 광을 방출하는 제2_2 발광 소자(LEL2_G)와 적색 광을 방출하는 제2_1 발광 소자(LEL2_R)는 제2 방향(DR2)으로 서로 이격될 수 있다. 구체적으로, 제2_2 발광 소자(LEL2_G)는 녹색 광을 방출하는 제2_2 발광층을 포함하고, 제2_2 발광층은 화소 정의막(PDL)의 개구에 의해 정해지는 제2_2 발광 영역(EMA2_G)을 형성하며, 제2_1 발광 소자(LEL2_R)는 적색 광을 방출하는 제2_1 발광층을 포함하고, 제2_1 발광층은 화소 정의막(PDL)의 개구에 의해 정해지는 제2_1 발광 영역(EMA2_R)을 형성하며, 제2_2 발광 영역(EMA2_G)과 제2_1 발광 영역(EMA2_R)은 서로 제2 방향(DR2)으로 이격될 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)에서 제2 발광 소자(LEL2) 하부에 제1 트랜지스터부(TRA1) 및 제2 트랜지스터부(TRA2)이 따로 배치되지 않고, 제2 발광 소자(LEL2)의 제2 발광 영역(EMA2)이 각각 이격되어 있으므로, 제2 발광 영역(EMA2)이 이격되는 이격 공간인 광 투과부(TPA)를 통해 외부 광이 기판(SUB) 하부에 배치되는 광학 장치(740)에 쉽게 도달할 수 있다. 외부 광이 광 투과부(TPA)를 투과하는 경우 광 투과부(TPA)에 배치되는 각 소자의 굴절률에 의해 외부 광의 경로가 차이가 생길 수 있으므로, 광 투과부(TPA)의 적층 구조를 일체화하여 광 투과부(TPA)의 굴절률을 일체화 할 필요가 있다.
도 11을 참조하면, 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)는 동일한 적층 구조를 가질 수 있다. 이는 투명 산화물층(100)이 제1 서브 표시 영역(SDAa)에 전체적으로 배치되고, 투명 산화물층(100) 중 배선 역할을 하는 일 부분 만이 전도성부(130)로서 패턴된 구성에 의한 것일 수 있다. 구체적으로, 전도성부(130)와 비전도성부(110)는 투명 산화물층(100)의 일 부분으로서 일체로 형성되어 서로 동일한 물질을 포함하고, 동일한 두께 및 동일한 굴절율(n130, n110)을 가질 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 표시 패널(300)은 부위에 관계없이 동일한 적층 구조를 가지므로, 제1 서브 표시 영역(SDAa)을 투과하는 빛은 경로차가 발생하지 않아 회절 현상을 방지할 수 있고, 광학 장치(740)가 감지하는 이미지가 더욱 선명해질 수 있다.
다시 말해, 제1 서브 표시 영역(SDAa)에서, 투명 산화물층(100)의 전도성부(130)의 제3 방향(DR3) 타측 면(이하 '저면'이라 지칭함)과 비전도성부(110)의 제3 방향(DR3) 타측 면(이하 '저면'이라 지칭함)은 버퍼층(BF)의 일면과 직접 접하고, 비전도성부(110)의 제3 방향(DR3) 일측 면(이하 '상면'이라 지칭함)과 전도성부(130)의 제3 방향(DR3) 일측면(이하 '상면'이라 지칭함)은 제1 비아 절연층(VIA1)과 직접 접할 수 있다.
또한, 전도성부(130)와 비전도성부(110)는 직접 접하고, 서로 동일한 물질로 이루어지며, 서로 동일한 두께를 가질 수 있다. 이에 따라, 전도성부(130)의 저면 및 비전도성부(110)의 저면은 제1 방향(DR1)과 제2 방향(DR2)으로 정의되는 적어도 일 평면상에 놓이고, 전도성부(130)의 상면 및 비전도성부(110)의 상면은 제1 방향(DR1)과 제2 방향(DR2)으로 정의되는 적어도 일 평면상에 놓일 수 있으며, 전도성부(130)와 비전도성부(110)은 서로 동일한 굴절률(n110, n130)을 가질 수 있다.
또한, 전도성부(130)와 비전도성부(110)는 제1 서브 표시 영역(SDAa)에서 반복 배치되어 제1 서브 표시 영역(SDAa)을 완전히 커버할 수 있다. 즉, 제1 서브 표시 영역(SDAa)에서 전도성부(130)와 비전도성부(110) 사이에는 이격 공간이 배치되지 않고, 제1 비아 절연층(VIA1)의 제3 방향(DR3) 타측 면과 버퍼층(BF)의 제3 방향(DR3) 일측 면을 완전히 덮을 수 있다.
상기와 같은 구성에 의해 제1 서브 표시 영역(SDAa)을 투과하는 빛은 경로차가 발생하지 않아 회절 현상을 방지할 수 있고, 이에 따라 광학 장치(740)가 감지하는 이미지가 더욱 선명해질 수 있다.
만약, 전도성부(130)와 비전도성부(110) 사이에 이격 공간이 배치되는 경우, 상기 이격 공간에서 버퍼층(BF)과 제1 비아 절연층(VIA1)이 직접 접하게되고, 이에 따라 전도성부(130) 및 비전도성부(110)을 지나는 빛의 경로와 상기 이격 공간을 지나는 빛의 경로는 차이가 있어, 빛의 회절 현상이 일어나고, 광학 장치(740)가 감지하는 이미지는 흐려질 수 있다.
이하에서는 일 실시예에 따른 표시 장치(1)의 제조 방법에 대해 자세히 설명하도록 한다.
도 12는 도 1의 실시예에 따른 표시 장치를 제조하는 제조 방법을 설명하기 위한 순서도이다. 도 13 내지 도 18은 도 1의 실시예에 따른 표시 장치를 제조하는 제조 방법을 설명하기 위한 공정별 단면도이다.
도 12를 참조하면, 일 실시예에 따른 표시 장치(1) 제조 방법은 박막 트랜지스터가 형성된 기판(SUB)을 준비하는 단계, 제1 서브 표시 영역(SDAa)과 중첩하는 절연막을 제거하는 단계, 투명 산화물 물질층(100`)을 성막하는 단계, 투명 산화물 물질층(100`)에 포토 레지스트(PR)를 형성하는 단계, 포토 레지스트(PR)를 가림막으로 하여 포토 레지스트(PR)에 의해 노출되는 투명 산화물 물질층(100`)의 일부를 플라즈마 처리하여 투명 산화물층(100)을 형성하는 단계 및 포토 레지스트(PR)를 제거하고, 발광 소자(LEL)를 배치하는 단계를 포함할 수 있다. 일 실시예에 따른 표시 장치(1) 제조 방법을 도 13 내지 도 19와 결부하여 순차적으로 설명하도록 한다.
도 13 및 도 14를 참조하면, 일 실시예에 따른 표시 장치(1) 제조 방법은 먼저 기판(SUB)의 제2 서브 표시 영역(SDAb)에 박막 트랜지스터를 형성하고, 기판(SUB)의 제1 서브 표시 영역(SDAa)에 배치된 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 식각한다. 기판(SUB)에 박막 트랜지스터를 형성하는 방법은 통상의 기술자에게 널리 알려져 있으므로, 이에 대한 설명은 생략하도록 한다.
제1 서브 표시 영역(SDAa)에서 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)을 식각하는 공정은 예를 들어, 건식 식각 공정으로 수행될 수 있다. 이 경우, 식각이 진행되지 않는 제2 서브 표시 영역(SDAb)에는 식각 방지막(ES)이 배치되어 제2 서브 표시 영역(SDAb 상에 배치되는 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)이 식각되지 않을 수 있다. 이에 따라, 제2 서브 표시 영역(SDAb)에는 기판(SUB), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2) 및 층간 절연층(ILD)이 배치되고, 제1 서브 표시 영역(SDAa)에는 기판(SUB) 및 버퍼층(BF) 만이 배치될 수 있다. 이에 따라 제1 서브 표시 영역(SDAa)에서 광 투과도가 더욱 향상될 수 있다.
이어, 도 15 및 도 16을 참조하면, 제1 서브 표시 영역(SDAa) 및 제1 서브 표시 영역(SDAa)과 제2 서브 표시 영역(SDAb)의 경계 부근에 투명 산화물 물질층(100`)을 성막한다. 투명 산화물 물질층(100`)을 성막하는 공정은 예를 들어, 스퍼터링(sputtering)공정으로 수행될 수 있다.
투명 산화물 물질층(100`)은 제2 서브 표시 영역(SDAb)의 제1 서브 표시 영역(SDAa)과의 경계 부근과, 제1 서브 표시 영역(SDAa) 전체에 성막될 수 있다. 몇몇 실시예에서, 투명 산화물층(100)은 도 15에 도시된 바와 같이 제2 서브 표시 영역(SDAb)에서 제2 트랜지스터부(TRA2)의 제5 박막 트랜지스터의 제5 드레인 전극(D5)과 이격하여 층간 절연층(ILD) 상에 성막되고, 도 16에 도시된 바와 같이 제1 서브 표시 영역(SDAa)에서 버퍼층(BF) 상에 성막될 수 있으나, 이에 제한되는 것은 아니다. 몇몇 실시예에서, 투명 산화물 물질층(100`)은 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide; IGZO) 등을 포함할 수 있으나, 이에 제한되는 것은 아니다. 이하에서는 설명의 편의를 위해 투명 산화물 물질층(100`)이 인듐 갈륨 아연 산화물을 포함하는 것을 중심으로 설명한다. 투명 산화물 물질층(100`)이 인듈 갈륨 아연 산화물을 포함하는 경우, 스퍼터링 공정 수행시 불순물 생성이 상대적으로 적어 소자 신뢰도가 높아질 수 있다.
투명 산화물 물질층(100`)의 성막은 산소(O2) 분압 50% 이상의 분위기에서 스퍼터링 공정을 통해 수행될 수 있다. 투명 산화물 물질층(100`)의 성막이 산소(O2) 분압 50% 이상의 분위기에서 스퍼터링 공정을 통해 수행되는 경우, 성막된 투명 산화물 물질층(100`)은 비전도성을 가질 수 있다.
그 다음, 도 18 및 도 19를 참조하면, 투명 산화물 물질층(100`) 상에 포토 레지스트(PR)를 형성하고, 플라즈마 처리 공정을 수행하여 투명 산화물층(100)을 형성한다. 예를 들어, 투명 산화물 물질층(100`) 상에 포토 레지스트(PR)를 형성하는 공정은 투명 산화물 물질층(100`) 상에 감광성 유기 물질을 도포하고, 이를 노광 및 현상하여 수행될 수 있고, 플라즈마 처리 공정을 통해 투명 산화물층(100)을 형성하는 공정은 포토 레지스트(PR)를 가림막으로 하여 포토 레지스트(PR)에 의해 노출되는 투명 산화물층(100)에 불소계 기체를 이용한 플라즈마 처리 공정을 진행하여 수행될 수 있다.
플라즈마 처리 공정은 불소계 기체를 이용하여 수행될 수 있다. 몇몇 실시예에서 플라즈마 처리 공정은 CF4, CHF3, C4F8 등의 불소계 기체를 이용할 수 있으나, 이에 제한되는 것은 아니다. 플라즈마 처리 공정은 상술한 바와 같이 제1 서브 표시 영역(SDAa)에 배치된 투명 산화물층(100)의 배선 역할이 필요한 부분에만 수행될 수 있다. 이에 따라 투명 산화물층(100)의 전도성부(130)는 패턴화될 수 있다.
투명 산화물 물질층(100`)에 플라즈마 처리 공정을 수행하는 경우, 플라즈마 처리 공정이 수행되는 투명 산화물 물질층(100`)의 일 부분의 균일도는 포토 레지스트(PR)에 의해 가려져 플라즈마 처리 공정이 수행되지 않은 투명 산화물 물질층(100`)의 타 부분의 균일도보다 더 높을 수 있다. 균일도가 높다는 것은 물질을 이루는 분자 구성이 상대적으로 높은 질서를 가지고 배치되는 것을 의미할 수 있다. 균일도가 높은 경우, 전도성이 높아지는 상관관계가 있을 수 있다. 이에 따라 투명 산화물 물질층(100`)에 플라즈마 처리 공정이 수행된 부분은 전도성을 띠는 전도성부(130)가 되고, 플라즈마 처리 공정이 수행되지 않은 부분은 비전도성부(110)가 될 수 있다. 투명 산화물층(100)의 비전도성부(110)의 균일도는 투명 산화물 물질층(100`)의 균일도와 실질적으로 동일할 수 있다. 또한, 투명 산화물 물질층(100`)에 별도의 식각을 거치지 않고 플라즈마 처리만을 하여 투명 산화물층(100)을 형성하는 것이므로, 투명 산화물 물질층(100`)의 두께는 투명 산화물층(100)의 두께와 실질적으로 동일할 수 있다. 다시 말해 투명 산화물층(100)의 전도성부(130)와 비전도성부(110)는 일체로 형성되어 제1 서브 표시 영역(SDAa)을 전부 덮을 수 있다.
이어, 포토 레지스트를 제거하고, 제1 비아 절연층(VIA1), 제2 비아 절연층(VIA2), 발광 소자(LEL)등의 소자를 순차적으로 배치하여 도 9 내지 도 11에 도시된 바와 같은 표시 장치(1)를 수득한다.
한편, 투명 산화물층(100)은 소자의 구동에 필요한 일정 범위의 저항 값 및 광 투과도가 확보되어야 할 필요가 있다. 이하에서는, 투명 산화물층(100)의 저항 값 및 광 투과도에 대해 설명하도록 한다.
도 19는 불소계 기체를 이용하여 플라즈마 처리를 한 500Å 두께의 인듐 갈륨 아연 산화물의 저항값을 측정한 그래프이다. 도 20은 가시광선 영역에서 2000Å 두께의 인듐 갈륨 아연 산화물의 투광율을 측정한 그래프이다.
도 19를 참조하면, 도 19에 도시된 그래프는 500Å의 두께를 가지는 투명 산화물 물질층(100`)에 CF4, CHF3, 또는 C4F8을 이용하여 플라즈마 처리를 하여 전도성부(130)를 형성한 후 전도성부(130)의 전기 저항을 측정한 값을 나타낸 것이다. 구체적으로, CF4를 이용하여 플라즈마 처리를 한 경우, 투명 산화물층(100)의 전기 저항 값은 1.6 x 10^4 Ω/□ 이상 9.8 x 10^5 Ω/□ 이하의 값을 가지고, CHF3를 이용하여 플라즈마 처리를 한 경우, 투명 산화물층(100)의 전기 저항 값은 2.8 x 10^3 Ω/□ 이상 6.6 x 10^5 Ω/□ 이하의 값을 가지면, C4F8을 이용하여 플라즈마 처리를 한 경우, 투명 산화물층(100)의 전기 저항 값은 2.5 x 10^3 Ω/□ 이상 9.8 x 10^5 Ω/□ 이하의 값을 가질 수 있다.
일반적으로, 소자의 구동을 위해 필요한 배선의 저항 값은 600 Ω/□ 이상 700 Ω/□ 이하의 범위를 가질 수 있다. 따라서, 투명 산화물 물질의 두께를 높이고, 공정 조건을 최적화하면 투명 산화물 물질층(100`)에 CF4, CHF3, 또는 C4F8을 이용하여 플라즈마 처리를 하여 소자의 구동을 위해 필요한 배선의 저항 값을 얻을 수 있다. 예를 들어, 투명 산화물 물질층(100`)의 두께를 2000Å으로 높이면, 저항 값은 1/4 ~ 1/5 정도로 낮아지므로, CHF3를 이용하여 플라즈마 처리를 한 경우, 2000Å의 두께를 가지는 투명 산화물층(100)의 전기 저항 값은 700 Ω/□ 이하의 범위를 가질 수 있다.
몇몇 실시예에서, 투명 산화물 물질층(100`)의 두께는 1500Å 이상 2000Å이하일 수 있으나, 이에 제한되는 것은 아니다. 플라즈마 처리 공정 시간을 길게 하여 균일도를 더욱 높이는 경우, 투명 산화물 물질층(100`)의 두께를 2000Å 이하로 성막 하더라도 필요한 저항 값을 확보할 수 있으나, 투명 산화물 물질층(100`)의 두께가 1500 Å 이하인 경우, 공정 조건을 최적화하더라도 자체 두께가 얇아 필요한 저항 값을 확보하기 어려울 수도 있다.
한편, 투명 산화물층(100)의 두께가 두꺼워지는 경우, 후술하는 광 투과도가 낮아지므로, 제1 서브 표시 영역(SDAa)에 요구되는 소자의 광 투과도를 만족하기 위해 투명 산화물층(100)의 두께는 2000 Å 이하일 수 있다. 제1 서브 표시 영역(SDAa)에 요구되는 소자의 광 투과도는 광학 장치(740)에 도달하는 외부 광을 확보하기 위해 최소 80% 이상일 수 있다.
도 20을 참조하면, 2000Å의 투명 산화물층(100)은 가시광선 영역에서 80% 이상의 광 투과도를 가질 수 있다. 즉, 2000Å의 투명 산화물층(100)은 가시광선 영역에서 80% 이상의 광 투과도를 가질 수 있으므로, 요구되는 광 투과도를 만족할 수 있다.
상기와 같은 구성에 의해 일 실시예에 따른 표시 장치(1)는 화면을 표시하는 동시에 빛을 투광하는 영역에서의 광 투과도와 저항 값을 동시에 만족하면서도 빛의 회절 현상을 방지할 수 있다.
이하, 표시 장치(1)의 다른 실시예들에 대해 설명한다. 이하의 실시예에서, 이전에 설명한 실시예와 동일한 구성에 대해서는 동일한 참조 부호로 지칭하며, 중복 설명은 생략하거나 간략화하고, 차이점을 위주로 설명하기로 한다.
도 21은 다른 실시예에 따른 표시 장치의 서브 화소의 배치를 개략적으로 도시한 평면도이다.
도 21을 참조하면, 본 실시예에 따른 표시 장치(1_1)는 제2 트랜지스터부(TRA2)이 비표시 영역에 배치될 수 있음을 예시한다. 구체적으로, 본 실시예에 따른 표시 장치(1_1)는 제2 서브 표시 영역(SDAb)이 생략되고, 메인 표시 영역(MDA)에 제1 서브 표시 영역(SDAa)이 둘러싸이며, 제2 트랜지스터부(TRA2)이 비표시 영역(NDA)에 배치되어 제2 발광 소자(LEL2)와 전기적으로 연결되는 구성을 가질 수 있다.
이에 따라, 표시 영역(DA)은 제1 서브 표시 영역(SDAa)에 인접하는 부분에서 더욱 높은 화소 밀도를 가지게 되므로, 해상도가 더욱 높아질 수 있다.
도 22는 또 다른 실시예에 따른 표시 장치의 적층 구조를 도시한 단면도이다.
도 22를 참조하면, 본 실시예에 따른 표시 장치(1_2)는 제1 서브 표시 영역(SDAa)에서 버퍼층(BF) 위의 절연층이 식각되지 않을 수 있음을 예시한다. 구체적으로 본 실시예에 따른 표시 장치(1_2)는 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 기판(SUB), 버퍼층(BF), 제1 게이트 절연층(GI1), 제2 게이트 절연층(GI2), 층간 절연층(ILD), 투명 산화물층(100), 제1 비아 절연층(VIA1), 제2 비아 절연층(VIA2), 캐소드 전극(CAT)을 포함할 수 있다.
이에 따라 제1 서브 표시 영역(SDAa)에서의 장치 내구도가 향상될 수 있다.
도 23은 또 다른 실시예에 따른 표시 장치의 적층 구조를 도시한 단면도이다.
도 23을 참조하면, 본 실시예에 따른 표시 장치(1_3)는 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 캐소드 전극(CAT)이 식각되어 제2 비아 절연층(VIA2) 상의 캐소드 전극(CAT)이 생략될 수 있음을 예시한다. 구체적으로, 본 실시예에 따른 표시 장치(1_3)는 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 기판(SUB), 버퍼층(BF), 투명 산화물층(100), 제1 비아 절연층(VIA1), 제2 비아 절연층(VIA2)을 포함할 수 있다. 이 경우, 상기 박막 봉지층은 제1 서브 표시 영역(SDAa)의 광 투과부(TPA)에서 제2 비아 절연층(VIA2) 상에 배치될 수 있다.
이에 따라, 제1 서브 표시 영역(SDAa)에서의 광 투과도가 향상될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
MDA: 메인 표시 영역
SDAa: 제1 서브 표시 영역
SDAb: 제2 서브 표시 영역
SPX1: 제1 서브 화소
SPX2: 제2 서브 화소
TRA1: 제1 트랜지스터부
TRA2: 제2 트랜지스터부
LEL1: 제1 발광 소자
LEL2: 제2 발광 소자
100: 투명 산화물층
110: 비전도성부
130: 전도성부

Claims (20)

  1. 제1 서브 표시 영역 및 상기 제1 서브 표시 영역을 둘러싸는 메인 표시 영역을 포함하는 기판;
    상기 기판의 상기 메인 표시 영역 상에 배치되고 상기 제1 서브 표시 영역과 비중첩하는 제1 트랜지스터;
    상기 제1 트랜지스터 상에 배치되는 비아 절연층;
    상기 비아 절연층 상에 배치되어 상기 메인 표시 영역과 중첩하고 상기 제1 서브 표시 영역과 비중첩하는 제1 발광 소자;
    상기 비아 절연층 상에 배치되어 상기 제1 서브 표시 영역과 중첩하고 상기 메인 표시 영역과 비중첩하는 제2 발광 소자; 및
    상기 비아 절연층 하부에 배치되어 상기 제1 서브 표시 영역에 중첩하고, 메인 표시 영역에 비중첩하는 투명 산화물층을 포함하되,
    상기 투명 산화물층은 전도성부 및 비전도성부를 포함하고,
    상기 제1 발광 소자는 상기 메인 표시 영역에서 상기 제1 트랜지스터와 중첩 배치되어 전기적으로 연결되며,
    상기 제2 발광 소자는 제1 서브 표시 영역에서 상기 투명 산화물층의 상기 전도성부와 전기적으로 연결되는 표시 장치.
  2. 제1 항에 있어서,
    상기 기판은 상기 제1 서브 표시 영역에 인접 배치되고, 상기 메인 표시 영역에 둘러싸이는 제2 서브 표시 영역을 더 포함하고,
    상기 기판의 상기 제2 서브 표시 영역 상에 배치되고, 상기 제1 서브 표시 영역과 비중첩하는 제2 트랜지스터를 더 포함하되,
    상기 제2 트랜지스터는 상기 기판과 상기 비아 절연층 사이에 배치되어 상기 비아 절연층을 관통하는 연결전극에 의해 상기 전도성부와 전기적으로 연결되고,
    상기 제2 발광 소자는 상기 제2 트랜지스터와 비중첩하되, 상기 제2 트랜지스터와 상기 전도성부에 의해 전기적으로 연결되는 표시 장치.
  3. 제2 항에 있어서,
    상기 제2 서브 표시 영역은,
    상기 제1 트랜지스터 및 상기 제1 발광 소자가 배치되는 제1 영역 및
    상기 제2 트랜지스터가 배치되는 제2 영역을 포함하고,
    상기 투명 산화물층은 상기 제1 트랜지스터와 비중첩하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제2 트랜지스터는 상기 투명 산화물층과 이격 배치되는 드레인 전극을 포함하고,
    상기 비아 절연층 상에 배치되어 상기 제2 트랜지스터와 중첩하는 연결 전극을 더 포함하되,
    상기 연결 전극은 상기 비아 절연층을 관통하는 제1 컨택홀을 통해 상기 드레인 전극과 전기적으로 연결되고, 제1 컨택홀과 이격되어 상기 비아 절연층을 관통하는 제2 컨택홀을 통해 상기 투명 산화물층의 전도성부와 전기적으로 연결되는 표시 장치.
  5. 제2 항에 있어서,
    상기 기판 상에 배치되는 버퍼층을 더 포함하되,
    상기 제1 서브 표시 영역에서 상기 투명 산화물층은 상기 버퍼층의 상면과 직접 접촉하는 표시 장치.
  6. 제5 항에 있어서,
    상기 투명 산화물층은 제1 서브 표시 영역을 완전히 커버하는 표시 장치.
  7. 제6 항에 있어서,
    상기 투명 산화물층의 상기 비전도성부의 점유 면적은 상기 전도성부의 점유 면적보다 큰 표시 장치.
  8. 제5 항에 있어서,
    상기 기판 하부에 배치되는 광학 장치를 더 포함하되 상기 광학 장치는 상기 제1 서브 표시 영역과 중첩하는 표시 장치.
  9. 제1 항에 있어서,
    상기 투명 산화물층의 상기 전도성부 및 상기 비전도성부는 동일한 물질을 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 전도성부의 굴절율 및 상기 비전도성부의 굴절율은 실질적으로 동일한 표시 장치.
  11. 제1 항에 있어서,
    상기 투명 산화물층은 인듐 갈륨 아연 산화물을 포함하되,
    상기 투명 산화물층의 상기 전도성부의 두께 및 상기 비전도성부의 두께는 1500Å 이상 2000Å 이하의 값을 가지는 표시 장치.
  12. 제11 항에 있어서,
    상기 투명 산화물층의 상기 전도성부의 전기 저항은 600 Ω/□ 이상 700 Ω/□ 이하의 값을 가지는 표시 장치.
  13. 제11 항에 있어서,
    상기 전도성부의 광투과율 및 비전도성부의 광투과율은 가시광선 영역에서 80% 이상인 표시 장치.
  14. 기판;
    상기 기판 상에 배치되는 비아 절연층;
    상기 비아 절연층 상에 배치되는 발광 소자;
    상기 기판과 상기 비아 절연층 사이에 배치되어 상기 비아 절연층의 저면에 직접 접하는 전도성부; 및
    상기 비아 절연층의 저면 및 상기 전도성부와 직접 접하는 비전도성부를 포함하되,
    상기 발광 소자는 상기 전도성부와 전기적으로 연결되며,
    상기 전도성부 및 상기 비전도성부는 동일한 물질을 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자는 제1 발광 소자 및 상기 제1 발광 소자와 이격 배치되는 제2 발광 소자를 포함하고,
    상기 전도성부는 상기 제1 발광 소자와 전기적으로 연결되는 제1 전도성부 및 상기 제2 발광 소자와 전기적으로 연결되는 제2 전도성부를 더 포함하되,
    상기 제1 발광 소자와 상기 제2 발광 소자 사이에는 광 투과부가 배치되고,
    상기 비전도성부는 상기 제1 전도성부와 상기 제2 전도성부 사이에 배치되어 상기 광 투과부와 중첩하는 표시 장치.
  16. 제14 항에 있어서,
    상기 전도성부의 두께 및 상기 비전도성부의 두께는 실질적으로 동일하고,
    상기 전도성부의 저면과 상기 비전도성부의 저면은 일 평면 상에 배치되는 표시 장치.
  17. 제16 항에 있어서,
    상기 전도성부와 상기 비전도성부는 상기 비아 절연층 하부에 배치되어, 상기 비아 절연층의 저면을 완전히 덮는 표시 장치.
  18. 제17 항에 있어서,
    상기 전도성부의 균일도는 상기 비전도성부의 균일도보다 높은 표시 장치.
  19. 제17 항에 있어서,
    상기 전도성부의 굴절율 및 상기 비전도성부의 굴절율은 실질적으로 동일한 표시 장치.
  20. 제14 항에 있어서,
    상기 전도성부 및 상기 비전도성부는 인듐 갈륨 아연 산화물을 포함하되,
    상기 전도성부의 두께 및 상기 비전도성부의 두께는 1500Å 이상 2000Å 이하의 값을 가지는 표시 장치.
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