KR20230100790A - 발광 표시 장치 및 그 제조 방법 - Google Patents

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KR20230100790A
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이승찬
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최동희
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Abstract

본 개시는 발광 표시 장치 및 그 제조 방법에 관한 것으로, 일 실시예에 의한 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 애노드, 상기 애노드 위에 위치하는 발광층, 상기 기판 위에 위치하는 공통 전압선, 및 상기 발광층 및 상기 공통 전압선 위에 위치하는 캐소드를 포함하고, 상기 발광층과 중첩하는 캐소드의 제1 부분의 두께와 상기 발광층과 중첩하지 않는 캐소드의 제2 부분의 두께가 상이하다.

Description

발광 표시 장치 및 그 제조 방법{LIGHT EMITTING DISPLAY DEVICE AND METHODE FOR MANUFACTURING THE SAME}
본 개시는 발광 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극으로부터 주입된 전자(electron)와 다른 전극으로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성한다. 여기자가 여기 상태(exited state)로부터 기저 상태(ground state)로 변하면서 에너지를 방출하여 발광한다.
이러한 유기 발광 표시 장치는 자발광 소자인 유기 발광 다이오드를 포함하는 복수의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수의 트랜지스터 및 하나 이상의 커패시터(Capacitor)가 형성되어 있다. 복수의 화소에 공통 전압을 전달하기 위해 표시 장치의 외곽부에서 공통 전압을 전달하는 배선과 캐소드를 연결할 수 있다. 다만, 표시 장치의 크기가 커짐에 따라 전압 강하가 발생하여 얼룩으로 시인될 수 있다.
실시예들은 공통 전압의 강하가 발생하지 않도록 하여 얼룩이 시인되는 것을 방지할 수 있는 발광 표시 장치 및 그 제조 방법을 제공하기 위한 것이다.
일 실시예에 의한 발광 표시 장치는 기판, 상기 기판 위에 위치하는 트랜지스터, 상기 트랜지스터에 연결되어 있는 애노드, 상기 애노드 위에 위치하는 발광층, 상기 기판 위에 위치하는 공통 전압선, 및 상기 발광층 및 상기 공통 전압선 위에 위치하는 캐소드를 포함하고, 상기 발광층과 중첩하는 캐소드의 제1 부분의 두께와 상기 발광층과 중첩하지 않는 캐소드의 제2 부분의 두께가 상이하다.
상기 캐소드의 제1 부분의 두께가 상기 캐소드의 제2 부분의 두께보다 두꺼울 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 공통 전압선 위에 위치하는 제1 유기막, 및 상기 제1 유기막 위에 위치하고, 상기 공통 전압선과 연결되어 있는 캐소드 연결 부재를 더 포함하고, 상기 캐소드 연결 부재는 상기 공통 전압선과 상기 캐소드 사이를 연결할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 트랜지스터에 연결되어 있는 제1 애노드 연결 부재, 및 상기 제1 애노드 연결 부재와 상기 애노드 사이를 연결하는 제2 애노드 연결 부재를 더 포함하고, 상기 제1 애노드 연결 부재와 상기 제2 애노드 연결 부재 사이에 상기 제1 유기막이 위치할 수 있다.
상기 공통 전압선은 상기 제1 애노드 연결 부재와 동일한 층에 위치하고, 상기 캐소드 연결 부재는 상기 제2 애노드 연결 부재와 동일한 층에 위치할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 제2 애노드 연결 부재 및 상기 캐소드 연결 부재 위에 위치하는 제2 유기막, 및 상기 제2 유기막 및 상기 애노드 위에 위치하는 화소 정의막을 더 포함하고, 상기 애노드는 상기 제2 유기막 위에 위치할 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 캐소드 연결 부재와 중첩하도록 상기 제2 유기막 및 상기 화소 정의막에 형성되어 있는 오프닝을 더 포함하고, 상기 캐소드는 상기 오프닝을 통해 상기 캐소드 연결 부재와 연결될 수 있다.
상기 발광층은 상기 오프닝 내에 위치하지 않을 수 있다.
일 실시예에 의한 발광 표시 장치는 상기 캐소드 위에 위치하는 캐핑층을 더 포함할 수 있다.
상기 기판은 광 투과 영역을 포함하고, 상기 광 투과 영역에는 상기 발광층 및 상기 캐소드가 위치하지 않을 수 있다.
일 실시예에 의한 발광 표시 장치의 제조 방법은 기판 위에 트랜지스터를 형성하는 단계, 상기 기판 위에 공통 전압선을 형성하는 단계, 상기 트랜지스터 및 상기 공통 전압선 위에 유기막을 형성하는 단계, 상기 유기막에 상기 트랜지스터와 중첩하는 제1 오프닝을 형성하고, 상기 공통 전압선과 중첩하는 제2 오프닝을 형성하는 단계, 상기 제1 오프닝 내와 상기 유기막 위에 상기 트랜지스터와 연결되는 애노드를 형성하는 단계, 상기 애노드 및 상기 유기막 위에 화소 정의막을 형성하는 단계, 상기 화소 정의막에 상기 애노드와 중첩하는 제3 오프닝을 형성하고, 상기 제2 오프닝과 중첩하는 제4 오프닝을 형성하는 단계, 상기 제4 오프닝 내에 포토 레지스트 패턴을 형성하는 단계, 상기 애노드 및 상기 포토 레지스트 패턴 위에 발광층을 형성하는 단계, 상기 발광층 위에 캐소드를 형성하는 1차 캐소드 형성 단계, 상기 포토 레지스트 패턴을 제거하는 단계, 및 상기 캐소드 및 상기 공통 전압선 위에 캐소드를 추가적으로 형성하는 2차 캐소드 형성 단계를 포함한다.
상기 포토 레지스트 패턴은 역 테이퍼 형상을 가질 수 있다.
상기 포토 레지스트 패턴을 제거하는 단계에서, 상기 포토 레지스트 패턴 위에 위치하는 발광층 및 캐소드의 부분이 제거될 수 있다.
상기 발광층과 중첩하는 캐소드의 제1 부분의 두께와 상기 발광층과 중첩하지 않는 캐소드의 제2 부분의 두께가 상이할 수 있다.
상기 캐소드의 제1 부분의 두께가 상기 캐소드의 제2 부분의 두께보다 두꺼울 수 있다.
상기 제2 오프닝 및 상기 제4 오프닝 내에 상기 발광층이 위치하지 않을 수 있다.
일 실시예에 의한 발광 표시 장치의 제조 방법은 상기 1차 캐소드 형성 단계 이후에 상기 캐소드 위에 임시 캐핑층을 형성하는 단계를 더 포함하고, 상기 포토 레지스트 패턴을 제거하는 단계 이후에 상기 임시 캐핑층을 제거하는 단계를 더 포함하고, 상기 2차 캐소드 형성 단계 이후에 상기 캐소드 위에 캐핑층을 형성하는 단계를 더 포함할 수 있다.
상기 기판은 광 투과 영역을 포함하고, 상기 포토 레지스트 패턴을 형성하는 단계에서, 상기 광 투과 영역에 보조 포토 레지스트 패턴을 더 형성하고, 상기 보조 포토 레지스트 패턴은 역 테이퍼 형상을 가질 수 있다.
상기 포토 레지스트 패턴을 제거하는 단계에서, 상기 보조 포토 레지스트 패턴의 폭이 감소할 수 있다.
일 실시예에 의한 발광 표시 장치의 제조 방법은 상기 2차 캐소드 형성 단계 이후에 상기 보조 포토 레지스트 패턴을 제거하는 단계를 더 포함할 수 있다.
실시예들에 따르면 발광 표시 장치의 일부 영역에서 공통 전압의 강하가 발생하는 것을 방지할 수 있고, 이에 따라 얼룩이 시인되는 것을 방지할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 사용 상태를 도시하는 개략 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 일 실시예에 따른 표시 장치의 블록도이다.
도 4는 또 다른 일 실시예에 따른 발광 표시 장치를 개략적으로 도시한 사시도이다.
도 5는 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
도 6 내지 도 18은 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 각 층의 구조를 도시한 평면도이다.
도 19 내지 도 24는 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 단면 형상을 나타낸 단면도이다.
도 25 내지 도 31은 일 실시예에 따른 발광 표시 장치의 제조 순서에 따른 단면 형상을 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 내지 도 3을 통하여 개략적인 발광 표시 장치의 구조에 대하여 살펴본다.
도 1은 일 실시예에 따른 표시 장치의 사용 상태를 도시하는 개략 사시도이고, 도 2는 일 실시예에 따른 표시 장치의 분해 사시도이고, 도 3은 일 실시예에 따른 표시 장치의 블록도이다.
일 실시예에 따른 발광 표시 장치(1000)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 발광 표시 장치(1000)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 발광 표시 장치(1000)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1은 설명의 편의를 위하여 발광 표시 장치(1000)가 스마트 폰으로 사용되는 것을 도시한다.
도 1, 도 2 및 도 3을 참조하면, 발광 표시 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면에 제3 방향(DR3)을 향해 영상을 표시할 수 있다. 영상이 표시되는 표시면은 발광 표시 장치(1000)의 상부면(front surface)과 대응될 수 있으며, 커버 윈도우(WU)의 상부면과 대응될 수 있다. 영상은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상이 표시되는 방향을 기준으로 각 부재들의 상부면과 하부면이 정의될 수 있다. 상부면과 하부면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 상부면과 하부면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 상부면과 하부면 사이의 제3 방향(DR3)에서의 이격 거리는 발광 표시 패널(DP)의 제3 방향(DR3)에서의 두께와 대응될 수 있다.
일 실시예에 따른 발광 표시 장치(1000)는 외부에서 인가되는 사용자의 입력(도 1의 손 참고)을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 일 실시예에서, 사용자의 입력은 상부면에 인가되는 사용자의 손으로 도시 되었다. 다만, 본 발명이 이에 한정되는 것은 아니다. 사용자의 입력은 다양한 형태로 제공될 수 있고, 또한, 발광 표시 장치(1000)는 발광 표시 장치(1000)의 구조에 따라 발광 표시 장치(1000)의 측면이나 하부면에 인가되는 사용자의 입력을 감지할 수도 있다.
한편, 표시 영역(DA)은 크게 제1 표시 영역(DA1)과 제2 표시 영역(DA2)으로 구분될 수 있으며, 일 실시예에서, 제2 표시 영역(DA2)은 광 투과 영역을 포함할 수 있으며, 추가적으로 화상을 표시하는 화소도 포함할 수 있다. 제2 표시 영역(DA2)은 카메라나 광 센서와 같은 광학 소자(ES)와 적어도 일부 중첩되는 영역일 수 있다. 도 1에는 제2 표시 영역(DA2)이 발광 표시 장치(1000)의 우측 상단에 원 형상으로 구비되는 것으로 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니다. 제2 표시 영역(DA2)은 광학 소자(ES)의 개수 및 형상에 따라 다양한 개수 및 형상으로 구비될 수 있다.
발광 표시 장치(1000)는 제2 표시 영역(DA2)을 통해 광학 소자(ES)에 필요한 외부 신호를 수신하거나, 광학 소자(ES)로부터 출력되는 신호를 외부에 제공할 수 있다. 일 실시예에서, 제2 표시 영역(DA2)이 광 투과 영역과 중첩하게 구비됨으로써, 광 투과 영역을 형성하기 위한 차단 영역(BA)의 면적이 감소될 수 있다. 여기서, 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역으로 베젤 영역을 포함할 수 있다.
발광 표시 장치(1000)는 커버 윈도우(WU), 하우징(HM), 발광 표시 패널(DP), 및 광학 소자(ES)를 포함할 수 있다. 일 실시예에서, 커버 윈도우(WU)와 하우징(HM)은 결합되어 발광 표시 장치(1000)의 외관을 구성할 수 있다.
커버 윈도우(WU)는 절연 패널을 포함할 수 있다. 예를 들어, 커버 윈도우(WU)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
커버 윈도우(WU)의 상부면은 발광 표시 장치(1000)의 상부면을 정의할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
차단 영역(BA)은 투과 영역(TA)의 형상을 정의할 수 있다. 차단 영역(BA)은 투과 영역(TA)에 인접하며 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 차단 영역(BA)은 광을 차광하는 불투명한 물질을 포함할 수 있다. 차단 영역(BA)은 소정의 컬러를 가질 수 있다. 차단 영역(BA)은 투과 영역(TA)을 정의하는 투명 기판과 별도로 제공되는 베젤층에 의해 정의되거나, 투명 기판에 삽입 또는 착색되어 형성된 잉크층에 의해 정의될 수 있다.
발광 표시 패널(DP)은 영상을 표시하는 복수의 화소(PX), 외부 입력을 감지하는 터치 센서(TS), 및 구동부(50)를 포함할 수 있다. 발광 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 전기적 신호에 따라 화소가 동작하여 빛을 방출하는 영역일 수 있다.
일 실시예에서, 표시 영역(DA)은 화소를 포함하여 영상이 표시되는 영역이며, 동시에 화소의 제3 방향(DR3)으로 상측에 터치 센서(TS)가 위치하여 외부 입력이 감지되는 영역일 수 있다.
커버 윈도우(WU)의 투과 영역(TA)은 발광 표시 패널(DP)의 표시 영역(DA)과 적어도 일부 중첩될 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DA)의 전체 면과 중첩되거나, 표시 영역(DA)의 적어도 일부와 중첩될 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상을 시인하거나, 영상에 기초하여 외부 입력을 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 표시 영역(DA) 내에서 영상이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있다.
발광 표시 패널(DP)의 비표시 영역(PA)은 커버 윈도우(WU)의 차단 영역(BA)과 적어도 일부 중첩될 수 있다. 비표시 영역(PA)은 차단 영역(BA)에 의해 커버되는 영역일 수 있다. 비표시 영역(PA)은 표시 영역(DA)에 인접하며, 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(PA)은 영상이 표시되지 않으며, 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다. 비표시 영역(PA)은 표시 영역(DA)이 외측에 위치하는 제1 주변 영역(PA1)과 구동부(50), 연결 배선 및 벤딩 영역을 포함하는 제2 주변 영역(PA2)을 포함할 수 있다. 도 2의 실시예에서는 제1 주변 영역(PA1)은 표시 영역(DA)의 3측에 위치하며, 제2 주변 영역(PA2)은 표시 영역(DA)의 나머지 일측에 위치한다.
일 실시예에서, 발광 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)이 커버 윈도우(WU)를 향하는 평탄한 상태로 조립될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 표시 패널(DP)의 비표시 영역(PA)의 일부는 휘어질 수 있다. 이때, 비표시 영역(PA) 중 일부는 발광 표시 장치(1000)의 하부면을 향하게 되어, 발광 표시 장치(1000) 상부면에 보여지는 차단 영역(BA)이 감소될 수 있으며, 도 2에서는 제2 주변 영역(PA2)이 벤딩되어 표시 영역(DA)의 하부면에 위치시킨 후 조립할 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 제2 표시 영역(DA2)은 광 투과 영역을 포함하여 제1 표시 영역(DA1)에 비해 상대적으로 높은 광 투과율을 가질 수 있다. 또한, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)에 비해 상대적으로 작은 면적을 가질 수 있다. 제2 표시 영역(DA2)은 발광 표시 패널(DP) 중 광학 소자(ES)가 하우징(HM) 내부에 배치되는 영역과 중첩되는 영역으로 정의될 수 있다. 일 실시예에서, 제2 표시 영역(DA2)은 원 형상으로 도시 되었으나, 본 발명이 이에 한정되는 것은 아니다 제2 표시 영역(DA2)은 다각형, 타원, 적어도 하나의 곡선을 가진 도형 등 다양한 형상을 가질 수 있다.
제1 표시 영역(DA1)은 제2 표시 영역(DA2)에 인접할 수 있다. 일 실시예에서, 제1 표시 영역(DA1)은 제2 표시 영역(DA2)의 전체를 둘러쌀 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 제1 표시 영역(DA1)은 제2 표시 영역(DA2)을 부분적으로 둘러쌀 수도 있다.
도 3을 참조하면, 발광 표시 패널(DP)은 표시 화소가 포함되는 표시 영역(DA)과 터치 센서(TS)를 포함할 수 있다. 발광 표시 패널(DP)은 영상을 생성하는 구성인 화소를 포함하여 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다. 또한, 터치 센서(TS)는 화소의 상부에 위치할 수 있으며, 외부에서 인가되는 외부 입력을 감지할 수 있다. 터치 센서(TS)는 커버 윈도우(WU)에 제공되는 외부 입력을 감지할 수 있다.
다시, 도 2를 참조하면, 제2 주변 영역(PA2)은 벤딩부를 포함할 수 있다. 표시 영역(DA) 및 제1 주변 영역(PA1)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 실질적으로 평행한 상태로 평편한 상태를 가질 수 있으며, 제2 주변 영역(PA2)의 일측은 평편한 상태에서부터 연장되어 벤딩부를 거친 후 다시 평편한 상태를 가질 수도 있다. 그 결과, 제2 주변 영역(PA2)의 적어도 일부는 벤딩되어 표시 영역(DA)의 하부면 측에 위치하도록 조립될 수 있다. 제2 주변 영역(PA2)의 적어도 일부는 조립될 때, 표시 영역(DA)과 평면상에서 중첩되므로, 발광 표시 장치(1000)의 차단 영역(BA)이 감소될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2 주변 영역(PA2)은 벤딩되지 않을 수도 있다.
구동부(50)는 제2 주변 영역(PA2)상에 실장될 수 있으며, 벤딩부 상에 실장되거나 벤딩부의 양측중 한 곳에 위치할 수 있다. 구동부(50)는 칩 형태로 구비될 수 있다.
구동부(50)는 표시 영역(DA)과 전기적으로 연결되어 표시 영역(DA)에 전기적 신호를 전달할 수 있다. 예를 들어, 구동부(50)는 표시 영역(DA)에 배치된 화소(PX)들에 데이터 신호들을 제공할 수 있다. 또는, 구동부(50)는 터치 구동 회로를 포함할 수 있고, 표시 영역(DA)에 배치된 터치 센서(TS)와 전기적으로 연결될 수도 있다. 한편, 구동부(50)는 상술한 회로들 외에도 다양한 회로를 포함하거나 다양한 전기적 신호들을 표시 영역(DA)에 제공하도록 설계될 수 있다.
한편, 발광 표시 장치(1000)는 제2 주변 영역(PA2)의 단부에는 패드부가 위치할 수 있으며, 패드부에 의하여 구동칩을 포함하는 가요성 인쇄 회로 기판(Flexible Printed circuit board, FPCB)과 전기적으로 연결될 수 있다. 여기서 가요성 인쇄 회로 기판에 위치하는 구동칩은 발광 표시 장치(1000)를 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 실시예에 따라서 가요성 인쇄 회로 기판 대신, 리지드한 인쇄 회로 기판(Printed circuit board, PCB)이 사용될 수 있다.
광학 소자(ES)는 발광 표시 패널(DP)의 하부에 배치될 수 있다. 광학 소자(ES)는 제2 표시 영역(DA2)을 통해 전달되는 외부 입력을 수신하거나 제2 표시 영역(DA2)을 통해 신호를 출력할 수 있다. 일 실시예에서, 상대적으로 투과율이 높은 제2 표시 영역(DA2)이 표시 영역(DA) 내부에 구비됨으로써, 광학 소자(ES)가 표시 영역(DA)과 중첩되도록 배치시킬 수 있고, 이에 따라, 차단 영역(BA)의 면적(또는, 크기)을 감소시킬 수 있다.
도 3을 참조하면, 발광 표시 장치(1000)는 발광 표시 패널(DP), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 발광 표시 패널(DP), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다. 도 3에는 발광 표시 패널(DP)의 구성 중 표시 영역(DA)에 위치하는 표시 화소와 터치 센서(TS)가 예시적으로 도시되었다.
전원공급 모듈(PM)은 발광 표시 장치(1000)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 발광 표시 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 제1 전자 모듈(EM1)은 발광 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장 되거나 별도의 기판에 실장 되어 커넥터(미도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 모듈들 중 일부는 마더보드에 실장되지 않고, 이와 연결되어 있는 가요성 인쇄 회로 기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 발광 표시 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 발광 표시 패널(DP)을 활성화 시키거나, 비활성화 시킨다. 제어 모듈(CM)은 발광 표시 패널(DP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 발광 표시 패널(DP)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환할 수 있다.
외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 할 수 있다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있으며, 이 중 적어도 일부는 광학 소자(ES)로 도 1 및 도 2와 같이 표시 영역(DA)의 하부면에 위치할 수 있다. 광학 소자(ES)로는 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 또한, 제2 전자 모듈(EM2)은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미도시) 등을 통해 발광 표시 패널(DP)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
발광 모듈(LM)은 광을 생성하여 출력할 수 있다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영할 수 있다.
일 실시예에서, 광학 소자(ES)는 추가적으로, 광 감지 센서나 열 감지 센서를 포함할 수 있다. 광학 소자(ES)는 상부면을 통해 수신되는 외부 피사체를 감지하거나 상부면을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 광학 소자(ES)는 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
다시, 도 2를 참조하면, 하우징(HM)은 커버 윈도우(WU)와 결합될 수 있다. 커버 윈도우(WU)는 하우징(HM)의 상부에 배치될 수 있다. 하우징(HM)은 커버 윈도우(WU)와 결합되어 소정의 수용공간을 제공할 수 있다. 발광 표시 패널(DP) 및 광학 소자(ES)는 하우징(HM)과 커버 윈도우(WU) 사이에 제공된 소정의 수용공간에 수용될 수 있다.
하우징(HM)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HM)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HM)은 내부 공간에 수용된 발광 표시 장치(1000)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
이하에서는 도 4를 통하여 또 다른 실시예에 따른 발광 표시 장치(1000)의 구조를 살펴본다.
도 4는 또 다른 일 실시예에 따른 발광 표시 장치를 개략적으로 도시한 사시도이다.
도 4의 실시예에서는 발광 표시 장치(1000)가 폴딩 라인(FAX)을 통하여 접히는 구조의 폴더블 발광 표시 장치를 도시하고 있다.
폴더블 발광 표시 장치에서는 제2 표시 영역(DA2)이 도 4에서와 같이 일측의 가장자리에 위치할 수 있다.
도 4의 제2 표시 영역(DA2)의 하부면에는 카메라나 광학 센서와 같은 광학 소자가 위치하며, 제2 표시 영역(DA2)에는 광 투과 영역이 위치한다.
도 4를 참조하면, 일 실시예에서, 발광 표시 장치(1000)는 폴더블 발광 표시 장치일 수 있다. 발광 표시 장치(1000)는 폴딩축(FAX)을 기준으로 외측 또는 내측으로 접힐 수 있다. 폴딩축(FAX)을 기준으로 외측으로 접히는 경우, 발광 표시 장치(1000)의 표시면은 제3 방향(DR3)으로 외측에 각각 위치하여 양 방향으로 화상이 표시될 수 있다. 폴딩축(FAX)을 기준으로 내측으로 접히는 경우에는 표시면이 외부에서 시인되지 않을 수 있다.
발광 표시 장치(1000)는 하우징, 발광 표시 패널 및 커버 윈도우를 포함할 수 있다.
일 실시예에서, 발광 표시 패널은 표시 영역(DA) 및 비표시 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 영역이며, 동시에 외부 입력이 감지되는 영역일 수 있다. 표시 영역(DA)은 후술하는 복수의 화소들이 배치되는 영역일 수 있다.
표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다. 또한, 제1 표시 영역(DA1)은 제1-1 표시 영역(DA1-1), 제1-2 표시 영역(DA1-2), 및 폴딩영역(FA)으로 구분될 수 있다. 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 폴딩축(FAX)을 기준으로(또는, 중심으로) 각각 좌측과 우측에 위치할 수 있고, 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)의 사이에 폴딩영역(FA)이 위치할 수 있다. 이 때, 폴딩축(FAX)을 기준으로 외측으로 폴딩되면 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 제3 방향(DR3)으로 양 측에 위치하게 되며 양 방향으로 화상을 표시할 수 있다. 또한, 폴딩축(FAX)을 기준으로 내측으로 폴딩되면 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 외부에서 시인되지 않을 수 있다.
이하에서는 발광 표시 장치(DP)의 하부 패널층에 위치하는 화소의 구조 및 제조 방법을 도 5 내지 도 24를 통하여 구체적으로 살펴본다. 이하의 화소의 구조는 제1 표시 영역(DA1) 및/또는 제2 표시 영역(DA2)의 화소 구조일 수 있다.
먼저, 도 5를 통하여 화소의 회로 구조를 살펴본다.
도 5는 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
도 5에서 도시된 회로 구조는 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)에 형성되는 화소 회로부 및 발광 다이오드의 회로 구조이다.
일 실시예에 따른 하나의 화소는 여러 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7), 유지 커패시터(Cst), 부스트 커패시터(Cboost) 그리고 발광 다이오드(LED)를 포함한다. 여기서, 발광 다이오드(LED)를 제외한 트랜지스터 및 커패시터는 화소 회로부를 구성한다. 실시예에 따라서는 부스트 커패시터(Cboost)가 생략될 수 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 155, 171, 172, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 초기화 제어선(153), 발광 제어선(155), 데이터선(171), 구동 전압선(172) 및 공통 전압선(741)을 포함한다. 제7 트랜지스터(T7)와 연결되는 제1 스캔선(151)은 제2 트랜지스터(T2)에도 연결되어 있지만, 실시예에 따라서는 제7 트랜지스터(T7)가 제2 트랜지스터(T2)와 달리 별도의 바이패스 제어선으로 연결되어 있을 수도 있다.
제1 스캔선(151)은 스캔 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2) 및 제7 트랜지스터(T7)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 부극성의 전압이 인가될 때, 제2 스캔선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다. 초기화 제어선(153)은 초기화 제어 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(DATA)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 발광 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(Vinit)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(AVinit)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드로 인가한다. 본 실시예에서 구동 전압선(172), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
구동 트랜지스터(T1; 또는 제1 트랜지스터라고도 함)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 애노드로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 애노드 전극으로 출력되는 발광 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(DATA)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과도 연결되어 데이터 전압(DATA)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 발광 전류를 출력하여 제6 트랜지스터(T6; 이하 출력 제어 트랜지스터라고도 함)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)와도 연결되어, 제1 전극으로 인가되는 데이터 전압(DATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)와도 연결되어 구동 트랜지스터(T1)의 제1 전극으로 인가되는 데이터 전압(DATA)이 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극으로 전달되도록 할 수 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제4 트랜지스터(T4)와도 연결되어 제1 초기화 전압(Vinit)을 전달받아 초기화 될 수 있다.
제2 트랜지스터(T2)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(DATA)을 화소내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151) 및 부스트 커패시터(Cboost)의 일 전극(이하 '하부 부스트 전극'이라 함)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(DATA)이 구동 트랜지스터(T1)의 제1 전극으로 전달되며, 최종적으로 데이터 전압(DATA)은 구동 트랜지스터(T1)의 게이트 전극으로 전달되고 유지 커패시터(Cst)에 저장된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(DATA)이 구동 트랜지스터(T1)의 문턱 전압만큼 보상된 후 유지 커패시터(Cst)의 제2 유지 전극에 저장되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극 및 부스트 커패시터(Cboost)의 타 전극(이하 '상부 부스트 전극'이라 함)과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GC) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다. 이 때, 유지 커패시터(Cst)에 저장되는 전압은 구동 트랜지스터(T1)가 턴 오프될 때의 구동 트랜지스터(T1)의 게이트 전극의 전압이 저장되어 구동 트랜지스터(T1)의 문턱 전압(Vth)값이 보상된 상태로 저장된다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 초기화 제어선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극, 유지 커패시터(Cst)의 제2 유지 전극, 구동 트랜지스터(T1)의 게이트 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 초기화 제어선(153)을 통해 전달받은 초기화 제어 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제1 초기화 전압(Vinit)을 구동 트랜지스터(T1)의 게이트 전극, 유지 커패시터(Cst)의 제2 유지 전극, 및 부스트 커패시터(Cboost)의 상부 부스트 전극에 전달하여 초기화한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 또는 n형 트랜지스터로, 반도체층으로는 실리콘 반도체 또는 산화물 반도체를 가진다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제1 스캔선(151)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 다이오드(LED)의 애노드와 연결되어 있으며, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 전압선(128)과 연결되어 있다. 제1 스캔선(151) 중 부극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 제2 초기화 전압(AVinit)이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다. 한편, 제7 트랜지스터(T7)의 게이트 전극은 별도의 바이패스 제어선과 연결되어 제1 스캔선(151)과 별도의 배선으로 제어할 수도 있다. 또한, 실시예에 따라서는 제2 초기화 전압(AVinit)이 인가되는 제2 초기화 전압선(128)은 제1 초기화 전압(Vinit)이 인가되는 제1 초기화 전압선(127)이 서로 동일할 수 있다.
하나의 화소(PX)가 7개의 트랜지스터(T1 내지 T7), 2개의 커패시터(유지 커패시터(Cst), 부스트 커패시터(Cboost))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니며, 실시예에 따라서는 부스트 커패시터(Cboost)가 제외될 수도 있다. 또한, 제3 트랜지스터 및 제4 트랜지스터가 n형 트랜지스터로 형성된 실시예이지만, 이 들 중 하나만 n형 트랜지스터로 형성되거나 다른 트랜지스터가 n형 트랜지스터로 형성될 수도 있다.
이상에서는 도 5를 통하여 표시 영역(DA)에 형성되는 화소의 회로 구조를 살펴보았다.
이하에서는 도 6 내지 도 24를 통하여 표시 영역(DA)에 형성되는 화소의 평면 구조 및 적층 구조를 살펴본다.
먼저, 도 6 내지 도 18을 통하여 제조 순서에 따른 각층의 평면 구조를 살펴보고, 도 19 내지 도 24를 통해 제조 순서에 따른 각층의 단면 구조를 살펴본다. 여기서 도시되는 화소의 구조는 제1 표시 영역(DA1) 및/또는 제2 표시 영역(DA2)의 화소 구조일 수 있다.
도 6 내지 도 18은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 도시한 평면도이고, 도 19 내지 도 24는 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 단면 형상을 나타낸 도면이다.
도 6을 참고하면, 기판(110) 위에는 금속층(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 도 19에서 도시하는 바와 같이, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
금속층(BML)은 복수의 확장부(BML1)와 복수의 확장부(BML1)을 서로 연결시키는 연결부(BML2)를 포함한다. 금속층(BML)의 확장부(BML1)은 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널(1132)과 평면상 중첩하는 위치에 형성될 수 있다. 금속층(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 추가적으로 비정질 실리콘을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다.
도 19를 참고하면, 기판(110) 및 금속층(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 도 7에서 도시하고 있는 바와 같이 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함한다. 또한, 제1 반도체층(130)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)의 채널을 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행한다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131) 및 제2 영역(1133)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 하측으로 연장되어 있는 부분(1134)에는 제2 트랜지스터(T2)의 채널, 제1 영역 및 제2 영역이 위치한다. 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 상측으로 연장되어 있는 부분(1135)에는 제5 트랜지스터(T5)의 채널, 제1 영역 및 제2 영역이 위치한다. 구동 트랜지스터(T1)의 제2 영역(1133)으로부터 상측으로 연장되어 있는 부분(1136)에는 제6 트랜지스터(T6)의 채널, 제1 영역 및 제2 영역이 위치한다. 제1 반도체층(130)의 부분(1136)에서 꺾이면서 더 연장되어 있는 부분(1137)에는 제7 트랜지스터(T7)의 채널, 제1 영역 및 제2 영역이 위치한다.
도 19를 참고하면, 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함하는 제1 반도체층(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
도 8을 참고하면, 제1 게이트 절연막(141) 위에 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6) 및 제7 트랜지스터(T7) 각각의 게이트 전극을 포함한다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전층은 제1 스캔선(151) 및 발광 제어선(155)을 더 포함할 수 있다. 제1 스캔선(151) 및 발광 제어선(155)은 대략 제1 방향(DR1)으로 연장될 수 있다. 예를 들면, 제1 방향(DR1)은 행 방향일 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 제1 스캔선(151)은 후단 화소의 제7 트랜지스터(T7)의 게이트 전극과도 연결된다.
한편, 발광 제어선(155)은 제5 트랜지스터(T5)의 게이트 전극 및 제6 트랜지스터(T6)의 게이트 전극과 연결될 수 있으며, 발광 제어선(155)과 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 게이트 전극은 일체로 이루어질 수 있다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7)는 p형 또는 n형 트랜지스터일 수 있다.
도 19를 참고하면, 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
도 9를 참고하면, 제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 하부 실딩층(3155) 및 제4 트랜지스터(T4)의 하부 실딩층(4155)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 하부 실딩층(3155, 4155)은 각각 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 오프닝(1152)이 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 유지 전극(1153)은 제1 방향(DR1)으로 연장되어 인접하는 제1 유지 전극(1153)과 서로 연결되어 있다.
제3 트랜지스터(T3)의 하부 실딩층(3155)은 제3 트랜지스터(T3)의 채널(3137) 및 게이트 전극(3151)과 중첩할 수 있다. 제4 트랜지스터(T4)의 하부 실딩층(4155)은 제4 트랜지스터(T4)의 채널(4137) 및 게이트 전극(4151)과 중첩할 수 있다.
제2 게이트 도전층은 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)을 더 포함할 수 있다. 하부 제2 스캔선(152a), 하부 초기화 제어선(153a) 및 제1 초기화 전압선(127)은 대략 제1 방향(DR1)으로 연장될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 연결될 수 있다. 하부 제2 스캔선(152a)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 일체로 이루어질 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 연결될 수 있다. 하부 초기화 제어선(153a)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 일체로 이루어질 수 있다.
제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 19를 참고하면, 유지 커패시터(Cst)의 제1 유지 전극(1153), 제3 트랜지스터(T3)의 하부 실딩층(3155) 및 제4 트랜지스터(T4)의 하부 실딩층(4155)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
도 10을 참고하면, 제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)을 포함하는 산화물 반도체층이 위치할 수 있다. 또한, 산화물 반도체층은 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함할 수 있다.
제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)이 위치하며, 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)이 위치한다. 제3 트랜지스터(T3)의 제2 영역(3138)은 제4 트랜지스터(T4)의 제2 영역(4138)과 연결된다. 제3 트랜지스터(T3)의 채널(3137)은 하부 실딩층(3155)과 중첩하며, 제4 트랜지스터(T4)의 채널(4137)은 하부 실딩층(4155)과 중첩한다.
제3 트랜지스터(T3)의 제2 영역(3138)과 제4 트랜지스터(T4)의 제2 영역(4138)의 사이에는 커패시터(Cboost)의 상부 부스트 전극(3138t)가 위치한다. 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)은 부스트 커패시터(Cboost)의 하부 부스트 전극(151a)과 중첩하여, 부스트 커패시터(Cboost)를 구성한다.
도 19를 참고하면, 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 및 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)을 포함하는 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 채널(3137), 제1 영역(3136) 및 제2 영역(3138), 제4 트랜지스터(T4)의 채널(4137), 제1 영역(4136) 및 제2 영역(4138), 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연막(143)이 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제3 게이트 절연막(143)이 제3 트랜지스터(T3)의 채널(3137)과 중첩하고, 제1 영역(3136) 및 제2 영역(3138)과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연막(143)이 제4 트랜지스터(T4)의 채널(4137)과 중첩하고, 제1 영역(4136) 및 제2 영역(4138)과는 중첩하지 않을 수도 있다.
제3 게이트 절연막(143)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 11을 참고하면, 제3 게이트 절연막(143) 위에는 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층이 위치할 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(3151)은 제3 트랜지스터(T3)의 하부 실딩층(3155)과 중첩할 수 있다.
제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(4151)은 제4 트랜지스터(T4)의 하부 실딩층(4155)과 중첩할 수 있다.
제3 게이트 도전층은 상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)을 더 포함할 수 있다.
상부 제2 스캔선(152b) 및 상부 초기화 제어선(153b)은 대략 제1 방향(DR1)으로 연장될 수 있다. 상부 제2 스캔선(152b)은 하부 제2 스캔선(152a)과 함께 제2 스캔선(152)을 이룬다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 연결될 수 있다. 상부 제2 스캔선(152b)은 제3 트랜지스터(T3)의 게이트 전극(3151)과 일체로 이루어질 수 있다. 상부 초기화 제어선(153b)은 하부 초기화 제어선(153a)과 함께 초기화 제어선(153)을 이룬다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 연결될 수 있다. 상부 초기화 제어선(153b)은 제4 트랜지스터(T4)의 게이트 전극(4151)과 일체로 이루어질 수 있다.
또한, 제3 게이트 도전층은 하부 제2 초기화 전압선(128a)을 더 포함할 수 있다. 하부 제2 초기화 전압선(128a)은 대략 제1 방향(DR1)으로 연장될 수 있으며, 제2 초기화 전압(AVinit)이 인가된다.
제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제3 트랜지스터(T3)의 채널(3137)은 게이트 전극(3151)과 중첩하도록 게이트 전극(3151) 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 영역(3136) 및 제2 영역(3138)은 게이트 전극(3151)과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 게이트 전극(4151)과 중첩하도록 게이트 전극(4151) 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 영역(4136) 및 제2 영역(4138)은 게이트 전극(4151)과 중첩하지 않을 수 있다. 상부 부스트 전극(3138t)은 제3 게이트 도전층과 중첩하지 않을 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
도 19를 참고하면, 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 12를 참고하면, 제2 층간 절연막(162)은 두 종류의 오프닝(OP1, OP2)가 형성될 수 있다. 두 종류의 오프닝(OP1, OP2)은 서로 다른 마스크를 사용하여 형성할 수 있다.
오프닝(OP1)은 제2 층간 절연막(162), 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141) 중 적어도 하나에 오프닝을 형성하는 것으로, 제1 반도체층(130), 제1 게이트 도전층, 또는 제2 게이트 도전층을 노출시킬 수 있다.
오프닝(OP2)은 제2 층간 절연막(162) 및/또는 제3 게이트 절연막(143)에 오프닝를 형성하는 것으로, 산화물 반도체층 또는 제3 게이트 도전층을 노출시킬 수 있다.
오프닝(OP1) 중 하나는 구동 트랜지스터(T1)의 게이트 전극(1151)의 적어도 일부와 중첩하며, 제3 게이트 절연막(143), 제1 층간 절연막(161) 및 제2 게이트 절연막(142)에도 형성될 수 있다. 이 때, 오프닝(OP1) 중 하나는 제1 유지 전극(1153)의 오프닝(1152)와 중첩할 수 있으며, 제1 유지 전극(1153)의 오프닝(1152)의 내측에 위치할 수 있다.
오프닝(OP2) 중 하나는 부스트 커패시터(Cboost)와 적어도 일부 중첩할 수 있으며, 제3 게이트 절연막(143)에 더 형성될 수 있다.
오프닝(OP1) 중 또 다른 하나는 구동 트랜지스터(T1)의 제2 영역(1133)의 적어도 일부와 중첩하며, 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142) 및 제1 게이트 절연막(141)에 형성될 수 있다.
오프닝(OP2) 중 또 다른 하나는 제3 트랜지스터(T3)의 제1 영역(3136)의 적어도 일부와 중첩하며, 제3 게이트 절연막(143)에 형성될 수 있다.
도 13 및 도 14를 참고하면, 제2 층간 절연막(162)의 위에는 제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층이 위치할 수 있다. 도 13은 도 14에서 제1 데이터 도전층과 오프닝(OP1, OP2)만을 도시한 평면도이고, 도 14는 제1 데이터 도전층 이하의 층들을 도시한 평면도이다.
제1 연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 연결 전극(1175)은 오프닝(OP1) 및 제1 유지 전극(1153)의 오프닝(1152)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제1 연결 전극(1175)은 부스트 커패시터(Cboost)와 중첩할 수 있다. 제1 연결 전극(1175)은 오프닝(OP2)을 통해 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)과 연결될 수 있다. 따라서, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)과 부스트 커패시터(Cboost)의 상부 부스트 전극(3138t)이 연결될 수 있다. 이때, 제1 연결 전극(1175)에 의해 구동 트랜지스터(T1)의 게이트 전극(1151)은 제3 트랜지스터(T3)의 제2 영역(3138) 및 제4 트랜지스터(T4)의 제2 영역(4138)과도 연결될 수 있다.
제2 연결 전극(3175)은 구동 트랜지스터(T1)의 제2 영역(1133)과 중첩할 수 있다. 제2 연결 전극(3175)은 오프닝(OP1)을 통해 구동 트랜지스터(T1)의 제2 영역(1133)과 연결될 수 있다. 제2 연결 전극(3175)은 제3 트랜지스터(T3)의 제1 영역(3136)과 중첩할 수 있다. 제2 연결 전극(3175)은 오프닝(OP2)을 통해 제3 트랜지스터(T3)의 제1 영역(3136)과 연결될 수 있다. 따라서, 제2 연결 전극(3175)에 의해 구동 트랜지스터(T1)의 제2 영역(1133)과 제3 트랜지스터(T3)의 제1 영역(3136)이 연결될 수 있다.
제1 데이터 도전층은 상부 제2 초기화 전압선(128b) 및 공통 전압선(741)을 더 포함할 수 있다.
상부 제2 초기화 전압선(128b)은 제2 방향(DR2)으로 연장되어 있는 배선부(128b-1)와 배선부(128b-1)에서 제1 방향(DR1)의 양측으로 돌출되어 있는 제1 연장부(128b-2)를 가지며, 제1 연장부(128b-2)에서 다시 제2 방향(DR2)으로 꺾이면서 위치하는 제2 연장부(128b-3)를 포함한다. 제2 방향(DR2)은 제1 방향(DR1)에 수직한 방향일 수 있다. 예를 들면, 제2 방향(DR2)은 열 방향일 수 있다. 제1 연장부(128b-2)와 제2 연장부(128b-3)가 만나는 부분에서 오프닝(OP2)을 통하여 제3 게이트 도전층에 위치하는 하부 제2 초기화 전압선(128a)과 전기적으로 연결된다. 그 결과 제2 초기화 전압(AVinit)은 제3 게이트 도전층에 위치하는 하부 제2 초기화 전압선(128a)을 통하여 제1 방향(DR1)으로 전달되며, 제1 데이터 도전층에 위치하는 상부 제2 초기화 전압선(128b)을 통하여 제2 방향(DR2)으로 전달된다.
제2 연장부(128b-3)의 단부에서는 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1137)과 전기적으로 연결된다. 또한, 제2 연장부(128b-3)의 단부로부터 제1 방향(DR1)으로 연장되는 부분을 더 포함할 수 있으며, 연장되는 부분의 단부는 이웃한 화소의 제1 반도체층(130)의 일 부분(1137)과 전기적으로 연결될 수 있다.
공통 전압선(741)은 대략 제2 방향(DR2)으로 연장되어 있는 제1 부분(741a) 및 제1 부분(741a)으로부터 돌출되어 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되어 있는 제2 부분(741b)을 포함할 수 있다. 공통 전압선(741)은 제2 방향(DR2)으로 인접한 복수의 화소에 연결될 수 있다. 공통 전압선(741)의 제1 부분(741a)은 기판(110)의 일측 가장자리로부터 타측 가장자리에 이르도록 연장될 수 있다. 공통 전압선(741)은 기판(110)의 일측 가장자리 및 타측 가장자리 중 적어도 일측에서 공통 전압(ELVSS)을 전달하는 공통 전압 전달선(도시하지 않음)과 연결될 수 있다. 공통 전압선(741)의 제2 부분(741b)은 제1 방향(DR1) 및 제2 방향(DR2)을 따라 여러 번 꺾인 평면 형상을 가질 수 있다. 다만, 공통 전압선(741)의 제2 부분(741b)의 형상은 이에 한정되지 않으며, 다양하게 변경될 수 있다. 공통 전압선(741)의 제2 부분(741b)의 단부는 다른 부분에 비해 넓은 폭을 가질 수 있다.
상부 제2 초기화 전압선(128b)과 공통 전압선(741)은 교대로 배치될 수 있다. 예를 들면, 기판(110)의 일측 가장자리로부터 타측 가장자리에 이르기까지 상부 제2 초기화 전압선(128b), 공통 전압선(741)이 제1 방향(DR1)을 따라 교대로 배치될 수 있다. 도 19는 인접한 3개의 화소를 도시하고 있으며, 공통 전압선(741) 및 상부 제2 초기화 전압선(128b)을 모두 도시하고 있다. 도 20은 인접한 2개의 화소를 도시하고 있으며, 공통 전압선(741)을 도시하고 있고, 상부 제2 초기화 전압선(128b)의 일부를 생략하고 있다.
제1 데이터 도전층은 추가적으로 연결부(127CM, 171CM), 제1 애노드 연결 부재(ACM1) 및 확장부(FL-SD1)를 더 포함할 수 있다.
연결부(127CM)는 오프닝(OP1)을 통하여 제2 게이트 도전층의 제1 초기화 전압선(127)과 연결되고, 오프닝(OP2)을 통하여 제2 반도체층(산화물 반도체층)의 일 부분(4136)과 연결되어 제1 초기화 전압선(127)을 흐르는 제1 초기화 전압(Vinit)이 산화물 반도체층의 제4 트랜지스터(T4)로 전달시킨다.
연결부(171CM)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1137), 즉, 제2 트랜지스터(T2)와 전기적으로 연결되어 있다.
제1 애노드 연결 부재(ACM1)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1136), 즉, 제6 트랜지스터(T6)와 전기적으로 연결되어 있다.
확장부(FL-SD1)는 상부에 위치하는 애노드를 평탄화하도록 하기 위하여 넓게 형성되어 있다. 또한, 확장부(FL-SD1)는 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1135), 즉, 제5 트랜지스터(T5)와 연결되고, 오프닝(OP1)을 통하여 제1 유지 전극(1153)과도 전기적으로 연결되어 있다.
제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 19를 참고하면, 제1 연결 전극(1175) 및 제2 연결 전극(3175)을 포함하는 제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 15, 도 16, 및 도 19를 참고하면, 제1 유기막(181)에는 오프닝(OP3)가 위치한다. 제1 유기막(181) 위에는 데이터선(171), 구동 전압선(172), 제2 애노드 연결 부재(ACM2), 및 캐소드 연결 부재(743)를 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치하며, 제2 유기막(182) 및 제3 유기막(183)에는 오프닝(OP4)이 형성되어 있다. 제2 애노드 연결 부재(ACM2)는 오프닝(OP4)를 통하여 애노드와 전기적으로 연결된다. 도 15는 도 16에서 제2 데이터 도전층과 오프닝(OP3, OP4)만을 도시한 평면도이고, 도 16은 제2 데이터 도전층 및 그 주변의 층들이 도시된 평면도이다.
도 15 및 도 16을 참고하면, 오프닝(OP3)은 제1 데이터 도전층에 위치하는 연결부(171CM), 제1 애노드 연결 부재(ACM1), 공통 전압선(741) 및 확장부(FL-SD1)와 중첩하여 이들을 각각 노출시킨다.
데이터선(171) 및 구동 전압선(172)은 대략 제2 방향(DR2)으로 연장될 수 있다. 데이터선(171)은 오프닝(OP3)을 통하여 제1 데이터 도전층의 연결부(171CM)와 연결되며, 이를 통하여 제2 트랜지스터(T2)와 연결되어 있다. 구동 전압선(172)은 오프닝(OP3)을 통하여 제1 데이터 도전층의 확장부(FL-SD1)를 통하여 제5 트랜지스터(T5) 및 제1 유지 전극(1153)과 전기적으로 연결되어 있다. 제2 애노드 연결 부재(ACM2)는 오프닝(OP3)을 통하여 제1 데이터 도전층의 제1 애노드 연결 부재(ACM1)와 전기적으로 연결되며, 제6 트랜지스터(T6)와 전기적으로 연결되어 있다. 캐소드 연결 부재(743)는 오프닝(OP3)을 통해 제1 데이터 도전층의 공통 전압선(741)과 전기적으로 연결되어, 공통 전압(ELVSS)을 전달 받을 수 있다.
구동 전압선(172)은 확장부(FL-SD2) 및 돌출된 배선부(172-e)를 더 포함하며, 제2 애노드 연결 부재(ACM2)가 형성되는 부분에는 형성되지 않는 구조를 가진다.
확장부(FL-SD2)는 상부에 위치하는 애노드를 평탄화하도록 하기 위하여 넓게 형성되어 있다.
한편, 구동 전압선(172)의 돌출된 배선부(172-e)도 그 상부에 위치하는 애노드를 평탄하게 형성하기 위하여 두 개의 데이터선(171)의 양측에 두 개가 형성되어 총 4개의 배선 구조(171, 172-e)가 애노드의 하부에 위치하도록 하는 구조를 가진다.
이상과 같은 애노드 하부의 구조(제1 데이터 도전층의 확장부(FL-SD1) 및 배선부(128b-1), 그리고, 제2 데이터 도전층의 확장부(FL-SD2), 데이터선(171), 및 배선부(172-e))와 유기막(181, 182, 183)에 의하여 애노드가 평탄화 특성을 가질 수 있다.
본 실시예에서 확장부(FL-SD1) 및 확장부(FL-SD2)는 구동 전압선(172)과 전기적으로 연결되어 구동 전압(ELVDD)이 전달된다.
제2 데이터 도전층(SD2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 19를 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치한다. 제2 유기막(182) 및 제3 유기막(183)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 유기막(183)이 생략될 수도 있다.
제2 유기막(182) 및 제3 유기막(183)에는 오프닝(OP4)이 형성될 수 있다. 오프닝(OP4)을 통하여 애노드와 제2 애노드 연결 부재(ACM2)가 전기적으로 연결될 수 있다. 또한, 오프닝(OP4)을 통하여 캐소드와 캐소드 연결 부재(743)가 전기적으로 연결될 수 있다.
도 17, 도 18 및 도 19를 참고하면, 제3 유기막(183)의 위에는 애노드(Anode)가 형성된다. 애노드(Anode)는 오프닝(OP4)을 통하여 화소 회로부로부터 전류를 전달 받을 수 있도록 연장부(Anode-e)를 더 포함할 수 있다.
애노드(Anode)의 위에는 화소 정의막(380)이 위치하며, 화소 정의막(380)의 오프닝(381, 383)은 애노드(Anode) 및 캐소드 연결 부재(743)와 중첩하도록 형성되어 있다.
이상과 같은 평면 구조를 기초로, 이하에서는 도 19 내지 도 24를 참조하여 일 실시예에 의한 발광 표시 장치의 단면 구조 및 그 제조 방법에 대해 설명한다.
일 실시예에 의한 발광 표시 장치는 기판(110) 및 기판(110) 위에 위치하는 복수의 트랜지스터를 포함한다. 기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 도 19에서는 플렉서블한 기판을 도시하고 있으며, 폴리 이미드(Polyimid)와 그 위에 위치하며, 무기 절연 물질로 형성되는 베리어층이 이중으로 형성된 구조가 도시되어 있다. 복수의 트랜지스터 중 일부는 산화물 반도체 트랜지스터(Oxide TFT)로 이루어질 수 있고, 다른 일부는 실리콘 반도체 트랜지스터(LTPS TFT)로 이루어질 수 있다. 다만, 이에 한정되는 것은 아니며, 복수의 트랜지스터가 하나의 종류의 트랜지스터로 이루어질 수도 있으며, 이에 따라 평면 및 단면 구조가 변경될 수 있다. 예를 들면, 복수의 트랜지스터가 실리콘 반도체 트랜지스터(LTPS TFT)로 이루어질 수도 있다. 이하에서 산화물 반도체 트랜지스터(Oxide TFT)와 실리콘 반도체 트랜지스터(LTPS TFT)의 단면 구조에 대해 설명한다.
기판(110) 위에는 금속층(BML)이 위치하며, 금속층(BML)은 제1 반도체층(ACT1)의 채널과 중첩하는 영역에 위치한다. 금속층(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 금속층(BML)의 위에는 이를 덮는 버퍼층(111)이 위치할 수 있으며, 버퍼층(111)은 제1 반도체층에 불순 원소의 침투를 차단하는 역할을 하며, 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 제1 반도체층(ACT1)이 위치한다. 제1 반도체층(ACT1)은 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
제1 게이트 절연막(141)은 제1 반도체층(ACT1)을 덮거나 제1 반도체층(ACT1)의 채널 영역과만 중첩하도록 위치할 수 있다. 제1 게이트 절연막(141)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에는 제1 게이트 도전층(GAT1)이 위치하며, 제1 게이트 도전층(GAT1)은 실리콘 반도체 트랜지스터(LTPS TFT)의 게이트 전극을 포함한다. 제1 게이트 도전층(GAT1)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 제1 반도체층(ACT1) 중 평면상 게이트 전극과 중첩하는 영역이 채널 영역일 수 있다. 또한, 게이트 전극은 유지 커패시터의 일 전극 역할을 수행할 수도 있다.
제1 게이트 도전층(GAT1)은 제2 게이트 절연막(142)으로 덮여 있으며, 제2 게이트 절연막(142)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142)의 위에는 제2 게이트 도전층(GAT2)이 위치하며, 제2 게이트 도전층(GAT2)은 게이트 전극과 중첩하여 유지 커패시터를 구성하는 제1 유지 전극 및 산화물 반도체층(ACT2)의 하부에 위치하는 산화물 반도체 트랜지스터(Oxide TFT)용 하부 실딩층을 포함할 수 있다. 제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층(GAT2)은 제1 층간 절연막(161)에 의하여 덮여 있으며, 제1 층간 절연막(161)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막을 포함할 수 있다.
제1 층간 절연막(161)의 위에는 산화물 반도체층(ACT2)이 위치하며, 산화물 반도체층(ACT2)은 채널 영역과 채널 영역의 양측에 위치하는 제1 영역 및 제2 영역을 포함한다.
산화물 반도체층(ACT2)은 제3 게이트 절연막(143)에 의하여 덮여 있으며, 제3 게이트 절연막(143)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막을 포함할 수 있다.
제3 게이트 절연막(143) 및 제1 층간 절연막(161)은 제2 게이트 도전층(GAT2) 중 산화물 반도체 트랜지스터(Oxide TFT)용 하부 실딩층의 일부와 중첩하는 오프닝을 가질 수 있다.
제3 게이트 절연막(143)의 위에는 제3 게이트 도전층(GAT3)이 위치하며, 제3 게이트 도전층(GAT3)은 산화물 반도체 트랜지스터(Oxide TFT)의 게이트 전극 및 산화물 반도체 트랜지스터(Oxide TFT)용 하부 실딩층과 연결되는 연결 부재를 포함한다. 제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(GAT3)은 제2 층간 절연막(162)에 의하여 덮여 있으며, 제2 층간 절연막(162)은 산화규소(SiOx) 또는 질화규소(SiNx), 질산화규소(SiOxNy) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제2 층간 절연막(162) 및 그 하부에 위치하는 절연막은 제1 반도체층(ACT1) 및 산화물 반도체층(ACT2)과 중첩하는 오프닝을 포함할 수 있다.
제2 층간 절연막(162)의 위에는 제1 데이터 도전층(SD1)이 위치하며, 제1 데이터 도전층(SD1)은 연결 부재를 포함하여 제1 반도체층(ACT1) 및 산화물 반도체층(ACT2)에 전압 또는 전류를 제공하거나 전압 또는 전류를 다른 소자로 전달하는 역할을 할 수 있다. 제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
예를 들면, 제1 데이터 도전층(SD1)으로서, 앞서 설명한 제1 애노드 연결 부재(ACM1) 및 공통 전압선(741)을 형성할 수 있다. 즉, 제1 애노드 연결 부재(ACM1)와 공통 전압선(741)은 동일한 공정을 통해 동시에 형성될 수 있다. 따라서, 제1 애노드 연결 부재(ACM1)와 공통 전압선(741)은 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다. 제1 애노드 연결 부재(ACM1)는 트랜지스터와 연결될 수 있다. 예를 들면, 제1 애노드 연결 부재(ACM1)는 제6 트랜지스터(T6)와 연결될 수 있다.
제1 데이터 도전층(SD1) 위에 제1 유기막(181)을 형성할 수 있다. 예를 들면, 제1 애노드 연결 부재(ACM1) 및 공통 전압선(741) 위에 제1 유기막(181)을 형성할 수 있다. 제1 데이터 도전층(SD1)은 제1 유기막(181)에 의하여 덮여 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(181)에 제1 데이터 도전층(SD1)과 중첩하는 오프닝을 형성할 수 있으며, 제1 유기막(181) 위에 제2 데이터 도전층(SD2)을 형성할 수 있다. 예를 들면, 제2 데이터 도전층(SD2)으로서, 앞서 설명한 제2 애노드 연결 부재(ACM2) 및 캐소드 연결 부재(743)를 형성할 수 있다. 즉, 제2 애노드 연결 부재(ACM2) 및 캐소드 연결 부재(743)는 동일한 공정을 통해 동시에 형성될 수 있다. 따라서, 제2 애노드 연결 부재(ACM2)와 캐소드 연결 부재(743)는 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다.
제2 데이터 도전층(SD2)은 오프닝을 통하여 제1 데이터 도전층(SD1)과 연결될 수 있다. 예를 들면, 제2 애노드 연결 부재(ACM2)는 제1 애노드 연결 부재와 연결될 수 있다. 캐소드 연결 부재(743)는 공통 전압선(741)과 연결될 수 있다.
제2 데이터 도전층(SD2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층(SD2) 위에 제2 유기막(182) 및 제3 유기막(183)을 형성할 수 있다. 예를 들면, 제2 애노드 연결 부재(ACM2) 및 캐소드 연결 부재(743) 위에 제2 유기막(182) 및 제3 유기막(183)을 형성할 수 있다. 제2 유기막(182) 및 제3 유기막(183)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 유기막(183)이 생략될 수도 있다. 다만, 제3 유기막(183)으로 인하여 애노드(Anode)가 보다 평탄한 특성을 가질 수 있다.
제2 유기막(182) 및 제3 유기막(183)에 오프닝(185, 187)을 형성할 수 있다. 예를 들면, 제2 애노드 연결 부재(ACM2)와 중첩하는 제1 오프닝(185)을 형성할 수 있다. 제1 오프닝(185)에 의해 제2 애노드 연결 부재(ACM2)의 상부면이 노출될 수 있다. 제1 오프닝(185)은 트랜지스터와 중첩할 수 있다. 또한, 캐소드 연결 부재(743)와 중첩하는 제2 오프닝(187)을 형성할 수 있다. 제2 오프닝(187)에 의해 캐소드 연결 부재(743)의 상부면이 노출될 수 있다. 제2 오프닝(187)은 공통 전압선(741)과 중첩할 수 있다.
제3 유기막(183) 위에 애노드(Anode)를 형성할 수 있다. 애노드(Anode)는 제1 오프닝(185) 내에도 형성될 수 있다. 애노드(Anode)는 제1 오프닝(185)을 통해 제2 애노드 연결 부재(ACM2)와 연결될 수 있다. 애노드(Anode)는 제2 애노드 연결 부재(ACM2)를 통해 제1 애노드 연결 부재(ACM1) 및 트랜지스터와 연결될 수 있다. 애노드(Anode)는 투명 전도성 산화막 및 금속 물질을 포함하는 단일층 또는 이들을 포함하는 다중층으로 구성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), 폴리(poly)-ITO, IZO(Indium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide) 및 ITZO(Indium Tin Zinc Oxide) 등을 포함할 수 있고, 금속 물질은 은(Ag), 몰리브덴(Mo), 구리(Cu), 금(Au) 및 알루미늄(Al) 등을 포함할 수 있다.
애노드(Anode) 및 제3 유기막(183) 위에 화소 정의막(380)을 형성할 수 있다. 화소 정의막(380)은 유기 절연 물질로 이루어질 수 있다. 화소 정의막(380)은 광차단 물질을 더 포함하는 블랙 화소 정의막으로 이루어질 수 있다. 광차단 물질은 카본 블랙, 탄소나노튜브, 블랙 염료를 포함하는 수지 또는 페이스트, 금속 입자, 예를 들면, 니켈, 알루미늄, 몰리브덴, 및 그의 합금, 금속 산화물 입자(예를 들면, 크롬 질화물) 등을 포함할 수 있다. 블랙 화소 정의막(380)은 네거티브(negative) 타입의 검은색을 띄는 유기 물질로 형성될 수 있다. 네거티브 타입을 유기 물질을 사용하므로 마스크로 가려진 부분이 제거되는 특성을 가질 수 있다.
화소 정의막(380)에 오프닝(381, 383)을 형성할 수 있다. 예를 들면, 애노드(Anode)와 중첩하는 제3 오프닝(381)을 형성할 수 있다. 제3 오프닝(381)에 의해 애노드(Anode)의 상부면이 노출될 수 있다. 제3 오프닝(381)은 애노드(Anode)의 중심부와 중첩할 수 있다. 따라서, 화소 정의막(380)은 애노드(Anode)의 가장자리를 덮을 수 있다. 또한, 제2 오프닝(187)과 중첩하는 제4 오프닝(383)을 형성할 수 있다. 제4 오프닝(383)에 의해 캐소드 연결 부재(743)의 상부면이 노출될 수 있다.
화소 정의막(380) 위에 스페이서(385)를 더 형성할 수 있다. 스페이서(385)는 단차를 가지는 구조로 형성될 수 있다. 스페이서(385)는 높이가 높고 좁은 영역에 위치하는 제1 부분(385-1) 및 높이가 낮고 넓은 영역에 위치하는 제2 부분(385-2)을 포함할 수 있다. 제1 부분(385-1)과 제2 부분(385-2)은 일체로 형성될 수 있다. 스페이서(385)는 감광성 폴리 이미드(PSPI)로 형성될 수 있다.
도 20에 도시된 바와 같이, 제4 오프닝(383) 내에 포토 레지스트 패턴(610)을 형성할 수 있다. 제3 오프닝(381) 및 제4 오프닝(383)을 포함하여 화소 정의막(380) 위에 전체적으로 포토 레지스트를 형성하고, 포토 공정을 진행하여 제4 오프닝(383) 내와 그 주변에 위치하는 포토 레지스트의 부분을 남기고, 나머지 부분을 제거할 수 있다. 이때, 포토 레지스트 패턴(610)은 역 테이퍼 형상을 가질 수 있다. 포토 공정 진행시 포스트 베이크 공정을 생략하거나, 베이크 시간을 감소시킴으로써, 포토 레지스트 패턴(610)이 역 테이퍼 형상을 가지도록 할 수 있다. 포토 레지스트 패턴(610)의 바닥면에 대한 측면의 경사각은 약 110도 정도일 수 있다.
포토 레지스트 패턴(610)의 폭은 제2 오프닝(187)의 폭보다 클 수 있다. 포토 레지스트 패턴(610)의 폭은 제4 오프닝(383)의 폭보다 클 수 있다. 포토 레지스트 패턴(610)의 두께는 제2 유기막(182), 제3 유기막(183), 및 화소 정의막(380)의 두께보다 두꺼울 수 있다. 다만, 이에 한정되는 것은 아니며, 포토 레지스트 패턴(610)의 폭과 두께는 경우에 따라 조정할 수 있다.
도 21에 도시된 바와 같이, 애노드(Anode) 및 포토 레지스트 패턴(610) 위에 발광층(370)을 형성할 수 있다. 발광층(370)은 기판(110) 위에 전체적으로 형성될 수 있다. 발광층(370)은 유기 발광층(EML)과 기능층(FL)을 포함할 수 있다.
유기 발광층(EML)은 기판(110) 위에 전체적으로 위치하지 않을 수 있다. 예를 들면, 유기 발광층(EML)은 제3 오프닝(381) 내에 위치할 수 있다. 유기 발광층(EML)은 유기 발광 물질로 형성될 수 있다. 인접한 화소에 위치하는 유기 발광층(EML)이 서로 다른 파장의 광을 방출할 수 있다. 한편, 실시예에 따라서는 유기 발광층(EML)과 중첩하는 컬러 필터를 더 포함할 수 있으며, 이때 각 화소의 유기 발광층(EML)은 동일한 파장의 광을 방출할 수도 있다.
기능층(FL)은 기판(110) 위에 전체적으로 위치할 수 있다. 기능층(FL)은 정공 주입층, 정공 전달층, 전자 전달층, 및 전자 주입층을 포함할 수 있으며, 기능층(FL)은 유기 발광층(EML)의 상하에 위치할 수 있다. 즉, 애노드(Anode) 위에 정공 주입층, 정공 전달층, 유기 발광층(EML), 전자 전달층, 전자 주입층, 및 캐소스(270)가 순차적으로 위치할 수 있다. 기능층(FL) 중 정공 주입층 및 정공 전달층은 유기 발광층(EML)의 하부에 위치할 수 있고, 전자 전달층 및 전자 주입층은 유기 발광층(EML)의 상부에 위치할 수 있다.
이어, 발광층(370) 위에 캐소드(270)를 형성한다. 이를 1차 캐소드 형성 단계라고 한다. 1차 캐소드 형성 단계에서 타겟 두께의 약 50% 정도의 두께로 캐소드 형성 물질을 증착할 수 있다. 타겟 두께는 일 실시예에 의한 발광 표시 장치의 발광부에 최종적으로 형성하게 되는 캐소드(270)의 두께를 의미한다.
캐소드(270)는 투광성 전극 또는 반사 전극으로 형성될 수 있다. 실시예에 따라서, 캐소드(270)는 투명 또는 반투명 전극일 수 있으며, 리튬(Li), 칼슘(Ca), 플루오린화 리튬/칼슘(LiF/Ca), 플루오린화 리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg) 및 이들의 화합물을 포함하는 일 함수가 작은 금속 박막으로 형성될 수 있다. 또한, 금속 박막 위에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), 산화 아연(ZnO) 또는 산화 인듐(In2O3) 등의 투명 산화 도전막(TCO; transparent conductive oxide)이 더 배치될 수 있다. 캐소드(270)는 발광 표시 장치(DP)에서 전면에 걸쳐 일체로 형성될 수 있다.
이어, 캐소드(270) 위에 임시 캐핑층(PCPL)을 형성한다. 임시 캐핑층(PCPL)은 캐소드(270)를 전체적으로 덮도록 위치할 수 있다. 임시 캐핑층(PCPL)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)은 순차적으로 적층되며, 기판(110) 위에 전체적으로 형성될 수 있다. 발광층(370), 캐소드(270) 및 임시 캐핑층(PCPL)은 포토 레지스트 패턴(610) 위에도 위치하게 된다. 이때, 포토 레지스트 패턴(610)에 의해 발생하는 단차로 인해 포토 레지스트 패턴(610) 위에 위치하는 각 층의 부분과 포토 레지스트 패턴(610) 주변에 위치하는 각 층의 부분이 서로 분리될 수 있다. 즉, 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하는 발광층(370)의 부분은 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하지 않는 발광층(370)의 부분과 분리되어 있다. 또한, 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하는 캐소드(270)의 부분은 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하지 않는 캐소드(270)의 부분과 분리되어 있다. 마찬가지로, 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하는 임시 캐핑층(PCPL)의 부분은 포토 레지스트 패턴(610)과 제3 방향(DR3)으로 중첩하지 않는 임시 캐핑층(PCPL)의 부분과 분리되어 있다.
임시 캐핑층(PCPL)은 캐소드(270)의 측면을 덮도록 형성될 수 있다. 또한, 임시 캐핑층(PCPL)은 발광층(370)의 측면을 덮도록 형성될 수 있다. 임시 캐핑층(PCPL)은 이후 공정에서 캐소드(270) 또는 발광층(370)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 22에 도시된 바와 같이, 포토 레지스트 패턴(610)을 제거한다. 포토 레지스트 패턴(610)을 제거하는 단계에서 포토 레지스트 패턴(610) 위에 위치하는 층들이 함께 제거될 수 있다. 즉, 포토 레지스트 패턴(610) 위에 위치하는 발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)의 부분이 제거될 수 있다. 포토 레지스트 패턴(610) 위에 위치하지 않는 발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)의 부분은 남게 된다. 포토 레지스트 패턴(610) 제거 공정이 진행되는 동안 포토 레지스트 패턴(610) 위에 위치하지 않는 발광층(370) 및 캐소드(270)는 임시 캐핑층(PCPL)에 의해 보호되어, 손상되지 않을 수 있다.
도 23에 도시된 바와 같이, 임시 캐핑층(PCPL)을 제거한다. 임시 캐핑층(PCPL)은 건식 식각 공정에 의해 제거될 수 있다. 임시 캐핑층(PCPL)은 전체적으로 제거될 수 있다.
도 24에 도시된 바와 같이, 캐소드(270) 및 공통 전압선(741) 위에 캐소드(270)를 추가적으로 형성한다. 이를 2차 캐소드 형성 단계라고 한다. 2차 캐소드 형성 단계에서 타겟 두께의 약 50% 정도의 두께로 캐소드 형성 물질을 증착할 수 있다. 이에 따라 발광부에 형성되는 캐소드(270)의 부분은 타겟 두께에 대응하는 두께를 가질 수 있다.
1차 캐소드 형성 단계에서 형성된 캐소드(270)의 일부가 남아 있는 상태에서 2차 캐소드 형성 단계에서 기판(110) 위에 전체적으로 캐소드(270)를 추가적으로 형성하게 된다. 따라서, 캐소드(270)의 두께는 위치에 따라 상이할 수 있다. 캐소드(270)는 발광층(370)과 중첩하는 제1 부분(270a) 및 발광층(370)과 중첩하지 않는 제2 부분(270b)을 포함할 수 있다. 캐소드(270)의 제1 부분(270a)의 두께(Th1)와 제2 부분(270b)의 두께(Th2)는 상이할 수 있다. 캐소드(270)의 제1 부분(270a)의 두께(Th1)가 캐소드(270)의 제2 부분(270b)의 두께(Th2)보다 두꺼울 수 있다. 캐소드(270)의 제2 부분(270b)의 두께(Th2)는 캐소드(270)의 제1 부분(270a)의 두께(Th1)의 약 절반 정도일 수 있다.
캐소드(270)의 제2 부분(270b)은 포토 레지스트 패턴(610)이 제거된 영역 즉, 제2 오프닝(187) 및 제4 오프닝(383) 내에 위치할 수 있다. 제2 오프닝(187) 및 제4 오프닝(383) 내에는 발광층(370)이 위치하지 않는다. 따라서, 캐소드(270)의 제2 부분(270b)은 제2 오프닝(187) 및 제4 오프닝(383)에 의해 캐소드 연결 부재(743)와 연결될 수 있다. 캐소드 연결 부재(743)는 공통 전압선(741)과 캐소드(270) 사이를 연결할 수 있다.
이어, 캐소드(270) 위에 캐핑층(CPL)을 형성한다. 캐핑층(CPL)은 굴절률 조정을 통해 광 효율을 증가시킬 수 있다. 캐핑층(CPL)은 캐소드(270)를 전체적으로 덮도록 위치할 수 있다. 캐핑층(CPL)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
도시는 생략하였으나, 캐핑층(CPL) 위에는 봉지층이 더 위치할 수 있다. 봉지층은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광 다이오드(LED)를 보호하기 위한 것으로, 적어도 하나의 무기막과 적어도 하나의 유기막을 포함할 수 있다. 예를 들면, 봉지층은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층이 적층된 형상을 가질 수 있다. 다만, 이는 하나의 예시에 불과하며, 봉지층을 구성하는 무기막과 유기막의 수는 다양하게 변경될 수 있다.
다음으로, 도 25 내지 도 31을 참조하여 일 실시예에 의한 발광 표시 장치 및 그 제조 방법에 대해 설명하면 다음과 같다.
도 25 내지 도 31에 도시된 실시예에 의한 발광 표시 장치 및 그 제조 방법은 도 1 내지 도 24에 도시된 실시예에 의한 발광 표시 장치 및 그 제조 방법과 동일한 부분이 상당하므로, 동일한 부분에 대한 설명은 생략한다. 본 실시예에서는 광 투과 영역에 보조 포토 레지스트 패턴을 형성한다는 점에서 앞선 실시예와 상이하며, 이하에서 더욱 설명한다.
도 25 내지 도 31은 일 실시예에 따른 발광 표시 장치 중 일부를 제조 순서에 따라 나타낸 단면도이다.
도 25에 도시된 바와 같이, 일 실시예에 의한 발광 표시 장치는 앞선 실시예와 마찬가지로 기판(110) 및 기판(110) 위에 위치하는 복수의 트랜지스터를 포함한다. 복수의 트랜지스터 중 일부는 산화물 반도체 트랜지스터(Oxide TFT)로 이루어질 수 있고, 다른 일부는 실리콘 반도체 트랜지스터(LTPS TFT)로 이루어질 수 있다. 복수의 트랜지스터 중 일부에 애노드(Anode)가 연결될 수 있다. 트랜지스터와 애노드(Anode)는 제1 애노드 연결 부재(ACM1) 및 제2 애노드 연결 부재(ACM2)에 의해 연결될 수 있다. 또한, 기판(110) 위에는 공통 전압선(741)이 위치하며, 캐소드 연결 부재(743)가 공통 전압선(741)에 연결될 수 있다.
일 실시예에 의한 발광 표시 장치는 광 투과 영역(LTA)을 포함할 수 있다. 광 투과 영역(LTA)에서는 빛이 차단되지 않고, 투과될 수 있도록 반도체 물질이나 금속 물질로 이루어진 층이 제거되고, 투명한 물질만으로 적층될 수 있다. 투명한 물질로는 무기 절연층이나 유기 절연층이 있다. 광 투과 영역(LTA)에 무기 절연층이나 유기 절연층이 적층되는 구조는 다양할 수 있다.
일 실시예에 의한 발광 표시 장치의 광 투과 영역(LTA)에서는 기판(110) 위에 버퍼층(111)이 위치하며, 버퍼층(111) 위에는 제1 유기막(181)이 형성되어 있다. 각 화소에서 제1 유기막(181) 아래에 적층되어 있는 제1 게이트 절연막(141), 제2 게이트 절연막(142), 제1 층간 절연막(161), 제3 게이트 절연막(143), 제2 층간 절연막(162)이 광 투과 영역(LTA)에서는 제거될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라서는 이들 절연막 중 적어도 하나가 제거되지 않을 수도 있다.
또한, 각 화소에서 제1 유기막(181) 위에 적층되어 있는 제2 유기막(182), 제3 유기막(183) 및 화소 정의막(380)이 광 투과 영역(LTA)에서는 제거될 수 있다. 다만, 이에 한정되는 것은 아니며, 실시예에 따라서는 제2 유기막(182), 제3 유기막(183) 및 화소 정의막(380) 중 적어도 하나가 제거되지 않을 수도 있다.
도 26에 도시된 바와 같이, 제4 오프닝(383) 내에 포토 레지스트 패턴(610)을 형성하고, 광 투과 영역(LTA)에 보조 포토 레지스트 패턴(630)을 형성할 수 있다. 포토 레지스트 패턴(610)과 보조 포토 레지스트 패턴(630)은 동일한 공정을 통해 동시에 형성될 수 있다. 따라서, 포토 레지스트 패턴(610)과 보조 포토 레지스트 패턴(630)은 동일한 층에 위치할 수 있고, 동일한 물질을 포함할 수 있다.
포토 레지스트 패턴(610)과 보조 포토 레지스트 패턴(630)은 역 테이퍼 형상을 가질 수 있다. 포토 공정 진행시 포스트 베이크 공정을 생략하거나, 베이크 시간을 감소시킴으로써, 포토 레지스트 패턴(610) 및 보조 포토 레지스트 패턴(630)이 역 테이퍼 형상을 가지도록 할 수 있다.
보조 포토 레지스트 패턴(630)의 폭은 포토 레지스트 패턴(610)의 폭보다 클 수 있다. 포토 레지스트 패턴(610)의 폭과 보조 포토 레지스트 패턴(630)의 폭의 차이가 크지 않은 것으로 도시되어 있으나, 실제로는 차이가 클 수 있다. 예를 들면, 포토 레지스트 패턴(610)의 크기는 하나의 화소의 크기보다 작다. 보조 포토 레지스트 패턴(630)의 크기는 광 투과 영역(LTA)의 크기와 유사할 수 있다. 이때, 보조 포토 레지스트 패턴(630)의 크기가 광 투과 영역(LTA)의 크기보다는 작을 수 있다. 광 투과 영역(LTA)은 복수의 화소 예를 들면, 수십 내지 수백 개의 화소에 대응하는 정도의 크기를 가질 수 있다. 따라서, 보조 포토 레지스트 패턴(630)의 크기는 포토 레지스트 패턴(610)의 크기보다 훨씬 클 수 있다.
도 27에 도시된 바와 같이, 애노드(Anode), 포토 레지스트 패턴(610), 및 보조 포토 레지스트 패턴(630) 위에 발광층(370)을 형성할 수 있다. 발광층(370)은 기판(110) 위에 전체적으로 형성될 수 있다. 발광층(370)은 유기 발광층(EML)과 기능층(FL)을 포함할 수 있다.
이어, 발광층(370) 위에 캐소드(270)를 형성한다. 이를 1차 캐소드 형성 단계라고 한다. 1차 캐소드 형성 단계에서 타겟 두께의 약 50% 정도의 두께로 캐소드 형성 물질을 증착할 수 있다. 타겟 두께는 일 실시예에 의한 발광 표시 장치의 발광부에 최종적으로 형성하게 되는 캐소드(270)의 두께를 의미한다.
이어, 캐소드(270) 위에 임시 캐핑층(PCPL)을 형성한다. 임시 캐핑층(PCPL)은 캐소드(270)를 전체적으로 덮도록 위치할 수 있다.
발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)은 순차적으로 적층되며, 기판(110) 위에 전체적으로 형성될 수 있다. 발광층(370), 캐소드(270) 및 임시 캐핑층(PCPL)은 포토 레지스트 패턴(610) 및 보조 포토 레지스트 패턴(630) 위에도 위치하게 된다. 이때, 포토 레지스트 패턴(610)에 의해 발생하는 단차로 인해 포토 레지스트 패턴(610) 위에 위치하는 각 층의 부분과 포토 레지스트 패턴(610) 주변에 위치하는 각 층의 부분이 서로 분리될 수 있다. 또한, 보조 포토 레지스트 패턴(630)에 의해 발생하는 단차로 인해 보조 포토 레지스트 패턴(630) 위에 위치하는 각 층의 부분과 보조 포토 레지스트 패턴(630) 주변에 위치하는 각 층의 부분이 서로 분리될 수 있다. 즉, 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하는 발광층(370)의 부분은 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하지 않는 발광층(370)의 부분과 분리되어 있다. 또한, 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하는 캐소드(270)의 부분은 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하지 않는 캐소드(270)의 부분과 분리되어 있다. 마찬가지로, 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하는 임시 캐핑층(PCPL)의 부분은 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하지 않는 임시 캐핑층(PCPL)의 부분과 분리되어 있다.
임시 캐핑층(PCPL)은 캐소드(270)의 측면을 덮도록 형성될 수 있다. 또한, 임시 캐핑층(PCPL)은 발광층(370)의 측면을 덮도록 형성될 수 있다. 임시 캐핑층(PCPL)은 이후 공정에서 캐소드(270) 또는 발광층(370)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 28에 도시된 바와 같이, 포토 레지스트 패턴(610)을 제거한다. 포토 레지스트 패턴(610)을 제거하는 단계에서 포토 레지스트 패턴(610) 위에 위치하는 층들이 함께 제거될 수 있다. 즉, 포토 레지스트 패턴(610) 위에 위치하는 발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)의 부분이 제거될 수 있다. 포토 레지스트 패턴(610) 위에 위치하지 않는 발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)의 부분은 남게 된다. 포토 레지스트 패턴(610) 제거 공정이 진행되는 동안 포토 레지스트 패턴(610) 위에 위치하지 않는 발광층(370) 및 캐소드(270)는 임시 캐핑층(PCPL)에 의해 보호되어, 손상되지 않을 수 있다.
포토 레지스트 패턴(610)을 제거하는 공정에서, 보조 포토 레지스트 패턴(630)의 폭이 감소할 수 있다. 보조 포토 레지스트 패턴(630)의 폭은 포토 레지스트 패턴(610)의 폭보다 크므로, 포토 레지스트 패턴(610)이 제거될 때까지 현상 공정을 진행할 경우 보조 포토 레지스트 패턴(630)의 일부는 남게 된다. 즉, 보조 포토 레지스트 패턴(630)의 폭이 감소하게 되나, 전체가 제거되는지 않는다. 또한, 보조 포토 레지스트 패턴(630) 위에 위치하는 발광층(370), 캐소드(270), 및 임시 캐핑층(PCPL)의 부분은 남게 된다.
도 29에 도시된 바와 같이, 임시 캐핑층(PCPL)을 제거한다. 임시 캐핑층(PCPL)은 건식 식각 공정에 의해 제거될 수 있다. 임시 캐핑층(PCPL)은 전체적으로 제거될 수 있다.
도 30에 도시된 바와 같이, 캐소드(270) 및 공통 전압선(741) 위에 캐소드(270)를 추가적으로 형성한다. 이를 2차 캐소드 형성 단계라고 한다. 2차 캐소드 형성 단계에서 타겟 두께의 약 50% 정도의 두께로 캐소드 형성 물질을 증착할 수 있다. 이에 따라 발광부에 형성되는 캐소드(270)의 부분은 타겟 두께에 대응하는 두께를 가질 수 있다.
1차 캐소드 형성 단계에서 형성된 캐소드(270)의 일부가 남아 있는 상태에서 2차 캐소드 형성 단계에서 기판(110) 위에 전체적으로 캐소드(270)를 추가적으로 형성하게 된다. 따라서, 캐소드(270)의 두께는 위치에 따라 상이할 수 있다. 캐소드(270)는 발광층(370)과 중첩하는 제1 부분(270a) 및 발광층(370)과 중첩하지 않는 제2 부분(270b)을 포함할 수 있다. 캐소드(270)의 제1 부분(270a)의 두께(Th1)와 제2 부분(270b)의 두께(Th2)는 상이할 수 있다. 캐소드(270)의 제1 부분(270a)의 두께(Th1)가 캐소드(270)의 제2 부분(270b)의 두께(Th2)보다 두꺼울 수 있다.
캐소드(270)의 제2 부분(270b)은 포토 레지스트 패턴(610)이 제거된 영역 즉, 제2 오프닝(187) 및 제4 오프닝(383) 내에 위치할 수 있다. 또한, 캐소드(270)의 제2 부분(270b)은 보조 포토 레지스트 패턴(630) 위에 위치할 수 있다. 제2 오프닝(187) 및 제4 오프닝(383) 내에는 발광층(370)이 위치하지 않는다. 따라서, 캐소드(270)의 제2 부분(270b)은 제2 오프닝(187) 및 제4 오프닝(383)에 의해 캐소드 연결 부재(743)와 연결될 수 있다. 캐소드 연결 부재(743)는 공통 전압선(741)과 캐소드(270) 사이를 연결할 수 있다.
이어, 캐소드(270) 위에 캐핑층(CPL)을 형성한다. 캐핑층(CPL)은 굴절률 조정을 통해 광 효율을 증가시킬 수 있다. 캐핑층(CPL)은 캐소드(270)를 전체적으로 덮도록 위치할 수 있다. 캐핑층(CPL)은 유기 절연 물질 및/또는 무기 절연 물질을 포함할 수 있다.
캐소드(270) 및 캐핑층(CPL)은 순차적으로 적층되며, 기판(110) 위에 전체적으로 형성될 수 있다. 캐소드(270) 및 캐핑층(CPL)은 보조 포토 레지스트 패턴(630) 위에도 위치하게 된다. 이때, 보조 포토 레지스트 패턴(630)에 의해 발생하는 단차로 인해 보조 포토 레지스트 패턴(630) 위에 위치하는 각 층의 부분과 보조 포토 레지스트 패턴(630) 주변에 위치하는 각 층의 부분이 서로 분리될 수 있다. 즉, 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하는 캐소드(270)의 부분은 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하지 않는 캐소드(270)의 부분과 분리되어 있다. 마찬가지로, 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하는 캐핑층(CPL)의 부분은 보조 포토 레지스트 패턴(630)과 제3 방향(DR3)으로 중첩하지 않는 캐핑층(CPL)의 부분과 분리되어 있다.
캐핑층(CPL)은 캐소드(270)의 측면을 덮도록 형성될 수 있다. 또한, 캐핑층(CPL)은 발광층(370)의 측면을 덮도록 형성될 수 있다. 캐핑층(CPL)은 이후 공정에서 캐소드(270) 또는 발광층(370)이 손상되는 것을 방지하는 역할을 할 수 있다.
도 31에 도시된 바와 같이, 보조 포토 레지스트 패턴(630)을 제거한다. 보조 포토 레지스트 패턴(630)을 제거하는 단계에서 보조 포토 레지스트 패턴(630) 위에 위치하는 층들이 함께 제거될 수 있다. 즉, 보조 포토 레지스트 패턴(630) 위에 위치하는 발광층(370), 캐소드(270) 및 캐핑층(CPL)의 부분이 제거될 수 있다. 따라서, 광 투과 영역(LTA)에는 발광층(370), 캐소드(270) 및 캐핑층(CPL)이 위치하지 않을 수 있다. 보조 포토 레지스트 패턴(630) 위에 위치하지 않는 발광층(370), 캐소드(270) 및 캐핑층(CPL)의 부분은 남게 된다. 이때, 광 투과 영역(LTA)의 가장자리 일부 영역에는 발광층(370), 캐소드(270) 및 캐핑층(CPL)이 남을 수 있다. 보조 포토 레지스트 패턴(630) 제거 공정이 진행되는 동안 보조 포토 레지스트 패턴(630) 위에 위치하지 않는 발광층(370) 및 캐소드(270)는 캐핑층(CPL)에 의해 보호되어, 손상되지 않을 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
110: 기판
181: 제1 유기막
182: 제2 유기막
183: 제3 유기막
185: 제1 오프닝
187: 제2 오프닝
270: 캐소드
270a: 캐소드의 제1 부분
270b: 캐소드의 제2 부분
370: 발광층
380: 화소 정의막
381: 제3 오프닝
383: 제4 오프닝
610: 포토 레지스트 패턴
630: 보조 포토 레지스트 패턴
741: 공통 전압선
741a: 공통 전압선의 제1 부분
741b: 공통 전압선의 제2 부분
743: 캐소드 연결 부재
ACM1: 제1 애노드 연결 부재
ACM2: 제2 애노드 연결 부재
Anode: 애노드
LTA: 광 투과 영역

Claims (20)

  1. 기판,
    상기 기판 위에 위치하는 트랜지스터,
    상기 트랜지스터에 연결되어 있는 애노드,
    상기 애노드 위에 위치하는 발광층,
    상기 기판 위에 위치하는 공통 전압선, 및
    상기 발광층 및 상기 공통 전압선 위에 위치하는 캐소드를 포함하고,
    상기 발광층과 중첩하는 캐소드의 제1 부분의 두께와 상기 발광층과 중첩하지 않는 캐소드의 제2 부분의 두께가 상이한 발광 표시 장치.
  2. 제1항에서,
    상기 캐소드의 제1 부분의 두께가 상기 캐소드의 제2 부분의 두께보다 두꺼운 발광 표시 장치.
  3. 제1항에서,
    상기 공통 전압선 위에 위치하는 제1 유기막, 및
    상기 제1 유기막 위에 위치하고, 상기 공통 전압선과 연결되어 있는 캐소드 연결 부재를 더 포함하고,
    상기 캐소드 연결 부재는 상기 공통 전압선과 상기 캐소드 사이를 연결하는 발광 표시 장치.
  4. 제3항에서,
    상기 트랜지스터에 연결되어 있는 제1 애노드 연결 부재, 및
    상기 제1 애노드 연결 부재와 상기 애노드 사이를 연결하는 제2 애노드 연결 부재를 더 포함하고,
    상기 제1 애노드 연결 부재와 상기 제2 애노드 연결 부재 사이에 상기 제1 유기막이 위치하는 발광 표시 장치.
  5. 제4항에서,
    상기 공통 전압선은 상기 제1 애노드 연결 부재와 동일한 층에 위치하고,
    상기 캐소드 연결 부재는 상기 제2 애노드 연결 부재와 동일한 층에 위치하는 발광 표시 장치.
  6. 제3항에서,
    상기 제2 애노드 연결 부재 및 상기 캐소드 연결 부재 위에 위치하는 제2 유기막, 및
    상기 제2 유기막 및 상기 애노드 위에 위치하는 화소 정의막을 더 포함하고,
    상기 애노드는 상기 제2 유기막 위에 위치하는 발광 표시 장치.
  7. 제6항에서,
    상기 캐소드 연결 부재와 중첩하도록 상기 제2 유기막 및 상기 화소 정의막에 형성되어 있는 오프닝을 더 포함하고,
    상기 캐소드는 상기 오프닝을 통해 상기 캐소드 연결 부재와 연결되어 있는 발광 표시 장치.
  8. 제7항에서,
    상기 발광층은 상기 오프닝 내에 위치하지 않는 발광 표시 장치.
  9. 제1항에서,
    상기 캐소드 위에 위치하는 캐핑층을 더 포함하는 발광 표시 장치.
  10. 제1항에서,
    상기 기판은 광 투과 영역을 포함하고,
    상기 광 투과 영역에는 상기 발광층 및 상기 캐소드가 위치하지 않는 발광 표시 장치.
  11. 기판 위에 트랜지스터를 형성하는 단계,
    상기 기판 위에 공통 전압선을 형성하는 단계,
    상기 트랜지스터 및 상기 공통 전압선 위에 유기막을 형성하는 단계,
    상기 유기막에 상기 트랜지스터와 중첩하는 제1 오프닝을 형성하고, 상기 공통 전압선과 중첩하는 제2 오프닝을 형성하는 단계,
    상기 제1 오프닝 내와 상기 유기막 위에 상기 트랜지스터와 연결되는 애노드를 형성하는 단계,
    상기 애노드 및 상기 유기막 위에 화소 정의막을 형성하는 단계,
    상기 화소 정의막에 상기 애노드와 중첩하는 제3 오프닝을 형성하고, 상기 제2 오프닝과 중첩하는 제4 오프닝을 형성하는 단계,
    상기 제4 오프닝 내에 포토 레지스트 패턴을 형성하는 단계,
    상기 애노드 및 상기 포토 레지스트 패턴 위에 발광층을 형성하는 단계,
    상기 발광층 위에 캐소드를 형성하는 1차 캐소드 형성 단계,
    상기 포토 레지스트 패턴을 제거하는 단계, 및
    상기 캐소드 및 상기 공통 전압선 위에 캐소드를 추가적으로 형성하는 2차 캐소드 형성 단계를 포함하는 발광 표시 장치의 제조 방법.
  12. 제11항에서,
    상기 포토 레지스트 패턴은 역 테이퍼 형상을 가지는 발광 표시 장치의 제조 방법.
  13. 제11항에서,
    상기 포토 레지스트 패턴을 제거하는 단계에서, 상기 포토 레지스트 패턴 위에 위치하는 발광층 및 캐소드의 부분이 제거되는 발광 표시 장치의 제조 방법.
  14. 제13항에서,
    상기 발광층과 중첩하는 캐소드의 제1 부분의 두께와 상기 발광층과 중첩하지 않는 캐소드의 제2 부분의 두께가 상이한 발광 표시 장치의 제조 방법.
  15. 제14항에서,
    상기 캐소드의 제1 부분의 두께가 상기 캐소드의 제2 부분의 두께보다 두꺼운 발광 표시 장치의 제조 방법.
  16. 제13항에서,
    상기 제2 오프닝 및 상기 제4 오프닝 내에 상기 발광층이 위치하지 않는 발광 표시 장치의 제조 방법.
  17. 제11항에서,
    상기 1차 캐소드 형성 단계 이후에 상기 캐소드 위에 임시 캐핑층을 형성하는 단계를 더 포함하고,
    상기 포토 레지스트 패턴을 제거하는 단계 이후에 상기 임시 캐핑층을 제거하는 단계를 더 포함하고,
    상기 2차 캐소드 형성 단계 이후에 상기 캐소드 위에 캐핑층을 형성하는 단계를 더 포함하는 발광 표시 장치의 제조 방법.
  18. 제11항에서,
    상기 기판은 광 투과 영역을 포함하고,
    상기 포토 레지스트 패턴을 형성하는 단계에서, 상기 광 투과 영역에 보조 포토 레지스트 패턴을 더 형성하고,
    상기 보조 포토 레지스트 패턴은 역 테이퍼 형상을 가지는 발광 표시 장치의 제조 방법.
  19. 제18항에서,
    상기 포토 레지스트 패턴을 제거하는 단계에서, 상기 보조 포토 레지스트 패턴의 폭이 감소하는 발광 표시 장치의 제조 방법.
  20. 제19항에서,
    상기 2차 캐소드 형성 단계 이후에 상기 보조 포토 레지스트 패턴을 제거하는 단계를 더 포함하는 발광 표시 장치의 제조 방법.

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