KR20240013951A - 발광 표시 장치 - Google Patents

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조준영
이원세
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Abstract

실시예들에 따르면, 발광 표시 장치는 제1 화소 및 제2 화소를 포함하는 표시 영역을 가지는 표시 패널; 및 상기 표시 패널의 상기 제2 화소의 배면에 위치하는 광학 소자를 포함하며, 상기 제1 화소는 기판 위에 위치하는 제1 반도체층; 상기 제1 반도체층 위에 위치하는 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하며 차폐층을 포함하는 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 데이터선 및 상기 데이터선과 평행하는 방향으로 연장되어 있는 주 보조 데이터선을 포함하고, 상기 제2 화소는 상기 기판 위에 위치하는 상기 제1 반도체층; 상기 제1 반도체층 위에 위치하는 상기 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 상기 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 상기 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 상기 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 상기 데이터선을 포함하며, 상기 주 보조 데이터선은 포함하지 않는다.

Description

발광 표시 장치{LIGHT EMITTING DISPLAY DEVICE}
본 개시는 발광 표시 장치에 관한 것으로서, 발광 표시 장치 중 표시 영역의 배면에 센서를 가지는 발광 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
또한, 휴대 전화와 같은 소형 전자 기기에서는 카메라나 광학 센서 등의 광학 소자가 표시 영역의 주변인 베젤 영역에 형성되었지만, 표시하는 화면의 크기를 크게 형성하면서 표시 영역의 주변 영역의 크기는 점차 줄어들면서 카메라나 광학 센서가 표시 영역의 배면에 위치시킬 수 있는 기술이 개발되고 있다.
실시예들은 표시 영역 주변에 위치하는 비 표시 영역의 면적을 감소시키기 위한 것이다.
실시예들은 표시 영역의 배면에 센서를 위치시키고 센서의 전면에 위치하는 화소와 일반 화소의 구조를 다르게 형성하지만 센서 전면에 위치하는 화소와 일반 화소가 휘도를 다르게 표시하지 않아 그 경계가 시인되지 않도록 하여 표시 품질을 향상하기 위한 것이다.
실시예들은 화소의 구동 트랜지스터가 데이터 전압이 전달되는 배선과의 중첩을 차폐하여 표시 품질이 저하되지 않도록 하기 위한 것이다.
일 실시예에 따른 발광 표시 장치는 제1 화소 및 제2 화소를 포함하는 표시 영역을 가지는 표시 패널; 및 상기 표시 패널의 상기 제2 화소의 배면에 위치하는 광학 소자를 포함하며, 상기 제1 화소는 기판 위에 위치하는 제1 반도체층; 상기 제1 반도체층 위에 위치하는 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하며 차폐층을 포함하는 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 데이터선 및 상기 데이터선과 평행하는 방향으로 연장되어 있는 주 보조 데이터선을 포함하고, 상기 제2 화소는 상기 기판 위에 위치하는 상기 제1 반도체층;
상기 제1 반도체층 위에 위치하는 상기 제1 게이트 도전층;
상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층;
상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 상기 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 상기 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 상기 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 상기 데이터선을 포함하며, 상기 주 보조 데이터선은 포함하지 않는다.
상기 차폐층은 투명하고 도전 특성을 가질 수 있다.
상기 제2 화소의 상기 데이터선은 인접하는 데이터선과 함께 대칭으로 꺾이는 구조를 가지며, 대칭으로 꺾이는 부분에는 광센서 영역이 위치할 수 있다.
상기 제1 화소의 상기 데이터선은 일 방향으로 연장되며, 꺾이지 않는 구조를 가질 수 있다.
상기 데이터선은 한쌍이 마주보며 위치하고, 한 쌍의 상기 데이터선의 양측에는 각각 상기 주 보조 데이터선이 위치할 수 있다.
상기 제1 화소 및 상기 제2 화소에 포함되는 상기 제1 반도체층은 구동 트랜지스터의 제1 영역, 채널, 및 제2 영역을 포함하며, 상기 제1 화소 및 상기 제2 화소에 포함되는 상기 차폐층은 상기 구동 트랜지스터의 상기 제1 영역과 평면상 중첩할 수 있다.
상기 제1 화소에 포함되는 상기 차폐층은 한 쌍의 상기 데이터선과 한 쌍의 상기 주 보조 데이터선과 중첩할 수 있다.
상기 제2 화소에 포함되는 상기 차폐층은 상기 광센서 영역과 중첩할 수 있다.
상기 제1 화소에 포함되는 상기 제1 데이터 도전층은 추가 보조 데이터선을 포함하며, 상기 추가 보조 데이터선은 상기 데이터선 및 상기 주 보조 데이터선의 연장 방향과 교차하는 연장 방향을 가질 수 있다.
상기 제2 화소에 포함되는 상기 제1 데이터 도전층도 상기 추가 보조 데이터선을 포함할 수 있다.
일 실시예에 따른 발광 표시 장치는 제1 화소 및 제2 화소를 포함하는 표시 영역을 가지는 표시 패널; 및 상기 표시 패널의 상기 제2 화소의 배면에 위치하는 광학 소자를 포함하며, 상기 제2 화소는 광 센서 영역을 가지며, 상기 광 센서 영역에는 투명하고 도전 특성을 가지는 차폐층이 위치한다.
상기 차폐층은 산화물 반도체층이 플라즈마 처리되거나 도핑되어 도전 특성을 가지도록 형성될 수 있다.
상기 차폐층은 투명한 도전 물질로 형성될 수 있다.
상기 제1 화소는 기판 위에 위치하는 제1 반도체층; 상기 제1 반도체층 위에 위치하는 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 데이터선 및 상기 데이터선과 평행하는 방향으로 연장되어 있는 주 보조 데이터선을 포함하고, 상기 제2 화소는 상기 기판 위에 위치하는 상기 제1 반도체층; 상기 제1 반도체층 위에 위치하는 상기 제1 게이트 도전층; 상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층; 상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 상기 산화물 반도체층; 상기 산화물 반도체층 위에 위치하는 상기 제3 게이트 도전층; 상기 제3 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및 상기 제1 데이터 도전층 위에 위치하는 상기 제2 데이터 도전층을 포함하며, 상기 제2 데이터 도전층은 상기 데이터선을 포함하며, 상기 주 보조 데이터선은 포함하지 않을 수 있다.
상기 제2 화소의 상기 데이터선은 인접하는 데이터선과 함께 대칭으로 꺾이는 구조를 가지며, 대칭으로 꺾이는 부분에 상기 광센서 영역이 위치하며, 상기 제1 화소의 상기 데이터선은 일 방향으로 연장되며, 꺾이지 않는 구조를 가지며, 상기 제1 화소의 상기 데이터선은 한 쌍이 마주보며 위치하고, 한 쌍의 상기 데이터선의 양측에는 각각 상기 주 보조 데이터선이 위치할 수 있다.
상기 제1 화소 및 상기 제2 화소에 포함되는 상기 제1 반도체층은 구동 트랜지스터의 제1 영역, 채널, 및 제2 영역을 포함하며, 상기 제1 화소 및 상기 제2 화소에 포함되는 상기 차폐층은 상기 구동 트랜지스터의 상기 제1 영역과 평면상 중첩할 수 있다.
상기 제1 화소에 포함되는 상기 차폐층은 한 쌍의 상기 데이터선과 한 쌍의 상기 주 보조 데이터선과 중첩할 수 있다.
상기 제2 화소에 포함되는 상기 차폐층은 상기 광센서 영역과 중첩할 수 있다.
상기 제1 화소에 포함되는 상기 제1 데이터 도전층은 추가 보조 데이터선을 포함하며, 상기 추가 보조 데이터선은 상기 데이터선 및 상기 주 보조 데이터선의 연장 방향과 교차하는 연장 방향을 가질 수 있다.
상기 제2 화소에 포함되는 상기 제1 데이터 도전층도 상기 추가 보조 데이터선을 포함할 수 있다.
실시예들에 따르면, 센서를 표시 영역의 배면에 위치시켜 비 표시 영역의 면적을 감소시킬 수 있다.
실시예들에 따르면, 데이터 전압을 전달하는 배선이 구동칩과 연결되는 팬 아웃부의 폭을 줄여 비 표시 영역의 면적을 감소시킬 수 있다.
실시예들에 따르면, 센서의 전면에 위치하는 화소를 일반 화소와 다르게 형성하지만 센서 전면에 위치하는 화소가 일반 화소와 다르게 표시하지 않도록 하여 경계가 시인되지 않으며 표시 품질을 향상시킬 수 있다.
실시예들에 따르면, 구동 트랜지스터와 데이터 전압이 전달되는 배선의 사이에 차폐층을 형성하여 구동 트랜지스터의 특성이 변동되지 않도록 하여 표시 품질이 저하되지 않을 수 있다.
도 1은 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 2는 일 실시예에 따른 발광 표시 장치의 일부 영역을 확대하여 도시한 평면도이다.
도 3은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
도 4 내지 도 17은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 18 내지 도 21은 일 실시예에 따른 발광 표시 장치 중 컴포넌트 영역(EA)에 위치하는 화소가 노멀 표시 영역의 화소와 다른 층의 구조를 구체적으로 도시한 도면이다.
도 22는 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 23 및 도 24는 차폐층을 중심으로 도시한 단면도이다.
도 25 내지 도 27은 비교예에서 구동 트랜지스터에 발생하는 영향에 따른 문제점을 보여주는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판, 구성 요소 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 명세서 전체에서, "연결된다"라고 할 때, 이는 둘 이상의 구성요소가 직접적으로 연결되는 경우만을 의미하는 것이 아니고, 둘 이상의 구성요소가 다른 구성요소를 통하여 간접적으로 연결되는 경우, 물리적으로 연결되는 경우나 전기적으로 연결되는 경우, 뿐만 아니라, 위치나 기능에 따라 상이한 명칭들로 지칭되었으나 실질적으로 일체인 각 부분이 서로 연결되는 것을 포함할 수 있다.
또한, 명세서 전체에서, 배선, 층, 막, 영역, 판, 구성 요소 등의 부분이 "제1 방향 또는 제2 방향으로 연장된다"라고 할 때, 이는 해당 방향으로 곧게 뻗은 직선 형상만을 의미하는 것이 아니고, 제1 방향 또는 제2 방향을 따라 전반적으로 연장되는 구조로, 일 부분에서 꺾이거나, 지그재그 구조를 가지거나, 곡선 구조를 포함하면서 연장되는 구조도 포함한다.
또한, 명세서에서 설명된 표시 장치, 표시 패널 등이 포함된 전자 기기(예를 들면, 휴대폰, TV, 모니터, 노트북 컴퓨터, 등)나 명세서에서 설명된 제조 방법에 의하여 제조된 표시 장치, 표시 패널 등이 포함된 전자 기기도 본 명세서의 권리 범위에서 배제되지 않는다.
이하에서는 도 1 및 도 2를 통하여 개략적인 표시 장치의 구조에 대하여 살펴본다.
도 1은 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)는 동영상이나 정지 영상을 표시하는 장치로, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1은 설명의 편의를 위하여 표시 장치(1000)가 스마트 폰으로 사용되는 것을 도시한다.
표시 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면에 제3 방향(DR3)을 향해 영상을 표시할 수 있다. 영상이 표시되는 표시면은 표시 장치(1000)의 전면(front surface)과 대응될 수 있으며, 커버 윈도우(WU)의 전면과 대응될 수 있다. 영상은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 표시 패널의 제3 방향(DR3)에서의 두께와 대응될 수 있다.
일 실시예에 따른 표시 장치(1000)는 외부에서 인가되는 사용자의 입력(예를 들어 손가락)을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 사용자의 입력은 다양한 형태로 제공될 수 있고, 또한, 표시 장치(1000)는 표시 장치(1000)의 구조에 따라 표시 장치(1000)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있다.
도 1을 참조하면, 표시 장치(1000)는 커버 윈도우(WU), 하우징(HM), 표시 패널(DP) 및 광학 소자(ES)를 포함할 수 있다. 일 실시예에서, 커버 윈도우(WU)와 하우징(HM)은 결합되어 표시 장치(1000)의 외관을 구성할 수 있다.
커버 윈도우(WU)는 절연 패널을 포함할 수 있다. 예를 들어, 커버 윈도우(WU)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
커버 윈도우(WU)의 전면은 표시 장치(1000)의 전면을 정의할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
차단 영역(BA)은 투과 영역(TA)의 형상을 정의할 수 있다. 차단 영역(BA)은 투과 영역(TA)에 인접하며 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광투과율이 낮은 영역일 수 있다. 차단 영역(BA)은 광을 차광하는 불투명한 물질을 포함할 수 있다. 차단 영역(BA)은 소정의 컬러를 가질 수 있다. 차단 영역(BA)은 투과 영역(TA)을 정의하는 투명 기판과 별도로 제공되는 베젤층에 의해 정의되거나, 투명 기판에 삽입 또는 착색되어 형성된 잉크층에 의해 정의될 수 있다.
표시 패널(DP)은 영상을 표시하는 표시 화소(PX) 및 구동부(50)를 포함할 수 있으며, 표시 화소(PX)는 표시 영역(DA) 내에 위치한다. 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)을 포함하는 전면을 포함할 수 있다. 표시 영역(DA)은 전기적 신호에 따라 화소가 동작하여 빛을 방출하는 표시 화소를 포함하는 영역일 수 있다. 일 실시예에서, 표시 영역(DA)은 화소를 포함하여 영상이 표시되는 영역이며, 동시에 화소의 제3 방향(DR3)으로 상측에 터치 센서가 위치하여 외부 입력이 감지되는 영역일 수 있다.
커버 윈도우(WU)의 투과 영역(TA)은 표시 패널(DP)의 표시 영역(DA)과 적어도 일부 중첩될 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DA)의 전면과 중첩되거나, 표시 영역(DA)의 적어도 일부와 중첩될 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상을 시인하거나, 영상에 기초하여 외부 입력을 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 표시 영역(DA) 내에서 영상이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있다.
표시 패널(DP)의 비표시 영역(PA)은 커버 윈도우(WU)의 차단 영역(BA)과 적어도 일부 중첩될 수 있다. 비표시 영역(PA)은 차단 영역(BA)에 의해 커버되는 영역일 수 있다. 비표시 영역(PA)은 표시 영역(DA)에 인접하며, 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(PA)은 영상이 표시되지 않으며, 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다. 비표시 영역(PA)은 표시 영역(DA)이 외측에 위치하는 제1 주변 영역(PA1)과 구동부(50), 연결 배선 및 벤딩 영역을 포함하는 제2 주변 영역(PA2)을 포함할 수 있다. 도 1의 실시예에서는 제1 주변 영역(PA1)은 표시 영역(DA)의 3측에 위치하며, 제2 주변 영역(PA2)은 표시 영역(DA)의 나머지 일측에 위치한다.
일 실시예에서, 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)이 커버 윈도우(WU)를 향하는 평탄한 상태로 조립될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 표시 패널(DP)의 비표시 영역(PA)의 일부는 휘어질 수 있다. 이때, 비표시 영역(PA) 중 일부는 표시 장치(1000)의 배면을 향하게 되어, 표시 장치(1000) 전면에 보여지는 차단 영역(BA)이 감소될 수 있으며, 도 1에서는 제2 주변 영역(PA2)이 벤딩되어 표시 영역(DA)의 배면에 위치시킨 후 조립할 수 있다.
또한 표시 패널(DP)의 표시 영역(DA)은 컴포넌트 영역(EA)을 포함할 수 있으며, 컴포넌트 영역(EA)은 표시 영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있다. 컴포넌트 영역(EA)은 복수 개 포함될 수도 있으며, 컴포넌트 영역(EA)은 그 하부에 적외선, 가시광선이나 음향 등을 이용하는 컴포넌트가 배치되는 영역일 수 있다.
표시 영역(DA)은 복수의 발광 다이오드, 및 복수의 발광 다이오드 각각에 발광 전류를 생성하고 전달하는 복수의 화소 회로부가 형성되어 있다. 여기서, 하나의 발광 다이오드와 하나의 화소 회로부를 화소(PX)라고 한다. 표시 영역(DA)에는 하나의 화소 회로부와 하나의 발광 다이오드가 일대일로 형성되어 있다.
컴포넌트 영역(EA)은 빛 또는/및 음향이 투과할 수 있는 투과부 및 복수의 화소를 포함하는 표시부를 포함할 수 있다. 투과부는 인접하는 화소의 사이에 위치하며 빛 또는/및 음향이 투과할 수 있는 층으로 구성된다. 표시부는 복수의 화소를 합하여 하나의 단위 구조를 가지도록 형성할 수 있으며, 인접하는 단위 구조의 사이에는 투과부가 위치할 수 있다. 실시예에 따라서는 차광 부재 등 빛이 투과되지 않는 층이 컴포넌트 영역(EA)과 중첩할 수 있다.
실시예에 따라서는, 표시 패널(DP)은 표시 화소(PX)가 포함되는 표시 영역(DA)외에 터치 센서를 더 포함할 수 있다. 표시 패널(DP)은 영상을 생성하는 구성인 화소(PX)를 포함하여 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다. 또한, 터치 센서는 화소(PX)의 상부에 위치할 수 있으며, 외부에서 인가되는 외부 입력을 감지할 수 있다. 터치 센서는 커버 윈도우(WU)에 제공되는 외부 입력을 감지할 수 있다.
제2 주변 영역(PA2)은 벤딩부를 포함할 수 있다. 표시 영역(DA) 및 제1 주변 영역(PA1)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 실질적으로 평행한 상태로 평편한 상태를 가질 수 있으며, 제2 주변 영역(PA2)의 일측은 평편한 상태에서부터 연장되어 벤딩부를 거친 후 다시 평편한 상태를 가질 수도 있다. 그 결과, 제2 주변 영역(PA2)의 적어도 일부는 벤딩되어 표시 영역(DA)의 배면 측에 위치하도록 조립될 수 있다. 제2 주변 영역(PA2)의 적어도 일부는 조립될 때, 표시 영역(DA)과 평면상에서 중첩되므로, 표시 장치(1000)의 차단 영역(BA)이 감소될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2 주변 영역(PA2)은 벤딩되지 않을 수도 있다.
구동부(50)는 제2 주변 영역(PA2)상에 실장될 수 있으며, 벤딩부 상에 실장되거나 벤딩부의 양측중 한 곳에 위치할 수 있다. 구동부(50)는 칩 형태로 구비될 수 있다.
구동부(50)는 표시 영역(DA)과 전기적으로 연결되어 표시 영역(DA)에 전기적 신호를 전달할 수 있다. 예를 들어, 구동부(50)는 표시 영역(DA)에 배치된 화소들(PX)에 데이터 신호들을 제공할 수 있다. 또는, 구동부(50)는 터치 구동 회로를 포함할 수 있고, 표시 영역(DA)에 배치된 터치 센서와 전기적으로 연결될 수도 있다. 한편, 구동부(50)는 상술한 회로들 외에도 다양한 회로를 포함하거나 다양한 전기적 신호들을 표시 영역(DA)에 제공하도록 설계될 수 있다.
한편, 표시 장치(1000)는 제2 주변 영역(PA2)의 끝단에는 패드부가 위치할 수 있으며, 패드부에 의하여 구동칩을 포함하는 가요성 인쇄 회로 기판(Flexible Printed circuit board, FPCB)과 전기적으로 연결될 수 있다. 여기서 가요성 인쇄 회로 기판에 위치하는 구동칩은 표시 장치(1000)를 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 실시예에 따라서 가요성 인쇄 회로 기판 대신, 리지드한 인쇄 회로 기판(Printed circuit board, PCB)이 사용될 수 있다.
광학 소자(ES)는 표시 패널(DP)의 하부에 배치되며, 컴포넌트 영역(EA)과 중첩한다. 광학 소자(ES)는 적외선을 사용할 수도 있으며, 이 때 컴포넌트 영역(EA)은 차광 부재 등 빛이 투과되지 않는 층이 컴포넌트 영역(EA)과 중첩할 수 있다.
광학 소자(ES)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예를 들어, 광학 소자(ES)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다. 광학 소자(ES)는 빛을 방출하는 부분과 빛을 수광하는 부분을 포함할 수 있다.
실시예에 따라 광학 소자(ES)는 카메라, 적외선 카메라(IR camera), 도트 프로젝터(dot projector), 적외선 조명기(IR illuminator), 및 비과시간법 센서(ToF sensor, Time-of-Flight sensor) 중 적어도 하나일 수도 있다.
또한, 실시예에 따라서는, 광학 소자(ES)는 추가적으로, 광 감지 센서나 열 감지 센서를 포함할 수 있다. 광학 소자(ES)는 전면을 통해 수신되는 외부 피사체를 감지하거나 전면을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 광학 소자(ES)는 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
다시, 도 1을 참조하면, 하우징(HM)은 커버 윈도우(WU)와 결합될 수 있다. 커버 윈도우(WU)는 하우징(HM)의 전면에 배치될 수 있다. 하우징(HM)은 커버 윈도우(WU)와 결합되어 소정의 수용공간을 제공할 수 있다. 표시 패널(DP) 및 광학 소자(ES)는 하우징(HM)과 커버 윈도우(WU) 사이에 제공된 소정의 수용공간에 수용될 수 있다.
하우징(HM)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HM)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HM)은 내부 공간에 수용된 표시 장치(1000)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
실시예에 따라 표시 장치(1000)는 폴더블 표시 장치일 수 있으며, 폴딩축을 기준으로 접히는 구조를 가질 수도 있다.
도 2는 일 실시예에 따른 발광 표시 장치의 일부 영역을 확대하여 도시한 평면도이다.
도 2에는 일 실시예에 따른 발광 표시 장치 중 발광 표시 패널(DP)의 일부분이 도시되어 있으며, 휴대폰용 표시 패널을 이용하여 도시하였다.
발광 표시 패널(DP)은 전면에 표시 영역(DA)이 위치하며, 전면에 컴포넌트 영역(EA)을 포함할 수 있다. 추가적으로 도 2의 실시예에서는 복수의 컴포넌트 영역(EA)이 형성되어 있으며, 컴포넌트 영역(EA)의 위치 및 개수는 실시예 별로 다양할 수 있다. 도 2에서 컴포넌트 영역(EA)에 대응하는 광학 소자(ES)는 광 센서일 수 있다.
실시예에 따른 발광 표시 패널(DP)은 크게 하부 패널층과 상부 패널층으로 구분할 수 있다. 하부 패널층은 화소를 구성하는 발광 다이오드 및 화소 회로부가 위치하는 부분이며, 이를 덮는 봉지층(도 18의 400 참고)까지 포함할 수 있다. 즉, 하부 패널층은 기판(도 18의 110 참고)에서부터 봉지층까지로 애노드(Anode), 화소 정의막(도 18의 380 참고), 발광층(도 18의 EML 참고), 스페이서(도 18의 385 참고), 기능층(도 18의 FL 참고), 캐소드(도 18의 Cathode 참고)도 포함하며, 기판과 애노드 사이의 절연막, 반도체층, 및 도전층을 포함한다. 한편, 상부 패널층은 봉지층의 상부에 위치하는 부분으로, 터치를 감지할 수 있는 감지 절연층(도 18의 501, 510, 511 참고) 및 복수의 감지 전극(도 18의 540, 541 참고)을 포함하고, 차광 부재(도 18의 220 참고), 컬러 필터(도 18의 230 참고), 및 평탄화층(도 18의 550 참고) 등을 포함할 수 있다.
표시 영역(DA) 중 컴포넌트 영역(EA)이 아닌 영역을 이하 '노멀 표시 영역'이라고도 한다. 도 2에서는 절단선 아래의 발광 표시 패널(DP)의 구조는 도시하고 있지 않지만, 절단선 아래에는 노멀 표시 영역이 위치할 수 있다.
컴포넌트 영역(EA)은 빛이 투과할 수 있도록 투명한 층만으로 구성될 수 있으며, 투명하지 않은 도전층이나 반도체층은 위치하지 않을 수 있다. 컴포넌트 영역(EA)에는 광이 투과할 수 있는 광센서 영역(OPS)이 위치하며, 광센서 영역(OPS)은 하부 패널층에 위치하고, 상부 패널층의 화소 정의막(380), 차광 부재(220), 및 컬러 필터층(230) 대신에 오프닝(이하 추가 오프닝이라고도 함)이 형성되어 빛을 막지 않는 구조를 가질 수 있다. 한편, 하부 패널층에 광센서 영역(OPS)이 위치하더라도 상부 패널층에 대응하는 오프닝이 없으면 컴포넌트 영역(EA)이 아닌 표시 영역(DA)일 수 있다. 후술하는 도 19 내지 도 22에서는 하나의 화소와 하나의 광센서 영역(OPS)을 도시하고 있다. 한편, 컴포넌트 영역(EA)에 대응하는 광학 소자(ES)가 가시광선이 아닌 적외선을 사용하는 경우에 컴포넌트 영역(EA)은 적외선만 차단하지 않으면 되므로 가시광선을 차단하는 차광 부재(220)와 중첩할 수 있다.
본 실시예에 따른 발광 표시 장치는 상부 패널층의 상부에는 편광판이 부착될 수도 있다.
표시 영역(DA)의 하부 패널층의 구조는 도 4 내지 도 22를 통하여 살펴본다.
도 2에서 도시하고 있지 않지만, 표시 영역(DA)의 외측에는 주변 영역이 더 위치할 수 있다. 또한, 도 2에서는 휴대폰용 표시 패널을 도시하고 있으나, 표시 패널의 배면에 광학 소자가 위치할 수 있는 표시 패널이면 본 실시예가 적용될 수 있고, 플렉서블 표시 장치일 수도 있다. 플렉서블 표시 장치 중 폴더블 표시 장치인 경우에는 컴포넌트 영역(EA)의 위치가 도 2와 다른 위치에 형성될 수 있다.
이하에서는 발광 표시 패널(DP)의 하부 패널층에 위치하는 화소의 회로 구조를 도 3을 통하여 구체적으로 살펴본다.
도 3은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
이하의 화소의 구조는 표시 영역(DA) 및/또는 광센서 영역(OPS)을 포함하는 컴포넌트 영역(EA)의 화소 구조일 수 있다. 여기서, 광센서 영역(OPS)은 상부에 화소 정의막, 차광 부재 등 빛을 차단하는 부분 중 적어도 일부가 제거되면 컴포넌트 영역(EA)에 대응할 수 있는 부분이다. 그러므로, 광센서 영역(OPS)의 상부에 광학 소자(ES)가 감지동작을 하는데 문제가 발생하는 층(예를 들어 가시 광선을 사용하는 경우 차광 부재)이 포함되면 표시 영역(DA)에 해당될 수 있다. 또한, 컴포넌트 영역(EA)의 화소는 후술하는 도 19 내지 도 22와 같이 노멀 표시 영역에 위치하는 화소와 구조적인 차이가 있을 수 있다.
도 3은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 회로도이다.
일 실시예에 따른 하나의 화소는 여러 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 173, 741)들에 연결되어 있는 복수의 트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8), 유지 커패시터(Cst), 그리고 발광 다이오드(LED)를 포함한다. 여기서, 발광 다이오드(LED)를 제외한 트랜지스터 및 커패시터는 화소 회로부를 구성한다. 한편, 도 3의 실시예에서는 발광 다이오드(LED)의 애노드와 캐소드를 두 전극으로 하는 다이오드 커패시터(Cled)도 도시하고 있으며, 다이오드 커패시터(Cled)는 발광 다이오드(LED)의 두 전극이 중첩하며 구성하는 커패시터로 발광 다이오드(LED)에 부속하는 커패시터이며 실시예에 따라서는 생략될 수도 있다.
하나의 화소(PX)에는 복수의 배선(127, 128, 151, 152, 153, 154, 155, 171, 172, 173, 741)이 연결되어 있다. 복수의 배선은 제1 초기화 전압선(127), 제2 초기화 전압선(128), 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(153), 제4 스캔선(154), 발광 제어선(155), 데이터선(171), 구동 전압선(172), 바이어스 전압선(173), 및 공통 전압선(741)을 포함한다.
한편, 실시예에 따라서는 데이터선(171)과 같이 데이터 전압(VDATA)를 전달하며, 인접하는 데이터선(171)으로 데이터 전압(VDATA)을 전달하는 역할을 하는 배선(이하 BRS 배선 또는 보조 데이터선이라고도 함; 도 10의 BRS-1 및 도 13의 BRS-2 참고)을 더 포함할 수 있다.
제1 스캔선(151)은 스캔 구동부(도시되지 않음)에 연결되어 제1 스캔 신호(GW)를 제2 트랜지스터(T2)에 전달한다. 제2 스캔선(152)은 제1 스캔선(151)의 신호와 동일한 타이밍에 제1 스캔선(151)에 인가되는 전압과 반대 극성의 전압이 인가될 수 있다. 예를 들면, 제1 스캔선(151)에 부극성의 전압이 인가될 때, 제2 스캔선(152)에 정극성의 전압이 인가될 수 있다. 제2 스캔선(152)은 제2 스캔 신호(GC)를 제3 트랜지스터(T3)에 전달한다. 제3 스캔선(153)은 제3 스캔 신호(GI)를 제4 트랜지스터(T4)에 전달한다. 제4 스캔선(154)은 제4 스캔 신호(GB)를 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)에 전달한다. 발광 제어선(155)은 발광 제어 신호(EM)를 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)에 전달한다.
데이터선(171)은 데이터 구동부(도시되지 않음)에서 생성되는 데이터 전압(VDATA)을 전달하는 배선으로 이에 따라 발광 다이오드(LED)에 전달되는 발광 전류의 크기가 변하여 발광 다이오드(LED)가 발광하는 휘도도 변한다. 구동 전압선(172)은 구동 전압(ELVDD)을 인가하고, 바이어스 전압선(173)은 바이어스 전압(VBIAS)을 인가한다. 제1 초기화 전압선(127)은 제1 초기화 전압(Vinit)을 전달하고, 제2 초기화 전압선(128)은 제2 초기화 전압(Vaint)을 전달한다. 공통 전압선(741)은 공통 전압(ELVSS)을 발광 다이오드(LED)의 캐소드로 인가한다. 본 실시예에서 구동 전압선(172), 바이어스 전압선(173), 제1 및 제2 초기화 전압선(127, 128) 및 공통 전압선(741)에 인가되는 전압은 각각 일정한 전압일 수 있다.
구동 트랜지스터(T1; 또는 제1 트랜지스터라고도 함)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 구동 트랜지스터(T1)의 게이트 전극의 전압(즉, 유지 커패시터(Cst)에 저장된 전압)의 크기에 따라서 발광 다이오드(LED)의 애노드로 출력되는 발광 전류의 크기를 조절하는 트랜지스터이다. 발광 다이오드(LED)의 애노드 전극으로 출력되는 발광 전류의 크기에 따라서 발광 다이오드(LED)의 밝기가 조절되므로 화소에 인가되는 데이터 전압(VDATA)에 따라서 발광 다이오드(LED)의 발광 휘도를 조절할 수 있다. 이를 위하여 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 인가 받을 수 있도록 배치되어, 제5 트랜지스터(T5)를 경유하여 구동 전압선(172)과 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제1 전극은 제2 트랜지스터(T2)의 제2 전극과도 연결되어 데이터 전압(VDATA)도 인가 받으며, 제8 트랜지스터(T8)의 제2 전극과도 연결되어 바이어스 전압(VBIAS)도 인가 받는다. 한편, 구동 트랜지스터(T1)의 제2 전극은 발광 다이오드(LED)로 발광 전류를 출력하며, 제6 트랜지스터(T6; 이하 출력 제어 트랜지스터라고도 함)를 경유하여 발광 다이오드(LED)의 애노드와 연결되어 있다. 또한, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)와도 연결되어, 제1 전극으로 인가되는 데이터 전압(VDATA)을 제3 트랜지스터(T3)로 전달한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 유지 커패시터(Cst)의 일 전극(이하 '제2 유지 전극'이라고 함)과 연결되어 있다. 이에 유지 커패시터(Cst)에 저장된 전압에 따라서 구동 트랜지스터(T1)의 게이트 전극의 전압이 변하고 그에 따라 구동 트랜지스터(T1)가 출력하는 발광 전류가 변경된다. 유지 커패시터(Cst)는 한 프레임 동안 구동 트랜지스터(T1)의 게이트 전극의 전압을 일정하게 유지시키는 역할을 한다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제3 트랜지스터(T3)와도 연결되어 구동 트랜지스터(T1)의 제1 전극으로 인가되는 데이터 전압(VDATA)이 제3 트랜지스터(T3)를 지나 구동 트랜지스터(T1)의 게이트 전극으로 전달되도록 할 수 있다. 한편, 구동 트랜지스터(T1)의 게이트 전극은 제4 트랜지스터(T4)와도 연결되어 제1 초기화 전압(Vinit)을 전달받아 초기화 될 수 있다. 추가적으로 구동 트랜지스터(T1)는 채널과 중첩하는 금속층(BML)을 더 포함할 수 있으며, 금속층(BML)은 구동 트랜지스터(T1)의 반도체층의 하부에 위치하여 결정화 공정시 반도체층을 보호하는 역할을 할 수 있다. 도 3에 의하면 금속층(BML)에 구동 전압(ELVDD)이 인가되지만, 실시예에 따라서는 다양한 전압이 인가될 수 있다.
제2 트랜지스터(T2)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다. 제2 트랜지스터(T2)는 데이터 전압(VDATA)을 화소 내로 받아들이는 트랜지스터이다. 제2 트랜지스터(T2)의 게이트 전극은 제1 스캔선(151)과 연결되어 있다. 제2 트랜지스터(T2)의 제1 전극은 데이터선(171)과 연결되어 있다. 제2 트랜지스터(T2)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제1 스캔선(151)을 통해 전달되는 제1 스캔 신호(GW) 중 부극성의 전압에 의하여 제2 트랜지스터(T2)가 턴 온 되면, 데이터선(171)을 통해 전달되는 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 제1 전극으로 전달되며, 최종적으로 데이터 전압(VDATA)은 구동 트랜지스터(T1)의 게이트 전극으로 전달되고 유지 커패시터(Cst)에 저장된다.
제3 트랜지스터(T3)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제3 트랜지스터(T3)는 구동 트랜지스터(T1)의 제2 전극과 구동 트랜지스터(T1)의 게이트 전극을 전기적으로 연결한다. 그 결과 데이터 전압(VDATA)이 구동 트랜지스터(T1)의 문턱 전압만큼 보상된 후 유지 커패시터(Cst)의 제2 유지 전극에 저장되도록 하는 트랜지스터이다. 제3 트랜지스터(T3)의 게이트 전극이 제2 스캔선(152)과 연결되어 있고, 제3 트랜지스터(T3)의 제1 전극이 구동 트랜지스터(T1)의 제2 전극과 연결되어 있다. 제3 트랜지스터(T3)의 제2 전극은 유지 커패시터(Cst)의 제2 유지 전극, 및 구동 트랜지스터(T1)의 게이트 전극과 연결되어 있다. 제3 트랜지스터(T3)는 제2 스캔선(152)을 통해 전달받은 제2 스캔 신호(GC) 중 정극성의 전압에 의하여 턴 온 되어, 구동 트랜지스터(T1)의 게이트 전극과 구동 트랜지스터(T1)의 제2 전극을 연결시키고, 구동 트랜지스터(T1)의 게이트 전극에 인가된 전압을 유지 커패시터(Cst)의 제2 유지 전극으로 전달하여 유지 커패시터(Cst)에 저장시킨다. 이 때, 유지 커패시터(Cst)에 저장되는 전압은 구동 트랜지스터(T1)가 턴 오프될 때의 구동 트랜지스터(T1)의 게이트 전극의 전압이 저장되어 구동 트랜지스터(T1)의 문턱 전압(Vth)값이 보상된 상태로 저장된다.
제4 트랜지스터(T4)는 n형 트랜지스터로, 반도체층으로는 산화물 반도체를 가진다. 제4 트랜지스터(T4)는 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극을 초기화시키는 역할을 한다. 제4 트랜지스터(T4)의 게이트 전극은 제3 스캔선(153)과 연결되어 있고, 제4 트랜지스터(T4)의 제1 전극은 제1 초기화 전압선(127)과 연결되어 있다. 제4 트랜지스터(T4)의 제2 전극은 제3 트랜지스터(T3)의 제2 전극, 유지 커패시터(Cst)의 제2 유지 전극, 및 구동 트랜지스터(T1)의 게이트 전극에 연결되어 있다. 제4 트랜지스터(T4)는 제3 스캔선(153)을 통해 전달받은 제3 스캔 신호(GI) 중 정극성의 전압에 의하여 턴 온 되며, 이 때, 제1 초기화 전압(Vinit)을 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제2 유지 전극에 전달하여 초기화한다.
제5 트랜지스터(T5) 및 제6 트랜지스터(T6)는 p형 트랜지스터로, 반도체층으로는 실리콘 반도체를 가진다.
제5 트랜지스터(T5)는 구동 전압(ELVDD)을 구동 트랜지스터(T1)에 전달하는 역할을 한다. 제5 트랜지스터(T5)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제5 트랜지스터(T5)의 제1 전극은 구동 전압선(172)과 연결되어 있으며, 제5 트랜지스터(T5)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다.
제6 트랜지스터(T6)는 구동 트랜지스터(T1)에서 출력되는 발광 전류를 발광 다이오드(LED)로 전달하는 역할을 한다. 제6 트랜지스터(T6)의 게이트 전극은 발광 제어선(155)과 연결되어 있고, 제6 트랜지스터(T6)의 제1 전극은 구동 트랜지스터(T1)의 제2 전극과 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 발광 다이오드(LED)의 애노드와 연결되어 있다.
제7 트랜지스터(T7)는 p형 또는 n형 트랜지스터로, 반도체층으로는 실리콘 반도체 또는 산화물 반도체를 가질 수 있으며, 도 6의 실시예에서 제7 트랜지스터(T7)는 p형 트랜지스터로, 실리콘 반도체를 포함한다. 제7 트랜지스터(T7)는 발광 다이오드(LED)의 애노드를 초기화시키는 역할을 한다. 제7 트랜지스터(T7)의 게이트 전극은 제4 스캔선(154)과 연결되어 있고, 제7 트랜지스터(T7)의 제1 전극은 발광 다이오드(LED)의 애노드와 연결되어 있으며, 제7 트랜지스터(T7)의 제2 전극은 제2 초기화 전압선(128)과 연결되어 있다. 여기서, 제7 트랜지스터(T7)의 게이트 전극은 전단 화소의 제1 스캔선(151)과 연결될 수도 있다. 제4 스캔선(154) 중 부극성의 전압에 의해 제7 트랜지스터(T7)가 턴 온 되면 제2 초기화 전압(Vaint)이 발광 다이오드(LED)의 애노드로 인가되어 초기화된다.
제8 트랜지스터(T8)는 p형 트랜지스터로, 실리콘 반도체를 포함한다. 제8 트랜지스터(T8)는 구동 트랜지스터(T1)의 제1 전극에 바이어스 전압(VBIAS)을 전달하는 역할을 한다. 제8 트랜지스터(T8)의 게이트 전극은 제4 스캔선(154)과 연결되어 있고, 제8 트랜지스터(T8)의 제1 전극은 바이어스 전압선(173)과 연결되어 있으며, 제8 트랜지스터(T8)의 제2 전극은 구동 트랜지스터(T1)의 제1 전극과 연결되어 있다. 제4 스캔선(154) 중 부극성의 전압에 의해 제8 트랜지스터(T8)가 턴 온 되면 바이어스 전압(VBIAS)이 구동 트랜지스터(T1)의 제1 전극으로 인가되어 구동 트랜지스터(T1)의 특성이 일정하게 유지될 수 있도록 한다.
하나의 화소(PX)가 8개의 트랜지스터(T1 내지 T8), 1개의 커패시터(유지 커패시터(Cst))를 포함하는 것으로 설명하였으나 이에 한정되는 것은 아니다. 또한, 제3 트랜지스터 및 제4 트랜지스터가 n형 트랜지스터로 형성된 실시예이지만, 이 들 중 하나만 n형 트랜지스터로 형성되거나 다른 트랜지스터(예를 들어 제7 트랜지스터 등)가 n형 트랜지스터로 형성될 수도 있다. 실시예에 따라서는 제3 트랜지스터 및 제4 트랜지스터가 p형 트랜지스터로 형성될 수도 있다.
한편, 실시예에 따라서는 부스트 커패시터(Cboost)를 더 포함할 수 있으며, 부스트 커패시터의 일단은 제1 스캔선(151)과 연결되고, 타단은 제3 트랜지스터(T3)의 제2 전극 및/또는 제4 트랜지스터(T4)의 제2 전극(도 8의 확장부(3138t)참고)에 연결될 수 있다.
이상에서는 도 3을 통하여 표시 영역(DA)에 형성되는 화소(PX)의 회로 구조를 살펴보았다.
이하에서는 도 4 내지 도 22를 통하여 표시 영역(DA)에 형성되는 화소(PX)의 상세 평면 구조 및 적층 구조를 살펴보며, 도 4 내지 도 17에서는 노멀 표시 영역에 위치하는 화소(이하 노멀 화소 또는 제1 화소라고도 함)의 평면 구조가 도시되어 있으며, 도 18 내지 도 21에서는 컴포넌트 영역(EA)에 위치하는 화소(이하 컴포넌트 화소 또는 제2 화소라고도 함)가 노멀 화소와 다른 부분이 도시되어 있다. 도 18 내지 도 21을 참고하면, 컴포넌트 화소는 배면에 위치하는 센서와 같은 광학 소자(ES)가 빛을 방출하고 받을 수 있는 영역인 광센서 영역(OPS)을 포함한다. 한편, 도 22에서는 단면 구조를 도시한다.
이하에서는 도 4 내지 도 17을 통하여 노멀 화소의 적층 구조를 먼저 상세하게 살펴본다.
도 4 내지 도 17은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 4 내지 도 17은 일 실시예에 따른 발광 표시 장치 중 하부 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 4를 참고하면, 기판(도 22의 110 참고) 위에는 금속층(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 도 22에서 도시하는 바와 같이, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
금속층(BML)은 복수의 확장부(BML1)와 복수의 확장부(BML1)을 서로 연결시키는 연결부(BML2)를 포함한다. 금속층(BML)의 확장부(BML1)는 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널(1132)과 평면상 중첩하는 위치에 형성될 수 있다. 금속층(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 추가적으로 비정질 실리콘을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다.
도 22를 참고하면, 기판(110) 및 금속층(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 도 5에서 도시하고 있는 바와 같이 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133)을 포함한다. 또한, 제1 반도체층(130)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)의 채널을 포함하며, 각 채널의 양측에 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 제1 전극 및 제2 전극의 역할을 수행한다.
구동 트랜지스터(T1)의 채널(1132)은 평면 상에서 U자 모양으로 구부러진 형상으로 이루어질 수 있다. 다만, 구동 트랜지스터(T1)의 채널(1132)의 형상은 이에 한정되지 아니하며, 다양하게 변경될 수 있다. 예를 들면, 구동 트랜지스터(T1)의 채널(1132)은 S자 모양 등 다양한 다른 형상으로 구부러질 수도 있고, 막대 형상으로 이루어질 수도 있다. 구동 트랜지스터(T1)의 채널(1132)의 양측에 구동 트랜지스터(T1)의 제1 영역(1131) 및 제2 영역(1133)이 위치할 수 있다. 제1 반도체층에 위치하는 제1 영역(1131) 및 제2 영역(1133)은 구동 트랜지스터(T1)의 제1 전극 및 제2 전극의 역할을 수행한다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 상측(제2 방향(DR2))으로 연장되어 있는 부분(1134)에는 제2 트랜지스터(T2)의 채널, 제1 영역 및 제2 영역이 위치한다. 구동 트랜지스터(T1)의 제1 영역(1131)으로부터 하측(제2 방향(DR2)의 반대 방향)으로 연장되어 있는 부분은 두 부분으로 나뉘며, 그 중 한 부분(1135)에는 제5 트랜지스터(T5)의 채널, 제1 영역 및 제2 영역이 위치하고, 나머지 한 부분(1138)에는 제8 트랜지스터(T8)의 채널, 제1 영역 및 제2 영역이 위치한다. 구동 트랜지스터(T1)의 제2 영역(1133)으로부터 하측으로 연장되어 있는 부분(1136)에는 제6 트랜지스터(T6)의 채널, 제1 영역 및 제2 영역이 위치한다. 제1 반도체층(130)의 부분(1136)에서 꺾이면서 더 연장되어 있는 부분(1137)에는 제7 트랜지스터(T7)의 채널, 제1 영역 및 제2 영역이 위치한다.
도 22를 참고하면, 구동 트랜지스터(T1)의 채널(1132), 제1 영역(1131) 및 제2 영역(1133) 등을 포함하는 제1 반도체층(130) 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 6을 참고하면, 제1 게이트 절연막(141) 위에 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8) 각각의 게이트 전극을 포함할 수 있다. 구동 트랜지스터(T1)의 게이트 전극(1151; 이하 구동 게이트 전극이라고도 함.)은 섬형 구조를 가지며, 구동 트랜지스터(T1)의 채널(1132)과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널(1132)은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다. 또한, 제1 게이트 도전층은 섬형 구조를 가지는 제5 트랜지스터(T5)의 게이트 전극(1155) 및 제6 트랜지스터(T6)의 게이트 전극(1156)을 더 포함한다. 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)의 채널은 제5 트랜지스터(T5)의 게이트 전극(1155) 및 제6 트랜지스터(T6)의 게이트 전극(1156)에 의해 덮여 있다.
또한, 제1 게이트 도전층은 제1 스캔선(151) 및 제4 스캔선(154)을 더 포함할 수 있다. 제1 스캔선(151) 및 제4 스캔선(154)은 대략 가로 방향(이하 제1 방향(DR1)이라고도 함)으로 연장될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있으며, 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다. 제4 스캔선(154)은 제7 트랜지스터(T7)의 게이트 전극 및 제8 트랜지스터(T8)의 게이트 전극과도 연결되거나 일체로 이루어 질 수 있으며, 도 6의 실시예에서는 제4 스캔선(154)에서 돌출된 부분이 제7 트랜지스터(T7)의 게이트 전극일 수 있다.
한편, 제1 게이트 도전층은 제1 방향(DR1)으로 연장되어 있으며, 제1 초기화 전압(Vint)이 인가되는 제1 초기화 전압선(127)도 포함할 수 있다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여, 제1 게이트 도전층으로 덮여 있지 않고 노출되어 있는 제1 반도체층(130)의 일 부분을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(130)은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(130)의 부분은 도전층과 동일한 특성을 가질 수 있다. 제1 반도체층(130) 중 도전층과 동일한 특성을 가지는 부분은 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)는 p형 트랜지스터일 수 있다.
도 22를 참고하면, 구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
도 7을 참고하면, 제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 제1 유지 전극(1153), 제2 스캔선(152), 및 제3 스캔선(153)을 포함하는 제2 게이트 도전층이 위치할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 오프닝(1152)이 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 오프닝(1152)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 유지 전극(1153)은 가로 방향(제1 방향(DR1))로 연장되어 인접하는 제1 유지 전극(1153)을 연결시키는 연결부(1153-1)을 포함할 수 있다.
제2 스캔선(152) 및 제3 스캔선(153)은 대략 가로 방향(제1 방향(DR1))으로 연장될 수 있다. 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극과 연결될 수 있으며, 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극과 일체로 이루어질 수 있다. 제3 스캔선(153)은 제4 트랜지스터(T4)의 게이트 전극과 연결되거나 일체로 이루어 질 수 있다. 제2 스캔선(152) 및 제3 스캔선(153)의 일 부분은 각각 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다.
제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 22를 참고하면, 유지 커패시터(Cst)의 제1 유지 전극(1153)을 포함하는 제2 게이트 도전층 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
도 8을 참고하면, 제1 층간 절연막(161) 위에는 제3 트랜지스터(T3)의 채널(3137), 제4 트랜지스터(T4)의 채널(4137), 및 차폐층(OPS-c)을 포함하는 산화물 반도체층이 위치할 수 있다..
제3 트랜지스터(T3)의 채널(3137) 및 제4 트랜지스터(T4)의 채널(4137)은 서로 연결되어 일체로 이루어질 수 있다. 제3 트랜지스터(T3)의 채널(3137)의 양측에 제3 트랜지스터(T3)의 제1 영역 및 제2 영역이 위치하며, 제4 트랜지스터(T4)의 채널(4137)의 양측에 제4 트랜지스터(T4)의 제1 영역 및 제2 영역이 위치한다. 제3 트랜지스터(T3)의 제2 영역은 제4 트랜지스터(T4)의 제2 영역과 연결될 수 있다. 제3 트랜지스터(T3)의 채널(3137)은 제2 스캔선(152)의 일 부분(하부 실딩부)과 중첩하며, 제4 트랜지스터(T4)의 채널(4137)은 제3 스캔선(153)의 일 부분(하부 실딩부)과 중첩한다.
제3 트랜지스터(T3)의 제2 영역과 제4 트랜지스터(T4)의 제2 영역의 사이에는 폭이 확장되어 있는 확장부(3138t)가 형성되어 있다. 확장부(3138t)는 제1 스캔선(151)과 중첩하여 부스트 커패시터(Cboost)를 구성할 수 있다. 실시예에 따라서는 부스트 커패시터(Cboost)가 생략될 수도 있다.
차폐층(OPS-c)은 섬형 구조를 가지며, 빛이 투과할 수 있는 투명한 특성을 가지면서 전자기 특성을 차폐할 수 있도록 도전 특성을 가질 수 있다. 여기서 차폐층(OPS-c)은 산화물 반도체층이 후속하는 공정에서 도핑되어 도전체와 동일 유사한 특성을 가지면서 투명한 특성을 가질 수 있다. 차폐층(OPS-c)은 실시예에 따라서 투명 도전 물질(예를 들어 ITO, IZO 등의 TCO)로 형성될 수도 있다. 차폐층(OPS-c)은 컴포넌트 영역(EA)에 위치하는 컴포넌트 화소의 광센서 영역(OPS)과 평면상 중첩하며, 컴포넌트 영역(EA)이 아닌 표시 영역(DA)에 위치하는 노멀 화소에서도 컴포넌트 화소의 광센서 영역(OPS)에 대응하는 부분에 위치할 수 있다. 하지만, 실시예에 따라서는 노멀 화소에서는 차폐층(OPS-c)이 형성되지 않을 수도 있다.
도 22를 참고하면, 제3 트랜지스터(T3)의 채널(3137), 제4 트랜지스터(T4)의 채널(4137), 및 차폐층(OPS-c)을 포함하는 산화물 반도체층 위에는 제3 게이트 절연막(143)이 위치할 수 있다.
제3 게이트 절연막(143)은 산화물 반도체층 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 따라서, 제3 게이트 절연막(143)은 제3 트랜지스터(T3)의 채널(3137), 제4 트랜지스터(T4)의 채널(4137), 및 차폐층(OPS-c)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니다.
제3 게이트 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
도 9를 참고하면, 제3 게이트 절연막(143)에는 오프닝(OP0)이 형성되며, 오프닝(OP0)이 형성된 제3 게이트 절연막(143) 위에 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층이 위치할 수 있다.
제3 게이트 절연막(143)의 오프닝(OP0)은 각각 다음과 같은 구조를 가질 수 있다.
오프닝(OP0)은 제1 층간 절연막(161) 및 제3 게이트 절연막(143)에 형성되어 제2 게이트 도전층 중 제2 스캔선(152) 및 제3 스캔선(153)을 각각 노출시킬 수 있다. 또한, 오프닝(OP0)은 제2 게이트 절연막(142), 제1 층간 절연막(161) 및 제3 게이트 절연막(143)에 형성되어 제1 게이트 도전층 중 구동 트랜지스터(T1)의 구동 게이트 전극(1151), 제5 트랜지스터(T5)의 게이트 전극(1155), 및 제6 트랜지스터(T6)의 게이트 전극(1156)을 각각 노출시킬 수 있다.
제3 게이트 도전층은 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함한다.
제3 트랜지스터(T3)의 게이트 전극(3151)은 섬형 구조를 가지며, 제3 트랜지스터(T3)의 채널(3137)과 중첩할 수 있다. 제3 트랜지스터(T3)의 게이트 전극(3151)은 오프닝(OP0)을 통하여 제2 스캔선(152)과 전기적으로 연결된다.
제4 트랜지스터(T4)의 게이트 전극(4151)은 섬형 구조를 가지며, 제4 트랜지스터(T4)의 채널(4137)과 중첩할 수 있다. 제4 트랜지스터(T4)의 게이트 전극(4151)은 오프닝(OP0)을 통하여 제3 스캔선(153)과 전기적으로 연결된다.
제3 게이트 도전층은 제2 초기화 전압선(128) 및 발광 제어선(155)을 더 포함할 수 있다.
제2 초기화 전압선(128)은 대략 가로 방향(제1 방향)으로 연장될 수 있으며, 제2 초기화 전압(Vaint)이 인가된다.
발광 제어선(155)은 대략 가로 방향(제1 방향(DR1))으로 연장되며, 오프닝(OP0)을 통하여 제5 트랜지스터(T5)의 게이트 전극(1155) 및 제6 트랜지스터(T6)의 게이트 전극(1156)과 전기적으로 연결된다. 그 결과 발광 제어선(155)을 통하여 인가되는 발광 제어 신호(EM)가 제5 트랜지스터(T5)의 게이트 전극(1155) 및 제6 트랜지스터(T6)의 게이트 전극(1156)에 전달된다.
또한, 제3 게이트 도전층은 구동 게이트 전극용 연결 전극(1175CM)를 더 포함할 수 있다.
구동 게이트 전극용 연결 전극(1175CM)는 섬형 구조를 가지며, 오프닝(OP0)을 통하여 구동 게이트 전극(1151)과 연결되며, 이 때, 유지 커패시터(Cst)의 제1 유지 전극(1153)에 형성된 오프닝(1152)을 통하여 구동 게이트 전극용 연결 전극(1175CM)와 구동 게이트 전극(1151)이 연결된다.
제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제3 트랜지스터(T3)의 채널(3137)은 게이트 전극(3151)과 중첩하도록 게이트 전극(3151) 아래에 위치할 수 있다. 제3 트랜지스터(T3)의 제1 영역 및 제2 영역은 게이트 전극(3151)과 중첩하지 않을 수 있다. 제4 트랜지스터(T4)의 채널(4137)은 게이트 전극(4151)과 중첩하도록 게이트 전극(4151) 아래에 위치할 수 있다. 제4 트랜지스터(T4)의 제1 영역 및 제2 영역은 게이트 전극(4151)과 중첩하지 않을 수 있다. 확장부(3138t)는 제3 게이트 도전층과 중첩하지 않을 수 있다. 또한, 차폐층(OPS-c)은 제3 게이트 도전층과 중첩하지 않아 플라즈마 처리 또는 도핑 공정을 통하여 도체와 동일/유사한 특성을 가지게 된다.
여기서, 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
도 22를 참고하면, 제3 트랜지스터(T3)의 게이트 전극(3151) 및 제4 트랜지스터(T4)의 게이트 전극(4151)을 포함하는 제3 게이트 도전층 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 10 및 도 11을 참고하면, 제2 층간 절연막(162)에는 오프닝(OP1, OP2)가 형성되고, 제2 층간 절연막(162)의 위에는 제1 데이터 도전층이 위치할 수 있다. 도 10은 도 11에서 제1 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제1 데이터 도전층과 오프닝(OP1, OP2)만을 빼서 도시한 평면도이고, 도 11는 제1 데이터 도전층 이하의 모든 층이 도시된 평면도이다.
도 10을 참고하면, 제2 층간 절연막(162)은 두 종류의 오프닝(OP1, OP2)이 형성될 수 있다. 두 종류의 오프닝(OP1, OP2)은 서로 다른 마스크를 사용하여 형성할 수도 있다.
오프닝(OP1)은 제2 층간 절연막(162), 제3 게이트 절연막(143), 제1 층간 절연막(161), 제2 게이트 절연막(142), 및 제1 게이트 절연막(141) 중 적어도 하나에 오프닝을 형성하는 것으로, 제1 반도체층(130), 제1 게이트 도전층, 또는 제2 게이트 도전층을 노출시킬 수 있다.
오프닝(OP2)은 제2 층간 절연막(162) 및/또는 제3 게이트 절연막(143)에 오프닝를 형성하는 것으로, 산화물 반도체층 또는 제3 게이트 도전층을 노출시킬 수 있다.
도 10 및 도 11을 참고하면, 제1 데이터 도전층은 제1 구동 전압선(172-1), 바이어스 전압선(173), 제1 보조 데이터선(BRS-1; 이하 추가 보조 데이터선이라고도 함), 및 다양한 연결 전극(1175, SD3, SD4, SD7, 171CM, ACM1)를 포함할 수 있다.
제1 구동 전압선(172-1) 및 바이어스 전압선(173)은 대략 가로 방향(제1 방향(DR1))으로 연장되어 있으며, 각각 구동 전압(ELVDD) 및 바이어스 전압(VBIAS)를 각각 전달한다.
제1 구동 전압선(172-1)은 오프닝(OP1)을 통하여 제2 게이트 도전층에 위치하는 제1 유지 전극(1153)의 연결부(1153-1)와 연결되어 있다. 또한, 제1 구동 전압선(172-1)은 폭이 넓게 확장되어 있는 확장부(172-11)와 세로 방향(제2 방향(DR2))로 연장되어 있는 연장부(172-12)를 포함한다. 제1 구동 전압선(172-1)의 확장부(172-11)는 오프닝(OP2)을 통하여 산화물 반도체층에 위치하는 차폐층(OPS-c)과 연결되며, 제1 구동 전압선(172-1)의 연장부(172-12)는 오프닝(OP1)을 통하여 제1 반도체층에 위치하는 일 부분(1135)과 연결된다. 그 결과 구동 전압(ELVDD)은 제1 유지 전극(1153), 차폐층(OPS-c) 및 제5 트랜지스터(T5)의 일단으로 전달된다.
바이어스 전압선(173)은 오프닝(OP1)을 통하여 제1 반도체층에 위치하는 일 부분(1138)과 연결되며, 그 결과 바이어스 전압(VBIAS)은 제8 트랜지스터(T8)의 일단으로 전달된다.
제1 보조 데이터선(BRS-1)은 대략 가로 방향(제1 방향(DR1))으로 연장되어 있으며, 일부 폭이 확장되어 있는 부분을 가진다. 제1 보조 데이터선(BRS-1)은 데이터선(171)과 같이 데이터 전압(VDATA)를 전달하며, 폭이 확장되어 있는 부분을 통하여 다른 보조 데이터선(도 13의 BRS-2 참고) 및 인접하는 데이터선(171)과 전기적으로 연결되고 데이터 전압(VDATA)이 해당 데이터선(171)으로 전달되는 역할을 한다. 이와 같은 보조 데이터선(BRS-1, BRS-2)는 팬 아웃 부분, 즉, 데이터선(171)과 구동부(50)이 연결되는 부분의 폭을 반으로 줄일 수 있으며, 그 결과 팬 아웃 부분의 면적도 반으로 감소하여, 비 표시 영역을 감소시킬 수 있는 장점을 가진다. 도 10 내지 도 21에서는 보조 데이터선(BRS-1, BRS-2)에는 오프닝이 형성되지 않은 것으로 도시하였으나, 연결이 필요한 부분에서만 오프닝을 형성하여 전기적으로 연결할 수 있다.
제1 데이터 도전층에 포함되는 다양한 연결 전극(1175, SD3, SD4, SD7, 171CM, ACM1)에 대하여 살펴보면 아래와 같다.
연결 전극(1175)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 제3 트랜지스터(T3)를 연결하는 것으로, 오프닝(OP2)을 통하여 산화물 반도체층의 확장부(3138t) 및 제3 게이트 도전층의 구동 게이트 전극용 연결 전극(1175CM)과 연결되어 있다. 구동 게이트 전극용 연결 전극(1175CM)는 구동 게이트 전극(1151)과 연결되어 있으므로, 최종적으로 구동 트랜지스터(T1)의 게이트 전극(1151)과 제3 트랜지스터(T3)의 제2 영역 및 제4 트랜지스터(T4)의 제2 영역과도 연결되는 구조를 가진다.
연결 전극(SD3)은 오프닝(OP1)을 통하여 제1 반도체층(130)의 구동 트랜지스터(T1)의 제2 영역(1133)과 연결되고, 오프닝(OP2)을 통하여 제3 트랜지스터(T3)의 제1 영역과 연결된다. 그 결과, 연결 전극(SD3)에 의해 구동 트랜지스터(T1)의 제2 영역(1133)과 제3 트랜지스터(T3)의 제1 영역이 연결된다.
연결 전극(SD4)은 오프닝(OP1)을 통하여 제1 게이트 도전층의 제1 초기화 전압선(127)과 연결되고, 오프닝(OP2)을 통하여 산화물 반도체층의 제4 트랜지스터(T4)의 제1 영역과 연결된다. 그 결과, 제1 초기화 전압(Vint)은 연결 전극(SD4)을 통하여 제4 트랜지스터(T4)의 제1 영역으로 전달된다.
연결 전극(SD7)은 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1137)과 연결되고, 오프닝(OP2)을 통하여 제2 초기화 전압선(128)과 연결된다. 그 결과, 제2 초기화 전압(Vaint)는 연결 전극(SD7)을 통하여 제7 트랜지스터(T7)의 제1 영역으로 전달된다.
데이터선 연결 전극(171CM)은 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1134)과 연결되어 제2 트랜지스터(T2)의 제1 영역과 전기적으로 연결되어 있다.
제1 애노드 연결 전극(ACM1)은 오프닝(OP1)을 통하여 제1 반도체층(130)의 일 부분(1136), 즉, 제6 트랜지스터(T6)의 제2 영역과 전기적으로 연결되어 있다.
제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 22를 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 12를 참고하면, 제1 유기막(181)에는 하부 유기막 오프닝(OP3)이 위치한다. 하부 유기막 오프닝(OP3)은 제1 데이터 도전층의 제1 구동 전압선(172-1)의 일 부분, 데이터선 연결 전극(171CM), 및 제1 애노드 연결 전극(ACM1)를 노출시킨다.
도 13 및 도 14를 참고하면, 제1 유기막(181) 위에는 데이터선(171), 제2 구동 전압선(172-2), 제2 보조 데이터선(BRS-2; 이하 주 보조 데이터선이라고도 함), 및 제2 애노드 연결 전극(ACM2)를 포함하는 제2 데이터 도전층이 위치할 수 있다.
여기서, 도 13은 도 14에서 제2 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제2 데이터 도전층만을 빼서 도시한 평면도이고, 도 14는 제2 데이터 도전층 및 그 주변의 모든 층이 도시된 평면도이다.
데이터선(171)은 대략 세로 방향(제2 방향(DR2))으로 연장되어 있으며, 하부 유기막 오프닝(OP3)을 통하여 데이터선 연결 전극(171CM)과 연결되며, 이를 통하여 제2 트랜지스터(T2)와 연결되어 있다.
제2 구동 전압선(172-2)은 대략 세로 방향(제2 방향(DR2))으로 연장되어 있으며, 하부 유기막 오프닝(OP3)을 통하여 제1 데이터 도전층의 제1 구동 전압선(172-1)의 일 부분과 전기적으로 연결되어 있다. 제1 구동 전압선(172-1)과 제2 구동 전압선(172-2)을 통하여 구동 전압(ELVDD)은 제1 방향(DR1) 및 제2 방향(DR2) 모두로 전달되어 전압 강하로 인하여 위치에 따라 전압값이 달라지는 단점을 제거하였다.
도 13을 참고하면, 제2 구동 전압선(172-2)은 확장부(FL-SD2)를 더 포함한다. 확장부(FL-SD2)는 상부에 위치하는 애노드를 평탄화하도록 하기 위하여 넓게 형성되어 있다. 그 결과 애노드가 평탄화한 특성을 가지면, 외부광이 애노드(Anode)에서 비대칭으로 반사되지 않도록 하여 반사광에 의한 색 퍼짐(색 분리) 현상에 따른 반사색띠를 줄이고 표시 품질을 향상시킬 수 있다.
제2 애노드 연결 전극(ACM2)은 오프닝(OP3)을 통하여 제1 데이터 도전층의 제1 애노드 연결 전극(ACM1)와 전기적으로 연결되며, 제6 트랜지스터(T6)의 제2 영역과 전기적으로 연결되어 있다.
제2 보조 데이터선(BRS-2)은 대략 세로 방향(제2 방향(DR2))으로 연장되어 데이터선(171)과 평행하는 방향으로 연장되어 있으며, 제1 데이터 도전층에 위치하는 제1 보조 데이터선(BRS-1)과 연결되어 인접하는 데이터선(171)으로 데이터 전압(VDATA)을 전달하는 역할을 한다. 제1 보조 데이터선(BRS-1)은 데이터선(171) 및 제2 보조 데이터선(BRS-2)의 연장 방향과 교차하는 연장 방향을 가져 제2 보조 데이터선(BRS-2)을 통하여 인가되는 데이터 전압이 인접하는 데이터선(171)으로 인가될 수 있다. 이와 같은 보조 데이터선(BRS-1, BRS-2)에 의하여 팬 아웃 부분의 폭 및 면적을 줄일 수 있으며, 그에 따라, 비 표시 영역도 감소시킬 수 있다. 두 보조 데이터선(BRS-1, BRS-2)은 제1 유기막(181)에 위치하는 오프닝을 통하여 서로 연결될 수 있으며, 연결이 필요한 데이터선(171)과 연결되어 데이터 전압(VDATA)이 전달되도록 구설될 수 있다.
제2 데이터 도전층(SD2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 22를 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치한다. 제2 유기막(182) 및 제3 유기막(183)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 유기막(183)이 생략될 수도 있다.
도 15 및 도 16을 참고하면, 제2 유기막(182) 및 제3 유기막(183)에는 애노드 연결용 오프닝(OP4)이 형성되어 있으며, 이를 통하여 애노드(Anode)와 제2 애노드 연결 전극(ACM2)가 전기적으로 연결된다.
여기서, 도 15는 도 16에서 애노드(Anode)와 애노드 연결용 오프닝(OP4)을 용이하게 인식하기 어려울 수 있어 애노드(Anode)와 애노드 연결용 오프닝(OP4)만을 빼서 도시한 평면도이고, 도 16는 애노드(Anode) 및 그 주변의 모든 층이 도시된 평면도이다.
도 15 및 도 16을 참고하면, 제3 유기막(183)의 위에는 애노드(Anode)가 형성된다. 애노드(Anode)는 적색 발광 다이오드용 애노드(Anode-r), 녹색 발광 다이오드용 애노드(Anode-g), 및 청색 발광 다이오드용 애노드(Anode-b)를 포함할 수 있다.
각 애노드(Anode)는 애노드 연결용 오프닝(OP4)을 통하여 화소 회로부로부터 전류를 전달 받을 수 있도록 연장부를 더 포함할 수 있으며, 도 15 및 도 16에서는 일부 연장부(Anode-eg, Anode-eb)만이 도시되어 있다. 각 애노드(Anode)의 모양 및 크기는 다양할 수 있으며, 그에 따라 각 애노드(Anode)의 연장부도 다양한 연장 방향, 크기 및/또는 모양을 가질 수 있다.
도 22를 참고하면, 애노드(Anode)의 위에는 화소 정의막(380)이 위치하며, 애노드(Anode) 이후의 공정은 도 22에서 후술한다.
이상과 같은 구조를 전체적으로 적층한 평면 구조가 도 16 및 도 17에서 도시되어 있으며, 도 17에서는 도 3의 회로도에 대응하는 트랜지스터 및 커패시터의 위치만을 명확하게 도시한 도면이다.
이상에서는 노멀 화소의 적층 구조를 상세하게 살펴보았다. 이하에서는 도 18 내지 도 21을 통하여 컴포넌트 영역(EA)에 위치하는 컴포넌트 화소의 적층 구조 중 일 실시예에서 노멀 화소의 적층 구조와 다른 도전층 구조를 중심으로 상세하게 살펴본다.
도 18 내지 도 21은 일 실시예에 따른 발광 표시 장치 중 컴포넌트 영역(EA)에 위치하는 화소가 노멀 표시 영역의 화소와 다른 층의 구조를 구체적으로 도시한 도면이다.
본 실시예에 따른 컴포넌트 화소는 제2 데이터 도전층의 모양에서부터 차이가 있으며, 제1 유기막(181)에 하부 유기막 오프닝(OP3)을 형성하는 단계까지는 동일한 구조를 가진다. 그러므로, 컴포넌트 화소는 노멀 화소에 대한 도 4 내지 도 12와 동일한 구조를 가질 수 있다. 그러므로, 컴포넌트 화소에 포함되는 금속층, 제1 반도체층, 제1 게이트 도전층, 제2 게이트 도전층, 산화물 반도체층, 제3 게이트 도전층, 및 제1 데이터 도전층, 이들 사이에 위치하는 절연막과 절연막에 위치하는 오프닝(OP0, OP1, OP2, OP3)에 대해서는 추가적으로 설명하지 않는다.
먼저, 도 12를 참고하면, 제1 데이터 도전층 위에는 제1 유기막(181)이 위치하며, 제1 유기막(181)에는 하부 유기막 오프닝(OP3)이 위치한다. 하부 유기막 오프닝(OP3)은 제1 데이터 도전층의 제1 구동 전압선(172-1)의 일 부분, 데이터선 연결 전극(171CM), 및 제1 애노드 연결 전극(ACM1)를 노출시킨다.
도 18은 도 19에서 제2 데이터 도전층을 용이하게 인식하기 어려울 수 있어 제2 데이터 도전층만을 빼서 도시한 평면도이고, 도 19는 제2 데이터 도전층 및 그 주변의 모든 층이 도시된 평면도이다.
도 18 및 도 19를 참고하면, 제1 유기막(181) 위에는 데이터선(171), 제2 구동 전압선(172-2), 및 제2 애노드 연결 전극(ACM2)를 포함하는 제2 데이터 도전층이 위치할 수 있으며, 노멀 화소의 제2 데이터 도전층과 달리 제2 보조 데이터선(BRS-2)은 형성되어 있지 않다. 대신 컴포넌트 화소의 제2 데이터 도전층에는 섬형 구조를 가지는 추가 보조 연결부(BRS-31)가 형성될 수 있다. 추가 보조 연결부(BRS-31)는 제1 데이터 도전층의 제1 보조 데이터선(BRS-1)의 확장 부분과 중첩하면서 형성될 수 있다.
컴포넌트 화소의 데이터선(171)은 인접하는 데이터선(171)과 함께 대칭으로 꺾이는 구조를 가지며, 대칭으로 꺾이는 부분에는 광센서 영역(OPS)이 위치하고 있다. 도 15를 참고하면, 노멀 화소의 데이터선(171)은 제2 방향(DR2)으로 연장되며, 꺾이지 않는 구조를 가지며, 데이터선(171) 한 쌍이 서로 마주보며 위치하고, 한 쌍의 데이터선(171)의 양측에는 각각 제2 보조 데이터선(BRS-2)이 위치하고 있다. 하지만, 컴포넌트 화소에서는 제2 보조 데이터선(BRS-2)이 포함되어 있지 않다.
제2 구동 전압선(172-2) 및 제2 애노드 연결 전극(ACM2)의 구조는 노멀 화소의 제2 데이터 도전층과 동일한 모양을 가질 수 있으나, 데이터선(171)은 노멀 화소의 데이터선(171)과 달리 꺾여 중앙에 광센서 영역(OPS)을 가질 수 있도록 형성되어 있다. 데이터선(171)이 꺾이는데 필요한 공간을 제공하기 위하여 제2 보조 데이터선(BRS-2)은 형성되어 있지 않다. 실시예에 따라서 충분한 공간이 있는 경우에는 제2 보조 데이터선(BRS-2)이 포함될 수도 있다.
광센서 영역(OPS)은 표시 패널의 배면에 위치하는 광학 소자(ES)와 표시 패널의 전면을 감지하거나 촬영할 수 있도록 하는 영역이다. 광센서 영역(OPS)은 불투명한 금속이나 제1 반도체층은 위치하지 않을 수 있으며, 무기 절연막, 유기 절연막과 같은 절연막이 위치하거나 산화물 반도체층이나 ITO, IZO와 같은 투명 도전 물질이 위치할 수 있다. 도 8을 참고하면, 광센서 영역(OPS)에는 산화물 반도체층에 위치하는 차폐층(OPS-c)이 위치하며, 차폐층(OPS-c)의 상하에는 기판(110)과 복수의 절연막이 위치하여 배면에 위치하는 광학 소자(ES)가 표시 패널의 전면으로 빛을 보낸 후 반사된 빛을 감지할 수 있다. 하나의 광학 소자(ES)는 발광부 및 수광부를 포함할 수 있다. 하나의 광학 소자(ES)는 복수의 광센서 영역(OPS)을 이용하여 감지할 수 있으며, 복수의 광센서 영역(OPS) 중 일부는 빛을 표시 패널의 전면으로 보내는데 사용되며, 나머지는 전면에서 반사되어 돌아오는 빛을 감지하는데 사용될 수 있다.
도 22를 참고하면, 제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치하며, 도 20을 참고하면, 제2 유기막(182) 및 제3 유기막(183)에는 애노드 연결용 오프닝(OP4)이 형성되어 있으며, 이를 통하여 애노드(Anode)와 제2 애노드 연결 전극(ACM2)가 전기적으로 연결된다.
도 22를 참고하면, 애노드(Anode)의 위에는 화소 정의막(380)이 위치하며, 애노드(Anode) 이후의 공정은 도 22에서 후술한다.
이상과 같은 구조를 전체적으로 적층한 평면 구조가 도 20에서 도시되어 있으며, 도 21에서는 도 3의 회로도에 대응하는 트랜지스터 및 커패시터의 위치만을 명확하게 도시한 도면이다.
실시예에 따라서는 노멀 화소의 제1 데이터 도전층과 달리 제1 보조 데이터선(BRS-1)은 형성되지 않을 수 있다. 또한, 실시예에 따라서는 노멀 화소의 산화물 반도체층과 달리 차폐층(OPS-c)이 형성되지 않을 수 있다.
이상에서는 컴포넌트 화소의 적층 구조를 상세하게 살펴보았다.
이하에서는 도 22를 통하여 컴포넌트 화소 및 노멀 화소의 단면 구조와 함께 일 실시예에 따른 광센서 영역(OPS)의 단면 구조를 살펴본다.
도 22는 일 실시예에 따른 발광 표시 장치의 단면도이다.
도 22에서는 표시 영역(DA)의 적층 구조는 노멀 화소의 단면 구조뿐만 아니라 컴포넌트 화소 중 광센서 영역(OPS)을 제외한 부분의 단면 구조에 대응하며, 컴포넌트 화소 중 광센서 영역(OPS)의 단면 구조는 전체적으로 투명한 층으로 구성되어 있음을 보여준다.
도 22에서 노멀 화소 및 컴포넌트 화소 중 광센서 영역(OPS)을 제외한 부분의 단면 구조를 상세하게 살펴보면 다음과 같다.
발광 표시 장치는 크게 하부 패널층과 상부 패널층로 구분될 수 있으며, 하부 패널층은 화소를 구성하는 발광 다이오드 및 화소 회로부가 위치하는 부분이며, 이를 덮는 봉지층(400)까지 포함할 수 있다. 여기서, 화소 회로부는 제2 유기막(182) 및 제3 유기막(183)을 포함하며, 그 하부의 구성을 의미하고, 발광 다이오드는 제3 유기막(183)의 상부이며, 봉지층(400)의 하부에 위치하는 구성을 의미할 수 있다. 봉지층(400)의 상부에 위치하는 구조는 상부 패널층에 대응할 수 있다. 실시예에 따라서는 제3 유기막(183)이 포함되지 않을 수도 있다.
도 22를 참고하면, 기판(110) 위에는 금속층(BML)이 위치한다.
기판(110)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리 이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 도 22에서 도시하는 바와 같이, 폴리 이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 이중으로 형성된 구조를 가질 수 있다.
금속층(BML)은 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널과 평면상 중첩하는 위치에 형성될 수 있으며, 하부 실딩층이라고도 한다. 금속층(BML)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있다.
기판(110) 및 금속층(BML)의 위에는 이를 덮는 버퍼층(111)이 위치한다. 버퍼층(111)은 제1 반도체층(ACT(P-Si))에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
버퍼층(111)의 위에는 실리콘 반도체(예를 들면 다결정 반도체(P-Si))로 형성된 제1 반도체층(ACT1(P-Si))이 위치한다. 제1 반도체층(130)은 구동 트랜지스터(T1)를 포함하는 다결정 트랜지스터(LTPS TFT)의 채널과 그 양측에 위치하는 제1 영역 및 제2 영역을 포함한다. 여기서, 다결정 트랜지스터(LTPS TFT)은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 및 제8 트랜지스터(T8)를 포함할 수 있다. 또한, 제1 반도체층(ACT1(P-Si))의 채널 양측에는 플라즈마 처리 또는 도핑에 의하여 도전층 특성을 가지는 영역을 가져 트랜지스터의 제1 전극 및 제2 전극의 역할을 수행할 수 있다.
제1 반도체층(ACT1(P-Si))의 위에는 제1 게이트 절연막(141)이 위치할 수 있다. 제1 게이트 절연막(141)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제1 게이트 절연막(141) 위에 다결정 트랜지스터(LTPS TFT)의 게이트 전극(GAT1)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 다결정 트랜지스터(LTPS TFT)의 게이트 전극 외에 제1 스캔선이나 발광 제어선이 형성될 수도 있다. 제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층(ACT1(P-Si))은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층(ACT1(P-Si))의 부분은 도전층과 동일한 특성을 가질 수 있다.
제1 게이트 도전층(GAT1) 및 제1 게이트 절연막(141) 위에는 제2 게이트 절연막(142)이 위치할 수 있다. 제2 게이트 절연막(142)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막일 수 있다.
제2 게이트 절연막(142) 위에 유지 커패시터(Cst)의 일 전극(GAT2(Cst)) 및 산화물 트랜지스터(Oxide TFT)의 하부 실딩층(GAT2(BML))을 포함하는 제2 게이트 도전층(GAT2)이 위치할 수 있다. 산화물 트랜지스터(Oxide TFT)의 하부 실딩층(GAT2(BML))은 각각 산화물 트랜지스터(Oxide TFT)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다. 한편, 유지 커패시터(Cst)의 일 전극(GAT2(Cst))은 구동 트랜지스터(T1)의 게이트 전극(GAT1)과 중첩하여 유지 커패시터(Cst)를 이룬다. 실시예에 따라서 제2 게이트 도전층(GAT2)은 스캔선, 제어선, 또는 전압선을 더 포함할 수 있다. 제2 게이트 도전층(GAT2)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 게이트 도전층(GAT2) 위에는 제1 층간 절연막(161)이 위치할 수 있다. 제1 층간 절연막(161)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
제1 층간 절연막(161) 위에는 산화물 트랜지스터(Oxide TFT)의 채널, 제1 영역 및 제2 영역을 포함하는 산화물 반도체층(ACT2(IGZO); 제2 반도체층이라고도 함)이 위치할 수 있다.
산화물 반도체층(ACT2(IGZO)) 위에는 제3 게이트 절연막(143)이 위치할 수 있다. 제3 게이트 절연막(143)은 산화물 반도체층(ACT2(IGZO)) 및 제1 층간 절연막(161) 위의 전면에 위치할 수 있다. 제3 게이트 절연막(143)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연막을 포함할 수 있다.
제3 게이트 절연막(143) 위에는 산화물 트랜지스터(Oxide TFT)의 게이트 전극을 포함하는 제3 게이트 도전층(GAT3)이 위치할 수 있다. 산화물 트랜지스터(Oxide TFT)의 게이트 전극은 채널과 중첩할 수 있다. 제3 게이트 도전층(GAT3)은 스캔선이나 제어선을 더 포함할 수 있다. 제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(GAT3)을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 산화물 반도체층(ACT2(IGZO))의 노출된 영역을 도체화시킬 수 있다. 즉, 제3 게이트 도전층(GAT3)에 의해 가려진 산화물 반도체층(ACT2(IGZO))은 도체화되지 않고, 제3 게이트 도전층(GAT3)에 의해 덮여 있지 않은 산화물 반도체층(ACT2(IGZO))의 부분은 도전층과 동일한 특성을 가질 수 있다.
제3 게이트 도전층(GAT3) 위에는 제2 층간 절연막(162)이 위치할 수 있다. 제2 층간 절연막(162)은 단층 또는 다층 구조를 가질 수 있다. 제2 층간 절연막(162)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
제2 층간 절연막(162)의 위에는 다결정 트랜지스터(LTPS TFT) 및 산화물 트랜지스터(Oxide TFT) 각각의 제1 영역 및 제2 영역과 연결될 수 있는 연결 전극을 포함하는 제1 데이터 도전층(SD1)이 위치할 수 있다. 제1 데이터 도전층(SD1)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti), 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제1 데이터 도전층(SD1) 위에는 제1 유기막(181)이 위치할 수 있다. 제1 유기막(181)은 유기 물질을 포함하는 유기 절연막일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
제1 유기막(181) 위에는 제2 애노드 연결 전극(ACM2)를 포함하는 제2 데이터 도전층이 위치할 수 있다. 제2 데이터 도전층은 데이터선이나 구동 전압선을 포함할 수도 있다. 제2 데이터 도전층(SD2)은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제2 데이터 도전층의 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치하며, 제2 유기막(182) 및 제3 유기막(183)에는 애노드 연결용 오프닝(OP4)이 형성되어 있다. 제2 애노드 연결 전극(ACM2)는 애노드 연결용 오프닝(OP4)을 통하여 애노드(Anode)와 전기적으로 연결된다. 제2 유기막(182) 및 제3 유기막(183)은 유기 절연막일 수 있으며, 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다. 실시예에 따라서는 제3 유기막(183)이 생략될 수도 있다.
애노드(Anode) 위에는 애노드(Anode)를 노출시키는 오프닝(OP)을 가지면서 애노드(Anode)의 적어도 일부를 덮는 화소 정의막(380)이 위치할 수 있다. 화소 정의막(380)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다.
화소 정의막(380)의 위에는 스페이서(385)가 위치하고 있다. 스페이서(385)는 화소 정의막(380)과 달리, 투명한 유기 절연 물질로 형성될 수 있다. 실시예에 따라서 스페이서(385)는 포지티브(positive) 타입의 투명한 유기 물질로 형성될 수 있다.
애노드(Anode), 스페이서(385), 및 화소 정의막(380)의 위에는 기능층(FL)과 캐소드(Cathode)가 순차적으로 형성되어 있으며, 표시 영역(DA) 및 컴포넌트 영역(EA)에서 기능층(FL)과 캐소드(Cathode)는 전 영역에 위치할 수 있다. 기능층(FL)의 사이에는 발광층(EML)이 위치하며, 발광층(EML)은 화소 정의막(380)의 오프닝(OP) 내에만 위치할 수 있다. 이하에서는 기능층(FL)과 발광층(EML)을 합하여 중간층이라고 할 수 있다. 기능층(FL)은 전자 주입층, 전자 전달층, 정공 전달층, 및 정공 주입층과 같은 보조층 중 적어도 하나의 층을 포함할 수 있으며, 발광층(EML)의 하부에 정공 주입층 및 정공 전달층이 위치하고, 발광층(EML)의 상부에 전자 전달층 및 전자 주입층이 위치할 수 있다.
캐소드(Cathode)의 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
봉지층(400) 위에는 터치 감지를 위하여 감지 절연층(501, 510, 511) 및 복수의 감지 전극(540, 541)이 위치한다. 도 22의 실시예에서는 두 개의 감지 전극(540, 541)을 이용하여 정전용량 방식(capacitive type)으로 터치를 감지할 수 있다.
구체적으로, 봉지층(400)의 위에는 제1 감지 절연층(501)이 형성되며, 그 위에 복수의 감지 전극(540, 541)이 형성된다. 복수의 감지 전극(540, 541)은 제2 감지 절연층(510)을 사이에 두고 절연될 수 있으며, 일부는 감지 절연층(510)에 위치하는 오프닝을 통하여 전기적으로 연결될 수 있다. 여기서 감지 전극(540, 541)은 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 몰리브덴(Mo), 티타늄(Ti), 탄탈륨(Ta) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다. 감지 전극(540)의 위에는 제3 감지 절연층(511)이 형성되어 있다.
상부의 감지 전극(540) 및 제3 감지 절연층(511)의 위에는 차광 부재(220) 및 컬러 필터층(230)이 위치할 수 있다.
차광 부재(220)는 감지 전극(540, 541)과 평면상 중첩하도록 위치할 수 있고, 애노드(Anode)와는 평면상 중첩하지 않도록 위치할 수 있다. 이는, 화상을 표시할 수 있는 애노드(Anode)가 차광 부재(220) 및 감지 전극(540, 541)에 의해 가려지지 않도록 하기 위함이다.
제3 감지 절연층(511) 및 차광 부재(220) 위에는 컬러 필터층(230)이 위치할 수 있다. 컬러 필터층(230)은 적색광(Red light)을 투과시키는 적색 컬러 필터, 녹색광(Green light)을 투과시키는 녹색 컬러 필터 및 청색광(Blue light)을 투과시키는 청색 컬러 필터를 포함한다. 각각의 컬러 필터층(230)은 발광 다이오드의 애노드(Anode)와 평면상 중첩하도록 위치할 수 있다. 발광층(EML)에서 방출된 빛은 컬러 필터를 지나면서 해당 색으로 변경되면서 방출될 수 있다.
차광 부재(220)는 각각의 컬러 필터층(230) 사이에 위치할 수 있다. 실시예에 따라서 컬러 필터층(230)이 색변환층으로 대체되거나, 색변환층을 더 포함할 수 있다. 색변환층은 퀀텀 닷(Quantum Dot)을 포함할 수 있다. 또한, 실시예에 따라서는 컬러 필터층(230) 대신에 차광 부재(220)의 오프닝(OPBM)을 채우는 반사 조정층이 위치할 수도 있다.
실시예에 따라서는 차광 부재(220) 및 컬러 필터층(230)을 포함하지 않을 수도 있다.
컬러 필터층(230) 위에는 컬러 필터층(230)을 덮는 평탄화층(550)이 위치할 수 있다. 본 실시예에서는 평탄화층(550)의 상부에 편광판이 부착될 수 있다.
한편, 도 22에서는 광센서 영역(OPS)의 단면 구조도 도시되어 있다.
광센서 영역(OPS)은 빛이 투과할 수 있도록 투명한 층만으로 구성되며, 도전층이나 제1 반도체층이 위치하지 않으며, 화소 정의막(380), 차광 부재(220), 및 컬러 필터층(230)에는 광센서 영역(OPS)에 대응하는 위치에 오프닝(이하 추가 오프닝이라고도 함)이 형성되어 빛을 막지 않는 구조를 가질 수 있다.
즉, 광센서 영역(OPS)에는 빛을 차단할 수 있는 금속을 포함하는 도전층, 제1 반도체층, 차광 부재(220), 및 컬러 필터층(230)이 형성되지 않을 수 있으며, 본 실시예에서는 화소 정의막(380)도 제거되어 있다. 하지만, 화소 정의막(380)이 투명한 유기 물질로 형성되는 경우에는 화소 정의막(380)이 위치할 수도 있다.
구체적으로, 도 20을 기초로, 일 실시예에 따른 광센서 영역(OPS)의 적층 구조를 살펴보면 다음과 같다.
기판(110)의 위에는 무기 절연막인 버퍼층(111)이 위치하고, 그 위에는 무기 절연막인 제1 게이트 절연막(141) 및 제2 게이트 절연막(142)이 순차적으로 위치한다. 또한, 제2 게이트 절연막(142)의 위에는 무기 절연막인 제1 층간 절연막(161)이 위치하고, 제1 층간 절연막(161)의 위에는 플라즈마 처리 또는 도핑되어 있는 산화물 반도체층인 차폐층(OPS-c)이 위치한다. 차폐층(OPS-c)은 평면상 광센서 영역(OPS)과 중첩한다. 차폐층(OPS-c)의 위에는 제3 게이트 절연막(143) 및 제2 층간 절연막(162)이 순차적으로 적층되어 있다. 제2 층간 절연막(162)의 위에는 유기 절연막 중 제1 유기막(181)만이 적층되어 있다. 하지만, 실시예에 따라서는 제1 유기막(181)의 위에 제2 유기막(182) 및/또는 제3 유기막(183)이 적층될 수 있다. 실시예에 따라서는 유기 절연막인 제1 유기막(181), 제2 유기막(182), 및 제3 유기막(183) 중 어느 하나 또는 두 개의 유기막만이 형성될 수도 있다. 제3 유기막(183)의 위에는 기능층(FL)이 위치할 수 있으며, 그 위에는 캐소드(Cathode)가 위치할 수 있다.
캐소드(Cathode)의 위에는 봉지층(400)이 위치하고, 그 위에는 감지 절연층(501, 510, 511)이 순차적으로 위치한다. 봉지층(400)은 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 또한, 감지 절연층(501, 510, 511)은 모두 무기 절연막일 수 있다.
제3 감지 절연층(511)의 위에는 차광 부재(220) 및 컬러 필터층(230)이 위치하지 않으며, 도 22의 실시예에서는 광센서 영역(OPS)에는 화소 정의막(380)도 형성되지 않는다. 제3 감지 절연층(511)의 위에는 평탄화층(550)이 위치할 수 있다.
이상과 같은 광센서 영역(OPS)에는 산화물 반도체층으로 형성되며 도체와 동일 유사한 특성을 가져 구동 전압(ELVDD)이 전달되는 차폐층(OPS-c)을 제외하고는 도전층, 반도체층이 포함되어 있지 않다. 즉, 금속층(BML), 제1 반도체층(ACT1), 제1 게이트 도전층(GAT1), 제2 게이트 도전층(GAT2), 제3 게이트 도전층(GAT3), 제1 데이터 도전층(SD1), 제2 데이터 도전층(SD2), 및 애노드(Anode)가 위치하지 않는다. 또한, 발광층(EML), 및 감지 전극(540, 541)도 형성되지 않는다.
추가적으로 광센서 영역(OPS)에는 화소 정의막(380), 차광 부재(220), 및 컬러 필터층(230)에 추가 오프닝이 형성되어 화소 정의막(380), 차광 부재(220), 및 컬러 필터층(230)이 형성되지 않을 수 있다. 다만, 사용되는 광센서가 가시광선이 아닌 다른 파장(예를 들어 적외선)을 사용하여 차광 부재(220) 등이 전면에 위치하더라도 센싱에 문제가 없는 경우에는 차광 부재(220) 등이 위치할 수도 있다.
한편, 실시예에 따라서 차폐층(OPS-c)은 산화물 반도체가 아닌 다른 물질로 형성될 수 있으나 투명 특성을 가지며, 도전 특성을 가질 필요가 있다. 그 결과 차폐층(OPS-c)은 ITO나 IZO와 같은 투명 도전 물질로 형성될 수도 있다. 차폐층(OPS-c)이 투명 도전 물질로 형성될 때, 위치하는 층은 제1 반도체층(ACT(P-Si))보다 위이며, 제2 데이터 도전층의 하부에 위치하여 구동 트랜지스터(T1)와 발생하는 기생 용량을 차단한다. 차폐층(OPS-c)을 통한 효과에 대해서는 도 23 내지 도 27에서 후술한다.
도 22에서는 유기막이 총 3개로 형성되며, 애노드 연결용 오프닝이 제2 유기막 및 제3 유기막에 형성되는 실시예를 살펴보았다. 하지만, 유기막은 적어도 2개로 형성될 수 있으며, 이 때, 애노드 연결용 오프닝은 기판으로부터 멀리 위치하는 상부 유기막에 위치할 수 있으며, 하부 유기막에는 하부 유기막 오프닝이 위치할 수 있다.
이상에서는 전체적인 발광 표시 장치 및 화소의 구조를 상세하게 살펴보았다.
이하에서는 도 23 및 도 24를 통하여 노멀 화소와 컴포넌트 화소에서 차폐층(OPS-c)이 차폐하는 부분, 즉, 광센서 영역(OPS)을 보다 상세하게 살펴본다.
도 23 및 도 24는 차폐층을 중심으로 도시한 단면도이다.
도 23은 노멀 화소에서 차폐층(OPS-c) 및 그 상하 구조를 도시한 단면도이며, 도 24는 컴포넌트 화소에서 차폐층(OPS-c) 및 그 상하 구조를 도시한 단면도이다.
도 23과 도 24를 비교하면, 제1 유기막(181)까지는 동일한 모양을 가진다.
도 23 및 도 24를 참고하면, 차폐층(OPS-c)의 하부에는 제1 반도체층 중 구동 트랜지스터(T1)의 제1 영역(1131)이 위치하며, 구동 트랜지스터(T1)에서 제1 영역(1131)은 소스 역할을 한다.
제1 유기막(181)의 상부 구조는 도 23과 도 24에서 차이가 있다.
노멀 화소를 도시하고 있는 도 23에서는 차폐층(OPS-c)의 상부에는 한 쌍의 데이터선(171)과 한 쌍의 제2 보조 데이터선(BRS-2)이 위치하고, 그 위에는 제2 유기막(182) 및 제3 유기막(183)이 위치한다. 도 23의 실시예에서는 제3 유기막(183)의 위에 화소 정의막(380)이 위치하고 있다.
컴포넌트 화소를 도시하고 있는 도 24에서는, 도 23과 달리, 차폐층(OPS-c)의 상부이며, 제1 유기막(181)의 상부에는 한 쌍의 데이터선(171)만이 위치하며, 한 쌍의 데이터선(171)이 멀리 떨어져 광센서 영역(OPS)을 확보하는 구조를 가진다. 이 때, 제2 보조 데이터선(BRS-2)은 위치하지 않으며, 제3 유기막(183)의 위에 화소 정의막(380)도 광센서 영역(OPS)에 대해서는 형성되지 않는 구조를 가진다. 도 24의 구조를 통하여 광센서 영역(OPS)은 기판(110)의 하부에 위치하는 광학 소자(ES)가 감지동작을 하는데 문제가 발생하지 않도록 충분한 광센서 영역(OPS)을 형성한다.
즉, 광센서 영역(OPS)의 차폐층(OPS-c)은 투명하면서도 도전 특성을 가져 구동 전압(ELVDD)이 인가되고 있어 구동 트랜지스터(T1)가 다른 부분과 기생 커패시턴스를 발생하지 않도록 한다.
이와 같은 도 23 및 도 24의 구조에서 차폐층(OPS-c)은 소스 역할을 하는 구동 트랜지스터(T1)에서 제1 영역(1131)이 구동 전압(ELVDD)이 인가되는 부분(예를 들어 제2 구동 전압선(172-2)의 확장부(FL-SD2))과 기생 커패시턴스가 발생하지 않도록 하는 역할을 한다.
차폐층(OPS-c)을 통하여 구동 트랜지스터(T1)에서 제1 영역(1131)과 구동 전압(ELVDD)이 인가되는 부분(제2 구동 전압선(172-2)의 확장부(FL-SD2))이 기생 커패시턴스가 발생하지 않도록 하는 효과에 대해서는 비교예인 도 25를 통하여 살펴본다.
도 25는 비교예에서 구동 트랜지스터에 발생하는 영향에 따른 문제점을 보여주는 도면이다.
도 25에서는 본 실시예에서 차폐층(OPS-c)을 포함하지 않아 구동 트랜지스터(T1)에서 제1 영역(1131)과 구동 전압(ELVDD)이 인가되는 부분(제2 구동 전압선(172-2)의 확장부(FL-SD2))간에 기생 커패시터(Cse)가 발생하는 비교예의 회로도가 도시되어 있다.
비교예와 같이 구동 트랜지스터(T1)에서 소스 역할을 하는 제1 영역(1131)에 기생 커패시터(Cse)가 형성되는 경우에는 발생하는 기생 커패시터(Cse)의 커패시턴스의 크기가 화소마다 달라 도 25에서 도시하고 있는 화살표와 같이 데이터 전압(VDATA)이 구동 트랜지스터(T1)를 지나 구동 게이트 전극까지 전달되고 저장되는 전압값이 서로 다르게 되는 문제가 발생할 수 있다.
즉, 도 25와 같이 데이터 전압(VDATA)이 전달되는 경로는 구동 트랜지스터(T1)의 문턱 전압을 보상하고 보상된 데이터 전압(VDATA)이 구동 게이트 전극 및 유지 커패시터(Cst)의 일 전극에 저장되도록 한다. 이 때, 유지 커패시터(Cst)의 일 전극에 저장되는 값은 유지 커패시터(Cst)의 일 전극, 즉 구동 게이트 전극의 전압과 구동 트랜지스터(T1)에서 소스 역할을 하는 제1 영역(1131)의 전압값의 차이에 따라서 정해진다. 하지만, 기생 커패시터(Cse)에 의하여 구동 트랜지스터(T1)의 제1 영역(1131)의 전압값의 변동이 상대적으로 감소되게 되면서 구동 트랜지스터(T1)의 구동 게이트 전극에 저장되는 값도 변경되게 된다. 그 결과 발광 구간에서 구동 트랜지스터(T1)가 동작할 때 사용되는 구동 게이트 전극의 전압값이 변경되어, 구동 트랜지스터(T1)는 원하는 휘도와 다른 휘도를 발생하는 전류를 출력 전류로 발광 다이오드로 전달하여 표시 품질에 영향을 준다.
하지만, 본 실시예에서와 같이 구동 트랜지스터(T1)의 제1 영역(1131)의 상부에 차폐층(OPS-c)을 가지고 구동 전압(ELVDD)가 인가되면, 구동 트랜지스터(T1)의 제1 영역(1131)과 차폐층(OPS-c)간에 일정한 크기의 기생 커패시터가 발생되어 모든 화소에서 일정하게 보상 동작을 수행하게 된다. 그 결과 화소 별로 일정한 표시를 할 수 있게 된다.
또한, 본 실시예의 차폐층(OPS-c)은 노멀 화소에서 4개의 데이터 전압(VDATA)이 인가되는 배선(한 쌍의 데이터선(171)과 한 쌍의 제2 보조 데이터선(BRS-2))과 구동 트랜지스터(T1)의 구동 게이트 전극과의 기생 커패시턴스도 제거하여 표시 품질이 일정하도록 하는데, 이러한 효과에 대해서도 도 26 및 도 27의 비교예를 통하여 상세하게 살펴본다.
도 26 및 도 27은 비교예에서 구동 트랜지스터에 발생하는 영향에 따른 문제점을 보여주는 도면이다.
도 26의 비교예는 본 실시예에서 차폐층(OPS-c)을 포함하지 않아 구동 트랜지스터(T1)의 구동 게이트 전극에 기생 커패시터(Csa, Csb)가 발생하는 예이다. 보다 구체적으로, 구동 트랜지스터(T1)의 구동 게이트 전극과 데이터선(171) 간에 발생하는 기생 커패시터(Csa)와 구동 트랜지스터(T1)의 구동 게이트 전극과 제2 보조 데이터선(BRS-2) 간에 발생하는 기생 커패시터(Csb)로 구분된다.
제2 보조 데이터선(BRS-2)은 팬 아웃 영역의 면적을 줄이기 위하여 인접하는 데이터선으로 전달하기 위한 데이터 전압(BRS_Data)을 전달하는 배선이므로, 데이터선(171)과 동일하게 데이터 전압이 인가되는 배선이다. 인접하는 화소와 본 화소가 표시하는 휘도가 다르면 제2 보조 데이터선(BRS-2)을 흐르는 데이터 전압(BRS_Data)과 데이터선(171)을 흐르는 데이터 전압(VDATA)는 다른 크기를 가질 수 있다.
이에 인접하는 화소로 전달되는 데이터 전압(BRS_Data)으로 인하여 발생하는 기생 커패시터(Csb)의 커패시턴스값은 매번 다를 수 있고, 데이터 전압(BRS_Data)은 한 프레임 내에서도 매순간 변하는 전압값을 가질 수 있으므로, 구동 게이트 전극의 전압값에 영향을 주고 구동 트랜지스터(T1)가 출력하는 전류의 크기도 변경되게 된다.
뿐만 아니라, 표시 품질의 문제는 일정 구간이 동일한 휘도를 표시하는 경우에도 문제가 발생될 수 있으며, 이에 대해서는 도 27에서 도시하고 있다.
도 27(A)에서는 표시 영역을 3개 영역으로 구분하고, 두 개의 A 영역에는 중간 계조를 표시하도록 하고, B 영역은 데이터선(171)의 연장 방향인 제2 방향(DR2)을 따라 3개의 부분으로 나누고 양측에는 블랙을 표시하고, 중간에는 A 영역과 동일한 중간 계조를 표시하도록 하였다. 하지만, 도 27(A)에서와 같이 A 영역이 표시하는 중간 계조와 B 영역의 중앙에 위치하는 영역의 중간 계조는 휘도가 다르게 표시되고, B 영역의 중앙 영역에서 표시하는 휘도가 더 높게 표시되는 것을 확인할 수 있다.
이와 같은 비교예의 문제는 도 27(B)를 통하여 이유를 설명한다.
도 27(B)에서는 도 27(A)의 A 영역 중의 A 지점과 B 영역 중의 B 지점에서의 데이터 전압(VDATA)의 값과 그에 따른 구동 게이트 전극(T1 gate)의 전압 파형이 개략적으로 도시되어 있다.
먼저, A 영역에서는 하나의 데이터선에 연결된 모든 화소가 중간 계조를 표시하므로, 중간 계조에 대응하는 데이터 전압이 계속 인가된다. 그러므로, A 영역의 A 지점에 위치하는 화소와 연결된 데이터선에도 일정한 데이터 전압(VDATA)이 인가된다.
이에 반하여, B 영역에서는 하나의 데이터선에 연결된 모든 화소에 블랙 데이터 전압 또는 중간 계조의 데이터 전압을 인가하기 위하여 데이터 전압(VDATA)이 변경되면서 인가된다. 그 결과, B 영역의 B 지점에 위치하는 화소와 연결된 데이터선에는 도 27(B)와 같이 한 프레임의 양측에 위치하는 블랙을 표시하는 구간(Black 구간)과 그 사이에 중간 계조를 표시하는 구간으로 구분되어 인가되고 있다.
도 27(B)에서 구동 게이트 전극(T1 gate)의 전압 파형은 A 지점과 B 지점을 함께 도시하였으며, A 지점에 비하여 B 지점의 구동 게이트 전극(T1 gate)의 전압이 낮음을 확인할 수 있다.
B 지점의 구동 게이트 전극(T1 gate)의 전압이 낮아지는 것은, 인접하는 화소로 전달되는 데이터 전압(BRS_Data)이 블랙 데이터 전압에서 중간 데이터 전압으로 낮아질 때, 이와 기생 커패시터(Csb)로 연결되어 있는 구동 게이트 전극(T1 gate)도 같이 낮아지기 때문이다.
그 결과 B 지점은 구동 트랜지스터(T1)가 더 큰 전류를 생성하게 되며, 그에 따라서 B 지점의 휘도가 A 지점 보다 높아진다. 그러므로, 도 27(A)에서와 같이, B 영역의 중앙 영역에서 표시하는 휘도가 A 영역보다 더 높게 표시된다.
하지만, 본 실시예에서는 도 23에서와 같이 차폐층(OPS-c)이 구동 트랜지스터(T1)의 제1 영역(1131) 및 구동 게이트 전극(1151)보다 상측에 위치하면서 제2 보조 데이터선(BRS-2)과의 간섭을 방지하므로 도 27과 같은 표시 품질의 저하를 막을 수 있다.
이와 같은 제2 보조 데이터선(BRS-2)과의 간섭을 차단하는 차폐층(OPS-c)의 역할은 노멀 화소에서만 적용되는 효과이지만, 이를 통하여 발광 표시 장치가 전체적으로 일정한 표시가 가능하도록 하기 위한 것이다.
즉, 컴포넌트 화소에서는 제2 보조 데이터선(BRS-2)이 포함되어 있지 않아 차폐층(OPS-c)이 존재하지 않더라도 도 27과 같은 문제가 발생하지 않을 수 있다. 하지만, 노멀 화소에서는 차폐층(OPS-c)이 없으면 제2 보조 데이터선(BRS-2)으로 인하여 도 27과 같은 휘도 저하 문제가 발생될 수 있다. 그러므로 노멀 화소와 컴포넌트 화소를 모두 포함하는 발광 표시 장치에서는 노멀 화소에서 차폐층(OPS-c)을 포함하지 않는 경우에는 노멀 화소와 컴포넌트 화소의 경계, 즉, 컴포넌트 영역(EA)의 경계가 시인되는 문제가 발생할 수 있다. 그러므로, 노멀 화소에서 차폐층(OPS-c)을 포함하여 컴포넌트 영역(EA)의 경계가 시인되지 않도록 한다. 또한, 컴포넌트 화소에서도 구동 트랜지스터(T1)의 특성을 변경시키지 않기 위하여 본 실시예에서는 차폐층(OPS-c)을 형성하고 있다.
실시예에 따른 차폐층(OPS-c)은 산화물 반도체가 아닌 다른 물질로 형성될 수 있으나 투명 특성을 가지며, 도전 특성을 가질 필요가 있다. 그 결과 차폐층(OPS-c)은 도핑되거나 플라즈마 처리된 산화물 반도체 외에 ITO나 IZO와 같은 투명 도전 물질로 형성될 수도 있다. 차폐층(OPS-c)이 투명 도전 물질로 형성될 때, 위치하는 층은 제1 반도체층(ACT(P-Si))보다 위이며, 제2 데이터 도전층의 하부에 위치하여 구동 트랜지스터(T1)와 발생하는 기생 용량을 차단한다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
1000: 표시 장치 DA: 표시 영역
DP: 표시 패널 EA: 컴포넌트 영역
ES: 광학 소자 OPS: 광센서 영역
OPS-c: 차폐층 127: 제1 초기화 전압선
128: 제2 초기화 전압선 151: 제1 스캔선
152: 제2 스캔선 153: 제3 스캔선
154: 제4 스캔선 155: 발광 제어선
171: 데이터선 172, 172-1, 172-2: 구동 전압선
173: 바이어스 전압선 741: 공통 전압선
T1, T2, T3, T4, T5, T6, T7, T8: 트랜지스터
LED: 발광 다이오드 Cst: 유지 커패시터
Cled: 다이오드 커패시터 Csa, Csb, Cse: 기생 커패시터
BRS, BRS-1, BRS-2: 보조 데이터선 BRS-31: 추가 보조 연결부
130, ACT(P-Si): 제1 반도체층 1131: 구동 트랜지스터의 제1 영역
1132: 구동 트랜지스터의 채널 1133: 구동 트랜지스터의 제2 영역
1151: 구동 게이트 전극 1152: 오프닝
1153: 제1 유지 전극 ACT2(IGZO): 산화물 반도체층
3137: 제3 트랜지스터의 채널 3138t: 확장부
3151: 제3 트랜지스터 게이트 전극 4137: 제4 트랜지스터의 채널
4151: 제4 트랜지스터 게이트 전극 1175, SD3, SD4, SD7: 연결 전극
1175CM: 구동 게이트 전극용 연결 전극
171CM: 데이터선 연결 전극 ACM1, ACM2: 애노드 연결 전극
Anode: 애노드 Cathode: 캐소드
EML: 발광층 FL: 기능층
FL-SD2: 확장부 BML, BML1, BML2: 금속층
110: 기판 111: 버퍼층
141: 제1 게이트 절연막 142: 제2 게이트 절연막
143: 제3 게이트 절연막 161: 제1 층간 절연막
162: 제2 층간 절연막 181: 제1 유기막
182: 제2 유기막 183: 제3 유기막
OP0, OP1, OP2, OP3: 오프닝 OP4: 애노드 연결용 오프닝
OPBM: 차광 부재의 오프닝 220: 차광 부재
230: 컬러 필터층 380: 화소 정의막
385: 스페이서 400: 봉지층
501, 510, 511: 감지 절연층 540, 541: 감지 전극
550: 평탄화층 50: 구동부
WU: 커버 윈도우

Claims (20)

  1. 제1 화소 및 제2 화소를 포함하는 표시 영역을 가지는 표시 패널; 및
    상기 표시 패널의 상기 제2 화소의 배면에 위치하는 광학 소자를 포함하며,
    상기 제1 화소는
    기판 위에 위치하는 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하며 차폐층을 포함하는 산화물 반도체층;
    상기 산화물 반도체층 위에 위치하는 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층; 및
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며,
    상기 제2 데이터 도전층은 데이터선 및 상기 데이터선과 평행하는 방향으로 연장되어 있는 주 보조 데이터선을 포함하고,
    상기 제2 화소는
    상기 기판 위에 위치하는 상기 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 상기 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 상기 산화물 반도체층;
    상기 산화물 반도체층 위에 위치하는 상기 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및
    상기 제1 데이터 도전층 위에 위치하는 상기 제2 데이터 도전층을 포함하며,
    상기 제2 데이터 도전층은 상기 데이터선을 포함하며, 상기 주 보조 데이터선은 포함하지 않는 발광 표시 장치.
  2. 제1항에서,
    상기 차폐층은 투명하고 도전 특성을 가지는 발광 표시 장치.
  3. 제2항에서,
    상기 제2 화소의 상기 데이터선은 인접하는 데이터선과 함께 대칭으로 꺾이는 구조를 가지며, 대칭으로 꺾이는 부분에는 광센서 영역이 위치하는 발광 표시 장치.
  4. 제3항에서,
    상기 제1 화소의 상기 데이터선은 일 방향으로 연장되며, 꺾이지 않는 구조를 가지는 발광 표시 장치.
  5. 제4항에서,
    상기 데이터선은 한쌍이 마주보며 위치하고, 한 쌍의 상기 데이터선의 양측에는 각각 상기 주 보조 데이터선이 위치하는 발광 표시 장치.
  6. 제3항에서,
    상기 제1 화소 및 상기 제2 화소에 포함되는 상기 제1 반도체층은 구동 트랜지스터의 제1 영역, 채널, 및 제2 영역을 포함하며,
    상기 제1 화소 및 상기 제2 화소에 포함되는 상기 차폐층은 상기 구동 트랜지스터의 상기 제1 영역과 평면상 중첩하는 발광 표시 장치.
  7. 제6항에서,
    상기 제1 화소에 포함되는 상기 차폐층은 한 쌍의 상기 데이터선과 한 쌍의 상기 주 보조 데이터선과 중첩하는 발광 표시 장치.
  8. 제7항에서,
    상기 제2 화소에 포함되는 상기 차폐층은 상기 광센서 영역과 중첩하는 발광 표시 장치.
  9. 제1항에서,
    상기 제1 화소에 포함되는 상기 제1 데이터 도전층은 추가 보조 데이터선을 포함하며,
    상기 추가 보조 데이터선은 상기 데이터선 및 상기 주 보조 데이터선의 연장 방향과 교차하는 연장 방향을 가지는 발광 표시 장치.
  10. 제9항에서,
    상기 제2 화소에 포함되는 상기 제1 데이터 도전층도 상기 추가 보조 데이터선을 포함하는 발광 표시 장치.
  11. 제1 화소 및 제2 화소를 포함하는 표시 영역을 가지는 표시 패널; 및
    상기 표시 패널의 상기 제2 화소의 배면에 위치하는 광학 소자를 포함하며,
    상기 제2 화소는 광 센서 영역을 가지며,
    상기 광 센서 영역에는 투명하고 도전 특성을 가지는 차폐층이 위치하는 발광 표시 장치.
  12. 제11항에서,
    상기 차폐층은 산화물 반도체층이 플라즈마 처리되거나 도핑되어 도전 특성을 가지도록 형성된 발광 표시 장치.
  13. 제11항에서,
    상기 차폐층은 투명한 도전 물질로 형성되어 있는 발광 표시 장치.
  14. 제11항에서,
    상기 제1 화소는
    기판 위에 위치하는 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 산화물 반도체층;
    상기 산화물 반도체층 위에 위치하는 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 제1 데이터 도전층; 및
    상기 제1 데이터 도전층 위에 위치하는 제2 데이터 도전층을 포함하며,
    상기 제2 데이터 도전층은 데이터선 및 상기 데이터선과 평행하는 방향으로 연장되어 있는 주 보조 데이터선을 포함하고,
    상기 제2 화소는
    상기 기판 위에 위치하는 상기 제1 반도체층;
    상기 제1 반도체층 위에 위치하는 상기 제1 게이트 도전층;
    상기 제1 게이트 도전층 위에 위치하는 상기 제2 게이트 도전층;
    상기 제2 게이트 도전층 위에 위치하며 상기 차폐층을 포함하는 상기 산화물 반도체층;
    상기 산화물 반도체층 위에 위치하는 상기 제3 게이트 도전층;
    상기 제3 게이트 도전층 위에 위치하는 상기 제1 데이터 도전층; 및
    상기 제1 데이터 도전층 위에 위치하는 상기 제2 데이터 도전층을 포함하며,
    상기 제2 데이터 도전층은 상기 데이터선을 포함하며, 상기 주 보조 데이터선은 포함하지 않는 발광 표시 장치.
  15. 제14항에서,
    상기 제2 화소의 상기 데이터선은 인접하는 데이터선과 함께 대칭으로 꺾이는 구조를 가지며, 대칭으로 꺾이는 부분에 상기 광센서 영역이 위치하며,
    상기 제1 화소의 상기 데이터선은 일 방향으로 연장되며, 꺾이지 않는 구조를 가지며,
    상기 제1 화소의 상기 데이터선은 한 쌍이 마주보며 위치하고, 한 쌍의 상기 데이터선의 양측에는 각각 상기 주 보조 데이터선이 위치하는 발광 표시 장치.
  16. 제14항에서,
    상기 제1 화소 및 상기 제2 화소에 포함되는 상기 제1 반도체층은 구동 트랜지스터의 제1 영역, 채널, 및 제2 영역을 포함하며,
    상기 제1 화소 및 상기 제2 화소에 포함되는 상기 차폐층은 상기 구동 트랜지스터의 상기 제1 영역과 평면상 중첩하는 발광 표시 장치.
  17. 제16항에서,
    상기 제1 화소에 포함되는 상기 차폐층은 한 쌍의 상기 데이터선과 한 쌍의 상기 주 보조 데이터선과 중첩하는 발광 표시 장치.
  18. 제17항에서,
    상기 제2 화소에 포함되는 상기 차폐층은 상기 광센서 영역과 중첩하는 발광 표시 장치.
  19. 제14항에서,
    상기 제1 화소에 포함되는 상기 제1 데이터 도전층은 추가 보조 데이터선을 포함하며,
    상기 추가 보조 데이터선은 상기 데이터선 및 상기 주 보조 데이터선의 연장 방향과 교차하는 연장 방향을 가지는 발광 표시 장치.
  20. 제19항에서,
    상기 제2 화소에 포함되는 상기 제1 데이터 도전층도 상기 추가 보조 데이터선을 포함하는 발광 표시 장치.
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