KR20230155042A - 표시 장치 - Google Patents

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KR20230155042A
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transistor
gate
capacitor
display device
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KR1020220054198A
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김형석
강장미
박준현
정민재
전무경
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삼성디스플레이 주식회사
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Abstract

일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 위치하는 제1 반도체층, 상기 제1 반도체층 상에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일부와 중첩하며, 상기 제1 게이트 전극과 제1 커패시터를 형성하는 제1 유지 전극, 상기 제1 유지 전극 상에 위치하며, 상기 제1 유지 전극과 제2 커패시터를 형성하는 제1 전극을 포함하고, 그리고 상기 제1 유지 전극은 제1 개구부를 포함하고, 상기 제1 전극은 제2 개구부를 포함하며, 상기 제1 개구부 및 상기 제2 개구부는 서로 중첩한다.

Description

표시 장치 {DISPLAY DEVICE}
본 개시는 표시 장치에 관한 것이다.
표시 장치는 화면을 표시하는 장치로서, 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode, OLED) 등이 있다. 이러한 표시 장치는 휴대 전화, 네비게이션, 디지털 사진기, 전자 북, 휴대용 게임기, 또는 각종 단말기 등과 같이 다양한 전자 기기들에 사용되고 있다.
유기 발광 표시 장치와 같은 표시 장치는 플렉서블 기판을 사용하여 표시 장치가 휘거나 접힐 수 있는 구조를 가질 수 있다.
실시예들은 반도체층으로부터 배출되는 탈수소 경로를 제공함으로써 표시 품질 및 신뢰성이 향상된 표시 장치를 제공하기 위한 것이다. 또한 고해상도의 표시 장치를 제공하기 위한 것이다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 위치하는 제1 반도체층, 상기 제1 반도체층 상에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일부와 중첩하며, 상기 제1 게이트 전극과 제1 커패시터를 형성하는 제1 유지 전극, 상기 제1 유지 전극 상에 위치하며, 상기 제1 유지 전극과 제2 커패시터를 형성하는 제1 전극을 포함하고, 그리고 상기 제1 유지 전극은 제1 개구부를 포함하고, 상기 제1 전극은 제2 개구부를 포함하며, 상기 제1 개구부 및 상기 제2 개구부는 서로 중첩한다.
상기 제1 커패시터는 유지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터이며, 상기 제1 커패시터 및 상기 제2 커패시터는 상기 기판의 일면에 대해 수직한 방향으로 중첩할 수 있다.
상기 제1 반도체층은 제1 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제1 게이트 전극, 상기 제1 유지 전극 및 상기 제1 전극의 적어도 일부와 중첩할 수 있다.
상기 제1 트랜지스터는 구동 트랜지스터일 수 있다.
상기 제1 전극은 구동 전압을 인가받을 수 있다.
상기 제2 개구부의 크기는 상기 제1 개구부의 크기보다 클 수 있다.
상기 표시 장치는 상기 제1 전극 상에 위치하는 제1 데이터 도전층을 더 포함하고, 상기 제1 데이터 도전층의 일부는 상기 제1 게이트 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는, 상기 반도체층과 상기 제1 게이트 전극 사이에 위치하는 제1 게이트 절연층, 상기 제1 게이트 전극과 상기 제1 유지 전극 사이에 위치하는 제2 게이트 절연층, 상기 제1 유지 전극과 상기 제1 전극 사이에 위치하는 제1 절연층, 그리고 상기 제1 전극과 상기 제1 데이터 도전층 사이에 위치하는 제2 절연층을 더 포함하고, 상기 제1 개구부 및 상기 제2 개구부를 관통하는 제1 오프닝은 상기 제2 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층에 형성될 수 있다.
상기 표시 장치는, 상기 제2 절연층 상에 위치하는 제2 반도체층, 상기 제2 반도체층 상에 위치하는 제3 게이트 도전층, 그리고 상기 제1 데이터 도전층 상에 위치하는 제2 데이터 도전층을 더 포함할 수 있다.
상기 표시 장치는 제2 트랜지스터 내지 제9 트랜지스터를 더 포함할 수 있다.
일 실시예에 따른 표시 장치는 기판, 상기 기판 상에 위치하는 제1 트랜지스터, 상기 제1 트랜지스터 상에 위치하는 제1 게이트 전극, 상기 제1 게이트 전극의 적어도 일부와 중첩하며, 상기 제1 게이트 전극과 제1 커패시터를 형성하는 제1 유지 전극, 그리고 상기 제1 유지 전극 상에 위치하며, 상기 제1 유지 전극과 제2 커패시터를 형성하는 제1 전극을 포함하고, 상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 일면에 수직한 방향을 따라 중첩하고, 상기 제1 유지 전극은 제1 개구부를 포함하고, 상기 제1 전극은 제2 개구부를 포함하며, 상기 제1 개구부 및 상기 제2 개구부의 적어도 일부는 서로 중첩한다.
상기 제1 커패시터는 유지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터일 수 있다.
상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제1 트랜지스터는 상기 제1 유지 전극 및 상기 제1 전극과 중첩할 수 있다.
상기 제1 전극은 구동 전압을 인가받을 수 있다.
상기 제2 개구부의 크기는 상기 제1 개구부의 크기보다 클 수 있다.
상기 표시 장치는 상기 제1 전극 상에 위치하는 제1 데이터 도전층을 더 포함하고, 상기 제1 데이터 도전층의 일부는 상기 제1 게이트 전극과 전기적으로 연결될 수 있다.
상기 표시 장치는 상기 제1 트랜지스터와 상기 제1 게이트 전극 사이에 위치하는 제1 게이트 절연층, 상기 제1 게이트 전극과 상기 제1 유지 전극 사이에 위치하는 제2 게이트 절연층, 상기 제1 유지 전극과 상기 제1 전극 사이에 위치하는 제1 절연층, 그리고 상기 제1 전극과 상기 제1 데이터 도전층 사이에 위치하는 제2 절연층을 더 포함하고, 상기 제1 개구부 및 상기 제2 개구부를 관통하는 제1 오프닝은 상기 제2 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층에 형성될 수 있다.
상기 표시 장치는, 상기 제2 절연층 상에 위치하는 제2 반도체층, 상기 제2 반도체층 상에 위치하는 제3 게이트 도전층, 그리고 상기 제1 데이터 도전층 상에 위치하는 제2 데이터 도전층을 더 포함할 수 있다.
상기 표시 장치는 제2 트랜지스터 내지 제9 트랜지스터를 더 포함할 수 있다.
상기 제1 트랜지스터 내지 제9 트랜지스터 중 적어도 일부는 p형 트랜지스터이고, 나머지는 n형 트랜지스터일 수 있다.
실시예들에 따르면 반도체층으로부터 배출되는 탈수소 경로를 제공함으로써 표시 품질 및 신뢰성이 향상된 표시 장치를 제공할 수 있다. 또한 고해상도의 표시 장치를 제공할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 사용 상태를 도시하는 개략 사시도이다.
도 2는 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 일 실시예에 따른 표시 장치의 블록도이다.
도 4는 또 다른 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 5는 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 6은 도 5의 화소에 인가되는 신호를 보여주는 파형도이다.
도 7 내지 도 17 각각은 일 실시예에 따른 표시 장치 중 표시 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이다.
도 18은 표시 패널층의 단면을 나타낸 도면이다.
도 19는 표시 패널층 중 일부 구성만을 나타낸 확대도이다.
도 20은 표시 패널층 중 일부 구성만을 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다. 또한, 기준이 되는 부분 "위에" 또는 "상에" 있다고 하는 것은 기준이 되는 부분의 위 또는 아래에 위치하는 것이고, 반드시 중력 반대 방향 쪽으로 "위에" 또는 "상에" 위치하는 것을 의미하는 것은 아니다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
이하에서는 도 1 내지 도 3을 통하여 개략적인 표시 장치의 구조에 대하여 살펴본다. 도 1은 일 실시예에 따른 표시 장치의 사용 상태를 도시하는 개략 사시도이고, 도 2는 일 실시예에 따른 표시 장치의 분해 사시도이고, 도 3은 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 일 실시예에 따른 표시 장치(1000)는 동영상이나 정지 영상을 표시하는 장치로, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 내비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기 뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 스마트 워치(smart watch), 워치 폰(watch phone), 안경형 디스플레이, 및 헤드 장착형 디스플레이(head mounted display, HMD)와 같이 웨어러블 장치(wearable device)에 사용될 수 있다. 또한, 일 실시예에 따른 표시 장치(1000)는 자동차의 계기판, 및 자동차의 센터페시아(center fascia) 또는 대쉬보드에 배치된 CID(Center Information Display), 자동차의 사이드 미러를 대신하는 룸 미러 디스플레이(room mirror display), 자동차의 뒷좌석용 엔터테인먼트로, 앞좌석의 배면에 배치되는 디스플레이로 사용될 수 있다. 도 1은 설명의 편의를 위하여 표시 장치(1000)가 스마트 폰으로 사용되는 것을 도시한다.
표시 장치(1000)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면에 제3 방향(DR3)을 향해 영상을 표시할 수 있다. 영상이 표시되는 표시면은 표시 장치(1000)의 전면(front surface)과 대응될 수 있으며, 커버 윈도우(WU)의 전면과 대응될 수 있다. 영상은 동적인 영상은 물론 정지 영상을 포함할 수 있다.
본 실시예에서는 영상이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향(opposing)되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 전면과 배면 사이의 제3 방향(DR3)에서의 이격 거리는 표시 패널의 제3 방향(DR3)에서의 두께와 대응될 수 있다.
일 실시예에 따른 표시 장치(1000)는 외부에서 인가되는 사용자의 입력(도 1의 손 참고)을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함할 수 있다. 일 실시예에서, 사용자의 입력은 전면에 인가되는 사용자의 손으로 도시 되었다. 다만, 본 발명이 이에 한정되는 것은 아니다. 사용자의 입력은 다양한 형태로 제공될 수 있고, 또한, 표시 장치(1000)는 표시 장치(1000)의 구조에 따라 표시 장치(1000)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는 커버 윈도우(WU), 하우징(HM), 표시 패널(DP) 및 광학 소자(ES)를 포함할 수 있다. 일 실시예에서, 커버 윈도우(WU)와 하우징(HM)은 결합되어 표시 장치(1000)의 외관을 구성할 수 있다.
커버 윈도우(WU)는 절연 패널을 포함할 수 있다. 예를 들어, 커버 윈도우(WU)는 유리, 플라스틱, 또는 이들의 조합으로 구성될 수 있다.
커버 윈도우(WU)의 전면은 표시 장치(1000)의 전면을 정의할 수 있다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
차단 영역(BA)은 투과 영역(TA)의 형상을 정의할 수 있다. 차단 영역(BA)은 투과 영역(TA)에 인접하며 투과 영역(TA)을 둘러쌀 수 있다. 차단 영역(BA)은 투과 영역(TA)에 비해 상대적으로 광투과율이 낮은 영역일 수 있다. 차단 영역(BA)은 광을 차광하는 불투명한 물질을 포함할 수 있다. 차단 영역(BA)은 소정의 컬러를 가질 수 있다. 차단 영역(BA)은 투과 영역(TA)을 정의하는 투명 기판과 별도로 제공되는 베젤층에 의해 정의되거나, 투명 기판에 삽입 또는 착색되어 형성된 잉크층에 의해 정의될 수 있다.
표시 패널(DP)은 영상을 표시하는 표시 패널(DP) 및 구동부(50)를 포함할 수 있다. 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)을 포함하는 전면을 포함할 수 있다. 표시 영역(DA)은 전기적 신호에 따라 화소가 동작하여 빛을 방출하는 영역일 수 있다.
일 실시예에서, 표시 영역(DA)은 화소를 포함하여 영상이 표시되는 영역이며, 동시에 화소의 제3 방향(DR3)으로 상측에 터치 센서가 위치하여 외부 입력이 감지되는 영역일 수 있다.
커버 윈도우(WU)의 투과 영역(TA)은 표시 패널(DP)의 표시 영역(DA)과 적어도 일부 중첩될 수 있다. 예를 들어, 투과 영역(TA)은 표시 영역(DA)의 전면과 중첩되거나, 표시 영역(DA)의 적어도 일부와 중첩될 수 있다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상을 시인하거나, 영상에 기초하여 외부 입력을 제공할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 표시 영역(DA) 내에서 영상이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있다.
표시 패널(DP)의 비표시 영역(PA)은 커버 윈도우(WU)의 차단 영역(BA)과 적어도 일부 중첩될 수 있다. 비표시 영역(PA)은 차단 영역(BA)에 의해 커버되는 영역일 수 있다. 비표시 영역(PA)은 표시 영역(DA)에 인접하며, 표시 영역(DA)을 둘러쌀 수 있다. 비표시 영역(PA)은 영상이 표시되지 않으며, 표시 영역(DA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다. 비표시 영역(PA)은 표시 영역(DA)이 외측에 위치하는 제1 주변 영역(PA1)과 구동부(50), 연결 배선 및 벤딩 영역을 포함하는 제2 주변 영역(PA2)을 포함할 수 있다. 도 2의 실시예에서는 제1 주변 영역(PA1)은 표시 영역(DA)의 3측에 위치하며, 제2 주변 영역(PA2)은 표시 영역(DA)의 나머지 일측에 위치한다.
일 실시예에서, 표시 패널(DP)은 표시 영역(DA) 및 비표시 영역(PA)이 커버 윈도우(WU)를 향하는 평탄한 상태로 조립될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 표시 패널(DP)의 비표시 영역(PA)의 일부는 휘어질 수 있다. 이때, 비표시 영역(PA) 중 일부는 표시 장치(1000)의 배면을 향하게 되어, 표시 장치(1000) 전면에 보여지는 차단 영역(BA)이 감소될 수 있으며, 도 2에서는 제2 주변 영역(PA2)이 벤딩되어 표시 영역(DA)의 배면에 위치시킨 후 조립할 수 있다.
또한 표시 패널(DP)은 컴포넌트 영역(EA)을 포함할 수 있으며, 구체적으로 제1 컴포넌트 영역(EA1) 및 제2 컴포넌트 영역(EA2)을 포함할 수 있다. 제1 컴포넌트 영역(EA1) 및 제2 컴포넌트 영역(EA2)은 표시 영역(DA)에 의해 적어도 부분적으로 둘러싸일 수 있다. 제1 컴포넌트 영역(EA1) 및 제2 컴포넌트 영역(EA2)은 서로 이격된 형태로 도시되어 있으나, 이에 제한되지 않고 적어도 일부 연결될 수도 있다. 제1 컴포넌트 영역(EA1) 및 제2 컴포넌트 영역(EA2)은 그 하부에 적외선, 가시광선이나 음향 등을 이용하는 컴포넌트가 배치되는 영역일 수 있다.
표시 영역(DA)은 복수의 발광 다이오드, 및 복수의 발광 다이오드 각각에 발광 전류를 생성하고 전달하는 복수의 화소를 포함한다.
제1 컴포넌트 영역(EA1)은 빛이 투과할 수 있도록 투과부 및 복수의 화소를 포함하는 제2 표시부를 포함할 수 있다. 제1 컴포넌트 영역(EA1)이 포함하는 투과부(도 20의 OPS)는 도전층이나 반도체층이 위치하지 않으며, 차광 물질을 포함하는 화소 정의층, 차광층 등이 개구를 형성하여 빛을 막지 않는 구조를 가질 수 있다. 제1 컴포넌트 영역(EA1)의 투과부(도 20의 OPS)는 인접한 화소 사이에서 도전층이나 반도체층이 위치하지 않는 영역을 나타낸다. 한편 제1 컴포넌트 영역(EA1)은 투과부(도 20의 OPS)에 인접한 복수의 화소를 포함하는 제2 표시부를 포함할 수 있다.
제2 컴포넌트 영역(EA2)은 빛 또는/및 음향이 투과할 수 있는 투과부 및 복수의 화소를 포함하는 표시부를 포함할 수 있다. 투과부는 인접하는 화소의 사이에 위치하며 빛 또는/및 음향이 투과할 수 있는 투명한 층으로 구성된다. 표시부는 복수의 화소를 합하여 하나의 단위 구조를 가지도록 형성할 수 있으며, 인접하는 단위 구조의 사이에는 투과부가 위치할 수 있다.
여기서, 표시 영역(DA) 및 제1 컴포넌트 영역(EA) 각각은 복수의 화소를 포함할 수 있다. 화소(PX)는 하나의 발광 다이오드와 하나의 화소 회로부를 포함한다. 표시 영역(DA) 및 제1 컴포넌트 영역(EA)에는 하나의 화소 회로부와 하나의 발광 다이오드가 일대일로 형성되어 있다.
도 1 및 도 2에 도 3을 참조하면, 표시 패널(DP)은 표시 화소가 포함되는 표시 영역(DA)과 터치 센서(TS)를 포함할 수 있다. 표시 패널(DP)은 영상을 생성하는 구성인 화소를 포함하여 투과 영역(TA)을 통해 외부에서 사용자에게 시인될 수 있다. 또한, 터치 센서(TS)는 화소의 상부에 위치할 수 있으며, 외부에서 인가되는 외부 입력을 감지할 수 있다. 터치 센서(TS)는 커버 윈도우(WU)에 제공되는 외부 입력을 감지할 수 있다.
다시, 도 2를 참조하면, 제2 주변 영역(PA2)은 벤딩부를 포함할 수 있다. 표시 영역(DA) 및 제1 주변 영역(PA1)은 제1 방향(DR1) 및 제2 방향(DR2)이 정의하는 평면과 실질적으로 평행한 상태로 평편한 상태를 가질 수 있으며, 제2 주변 영역(PA2)의 일측은 평편한 상태에서부터 연장되어 벤딩부를 거친 후 다시 평편한 상태를 가질 수도 있다. 그 결과, 제2 주변 영역(PA2)의 적어도 일부는 벤딩되어 표시 영역(DA)의 배면 측에 위치하도록 조립될 수 있다. 제2 주변 영역(PA2)의 적어도 일부는 조립될 때, 표시 영역(DA)과 평면상에서 중첩되므로, 표시 장치(1000)의 차단 영역(BA)이 감소될 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 제2 주변 영역(PA2)은 벤딩되지 않을 수도 있다.
구동부(50)는 제2 주변 영역(PA2)상에 실장될 수 있으며, 벤딩부 상에 실장되거나 벤딩부의 양측중 한 곳에 위치할 수 있다. 구동부(50)는 칩 형태로 구비될 수 있다.
구동부(50)는 표시 영역(DA)과 전기적으로 연결되어 표시 영역(DA)에 전기적 신호를 전달할 수 있다. 예를 들어, 구동부(50)는 표시 영역(DA)에 배치된 화소들(PX)에 데이터 신호들을 제공할 수 있다. 또는, 구동부(50)는 터치 구동 회로를 포함할 수 있고, 표시 영역(DA)에 배치된 터치 센서(TS)와 전기적으로 연결될 수도 있다. 한편, 구동부(50)는 상술한 회로들 외에도 다양한 회로를 포함하거나 다양한 전기적 신호들을 표시 영역(DA)에 제공하도록 설계될 수 있다.
한편, 표시 장치(1000)는 제2 주변 영역(PA2)의 끝단에는 패드부가 위치할 수 있으며, 패드부에 의하여 구동칩을 포함하는 가요성 인쇄 회로 기판(Flexible Printed circuit board, FPCB)과 전기적으로 연결될 수 있다. 여기서 가요성 인쇄 회로 기판에 위치하는 구동칩은 표시 장치(1000)를 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 실시예에 따라서 가요성 인쇄 회로 기판 대신, 리지드한 인쇄 회로 기판(Printed circuit board, PCB)이 사용될 수 있다.
광학 소자(ES)는 표시 패널(DP)의 하부에 배치될 수 있다. 광학 소자(ES)는 제1 컴포넌트 영역(EA1)과 중첩하는 제1 광학 소자(ES1) 및 제2 컴포넌트 영역(EA2)과 중첩하는 제2 광학 소자(ES2)를 포함할 수 있다.
제1 광학 소자(ES1)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예를 들어, 제1 광학 소자(ES1)는 적외선 센서와 같이 광을 수광하여 이용하는 센서, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등일 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등 다양한 파장 대역의 빛을 이용할 수 있음은 물론이다.
제2 광학 소자(ES2)는 카메라, 적외선 카메라(IR camera), 도트 프로젝터(dot projector), 적외선 조명기(IR illuminator), 및 비과시간법 센서(ToF sensor, Time-of-Flight sensor) 중 적어도 하나일 수 있다.
도 3을 참조하면, 표시 장치(1000)는 표시 패널(DP), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)을 포함할 수 있다. 표시 패널(DP), 전원 공급 모듈(PM), 제1 전자 모듈(EM1), 및 제2 전자 모듈(EM2)은 서로 전기적으로 연결될 수 있다. 도 3에는 표시 패널(DP)의 구성 중 표시 영역(DA)에 위치하는 표시 화소와 터치 센서(TS)가 예시적으로 도시되었다.
전원공급 모듈(PM)은 표시 장치(1000)의 전반적인 동작에 필요한 전원을 공급할 수 있다. 전원공급 모듈(PM)은 통상적인 배터리 모듈을 포함할 수 있다.
제1 전자 모듈(EM1) 및 제2 전자 모듈(EM2)은 표시 장치(1000)를 동작시키기 위한 다양한 기능성 모듈을 포함할 수 있다. 제1 전자 모듈(EM1)은 표시 패널(DP)과 전기적으로 연결된 마더보드에 직접 실장 되거나 별도의 기판에 실장 되어 커넥터(미도시) 등을 통해 마더보드에 전기적으로 연결될 수 있다.
제1 전자 모듈(EM1)은 제어 모듈(CM), 무선통신 모듈(TM), 영상입력 모듈(IIM), 음향입력 모듈(AIM), 메모리(MM), 및 외부 인터페이스(IF)를 포함할 수 있다. 모듈들 중 일부는 마더보드에 실장되지 않고, 이와 연결되어 있는 가요성 인쇄 회로 기판을 통해 마더보드에 전기적으로 연결될 수도 있다.
제어 모듈(CM)은 표시 장치(1000)의 전반적인 동작을 제어할 수 있다. 제어 모듈(CM)은 마이크로프로세서일 수 있다. 예를 들어, 제어 모듈(CM)은 표시 패널(DP)을 활성화시키거나, 비활성화 시킨다. 제어 모듈(CM)은 표시 패널(DP)로부터 수신된 터치 신호에 근거하여 영상입력 모듈(IIM)이나 음향입력 모듈(AIM) 등의 다른 모듈들을 제어할 수 있다.
무선통신 모듈(TM)은 블루투스 또는 와이파이 회선을 이용하여 다른 단말기와 무선 신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 일반 통신회선을 이용하여 음성신호를 송/수신할 수 있다. 무선통신 모듈(TM)은 송신할 신호를 변조하여 송신하는 송신부(TM1)와, 수신되는 신호를 복조하는 수신부(TM2)를 포함한다.
영상입력 모듈(IIM)은 영상 신호를 처리하여 표시 패널(DP)에 표시 가능한 영상 데이터로 변환할 수 있다. 음향입력 모듈(AIM)은 녹음 모드, 음성인식 모드 등에서 마이크로폰(Microphone)에 의해 외부의 음향 신호를 입력 받아 전기적인 음성 데이터로 변환할 수 있다.
외부 인터페이스(IF)는 외부 충전기, 유/무선 데이터 포트, 카드 소켓(예를 들어, 메모리 카드(Memory card), SIM/UIM card) 등에 연결되는 인터페이스 역할을 할 수 있다.
제2 전자 모듈(EM2)은 음향출력 모듈(AOM), 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있으며, 이 중 적어도 일부는 광학 소자(ES)로 도 1 및 도 2와 같이 표시 패널(DP)의 배면에 위치할 수 있다. 광학 소자(ES)로는 발광 모듈(LM), 수광 모듈(LRM), 및 카메라 모듈(CMM) 등을 포함할 수 있다. 또한, 제2 전자 모듈(EM2)은 마더보드에 직접 실장되거나, 별도의 기판에 실장되어 커넥터(미도시) 등을 통해 표시 패널(DP)과 전기적으로 연결되거나, 제1 전자 모듈(EM1)과 전기적으로 연결될 수 있다.
음향출력 모듈(AOM)은 무선통신 모듈(TM)로부터 수신된 음향 데이터 또는 메모리(MM)에 저장된 음향 데이터를 변환하여 외부로 출력할 수 있다.
발광 모듈(LM)은 광을 생성하여 출력할 수 있다. 발광 모듈(LM)은 적외선을 출력할 수 있다. 예를 들어, 발광 모듈(LM)은 LED 소자를 포함할 수 있다. 예를 들어, 수광 모듈(LRM)은 적외선을 감지할 수 있다. 수광 모듈(LRM)은 소정 레벨 이상의 적외선이 감지된 때 활성화될 수 있다. 수광 모듈(LRM)은 CMOS 센서를 포함할 수 있다. 발광 모듈(LM)에서 생성된 적외광이 출력된 후, 외부 피사체(예컨대 사용자 손가락 또는 얼굴)에 의해 반사되고, 반사된 적외광이 수광 모듈(LRM)에 입사될 수 있다. 카메라 모듈(CMM)은 외부의 이미지를 촬영할 수 있다.
일 실시예에서, 광학 소자(ES)는 추가적으로, 광 감지 센서나 열 감지 센서를 포함할 수 있다. 광학 소자(ES)는 전면을 통해 수신되는 외부 피사체를 감지하거나 전면을 통해 음성 등의 소리 신호를 외부에 제공할 수 있다. 또한, 광학 소자(ES)는 복수의 구성들을 포함할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
다시, 도 2를 참조하면, 하우징(HM)은 커버 윈도우(WU)와 결합될 수 있다. 커버 윈도우(WU)는 하우징(HM)의 전면에 배치될 수 있다. 하우징(HM)은 커버 윈도우(WU)와 결합되어 소정의 수용공간을 제공할 수 있다. 표시 패널(DP) 및 광학 소자(ES)는 하우징(HM)과 커버 윈도우(WU) 사이에 제공된 소정의 수용공간에 수용될 수 있다.
하우징(HM)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HM)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HM)은 내부 공간에 수용된 표시 장치(1000)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
이하에서는 도 4를 통하여 다른 실시예에 따른 표시 장치(1000)의 구조를 살펴본다. 도 4는 다른 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다. 전술한 구성요소와 동일한 구성에 대한 설명은 생략하기로 한다.
도 4의 실시예에서는 표시 장치(1000)가 폴딩 라인(FAX)을 통하여 접히는 구조의 폴더블 표시 장치를 도시하고 있다.
도 4를 참조하면, 일 실시예에서, 표시 장치(1000)는 폴더블 표시 장치일 수 있다. 표시 장치(1000)는 폴딩축(FAX)을 기준으로 외측 또는 내측으로 접힐 수 있다. 폴딩축(FAX)을 기준으로 외측으로 접히는 경우, 표시 장치(1000)의 표시면은 제3 방향(DR3)으로 외측에 각각 위치하여 양 방향으로 화상이 표시될 수 있다. 폴딩축(FAX)을 기준으로 내측으로 접히는 경우에는 표시면이 외부에서 시인되지 않을 수 있다.
일 실시예에서, 표시 장치(1000)는 표시 영역(DA), 컴포넌트 영역(EA) 및 비표시 영역(PA)을 포함할 수 있다. 표시 영역(DA)은 제1-1 표시 영역(DA1-1), 제1-2 표시 영역(DA1-2) 및 폴딩 영역(FA)으로 구분될 수 있다. 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 폴딩축(FAX)을 기준으로(또는, 중심으로) 각각 좌측과 우측에 위치할 수 있고, 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)의 사이에 폴딩 영역(FA)이 위치할 수 있다. 이 때, 폴딩축(FAX)을 기준으로 외측으로 폴딩되면 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 제3 방향(DR3)으로 양 측에 위치하게 되며 양 방향으로 화상을 표시할 수 있다. 또한, 폴딩축(FAX)을 기준으로 내측으로 폴딩되면 제1-1 표시 영역(DA1-1)과 제1-2 표시 영역(DA1-2)은 외부에서 시인되지 않을 수 있다.
이하에서는 도 5을 통하여 일 실시예에 따른 발광 표시 장치 중 하나의 화소의 회로 구조를 살펴본다. 도 5은 일 실시예에 따른 발광 표시 장치에 포함된 하나의 화소의 등가 회로도이다.
도 5의 화소는 발광 표시 장치의 표시 영역에 복수의 화소가 형성되어 있을 때, N번째 화소행에 포함되어 있는 화소를 예로 들어 설명한다.
도 5을 참조하면, 하나의 화소는 발광 다이오드(LED)와 이를 구동하는 화소 회로부를 포함하며, 화소 회로부는 행렬 형태로 배열되어 있다. 화소 회로부는 도 5에서 발광 다이오드(LED)를 제외한 다른 소자를 모두 포함하며, 도 5의 실시예에 따른 화소의 화소 회로부는 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제9 트랜지스터(T9), 유지 커패시터(Cst, storage capacitor), 홀드 커패시터(Chold) 및 보조 커패시터(Cb)를 포함한다. 또한, 화소 회로부에는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선, 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선, 제2 스캔 신호(GC(N))에 대응하는 제2-1 스캔신호(GC2(N))가 인가되는 제2-1 스캔선, 제3 스캔 신호(GI(N+1))가 인가되는 제3 스캔선, 발광 제어 신호(EM(N))가 인가되는 발광 신호선, 및 데이터 전압(VDATA)이 인가되는 데이터선에 연결될 수 있다. 또한, 화소는 구동 전압(ELVDD; 이하 제1 구동 전압이라고도 함), 구동 저전압(ELVSS; 이하 제2 구동 전압이라고도 함), 제1 초기화 전압(VINT), 제2 초기화 전압(VAINT), 및 기준 전압(VREF)을 인가받을 수 있다. 도 5에서 보조 커패시터(Cb)의 일단(제1 전극)에 인가되는 추가 신호(GB)는 스캔 신호와 같이 전압 레벨이 주기적으로 변경되거나 일정한 전압값을 가질 수 있다.
화소에 포함되는 각 소자(트랜지스터, 커패시터, 발광 다이오드(LED))를 중심으로 화소의 구조를 살펴보면 아래와 같다.
구동 트랜지스터(T1)는 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 게이트 전극(이하 구동 게이트 전극이라고도 함), 구동 전압(ELVDD)에 연결되어 있는 제1 전극(입력측 전극) 및 게이트 전극의 전압에 따라서 전류를 출력하는 제2 전극(출력측 전극)을 포함한다.
구동 트랜지스터(T1)의 게이트 전극은 제9 트랜지스터(T9)의 제2 전극(출력측 전극) 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있다. 구동 트랜지스터(T1)의 제1 전극은 구동 전압(ELVDD)을 직접 인가받으며, 구동 트랜지스터(T1)의 제2 전극은 제3 트랜지스터(T3)의 제1 전극(입력측 전극) 및 제6 트랜지스터(T6)의 제1 전극(입력측 전극)과 연결되어 있다. 구동 트랜지스터(T1)의 출력 전류는 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 한다. 구동 트랜지스터(T1)의 출력 전류의 크기에 따라서 발광 다이오드(LED)가 방출하는 빛의 휘도가 정해진다.
제2 트랜지스터(T2; 이하 스위칭 트랜지스터라고도 함)는 제1 스캔 신호(GW(N))가 인가되는 제1 스캔선과 연결되어 있는 게이트 전극, 데이터 전압(VDATA)이 인가되는 데이터선과 연결되어 있는 제1 전극(입력측 전극) 및 제5 트랜지스터(T5)의 제2 전극, 제8 트랜지스터(T8)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제2 트랜지스터(T2)는 제1 스캔 신호(GW(N))에 따라서 데이터 전압(VDATA)이 화소 내로 진입하며, 제8 트랜지스터(T8)를 지나 유지 커패시터(Cst)의 제2 전극에 저장될 수 있도록 한다.
제3 트랜지스터(T3; 이하 제1 보상 트랜지스터라고도 함)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선과 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 제9 트랜지스터(T9)의 제1 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 제3 트랜지스터(T3)는 제9 트랜지스터(T9; 이하 제2 보상 트랜지스터라고도 함)와 함께 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다. 제3 트랜지스터(T3)의 제1 전극은 제6 트랜지스터(T6)의 제1 전극과도 연결되어 있으며, 제3 트랜지스터(T3)의 제2 전극은 제4 트랜지스터(T4)의 제2 전극과도 연결되어 있다.
제4 트랜지스터(T4; 이하 제1 초기화 트랜지스터라고도 함)는 제3 스캔 신호(GI(N))가 인가되는 제3 스캔선에 연결되어 있는 게이트 전극, 제1 초기화 전압(VINT)을 인가받는 제1 전극, 및 제3 트랜지스터(T3)의 제2 전극 및 제9 트랜지스터(T9)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제4 트랜지스터(T4)는 제1 초기화 전압(VINT)을 화소 내로 전달하여 제3 트랜지스터(T3)의 제2 전극과 제9 트랜지스터(T9)의 제1 전극을 각각 제1 초기화 전압(VINT)으로 초기화하는 역할을 하며, 후속하는 구간에서 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)가 턴 온 되면, 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)와 연결된 구동 트랜지스터(T1)의 게이트 전극, 유지 커패시터(Cst)의 제1 전극, 및 구동 트랜지스터(T1)의 제2 전극, 제6 트랜지스터(T6)의 제1 전극도 초기화시킬 수 있다.
제5 트랜지스터(T5; 이하 커패시터 초기화 트랜지스터라고도 함)는 제2 스캔 신호(GC(N))가 인가되는 제2 스캔선에 연결되어 있는 게이트 전극, 기준 전압(VREF)을 인가받는 제1 전극 및 제8 트랜지스터(T8)의 제1 전극 및 제2 트랜지스터(T2)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 제5 트랜지스터는 제8 트랜지스터(T8)를 지나 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극, 및 보조 커패시터(Cb)의 제2 전극을 각각 기준 전압(VREF)으로 변경시켜 초기화시키는 역할을 한다.
제6 트랜지스터(T6; 이하 전류 전달 트랜지스터라고도 함)는 발광 제어 신호(EM(N))가 인가되는 발광 신호선에 연결되어 있는 게이트 전극, 구동 트랜지스터(T1)의 제2 전극과 연결되어 있는 제1 전극(입력측 전극) 및 발광 다이오드(LED)의 애노드 전극과 연결되어 있는 제2 전극(출력측 전극)을 포함한다. 여기서, 제6 트랜지스터(T6)의 제1 전극은 제3 트랜지스터(T3)의 제1 전극과도 연결되어 있으며, 제6 트랜지스터(T6)의 제2 전극은 제7 트랜지스터(T7)의 제2 전극과도 연결되어 있다. 제6 트랜지스터(T6)는 발광 제어 신호(EM(N))에 기초하여 구동 트랜지스터(T1)의 출력 전류를 발광 다이오드(LED)로 전달하거나 차단하는 역할을 한다.
제7 트랜지스터(T7; 이하 애노드 초기화 트랜지스터라고도 함)는 한 행 아래의 제3 스캔 신호(GI(N+1))가 인가되는 다음 행의 제3 스캔선에 연결되어 있는 게이트 전극, 제2 초기화 전압(VAINT)을 인가받는 제1 전극 및 발광 다이오드(LED)의 애노드 전극에 연결되어 있는 제2 전극을 포함한다. 제7 트랜지스터(T7)의 제2 전극은 제6 트랜지스터(T6)의 제2 전극과도 연결되어 있다. 제7 트랜지스터(T7)는 제2 초기화 전압(VAINT)으로 발광 다이오드(LED)의 애노드 전극을 초기화하는 역할을 한다. 이 때, 애노드 전극을 초기화시키는 타이밍은 본 행의 제3 스캔 신호(GI(N))가 게이트 온 전압을 인가한 이후이며, 발광 제어 신호(EM(N))가 게이트 온 전압을 인가하기 전일 수 있다.
제8 트랜지스터(T8; 이하 전달 트랜지스터라고도 함)는 제2-1 스캔신호(GC2(N))가 인가되는 제2-1 스캔선에 연결되어 있는 게이트 전극, 제2 트랜지스터(T2)의 제2 전극 및 제5 트랜지스터(T5)의 제2 전극과 연결되어 있는 제1 전극, 및 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극, 및 보조 커패시터(Cb)의 제2 전극에 연결되어 있는 제2 전극을 포함한다. 제8 트랜지스터(T8)는 데이터 전압(VDATA) 또는 기준 전압(VREF)을 유지 커패시터(Cst)의 제2 전극으로 전달하여 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키는 역할을 한다.
제9 트랜지스터(T9; 제2 보상 트랜지스터)는 제2-1 스캔신호(GC2(N))가 인가되는 제2-1 스캔선에 연결되어 있는 게이트 전극, 제3 트랜지스터(T3)의 제2 전극, 및 제4 트랜지스터(T4)의 제2 전극에 연결되어 있는 제1 전극, 및 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극과 연결되어 있는 제2 전극을 포함한다. 제9 트랜지스터(T9)는 제3 트랜지스터(T3)와 함께 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 경로를 형성하여 구동 트랜지스터(T1)의 문턱 전압이 유지 커패시터(Cst)의 제1 전극에 저장되어 보상될 수 있도록 한다. 그 결과 각 화소에 포함되어 있는 구동 트랜지스터(T1)의 문턱 전압이 다르더라도 인가되는 데이터 전압(VDATA)에 따라 구동 트랜지스터(T1)가 일정한 출력 전류를 출력할 수 있도록 한다.
도 5의 실시예에서 모든 트랜지스터는 다결정 반도체를 사용하여 형성되는 p형 트랜지스터와 산화물 반도체를 사용하여 형성되는 n형 트랜지스터로 구분될 수 있다. 도 5을 참고하면, 구동 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 및 제7 트랜지스터(T7)는 다결정 반도체를 포함하며, 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)는 산화물 반도체를 포함할 수 있다. 또한, 다결정 반도체를 사용하여 형성되는 p형 트랜지스터는 저 레벨의 전압에 의하여 턴 온되고, 고 레벨의 전압에 의하여 턴 오프될 수 있다. 이에 반하여 산화물 반도체를 사용하여 형성되는 n형 트랜지스터는 고 레벨의 전압에 의하여 턴 온되고, 저 레벨의 전압에 의하여 턴 오프될 수 있다.
유지 커패시터(Cst; 이하 전압 전달 커패시터라고도 함)는 구동 트랜지스터(T1)의 게이트 전극 및 제9 트랜지스터(T9)의 제2 전극과 연결되어 있는 제1 전극과 제8 트랜지스터(T8)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극 및 보조 커패시터(Cb)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 유지 커패시터(Cst)는 제2 트랜지스터(T2) 및 제8 트랜지스터(T8)를 통하여 데이터 전압(VDATA)을 전달받거나, 제5 트랜지스터(T5) 및 제8 트랜지스터(T8)를 통하여 기준 전압(VREF)을 전달받아 구동 트랜지스터(T1)의 게이트 전극의 전압을 변경시키며, 전달받은 전압을 다음 전압이 전달될 때까지 유지시키는 역할을 한다. 본 실시예의 화소에서는 데이터 전압(VDATA)이 직접 구동 트랜지스터(T1)의 게이트 전극으로 전달되는 것이 아니고 유지 커패시터(Cst)를 통하여 전달된다. 이는 유지 커패시터(Cst)의 제2 전극의 전압이 갑자기 상승하는 경우 타측 전극인 제1 전극의 전압도 상승한다는 점을 이용하여 구동 트랜지스터(T1)의 게이트 전극에 데이터 전압(VDATA)을 간접적으로 전달하는 방식이다. 이러한 방식에 의하면 화소에 포함된 트랜지스터 중 적어도 하나의 트랜지스터(예를 들어, 제2 트랜지스터(T2))에서 누설이 발생하더라도 구동 트랜지스터(T1)의 게이트 전극의 전압이 직접 누설되지 않아 영향이 적은 장점을 가진다. 또한, 본 실시예에서 데이터 전압(VDATA)은 구동 트랜지스터(T1)의 다른 전극을 거치지 않고 유지 커패시터(Cst)를 지나 바로 구동 트랜지스터(T1)의 게이트 전극으로 전달되어 화소의 위치에 따라서 구동 전압(ELVDD)에 차이가 있더라도 구동 전압(ELVDD)의 차이에 영향이 없이 유지 커패시터(Cst)에 저장되는 전압이 결정되는 장점도 있다.
홀드 커패시터(Chold)는 구동 전압(ELVDD)을 인가받는 제1 전극과 유지 커패시터(Cst)의 제2 전극과 연결되어 있는 제2 전극을 포함하며, 유지 커패시터(Cst)의 제2 전극의 전압을 일정하게 유지하는 역할을 한다. 또한, 홀드 커패시터(Chold)의 제2 전극은 추가적으로 제8 트랜지스터(T8)의 제2 전극 및 보조 커패시터(Cb)의 제2 전극과 연결되어 있다.
보조 커패시터(Cb)는 추가 신호(GB)가 전달되는 제1 전극과 유지 커패시터(Cst)의 제2 전극 및 홀드 커패시터(Chold)의 제2 전극과 연결되어 있는 제2 전극을 포함한다. 보조 커패시터(Cb)의 제2 전극은 추가적으로 제8 트랜지스터(T8)의 제2 전극과 연결되어 있다. 보조 커패시터(Cb)는 홀드 커패시터(Chold)와 함께 유지 커패시터(Cst)의 제2 전극의 전압을 일정하게 유지하는 역할을 하며, 추가적으로, 제1 전극에 인가되는 추가 신호(GB)에 따라 유지 커패시터(Cst)의 제2 전극의 전압을 보상할 수 있다.
홀드 커패시터(Chold) 및 보조 커패시터(Cb)에 의하면, 주변 신호의 변동시에도 유지 커패시터(Cst)의 제2 전극의 전압이 변동되지 않고 홀드되어 일정한 전압을 가질 수 있도록 한다.
한편, 추가 신호(GB)가 전압 레벨이 변경되는 경우, 보조 커패시터(Cb)는 추가 신호(GB)의 변경 정도에 따라서 유지 커패시터(Cst)의 제2 전극의 전압을 보상할 수 있다.
발광 다이오드(LED)는 제6 트랜지스터(T6)의 제2 전극에 연결된 애노드 전극 및 구동 저전압(ELVSS)에 연결된 캐소드 전극을 포함한다. 발광 다이오드(LED)는 화소 회로부와 구동 저전압(ELVSS) 사이에 위치하여 화소 회로부(정확하게는 구동 트랜지스터(T1))로부터 공급되는 전류에 대응하는 휘도로 발광할 수 있다. 발광 다이오드(LED)는 유기 발광 물질과 무기 발광 물질 중 적어도 하나를 포함하는 발광층을 포함할 수 있다. 애노드 전극과 캐소드 전극으로부터 각각 정공과 전자가 발광층 내부로 주입되고, 주입된 정공과 전자가 결합한 엑시톤(exciton)이 여기 상태로부터 기저 상태로 떨어질 때 발광이 이루어진다. 발광 다이오드(LED)는 기본색(primary color) 중 하나의 빛 또는 백색의 빛을 낼 수 있다. 기본색의 예로는 적색, 녹색, 청색의 삼원색을 들 수 있다. 기본색의 다른 예로 황색(yellow), 청록색(cyan), 자홍색(magenta) 등을 들 수 있다. 실시예에 따라서는 추가적인 컬러 필터나 색변환층을 더 포함하여 색을 표시 특성을 향상시킬 수 있다.
한편, 도 5에서 구동 트랜지스터(T1)의 게이트 전극에서 바라본 등가 커패시터는 유지 커패시터(Cst)와 병렬 연결된 홀드 커패시터(Chold)와 보조 커패시터(Cb)가 직렬 연결된 구조를 가지므로, 등가 커패시터의 커패시턴스(이하 등가 커패시턴스 또는 환산 커패시턴스라고 함)를 계산하면, 아래의 수학식 1의 값을 가질 수 있다.
[수학식 1]
환산 커패시턴스 = C1 × {(C2+C3}/(C1+C2+C3)}
수학식 1에서 C1은 유지 커패시터(Cst)의 커패시턴스를, C2는 홀드 커패시터(Chold)의 커패시턴스를, C3는 보조 커패시터(Cb)의 커패시턴스를 나타낸다.
수학식 1에서 환산 커패시턴스 값은 C3의 값이 0인 경우, 즉, 보조 커패시터(Cb)가 형성되지 않은 경우, 보다 C3의 값이 존재하는 경우, 즉, 보조 커패시터(Cb)가 형성되어 있는 경우, 보다 큰 값을 가진다. 그러므로, 도 5의 회로도를 가지는 화소는 구동 트랜지스터(T1)의 게이트 전압이 주변의 영향을 적게 받는 장점을 가진다. 이와 같이 구동 트랜지스터(T1)의 게이트 전압이 잘 유지될 수 있어, 저 주파수 구동시 고계조에서 발생할 수 있는 휘도차이를 줄일 수 있으며, 고 주파수 구동시 크로스토크를 제거하거나 소비 전력을 감소시킬 수 있다.
이하에서는 도 5의 화소에 도 6의 파형의 신호를 인가하는 경우 화소의 동작에 대하여 보다 상세하게 살펴본다. 도 6는 도 5의 화소에 인가되는 신호를 보여주는 파형도이다.
도 6를 참고하면, 화소에 인가되는 신호를 구간으로 구분하면, 초기화 구간, 보상 구간, 기입 구간, 및 발광 구간으로 구분된다.
먼저, 발광 구간은 발광 다이오드(LED)가 빛을 방출하는 구간으로 발광 신호가 게이트 온 전압(저 레벨의 전압)이 인가되어 제6 트랜지스터(T6)가 턴 온되고, 구동 트랜지스터(T1)의 출력 전류가 턴 온된 제6 트랜지스터(T6)를 지나 발광 다이오드(LED)로 전달되어 발광 다이오드(LED)가 빛을 방출하도록 하는 구간이다. 도 6에서는 발광 신호가 게이트 온 전압(저 레벨의 전압)을 인가하는 발광 구간이 거의 도시되어 있지 않지만, 실제로는 발광 구간이 가장 긴 시간을 가진다. 다만, 발광 구간은 위와 같은 간단한 동작만을 수행하고 있어 별다른 설명을 할 것이 없어 도 6에서 간단하게 도시하였다.
발광 구간이 종료되면 초기화 구간으로 진입한다.
발광 신호가 게이트 오프 전압(고 레벨의 전압)으로 변경되면서 발광 구간은 끝이 난다. 발광 신호의 게이트 오프 전압이 인가되는 구간은 초기화 구간, 보상 구간, 및 기입 구간을 포함한다.
초기화 구간은 제3 스캔 신호(GI(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되어 있는 구간이다.
초기화 구간에는 제3 스캔 신호(GI(N))를 인가받는 제4 트랜지스터(T4)가 턴 온되어 제4 트랜지스터(T4)의 제2 전극과 연결되어 있는 부분(제3 트랜지스터(T3)의 제2 전극 및 제9 트랜지스터(T9)의 제1 전극)이 제1 초기화 전압(VINT)으로 변경되도록 하여 1차 초기화 시킨다. 여기서 제1 초기화 전압(VINT)은 저레벨의 전압값을 가질 수 있으며, 실시예에 따라서 제1 초기화 전압(VINT)은 구동 트랜지스터(T1)를 턴 온 시킬 수 있는 낮은 전압일 수 있다.
한편, 다음 행에 인가되는 제3 스캔 신호(GI(N+1))에 의하여 제7 트랜지스터(T7)가 턴 온되어 제7 트랜지스터(T7)의 제2 전극과 연결되어 있는 부분(발광 다이오드(LED)의 애노드 및 제6 트랜지스터(T6)의 제2 전극)이 제2 초기화 전압(VAINT)으로 변경되어 2차 초기화된다. 2차 초기화 구간은 도 6에서 도시된 초기화 구간보다 1H만큼 늦게 시작해서 늦게 끝날 수 있다.
초기화 구간이 종료되면 보상 구간으로 진입한다.
보상 구간은 제2 스캔신호(GC(N)) 및 제2-1 스캔신호(GC2(N))에 게이트 온 전압이 인가되는 구간일 수 있으며, 도 6를 참고하며, 제2 스캔신호(GC(N))는 게이트 온 전압으로 저레벨의 전압이 인가되고, 제2-1 스캔신호(GC2(N))는 게이트 온 전압으로 고레벨의 전압이 인가되고 있다.
보상 구간에는 제2 스캔 신호(GC(N))를 인가받는 제3 트랜지스터(T3) 및 제5 트랜지스터(T5)가 턴 온되고, 또한, 제2-1 스캔신호(GC2(N))를 인가받는 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)도 턴 온된다.
먼저, 제5 트랜지스터(T5)와 제8 트랜지스터(T8)가 턴 온되어 제5 트랜지스터(T5)의 제1 전극으로 인가되는 기준 전압(VREF)이 제8 트랜지스터(T8)를 거쳐 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극, 및 보조 커패시터(Cb)의 제2 전극으로 전달된다. 기준 전압(VREF)으로 인하여 각 커패시터의 일단(유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극, 보조 커패시터(Cb)의 제2 전극)의 전압이 일정하게 된다.
한편, 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)가 턴 온되어 초기화 구간에 제3 트랜지스터(T3)의 제2 전극 및 제9 트랜지스터(T9)의 제1 전극에 인가되어 있던 제1 초기화 전압(VINT)이 구동 트랜지스터(T1)의 게이트 전극과 제2 전극으로 각각 전달된다. 이 때, 구동 트랜지스터(T1)는 게이트 전극과 제2 전극이 연결된 다이오드 연결 구조를 가지게 된다. 제1 초기화 전압(VINT)에 의하여 구동 트랜지스터(T1)는 턴 온 되며, 구동 트랜지스터(T1)의 제1 전극에 연결되어 있는 구동 전압(ELVDD)이 구동 트랜지스터(T1)의 제2 전극, 제3 트랜지스터(T3) 및 제9 트랜지스터(T9)를 지나 구동 트랜지스터(T1)의 게이트 전극 및 유지 커패시터(Cst)의 제1 전극으로 전달된다. 이에 따라 구동 트랜지스터(T1)의 게이트 전극의 전압이 제1 초기화 전압(VINT)에서 점차 상승하다가 구동 전압(ELVDD)보다 구동 트랜지스터(T1)의 문턱 전압만큼 낮을 때 턴 오프된다. 이 때의 구동 트랜지스터(T1)의 게이트 전극의 전압은 유지 커패시터(Cst)의 제1 전극에 저장되며, 유지 커패시터(Cst)의 제1 전극의 전압은 아래의 수학식 1과 같을 수 있다.
[수학식 1]
Vcst1 = VELVDD - Vth
여기서, Vcst1은 유지 커패시터(Cst)의 제1 전극의 전압을, VELVDD 는 구동 전압(ELVDD)의 전압값을, Vth는 구동 트랜지스터(T1)의 문턱 전압값을 나타낸다.
수학식 1에 의하면, 각 구동 트랜지스터(T1)마다 서로 다르게 가질 수 있는 문턱 전압(Vth)값이 보상될 수 있다.
이상과 같은 보상 구간을 거치면, 유지 커패시터(Cst)의 제2 전극은 기준 전압(VREF)을 가지며, 제1 전극은 수학식 1의 전압 값을 가진다.
보상 구간이 종료되면 기입 구간으로 진입한다.
기입 구간은 도 6에서 도시하고 있는 바와 같이 제2 스캔 신호(GC(N))가 게이트 오프 전압(고 레벨의 전압)으로 변경되고, 제1 스캔 신호(GW(N))가 게이트 온 전압(저 레벨의 전압)으로 변경되면서 진입한다. 이 때, 제2-1 스캔신호(GC2(N))에 게이트 온 전압이 계속 인가되어 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)가 턴 온 상태를 유지할 수 있다.
기입 구간에는 제1 스캔 신호(GW(N))를 인가받는 제2 트랜지스터(T2)가 턴 온되어 데이터 전압(VDATA)이 제2 트랜지스터(T2)의 제2 전극으로 출력되고 제8 트랜지스터(T8)를 통하여 유지 커패시터(Cst)의 제2 전극, 홀드 커패시터(Chold)의 제2 전극, 및 보조 커패시터(Cb)의 제2 전극으로 전달된다.
기입 구간에서 유지 커패시터(Cst)의 제2 전극은 보상 구간에 인가되었던 전압인 기준 전압(VREF)에서 데이터 전압(VDATA)값으로 변경된다. 이 때, 유지 커패시터(Cst)의 제1 전극은 유지 커패시터(Cst)의 제2 전극의 전압 변경량에 비례하여 전압값이 변경된다. 즉, 유지 커패시터(Cst)의 제2 전극의 전압 변경량은 데이터 전압(VDATA)과 기준 전압(VREF)의 전압차이이므로, 유지 커패시터(Cst)의 제1 전극의 전압은 수학식 1의 전압값에서 추가적으로 데이터 전압(VDATA)과 기준 전압(VREF)의 전압차에 비례하는 값만큼 변경된다. 이 때, 유지 커패시터(Cst)의 제1 전극의 전압값은 낮아질 수 있다. 구동 트랜지스터(T1)의 게이트 전극의 전압값이 낮아진 만큼 구동 트랜지스터(T1)가 턴 온되는 정도가 결정되고 출력 전류의 크기가 결정된다.
도 6에서 기입 구간은 1H 동안 진행될 수 있으며, 1H는 1 수평주기를 나타내며, 1 수평주기는 하나의 수평 동기 신호(Hsync)에 대응될 수 있다. 1H는 하나의 스캔선에 게이트 온 전압이 인가된 후 다음 행의 스캔선에 게이트 온 전압이 인가되는 시간을 의미할 수 있다. 도 6를 참고하면, 초기화 구간, 보상 구간, 및 발광 구간은 1H의 기입 구간보다 장시간임을 확인할 수 있으며, 실시예에 따라 보상 구간은 3H 이상의 시간을 가지도록 하여 구동 트랜지스터(T1)의 문턱 전압이 충분히 보상될 수 있도록 할 수 있다. 즉, 화소가 구동 트랜지스터(T1)의 문턱 전압을 보상하는 보상 구간과 데이터 전압(VDATA)을 기입하는 기입 구간을 분리하고, 보상 시간을 기입 구간(1H)보다 3배 이상 길게 하여 고속 구동을 하는 경우 1H의 시간이 매우 짧더라도 3H 이상의 시간을 확보하여 보상 시간이 부족하지 않도록 하여 고속 구동시 충분한 보상이 될 수 있도록 한다.
이상에서는 화소의 회로 구조 및 동작에 대하여 살펴보았다.
이하에서는 도 7 내지 도 18을 참고하여 일 실시예에 따른 표시 장치의 표시 패널층에 대해 살펴본다. 도 7 내지 도 17 각각은 일 실시예에 따른 표시 장치 중 표시 패널층의 제조 순서에 따른 각 층의 구조를 구체적으로 도시한 도면이고, 도 18은 표시 패널층의 단면을 나타낸 도면이다.
우선 도 7 및 도 18을 참고하면, 기판(SUB) 위에는 하부 금속층(BML)이 위치한다.
기판(SUB)은 유리 등의 리지드(rigid)한 특성을 가져 휘지 않는 물질을 포함하거나 플라스틱이나 폴리이미드(Polyimid)와 같이 휠 수 있는 플렉서블한 물질을 포함할 수 있다. 플렉서블한 기판인 경우, 폴리이미드(Polyimid)와 그 위에 무기 절연 물질로 형성되는 베리어층의 이층 구조가 반복 형성된 구조를 가질 수 있다.
하부 금속층(BML)은 복수의 확장부(BML1)와 복수의 확장부(BML1)을 서로 연결시키는 연결부(BML2)를 포함한다. 하부 금속층(BML)의 확장부(BML1)은 후속하는 제1 반도체층 중 구동 트랜지스터(T1)의 채널과 평면상 중첩하는 위치에 형성될 수 있다.
하부 금속층(BML)은 하부 실딩층이라고도 하며, 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 추가적으로 비정질 실리콘을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다.
도 18을 참고하면, 기판(SUB) 및 금속층(BML)의 위에는 이를 덮는 버퍼층(BF)이 위치한다. 버퍼층(BF)은 제1 반도체층(130)에 불순 원소의 침투를 차단하는 역할을 하며, 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층일 수 있다.
다음 도 8을 참고하면 버퍼층(BF)의 위에는 실리콘 반도체(예를 들면 다결정 반도체)로 형성된 제1 반도체층(130)이 위치한다. 제1 반도체층(130)의 일부 영역은 플라즈마 처리 또는 불순물의 도핑에 의하여 도체와 동일하거나 유사한 특성을 가져 전하가 전달될 수 있다. 제1 반도체층(130) 중 트랜지스터의 채널 부분은 불순물이 도핑되지 않을 수 있다.
제1 반도체층(130)은 각 트랜지스터에 포함되는 반도체(1131, 1132, 1133, 1134, 1135, 1136, 1137)를 포함한다. 구동 트랜지스터(T1)는 제1 반도체(1131)을 포함하고, 제2 트랜지스터(T2)는 제2 반도체(1132)를 포함하며, 제3 트랜지스터(T3)는 제3 반도체(1133)를 포함하며, 제4 트랜지스터(T4)는 제4 반도체(1134)를 포함하며, 제5 트랜지스터(T5)는 제5 반도체(1135)를 포함하며, 제6 트랜지스터(T6)는 제6 반도체(1136)를 포함하며, 제7 트랜지스터(T7)는 제7 반도체(1137)를 포함한다. 도 8에서 구동 트랜지스터(T1)의 제1 반도체(1131)는 추가적으로 제1 영역 및 제2 영역를 포함하며, 제1 영역은 구동 트랜지스터(T1)의 제1 전극에 대응하고, 제2 영역은 구동 트랜지스터(T1)의 제2 전극에 대응할 수 있다. 제1 반도체(1131) 중 제1 영역 및 제2 영역의 사이에는 구동 트랜지스터(T1)의 채널 영역이 위치할 수 있다. 이 외에 제2 트랜지스터(T2) 내지 제7 트랜지스터(T7)에 포함되는 반도체(1132, 1133, 1134, 1135, 1136, 1137)는 각각 제1 영역 및 제2 영역을 포함할 수 있으며, 제1 영역은 제1 전극에 대응하고, 제2 영역은 제2 전극에 대응할 수 있다. 제1 영역 및 제2 영역의 사이에는 각 트랜지스터의 채널 영역이 위치할 수 있다.
제1 반도체층(130)에서 구동 트랜지스터(T1)의 제2 영역으로부터 상측으로 연장되어 있는 부분에는 제3 트랜지스터(T3)가 위치할 수 있다. 구동 트랜지스터(T1)의 제2 영역으로부터 하측으로 연장되어 있는 부분에는 제6 트랜지스터(T6) 및 제7 트랜지스터(T7)가 위치할 수 있다. 또한 제1 트랜지스터(T1)와 연결되어 있지 않으며, 제7 트랜지스터(T7)에 일 방향으로 인접하게 제4 트랜지스터(T4)가 위치할 수 있다. 또한 제7 트랜지스터(T7)에 타 방향으로 인접하게 제2 트랜지스터(T2) 및 제5 트랜지스터(T5)가 위치할 수 있다.
도 18을 참고하면, 제1 반도체층(130) 위에는 제1 게이트 절연층(GI1)이 위치할 수 있다. 제1 게이트 절연층(GI1)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층일 수 있다.
도 9를 참고하면, 제1 게이트 절연층(GI1) 위에 구동 트랜지스터(T1)의 제1 게이트 전극(1151)을 포함하는 제1 게이트 도전층이 위치할 수 있다. 제1 게이트 도전층은 구동 트랜지스터(T1)뿐만 아니라 제2 트랜지스터(T2) 내지 제7 트랜지스터(T7) 각각의 게이트 전극을 포함한다. 구동 트랜지스터(T1)의 게이트 전극(1151)은 구동 트랜지스터(T1)의 채널과 중첩할 수 있다. 구동 트랜지스터(T1)의 채널은 구동 트랜지스터(T1)의 게이트 전극(1151)에 의해 덮여 있다.
제1 게이트 도전층은 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154) 및 발광 제어선(155)을 더 포함할 수 있다. 제1 스캔선(151), 제2 스캔선(152), 제3 스캔선(154) 및 발광 제어선(155)은 대략 가로 방향(이하 제1 방향(DR1)이라고도 함)으로 연장될 수 있다.
제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 연결될 수 있다. 제1 스캔선(151)은 제2 트랜지스터(T2)의 게이트 전극과 일체로 이루어질 수 있다.
제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극과 연결될 수 있다. 제2 스캔선(152)은 제3 트랜지스터(T3)의 게이트 전극과 일체로 이루어질 수 있다. 제2 스캔선(152)은 제5 트랜지스터(T5)의 게이트 전극과 연결될 수 있다. 제2 스캔선(152)은 제5 트랜지스터(T5)의 게이트 전극과 일체로 이루어질 수 있다.
제3 스캔선(154)은 제4 트랜지스터(T4)의 게이트 전극과 연결될 수 있다. 제3 스캔선(154)은 제4 트랜지스터(T4)의 게이트 전극과 일체로 이루어질 수 있다. 제3 스캔선(154)은 전단 화소의 제7 트랜지스터(T7)의 게이트 전극과도 연결될 수 있다. 제3 스캔선(154)은 제7 트랜지스터(T7)의 게이트 전극과 일체로 이루어질 수 있다.
발광 제어선(155)은 제6 트랜지스터(T6)의 게이트 전극과 연결될 수 있다. 발광 제어선(155)은 제6 트랜지스터(T6)의 게이트 전극과 일체로 이루어질 수 있다.
제1 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
구동 트랜지스터(T1)의 게이트 전극(1151)을 포함하는 제1 게이트 도전층을 형성한 후 플라즈마 처리 또는 도핑 공정을 수행하여 제1 반도체층(130)의 노출된 영역을 도체화시킬 수 있다. 즉, 제1 게이트 도전층에 의해 가려진 제1 반도체층은 도체화되지 않고, 제1 게이트 도전층에 의해 덮여 있지 않은 제1 반도체층의 부분은 도전층과 동일한 특성을 가질 수 있다. 그 결과 도체화된 부분을 포함하는 트랜지스터는 p형 트랜지스터 특성을 가져, 제1 트랜지스터(T1) 내지 제7 트랜지스터(T7)는 p형 트랜지스터일 수 있다.
도 18을 참고하면, 구동 트랜지스터(T1)의 게이트 전극을 포함하는 제1 게이트 도전층(GAT1) 및 제1 게이트 절연층(GI1) 위에는 제2 게이트 절연층(GI2)이 위치할 수 있다. 제2 게이트 절연층(GI2)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층일 수 있다.
도 10을 참고하면, 제2 게이트 절연층(GI2) 위에 유지 커패시터(Cst)의 제1 유지 전극(1153), 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 하부 실딩층(129)을 포함하는 제2 게이트 도전층이 위치할 수 있다. 하부 실딩층(129)은 각각 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 채널의 하부에 위치하여 하측으로부터 채널에 제공되는 광 또는 전자기 간섭 등으로부터 실딩(shielding)하는 역할을 할 수 있다.
제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 유지 커패시터(Cst)의 제1 유지 전극(1153)에는 제1 개구부(1152)이 형성되어 있다. 유지 커패시터(Cst)의 제1 유지 전극(1153)의 제1 개구부(1152)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다.
제2 게이트 도전층은 하부 제1 초기화 전압선(127a)을 더 포함할 수 있다. 하부 제1 초기화 전압선(127a)은 제1 초기화 전압을 인가받을 수 있다. 하부 제1 초기화 전압선(127a)은 대략 가로 방향(제1 방향)으로 연장될 수 있다.
제2 게이트 도전층은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 18을 참고하면, 제2 게이트 도전층(GAT2) 위에는 제1 절연층(IL1)이 위치할 수 있다. 제1 절연층(IL1)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층을 포함할 수 있으며, 실시예에 따라서는 무기 절연 물질을 두껍게 형성할 수 있다.
도 11을 참고하면, 제1 절연층(IL1) 상에는 제1 금속층이 위치할 수 있다. 제1 금속층은 홀드 커패시터(Chold)의 제1 전극(1155)을 포함할 수 있다.
홀드 커패시터(Chold)의 제1 전극(1155)은 제2 개구부(1155a) 및 제3 개구부(1155b)를 포함할 수 있다. 제2 개구부(1155a)는 제1 유지 전극(1153)의 제1 개구부(1152)과 중첩할 수 있다. 또한 제3 개구부(1155b)는 제1 유지 전극(1153)과 중첩할 수 있다. 제2 개구부(1155a) 및 제3 개구부(1155b)를 통해 제조 공정 중에 발생되는 수소가 배출될 수 있다.
도 18을 참고하면, 제1 금속층(MTL) 상에 제2 절연층(IL2)이 위치할 수 있다. 제2 절연층(IL2)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층 또는 유기 절연층을 포함할 수 있다.
도 12를 참고하면, 제2 절연층(IL2) 위에는 제8 트랜지스터(T8)의 채널, 제1 영역 및 제2 영역, 그리고 제9 트랜지스터(T9)의 채널, 제1 영역 및 제2 영역을 포함하는 제2 반도체층(1138, 1139)이 위치할 수 있다. 제2 반도체층(1138, 1139)은 산화물 반도체를 포함할 수 있다.
제8 트랜지스터(T8)의 채널, 제1 영역 및 제2 영역, 그리고 제9 트랜지스터(T9)의 채널, 제1 영역 및 제2 영역은 서로 이격될 수 있으나, 이에 제한되지 않고, 서로 연결되어 일체로 이루어질 수도 있다. 제8 트랜지스터(T8)의 채널 및 제9 트랜지스터(T9)의 채널은 하부 쉴딩층(129)과 중첩할 수 있다.
도 18을 참고하면, 제2 반도체층(ACT2) 및 제2 절연층(IL2) 위에는 제3 게이트 절연층(GI3)이 위치할 수 있다. 제3 게이트 절연층(GI3)은 산화 규소(SiOx) 또는 질화규소(SiNx), 산질화규소(SiONx) 등을 포함하는 무기 절연층을 포함할 수 있다.
제3 게이트 절연층(GI3)은 제2 반도체층(ACT2) 및 제2 절연층(IL2) 위의 전면에 위치할 수 있다. 제3 게이트 절연층(GI3)은 제2 반도체층(ACT2)의 상부면 및 측면을 덮을 수 있다. 다만, 본 실시예가 이에 한정되는 것은 아니며, 제3 게이트 절연층(GI3)이 제2 반도체층(ACT2) 및 제2 절연층(IL2) 위의 전면에 위치하지 않을 수도 있다. 예를 들면, 제3 게이트 절연층(GI3)이 제8 트랜지스터(T8)의 채널과 중첩하고, 제1 영역 및 제2 영역과는 중첩하지 않을 수도 있다. 또한, 제3 게이트 절연층(GI3)이 제9 트랜지스터(T9)의 채널과 중첩하고, 제1 영역 및 제2 영역과는 중첩하지 않을 수도 있다.
도 13을 참고하면, 제3 게이트 절연층(GI3) 위에는 제3 게이트 도전층이 위치할 수 있다.
제3 게이트 도전층은 제2-1 스캔신호(GC2)가 인가되는 제2-1 스캔선(152-1)이 위치할 수 있다. 제2-1 스캔선(152-1)은 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 게이트 전극을 포함할 수 있다. 제2-1 스캔선(152-1)은 제8 트랜지스터(T8) 및 제9 트랜지스터(T9)의 게이트 전극과 일체로 형성될 수 있다.
제3 게이트 도전층은 상부 제1 초기화 전압선(127b) 및 제2 초기화 전압선(128)을 더 포함할 수 있다. 제2-1 스캔선(152-1), 상부 제1 초기화 전압선(127b) 및 제2 초기화 전압선(128)은 제1 방향(가로 방향)을 따라 연장될 수 있다. 상부 제1 초기화 전압선(127b)은 하부 제1 초기화 전압선(127a)과 연결되어 제1 초기화 전압을 인가받을 수 있다. 제2 초기화 전압선(128)은 제2 초기화 전압을 인가받을 수 있다.
제3 게이트 도전층(GAT3)은 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
제3 게이트 도전층(GAT3)을 형성한 후 플라즈마 처리 또는 도핑 공정을 통하여, 제3 게이트 도전층에 의해 가려진 산화물 반도체층의 부분은 채널로 형성하고, 제3 게이트 도전층에 의해 덮여 있지 않은 산화물 반도체층의 부분은 도체화 된다. 제8 트랜지스터(T8)의 채널은 제3 게이트 도전층 아래에 위치할 수 있다. 제8 트랜지스터(T8)의 제1 영역 및 제2 영역은 제3 게이트 도전층과 중첩하지 않을 수 있다. 제9 트랜지스터(T9)의 채널은 제3 게이트 도전층 아래에 위치할 수 있다. 제9 트랜지스터(T9)의 제1 영역 및 제2 영역은 제3 게이트 도전층과 중첩하지 않을 수 있다. 산화물 반도체층을 포함하는 트랜지스터는 n형 트랜지스터의 특성을 가질 수 있다.
도 18을 참고하면, 제3 게이트 도전층(GAT3) 위에는 제3 절연층(IL3)이 위치할 수 있다. 제3 절연층(IL3)은 단층 또는 다층 구조를 가질 수 있다. 제3 절연층(IL3)은 질화규소(SiNx), 산화규소(SiOx), 질산화규소(SiOxNy) 등의 무기 절연 물질을 포함할 수 있으며, 실시예에 따라서는 유기 물질을 포함할 수 있다.
도 14를 참고하면, 제3 절연층(IL3)에는 두 종류의 오프닝(OP1, OP2)이 형성될 수 있다. 제1 오프닝(OP1)과 제2 오프닝(OP2)은 서로 다른 마스크를 사용하여 형성할 수 있다.
제1 오프닝(OP1)은 제3 절연층(IL3), 제3 게이트 절연층(GI3), 제2 절연층(IL2), 제1 절연층(IL1), 제2 게이트 절연층(GI2), 제1 게이트 절연층(GI2) 중 적어도 하나에 오프닝을 형성하는 것으로, 제1 반도체층(130), 제1 게이트 도전층, 또는 제2 게이트 도전층을 노출시킬 수 있다.
제1 오프닝(OP1) 중 하나는 구동 트랜지스터(T1)의 게이트 전극(1151)의 적어도 일부와 중첩하며, 제3 절연층(IL3), 제3 게이트 절연층(GI3), 제2 절연층(IL2), 제1 절연층(IL1), 제2 게이트 절연층(GI2) 및 제2 제1 게이트 절연층(GI1)에 형성될 수 있다. 이때, 제1 오프닝(OP1) 중 하나는 제1 유지 전극(1153)의 제1 개구부(1152)와 중첩할 수 있으며, 제1 유지 전극(1153)의 제1 개구부(1152)의 내측에 위치할 수 있다.
제2 오프닝(OP2)은 제3 절연층(IL3) 및/또는 제3 게이트 절연층(GI3)에 오프닝를 형성하는 것으로, 산화물 반도체층 또는 제3 게이트 도전층을 노출시킬 수 있다.
도 15를 참고하면, 제3 절연층(IL3) 위에는 제1 연결 전극(ACM1) 내지 제10 연결 전극(ACM10)을 포함하는 제1 데이터 도전층이 위치할 수 있다.
제1 연결 전극(ACM1)은 제1 오프닝(OP1)을 통해 제4 트랜지스터(T4)과 제3 트랜지스터(T3)를 전기적으로 연결할 수 있다. 또한 제1 연결 전극(ACM1)은 제2 오프닝(OP2)을 통해 제4 트랜지스터(T4)와 제9 트랜지스터(T9)를 전기적으로 연결할 수 있다. 제2 연결 전극(ACM2)은 제1 오프닝(OP1)을 통해 제7 트랜지스터(T7)와 연결되고, 제2 오프닝(OP2)을 통해 제2 초기화 전압선(128)과 연결될 수 있다. 제2 연결 전극(ACM2)을 통해 제7 트랜지스터(T7)의 일 전극에 제2 초기화 전압(VAINT)을 전달할 수 있다. 제3 연결 전극(ACM3)은 제1 오프닝(OP1)을 통해 제2 트랜지스터(T2)와 전기적으로 연결될 수 있으며, 후술할 제3 오프닝(OP3)을 통해 데이터선(171)과 연결될 수 있다. 제2 트랜지스터(T2)는 제3 연결 전극(ACM3)을 통해 데이터 전압(VDATA)을 인가받을 수 있다.
제4 연결 전극(ACM4)을 통해 제2 트랜지스터(T2)와 제8 트랜지스터(T8)가 전기적으로 연결될 수 있다. 제5 연결 전극(ACM5)은 실질적으로 제1 방향(DR1)을 따라 연장되며, 기준 전압(VRFF)을 인가할 수 있다. 제5 연결 전극(ACM5)은 후술할 제3 오프닝(OP3)을 통해 기준 전압선(174)과 전기적으로 연결될 수 있다.
제6 연결 전극(ACM6)은 제1 트랜지스터(T1)에 구동 전압(ELVDD)을 전달할 수 있다. 제7 연결 전극(ACM7)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제7 연결 전극(ACM7)은 제1 오프닝(OP1) 및 제1 유지 전극(1153)의 제1 개구부(1152)를 통해 구동 트랜지스터(T1)의 게이트 전극(1151)과 연결될 수 있다. 제7 연결 전극(ACM7)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 제9 트랜지스터(T9)를 전기적으로 연결할 수 있다.
제8 연결 전극(ACM8)은 제1 유지 전극(1153)의 일단과 제8 트랜지스터(T8)의 일 전극에 연결될 수 있다. 또한 제8 연결 전극(ACM8)은 보조 커패시터(Cb)를 형성하는 일 전극(1156)과 전기적으로 연결될 수 있다. 제9 연결 전극(ACM9)는 제6 트랜지스터(T6)의 일 전극과 연결될 수 있으며, 후술할 제3 오프닝을 통해 제1 전극(E1)과 전기적으로 연결될 수 있다. 제10 연결 전극(ACM10)은 제4 트랜지스터(T4)와 전기적으로 연결될 수 있으며, 제1 초기화 전압선과 전기적으로 연결될 수 있다.
제1 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
도 18을 참고하면, 제1 데이터 도전층(SD1) 위에는 제4 절연층(IL4)이 위치할 수 있다. 제4 절연층(IL4)은 유기 물질을 포함하는 유기 절연층일 수 있으며, 유기 물질로는 폴리 이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 물질을 포함할 수 있다.
도 16에 도시된 바와 같이, 제3 오프닝(OP3)은 후술할 제1 데이터 도전층에 데이터선(171), 구동 전압선(172), 기준 전압선(174) 및 애노드 연결 부재(177)와 중첩하여 이들을 각각 노출시킨다.
다음 도 17을 참고하면, 제4 절연층(IL4)에는 데이터선(171), 구동 전압선(172), 기준 전압선(174) 및 애노드 연결 부재(177)를 포함하는 제2 데이터 도전층이 위치할 수 있다.
데이터선(171), 구동 전압선(172) 및 기준 전압선(174)은 대략 세로 방향(제2 방향(DR2))으로 연장될 수 있다.
데이터선(171)은 제3 오프닝(OP3)을 통하여 제1 데이터 도전층의 연결 부재(ACM3)와 연결되며, 이를 통하여 제2 트랜지스터(T2)와 연결되어 있다.
구동 전압선(172)은 제3 오프닝(OP3)을 통하여 제1 데이터 도전층의 제6 연결 부재(ACM6)와 연결된다. 이를 통하여 제1 트랜지스터(T1)와 전기적으로 연결되어 있다.
구동 전압선(172)은 데이터선(171) 및 기준 전압선(174) 사이에 위치할 수 있으며, 다른 제2 데이터 도전층의 구성이 위치하지 않는 부분에 넓은 형상으로 형성될 수 있다. 구동 전압선(172)은 상부에 위치하는 애노드를 평탄화하도록 하기 위하여 넓게 형성되어 있다.
기준 전압선(174)은 제3 오프닝(OP3)을 통하여 제1 데이터 도전층의 제5 연결 부재(ACM5)와 연결될 수 있다. 이를 통하여 연결 부재(ACM5)에 제5 트랜지스터(T5)에 기준 전압(VREF)을 전달할 수 있다.
애노드 연결 부재(177)는 제3 오프닝(OP3)을 통하여 제1 데이터 도전층의 제9 연결 부재(ACM9)와 연결되며, 이를 통하여 제6 트랜지스터(T6)와 전기적으로 연결되어 있다.
제2 데이터 도전층은 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 등의 금속이나 금속 합금을 포함할 수 있으며, 단일층 또는 다중층으로 구성될 수 있다.
다음 도 18을 참고하면 제2 데이터 도전층(SD2) 상에 제5 절연층(IL5)이 위치한다. 제5 절연층(IL5) 위에는 제1 전극(E1)이 위치한다. 제1 전극(E1)은 애노드 연결용 오프닝을 통하여 화소 회로부로부터 전류를 전달받을 수 있다.
제1 전극(E1) 위에는 격벽(IL6)이 위치한다. 제1 전극(E1) 위에는 제1 전극(E1)를 노출시키는 오프닝을 가지면서 제1 전극(E1)의 적어도 일부를 덮는 격벽(IL6)이 위치할 수 있다. 격벽(IL6)은 검은색을 띄는 유기 물질로 형성되어 외부에서 인가되는 빛이 다시 외부로 반사되지 않도록 하는 블랙 화소 정의막일 수 있으며, 실시예에 따라서는 투명한 유기 물질로 형성될 수도 있다. 그러므로, 실시예에 따라서 격벽(IL6)은 네거티브 타입의 검은색의 유기 물질을 포함할 수 있으며, 검은색 안료를 포함할 수 있다.
본 명세서는 도시하지 않았으나 격벽(IL6)의 위에는 스페이서가 위치할 수 있다. 스페이서는 격벽(IL6)과 달리, 투명한 유기 절연 물질로 형성될 수 있다. 실시예에 따라서 스페이서는 포지티브(positive) 타입의 투명한 유기 물질로 형성될 수 있다.
제1 전극(E1) 및 격벽(IL6)의 위에는 기능층(FL1, FL2)과 제2 전극(E2)가 순차적으로 형성되어 있다. 기능층(FL1, FL2)의 사이에는 발광층(EML)이 위치하며, 발광층(EML)은 격벽(IL6)의 오프닝 내에만 위치할 수 있다. 이하에서는 기능층(FL1, FL2)과 발광층(EML)을 합하여 중간층이라고 할 수 있다. 기능층(FL1, FL2)은 정공 전달층, 및 정공 주입층 중 적어도 하나를 포함하는 제1 기능층(FL1)과, 전자 전달층 및 전자 주입층 중 적어도 하나를 포함하는 제2 기능층(FL2)을 포함할 수 있다.
제2 전극(E2)의 위에는 봉지층(400)이 위치한다. 봉지층(400)은 적어도 하나의 무기막과 적어도 하나의 유기막을 포함하며, 실시예에 따라서는 제1 무기 봉지층, 유기 봉지층 및 제2 무기 봉지층을 포함하는 삼중층 구조를 가질 수 있다. 봉지층(400)은 외부로부터 유입될 수 있는 수분이나 산소 등으로부터 발광층(EML)을 보호하기 위한 것일 수 있다. 실시예에 따라 봉지층(400)은 무기층과 유기층이 순차적으로 더 적층된 구조를 포함할 수 있다.
이하에서는 도 19 및 도 20을 참고하여, 일 실시예에 따른 표시 패널의 일부 구조에 대해 보다 구체적으로 살펴본다. 도 19는 표시 패널층 중 일부 구성만을 나타낸 확대도이고, 도 20은 표시 패널층 중 일부 구성만을 나타낸 단면도이다.
도 19 및 도 20은 전술한 구성요소 중 하부 금속층, 제1 반도체층, 제1 게이트 도전층, 제2 게이트 도전층 및 제1 금속층만을 도시한 도면이다. 전술한 구성요소와 동일한 구성요소에 대한 설명은 생략하기로 한다.
일 실시예에 따른 제1 유지 전극(1153)은 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩하여 유지 커패시터(Cst)를 이룬다. 이때 제1 유지 전극(1153)은 게이트 전극(1151)과 중첩하는 제1 개구부(1152)를 포함할 수 있다.
또한 일 실시예에 따른 제1 금속층이 포함하는 제1 전극(1155)은 제1 유지 전극(1153) 및 구동 트랜지스터(T1)의 게이트 전극(1151)과 중첩할 수 있다. 제1 전극(1155)은 구동 전압(ELVDD)을 인가받으며, 제1 유지 전극(1153)과 홀드 커패시터(Chold)를 형성할 수 있다.
일 실시예에 따른 홀드 커패시터(Chold)와 유지 커패시터(Cst)는 기판(SUB)에 대해 수직한 방향으로 중첩할 수 있다. 홀드 커패시터(Chold)와 유지 커패시터(Cst)가 수직 방향으로 중첩함에 따라 고해상도의 표시 장치를 제공하면서, 회로 구성의 자유도가 확보될 수 있다.
한편 제1 유지 전극(1153)의 제1 개구부(1152)와, 제1 전극(1155)의 제2 개구부(1155a)는 서로 중첩할 수 있다. 제1 유지 전극(1153)의 제1 개구부(1152)의 평면 크기는 제1 전극(1155)의 제2 개구부(1155a) 보다 작을 수 있으나, 이에 제한되는 것은 아니다. 제1 전극(1155)의 제3 개구부(1155b)는 제1 유지 전극(1153)과 중첩할 수 있으며, 제1 유지 전극(1153)의 제1 개구부(1152)와 이격될 수 있다.
제1 유지 전극(1153)의 제1 개구부(1152)와, 제1 전극(1155)의 제2 개구부(1155a)를 통해 제조 공정 중에 발생되는 수소를 배출하는 경로(도 20에 화살표로 표시)를 제공할 수 있으므로, 게이트 전압의 구동 범위(Driving range, DR range)를 증가시킬 수 있다. 이를 통해 표시 장치의 신뢰성 및 표시 품질이 향상될 수 있다. 제1 오프닝(OP1)을 형성하는 공정을 통해 수소를 배출하는 경로를 제공할 수 있으므로 제조 공정이 단순화될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
SUB: 기판 130: 제1 반도체층
1151: 게이트 전극 1153: 제1 유지 전극
1152: 제1 개구부 1155: 제1 전극
1155a: 제2 개구부 Cst: 유지 커패시터
Chold: 홀드 커패시터

Claims (20)

  1. 기판,
    상기 기판 상에 위치하는 제1 반도체층,
    상기 제1 반도체층 상에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극의 적어도 일부와 중첩하며, 상기 제1 게이트 전극과 제1 커패시터를 형성하는 제1 유지 전극,
    상기 제1 유지 전극 상에 위치하며, 상기 제1 유지 전극과 제2 커패시터를 형성하는 제1 전극을 포함하고, 그리고
    상기 제1 유지 전극은 제1 개구부를 포함하고, 상기 제1 전극은 제2 개구부를 포함하며,
    상기 제1 개구부 및 상기 제2 개구부는 서로 중첩하는 표시 장치.
  2. 제1항에서,
    상기 제1 커패시터는 유지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터이며,
    상기 제1 커패시터 및 상기 제2 커패시터는 상기 기판의 일면에 대해 수직한 방향으로 중첩하는 표시 장치.
  3. 제1항에서,
    상기 제1 반도체층은 제1 트랜지스터를 포함하고,
    상기 제1 트랜지스터는 상기 제1 게이트 전극, 상기 제1 유지 전극 및 상기 제1 전극의 적어도 일부와 중첩하는 표시 장치.
  4. 제3항에서,
    상기 제1 트랜지스터는 구동 트랜지스터인 표시 장치.
  5. 제1항에서,
    상기 제1 전극은 구동 전압을 인가받는 표시 장치.
  6. 제1항에서,
    상기 제2 개구부의 크기는 상기 제1 개구부의 크기보다 큰 표시 장치.
  7. 제3항에서,
    상기 표시 장치는 상기 제1 전극 상에 위치하는 제1 데이터 도전층을 더 포함하고,
    상기 제1 데이터 도전층의 일부는 상기 제1 게이트 전극과 전기적으로 연결되는 표시 장치.
  8. 제7항에서,
    상기 표시 장치는,
    상기 반도체층과 상기 제1 게이트 전극 사이에 위치하는 제1 게이트 절연층,
    상기 제1 게이트 전극과 상기 제1 유지 전극 사이에 위치하는 제2 게이트 절연층,
    상기 제1 유지 전극과 상기 제1 전극 사이에 위치하는 제1 절연층, 그리고
    상기 제1 전극과 상기 제1 데이터 도전층 사이에 위치하는 제2 절연층을 더 포함하고,
    상기 제1 개구부 및 상기 제2 개구부를 관통하는 제1 오프닝은 상기 제2 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층에 형성되는 표시 장치.
  9. 제8항에서,
    상기 표시 장치는,
    상기 제2 절연층 상에 위치하는 제2 반도체층,
    상기 제2 반도체층 상에 위치하는 제3 게이트 도전층, 그리고
    상기 제1 데이터 도전층 상에 위치하는 제2 데이터 도전층을 더 포함하는 표시 장치.
  10. 제9항에서,
    상기 표시 장치는 제2 트랜지스터 내지 제9 트랜지스터를 더 포함하는 표시 장치.
  11. 기판,
    상기 기판 상에 위치하는 제1 트랜지스터,
    상기 제1 트랜지스터 상에 위치하는 제1 게이트 전극,
    상기 제1 게이트 전극의 적어도 일부와 중첩하며, 상기 제1 게이트 전극과 제1 커패시터를 형성하는 제1 유지 전극, 그리고
    상기 제1 유지 전극 상에 위치하며, 상기 제1 유지 전극과 제2 커패시터를 형성하는 제1 전극을 포함하고,
    상기 제1 커패시터와 상기 제2 커패시터는 상기 기판의 일면에 수직한 방향을 따라 중첩하고,
    상기 제1 유지 전극은 제1 개구부를 포함하고, 상기 제1 전극은 제2 개구부를 포함하며,
    상기 제1 개구부 및 상기 제2 개구부의 적어도 일부는 서로 중첩하는 표시 장치.
  12. 제11항에서,
    상기 제1 커패시터는 유지 커패시터이고, 상기 제2 커패시터는 홀드 커패시터인 표시 장치.
  13. 제11항에서,
    상기 제1 트랜지스터는 구동 트랜지스터이고,
    상기 제1 트랜지스터는 상기 제1 유지 전극 및 상기 제1 전극과 중첩하는 표시 장치.
  14. 제11항에서,
    상기 제1 전극은 구동 전압을 인가받는 표시 장치.
  15. 제11항에서,
    상기 제2 개구부의 크기는 상기 제1 개구부의 크기보다 큰 표시 장치.
  16. 제13항에서,
    상기 표시 장치는 상기 제1 전극 상에 위치하는 제1 데이터 도전층을 더 포함하고,
    상기 제1 데이터 도전층의 일부는 상기 제1 게이트 전극과 전기적으로 연결되는 표시 장치.
  17. 제16항에서,
    상기 표시 장치는
    상기 제1 트랜지스터와 상기 제1 게이트 전극 사이에 위치하는 제1 게이트 절연층,
    상기 제1 게이트 전극과 상기 제1 유지 전극 사이에 위치하는 제2 게이트 절연층,
    상기 제1 유지 전극과 상기 제1 전극 사이에 위치하는 제1 절연층, 그리고
    상기 제1 전극과 상기 제1 데이터 도전층 사이에 위치하는 제2 절연층을 더 포함하고,
    상기 제1 개구부 및 상기 제2 개구부를 관통하는 제1 오프닝은 상기 제2 절연층, 상기 제1 절연층, 상기 제2 게이트 절연층 및 상기 제1 게이트 절연층에 형성되는 표시 장치.
  18. 제17항에서,
    상기 표시 장치는,
    상기 제2 절연층 상에 위치하는 제2 반도체층,
    상기 제2 반도체층 상에 위치하는 제3 게이트 도전층, 그리고
    상기 제1 데이터 도전층 상에 위치하는 제2 데이터 도전층을 더 포함하는 표시 장치.
  19. 제17항에서,
    상기 표시 장치는 제2 트랜지스터 내지 제9 트랜지스터를 더 포함하는 표시 장치.
  20. 제19항에서,
    상기 제1 트랜지스터 내지 제9 트랜지스터 중 적어도 일부는 p형 트랜지스터이고, 나머지는 n형 트랜지스터인 표시 장치.

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