JP6279684B2 - 半導体装置 - Google Patents

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Description

半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、液晶表示装置や発光装置などの電気光学装置、半導体回路及び電子機器は全
て半導体装置である。
近年、絶縁表面を有する基板上に形成された半導体膜を用いてトランジスタを構成する技
術が注目されている。トランジスタはＩＣや電気光学装置のような電子デバイスに広く応
用され、特に画像表示装置のスイッチング素子として開発が急がれている。
半導体特性を示す材料の一つとして、金属酸化物が挙げられる。半導体特性を示す金属酸
化物としては、例えば、酸化タングステン、酸化スズ、酸化インジウム、酸化亜鉛などが
あり、このような半導体特性を示す金属酸化物をチャネル形成領域とするトランジスタが
既に知られている（特許文献１及び特許文献２）。
また、酸化物半導体を適用したトランジスタは、電界効果移動度が高い。そのため、当該
トランジスタを用いて、表示装置などの駆動回路を構成することもできる。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
絶縁表面上に複数の異なる回路を形成する場合、例えば、画素部と駆動回路を同一基板上
に形成する場合には、画素部に用いるトランジスタは、優れたスイッチング特性、例えば
オンオフ比が大きいことが要求され、駆動回路に用いるトランジスタには動作速度が速い
ことが要求される。特に、表示部が高精細であればあるほど、表示画像の書き込み時間が
短くなるため、駆動回路に用いるトランジスタは速い動作速度とすることが好ましい。ま
た、高精細化と相反する開口率を向上させることで表示品質を高めることができる。
本発明の一態様は、電気特性が良好で信頼性の高いトランジスタをスイッチング素子とし
て用い、同一基板上に画素部と、高速動作が可能な駆動回路部とを有する表示品質及び信
頼性の高い半導体装置を作製することを課題とする。
本発明の一態様は、同一基板上に、トランジスタを含む駆動回路部と、トランジスタを含
む画素部と、を形成した半導体装置及びその作製方法に係り、一方の面（表層部）に結晶
領域を有する酸化物半導体層を用いた２種類のトランジスタを形成し、ゲート電極層の配
置によりチャネルが形成される領域を選択する半導体装置である。より具体的には、例え
ば以下の構成とすることができる。
本発明の一態様の半導体装置は、同一基板上に第１のトランジスタを有する画素部と、第
２のトランジスタを有する駆動回路部と、を有し、第１のトランジスタは、基板上に第１
のゲート電極層と、第１のゲート電極層上にゲート絶縁層として機能する第１の絶縁層と
、第１の絶縁層上に表層部にナノ結晶からなる結晶領域を有する第１の酸化物半導体層と
、第１の酸化物半導体層の一部と重なる第１のソース電極層及び第１のドレイン電極層と
、第１の酸化物半導体層の一部と接する第２の絶縁層と、を有し、第２のトランジスタは
、基板上に第１の絶縁層と、第１の絶縁層上に、表層部にナノ結晶からなる結晶領域を有
する第２の酸化物半導体層と、第２の酸化物半導体層の一部と重なる第２のソース電極層
及び第２のドレイン電極層と、第２の酸化物半導体層の一部と接し、ゲート絶縁層として
機能する第２の絶縁層と、第２の絶縁層上に、第２のゲート電極層と、を有する。
また、上記の半導体装置において、結晶領域は、第１の酸化物半導体層または第２の酸化
物半導体層それぞれの表面に対し、垂直方向にｃ軸配向をしたナノ結晶が形成されている
。
また、上記の半導体装置において、第２の酸化物半導体層と第２のソース電極層との間、
及び第２の酸化物半導体層と第２のドレイン電極層との間に、それぞれ酸化物導電層を有
していても良い。
また、上記の半導体装置において、第２のトランジスタを、駆動回路部のシフトレジスタ
に用いるのが好ましい。
なお、酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系
や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚ
ｎ−Ｏ系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ
−Ｏ系、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ
−Ｏ系、Ｚｎ−Ｏ系などの酸化物半導体層を用いることができる。また、上記酸化物半導
体層にＳｉＯ２を含んでもよい。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜ともよぶこととする。
また、酸化物半導体層には、ＲＴＡ（ラピッドサーマルアニール）法等で高温短時間の脱
水または脱水素化処理をしたものを用いる。この加熱工程により、酸化物半導体層の表層
部はナノ結晶からなる微結晶群で構成された結晶領域を有するようになり、その他の部分
は非晶質、非晶質領域中に微結晶が点在した非晶質と微結晶の混合物、または全体が微結
晶群となる。
また、本発明の一態様であるトランジスタを用いて、駆動回路部及び画素部とを同一基板
上に形成し、ＥＬ素子、液晶素子または電気泳動素子などを用いて半導体装置を作製する
ことができる。
なお、本明細書において、ゲート電極層とは、ゲート電極の他にゲート配線の一部または
全部を含む。ゲート配線とは、少なくとも一つのトランジスタのゲート電極と、別の電極
や別の配線とを電気的に接続させるための配線のことをいい、例えば表示装置における走
査線もゲート配線に含まれる。
また、ソース電極層とは、ソース電極の他にソース配線の一部または全部を含む。ソース
配線とは、少なくとも一つのトランジスタのソース電極と、別の電極や別の配線とを電気
的に接続させるための配線のことをいい、例えば表示装置における信号線がソース電極に
電気的に接続される場合にはソース配線に信号線も含まれる。
また、ドレイン電極層とは、ドレイン電極の他にドレイン配線の一部または全部を含む。
ドレイン配線とは、少なくとも一つのトランジスタのドレイン電極と、別の電極や別の配
線とを電気的に接続させるための配線のことをいい、例えば表示装置における信号線がド
レイン電極に電気的に接続される場合にはドレイン配線に信号線も含まれる。
また、本明細書、特許請求の範囲または図面などにおいて、トランジスタのソースとドレ
インは、トランジスタの構造や動作条件などによって互いに入れ替わるため、いずれがソ
ースまたはドレインであるかを限定することが困難である。そこで、本明細書、特許請求
の範囲または図面などにおいては、ソース及びドレインのいずれかから任意に選択した一
方をソース及びドレインの一方と表記し、他方の端子をソース及びドレインの他方と表記
する。
なお、本明細書中において、発光装置とは画像表示デバイス、発光デバイス、もしくは光
源（照明装置含む）を指す。また、発光装置にコネクター、例えばＦＰＣ（Ｆｌｅｘｉｂ
ｌｅ ｐｒｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅ
ｄ Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇ
ｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けら
れたモジュール、または発光素子が形成された基板にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓ
ｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て発光装置に含むもの
とする。
なお、第１、第２として付される序数詞は便宜上用いるものであり、工程順又は積層順を
示すものではない。また、本明細書において発明を特定するための事項として固有の名称
を示すものではない。
本発明の一態様を実施することにより、同一基板上に高速動作が可能な駆動回路部と、画
素部とを有した半導体装置を作製することができる。
本発明の一態様を示す断面工程図。 本発明の一態様を示す断面工程図。 シフトレジスタの構成を示す回路図。 シフトレジスタの動作を説明する回路図およびタイミングチャート。 パルス出力回路の動作を示す図。 パルス出力回路の動作を示す図。 パルス出力回路の動作を示す図。 半導体装置のブロック図を説明する図。 信号線駆動回路の構成を示す図。 本発明の一態様を説明する断面図及び平面図。 本発明の一態様を説明する断面図及び平面図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図。 半導体装置の画素等価回路を説明する図。 本発明の一態様を説明する断面図。 本発明の一態様を説明する断面図及び平面図。 電子ペーパーの使用形態の例を説明する図。 電子書籍の一例を示す外観図。 テレビジョン装置およびデジタルフォトフレームの例を示す外観図。 遊技機の例を示す外観図。 携帯電話機の一例を示す外観図。 酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図。 図２２に示すＡ−Ａ’間におけるエネルギーバンド図（模式図）。（Ａ）ソースとドレインの間の電圧を等電位（ＶＤ＝０）とした場合、（Ｂ）ソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合。 真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係を示す図。 ゲート電圧が０Ｖの場合の図２２のＢ−Ｂ’の間におけるエネルギーバンド図（模式図）。 図２２のＢ−Ｂ’の間におけるエネルギーバンド図（模式図）。（Ａ）ゲート（ＧＥ１）に正の電位（ＶＧ＞０）が印加された場合、（Ｂ）ゲート（ＧＥ１）に負の電位（ＶＧ＜０）が印加された場合。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は
以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれ
ば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈さ
れるものではない。なお、本明細書中の図面において、同一部分または同様な機能を有す
る部分には同一の符号を付し、その説明は省略する場合がある。
（実施の形態１）
本実施の形態では、本発明の一形態である半導体装置及び半導体装置の作製方法を、図１
を用いて説明する。図１（Ｅ）には、同一基板上に作製された異なる構造の２つのトラン
ジスタ４４０、４５０の断面構造の一例を示す。図１（Ｅ）に示すトランジスタ４４０は
逆スタガ型と呼ばれるボトムゲート構造の一つであり、トランジスタ４５０はトップゲー
ト構造のトランジスタである。
画素に配置されるトランジスタ４４０は、絶縁表面を有する基板４００上に、ゲート電極
層４５１、ゲート絶縁層として機能する第１の絶縁層４０２、チャネル形成領域を含む酸
化物半導体層４０４ｂ、ソース電極層４５５ｃ、及びドレイン電極層４５５ｄを含む。ま
た、トランジスタ４４０を覆い、酸化物半導体層４０４ｂの一部と接する第２の絶縁層４
２８が設けられる。
なお、画素に配置されるトランジスタ４４０は、シングルゲート構造のトランジスタを用
いて説明したが、必要に応じて、マルチゲート構造のトランジスタ、又はチャネル形成領
域の上下に絶縁膜を介してゲート電極層を配置するデュアルゲート構造も形成することが
できる。
酸化物半導体層４０４ｂの上方には、ソース電極層４５５ｃ、及びドレイン電極層４５５
ｄの一部がそれぞれ重なって形成されている。また、酸化物半導体層４０４ｂは、第１の
絶縁層４０２を介してゲート電極層４５１と重なっている。画素に配置されるトランジス
タ４４０のチャネル形成領域は、酸化物半導体層４０４ｂのうち、ソース電極層４５５ｃ
と接する領域と、ドレイン電極層４５５ｄと接する領域に挟まれ、第１の絶縁層４０２と
接し、且つゲート電極層４５１と重なる領域である。
また、トランジスタ４４０は、ゲート電極層４５１、ソース電極層４５５ｃ、及びドレイ
ン電極層４５５ｄに透光性を有する導電膜を用いることで、高開口率を有する半導体装置
を実現することができる。透光性を有する材料は、可視光に対して透光性を有する導電材
料、例えばＩｎ−Ｓｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−Ｏ系、Ｓｎ
−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｚｎ−
Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系の酸
化物導電材料を適用することができ、スパッタ法を用いる場合は、ＳｉＯ２を２重量％以
上１０重量％以下含むターゲットを用いて成膜を行い、透光性を有する導電膜にＳｉＯｘ
（Ｘ＞０）を含ませ、非晶質の状態とするのが良い。
駆動回路部に配置されるトランジスタ４５０は絶縁表面を有する基板４００上に、第１の
絶縁層４０２、チャネル形成領域を有する酸化物半導体層４０４ａ、ソース電極層４５５
ａ、ドレイン電極層４５５ｂ、ゲート絶縁層として機能する第２の絶縁層４２８、及びゲ
ート電極層４２１を含む。
トランジスタ４５０のゲート電極層４２１、ソース電極層４５５ａ及びドレイン電極層４
５５ｂ（これと同じ層で形成される配線を含む）は、Ａｌ、Ｃｕ、Ｃｒ、Ｔａ、Ｔｉ、Ｍ
ｏ、Ｗなどの金属材料、または該金属材料を成分とする合金材料で形成する。また、Ａｌ
、Ｃｕなどの金属層の一方または双方にＣｒ、Ｔａ、Ｔｉ、Ｍｏ、Ｗなどの高融点金属層
を積層させた構成としても良い。また、Ｓｉ、Ｔｉ、Ｔａ、Ｗ、Ｍｏ、Ｃｒ、Ｎｄ、Ｓｃ
、ＹなどＡｌ膜に生ずるヒロックやウィスカーの発生を防止する元素が添加されているＡ
ｌ材料を用いることで耐熱性を向上させることが可能となる。
ソース電極及びドレイン電極（これと同じ層で形成される配線を含む）は導電性の金属酸
化物で形成しても良い。導電性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸
化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化インジウム酸化スズ合金（Ｉｎ２Ｏ３―
ＳｎＯ２、ＩＴＯと略記する）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）ま
たは前記金属酸化物材料にシリコン若しくは酸化シリコンを含ませたものを用いることが
できる。
酸化物半導体層４０４ａの上方には、ソース電極層４５５ａ、及びドレイン電極層４５５
ｂの一部が重なって形成されている。また、酸化物半導体層４０４ａは、ゲート電極層４
２１と第２の絶縁層４２８を介して重なっている。駆動回路部に配置されるトランジスタ
４５０のチャネル形成領域は、酸化物半導体層４０４ａのうち、ソース電極層４５５ａと
接する領域と、ドレイン電極層４５５ｂと接する領域に挟まれ、第２の絶縁層４２８と接
し、且つゲート電極層４２１と重なる領域である。
酸化物半導体層としては、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などの酸化物半導体層を用いることができる。また、上記酸化物半導体層に
ＳｉＯ２を含んでもよい。
また、酸化物半導体層は、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される薄膜を用いる
ことができる。ここで、Ｍは、Ｇａ、Ａｌ、ＭｎおよびＣｏから選ばれた一または複数の
金属元素を示す。例えばＭとして、Ｇａ、Ｇａ及びＡｌ、Ｇａ及びＭｎ、またはＧａ及び
Ｃｏなどがある。ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０）で表記される構造の酸化物半導体の
うち、ＭとしてＧａを含む構造の酸化物半導体を、上記したＩｎ−Ｇａ−Ｚｎ−Ｏ系酸化
物半導体とよび、その薄膜をＩｎ−Ｇａ−Ｚｎ−Ｏ系膜ともよぶこととする。
また、酸化物半導体層には、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ラピ
ッドサーマルアニール）法等で高温短時間の脱水または脱水素化処理をしたものを用いる
。この加熱工程により、酸化物半導体層の表層部は粒子サイズが１ｎｍ以上２０ｎｍ以下
の所謂ナノクリスタル（ナノ結晶とも表記する）で構成された結晶領域を有するようにな
り、その他の部分は非晶質、または、非晶質領域中に微結晶が点在した非晶質と微結晶の
混合物となる。なお、ナノ結晶の大きさは一例に過ぎず、発明が上記数値範囲に限定して
解釈されるものではない。
この様な構成をした酸化物半導体層を用いることにより、表層部はナノ結晶で構成された
緻密な結晶領域が存在するため、表層部からの水分の再侵入や酸素の脱離によるｎ型化が
影響する電気特性の劣化を防止することができる。また、酸化物半導体層の表層部は、ボ
トムゲート型のトランジスタ４４０においてはチャネルと逆側であり、ｎ型化の防止は寄
生チャネルの抑制にも効果がある。また、結晶領域を有することで導電率が向上した表層
部とソース電極層またはドレイン電極層との接触抵抗を下げることができる。
酸化物半導体層の表層部の結晶領域は、酸化物半導体層の表面に対して略垂直な方向にｃ
軸（ｃ−ａｘｉｓ）が配向した結晶粒を有する。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化
物半導体材料を用いる場合には、結晶領域は、Ｉｎ２Ｇａ２ＺｎＯ７結晶粒のｃ軸が酸化
物半導体層の表面に対して略垂直な方向に配向したものとなる。例えば、酸化物半導体層
にＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料を用いる場合、Ｉｎ２Ｇａ２ＺｎＯ７結晶
粒のｃ軸が基板平面（または、酸化物半導体層表面）に対して垂直な方向となるようにナ
ノ結晶を配列させることにより、トランジスタにおける電流の方向がＩｎ２Ｇａ２ＺｎＯ
７結晶粒のｂ軸方向（またはａ軸方向）となる。
なお、結晶領域は、結晶粒以外のものを含んでいても良い。また、結晶粒の結晶構造も上
記に限定されず、他の結晶構造の結晶粒を含んでいても良い。例えば、Ｉｎ−Ｇａ−Ｚｎ
−Ｏ系の酸化物半導体材料を用いる場合には、Ｉｎ２Ｇａ２ＺｎＯ７の結晶粒に加え、Ｉ
ｎＧａＺｎＯ４の結晶粒などを含んでいても良い。
以下、図１（Ａ）乃至図１（Ｅ）を用い、同一基板上にトランジスタ４４０及びトランジ
スタ４５０を作製する工程を説明する。
まず、絶縁表面を有する基板４００上に導電膜を形成した後、第１のフォトリソグラフィ
工程によりゲート電極層４５１を形成する。このとき段切れ防止のために、少なくともゲ
ート電極層４５１の端部にテーパー形状が形成されるようにエッチングするのが好ましい
。
なお、レジストマスクをインクジェット法で形成してもよい。レジストマスクをインクジ
ェット法で形成するとフォトマスクを使用しないため、製造コストを低減できる。もちろ
ん、第１のフォトリソグラフィ工程だけでなく、他のフォトリソグラフィ工程にも適用で
きる。
基板４００としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくは
アルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガ
ラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラス
チック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁
膜を設けた基板を適用しても良い。
なお、上記のガラス基板に代えて、セラミック基板、石英基板、サファイア基板などの絶
縁体でなる基板を用いても良い。他にも、結晶化ガラスなどを用いることができる。
ゲート電極層４５１は、画素部の開口率を向上させるために、透光性を有する酸化物導電
層を用いて作製することが好ましい。酸化物導電層としては、例えば、酸化インジウム、
酸化インジウム酸化スズ合金、酸化インジウム酸化亜鉛合金、酸化亜鉛、酸化亜鉛アルミ
ニウム、酸窒化亜鉛アルミニウム、または酸化亜鉛ガリウム等を用いることができる。
なお、ゲート電極層４５１を形成する導電膜としては、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗから選ばれた元素、または上述した元素を成分とする合金か、上述した元素を組み合わ
せた合金膜または積層膜等を用いてもよい。
また、下地膜となる絶縁層を基板４００とゲート電極層４５１の間に設けてもよい。下地
膜は、基板４００からの不純物元素の拡散を防止する機能があり、窒化珪素膜、酸化珪素
膜、窒化酸化珪素膜、または酸化窒化珪素膜から選ばれた一つ、または複数の膜による積
層構造により形成することができる。
次いで、ゲート電極層４５１上に第１の絶縁層４０２を形成する。第１の絶縁層４０２は
ＣＶＤ法やスパッタ法などで形成する酸化シリコン、酸化窒化シリコン、窒化酸化シリコ
ン、窒化シリコン、酸化アルミニウム、酸化タンタルなどの単層膜または積層膜を用いる
ことができる。また、膜厚を５０ｎｍ以上２５０ｎｍ以下とする。なお、第１の絶縁層４
０２は、トランジスタ４４０のゲート絶縁層として機能し、トランジスタ４５０の下地絶
縁層として機能する。
第１の絶縁層４０２の形成は、高密度プラズマ装置により行うこともできる。ここでは、
高密度プラズマ装置は、１×１０１１／ｃｍ３以上のプラズマ密度を達成できる装置を指
している。例えば、３ｋＷ〜６ｋＷのマイクロ波電力を印加してプラズマを発生させて、
第１の絶縁層４０２の成膜を行う。
チャンバーに材料ガスとしてモノシランガス（ＳｉＨ４）と亜酸化窒素（Ｎ２Ｏ）と希ガ
スを導入し、１０Ｐａ〜３０Ｐａの圧力下で高密度プラズマを発生させてガラス等の絶縁
表面を有する基板上に絶縁層を形成する。その後、モノシランガスの供給を停止し、大気
に曝すことなく亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面にプラズマ処理を
行ってもよい。少なくとも亜酸化窒素（Ｎ２Ｏ）と希ガスとを導入して絶縁層表面に行わ
れるプラズマ処理は、絶縁層の成膜より後に行う。上記プロセス順序を経た絶縁層は、膜
厚が薄く、例えば１００ｎｍ未満であっても信頼性を確保することができる絶縁層である
。
第１の絶縁層４０２の形成の際、チャンバーに導入するモノシランガス（ＳｉＨ４）と亜
酸化窒素（Ｎ２Ｏ）との流量比は、１：１０から１：２００の範囲とする。また、チャン
バーに導入する希ガスとしては、ヘリウム、アルゴン、クリプトン、キセノンなどを用い
ることができるが、中でも安価であるアルゴンを用いることが好ましい。
また、高密度プラズマ装置により得られた絶縁層は、一定した厚さの膜形成ができるため
段差被覆性に優れている。また、高密度プラズマ装置により得られる絶縁層は、薄い膜の
厚みを精密に制御することができる。
上記プロセス順序を経た絶縁層は、従来の平行平板型のＰＣＶＤ装置で得られる絶縁層と
は大きく異なっており、同じエッチャントを用いてエッチング速度を比較した場合におい
て、平行平板型のＰＣＶＤ装置で得られる絶縁層の１０％以上または２０％以上遅く、高
密度プラズマ装置で得られる絶縁層は緻密な膜と言える。
また、第１の絶縁層４０２として、有機シランガスを用いたＣＶＤ法により酸化シリコン
層を形成することも可能である。有機シランガスとしては、珪酸エチル（ＴＥＯＳ：化学
式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、
テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキ
サン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（Ｓｉ
Ｈ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）等
のシリコン含有化合物を用いることができる。
また、第１の絶縁層４０２として、アルミニウム、イットリウム、又はハフニウムの酸化
物、窒化物、酸化窒化物、又は窒化酸化物の一種又はそれらの化合物を少なくとも２種以
上含む化合物を用いることもできる。
なお、本明細書において、酸化窒化物とは、その組成として、窒素原子よりも酸素原子の
数が多い物質のことを指し、窒化酸化物とは、その組成として、酸素原子より窒素原子の
数が多い物質のことを指す。例えば、酸化窒化シリコン膜とは、その組成として、窒素原
子よりも酸素原子の数が多く、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ
Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（Ｈ
ＦＳ：Ｈｙｄｒｏｇｅｎ Ｆｏｒｗａｒｄ Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場
合に、濃度範囲として酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１
５原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０
原子％以下の範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成とし
て、酸素原子より窒素原子の数が多く、ＲＢＳ及びＨＦＳを用いて測定した場合に、濃度
範囲として酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、
シリコンが２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲
で含まれるものをいう。但し、酸化窒化シリコンまたは窒化酸化シリコンを構成する原子
の合計を１００原子％としたとき、窒素、酸素、シリコン及び水素の含有比率が上記の範
囲内に含まれるものとする。
次いで、第１の絶縁層４０２上に、膜厚５ｎｍ以上２００ｎｍ以下、好ましくは１０ｎｍ
以上２０ｎｍ以下の酸化物半導体膜４０３を形成する（図１（Ａ））。
なお、酸化物半導体膜４０３を成膜する前に、アルゴンガスを導入してプラズマを発生さ
せる逆スパッタを行い、第１の絶縁層４０２の表面に付着しているゴミを除去することが
好ましい。逆スパッタとは、ターゲット側に電圧を印加せずに、アルゴン雰囲気下で基板
側にＲＦ電源を用いて電圧を印加して基板近傍にプラズマを形成して表面を改質する方法
である。なお、アルゴン雰囲気に代えて窒素、ヘリウムなどを用いてもよい。また、アル
ゴン雰囲気に酸素、Ｎ２Ｏなどを加えた雰囲気で行ってもよい。また、アルゴン雰囲気に
Ｃｌ２、ＣＦ４などを加えた雰囲気で行ってもよい。逆スパッタ処理後、大気に曝すこと
なく酸化物半導体膜を成膜することによって、第１の絶縁層４０２と酸化物半導体膜４０
３の界面にゴミや水分が付着するのを防ぐことができる。
酸化物半導体膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚ
ｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系
、Ｉｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系、
またはＺｎ−Ｏ系などの酸化物半導体膜を用いることができる。また、酸化物半導体膜は
、希ガス（代表的にはアルゴン）雰囲気下、酸素雰囲気下、又は希ガス（代表的にはアル
ゴン）及び酸素雰囲気下においてスパッタ法により形成することができる。また、スパッ
タ法を用いる場合、ＳｉＯ２を２重量％以上１０重量％以下含むターゲットを用いて成膜
を行い、酸化物半導体膜に結晶化を阻害するＳｉＯｘ（Ｘ＞０）を含ませても良い。
ここでは、Ｉｎ、Ｇａ、及びＺｎを含む酸化物半導体成膜用ターゲット（組成比としてＩ
ｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］、またはＩｎ２Ｏ３：Ｇａ２
Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、基板とターゲットの間との距離を
１００ｍｍ、圧力０．６Ｐａ、直流（ＤＣ）電源０．５ｋＷ、酸素（酸素流量比率１００
％）雰囲気下で成膜する。なお、パルス直流（ＤＣ）電源を用いると、成膜時に発生する
粉状物質（パーティクル、ゴミともいう）が軽減でき、膜厚分布も均一となるために好ま
しい。本実施の形態では、酸化物半導体膜として、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体
成膜用ターゲットを用いてスパッタ法により膜厚１５ｎｍのＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を
成膜する。
なお、酸化物半導体膜は好ましくは５ｎｍ以上３０ｎｍ以下とする。なお、適用する酸化
物半導体材料により適切な厚みは異なり、材料に応じて適宜厚みを選択すればよい。
また、酸化物半導体膜を第１の絶縁層４０２上に連続成膜するのが好ましい。ここで用い
るマルチチャンバー型のスパッタリング装置は、珪素もしくは酸化珪素（人工石英）ター
ゲットと、酸化物半導体膜用のターゲットを備えており、少なくとも、酸化物半導体膜用
のターゲットを設けた成膜室は、排気手段としてクライオポンプを有している。なお、ク
ライオポンプに代えて、ターボ分子ポンプを用い、当該ターボ分子ポンプの吸気口上に水
分などを吸着させるべくコールドトラップを設ける構成としても良い。
クライオポンプを用いて排気した成膜室は、例えば、水素原子や、Ｈ２Ｏなど水素原子を
含む化合物や、炭素原子や、炭素原子を含む化合物等が排気されるため、当該成膜室で成
膜した酸化物半導体膜に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜は基板を加熱しながら成膜してもよい。このとき基板温度を１００
℃以上６００℃以下好ましくは２００℃以上４００℃以下とする。基板を加熱しながら成
膜することにより、成膜した酸化物半導体膜に含まれる不純物濃度を低減することができ
る。
スパッタ法にはスパッタ用電源に高周波電源を用いるＲＦスパッタ法、直流電源を用いる
ＤＣスパッタ法、さらにパルス的にバイアスを与えるパルスＤＣスパッタ法がある。ＲＦ
スパッタ法は主に絶縁膜を成膜する場合に用いられ、ＤＣスパッタ法は主に金属導電膜を
成膜する場合に用いられる。
また、材料の異なるターゲットを複数設置できる多元スパッタ装置もある。多元スパッタ
装置は、同一チャンバーで異なる材料膜を積層成膜することも、同一チャンバーで複数種
類の材料を同時に放電させて成膜することもできる。
また、チャンバー内部に磁石機構を備えたマグネトロンスパッタ法を用いるスパッタ装置
や、グロー放電を使わずマイクロ波を用いて発生させたプラズマを用いるＥＣＲスパッタ
法を用いるスパッタ装置がある。
また、スパッタ法を用いる成膜方法として、成膜中にターゲット物質とスパッタガス成分
とを化学反応させてそれらの化合物薄膜を形成するリアクティブスパッタ法や、成膜中に
基板にも電圧をかけるバイアススパッタ法もある。
次に、第２のフォトリソグラフィ工程を行い、レジストマスクを形成し、Ｉｎ−Ｇａ−Ｚ
ｎ−Ｏ系膜をエッチングする。エッチングには、例えば、クエン酸やシュウ酸などの有機
酸をエッチャントとして用いることができる。酸化物半導体層４０４ａ、４０４ｂの端部
をテーパー状にエッチングすることで、段差形状による配線の段切れを防ぐことができる
。なお、ここでのエッチングは、ウェットエッチングに限定されずドライエッチングを用
いてもよい。
次いで、酸化物半導体層４０４ａ、４０４ｂの脱水化または脱水素化を行う。この脱水化
または脱水素化を行う第１の加熱処理は、不活性ガス雰囲気下で抵抗加熱やランプ照射な
どの手段を用い、５００℃以上７５０℃以下（若しくはガラス基板の歪点以下の温度）で
１分間以上１０分間以下程度、好ましくは６５０℃、３分間以上６分間以下程度のＲＴＡ
処理で行うことができる。ＲＴＡ法を用いれば、短時間に脱水化または脱水素化が行える
ため、ガラス基板の歪点を超える温度でも処理することができる。なお、加熱処理は、こ
のタイミングに限らず、フォトリソグラフィ工程や成膜工程の前後などで複数回行っても
良い。
なお、本明細書では、窒素、または希ガス等の不活性気体雰囲気下での加熱処理を脱水化
または脱水素化のための加熱処理と呼ぶ。本明細書では、この加熱処理によってＨ２とし
て脱離させていることのみを脱水素化と呼んでいるわけではなく、Ｈ、ＯＨなどを脱離す
ることを含めて脱水化または脱水素化と便宜上呼ぶこととする。
酸化物半導体層に対して脱水化または脱水素化を行う加熱温度Ｔから、脱水化または脱水
素化を行った同じ炉で大気に触れさせることなく、水または水素を再び混入させないよう
に降温を行うことが重要である。脱水化または脱水素化と同時に酸素欠乏状態となり、酸
化物半導体層をｎ型化（ｎ−、ｎ＋など）即ち、低抵抗化させた後、酸素を補填すること
で高抵抗化させてｉ型とした酸化物半導体層を用いてトランジスタを作製すると、トラン
ジスタのしきい値電圧値をプラスとすることができ、所謂ノーマリーオフ特性のスイッチ
ング素子を実現できる。トランジスタのゲート電圧が０Ｖにできるだけ近い正のしきい値
電圧でチャネルが形成されることが表示装置には望ましい。なお、トランジスタのしきい
値電圧値がマイナスであると、ゲート電圧が０Ｖでもソース電極とドレイン電極の間に電
流が流れる、所謂ノーマリーオン特性となりやすい。アクティブマトリクス型の表示装置
においては、回路を構成するトランジスタの電気特性が重要であり、この電気特性が表示
装置の性能を左右する。特に、トランジスタの電気特性のうち、しきい値電圧（Ｖｔｈ）
が重要である。電界効果移動度が高くともしきい値電圧値が高い、或いはしきい値電圧値
がマイナスであると、回路として制御することが困難である。しきい値電圧値が高く、し
きい値電圧の絶対値が大きいトランジスタの場合には、駆動電圧が低い状態ではトランジ
スタとしてのスイッチング機能を果たすことができず、負荷となる恐れがある。ｎチャネ
ル型のトランジスタの場合、ゲート電圧に正の電圧を印加してはじめてチャネルが形成さ
れて、ドレイン電流が流れ出すトランジスタが望ましい。駆動電圧を高くしないとチャネ
ルが形成されないトランジスタや、負の電圧状態でもチャネルが形成されてドレイン電流
が流れるトランジスタは、回路に用いるトランジスタとしては不向きである。
また、加熱温度Ｔからの降温時におけるガス雰囲気は、加熱温度Ｔまで昇温したガス雰囲
気と異なるガス雰囲気に切り替えてもよい。例えば、脱水化または脱水素化を行った同じ
炉で大気に触れさせることなく、炉の中を高純度の酸素ガスまたはＮ２Ｏガス、超乾燥エ
ア（露点が−４０℃以下、好ましくは−６０℃以下）で満たして冷却を行う。
なお、第１の加熱処理においては、雰囲気中に、水、水素などが含まれないことが好まし
い。または、加熱処理装置に導入する不活性ガスの純度を、６Ｎ（９９．９９９９％）以
上、好ましくは７Ｎ（９９．９９９９９％）以上、（即ち不純物濃度を１ｐｐｍ以下、好
ましくは０．１ｐｐｍ以下）とすることが好ましい。
上記、不活性気体雰囲気下での加熱処理を行った場合、酸化物半導体層は加熱処理により
酸素欠乏型となって低抵抗化、即ちｎ型化（ｎ−化など）する。その後、酸化物半導体層
に接する酸化物絶縁層の形成を行うことにより酸化物半導体層の酸素欠損部を補償するこ
とで高抵抗化、即ちｉ型化させているとも言える。これにより、電気特性が良好で信頼性
のよいトランジスタを作製することができる。
上記条件で脱水化または脱水素化を十分に行った酸化物半導体層は、昇温脱離ガス分析法
（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で４５
０℃まで昇温しても水分の脱離を示すスペクトルに２つのピーク、少なくとも２５０〜３
００℃付近に現れる１つのピークは検出されない。
なお、酸化物半導体層４０４ａ、４０４ｂは、成膜された段階では多くの未結合手を有す
る非晶質であるが、上記脱水化または脱水素化処理の第１の加熱工程を行うことで、近距
離にある未結合手同士が結合し合い、秩序化された非晶質構造とすることができる。また
、秩序化が発展すると、非晶質領域中に微結晶が点在した非晶質と微結晶の混合物、また
は全体が非晶質で形成され、酸化物半導体層４０４ａ、４０４ｂの表層部にナノ結晶で構
成された結晶領域４０５ａ、４０５ｂが形成される（図１（Ｂ））。また、酸化物半導体
層４０４ａ、４０４ｂのその他の領域は、非晶質、非晶質領域中に微結晶が点在した非晶
質と微結晶の混合物となる。なお、結晶領域４０５ａ、４０５ｂは酸化物半導体層４０４
ａ、４０４ｂの一部であり、以降、酸化物半導体層４０４ａ、４０４ｂの表記には、結晶
領域４０５ａ、４０５ｂは含まれるものとする。また、微結晶の粒子サイズは１ｎｍ以上
２０ｎｍ以下の所謂ナノ結晶であり、一般的に微結晶（マイクロクリスタル）と呼ばれる
微結晶粒子よりも小さいサイズである。
なお、結晶領域４０５ａ、４０５ｂにおいては、膜表面に対し垂直方向にｃ軸配向をした
ナノ結晶が形成されることが好ましく、この場合、ｃ軸方向に長軸を有し、短軸方向は１
ｎｍ乃至２０ｎｍとなるのが好ましい。
なお、工程の順序によっては酸化物半導体層の側面部には結晶領域は形成されず、側部を
除く表層部に結晶領域が形成される。ただし、側面部の面積比率は小さく、この場合にお
いても電気特性の劣化の防止等の効果は維持される。
第１の加熱処理後の酸化物半導体層４０４ａ、４０４ｂは、酸素欠乏型となって成膜直後
よりもキャリア濃度が高まり、好ましくは１×１０１８／ｃｍ３以上のキャリア濃度を有
し、低抵抗化した酸化物半導体層４０４ａ、４０４ｂとなる。
また、ゲート電極層４２１も第１の加熱処理の条件、または材料によっては、結晶化し、
微結晶膜または多結晶膜となる場合もある。例えば、ゲート電極層４２１として、酸化イ
ンジウム酸化錫を用いる場合は４５０℃１時間の第１の熱処理で結晶化するが、酸化珪素
を含む酸化インジウム酸化錫を用いる場合は結晶化が起こりにくい。
また、酸化物半導体層の第１の加熱処理は、島状の酸化物半導体層に加工する前の酸化物
半導体膜に行うこともできる。その場合には、第１の加熱処理後に、加熱装置から基板を
取り出し、島状の酸化物半導体層に加工するためのフォトリソグラフィ工程を行う。
次いで、図示しないが、ゲート電極層と、追って説明するソース電極層又はドレイン電極
層を接続するための開口部（コンタクトホールともいう）を第１の絶縁層４０２に形成す
る。第１の絶縁層４０２上にフォトリソグラフィ法またはインクジェット法等によりマス
クを形成し、該マスクを用いて第１の絶縁層４０２を選択的にエッチングしてコンタクト
ホールを形成する。なお、コンタクトホールの形成は、第１の絶縁層４０２形成後、酸化
物半導体膜４０３形成前に行ってもよい。
次に、酸化物半導体層４０４ａ、４０４ｂ上に、スパッタリング法、真空蒸着法などを用
いてＷ、Ｔａ、Ｍｏ、Ｔｉ、Ｃｒなどの導電膜、または上述した元素を組み合わせた合金
等を導電膜として、１００ｎｍ以上５００ｎｍ以下、好ましくは２００ｎｍ以上３００ｎ
ｍ以下の厚さで形成する。導電膜は、上述した元素を含む単層に限定されず、二層以上の
積層を用いることができる。なお、該導電膜は、少なくとも、後に行う第２の加熱処理に
耐えうる程度の耐熱性を有していることが好ましい。
また、該導電膜としてインジウム、スズまたは亜鉛のいずれかを含む透明導電性酸化物を
用いてもよい。例えば、酸化インジウム（Ｉｎ２Ｏ３）や酸化インジウム酸化スズ合金（
Ｉｎ２Ｏ３―ＳｎＯ２、ＩＴＯと略記する）を用いるのが好ましい。また、透明導電性酸
化物に酸化シリコンのような絶縁性酸化物を加えた物を用いてもよい。透明導電性酸化物
を導電膜として用いることにより、表示装置の開口率を向上させることができる。
酸化物半導体層４０４ａ、４０４ｂに接する導電膜は酸素親和性の高い金属を含む材料が
好ましい。酸素親和性の高い金属としては、チタン（Ｔｉ）、マンガン（Ｍｎ）、マグネ
シウム（Ｍｇ）、ジルコニウム（Ｚｒ）、ベリリウム（Ｂｅ）、トリウム（Ｔｈ）のいず
れか一または複数から選択された材料であることが好ましい。本実施の形態ではチタン膜
を用いる。
酸化物半導体層と酸素親和性の高い導電膜を接して形成すると、界面付近のキャリア密度
が増加し、低抵抗な領域が形成され、酸化物半導体と、導電膜のコンタクト抵抗を低減で
きる。これは、酸素親和性の高い導電膜が酸化物半導体層から酸素を引き抜くことにより
、酸化物半導体層と導電膜の界面に、酸化物半導体層中の金属が過剰な層（複合層とも呼
ぶ。）または酸化された導電膜のいずれか、もしくはその両方が形成されることによる。
例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層とチタン膜が接する構成においては、
酸化物半導体層とチタン膜に接する界面付近に、インジウムが過剰な層と酸化チタン層が
生成される場合がある。また、酸化物半導体層とチタン膜に接する界面付近に、インジウ
ムが過剰な層または酸化チタン層のいずれかが生成する場合がある。Ｉｎ−Ｇａ−Ｚｎ−
Ｏ系の酸化物半導体層から酸素が欠損し、インジウムが過剰な層は電気伝導度が高く、酸
化物半導体層と導電膜との接触抵抗の低減を図ることができる。
なお、酸化物半導体層と接する導電膜として導電性を有する酸化チタン膜を用いても良い
。その場合、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体層と酸化チタン膜が接する構成にお
いては、酸化物半導体層と酸化チタン膜に接する界面付近に、インジウムが過剰な層が生
成される場合がある。
また、導電膜の成膜方法としては、アーク放電イオンプレーティング法や、スプレー法を
用いてもよい。また、銀、金、銅などの導電性ナノペーストを用いてスクリーン印刷法、
インクジェット法などを用いて吐出し焼成して形成しても良い。
次いで、該導電膜上にフォトリソグラフィ法またはインクジェット法等によりマスクを形
成し、該マスクを用いて導電膜をエッチングして、ソース電極層４５５ａ、４５５ｃ、ド
レイン電極層４５５ｂ、４５５ｄを形成する（図１（Ｃ））。本実施の形態では、導電膜
としてスパッタリング法で厚さ２００ｎｍのＴｉを形成し、レジストマスクを用いて、ウ
ェットエッチング法またはドライエッチング法にて導電膜を選択的にエッチングして、ソ
ース電極層４５５ａ、４５５ｃ、ドレイン電極層４５５ｂ、４５５ｄを形成する。
次いで、ソース電極層４５５ａ、４５５ｃ、ドレイン電極層４５５ｂ、４５５ｄ及び露出
した酸化物半導体層４０４ａ、４０４ｂを覆う第２の絶縁層４２８を形成する（図１（Ｄ
））。第２の絶縁層４２８は酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化タンタル膜などの酸化物絶縁膜を用いることができる。なお、第２の絶縁層４２８
は、トランジスタ４５０のゲート絶縁層として機能する。
なお、トランジスタ４５０のゲート絶縁層として機能する第２の絶縁層４２８は、積層膜
を用いて形成しても良い。第２の絶縁層を積層膜を用いて形成する場合には、１層目（酸
化物半導体層と接する層）に酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜
、酸化タンタル膜などの酸化物絶縁膜を形成し、２層目以降は、酸化物に限られず、窒化
酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルなどの第１の絶縁層４０
２と同様の材料を用いた膜を形成することができる。
第２の絶縁層４２８は、スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混
入させない方法を適宜用いて形成することができる。本実施の形態では、第２の絶縁層と
して酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３
００℃以下とすればよく、本実施の形態では１００℃とする。ここで、成膜時に水、水素
等の不純物を混入させない方法として、成膜前に減圧下で１５０℃以上３５０℃以下の温
度で２分間以上１０分間以下のプリベークを行い、大気に触れることなく第２の絶縁層を
形成することが望ましい。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的
にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素
雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは
珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び希
ガス雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した
酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜が好ましい。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。または、第１の加熱処理と同様に高温
短時間のＲＴＡ処理を行っても良い。第２の加熱処理を行うと、酸化物絶縁層と酸化物半
導体層が接した状態で加熱される。なお、第２の加熱処理を行うと、第１の加熱処理で低
抵抗化された酸化物半導体層４０４ａ、４０４ｂに酸素が供給され、酸素欠損部を補償す
るため、高抵抗化（ｉ型化）することができる。
本形態では、酸化珪素膜成膜後に第２の加熱処理を行ったが、加熱処理のタイミングは酸
化珪素膜成膜以降であれば問題なく、酸化珪素膜成膜直後に限定されるものではない。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、第２の絶縁層４２８の
エッチングによりドレイン電極層４５５ｄに達するコンタクトホールを形成する。次いで
、第２の絶縁層４２８上に導電膜を形成した後、当該導電膜にフォトリソグラフィ工程を
施して、ゲート電極層４２１、及び、後の工程で画素電極層と接続される接続電極層４４
２を形成する（図１（Ｅ））。導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗから選ばれた元素を含む膜を単層で、若しくは積層させて用いることができる。ただし
、ドレイン電極層４５５ｄと画素電極層が直接接続される場合は接続電極層４４２を省い
ても良い。
また、図示しないが、この工程で、酸化物半導体層４０４ｂのチャネル形成領域と重なる
位置に導電層を形成しても良い。酸化物半導体層４０４ｂのチャネル形成領域と重なる位
置に導電層を設けることによって、トランジスタの信頼性を高めることができる。具体的
には、トランジスタ４４０の信頼性を調べるためのバイアス−熱ストレス試験（以下、Ｂ
Ｔ試験という）において、ＢＴ試験前後におけるトランジスタのしきい値電圧の変化量を
低減することができる。また、導電層は、電位がゲート電極層４５１と同じでもよいし、
異なっていても良く、第２のゲート電極層として機能させることもできる。また、導電層
の電位がＧＮＤ、０Ｖ、或いはフローティング状態であってもよい。
なお、トランジスタ４４０、４５０を覆うように保護絶縁層を形成しても良い。保護絶縁
層としては、窒化珪素膜、窒化酸化珪素膜、または窒化アルミニウムなどを用いる。
また、トランジスタ４４０、４５０上に平坦化絶縁層を設けても良い。平坦化絶縁層とし
ては、アクリル、ポリイミド、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性
を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌｏ
ｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス
）等を用いることができる。なお、これらの材料で形成される絶縁層を複数積層させても
よい。また、カラーフィルタ層を平坦化絶縁層として用いることもできる。
また、ゲート電極層４５１と同じ材料、同じ工程で作製できる容量配線と、ゲート電極層
４２１と同じ材料、同じ工程で作製できる容量電極を用いて、絶縁層４０２または第２の
絶縁層４２８を含む誘電体を挟んだ保持容量も同一基板上に形成してもよい。トランジス
タ４４０と保持容量を個々の画素に対応してマトリクス状に配置して画素部を構成し、画
素部の周辺にトランジスタ４５０を有する駆動回路部を配置することによりアクティブマ
トリクス型の表示装置を作製するための一方の基板とすることができる。
また、トランジスタ４４０、４５０を用いて表示装置を作製する場合、駆動用トランジス
タのソース電極層と電気的に接続する電源供給線を設け、その電源供給線は、ゲート配線
と交差し、且つ、金属導電膜からなる接続電極層４４２と同じ材料、同じ工程で形成する
。
また、発光装置を作製する場合、発光素子の一方の電極は駆動用トランジスタのソース電
極層またはドレイン電極層と電気的に接続させ、発光素子のもう一方の電極と電気的に接
続する共通電位線を設ける。なお、その共通電位線は、金属導電膜からなる接続電極層４
４２と同じ材料、同じ工程で形成する。或いは、共通電位線は、ゲート電極層４５１と同
じ材料、同じ工程で形成する。
上述のような方法でトランジスタを作製した場合、酸化物半導体層４０４ａ、４０４ｂの
水素濃度は低減し、また、トランジスタのオフ電流は１×１０−１３Ａ以下となる。この
ような、水素濃度が十分に低減されて高純度化された酸化物半導体層４０４ａ、４０４ｂ
を適用することで、優れた特性のトランジスタを得ることができる。
なお、酸化物半導体との比較対象たり得る半導体材料としては、炭化珪素（例えば、４Ｈ
−ＳｉＣ）がある。酸化物半導体と４Ｈ−ＳｉＣはいくつかの共通点を有している。キャ
リア密度はその一例である。常温でのフェルミ・ディラック分布を用いると、酸化物半導
体の少数キャリアは１０−７／ｃｍ３程度と見積もられるが、これは、４Ｈ−ＳｉＣにお
ける６．７×１０−１１／ｃｍ３と同様、極めて低い値である。シリコンの真性キャリア
密度（１．４×１０１０／ｃｍ３程度）と比較すれば、その程度が並はずれていることが
良く理解できる。
また、酸化物半導体のエネルギーバンドギャップは３．０〜３．５ｅＶであり、４Ｈ−Ｓ
ｉＣのエネルギーバンドギャップは３．２６ｅＶであるから、ワイドギャップ半導体とい
う点においても、酸化物半導体と炭化珪素とは共通している。
一方で、酸化物半導体と炭化珪素との間には極めて大きな相違点が存在する。それは、プ
ロセス温度である。例えば、炭化珪素におけるドーパントの活性化には一般に１５００℃
〜２０００℃の熱処理を必要とするから、他の半導体材料を用いた半導体素子の上に炭化
珪素による半導体素子を形成することは困難である。このような高い温度では、半導体基
板や半導体素子などが破壊されてしまうためである。他方、酸化物半導体は、３００〜５
００℃（ガラス転移温度以下、最大でも７００℃程度）の熱処理で作製することが可能で
あり、他の半導体材料を用いて集積回路を形成した上で、酸化物半導体による半導体素子
を形成することが可能となる。
また、炭化珪素の場合と異なり、ガラス基板など、耐熱性の低い基板を用いることが可能
という利点を有する。さらに、高温での熱処理が不要という点で、炭化珪素と比較してエ
ネルギーコストを十分に低くすることができるという利点を有する。
また、酸化物半導体は一般にｎ型とされているが、開示する発明の一態様では、不純物、
特に水や水素を除去することによりｉ型化を実現する。この点、シリコンなどのように不
純物を添加してのｉ型化ではなく、従来にない技術思想を含むものといえる。
＜酸化物半導体を用いたトランジスタの電導機構＞
ここで、酸化物半導体を用いたトランジスタの電導機構につき、図２２乃至図２６を用い
て説明する。なお、以下の説明は一考察に過ぎず、これに基づいて発明の有効性が否定さ
れるものではないことを付記する。
図２２は、酸化物半導体を用いた逆スタガ型のトランジスタの縦断面図を示す。ゲート電
極（ＧＥ１）上にゲート絶縁膜（ＧＩ）を介して酸化物半導体層（ＯＳ）が設けられ、そ
の上にソース電極（Ｓ）及びドレイン電極（Ｄ）が設けられている。さらに、その上に絶
縁層を介してバックゲート（ＧＥ２）が設けられている。
図２３は、図２２に示すＡ−Ａ’間におけるエネルギーバンド図（模式図）を示す。図２
３（Ａ）はソースとドレインの間の電圧を等電位（ＶＤ＝０）とした場合を示し、図２３
（Ｂ）はソースに対しドレインに正の電位（ＶＤ＞０）を加えた場合を示す。
図２５、図２６は、図２２のＢ−Ｂ’間におけるエネルギーバンド図（模式図）を示す。
図２５は、ゲート電圧が０Ｖの場合の状態を示す。図２６（Ａ）はゲート（ＧＥ１）に正
の電位（ＶＧ＞０）が印加された状態であり、ソースとドレイン間にキャリア（電子）が
流れるオン状態を示している。また、図２６（Ｂ）は、ゲート（ＧＥ１）に負の電位（Ｖ
Ｇ＜０）が印加された状態であり、オフ状態（少数キャリアは流れない）である場合を示
す。
酸化物半導体の厚さが５０ｎｍ程度であり、酸化物半導体が高純度化されたことによりド
ナー濃度が１×１０１８／ｃｍ３以下であれば、オフ状態では空乏層は酸化物半導体の全
体に渡って広がる。すなわち完全空乏型の状態とみなすことができる。
図２４は、真空準位と金属の仕事関数（φＭ）、酸化物半導体の電子親和力（χ）の関係
を示す。
従来の酸化物半導体は一般にｎ型であり、その場合のフェルミ準位（Ｅｆ）は、バンドギ
ャップ中央に位置する真性フェルミ準位（Ｅｉ）から離れて、伝導帯寄りに位置している
。なお、酸化物半導体において水素はドナーとなりｎ型化する一つの要因であることが知
られている。
これに対して本発明に係る酸化物半導体は、ｎ型不純物である水素を酸化物半導体から除
去し、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化することによ
り真性（ｉ型）とし、又は真性型とせんとしたものである。すなわち、不純物を添加して
ｉ型化するのでなく、水素や水等の不純物を極力除去したことにより、高純度化されたｉ
型（真性半導体）又はそれに近づけることを特徴としている。そうすることにより、フェ
ルミ準位（Ｅｆ）は真性フェルミ準位（Ｅｉ）と同じレベルにまですることができる。
酸化物半導体のバンドギャップ（Ｅｇ）が３．１５ｅＶである場合、電子親和力（χ）は
４．３ｅＶと言われている。ソース電極及びドレイン電極を構成するチタン（Ｔｉ）の仕
事関数は、酸化物半導体の電子親和力（χ）とほぼ等しい。この場合、金属−酸化物半導
体界面において、電子に対してショットキー型の障壁は形成されない。
すなわち、金属の仕事関数（φＭ）と酸化物半導体の電子親和力（χ）が等しい場合、両
者が接触すると図２３（Ａ）で示すようなエネルギーバンド図（模式図）が示される。
図２３（Ｂ）において黒丸（●）は電子を示し、ドレインに正の電圧（ＶＤ＞０）を印加
した上で、ゲートに電圧を印加しない場合（ＶＧ＝０）を破線で示し、ゲートに正の電圧
（ＶＧ＞０）を印加した場合を実線で示す。ゲートに正の電圧（ＶＧ＞０）を印加した場
合、ドレインに正の電位が印加されると、電子はバリア（ｈ）をこえて酸化物半導体に注
入され、ドレインに向かって流れる。この場合、バリア（ｈ）の高さは、ゲート電圧とド
レイン電圧に依存して変化するが、ゲートに正の電圧（ＶＧ＞０）を印加し正のドレイン
電圧が印加された場合には、電圧印加のない図２３（Ａ）のバリアの高さすなわちバンド
ギャップ（Ｅｇ）の１／２よりもバリアの高さ（ｈ）は小さい値となる。ゲートに電圧を
印加しない場合は、高いポテンシャル障壁のために、電極から酸化物半導体側へキャリア
（電子）が注入されず、電流を流さないオフ状態を示す。一方、ゲートに正の電圧を印加
すると、ポテンシャル障壁が低下し、電流を流すオン状態を示す。
このとき酸化物半導体に注入された電子は、図２６（Ａ）で示すように酸化物半導体中を
流れる。また、図２６（Ｂ）において、ゲート電極（ＧＥ１）に負の電位が印加されると
、少数キャリアであるホールは実質的にゼロであるため、電流は限りなくゼロに近い値と
なる。
このように酸化物半導体の主成分以外の不純物が極力含まれないように高純度化すること
により真性（ｉ型）とし、又は実質的に真性型とすることで、ゲート絶縁膜との界面特性
が顕在化し、バルクの特性と分離して考える必要がある。そのためゲート絶縁膜は、酸化
物半導体と良好な界面を形成できるものが必要となる。例えば、ＶＨＦ帯〜マイクロ波帯
の電源周波数で生成される高密度プラズマを用いたＣＶＤ法で作製される絶縁膜、又はス
パッタリング法で作製される絶縁膜を用いることが好ましい。
酸化物半導体を高純度化しつつ、酸化物半導体とゲート絶縁膜との界面を良好なものとす
ることにより、トランジスタの特性としてチャネル幅Ｗが１×１０４μｍでチャネル長が
３μｍの素子であっても、常温でのオフ電流が１０−１３Ａ以下であり、サブスレッショ
ルドスイング値（Ｓ値）が０．１Ｖ／ｄｅｃ．（ゲート絶縁膜厚１００ｎｍ）が十分に期
待される。
このように、酸化物半導体の主成分以外の不純物が極力含まれないように高純度化するこ
とにより、トランジスタの動作を良好なものとすることができる。
本実施の形態において、トランジスタ４５０のチャネル形成領域は、酸化物半導体層４０
４ａのうち、ソース電極層４５５ａと接する領域と、ドレイン電極層４５５ｂと接する領
域に挟まれ、第２の絶縁層４２８と接し、且つゲート電極層４２１と重なる領域である。
また、トランジスタ４５０において、酸化物半導体層のうち第１の絶縁層４０２と接する
領域は、非晶質または非晶質と微結晶の混合物であり、第２の絶縁層４２８と接する表層
部は、結晶領域を有する。したがって、チャネル形成領域は、酸化物半導体層４０４ａの
結晶領域でもあり、酸化物半導体層４０４ａの表面に対して略垂直な方向にｃ軸（ｃ−ａ
ｘｉｓ）が配向した結晶粒を有する。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材
料を用いる場合には、結晶粒のｃ軸が基板平面（または、酸化物半導体層表面）に対して
垂直な方向となるようにナノ結晶を配列させることにより、トランジスタ４５０における
電流の方向が結晶粒のｂ軸方向（またはａ軸方向）となる。そのため、トランジスタ４５
０は高い動特性（オン特性や周波数特性（ｆ特性と呼ばれる））を実現し、例えば、高速
動作が要求される駆動回路部に用いるトランジスタとして好適である。
また、トランジスタ４４０のチャネル形成領域は、酸化物半導体層４０４ｂのうち、ソー
ス電極層４５５ｃと接する領域と、ドレイン電極層４５５ｄと接する領域に挟まれ、第１
の絶縁層４０２と接し、且つゲート電極層４５１と重なる領域である。不純物を除去する
ことによりｉ型化又は実質的にｉ型化された酸化物半導体層（高純度化された酸化物半導
体層）はキャリア濃度が抑制される。また、該酸化物半導体層のチャネル形成領域とは反
対の面に、ナノ結晶で構成された緻密な結晶領域が存在するため、表層部からの水分の再
侵入や酸素の脱離によるｎ型化を防止できる。従って、該酸化物半導体層を有するトラン
ジスタ４４０は、極めて低いオフ電流と、優れた信頼性を実現し、例えば、漏れ電流の低
減が要求される画素部に用いるトランジスタに好適である。
以上のように、駆動回路部と画素部において、一方の面（表層部）に結晶領域を有する酸
化物半導体層を活性層として用いた２種類のトランジスタを形成し、ゲート電極層の配置
によりチャネルが形成される領域を選択することにより、トランジスタの電気的特性を選
択できる。また、同一基板上に高速動作が可能な駆動回路部と、画素部とを有した半導体
装置を作製できる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態２）
本実施の形態では、実施の形態１と異なる半導体装置及び半導体装置の作製方法の一形態
を、図２を用いて説明する。なお、本実施の形態において、実施の形態１と同一部分また
は同様な機能を有する部分、及び工程は、実施の形態１と同様に行うことができ、繰り返
しの説明は省略する。
まず、実施の形態１の図１（Ａ）及び（Ｂ）に示した工程にしたがって、絶縁表面を有す
る基板４００上に、ゲート電極層４５１、第１の絶縁層４０２及び島状の酸化物半導体層
４０４ａ、４０４ｂを形成する（図２（Ａ））。なお、図２（Ａ）に示す酸化物半導体層
４０４ａ、４０４ｂの表層部は第１の加熱処理によって結晶化し、ナノクリスタルで構成
された結晶領域４０５ａ、４０５ｂを有している。また、酸化物半導体層４０４ａ、４０
４ｂのその他の領域は、非晶質、または、非晶質領域中に微結晶が点在した非晶質と微結
晶の混合物となる。なお、結晶領域４０５ａ、４０５ｂは酸化物半導体層４０４ａ、４０
４ｂの一部であり、以降、酸化物半導体層４０４ａ、４０４ｂの表記には、結晶領域４０
５ａ、４０５ｂは含まれるものとする。
第１の加熱処理後の酸化物半導体層４０４ａ、４０４ｂは、酸素欠乏型となって成膜直後
よりもキャリア濃度が高まり、好ましくは１×１０１８／ｃｍ３以上のキャリア濃度を有
し、低抵抗化した酸化物半導体層４０４ａ、４０４ｂとなる。
また、ゲート電極層４５１も第１の加熱処理の条件、または材料によっては、結晶化し、
微結晶膜または多結晶膜となる場合もある。例えば、ゲート電極層４５１として、酸化イ
ンジウム酸化錫を用いる場合は４５０℃１時間の第１の熱処理で結晶化するが、酸化珪素
を含む酸化インジウム酸化錫を用いる場合は結晶化が起こりにくい。
次いで、図示しないが、ゲート電極層と、追って説明するソース電極層又はドレイン電極
層を接続するための開口部（コンタクトホールともいう）を第１の絶縁層４０２に形成す
る。第１の絶縁層４０２上にフォトリソグラフィ法またはインクジェット法等によりマス
クを形成し、該マスクを用いて第１の絶縁層４０２を選択的にエッチングしてコンタクト
ホールを形成する。なお、コンタクトホールの形成は、第１の絶縁層４０２形成後、酸化
物半導体膜４０３形成前に行ってもよい。
次いで、第１の絶縁層４０２及び酸化物半導体層４０４ａ、４０４ｂ上に、酸化物導電層
４８０と金属導電膜４８２の積層を形成する。スパッタ法を用いれば、酸化物導電層４８
０と金属導電膜４８２の積層を大気に触れることなく連続的に成膜を行うことができる（
図２（Ｂ）参照）。
酸化物導電層４８０としては、前述したゲート電極層４５１に適用する材料のうち、可視
光に対して透光性を有する導電材料を用いることが望ましい。本実施の形態では酸化珪素
を含むインジウム錫酸化物を用いる。
また、金属導電膜４８２としては、Ｔｉ、Ｍｏ、Ｗ、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、から選ば
れた元素、または上述した元素を成分とする合金か、上述した元素を組み合わせた合金等
を用いる。また、上述した元素を含む単層に限定されず、二層以上の積層を用いることが
できる。導電膜の成膜方法は、スパッタ法や真空蒸着法（電子ビーム蒸着法など）や、ア
ーク放電イオンプレーティング法や、スプレー法を用いる。本実施の形態ではスパッタ法
で形成するチタンを用いる。
次いで、フォトリソグラフィ工程によりレジストマスクを形成し、金属導電膜４８２を選
択的にエッチングして駆動回路部に配置されるトランジスタ４７０のソース電極層４８４
ａ、ドレイン電極層４８４ｂを形成した後、レジストマスクを除去する。画素部に配置さ
れるトランジスタ４６０上には金属導電膜４８２は残されずにエッチングされる。
次いで、フォトリソグラフィ工程によりレジストマスクを形成し、酸化物導電層４８０を
選択的にエッチングして駆動回路部に配置されるトランジスタ４７０のソース電極層４８
４ａと重なる酸化物導電層４８６ａ、ドレイン電極層４８４ｂと重なる酸化物導電層４８
６ｂ、画素部に配置されるトランジスタ４６０のソース電極層４８６ｃ、及びドレイン電
極層４８６ｄを形成した後、レジストマスクを除去する（図２（Ｃ）参照。）
ここで、酸化物導電層４８０のエッチングには、リン酸、酢酸及び硝酸を含む混酸を用い
る。例えば、リン酸７２．３％、酢酸９．８％、硝酸２．０％、水１５．９％で構成され
た混酸を用いることができる。酸化物導電層４８０と酸化物半導体層４０４ａ、４０４ｂ
は組成が類似しているため、エッチングの選択比が小さいものが多い。しかしながら、本
形態で用いている酸化物導電層（酸化珪素を含むインジウム錫酸化物）は、非晶質であり
、酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜）の表層にはナノ結晶の結晶群が形成され
ているため、比較的大きなエッチングの選択比が取れる。上記混酸を用いた場合のエッチ
ングレートは、酸化物導電層が１８．６ｎｍ／ｓｅｃ．であったのに対し、ナノ結晶から
なる結晶群が形成されている酸化物半導体層が４．０ｎｍ／ｓｅｃ．であった。従って、
上記混酸を用いて時間制御でエッチングすることで、下部の酸化物半導体層の表層にある
ナノ結晶の結晶群をほとんどエッチングされない状態で残すことができる。
また、酸化物半導体層とソース電極層及びドレイン電極層との間に酸化物導電層を設ける
ことによって接触抵抗を下げ、より高速動作が可能なトランジスタを実現できる。本形態
では、駆動回路部に設置されるトランジスタ４７０のソース電極層４８４ａと酸化物半導
体層４０４ａとの間に設けられる酸化物導電層４８６ａはソース領域として機能し、ドレ
イン電極層４８４ｂと酸化物半導体層４０４ａとの間に設けられる酸化物導電層４８６ｂ
はドレイン領域として機能するため、周辺回路（駆動回路）の周波数特性を向上させるた
めに有効である。
一方、画素部に設置されるトランジスタ４６０のソース電極層４８６ｃ及びドレイン電極
層４８６ｄは透光性を有する酸化物導電層で形成されるため、開口率を向上させることが
できる。
次いで、ソース電極層４８４ａ、４８６ｃ、ドレイン電極層４８４ｂ、４８６ｄ及び露出
した酸化物半導体層４０４ａ、４０４ｂを覆う第２の絶縁層４２８を形成する。第２の絶
縁層４２８は酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニウム膜、酸化タンタル
膜などの酸化物絶縁層を用いることができる。なお、第２の絶縁層４２８は、トランジス
タ４７０のゲート絶縁層として機能する。
なお、トランジスタ４７０のゲート絶縁層として機能する第２の絶縁層４２８は、積層膜
を用いて形成しても良い。第２の絶縁層４２８を積層膜を用いて形成する場合には、１層
目（酸化物半導体層と接する層）に酸化シリコン膜、酸化窒化シリコン膜、酸化アルミニ
ウム膜、酸化タンタル膜などの酸化物絶縁膜を形成し、２層目以降は、酸化物に限られず
、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化タンタルなどの第１の絶縁
層４０２と同様の材料を用いた膜を形成することができる。
第２の絶縁層４２８は、スパッタリング法など、酸化物絶縁膜に水、水素等の不純物を混
入させない方法を適宜用いて形成することができる。本実施の形態では、第２の絶縁層と
して酸化珪素膜をスパッタリング法を用いて成膜する。成膜時の基板温度は、室温以上３
００℃以下とすればよく、本実施の形態では１００℃とする。ここで、成膜時に水、水素
等の不純物を混入させない方法として、成膜前に減圧下で１５０℃以上３５０℃以下の温
度で２分間以上１０分間以下のプリベークを行い、大気に触れることなく第２の絶縁層を
形成することが望ましい。酸化珪素膜のスパッタリング法による成膜は、希ガス（代表的
にはアルゴン）雰囲気下、酸素雰囲気下、または希ガス（代表的にはアルゴン）及び酸素
雰囲気下において行うことができる。また、ターゲットとして酸化珪素ターゲットまたは
珪素ターゲットを用いることができる。例えば、珪素ターゲットを用いて、酸素、及び希
ガス雰囲気下でスパッタリング法により酸化珪素を形成することができる。低抵抗化した
酸化物半導体層に接して形成する酸化物絶縁膜は、水分や、水素イオンや、ＯＨ−などの
不純物を含まず、これらが外部から侵入することをブロックする無機絶縁膜が好ましい。
本実施の形態では、純度が６Ｎであり、柱状多結晶Ｂドープの珪素ターゲット（抵抗値０
．０１Ωｃｍ）を用い、基板とターゲットの間との距離（Ｔ−Ｓ間距離）を８９ｍｍ、圧
力０．４Ｐａ、直流（ＤＣ）電源６ｋＷ、酸素（酸素流量比率１００％）雰囲気下でパル
スＤＣスパッタ法により成膜する。膜厚は３００ｎｍとする。
次いで、不活性ガス雰囲気下、または窒素ガス雰囲気下で第２の加熱処理（好ましくは２
００℃以上４００℃以下、例えば２５０℃以上３５０℃以下）を行う。例えば、窒素雰囲
気下で２５０℃、１時間の第２の加熱処理を行う。または、第１の加熱処理と同様に高温
短時間のＲＴＡ処理を行っても良い。第２の加熱処理を行うと、酸化物絶縁層と酸化物半
導体層が接した状態で加熱される。なお、第２の加熱処理を行うと、第１の加熱処理で低
抵抗化された酸化物半導体層４０４ａ、４０４ｂに酸素が供給され、酸素欠損部を補償す
るため、高抵抗化（ｉ型化）することができる。
本形態では、酸化珪素膜成膜後に第２の加熱処理を行ったが、加熱処理のタイミングは酸
化珪素膜成膜以降であれば問題なく、酸化珪素膜成膜直後に限定されるものではない。
次に、フォトリソグラフィ工程を行い、レジストマスクを形成し、第２の絶縁層４２８の
エッチングによりドレイン電極層４８６ｄに達するコンタクトホールを形成する。次いで
、第２の絶縁層４２８上に導電膜を形成した後、当該導電膜にフォトリソグラフィ工程を
施して、ゲート電極層４２１、及び、後の工程で画素電極層と接続される接続電極層４４
２を形成する（図２（Ｄ））。導電膜としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、
Ｗから選ばれた元素を含む膜を単層で、若しくは積層させて用いることができる。ただし
、ドレイン電極層４８６ｄと画素電極層が直接接続される場合は接続電極層４４２を省い
ても良い。
また、図示しないが、この工程で、酸化物半導体層４０４ｂのチャネル形成領域と重なる
位置に導電層を形成しても良い。酸化物半導体層４０４ｂのチャネル形成領域と重なる位
置に導電層を設けることによって、トランジスタ４６０の信頼性を高めることができる。
具体的には、トランジスタの信頼性を調べるためのＢＴ試験において、ＢＴ試験前後にお
けるトランジスタのしきい値電圧の変化量を低減することができる。また、導電層は、電
位がゲート電極層４５１と同じでもよいし、異なっていても良く、第２のゲート電極層と
して機能させることもできる。また、導電層の電位がＧＮＤ、０Ｖ、或いはフローティン
グ状態であってもよい。
本実施の形態において、トランジスタ４７０のチャネル形成領域は、酸化物半導体層４０
４ａのうち、酸化物導電層４８６ａと接する領域と、酸化物導電層４８６ｂと接する領域
に挟まれ、第２の絶縁層４２８と接し、且つゲート電極層４２１と重なる領域である。ま
た、トランジスタ４７０において、酸化物半導体層のうち第１の絶縁層４０２と接する領
域は、非晶質または非晶質と微結晶の混合物であり、第２の絶縁層４２８と接する表層部
は、結晶領域を有する。したがって、チャネル形成領域は、酸化物半導体層４０４ａの結
晶領域でもあり、酸化物半導体層４０４ａの表面に対して略垂直な方向にｃ軸（ｃ−ａｘ
ｉｓ）が配向した結晶粒を有する。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料
を用いる場合には、結晶粒のｃ軸が基板平面（または、酸化物半導体層表面）に対して垂
直な方向となるようにナノ結晶を配列させることにより、トランジスタ４７０における電
流の方向が結晶粒のｂ軸方向（またはａ軸方向）となる。そのため、トランジスタ４７０
は高い動特性（オン特性や周波数特性（ｆ特性と呼ばれる））を実現し、例えば、高速動
作が要求される駆動回路部に用いるトランジスタに好適である。
また、トランジスタ４７０のソース電極層４８４ａと酸化物半導体層４０４ａとの間に設
けられる酸化物導電層４８６ａはソース領域として機能し、ドレイン電極層４８４ｂと酸
化物半導体層４０４ａとの間に設けられる酸化物導電層４８６ｂはドレイン領域として機
能するため、周辺回路（駆動回路）の周波数特性を向上させるために有効である。
また、トランジスタ４６０のチャネル形成領域は、酸化物半導体層４０４ｂのうち、ソー
ス電極層４８６ｃと接する領域と、ドレイン電極層４８６ｄと接する領域に挟まれ、第１
の絶縁層４０２と接し、且つゲート電極層４５１と重なる領域である。不純物を除去する
ことによりｉ型化又は実質的にｉ型化された酸化物半導体層（高純度化された酸化物半導
体層）はキャリア濃度が抑制される。また、該酸化物半導体層のチャネル形成領域とは反
対の面に、ナノ結晶で構成された緻密な結晶領域が存在するため、表層部からの水分の再
侵入や酸素の脱離によるｎ型化を防止できる。従って、該酸化物半導体層を有するトラン
ジスタ４６０は、極めて低いオフ電流と、優れた信頼性を実現し、例えば、漏れ電流の低
減が要求される画素部に用いるトランジスタに好適である。
また、トランジスタ４６０において、ゲート電極層４５１、ソース電極層４８６ｃ及びド
レイン電極層４８６ｄは透光性を有する導電層で形成されるため、開口率を向上させるこ
とができる。
以上のように、駆動回路部と画素部において、一方の面（表層部）に結晶領域を有する酸
化物半導体層を活性層として用いた２種類のトランジスタを形成し、ゲート電極層の配置
によりチャネルが形成される領域を選択することにより、トランジスタの電気特性を選択
できる。また、同一基板上に高速動作が可能な駆動回路部と、画素部を有した半導体装置
を作製できる。
なお、本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態３）
本実施の形態では、トランジスタと同一基板上に設けられる端子部の構成の一例を図１０
に示す。なお、図１０において、図１と同じ箇所には同じ符号を用いて説明する。
図１０（Ａ１）、図１０（Ａ２）は、ゲート配線端子部の断面図及び上面図をそれぞれ図
示している。図１０（Ａ１）は図１０（Ａ２）中のＣ１−Ｃ２線に沿った断面図に相当す
る。図１０（Ａ１）において、第２の絶縁層４２８上に形成される導電層４１５は、入力
端子として機能する接続用の端子電極である。また、図１０（Ａ１）において、端子部で
は、トランジスタ４４０のゲート配線と同じ材料で形成される第１の端子４１１と、ソー
ス配線と同じ材料で形成される接続電極４１２とが第１の絶縁層４０２を介して重なり直
接接して導通させている。また、接続電極４１２と導電層４１５が第２の絶縁層４２８に
設けられたコンタクトホールを介して直接接して導通させている。
また、図１０（Ｂ１）、及び図１０（Ｂ２）は、ソース配線端子部の断面図及び上面図を
それぞれ図示している。また、図１０（Ｂ１）は図１０（Ｂ２）中のＣ３−Ｃ４線に沿っ
た断面図に相当する。図１０（Ｂ１）において、第２の絶縁層４２８上に形成される導電
層４１８は、入力端子として機能する接続用の端子電極である。また、図１０（Ｂ１）に
おいて、端子部では、トランジスタ４４０のゲート配線と同じ材料で形成される電極層４
１６が、ソース配線と電気的に接続される第２の端子４１４の下方に第１の絶縁層４０２
を介して重なる。電極層４１６は第２の端子４１４とは電気的に接続しておらず、電極層
４１６を第２の端子４１４と異なる電位、例えばフローティング、ＧＮＤ、０Ｖなどに設
定すれば、ノイズ対策のための容量または静電気対策のための容量を形成することができ
る。また、第２の端子４１４は、第２の絶縁層４２８を介して導電層４１８と電気的に接
続している。
ゲート配線、ソース配線、共通電位線、及び電源供給線は画素密度に応じて複数本設けら
れるものである。また、端子部においては、ゲート配線と同電位の第１の端子、ソース配
線と同電位の第２の端子、電源供給線と同電位の第３の端子、共通電位線と同電位の第４
の端子などが複数並べられて配置される。それぞれの端子の数は、それぞれ任意な数で設
ければ良いものとし、実施者が適宣決定すれば良い。なお、端子部の接続は図１０の構成
に限られるものではない。
本実施の形態は他の実施の形態と自由に組み合わせることができる。
（実施の形態４）
本実施の形態では、本発明の一態様の半導体装置として、同一基板上に二種類のトランジ
スタを用いてパルス出力回路を作製し、さらに当該パルス出力回路を複数接続してシフト
レジスタを構成する例について図３及び図４を用いて説明する。
なお、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子
を有する素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレ
イン領域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソー
スとドレインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソー
スまたはドレインであるかを限定することが困難である。そこで、ソース及びドレインと
して機能する領域を、ソースもしくはドレインと呼ばない場合がある。その場合、一例と
しては、それぞれを第１端子、第２端子と表記する場合がある。
図３（Ａ）にシフトレジスタの構成を示す。シフトレジスタは、第１のパルス出力回路１
０＿１乃至第Ｎのパルス出力回路１０＿Ｎ（Ｎは３以上の自然数）を有する。
また、第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎは、第１の配線
１１、第２の配線１２、第３の配線１３、及び第４の配線１４と接続され、第１の配線１
１から第１のクロック信号ＣＫ１が、第２の配線１２から第２のクロック信号ＣＫ２が、
第３の配線１３から第３のクロック信号ＣＫ３が、第４の配線１４から第４のクロック信
号ＣＫ４が供給される。
なお、クロック信号（ＣＫ）は、一定の間隔でＨレベル（Ｈ信号、高電源電位レベル、と
もいう）とＬレベル（Ｌ信号、低電源電位レベル、ともいう）を繰り返す信号である。こ
こで、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、順に１／４周
期分遅延している。本実施の形態では、第１のクロック信号（ＣＫ１）〜第４のクロック
信号（ＣＫ４）を利用して、パルス出力回路の駆動の制御等を行う。なお、クロック信号
は、入力される駆動回路に応じて、ＧＣＫ、ＳＣＫということもあるが、ここではＣＫと
して説明を行う。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎの各々は、第１の入力端
子２１、第２の入力端子２２、第３の入力端子２３、第４の入力端子２４、第５の入力端
子２５、第１の出力端子２６、及び第２の出力端子２７を有している（図３（Ｂ）参照）
。また、図示していないが、電源線５１、電源線５２、及び電源線５３と接続されている
。
パルス出力回路の第１の入力端子２１、第２の入力端子２２及び第３の入力端子２３は、
第１の配線１１〜第４の配線１４のいずれかと電気的に接続されている。例えば、図３（
Ａ）において、第１のパルス出力回路１０＿１は、第１の入力端子２１が第１の配線１１
と電気的に接続され、第２の入力端子２２が第２の配線１２と電気的に接続され、第３の
入力端子２３が第３の配線１３と電気的に接続されている。また、第２のパルス出力回路
１０＿２は、第１の入力端子２１が第２の配線１２と電気的に接続され、第２の入力端子
２２が第３の配線１３と電気的に接続され、第３の入力端子２３が第４の配線１４と電気
的に接続されている。
また第１のパルス出力回路１０＿１では、第５の配線１５からのスタートパルスＳＰ１（
第１のスタートパルス）が入力される。また２段目以降の第ｎのパルス出力回路１０＿ｎ
（ｎは、２以上Ｎ以下の自然数）では、一段前段のパルス出力回路からの信号（前段信号
ＯＵＴ（ｎ−１）という）（ｎは２以上の自然数）が入力される。
また第１のパルス出力回路１０＿１では、２段後段の第３のパルス出力回路１０＿３から
の信号が入力される。同様に、２段目以降の第ｎのパルス出力回路１０＿ｎでは、２段後
段の第（ｎ＋２）のパルス出力回路１０＿（ｎ＋２）からの信号（後段信号ＯＵＴ（ｎ＋
２）という）が入力される。従って、各段のパルス出力回路からは、後段及び／または二
つ前段のパルス出力回路に入力するための第１の出力信号ＯＵＴ（（１）（ＳＲ）〜ＯＵ
Ｔ（Ｎ）（ＳＲ））、別の配線等に電気的に接続される第２の出力信号（ＯＵＴ（１）〜
ＯＵＴ（Ｎ））が出力される。
すなわち、第１のパルス出力回路１０＿１において、第１の入力端子２１に第１のクロッ
ク信号ＣＫ１が入力され、第２の入力端子２２に第２のクロック信号ＣＫ２が入力され、
第３の入力端子２３に第３のクロック信号ＣＫ３が入力され、第４の入力端子２４にスタ
ートパルスが入力され、第５の入力端子２５に後段信号ＯＵＴ（３）が入力され、第１の
出力端子２６より第１の出力信号ＯＵＴ（１）（ＳＲ）が出力され、第２の出力端子２７
より第２の出力信号ＯＵＴ（１）が出力されていることとなる。
なお、図３（Ａ）に示すように、シフトレジスタの最終段の２つの段（１０＿Ｎ−１、及
び１０＿Ｎ）には、後段信号ＯＵＴ（ｎ＋２）が入力されないが、一例としては、別途第
６の配線１６より第２のスタートパルスＳＰ２を、第７の配線１７より第３のスタートパ
ルスＳＰ３をそれぞれ入力する構成とすればよい。または、別途シフトレジスタの内部で
生成された信号であってもよい。例えば、画素部へのパルス出力に寄与しない第（Ｎ＋１
）のパルス出力回路１０＿（Ｎ＋１）、第（Ｎ＋２）のパルス出力回路１０＿（Ｎ＋２）
を設け（ダミー段ともいう）、当該ダミー段より第２のスタートパルス（ＳＰ２）及び第
３のスタートパルス（ＳＰ３）に相当する信号を生成する構成としてもよい。
次に、本発明の一態様のパルス出力回路の構成について、図３（Ｃ）を用いて説明する。
第１のパルス出力回路１０＿１〜第Ｎのパルス出力回路１０＿Ｎは、電源線５１乃至電源
線５３と接続されている。電源線５１は第１の高電源電位ＶＤＤを、電源線５２は第２の
高電源電位ＶＣＣを、電源線５３は低電源電位ＶＳＳを供給する。ここで電源線５１乃至
電源線５３の電源電位の大小関係は、例えば、第１の高電源電位ＶＤＤは、第２の高電源
電位ＶＣＣと等しいか第２の高電源電位ＶＣＣより高電位であり、第２の高電源電位ＶＣ
Ｃは、低電源電位ＶＳＳより高電位であるとする。また、電源線５２の電位ＶＣＣを、電
源線５１の電位ＶＤＤより低くすることにより、動作に影響を与えることなく、トランジ
スタのゲート電極に印加される電位を低く抑えることができ、トランジスタの閾値のシフ
トを低減し、劣化を抑制できる。
なお、第１のクロック信号（ＣＫ１）〜第４のクロック信号（ＣＫ４）は、一定の間隔で
ＨレベルとＬレベルを繰り返す信号であるが、ＨレベルのときＶＤＤ、ＬレベルのときＶ
ＳＳであるとする。
第１のパルス出力回路１０＿１乃至第Ｎのパルス出力回路１０＿Ｎの各々は、第１のトラ
ンジスタ３１〜第１１のトランジスタ４１を有している（図３（Ｃ）参照）。本実施の形
態では、二種類のトランジスタを同一基板上に作製して、パルス出力回路を構成する。な
お、本実施の形態で例示するシフトレジスタが有する第１のパルス出力回路１０＿１〜第
Ｎのパルス出力回路１０＿Ｎは同じ構成を有しているため、ここでは、第１のパルス出力
回路１０＿１についてその構成と動作を説明する。
第１のパルス出力回路１０＿１は、第１のトランジスタ３１〜第１１のトランジスタ４１
を有している。第１のトランジスタ３１〜第１１のトランジスタ４１はｎチャネル型のト
ランジスタであって、高純度化された酸化物半導体層を有する。特に、チャネル形成領域
に高純度化され、キャリア濃度が抑制された酸化物半導体層を用い、正の閾値電圧を有し
、オフ電流が極めて小さく抑制されたボトムゲート型のトランジスタを、第２のトランジ
スタ３２、及び第５のトランジスタ３５に適用する。
なお、本実施の形態のパルス出力回路、及び当該パルス出力回路を複数接続して構成した
シフトレジスタにおいて、外部からの信号がゲート電極に直接入力されるトランジスタに
もボトムゲート型のトランジスタは好適である。例えば、第１のパルス出力回路１０＿１
の場合、外部からスタートパルスが入力される第４の入力端子２４と接続している第１の
トランジスタ３１、及び第５のトランジスタ３５をその例に挙げることができる。ボトム
ゲート型のトランジスタはゲートとソース間もしくは、ゲートとドレイン間の耐圧が高く
、例えば静電気などの異常な入力により、トランジスタの閾値が変動する等の故障の発生
を抑制できる。
また、第３のトランジスタ３３、第６のトランジスタ３６、第１０のトランジスタ４０、
及び第１１のトランジスタ４１として、高純度化された酸化物半導体層の表層部に形成さ
れた結晶領域をチャネル形成領域に用いた電界効果移動度が高く、ｆ特性に優れるトップ
ゲート型のトランジスタを適用する。
なお、トップゲート型のトランジスタ及びボトムゲート型のトランジスタは、実施の形態
１または実施の形態２で説明したトップゲート型のトランジスタ４５０、４７０及びボト
ムゲート型のトランジスタ４４０、４６０の作製方法に従って作製できるため、本実施の
形態では説明を省略する。
また、第１のトランジスタ３１、第４のトランジスタ３４、第７のトランジスタ３７乃至
第９のトランジスタ３９は、例えばトップゲート型のトランジスタ、もしくはボトムゲー
ト型のトランジスタのどちらを用いてもよいが、本実施の形態ではボトムゲート型を適用
するものとする。
図３（Ｃ）において第１のトランジスタ３１は、第１端子が電源線５１に電気的に接続さ
れ、第２端子が第９のトランジスタ３９の第１端子に電気的に接続され、ゲート電極が第
４の入力端子２４に電気的に接続されている。第２のトランジスタ３２は、第１端子が電
源線５３に電気的に接続され、第２端子が第９のトランジスタ３９の第１端子に電気的に
接続され、ゲート電極が第４のトランジスタ３４のゲート電極に電気的に接続されている
。第３のトランジスタ３３は、第１端子が第１の入力端子２１に電気的に接続され、第２
端子が第１の出力端子２６に電気的に接続されている。第４のトランジスタ３４は、第１
端子が電源線５３に電気的に接続され、第２端子が第１の出力端子２６に電気的に接続さ
れている。第５のトランジスタ３５は、第１端子が電源線５３に電気的に接続され、第２
端子が第２のトランジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に
電気的に接続され、ゲート電極が第４の入力端子２４に電気的に接続されている。第６の
トランジスタ３６は、第１端子が電源線５２に電気的に接続され、第２端子が第２のトラ
ンジスタ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続され
、ゲート電極が第５の入力端子２５に電気的に接続されている。第７のトランジスタ３７
は、第１端子が電源線５２に電気的に接続され、第２端子が第８のトランジスタ３８の第
２端子に電気的に接続され、ゲート電極が第３の入力端子２３に電気的に接続されている
。第８のトランジスタ３８は、第１端子が第２のトランジスタ３２のゲート電極及び第４
のトランジスタ３４のゲート電極に電気的に接続され、ゲート電極が第２の入力端子２２
に電気的に接続されている。第９のトランジスタ３９は、第１端子が第１のトランジスタ
３１の第２端子及び第２のトランジスタ３２の第２端子に電気的に接続され、第２端子が
第３のトランジスタ３３のゲート電極及び第１０のトランジスタ４０のゲート電極に電気
的に接続され、ゲート電極が電源線５２に電気的に接続されている。第１０のトランジス
タ４０は、第１端子が第１の入力端子２１に電気的に接続され、第２端子が第２の出力端
子２７に電気的に接続され、ゲート電極が第９のトランジスタ３９の第２端子に電気的に
接続されている。第１１のトランジスタ４１は、第１端子が電源線５３に電気的に接続さ
れ、第２端子が第２の出力端子２７に電気的に接続され、ゲート電極が第２のトランジス
タ３２のゲート電極及び第４のトランジスタ３４のゲート電極に電気的に接続されている
。
なお、図３（Ｃ）において、第３のトランジスタ３３のゲート電極、第１０のトランジス
タ４０のゲート電極、及び第９のトランジスタ３９の第２端子の接続箇所をノードＡとす
る。また、第２のトランジスタ３２のゲート電極、第４のトランジスタ３４のゲート電極
、第５のトランジスタ３５の第２端子、第６のトランジスタ３６の第２端子、第８のトラ
ンジスタ３８の第１端子、及び第１１のトランジスタ４１のゲート電極の接続箇所をノー
ドＢとする。なお、ノードＢの電位を保持するため、一方の電極をノードＢに電気的に接
続した容量素子を別途設けてもよい。具体的には、容量素子の一方の電極をノードＢに電
気的に接続し、他方を電源線５３に電気的に接続して設ければよい。
次に、図４（Ａ）に示したパルス出力回路の動作について図４（Ｂ）、図５〜図７を参照
して説明する。具体的には、図４（Ｂ）のタイミングチャートにおいて示す、第１の期間
６１、第２の期間６２、第３の期間６３、第４の期間６４、第５の期間６５に分割してパ
ルス出力回路の動作を説明する。なお、図５および図６において、トランジスタを実線で
示す場合には、当該トランジスタがオン状態（導通状態）であることを表し、破線で示す
場合には、当該トランジスタがオフ状態（非導通状態）であることを表すものとする。
ここでは、第１のパルス出力回路１０＿１の出力に関して説明する。第１のパルス出力回
路１０＿１は、第１の入力端子２１が第１のクロック信号（ＣＫ１）を供給する第１の配
線１１と電気的に接続され、第２の入力端子２２が第２のクロック信号（ＣＫ２）を供給
する第２の配線１２と電気的に接続され、第３の入力端子２３が第３のクロック信号（Ｃ
Ｋ３）を供給する第３の配線１３と電気的に接続されている。
なお、以下の説明において、第１のトランジスタ３１〜第１１のトランジスタ４１は、Ｎ
チャネル型のトランジスタとし、ゲートとソース間電圧（Ｖｇｓ）がしきい値電圧（Ｖｔ
ｈ）を上回ったとき導通状態になるものとする。
また、ここでは説明の簡略化のためＶＳＳ＝０とするが、これに限られない。なお、ＶＤ
ＤとのＶＣＣの差分、及びＶＣＣとＶＳＳとの差分（ＶＤＤ＞ＶＣＣである場合）は、ト
ランジスタのしきい値電圧より大きくなるものとし、すなわちトランジスタをオン状態（
導通状態）にするものとする。なお電源線５２の電位を、電源線５１の電位より低くする
ことにより、第２のトランジスタ３２、第４のトランジスタ３４、第９のトランジスタ３
９、及び第１１のトランジスタ４１のゲート電極に印加される電位を低く抑え、当該パル
ス出力回路の第２のトランジスタ３２、第４のトランジスタ３４、第９のトランジスタ３
９及び第１１のトランジスタ４１のしきい値のシフトを低減し、劣化を抑制することがで
きる。
第１の期間６１において、第１のスタートパルス（ＳＰ１）がＨレベルとなり、第１のス
タートパルス（ＳＰ１）が入力される第１のパルス出力回路１０＿１の第４の入力端子２
４と電気的に接続された第１のトランジスタ３１と第５のトランジスタ３５が導通状態に
なる。また、第３のクロック信号（ＣＫ３）もＨレベルであるため第７のトランジスタ３
７もオンする。また、第９のトランジスタ３９のゲートには第２の高電源電位ＶＣＣが印
加されており、第９のトランジスタ３９もオンする（図５（Ａ）参照）。
このとき、第１のトランジスタ３１及び第９のトランジスタ３９がオンであるためノード
Ａの電位は上昇する。また、第５のトランジスタ３５がオンであるためノードＢの電位は
下降する。
また、第１のトランジスタ３１の第２端子の電位は、第１のトランジスタ３１の第２端子
がソースとなって、第１の電源線５１の電位から第１のトランジスタ３１のしきい値電圧
を引いた値となるため、ＶＤＤ−Ｖｔｈ３１（Ｖｔｈ３１は第１のトランジスタ３１のし
きい値電圧）となる。そして、第９のトランジスタ３９のしきい値電圧Ｖｔｈ３９とＶｔ
ｈ３１において、（ＶＤＤ−Ｖｔｈ３１）が（ＶＣＣ−Ｖｔｈ３９）以上の場合は、ノー
ドＡの電位がＶＣＣ−Ｖｔｈ３９となって第９のトランジスタ３９がオフし、ノードＡは
電位（ＶＣＣ−Ｖｔｈ３９）を維持したまま浮遊状態となる。また、（ＶＤＤ−Ｖｔｈ３
１）が（ＶＣＣ−Ｖｔｈ３９）未満の場合は、第９のトランジスタ３９はオフすることな
く、ノードＡは電位（ＶＤＤ−Ｖｔｈ３１）まで上昇する。
なお、本実施の形態では第１のトランジスタ３１乃至第１１のトランジスタ４１は全て同
じしきい値電圧Ｖｔｈ０を有するため、ノードＡの電位が（ＶＣＣ−Ｖｔｈ０）となって
第９のトランジスタ３９がオフし、ノードＡは電位（ＶＣＣ−Ｖｔｈ０）を維持したまま
浮遊状態となる。
ここで、第３のトランジスタ３３において、ゲート電極の電位が（ＶＣＣ−Ｖｔｈ０）と
なっている。第３のトランジスタ３３のゲートとソース間の電圧がそのしきい値を上回っ
ている。すなわち、ＶＣＣ−Ｖｔｈ０＞Ｖｔｈ３３（Ｖｔｈ３３は第３のトランジスタ３
３のしきい値電圧であって、本実施の形態ではＶｔｈ０）であるため、第３のトランジス
タ３３がオンする。
第２の期間６２において、第１のパルス出力回路１０＿１の第１の入力端子２１は第１の
クロック信号（ＣＫ１）がＬレベルからＨレベルに切り替わる。すでに、第３のトランジ
スタ３３がオンしているため、ソースとドレインの間に電流が生じ、出力端子２６に現れ
る出力信号（ＯＵＴ（１）（ＳＲ））の電位、すなわち第３のトランジスタ３３の第２の
電極（この場合、ソース電極）の電位が上昇を始める。第３のトランジスタ３３のゲート
とソース間には寄生容量による容量結合が存在し、出力端子２６の電位の上昇に伴い、浮
遊状態となっている第３のトランジスタ３３のゲート電極の電位が上昇する（ブートスト
ラップ動作）。最終的には、第３のトランジスタ３３のゲート電極の電位は、（ＶＤＤ＋
Ｖｔｈ３３）より高くなり、出力端子２６の電位はＶＤＤに等しくなる（図４（Ｂ）、図
５（Ｂ）参照）。
また、このとき、第１のパルス出力回路１０＿１の第４の入力端子２４は第１のスタート
パルス（ＳＰ１）によりＨレベルであるため、第５のトランジスタ３５がオンしてノード
ＢはＬレベルに維持されている。従って、出力端子２６の電位がＬレベルからＨレベルに
立ち上がるとき、出力端子２６とノードＢの容量結合による不具合を抑制することができ
る。
次いで、第３の期間６３の前半において、第１のスタートパルス（ＳＰ１）がＬレベルと
なり第１のトランジスタ３１と第５のトランジスタ３５がオフする。また、第２の期間６
２に続いて第１のクロック信号（ＣＫ１）はＨレベルを保持し、またノードＡの電位も変
化しないため、第３のトランジスタ３３の第１の電極にはＨレベルの信号が供給される（
図５（Ｃ）参照）。なお、第３の期間６３の前半では、ノードＢに接続する各トランジス
タがオフし、ノードＢが浮遊状態となるが、出力端子２６の電位も変化しないため、ノー
ドＢと出力端子２６の容量結合による不具合の影響はほとんど無視できる程度となる。
なお、図４（Ａ）に示すように、ゲートに第２の高電源電位ＶＣＣが印加される第９のト
ランジスタ３９を設けておくことにより、ブートストラップ動作の前後において、以下の
ような利点がある。
ゲート電極に第２の高電源電位ＶＣＣが印加される第９のトランジスタ３９がない場合、
ブートストラップ動作によりノードＡの電位が上昇すると、第１のトランジスタ３１の第
２端子であるソースの電位が上昇していき、第１の高電源電位ＶＤＤより大きくなる。そ
して、第１のトランジスタ３１のソースが第１端子側、即ち電源線５１側に切り替わる。
そのため、第１のトランジスタ３１においては、ゲートとソースの間、ゲートとドレイン
の間ともに、大きなバイアス電圧が印加されるために大きなストレスがかかり、トランジ
スタの劣化の要因となりうる。
そこで、ゲート電極に第２の高電源電位ＶＣＣが印加される第９のトランジスタ３９を設
けておくことにより、ブートストラップ動作によりノードＡの電位は上昇するものの、第
１のトランジスタ３１の第２端子の電位の上昇を生じないようにすることができる。つま
り、第９のトランジスタ３９を設けることにより、第１のトランジスタ３１のゲートとソ
ースの間に印加される負のバイアス電圧の値を小さくすることができる。よって、本実施
の形態の回路構成とすることにより、第１のトランジスタ３１のゲートとソースの間に印
加される負のバイアス電圧も小さくできるため、ストレスによる第１のトランジスタ３１
の劣化を抑制することができる。
なお、第９のトランジスタ３９を設ける箇所については、第１のトランジスタ３１の第２
端子と第３のトランジスタ３３のゲートとの間に第１端子と第２端子を介して接続される
ように設ける構成であればよい。なお、本実施形態でのパルス出力回路を複数具備するシ
フトレジスタの場合、走査線駆動回路より高い動特性が要求される信号線駆動回路では、
第９のトランジスタ３９を省略してもよく、トランジスタ数を削減する利点がある。
第３の期間６３の後半において、第３のクロック信号（ＣＫ３）がＨレベルに切り替わり
、第７のトランジスタ３７がオンとなる。また、第３の期間６３の前半に続いて、第２の
クロック信号（ＣＫ２）はＨレベルを保持し、第８のトランジスタ３８はオンであるため
、ノードＢの電位はＶＣＣに上昇する。
ノードＢの電位が上昇したため、第２のトランジスタ３２及び第４のトランジスタ３４及
び第１１のトランジスタ４１がオンとなり、出力端子２７（ＯＵＴ（１））の電位がＬレ
ベルとなる。
また、第３の期間６３の後半において、第２のトランジスタ３２がオンとなり、第９のト
ランジスタ３９の第１端子にＬレベルの信号が供給されるので、第９のトランジスタ３９
がオン状態となり、ノードＡの電位が降下する。
また、第４のトランジスタ３４がオン状態になったことで、出力端子２６の電位が下降す
る。（図５（Ｄ）参照）。
第４の期間６４の前半において、第２のクロック信号（ＣＫ２）がＨレベルからＬレベル
に切り替わるため、第８のトランジスタ３８がオフ状態となる。しかし、第５の入力端子
２５（ＯＵＴ（３））がＨレベルを保持することにより、第６のトランジスタ３６がオン
状態であるため、ノードＢはＶＣＣを保持することとなる。（図６（Ａ）参照）。
その後、第４の期間６４の後半に、第１のパルス出力回路１０＿１の第５の入力端子２５
（ＯＵＴ（３））がＬレベルとなり、第６のトランジスタ３６がオフする（図６（Ｂ）参
照）。このとき、ノードＢは、ＶＣＣレベルを保持した状態から浮遊状態となる。これに
より、第２のトランジスタ３２、第４のトランジスタ３４、及び第１１のトランジスタ４
１がオンし続ける状態となる。ただし、図４（Ｂ）に示すように、ノードＢの電位は、Ｖ
ＣＣレベルからトランジスタのオフ電流等に起因して下降することとなる。
その後、回路は周期的な動作を繰り返す。この期間を第５の期間とする（図６（Ｃ）およ
び図６（Ｄ）参照）。第５の期間６５のある期間（第２のクロック信号（ＣＫ２）及び第
３のクロック信号（ＣＫ３）が共にＨレベルであるとき）において、第７のトランジスタ
３７と第８のトランジスタ３８がオンし、ノードＢに定期的にＶＣＣレベルの信号が供給
される（図６（Ｄ）参照）。
このように、第５の期間６５に定期的にノードＢにＶＣＣレベルの信号を供給する構成と
することにより、パルス出力回路の誤動作を抑制することができる。また、第７のトラン
ジスタ３７と、第８のトランジスタ３８のオン又はオフを定期的に行うことによって、ト
ランジスタのしきい値のシフトを低減することが可能となる。
また、第５の期間６５において、ノードＢに電源線５２からＶＣＣレベルの信号が供給さ
れていない間に、ノードＢの電位が下がる場合、予めノードＢに容量素子を設け、ノード
Ｂの電位の下降を緩和する構成としてもよい。
なお、第２の入力端子２２と第８のトランジスタ３８のゲート電極の結線と、第３の入力
端子２３と第７のトランジスタ３７のゲート電極の結線を入れ替えて、第８のトランジス
タ３８のゲート電極に供給していたクロック信号を、第７のトランジスタ３７のゲート電
極に供給し、第７のトランジスタ３７のゲート電極に供給していたクロック信号を、第８
のトランジスタ３８のゲート電極に供給しても、同様の作用を奏する。
図４（Ａ）に示すパルス出力回路において、第２の入力端子２２及び第３の入力端子２３
の電位を制御して、第７のトランジスタ３７及び第８のトランジスタ３８が共にオンの状
態から、第７のトランジスタ３７がオフであって第８のトランジスタ３８がオンの状態を
経て、第７のトランジスタ３７及び第８のトランジスタ３８が共にオフの状態にすると、
第７のトランジスタ３７のゲート電極の電位の低下、及び第８のトランジスタ３８のゲー
ト電極の電位の低下により、ノードＢの電位の低下が２回生じることとなる。
一方、図４（Ａ）に示すパルス出力回路において、図４（Ｂ）の期間のように、第７のト
ランジスタ３７及び第８のトランジスタ３８が共にオンの状態から、第７のトランジスタ
３７がオンであって第８のトランジスタ３８がオフの状態を経て、第７のトランジスタ３
７及び第８のトランジスタ３８が共にオフの状態にすると、第８のトランジスタ３８のゲ
ート電極の電位の低下により、ノードＢの電位の低下が一回だけ生じ、電位が低下する回
数を一回に低減できる。
すなわち、第７のトランジスタ３７のゲート電極に第３の入力端子２３からクロック信号
を供給し、第８のトランジスタ３８のゲート電極に第２の入力端子２２からクロック信号
を供給すると、ノードＢの電位の変動を小さくでき、その結果ノイズが低減できるため好
適である。
このように、第１の出力端子２６及び第２の出力端子２７の電位をＬレベルに保持する期
間に、ノードＢに定期的にＶＣＣレベルの信号が供給される構成とすることにより、パル
ス出力回路の誤動作を抑制できる。
本実施の形態で説明したパルス出力回路のノードＢは、第４の期間６４の後半にＶＣＣレ
ベルを保持した状態から浮遊状態となる。浮遊状態のノードＢの電位は、第５のトランジ
スタ３５のオフ電流等に起因してＶＣＣレベルから下降する恐れがある。しかし、本実施
の形態のパルス出力回路の第５のトランジスタ３５には、チャネル形成領域に高純度化さ
れた酸化物半導体層を用いた、オフ電流が極めて低く抑制されたボトムゲート型のトラン
ジスタを用いているため、浮遊状態のノードＢの電位はよく維持され、ＶＣＣレベルから
の低下が少ない。その結果、半導体装置の誤動作が抑制され、信頼性が向上する。
また、トランジスタのオフ電流を抑制するために、ゲート電極をダブルゲート構造、トリ
プルゲート構造といったマルチゲート構造とする必要がないため、トランジスタを小型化
できる。さらに、ノードＢの電位を維持するための容量素子が不要、もしくは小型化でき
る。このように小型化された素子を用いて構成されたパルス出力回路、または、小型化さ
れたパルス出力回路を用いて構成されたシフトレジスタを用いることにより、半導体装置
全体の小型化が可能になる。
また、チャネル形成領域に高純度化された酸化物半導体層を用いたボトムゲート型のトラ
ンジスタは、オフ電流が極めて小さく抑制されているだけでなく、正の閾値電圧を有して
いる。本実施の形態のパルス出力回路では第２のトランジスタ３２に高純度化された酸化
物半導体層を用いたボトムゲート型のトランジスタを用いているため、ブートストラップ
動作によりノードＡの電位を高める際に、損失が少なく速やかに上昇できる。その結果、
半導体装置の誤動作が抑制され、信頼性が向上する。
また、本実施の形態のパルス出力回路において、第３のトランジスタ３３、第６のトラン
ジスタ３６、第１０のトランジスタ４０、及び第１１のトランジスタ４１には、高純度化
された酸化物半導体層の結晶領域をチャネル形成領域に用いたトップゲート型のトランジ
スタを用いる。高純度化された酸化物半導体層の結晶領域をチャネル形成領域に用いたト
ップゲート型のトランジスタはｆ特性に優れ、高い電界効果移動度を有しているため、第
３のトランジスタ３３、第６のトランジスタ３６、第１０のトランジスタ４０、及び第１
１のトランジスタ４１のスイッチング動作を高速化できる。また、当該トランジスタを小
型化できる。
このように高速化された素子を用いて構成されたパルス出力回路、または、高速化された
パルス出力回路を用いて構成されたシフトレジスタを用いることにより、半導体装置全体
の高速化が可能になる。
また、本実施の形態で示したシフトレジスタは、図７（Ａ）に示すように、第ｍのパルス
出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路から出力されるパルスが
半分（１／４周期分）重なった駆動方法を用いている。これは、従来のシフトレジスタに
おける第ｍのパルス出力回路から出力されるパルスと第（ｍ＋１）のパルス出力回路から
出力されるパルスが重ならない駆動方法（図７（Ｂ）参照）と比較して、配線に充電する
時間を約２倍とすることができる。このように、第ｍのパルス出力回路から出力されるパ
ルスと第（ｍ＋１）のパルス出力回路から出力されるパルスが半分（１／４周期分）重な
った駆動方法を用いることによって、大きな負荷をかけることができ、高い周波数で動作
するパルス出力回路を提供することができる。また、パルス出力回路の動作条件を大きく
することができる。
なお、本実施の形態で示したシフトレジスタ及びパルス出力回路は、本明細書中の他の実
施の形態で示すシフトレジスタ及びパルス出力回路の構成と組み合わせて実施することが
可能である。また、本実施の形態の発明は半導体装置にも適用できる。本明細書中におい
て半導体装置とは、半導体特性を利用することで機能しうる装置を意味する。
（実施の形態５）
本実施の形態では、実施の形態４で説明した同一基板上に二種類のトランジスタを用いて
作製したシフトレジスタに、高純度化された酸化物半導体層をチャネル形成領域に有する
トランジスタを用いたスイッチング回路を組み合わせて、アクティブマトリクス型表示装
置の駆動回路を構成する例について説明する。はじめにアクティブマトリクス型表示装置
の概要についてブロック図を用いて説明し、次いで該表示装置が有するシフトレジスタを
利用した信号線駆動回路と走査線駆動回路について説明する。
アクティブマトリクス型表示装置のブロック図の一例を図８（Ａ）に示す。表示装置の基
板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動
回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が
信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５
３０２、及び第２の走査線駆動回路５３０３から延伸して配置されている。なお走査線と
信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている
。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒ
ｃｕｉｔ）等の接続部を介して、タイミング制御回路５３０５（コントローラ、制御ＩＣ
ともいう）に接続されている。
画素部５３０１に配置するトランジスタは、実施の形態１または実施の形態２で説明した
本発明の一態様のトランジスタを適用できる。画素部５３０１に用いるトランジスタはボ
トムゲート型が特に好ましく、例えば、実施の形態１または２で示したトランジスタ４４
０、またはトランジスタ４６０を好ましく用いることができる。ボトムゲート型のトラン
ジスタはオフ電流が少ないため、表示画像のコントラストを高くできるだけでなく、表示
装置の消費電力を低減できる。
なお、実施の形態１または実施の形態２で説明したトランジスタはｎチャネル型トランジ
スタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成できる駆動回路の一
部を画素部のトランジスタと同一基板上に形成する。
図８（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号
線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、
表示装置の外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることがで
きる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、
配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接
続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
なお、タイミング制御回路５３０５は、第１の走査線駆動回路５３０２に対し、一例とし
て、第１の走査線駆動回路用スタート信号（ＧＳＰ１）、走査線駆動回路用クロック信号
（ＧＣＫ１）を供給する。また、タイミング制御回路５３０５は、第２の走査線駆動回路
５３０３に対し、一例として、第２の走査線駆動回路用スタート信号（ＧＳＰ２）（スタ
ートパルスともいう）、走査線駆動回路用クロック信号（ＧＣＫ２）を供給する。信号線
駆動回路５３０４に、信号線駆動回路用スタート信号（ＳＳＰ）、信号線駆動回路用クロ
ック信号（ＳＣＫ）、ビデオ信号用データ（ＤＡＴＡ）（単にビデオ信号ともいう）、ラ
ッチ信号（ＬＡＴ）を供給するものとする。なお各クロック信号は、周期のずれた複数の
クロック信号でもよいし、クロック信号を反転させた信号（ＣＫＢ）とともに供給される
ものであってもよい。なお、第１の走査線駆動回路５３０２と第２の走査線駆動回路５３
０３との一方を省略することが可能である。
図８（Ｂ）では、駆動周波数が比較的低い回路（例えば、第１の走査線駆動回路５３０２
、第２の走査線駆動回路５３０３）を画素部５３０１と同じ基板５３００に形成し、駆動
周波数が比較的高い信号線駆動回路５３０４を画素部５３０１とは別の基板に形成する構
成について示している。例えば、単結晶半導体を用いたトランジスタを用いて駆動周波数
が比較的高い信号線駆動回路５３０４を別の基板に形成することもできる。したがって、
表示装置の大型化、工程数の削減、コストの低減、又は歩留まりの向上などを図ることが
できる。
本実施の形態においては、駆動周波数が比較的高い信号線駆動回路５３０４を画素部５３
０１と同じ基板５３００に形成するものとする。なお、基板５３００上に駆動回路を設け
た場合、配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図る
ことができる。
次に、ｎチャネル型トランジスタで構成する信号線駆動回路の構成、動作の一例について
図９（Ａ）、図９（Ｂ）を用いて説明する。
信号線駆動回路は、シフトレジスタ５６０１、及びスイッチング回路５６０２を有する。
スイッチング回路５６０２は、スイッチング回路５６０２＿１〜５６０２＿Ｎ（Ｎは自然
数）という複数の回路を有する。スイッチング回路５６０２＿１〜５６０２＿Ｎは、各々
、トランジスタ５６０３＿１〜５６０３＿ｋ（ｋは自然数）という複数のトランジスタを
有する。なお、本実施の形態では、トランジスタ５６０３＿１〜５６０３＿ｋにｎチャネ
ル型トランジスタを適用する構成について説明する。
信号線駆動回路の接続関係について、スイッチング回路５６０２＿１を例にして図９（Ａ
）を用いて説明する。トランジスタ５６０３＿１〜５６０３＿ｋの第１端子は、各々、配
線５６０４＿１〜５６０４＿ｋと接続される。トランジスタ５６０３＿１〜５６０３＿ｋ
の第２端子は、各々、信号線Ｓ１〜Ｓｋと接続される。トランジスタ５６０３＿１〜５６
０３＿ｋのゲートは、配線５６０５＿１と接続される。
シフトレジスタ５６０１は、配線５６０５＿１〜５６０５＿Ｎに順番にＨレベルの信号を
出力し、スイッチング回路５６０２＿１〜５６０２＿Ｎを順番に選択する機能を有する。
なお、シフトレジスタ５６０１は、実施の形態４で説明した方法で作成できるため、ここ
では詳細な説明を省略する。
スイッチング回路５６０２＿１は、配線５６０４＿１〜５６０４＿ｋと信号線Ｓ１〜Ｓｋ
との導通状態（第１端子と第２端子との間の導通）を制御する機能、即ち配線５６０４＿
１〜５６０４＿ｋの電位を信号線Ｓ１〜Ｓｋに供給するか否かを制御する機能を有する。
このように、スイッチング回路５６０２＿１は、セレクタとしての機能を有する。またト
ランジスタ５６０３＿１〜５６０３＿ｋは、各々、配線５６０４＿１〜５６０４＿ｋと信
号線Ｓ１〜Ｓｋとの導通状態を制御する機能、即ち配線５６０４＿１〜５６０４＿ｋの電
位を信号線Ｓ１〜Ｓｋに供給する機能を有する。このように、トランジスタ５６０３＿１
〜５６０３＿ｋは、各々、スイッチとしての機能を有する。
本実施の形態では、スイッチング回路５６０２に用いるトランジスタとして、例えば実施
の形態１のトランジスタ４５０のように、高純度化された酸化物半導体層の結晶領域をチ
ャネル形成領域に用いたトップゲート型のトランジスタを用いる。トップゲート型のトラ
ンジスタは、ｆ特性に優れスイッチング動作が速い。そのため、画素数が多い高精細の次
世代表示装置が要求する高速書き込みに対応できる。なお、高純度化された酸化物半導体
層をチャネル形成領域に用いたトランジスタは、実施の形態１または２で説明した方法で
作製できるため、ここでは詳細な説明を省略する。
なお、配線５６０４＿１〜５６０４＿ｋには、各々、ビデオ信号用データ（ＤＡＴＡ）が
入力される。ビデオ信号用データ（ＤＡＴＡ）は、画像情報又は画像信号に応じたアナロ
グ信号である場合が多い。
次に、図９（Ａ）の信号線駆動回路の動作について、図９（Ｂ）のタイミングチャートを
参照して説明する。図９（Ｂ）には、信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎ、及び信号Ｖｄａ
ｔａ＿１〜Ｖｄａｔａ＿ｋの一例を示す。信号Ｓｏｕｔ＿１〜Ｓｏｕｔ＿Ｎは、各々、シ
フトレジスタ５６０１の出力信号の一例であり、信号Ｖｄａｔａ＿１〜Ｖｄａｔａ＿ｋは
、各々、配線５６０４＿１〜５６０４＿ｋに入力される信号の一例である。なお、信号線
駆動回路の１動作期間は、表示装置における１ゲート選択期間に対応する。１ゲート選択
期間は、一例として、期間Ｔ１〜期間ＴＮに分割される。期間Ｔ１〜ＴＮは、各々、選択
された行に属する画素にビデオ信号用データ（ＤＡＴＡ）を書き込むための期間である。
なお、本実施の形態の図面等において示す各構成の、信号波形のなまり等は、明瞭化のた
めに誇張して表記している場合がある。よって、必ずしもそのスケールに限定されないも
のであることを付記する。
期間Ｔ１〜期間ＴＮにおいて、シフトレジスタ５６０１は、Ｈレベルの信号を配線５６０
５＿１〜５６０５＿Ｎに順番に出力する。例えば、期間Ｔ１において、シフトレジスタ５
６０１は、ハイレベルの信号を配線５６０５＿１に出力する。すると、トランジスタ５６
０３＿１〜５６０３＿ｋはオンになるので、配線５６０４＿１〜５６０４＿ｋと、信号線
Ｓ１〜Ｓｋとが導通状態になる。このとき、配線５６０４＿１〜５６０４＿ｋには、Ｄａ
ｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）が入力される。Ｄａｔａ（Ｓ１）〜Ｄａｔａ（Ｓｋ）は
、各々、トランジスタ５６０３＿１〜５６０３＿ｋを介して、選択される行に属する画素
のうち、１列目〜ｋ列目の画素に書き込まれる。こうして、期間Ｔ１〜ＴＮにおいて、選
択された行に属する画素に、ｋ列ずつ順番にビデオ信号用データ（ＤＡＴＡ）が書き込ま
れる。
以上のように、ビデオ信号用データ（ＤＡＴＡ）が複数の列ずつ画素に書き込まれること
によって、ビデオ信号用データ（ＤＡＴＡ）の数、又は配線の数を減らすことができる。
よって、外部回路との接続数を減らすことができる。また、ビデオ信号が複数の列ずつ画
素に書き込まれることによって、書き込み時間を長くすることができ、ビデオ信号の書き
込み不足を防止することができる。
なお、本実施の形態の駆動回路のシフトレジスタ５６０１には、実施の形態４で説明した
シフトレジスタを適用しているため、誤動作が抑制され、高い信頼性を有している。また
、小型化されたシフトレジスタを用いることにより、駆動回路の全体の小型化が可能にな
る。
また、本実施の形態の駆動回路のスイッチング回路５６０２には、高純度化された酸化物
半導体層の結晶領域をチャネル形成領域に用いたトップゲート型のトランジスタを適用し
ているためスイッチング動作が速い。そのため、本実施の形態で例示する駆動回路は画素
への高速書き込みが可能であり、画素数が多い高精細な次世代の表示装置に好適である。
なお、実施の形態４で説明したシフトレジスタは走査線駆動回路へも適用できる。走査線
駆動回路は、シフトレジスタを有している。また場合によってはレベルシフタやバッファ
等を有していても良い。走査線駆動回路において、シフトレジスタにクロック信号（ＣＬ
Ｋ）及びスタートパルス信号（ＳＰ）が入力されることによって、選択信号が生成される
。生成された選択信号はバッファにおいて緩衝増幅され、対応する走査線に供給される。
走査線には、１ライン分の画素のトランジスタのゲート電極が接続されている。そして、
１ライン分の画素のトランジスタを一斉にＯＮにしなくてはならないので、バッファは大
きな電流を流すことが可能なものが用いられる。
また、本実施の形態で説明したアクティブマトリクス型表示装置と外部装置は端子部を介
して接続される。そこで、外部からの異常な入力（例えば静電気など）により、トランジ
スタの閾値が変動する等の故障の発生を防止するために、保護回路を駆動回路内に設ける
。ゲートとソース間、及びゲートとドレイン間の耐圧が高いため、保護回路に用いるトラ
ンジスタとしては実施の形態１または２で示したボトムゲート型のトランジスタが好適で
ある。
（実施の形態６）
実施の形態１または２に示すトランジスタを作製し、該トランジスタを画素部、さらには
駆動回路に用いて表示機能を有する半導体装置（表示装置ともいう）を作製することがで
きる。また、実施の形態１または２に示すトランジスタを駆動回路の一部または全体を、
画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
表示装置は表示素子を含む。表示素子としては液晶素子（液晶表示素子ともいう）、発光
素子（発光表示素子ともいう）を用いることができる。発光素子は、電流または電圧によ
って輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒ
ｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬ等が含まれる。また、電子インクなど、電気
的作用によりコントラストが変化する表示媒体も適用することができる。
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラ
を含むＩＣ等を実装した状態にあるモジュールとを含む。さらに、該表示装置を作製する
過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は
、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的に
は、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜
を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、
あらゆる形態があてはまる。
なお、本明細書中における表示装置とは、画像表示デバイス、表示デバイス、もしくは光
源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ ｐｒ
ｉｎｔｅｄ ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎ
ｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ）が取り
付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュ
ール、または表示素子にＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）方式によりＩＣ（集積回
路）が直接実装されたモジュールも全て表示装置に含むものとする。
本実施の形態では、半導体装置の一形態に相当する液晶表示パネルの外観及び断面につい
て、図１１を用いて説明する。図１１（Ａ１）（Ａ２）は、第１の基板４００１上に形成
された実施の形態１または２で示したＩｎ−Ｇａ−Ｚｎ−Ｏ系膜を酸化物半導体層として
含む信頼性の高いトランジスタ４０１０、４０１１、及び液晶素子４０１３を、第２の基
板４００６との間にシール材４００５によって封止した、パネルの上面図であり、図１１
（Ｂ）は、図１１（Ａ１）（Ａ２）のＭ−Ｎにおける断面図に相当する。
第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４とを囲む
ようにして、シール材４００５が設けられている。また画素部４００２と、走査線駆動回
路４００４の上に第２の基板４００６が設けられている。よって画素部４００２と、走査
線駆動回路４００４とは、第１の基板４００１とシール材４００５と第２の基板４００６
とによって、液晶層４００８と共に封止されている。また第１の基板４００１上のシール
材４００５によって囲まれている領域とは異なる領域に、別途用意された基板上に単結晶
半導体膜又は多結晶半導体膜で形成された信号線駆動回路４００３が実装されている。
なお、別途形成した駆動回路の接続方法は、特に限定されるものではなく、ＣＯＧ方法、
ワイヤボンディング法、或いはＴＡＢ法などを用いることができる。図１１（Ａ１）は、
ＣＯＧ法により信号線駆動回路４００３を実装する例であり、図１１（Ａ２）は、ＴＡＢ
法により信号線駆動回路４００３を実装する例である。
また第１の基板４００１上に設けられた画素部４００２と、走査線駆動回路４００４は、
トランジスタを複数有しており、図１１（Ｂ）では、画素部４００２に含まれるトランジ
スタ４０１０と、走査線駆動回路４００４に含まれるトランジスタ４０１１とを例示して
いる。トランジスタ４０１０上には絶縁層４０２０、４０２１が設けられ、トランジスタ
４０１１上には絶縁層４０２１が設けられている。絶縁層４０２０はトランジスタ４０１
１のゲート絶縁層として機能する。
絶縁層４０２０上において画素部のトランジスタ４０１０の酸化物半導体層のチャネル形
成領域と重なる位置に導電層４０４２が設けられている。導電層４０４２を酸化物半導体
層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけるトラン
ジスタ４０１０のしきい値電圧の変化量を低減することができる。また、導電層４０４２
は、電位がトランジスタ４０１０のゲート電極層と同じでもよいし、異なっていても良く
、第２のゲート電極層として機能させることもできる。また、導電層４０４２の電位がＧ
ＮＤ、０Ｖ、或いはフローティング状態であってもよい。なお、導電層４０４２は、トラ
ンジスタ４０１１のゲート電極層と同じ材料、同じ工程で作製することができる。
トランジスタ４０１０、４０１１は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜を酸化物半導体層として
含む信頼性の高い実施の形態１または２に示すトランジスタを適用することができる。本
実施の形態において、トランジスタ４０１０、４０１１はｎチャネル型トランジスタであ
る。
また、液晶素子４０１３が有する画素電極層４０３０は、トランジスタ４０１０と電気的
に接続されている。そして液晶素子４０１３の対向電極層４０３１は第２の基板４００６
上に形成されている。画素電極層４０３０と対向電極層４０３１と液晶層４００８とが重
なっている部分が、液晶素子４０１３に相当する。なお、画素電極層４０３０、対向電極
層４０３１はそれぞれ配向膜として機能する絶縁層４０３２、４０３３が設けられ、絶縁
層４０３２、４０３３を介して液晶層４００８を挟持している。なお、図示はしていない
が、カラーフィルタは第１の基板４００１または第２の基板４００６のどちら側に設けて
も良い。
なお、第１の基板４００１、第２の基板４００６としては、ガラス、金属（代表的にはス
テンレス）、セラミックス、プラスチックを用いることができる。プラスチックとしては
、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶ
Ｆ（ポリビニルフルオライド）フィルム、ポリエステルフィルム、またはアクリル樹脂フ
ィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやポリエステ
ルフィルムで挟んだ構造のシートを用いることもできる。
またスペーサ４０３５は絶縁膜を選択的にエッチングすることで得られる柱状のスペーサ
であり、画素電極層４０３０と対向電極層４０３１との間の距離（セルギャップ）を制御
するために設けられている。なお球状のスペーサを用いていても良い。また、対向電極層
４０３１は、トランジスタ４０１０と同一基板上に設けられる共通電位線と電気的に接続
される。共通接続部を用いて、一対の基板間に配置される導電性粒子を介して対向電極層
４０３１と共通電位線とを電気的に接続することができる。なお、導電性粒子はシール材
４００５に含有させる。
また、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つで
あり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直
前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善
するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶層４００８に
用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１０μｓｅ
ｃ．以上１００μｓｅｃ．以下と短く、光学的等方性であるため配向処理が不要であり、
視野角依存性が小さい。
なお本実施の形態は透過型液晶表示装置の例であるが、本発明は反射型液晶表示装置でも
半透過型液晶表示装置でも適用できる。
また、本実施の形態の液晶表示装置では、基板の外側（視認側）に偏光板を設け、内側に
着色層、表示素子に用いる電極層という順に設ける例を示すが、偏光板は基板の内側に設
けてもよい。また、偏光板と着色層の積層構造も本実施の形態に限定されず、偏光板及び
着色層の材料や作製工程条件によって適宜設定すればよい。また、ブラックマトリクスと
して機能する遮光膜を設けてもよい。
また、本実施の形態では、トランジスタ起因の表面凹凸を低減するため、及びトランジス
タの信頼性を向上させるため、実施の形態１または２で得られたトランジスタを保護膜や
平坦化絶縁膜として機能する絶縁層（絶縁層４０２０、絶縁層４０２１）で覆う構成とな
っている。なお、保護膜は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物
の侵入を防ぐためのものであり、緻密な膜が好ましい。保護膜は、スパッタ法を用いて、
酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化アル
ミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、又は窒化酸化アルミニウム
膜の単層、又は積層で形成すればよい。本実施の形態では保護膜をスパッタ法で形成する
例を示すが、特に限定されず種々の方法で形成すればよい。
ここでは、保護膜として積層構造の絶縁層４０２０を形成する。ここでは、絶縁層４０２
０の一層目として、スパッタ法を用いて酸化シリコン膜を形成する。保護膜として酸化シ
リコン膜を用いると、ソース電極層及びドレイン電極層として用いるアルミニウム膜のヒ
ロック防止に効果がある。
また、保護膜の二層目として絶縁層を形成する。ここでは、絶縁層４０２０の二層目とし
て、スパッタ法を用いて窒化シリコン膜を形成する。保護膜として窒化シリコン膜を用い
ると、ナトリウム等の可動イオンが半導体領域中に侵入して、トランジスタの電気特性を
変化させることを抑制することができる。
また、保護膜を形成した後に、酸化物半導体層のアニール（３００℃以上４００℃以下）
を行ってもよい。
また、平坦化絶縁膜として絶縁層４０２１を形成する。絶縁層４０２１としては、アクリ
ル樹脂、ポリイミド、ベンゾシクロブテン系樹脂、ポリアミド、エポキシ樹脂等の、耐熱
性を有する有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（ｌ
ｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラ
ス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積層させる
ことで、絶縁層４０２１を形成してもよい。
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓ
ｉ結合を含む樹脂に相当する。シロキサン系樹脂は置換基としては有機基（例えばアルキ
ル基やアリール基）やフルオロ基を用いても良い。また、有機基はフルオロ基を有してい
ても良い。
絶縁層４０２１の形成法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法
、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン
印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイ
フコーター等を用いることができる。絶縁層４０２１を材料液を用いて形成する場合、ベ
ークする工程で同時に、酸化物半導体層のアニール（３００℃以上４００℃以下）を行っ
てもよい。絶縁層４０２１の焼成工程と酸化物半導体層のアニールを兼ねることで効率よ
く半導体装置を作製することが可能となる。
画素電極層４０３０、対向電極層４０３１は、酸化タングステンを含むインジウム酸化物
、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、
酸化チタンを含むインジウム錫酸化物、インジウム錫酸化物（以下、ＩＴＯと示す。）、
インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する
導電性材料を用いることができる。
また、画素電極層４０３０、対向電極層４０３１として、導電性高分子（導電性ポリマー
ともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形
成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率
が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗
率が０．１Ω・ｃｍ以下であることが好ましい。
導電性高分子としては、いわゆるπ電子共役系導電性高分子を用いることができる。例え
ば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンま
たはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
また別途形成された信号線駆動回路４００３と、走査線駆動回路４００４または画素部４
００２に与えられる各種信号及び電位は、ＦＰＣ４０１８から供給されている。
本実施の形態では、接続端子電極４０１５が、液晶素子４０１３が有する画素電極層４０
３０と同じ導電膜から形成され、端子電極４０１６は、トランジスタ４０１０、４０１１
のソース電極層及びドレイン電極層と同じ導電膜で形成されている。
接続端子電極４０１５は、ＦＰＣ４０１８が有する端子と、異方性導電膜４０１９を介し
て電気的に接続されている。
また図１１においては、信号線駆動回路４００３を別途形成し、第１の基板４００１に実
装している例を示しているが、本実施の形態はこの構成に限定されない。走査線駆動回路
を別途形成して実装しても良いし、信号線駆動回路の一部または走査線駆動回路の一部の
みを別途形成して実装しても良い。
図１２は、実施の形態１または２に示すトランジスタを適用して作製されるトランジスタ
基板２６００を用いて半導体装置として液晶表示モジュールを構成する一例を示している
。
図１２は液晶表示モジュールの一例であり、トランジスタ基板２６００と対向基板２６０
１がシール材２６０２により固着され、その間にトランジスタ等を含む画素部２６０３、
液晶層を含む表示素子２６０４、着色層２６０５等が設けられ表示領域を形成している。
着色層２６０５はカラー表示を行う場合に必要であり、ＲＧＢ方式の場合は、赤、緑、青
の各色に対応した着色層が各画素に対応して設けられている。トランジスタ基板２６００
と対向基板２６０１の外側には偏光板２６０６、偏光板２６０７、拡散板２６１３が配設
されている。光源は冷陰極管２６１０と反射板２６１１により構成され、回路基板２６１
２は、フレキシブル配線基板２６０９によりトランジスタ基板２６００の配線回路部２６
０８と接続され、コントロール回路や電源回路などの外部回路が組みこまれている。また
偏光板と、液晶層との間に位相差板を有した状態で積層してもよい。
液晶表示モジュールには、ＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉ
ｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓ
ｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ Ｖｅｒｔｉｃａｌ Ａ
ｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ Ｖｅｒｔｉｃａｌ Ａｌｉｇ
ｎｍｅｎｔ）モード、ＡＳＭ（Ａｘｉａｌｌｙ Ｓｙｍｍｅｔｒｉｃ ａｌｉｇｎｅｄ
Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌ Ｃｏｍｐｅｎｓａｔｅｄ Ｂ
ｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑｕｉ
ｄ Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ Ｌｉｑ
ｕｉｄ Ｃｒｙｓｔａｌ）モードなどを用いることができる。
以上の工程により、半導体装置として信頼性の高い液晶表示パネルを作製することができ
る。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態７）
本実施の形態では、実施の形態１または２に示すトランジスタを適用した半導体装置とし
て電子ペーパーの例を示す。
図１３は、半導体装置の例としてアクティブマトリクス型の電子ペーパーを示す。半導体
装置に用いられるトランジスタ５８１としては、実施の形態１または２で示すトランジス
タを適用することができる。
図１３の電子ペーパーは、ツイストボール表示方式を用いた表示装置の例である。ツイス
トボール表示方式とは、白と黒に塗り分けられた球形粒子を表示素子に用いる電極層であ
る第１の電極層及び第２の電極層の間に配置し、第１の電極層及び第２の電極層に電位差
を生じさせての球形粒子の向きを制御することにより、表示を行う方法である。
基板５８０と基板５９６との間に封止されるトランジスタ５８１はボトムゲート構造のト
ランジスタであり、ソース電極層又はドレイン電極層によって第１の電極層５８７と、絶
縁層５８３、５８５に形成する開口で接しており電気的に接続している。第１の電極層５
８７と第２の電極層５８８との間には黒色領域５９０ａ及び白色領域５９０ｂを有し、周
りに液体で満たされているキャビティ５９４を含む球形粒子５８９が設けられており、球
形粒子５８９の周囲は樹脂等の充填材５９５で充填されている（図１３参照。）。本実施
の形態においては、第１の電極層５８７が画素電極に相当し、第２の電極層５８８が共通
電極に相当する。第２の電極層５８８は、トランジスタ５８１と同一基板上に設けられる
共通電位線と電気的に接続される。実施の形態１または２に示すいずれか一の共通接続部
を用いて、一対の基板間に配置される導電性粒子を介して第２の電極層５８８と共通電位
線とを電気的に接続することができる。
また、ツイストボールの代わりに、電気泳動素子を用いることも可能である。透明な液体
と、正に帯電した白い微粒子と負に帯電した黒い微粒子とを封入した直径１０μｍ以上２
００μｍ以下程度のマイクロカプセルを用いる。第１の電極層と第２の電極層との間に設
けられるマイクロカプセルは、第１の電極層と第２の電極層によって、電場が与えられる
と、白い微粒子と、黒い微粒子が互いに逆の方向に移動し、白または黒を表示することが
できる。この原理を応用した表示素子が電気泳動表示素子であり、一般的に電子ペーパー
とよばれている。電気泳動表示素子は、液晶表示素子に比べて反射率が高いため、補助ラ
イトは不要であり、また消費電力が小さく、薄暗い場所でも表示部を認識することが可能
である。また、表示部に電源が供給されない場合であっても、一度表示した画像を保持す
ることが可能であるため、電波発信源から表示機能付き半導体装置（単に表示装置、又は
表示装置を具備する半導体装置ともいう）を遠ざけた場合であっても、表示された画像を
保存しておくことが可能となる。
以上の工程により、半導体装置として信頼性の高い電子ペーパーを作製することができる
。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態８）
本実施の形態では、実施の形態１または２に示すトランジスタを適用した半導体装置とし
て発光表示装置の例を示す。表示装置の有する表示素子としては、ここではエレクトロル
ミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発
光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般
的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔
がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャ
リア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成
し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このよう
な発光素子は、電流励起型の発光素子と呼ばれる。
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分
類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有
するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−ア
クセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、
さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利
用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明す
る。
図１４は、本発明を適用した半導体装置の例としてデジタル時間階調駆動を適用可能な画
素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここで
は、実施の形態１または２で示した、酸化物半導体層（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜）をチ
ャネル形成領域に用いるｎチャネル型のトランジスタを、１つの画素に２つ用いる例を示
す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、
発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４
０１はゲートが走査線６４０６に接続され、第１電極（ソース電極及びドレイン電極の一
方）が信号線６４０５に接続され、第２電極（ソース電極及びドレイン電極の他方）が駆
動用トランジスタ６４０２のゲートに接続されている。駆動用トランジスタ６４０２は、
ゲートが容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０
７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。
発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一
基板上に形成される共通電位線と電気的に接続される。その接続部分を共通接続部とすれ
ばよい。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されてい
る。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源
電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設
定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加
して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位
と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれ
ぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略する
ことも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル領域
とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲートには、
駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるような
ビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。
駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも
高い電圧を駆動用トランジスタ６４０２のゲートにかける。なお、信号線６４０５には、
（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合も信号の入力を異な
らせることで、図１４と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲートに発光素子６４０４
の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４
０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向し
きい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデ
オ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジ
スタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジス
タ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子
６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図１４に示す画素構成は、これに限定されない。例えば、図１４に示す画素に新た
にスイッチ、抵抗素子、容量素子、トランジスタ又は論理回路などを追加してもよい。
次に、発光素子の構成について、図１５を用いて説明する。ここでは、駆動用トランジス
タがｎ型の場合を例に挙げて、画素の断面構造について説明する。図１５（Ａ）（Ｂ）（
Ｃ）の半導体装置に用いられる駆動用トランジスタであるトランジスタ７００１、７０１
１、７０２１は、実施の形態１または２で示すトランジスタと同様に作製でき、Ｉｎ−Ｇ
ａ−Ｚｎ−Ｏ系膜を酸化物半導体層として含む信頼性の高いトランジスタである。
発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよい。そ
して、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を取り出
す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反対側の
面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射出構造
の発光素子にも適用することができる。
下面射出構造の発光素子について図１５（Ａ）を用いて説明する。
駆動用トランジスタ７０１１がｎ型で、発光素子７０１２から発せられる光が第１の電極
７０１３側に射出する場合の、画素の断面図を示す。図１５（Ａ）では、駆動用トランジ
スタ７０１１のドレイン電極層と電気的に接続された透光性を有する導電膜７０１７上に
、発光素子７０１２の第１の電極７０１３が形成されており、第１の電極７０１３上にＥ
Ｌ層７０１４、第２の電極７０１５が順に積層されている。
透光性を有する導電膜７０１７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、発光素子の第１の電極７０１３は様々な材料を用いることができる。例えば、第１
の電極７０１３を陰極として用いる場合には、仕事関数が小さい材料、具体的には、例え
ば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およ
びこれらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等
が好ましい。図１５（Ａ）では、第１の電極７０１３の膜厚は、光を透過する程度（好ま
しくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニウム膜
を、第１の電極７０１３として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０１７と第１の電極７０１３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができるため、好ましい。
また、隔壁７０１９は、保護絶縁層７０３５及び絶縁層７０３２に形成され、且つ、ドレ
イン電極層に達するコンタクトホール上に、透光性を有する導電膜７０１７を介して配置
する。なお、第１の電極７０１３の周縁部は、隔壁で覆ってもよい。隔壁７０１９は、ポ
リイミド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または
有機ポリシロキサンを用いて形成する。隔壁７０１９は、特に感光性の樹脂材料を用い、
第１の電極７０１３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成
される傾斜面となるように形成することが好ましい。隔壁７０１９として感光性の樹脂材
料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０１３及び隔壁７０１９上に形成するＥＬ層７０１４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７０１４が複数の層で構成されている場合、陰極とし
て機能する第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホ
ール注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０１３を陽極として機能させ、第１の電極
７０１３上にホール注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層
してもよい。ただし、消費電力を比較する場合、第１の電極７０１３を陰極として機能さ
せ、第１の電極７０１３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注
入層の順に積層するほうが、駆動回路部の電圧上昇を抑制でき、消費電力を少なくできる
ため好ましい。
また、ＥＬ層７０１４上に形成する第２の電極７０１５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０１５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＺｒＮ、Ｔｉ、Ｗ、Ｎｉ、Ｐｔ、Ｃｒ等や、ＩＴＯ、ＩＺＯ、ＺｎＯなどの
透明導電性材料が好ましい。また、第２の電極７０１５上に遮蔽膜７０１６、例えば光を
遮光する金属、光を反射する金属等を用いる。本実施の形態では、第２の電極７０１５と
してＩＴＯ膜を用い、遮蔽膜７０１６としてＴｉ膜を用いる。
第１の電極７０１３及び第２の電極７０１５で、発光層を含むＥＬ層７０１４を挟んでい
る領域が発光素子７０１２に相当する。図１５（Ａ）に示した素子構造の場合、発光素子
７０１２から発せられる光は、矢印で示すように第１の電極７０１３側に射出する。
なお、図１５（Ａ）において、発光素子７０１２から発せられる光は、カラーフィルタ層
７０３３を通過し、絶縁層７０３２、酸化物絶縁層７０３１、ゲート絶縁層７０３０、及
び基板７０１０を通過して射出させる。
カラーフィルタ層７０３３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０３３はオーバーコート層７０３４で覆われ、さらに保護絶縁
層７０３５によって覆う。なお、図１５（Ａ）ではオーバーコート層７０３４は薄い膜厚
で図示したが、オーバーコート層７０３４は、アクリル樹脂などの樹脂材料を用い、カラ
ーフィルタ層７０３３に起因する凹凸を平坦化する機能を有している。
次に、両面射出構造の発光素子について、図１５（Ｂ）を用いて説明する。
図１５（Ｂ）では、駆動用トランジスタ７０２１のドレイン電極層と電気的に接続された
透光性を有する導電膜７０２７上に、発光素子７０２２の第１の電極７０２３が形成され
ており、第１の電極７０２３上にＥＬ層７０２４、第２の電極７０２５が順に積層されて
いる。
透光性を有する導電膜７０２７としては、酸化タングステンを含むインジウム酸化物、酸
化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化
チタンを含むインジウム錫酸化物、インジウム錫酸化物、インジウム亜鉛酸化物、酸化ケ
イ素を添加したインジウム錫酸化物などの透光性を有する導電膜を用いることができる。
また、第１の電極７０２３は様々な材料を用いることができる。例えば、第１の電極７０
２３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。本
実施の形態では、第１の電極７０２３を陰極として用い、その膜厚は、光を透過する程度
（好ましくは、５ｎｍ〜３０ｎｍ程度）とする。例えば２０ｎｍの膜厚を有するアルミニ
ウム膜を、陰極として用いる。
なお、透光性を有する導電膜とアルミニウム膜を積層成膜した後、選択的にエッチングし
て透光性を有する導電膜７０２７と第１の電極７０２３を形成してもよく、この場合、同
じマスクを用いてエッチングすることができ、好ましい。
また、隔壁７０２９は、保護絶縁層７０４５及び絶縁層７０４２に形成され、且つ、ドレ
イン電極層に達するコンタクトホール上に、透光性を有する導電膜７０２７を介して配置
する。なお、第１の電極７０２３の周縁部は、隔壁で覆ってもよい。隔壁７０２９は、ポ
リイミド、アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または
有機ポリシロキサンを用いて形成する。隔壁７０２９は、特に感光性の樹脂材料を用い、
第１の電極７０２３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成
される傾斜面となるように形成することが好ましい。隔壁７０２９として感光性の樹脂材
料を用いる場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７０２３及び隔壁７０２９上に形成するＥＬ層７０２４は、発光層を含
めば良く、単数の層で構成されていても、複数の層が積層されるように構成されていても
どちらでも良い。ＥＬ層７０２４が複数の層で構成されている場合、陰極として機能する
第１の電極７０２３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層
の順に積層する。なお、これらの層を全て設ける必要はない。
また、上記積層順に限定されず、第１の電極７０２３を陽極として用い、陽極上にホール
注入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。ただし
、消費電力を比較する場合、第１の電極７０２３を陰極として用い、陰極上に電子注入層
、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが消費電力が少
ないため好ましい。
また、ＥＬ層７０２４上に形成する第２の電極７０２５としては、様々な材料を用いるこ
とができる。例えば、第２の電極７０２５を陽極として用いる場合、仕事関数が大きい材
料、例えば、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電性材料を好ましく用いることができ
る。本実施の形態では、第２の電極７０２５を陽極として用い、酸化珪素を含むＩＴＯ膜
を形成する。
第１の電極７０２３及び第２の電極７０２５で、発光層を含むＥＬ層７０２４を挟んでい
る領域が発光素子７０２２に相当する。図１５（Ｂ）に示した素子構造の場合、発光素子
７０２２から発せられる光は、矢印で示すように第２の電極７０２５側と第１の電極７０
２３側の両方に射出する。
なお、図１５（Ｂ）において、発光素子７０２２から第１の電極７０２３側に発せられる
一方の光は、カラーフィルタ層７０４３を通過し、絶縁層７０４２、酸化物絶縁層７０４
１、ゲート絶縁層７０４０、及び基板７０２０を通過して射出させる。
カラーフィルタ層７０４３はインクジェット法などの液滴吐出法や、印刷法、フォトリソ
グラフィ技術を用いたエッチング方法などでそれぞれ形成する。
また、カラーフィルタ層７０４３はオーバーコート層７０４４で覆われ、さらに保護絶縁
層７０４５によって覆う。
ただし、両面射出構造の発光素子を用い、どちらの表示面もフルカラー表示とする場合、
第２の電極７０２５側からの光はカラーフィルタ層７０４３を通過しないため、別途カラ
ーフィルタ層を備えた封止基板を第２の電極７０２５上方に設けることが好ましい。
次に、上面射出構造の発光素子について、図１５（Ｃ）を用いて説明する。
図１５（Ｃ）に、駆動用トランジスタであるトランジスタ７００１がｎ型で、発光素子７
００２から発せられる光が第２の電極７００５側に抜ける場合の、画素の断面図を示す。
図１５（Ｃ）では、駆動用のトランジスタ７００１のドレイン電極層と電気的に接続され
た発光素子７００２の第１の電極７００３が形成されており、第１の電極７００３上にＥ
Ｌ層７００４、第２の電極７００５が順に積層されている。
また、第１の電極７００３は様々な材料を用いることができる。例えば、第１の電極７０
０３を陰極として用いる場合、仕事関数が小さい材料、具体的には、例えば、ＬｉやＣｓ
等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、およびこれらを含む
合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉなど）の他、ＹｂやＥｒ等の希土類金属等が好ましい。
また、隔壁７００９は、保護絶縁層７０５２及び絶縁層７０５５に形成され、且つ、ドレ
イン電極層に達するコンタクトホール上に、第１の電極７００３を介して配置する。なお
、第１の電極７００３の周縁部を、隔壁で覆ってもよい。隔壁７００９は、ポリイミド、
アクリル樹脂、ポリアミド、エポキシ樹脂等の有機樹脂膜、無機絶縁膜または有機ポリシ
ロキサンを用いて形成する。隔壁７００９は、特に感光性の樹脂材料を用い、第１の電極
７００３上に開口部を形成し、その開口部の側壁が連続した曲率を持って形成される傾斜
面となるように形成することが好ましい。隔壁７００９として感光性の樹脂材料を用いる
場合、レジストマスクを形成する工程を省略することができる。
また、第１の電極７００３及び隔壁７００９上に形成するＥＬ層７００４は、少なくとも
発光層を含めば良く、単数の層で構成されていても、複数の層が積層されるように構成さ
れていてもどちらでも良い。ＥＬ層７００４が複数の層で構成されている場合、陰極とし
て用いる第１の電極７００３上に電子注入層、電子輸送層、発光層、ホール輸送層、ホー
ル注入層の順に積層する。なおこれらの層を全て設ける必要はない。
また、上記積層順に限定されず、陽極として用いる第１の電極７００３上にホール注入層
、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層してもよい。
図１５（Ｃ）ではＴｉ膜、アルミニウム膜、Ｔｉ膜の順に積層した積層膜上に、ホール注
入層、ホール輸送層、発光層、電子輸送層、電子注入層の順に積層し、その上にＭｇ：Ａ
ｇ合金薄膜とＩＴＯとの積層を形成する。
ただし、トランジスタ７００１がｎ型の場合、第１の電極７００３上に電子注入層、電子
輸送層、発光層、ホール輸送層、ホール注入層の順に積層するほうが、駆動回路における
電圧上昇を抑制することができ、消費電力を少なくできるため好ましい。
第２の電極７００５は光を透過する透光性を有する導電性材料を用いて形成し、例えば酸
化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物
、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウ
ム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透
光性を有する導電膜を用いても良い。
第１の電極７００３及び第２の電極７００５で発光層を含むＥＬ層７００４を挟んでいる
領域が発光素子７００２に相当する。図１５（Ｃ）に示した画素の場合、発光素子７００
２から発せられる光は、矢印で示すように第２の電極７００５側に射出する。
平坦化絶縁層７０５３は、ポリイミド、アクリル樹脂、ベンゾシクロブテン、ポリアミド
、エポキシ樹脂等の樹脂材料を用いることができる。また上記樹脂材料の他に、低誘電率
材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボ
ロンガラス）等を用いることができる。なお、これらの材料で形成される絶縁膜を複数積
層させることで、平坦化絶縁層７０５３を形成してもよい。平坦化絶縁層７０５３の形成
法は、特に限定されず、その材料に応じて、スパッタ法、ＳＯＧ法、スピンコート、ディ
ップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷
等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いる
ことができる。
また、図１５（Ｃ）の構造においては、フルカラー表示を行う場合、例えば発光素子７０
０２として緑色発光素子とし、隣り合う一方の発光素子を赤色発光素子とし、もう一方の
発光素子を青色発光素子とする。また、３種類の発光素子だけでなく白色素子を加えた４
種類の発光素子でフルカラー表示ができる発光表示装置を作製してもよい。
また、図１５（Ｃ）の構造においては、配置する複数の発光素子を全て白色発光素子とし
て、発光素子７００２上方にカラーフィルタなどを有する封止基板を配置する構成とし、
フルカラー表示ができる発光表示装置を作製してもよい。白色などの単色の発光を示す材
料を形成し、カラーフィルタや色変換層を組み合わせることによりフルカラー表示を行う
ことができる。
もちろん単色発光の表示を行ってもよい。例えば、白色発光を用いて照明装置を形成して
もよいし、単色発光を用いてエリアカラータイプの発光装置を形成してもよい。
また、必要があれば、円偏光板などの偏光フィルムなどの光学フィルムを設けてもよい。
なお、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機Ｅ
Ｌ素子を設けることも可能である。
なお、発光素子の駆動を制御するトランジスタ（駆動用トランジスタ）と発光素子が電気
的に接続されている例を示したが、駆動用トランジスタと発光素子との間に電流制御用ト
ランジスタが接続されている構成であってもよい。
なお本実施の形態で示す半導体装置は、図１５に示した構成に限定されるものではなく、
本発明の技術的思想に基づく各種の変形が可能である。
次に、実施の形態１または２に示すトランジスタを適用した半導体装置の一形態に相当す
る発光表示パネル（発光パネルともいう）の外観及び断面について、図１６を用いて説明
する。図１６（Ａ）は、第１の基板上に形成されたトランジスタ及び発光素子を、第２の
基板との間にシール材によって封止した、パネルの上面図であり、図１６（Ｂ）は、図１
６（Ａ）のＨ−Ｉにおける断面図に相当する。
第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４５０
３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂを囲むようにして、シール材４５０５
が設けられている。また画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び
走査線駆動回路４５０４ａ、４５０４ｂの上に第２の基板４５０６が設けられている。よ
って画素部４５０２、信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５
０４ａ、４５０４ｂは、第１の基板４５０１とシール材４５０５と第２の基板４５０６と
によって、充填材４５０７と共に密封されている。このように外気に曝されないように気
密性が高く、脱ガスの少ない保護フィルム（貼り合わせフィルム、紫外線硬化樹脂フィル
ム等）やカバー材でパッケージング（封入）することが好ましい。
また第１の基板４５０１上に設けられた画素部４５０２、信号線駆動回路４５０３ａ、４
５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは、トランジスタを複数有してお
り、図１６（Ｂ）では、画素部４５０２に含まれるトランジスタ４５１０と、信号線駆動
回路４５０３ａに含まれるトランジスタ４５０９とを例示している。
トランジスタ４５０９、４５１０は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系膜を酸化物半導体層として
含む信頼性の高い実施の形態１または２に示すトランジスタを適用することができる。本
実施の形態において、トランジスタ４５０９、４５１０はｎチャネル型トランジスタであ
る。
絶縁層４５４４上において画素部のトランジスタ４５１０の酸化物半導体層のチャネル形
成領域と重なる位置に導電層４５４０が設けられている。導電層４５４０を酸化物半導体
層のチャネル形成領域と重なる位置に設けることによって、ＢＴ試験前後におけるトラン
ジスタ４５１０のしきい値電圧の変化量を低減することができる。また、導電層４５４０
は、電位がトランジスタ４５１０のゲート電極層と同じでもよいし、異なっていても良く
、第２のゲート電極層として機能させることもできる。また、導電層４０４０の電位がＧ
ＮＤ、０Ｖ、或いはフローティング状態であってもよい。
また４５１１は発光素子に相当し、発光素子４５１１が有する画素電極である第１の電極
層４５１７は、トランジスタ４５１０のソース電極層またはドレイン電極層と電気的に接
続されている。なお発光素子４５１１の構成は、第１の電極層４５１７、電界発光層４５
１２、第２の電極層４５１３の積層構造であるが、本実施の形態に示した構成に限定され
ない。発光素子４５１１から取り出す光の方向などに合わせて、発光素子４５１１の構成
は適宜変えることができる。
隔壁４５２０は、有機樹脂膜、無機絶縁膜または有機ポリシロキサンを用いて形成する。
特に感光性の材料を用い、第１の電極層４５１７上に開口部を形成し、その開口部の側壁
が連続した曲率を持って形成される傾斜面となるように形成することが好ましい。
電界発光層４５１２は、単数の層で構成されていても、複数の層が積層されるように構成
されていてもどちらでも良い。
発光素子４５１１に酸素、水素、水分、二酸化炭素等が侵入しないように、第２の電極層
４５１３及び隔壁４５２０上に保護膜を形成してもよい。保護膜としては、窒化シリコン
膜、窒化酸化シリコン膜、ＤＬＣ膜等を形成することができる。
また、信号線駆動回路４５０３ａ、４５０３ｂ、走査線駆動回路４５０４ａ、４５０４ｂ
、または画素部４５０２に与えられる各種信号及び電位は、ＦＰＣ４５１８ａ、４５１８
ｂから供給されている。
本実施の形態では、接続端子電極４５１５が、発光素子４５１１が有する第１の電極層４
５１７と同じ導電膜から形成され、端子電極４５１６は、トランジスタ４５０９、４５１
０が有するソース電極層及びドレイン電極層と同じ導電膜から形成されている。
接続端子電極４５１５は、ＦＰＣ４５１８ａが有する端子と、異方性導電膜４５１９を介
して電気的に接続されている。
発光素子４５１１からの光の取り出し方向に位置する基板は透光性を有する必要がある。
その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリル樹脂フ
ィルムのような透光性を有する材料を用いる。
また、充填材４５０７としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹
脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル樹
脂、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）または
ＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施の形態は充填材とし
て窒素を用いた。
また、必要であれば、発光素子の射出面に偏光板、又は円偏光板（楕円偏光板を含む）、
位相差板（λ／４板、λ／２板）、カラーフィルタなどの光学フィルムを適宜設けてもよ
い。また、偏光板又は円偏光板に反射防止膜を設けてもよい。例えば、表面の凹凸により
反射光を拡散し、映り込みを低減できるアンチグレア処理を施すことができる。
信号線駆動回路４５０３ａ、４５０３ｂ、及び走査線駆動回路４５０４ａ、４５０４ｂは
、別途用意された基板上に単結晶半導体膜又は多結晶半導体膜によって形成された駆動回
路で実装されていてもよい。また、信号線駆動回路のみ、或いは一部、又は走査線駆動回
路のみ、或いは一部のみを別途形成して実装しても良く、本実施の形態は図１６の構成に
限定されない。
以上の工程により、半導体装置として信頼性の高い発光表示装置（表示パネル）を作製す
ることができる。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態９）
実施の形態１または２に示すトランジスタを適用した半導体装置は、電子ペーパーとして
適用することができる。電子ペーパーは、情報を表示するものであればあらゆる分野の電
子機器に用いることが可能である。例えば、電子ペーパーを用いて、電子書籍（電子ブッ
ク）、ポスター、電車などの乗り物の車内広告、クレジットカード等の各種カードにおけ
る表示等に適用することができる。電子機器の一例を図１７、図１８に示す。
図１７（Ａ）は、電子ペーパーで作られたポスター２６３１を示している。広告媒体が紙
の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用いれ
ば短時間で広告の表示を変えることができる。また、表示も崩れることなく安定した画像
が得られる。なお、ポスターは無線で情報を送受信できる構成としてもよい。
また、図１７（Ｂ）は、電車などの乗り物の車内広告２６３２を示している。広告媒体が
紙の印刷物である場合には、広告の交換は人手によって行われるが、電子ペーパーを用い
れば人手を多くかけることなく短時間で広告の表示を変えることができる。また表示も崩
れることなく安定した画像が得られる。なお、車内広告は無線で情報を送受信できる構成
としてもよい。
また、図１８は、電子書籍の一例を示している。例えば、電子書籍２７００は、筐体２７
０１および筐体２７０３の２つの筐体で構成されている。筐体２７０１および筐体２７０
３は、軸部２７１１により一体とされており、該軸部２７１１を軸として開閉動作を行う
ことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
筐体２７０１には表示部２７０５が組み込まれ、筐体２７０３には表示部２７０７が組み
込まれている。表示部２７０５および表示部２７０７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図１８では表示部２７０５）に文章を表示し、左側の表示部
（図１８では表示部２７０７）に画像を表示することができる。
また、図１８では、筐体２７０１に操作部などを備えた例を示している。例えば、筐体２
７０１において、電源２７２１、操作キー２７２３、スピーカ２７２５などを備えている
。操作キー２７２３により、頁を送ることができる。なお、筐体の表示部と同一面にキー
ボードやポインティングディバイスなどを備える構成としてもよい。また、筐体の裏面や
側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子、またはＡＣアダプタおよびＵＳＢ
ケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構成
としてもよい。さらに、電子書籍２７００は、電子辞書としての機能を持たせた構成とし
てもよい。
また、電子書籍２７００は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
（実施の形態１０）
実施の形態１または２に示すトランジスタを用いた半導体装置は、さまざまな電子機器（
遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置
（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタ
ルカメラ、デジタルビデオカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携
帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機など
の大型ゲーム機などが挙げられる。
図１９（Ａ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、
筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示
することが可能である。また、ここでは、スタンド９６０５により筐体９６０１を支持し
た構成を示している。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモ
コン操作機９６１０により行うことができる。リモコン操作機９６１０が備える操作キー
９６０９により、チャンネルや音量の操作を行うことができ、表示部９６０３に表示され
る映像を操作することができる。また、リモコン操作機９６１０に、当該リモコン操作機
９６１０から出力する情報を表示する表示部９６０７を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
図１９（Ｂ）は、デジタルフォトフレームの一例を示している。例えば、デジタルフォト
フレーム９７００は、筐体９７０１に表示部９７０３が組み込まれている。表示部９７０
３は、各種画像を表示することが可能であり、例えばデジタルカメラなどで撮影した画像
データを表示させることで、通常の写真立てと同様に機能させることができる。
なお、デジタルフォトフレーム９７００は、操作部、外部接続用端子（ＵＳＢ端子、ＵＳ
Ｂケーブルなどの各種ケーブルと接続可能な端子など）、記録媒体挿入部などを備える構
成とする。これらの構成は、表示部と同一面に組み込まれていてもよいが、側面や裏面に
備えるとデザイン性が向上するため好ましい。例えば、デジタルフォトフレームの記録媒
体挿入部に、デジタルカメラで撮影した画像データを記憶したメモリを挿入して画像デー
タを取り込み、取り込んだ画像データを表示部９７０３に表示させることができる。
また、デジタルフォトフレーム９７００は、無線で情報を送受信できる構成としてもよい
。無線により、所望の画像データを取り込み、表示させる構成とすることもできる。
図２０（Ａ）は携帯型遊技機であり、筐体９８８１と筐体９８９１の２つの筐体で構成さ
れており、連結部９８９３により、開閉可能に連結されている。筐体９８８１には表示部
９８８２が組み込まれ、筐体９８９１には表示部９８８３が組み込まれている。また、図
２０（Ａ）に示す携帯型遊技機は、その他、スピーカ部９８８４、記録媒体挿入部９８８
６、ＬＥＤランプ９８９０、入力手段（操作キー９８８５、接続端子９８８７、センサ９
８８８（力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、
化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振
動、におい又は赤外線を測定する機能を含むもの）、マイクロフォン９８８９）等を備え
ている。もちろん、携帯型遊技機の構成は上述のものに限定されず、少なくとも本発明に
係る半導体装置を備えた構成であればよく、その他付属設備が適宜設けられた構成とする
ことができる。図２０（Ａ）に示す携帯型遊技機は、記録媒体に記録されているプログラ
ム又はデータを読み出して表示部に表示する機能や、他の携帯型遊技機と無線通信を行っ
て情報を共有する機能を有する。なお、図２０（Ａ）に示す携帯型遊技機が有する機能は
これに限定されず、様々な機能を有することができる。
図２０（Ｂ）は大型遊技機であるスロットマシンの一例を示している。スロットマシン９
９００は、筐体９９０１に表示部９９０３が組み込まれている。また、スロットマシン９
９００は、その他、スタートレバーやストップスイッチなどの操作手段、コイン投入口、
スピーカなどを備えている。もちろん、スロットマシン９９００の構成は上述のものに限
定されず、少なくとも本発明に係る半導体装置を備えた構成であればよく、その他付属設
備が適宜設けられた構成とすることができる。
図２１（Ａ）は、携帯電話機の一例を示している。携帯電話機１０００は、筐体１００１
に組み込まれた表示部１００２の他、操作ボタン１００３、外部接続ポート１００４、ス
ピーカ１００５、マイク１００６などを備えている。
図２１（Ａ）に示す携帯電話機１０００は、表示部１００２を指などで触れることで、情
報を入力することができる。また、電話を掛ける、或いはメールを作成するなどの操作は
、表示部１００２を指などで触れることにより行うことができる。
表示部１００２の画面は主として３つのモードがある。第１は、画像の表示を主とする表
示モードであり、第２は、文字等の情報の入力を主とする入力モードである。第３は表示
モードと入力モードの２つのモードが混合した表示＋入力モードである。
例えば、電話を掛ける、或いはメールを作成する場合は、表示部１００２を文字の入力を
主とする文字入力モードとし、画面に表示させた文字の入力操作を行えばよい。この場合
、表示部１００２の画面のほとんどにキーボードまたは番号ボタンを表示させることが好
ましい。
また、携帯電話機１０００内部に、ジャイロ、加速度センサ等の傾きを検出するセンサを
有する検出装置を設けることで、携帯電話機１０００の向き（縦か横か）を判断して、表
示部１００２の画面表示を自動的に切り替えるようにすることができる。
また、画面モードの切り替えは、表示部１００２を触れること、又は筐体１００１の操作
ボタン１００３の操作により行われる。また、表示部１００２に表示される画像の種類に
よって切り替えるようにすることもできる。例えば、表示部に表示する画像信号が動画の
データであれば表示モード、テキストデータであれば入力モードに切り替える。
また、入力モードにおいて、表示部１００２の光センサで検出される信号を検知し、表示
部１００２のタッチ操作による入力が一定期間ない場合には、画面のモードを入力モード
から表示モードに切り替えるように制御してもよい。
表示部１００２は、イメージセンサとして機能させることもできる。例えば、表示部１０
０２に掌や指で触れて、掌紋、指紋等を撮像することで、本人認証を行うことができる。
また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用
光源を用いれば、指静脈、掌静脈などを撮像することもできる。
図２１（Ｂ）も携帯電話機の一例である。図２１（Ｂ）の携帯電話機は、筐体９４１１に
、表示部９４１２、及び操作ボタン９４１３を含む表示装置９４１０と、筐体９４０１に
操作ボタン９４０２、外部入力端子９４０３、マイク９４０４、スピーカ９４０５、及び
着信時に発光する発光部９４０６を含む通信装置９４００とを有しており、表示機能を有
する表示装置９４１０は電話機能を有する通信装置９４００と矢印の２方向に脱着可能で
ある。よって、表示装置９４１０と通信装置９４００の短軸同士を取り付けることも、表
示装置９４１０と通信装置９４００の長軸同士を取り付けることもできる。また、表示機
能のみを必要とする場合、通信装置９４００より表示装置９４１０を取り外し、表示装置
９４１０を単独で用いることもできる。通信装置９４００と表示装置９４１０とは無線通
信又は有線通信により画像又は入力情報を授受することができ、それぞれ充電可能なバッ
テリーを有する。
なお、本実施の形態に示す構成は、他の実施の形態に示した構成を適宜組み合わせて用い
ることができることとする。
１０ パルス出力回路
１１ 配線
１２ 配線
１３ 配線
１４ 配線
１５ 配線
１６ 配線
１７ 配線
２１ 入力端子
２２ 入力端子
２３ 入力端子
２４ 入力端子
２５ 入力端子
２６ 出力端子
２７ 出力端子
３１ トランジスタ
３２ トランジスタ
３３ トランジスタ
３４ トランジスタ
３５ トランジスタ
３６ トランジスタ
３７ トランジスタ
３８ トランジスタ
３９ トランジスタ
４０ トランジスタ
４１ トランジスタ
５１ 電源線
５２ 電源線
５３ 電源線
６１ 期間
６２ 期間
６３ 期間
６４ 期間
６５ 期間
４００ 基板
４０２ 絶縁層
４０３ 酸化物半導体膜
４０４ａ 酸化物半導体層
４０４ｂ 酸化物半導体層
４０５ａ 結晶領域
４０５ｂ 結晶領域
４１１ 端子
４１２ 接続電極
４１４ 端子
４１５ 導電層
４１６ 電極層
４１８ 導電層
４２１ ゲート電極層
４２８ 絶縁層
４４０ トランジスタ
４４２ 接続電極層
４５０ トランジスタ
４５１ ゲート電極層
４５５ａ ソース電極層
４５５ｂ ドレイン電極層
４５５ｃ ソース電極層
４５５ｄ ドレイン電極層
４６０ トランジスタ
４７０ トランジスタ
４８０ 酸化物導電層
４８２ 金属導電膜
４８４ａ ソース電極層
４８４ｂ ドレイン電極層
４８６ａ 酸化物導電層
４８６ｂ 酸化物導電層
４８６ｃ ソース電極層
４８６ｄ ドレイン電極層
５８０ 基板
５８１ トランジスタ
５８３ 絶縁層
５８５ 絶縁層
５８７ 電極層
５８８ 電極層
５８９ 球形粒子
５９０ａ 黒色領域
５９０ｂ 白色領域
５９４ キャビティ
５９５ 充填材
５９６ 基板
１０００ 携帯電話機
１００１ 筐体
１００２ 表示部
１００３ 操作ボタン
１００４ 外部接続ポート
１００５ スピーカ
１００６ マイク
２６００ トランジスタ基板
２６０１ 対向基板
２６０２ シール材
２６０３ 画素部
２６０４ 表示素子
２６０５ 着色層
２６０６ 偏光板
２６０７ 偏光板
２６０８ 配線回路部
２６０９ フレキシブル配線基板
２６１０ 冷陰極管
２６１１ 反射板
２６１２ 回路基板
２６１３ 拡散板
２６３１ ポスター
２６３２ 車内広告
２７００ 電子書籍
２７０１ 筐体
２７０３ 筐体
２７０５ 表示部
２７０７ 表示部
２７１１ 軸部
２７２１ 電源
２７２３ 操作キー
２７２５ スピーカ
４００１ 基板
４００２ 画素部
４００３ 信号線駆動回路
４００４ 走査線駆動回路
４００５ シール材
４００６ 基板
４００８ 液晶層
４０１０ トランジスタ
４０１１ トランジスタ
４０１３ 液晶素子
４０１５ 接続端子電極
４０１６ 端子電極
４０１８ ＦＰＣ
４０１９ 異方性導電膜
４０２０ 絶縁層
４０２１ 絶縁層
４０３０ 画素電極層
４０３１ 対向電極層
４０３２ 絶縁層
４０３３ 絶縁層
４０３５ スペーサ
４０４０ 導電層
４０４２ 導電層
４５０１ 基板
４５０２ 画素部
４５０３ａ 信号線駆動回路
４５０３ｂ 信号線駆動回路
４５０４ａ 走査線駆動回路
４５０４ｂ 走査線駆動回路
４５０５ シール材
４５０６ 基板
４５０７ 充填材
４５０９ トランジスタ
４５１０ トランジスタ
４５１１ 発光素子
４５１２ 電界発光層
４５１３ 電極層
４５１５ 接続端子電極
４５１６ 端子電極
４５１７ 電極層
４５１８ａ ＦＰＣ
４５１８ｂ ＦＰＣ
４５１９ 異方性導電膜
４５２０ 隔壁
４５４０ 導電層
４５４４ 絶縁層
５３００ 基板
５３０１ 画素部
５３０２ 走査線駆動回路
５３０３ 走査線駆動回路
５３０４ 信号線駆動回路
５３０５ タイミング制御回路
５６０１ シフトレジスタ
５６０２ スイッチング回路
５６０３ トランジスタ
５６０４ 配線
５６０５ 配線
６４００ 画素
６４０１ スイッチング用トランジスタ
６４０２ 駆動用トランジスタ
６４０３ 容量素子
６４０４ 発光素子
６４０５ 信号線
６４０６ 走査線
６４０７ 電源線
６４０８ 共通電極
７００１ トランジスタ
７００２ 発光素子
７００３ 電極
７００４ ＥＬ層
７００５ 電極
７００９ 隔壁
７０１０ 基板
７０１１ 駆動用トランジスタ
７０１２ 発光素子
７０１３ 電極
７０１４ ＥＬ層
７０１５ 電極
７０１６ 遮蔽膜
７０１７ 導電膜
７０１９ 隔壁
７０２０ 基板
７０２１ 駆動用トランジスタ
７０２２ 発光素子
７０２３ 電極
７０２４ ＥＬ層
７０２５ 電極
７０２７ 導電膜
７０２９ 隔壁
７０３０ ゲート絶縁層
７０３１ 酸化物絶縁層
７０３２ 絶縁層
７０３３ カラーフィルタ層
７０３４ オーバーコート層
７０３５ 保護絶縁層
７０４０ ゲート絶縁層
７０４１ 酸化物絶縁層
７０４２ 絶縁層
７０４３ カラーフィルタ層
７０４４ オーバーコート層
７０４５ 保護絶縁層
７０５１ 酸化物絶縁層
７０５２ 保護絶縁層
７０５３ 平坦化絶縁層
７０５５ 絶縁層
９４００ 通信装置
９４０１ 筐体
９４０２ 操作ボタン
９４０３ 外部入力端子
９４０４ マイク
９４０５ スピーカ
９４０６ 発光部
９４１０ 表示装置
９４１１ 筐体
９４１２ 表示部
９４１３ 操作ボタン
９６００ テレビジョン装置
９６０１ 筐体
９６０３ 表示部
９６０５ スタンド
９６０７ 表示部
９６０９ 操作キー
９６１０ リモコン操作機
９７００ デジタルフォトフレーム
９７０１ 筐体
９７０３ 表示部
９８８１ 筐体
９８８２ 表示部
９８８３ 表示部
９８８４ スピーカ部
９８８５ 操作キー
９８８６ 記録媒体挿入部
９８８７ 接続端子
９８８８ センサ
９８８９ マイクロフォン
９８９０ ＬＥＤランプ
９８９１ 筐体
９８９３ 連結部
９９００ スロットマシン
９９０１ 筐体
９９０３ 表示部

Claims (1)

  1. 第１のトランジスタと、第２のトランジスタと、を有し、
    前記第１のトランジスタは、
    基板上に第１の導電層と、
    前記第１の導電層上に第１の絶縁層と、
    前記第１の絶縁層上に第１の酸化物半導体層と、
    前記第１の酸化物半導体層の一部と重なる領域を有する第１のソース電極層及び第１のドレイン電極層と、
    前記第１の酸化物半導体層の一部と接する領域を有する第２の絶縁層と、
    を有し、
    前記第２のトランジスタは、
    前記基板上に前記第１の絶縁層と、
    前記第１の絶縁層上に第２の酸化物半導体層と、
    前記第２の酸化物半導体層の一部と重なる領域を有する第２のソース電極層及び第２のドレイン電極層と、
    前記第２の酸化物半導体層の一部と接する領域を有する前記第２の絶縁層と、
    前記第２の絶縁層上に第２の導電層と、
    を有し、
    前記第２の酸化物半導体層の表層部は、ナノクリスタルからなる結晶領域を有し、
    前記結晶領域は、前記第２のソース電極層と接する第１領域と、前記第２のドレイン電極層と接する第２領域と、前記第１領域と前記第２領域とに挟まれ、前記第２の絶縁層と接し、且つ前記第２の導電層と重なる第３領域とを有し、
    前記結晶領域は、ｃ軸配向していることを特徴とする半導体装置。
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Families Citing this family (90)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8330702B2 (en) * 2009-02-12 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Pulse output circuit, display device, and electronic device
KR101820972B1 (ko) 2009-10-09 2018-01-22 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR101779349B1 (ko) * 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2494692B1 (en) 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR102317763B1 (ko) 2009-11-06 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
KR102691611B1 (ko) 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
WO2011065208A1 (en) 2009-11-27 2011-06-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR20240129225A (ko) 2009-12-04 2024-08-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101963300B1 (ko) 2009-12-04 2019-03-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN102903758B (zh) 2009-12-28 2015-06-03 株式会社半导体能源研究所 半导体装置
KR101056233B1 (ko) * 2010-03-16 2011-08-11 삼성모바일디스플레이주식회사 화소 및 이를 구비한 유기전계발광 표시장치
JP5708910B2 (ja) 2010-03-30 2015-04-30 ソニー株式会社 薄膜トランジスタおよびその製造方法、並びに表示装置
KR20130090405A (ko) * 2010-07-02 2013-08-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 표시 장치
US8629496B2 (en) 2010-11-30 2014-01-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TWI562379B (en) 2010-11-30 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing semiconductor device
US8809852B2 (en) 2010-11-30 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor element, semiconductor device, and method for manufacturing the same
US8823092B2 (en) 2010-11-30 2014-09-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101345535B1 (ko) * 2010-12-08 2013-12-26 샤프 가부시키가이샤 반도체 장치 및 표시 장치
KR102181898B1 (ko) 2010-12-17 2020-11-23 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
US9960278B2 (en) * 2011-04-06 2018-05-01 Yuhei Sato Manufacturing method of semiconductor device
US8932913B2 (en) 2011-04-22 2015-01-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8878288B2 (en) 2011-04-22 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8809854B2 (en) 2011-04-22 2014-08-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US8847233B2 (en) 2011-05-12 2014-09-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having a trenched insulating layer coated with an oxide semiconductor film
KR102081792B1 (ko) 2011-05-19 2020-02-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 연산회로 및 연산회로의 구동방법
KR102093909B1 (ko) 2011-05-19 2020-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 회로 및 회로의 구동 방법
KR20130007426A (ko) * 2011-06-17 2013-01-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
SG11201504734VA (en) * 2011-06-17 2015-07-30 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US8952377B2 (en) 2011-07-08 2015-02-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8716073B2 (en) * 2011-07-22 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Method for processing oxide semiconductor film and method for manufacturing semiconductor device
US8718224B2 (en) * 2011-08-05 2014-05-06 Semiconductor Energy Laboratory Co., Ltd. Pulse signal output circuit and shift register
JP6099336B2 (ja) 2011-09-14 2017-03-22 株式会社半導体エネルギー研究所 発光装置
JP5832399B2 (ja) 2011-09-16 2015-12-16 株式会社半導体エネルギー研究所 発光装置
DE112012004061B4 (de) 2011-09-29 2024-06-20 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP5806905B2 (ja) * 2011-09-30 2015-11-10 株式会社半導体エネルギー研究所 半導体装置
JP5912394B2 (ja) 2011-10-13 2016-04-27 株式会社半導体エネルギー研究所 半導体装置
US8878177B2 (en) * 2011-11-11 2014-11-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6006930B2 (ja) * 2011-11-22 2016-10-12 株式会社ジャパンディスプレイ 薄膜トランジスタ回路基板、及びその製造方法
WO2013111756A1 (en) * 2012-01-25 2013-08-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI604609B (zh) 2012-02-02 2017-11-01 半導體能源研究所股份有限公司 半導體裝置
KR102108248B1 (ko) * 2012-03-14 2020-05-07 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막, 트랜지스터, 및 반도체 장치
JP5980538B2 (ja) * 2012-03-29 2016-08-31 株式会社半導体エネルギー研究所 半導体装置
KR102254731B1 (ko) 2012-04-13 2021-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20230104756A (ko) * 2012-05-10 2023-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6006558B2 (ja) 2012-07-17 2016-10-12 株式会社半導体エネルギー研究所 半導体装置及びその製造方法
TWI493725B (zh) * 2012-07-18 2015-07-21 E Ink Holdings Inc 半導體結構
KR102013158B1 (ko) * 2012-08-22 2019-08-23 삼성디스플레이 주식회사 게이트 구동회로 및 이를 포함하는 표시장치
JP6059501B2 (ja) 2012-10-17 2017-01-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
TWI559064B (zh) 2012-10-19 2016-11-21 Japan Display Inc Display device
US9305941B2 (en) * 2012-11-02 2016-04-05 Apple Inc. Device and method for improving AMOLED driving
KR102712705B1 (ko) 2012-12-28 2024-10-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6068748B2 (ja) * 2013-03-13 2017-01-25 株式会社半導体エネルギー研究所 半導体装置
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
TWI631711B (zh) * 2013-05-01 2018-08-01 半導體能源研究所股份有限公司 半導體裝置
DE102014208859B4 (de) 2013-05-20 2021-03-11 Semiconductor Energy Laboratory Co., Ltd. Halbleitervorrichtung
JP6426402B2 (ja) * 2013-08-30 2018-11-21 株式会社半導体エネルギー研究所 表示装置
JP6433757B2 (ja) * 2013-10-31 2018-12-05 株式会社半導体エネルギー研究所 半導体装置、表示装置、電子機器
KR102705567B1 (ko) * 2013-12-02 2024-09-12 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP6570825B2 (ja) 2013-12-12 2019-09-04 株式会社半導体エネルギー研究所 電子機器
US10043913B2 (en) 2014-04-30 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device, display device, module, and electronic device
JP6494184B2 (ja) * 2014-06-12 2019-04-03 三菱電機株式会社 薄膜トランジスタ、アクティブマトリックス基板、薄膜トランジスタの製造方法およびアクティブマトリックス基板の製造方法
JP6325953B2 (ja) * 2014-09-16 2018-05-16 株式会社東芝 半導体装置の製造方法
JPWO2016056204A1 (ja) 2014-10-10 2017-07-13 株式会社Ｊｏｌｅｄ 薄膜トランジスタ基板、薄膜トランジスタ基板の製造方法、及び、表示パネル
JP2017010000A (ja) 2015-04-13 2017-01-12 株式会社半導体エネルギー研究所 表示装置
US9666655B2 (en) 2015-05-05 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Display device
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US9634036B1 (en) * 2016-03-11 2017-04-25 Shenzhen China Star Optoelectronics Technology Co., Ltd. Metal oxide thin-film transistor, method of fabricating the same, and array substrate
JP6673731B2 (ja) * 2016-03-23 2020-03-25 株式会社ジャパンディスプレイ 表示装置及びその製造方法
KR102476776B1 (ko) * 2016-03-25 2022-12-13 에스케이하이닉스 주식회사 트랜지스터 및 이를 구비하는 이미지 센서
JP6668455B2 (ja) 2016-04-01 2020-03-18 株式会社半導体エネルギー研究所 酸化物半導体膜の作製方法
US10388738B2 (en) * 2016-04-01 2019-08-20 Semiconductor Energy Laboratory Co., Ltd. Composite oxide semiconductor and method for manufacturing the same
US10126899B2 (en) * 2016-04-04 2018-11-13 Japan Display Inc. Detection device and display device
JP2016177863A (ja) * 2016-04-11 2016-10-06 株式会社半導体エネルギー研究所 半導体装置
KR102550604B1 (ko) * 2016-08-03 2023-07-05 삼성디스플레이 주식회사 반도체장치 및 그 제조방법
KR102589754B1 (ko) 2016-08-05 2023-10-18 삼성디스플레이 주식회사 트랜지스터 및 이를 포함하는 표시 장치
JP6302037B2 (ja) * 2016-12-09 2018-03-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR20180081196A (ko) * 2017-01-05 2018-07-16 삼성디스플레이 주식회사 주사 구동부 및 이를 포함하는 표시 장치
US11222985B2 (en) * 2017-02-14 2022-01-11 Mitsubishi Electric Corporation Power semiconductor device
JP2017108161A (ja) * 2017-02-20 2017-06-15 株式会社ジャパンディスプレイ 半導体装置及び半導体装置の製造方法
WO2019048968A1 (ja) 2017-09-05 2019-03-14 株式会社半導体エネルギー研究所 半導体装置、および半導体装置の作製方法
KR20200068509A (ko) * 2018-12-05 2020-06-15 엘지디스플레이 주식회사 표시 장치
KR102701984B1 (ko) * 2018-12-26 2024-09-02 엘지디스플레이 주식회사 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
JP2020129635A (ja) * 2019-02-12 2020-08-27 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法
CN110111712B (zh) * 2019-05-30 2021-12-17 合肥鑫晟光电科技有限公司 阈值电压漂移检测方法和阈值电压漂移检测装置
KR102688604B1 (ko) 2019-11-04 2024-07-25 삼성디스플레이 주식회사 표시 장치
KR102687115B1 (ko) * 2019-12-24 2024-07-22 엘지디스플레이 주식회사 서로 다른 타입의 박막 트랜지스터들을 포함하는 표시장치 및 그 제조방법
CN112530978B (zh) * 2020-12-01 2024-02-13 京东方科技集团股份有限公司 开关器件结构及其制备方法、薄膜晶体管膜层、显示面板
KR20240032856A (ko) * 2021-07-13 2024-03-12 지나이트 코포레이션 박막 반도체 스위칭 장치
CN113674623A (zh) * 2021-08-13 2021-11-19 Tcl华星光电技术有限公司 背光灯板、背光模组及显示装置

Family Cites Families (229)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JPH07249778A (ja) * 1994-03-08 1995-09-26 Sony Corp 表示素子駆動装置およびその製造方法
US5898188A (en) 1994-07-06 1999-04-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for its fabrication
JP3375742B2 (ja) 1994-07-06 2003-02-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) * 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
KR100257158B1 (ko) * 1997-06-30 2000-05-15 김영환 박막 트랜지스터 및 그의 제조 방법
JP3943200B2 (ja) * 1997-08-01 2007-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2000026119A (ja) 1998-07-09 2000-01-25 Hoya Corp 透明導電性酸化物薄膜を有する物品及びその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
US7022556B1 (en) * 1998-11-11 2006-04-04 Semiconductor Energy Laboratory Co., Ltd. Exposure device, exposure method and method of manufacturing semiconductor device
JP2000150861A (ja) * 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
JP4169896B2 (ja) * 1999-06-23 2008-10-22 エルジー ディスプレイ カンパニー リミテッド 薄膜トランジスタとその製造方法
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2000155313A (ja) * 2000-01-01 2000-06-06 Semiconductor Energy Lab Co Ltd アクティブマトリクス型液晶表示装置
WO2002016679A1 (fr) 2000-08-18 2002-02-28 Tohoku Techno Arch Co., Ltd. Matiere semi-conductrice polycristalline
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) * 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP4431925B2 (ja) 2000-11-30 2010-03-17 信越半導体株式会社 発光素子の製造方法
JP3997731B2 (ja) * 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3694737B2 (ja) 2001-07-27 2005-09-14 独立行政法人物質・材料研究機構 酸化亜鉛基ホモロガス化合物薄膜の製造法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
US7061014B2 (en) * 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) * 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) * 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) * 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) * 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) * 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4257971B2 (ja) * 2003-03-27 2009-04-30 独立行政法人産業技術総合研究所 二重ゲート電界効果トランジスタのゲート信号印加方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) * 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
US7709843B2 (en) * 2003-10-28 2010-05-04 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same, and television receiver
US7093544B1 (en) * 2004-01-06 2006-08-22 Lexair, Inc. Control device for a railroad car
US7381579B2 (en) 2004-02-26 2008-06-03 Samsung Sdi Co., Ltd. Donor sheet, method of manufacturing the same, method of manufacturing TFT using the donor sheet, and method of manufacturing flat panel display device using the donor sheet
KR100625999B1 (ko) 2004-02-26 2006-09-20 삼성에스디아이 주식회사 도너 시트, 상기 도너 시트의 제조방법, 상기 도너 시트를이용한 박막 트랜지스터의 제조방법, 및 상기 도너 시트를이용한 평판 표시장치의 제조방법
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) * 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) * 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7211825B2 (en) * 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) * 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) * 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) * 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) * 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
WO2006051995A1 (en) * 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5138163B2 (ja) 2004-11-10 2013-02-06 キヤノン株式会社 電界効果型トランジスタ
US7829444B2 (en) * 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7791072B2 (en) * 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7872259B2 (en) * 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
KR100662790B1 (ko) * 2004-12-28 2007-01-02 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
US7579224B2 (en) * 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
GB0501733D0 (en) 2005-01-27 2005-03-02 British American Tobacco Co Packages
TWI390735B (zh) * 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI412138B (zh) * 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) * 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) * 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) * 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) * 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4675680B2 (ja) * 2005-05-30 2011-04-27 シャープ株式会社 薄膜トランジスタ基板の製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) * 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) * 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
US7304243B2 (en) 2005-07-22 2007-12-04 Connector Products, Inc. Cable connector
KR100711890B1 (ko) * 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
GB0516401D0 (en) * 2005-08-09 2005-09-14 Univ Cambridge Tech Nanorod field-effect transistors
EP1938386B1 (en) 2005-08-09 2019-05-01 Cambridge Enterprise Limited Nanorod thin-film transistors
JP2007059128A (ja) * 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) * 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) * 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5116225B2 (ja) * 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
KR100729043B1 (ko) 2005-09-14 2007-06-14 삼성에스디아이 주식회사 투명 박막 트랜지스터 및 그의 제조방법
JP5006598B2 (ja) 2005-09-16 2012-08-22 キヤノン株式会社 電界効果型トランジスタ
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) * 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
WO2007043493A1 (en) 2005-10-14 2007-04-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5427340B2 (ja) * 2005-10-14 2014-02-26 株式会社半導体エネルギー研究所 半導体装置
JP5037808B2 (ja) * 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
JP4560505B2 (ja) 2005-11-08 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
US7745798B2 (en) 2005-11-15 2010-06-29 Fujifilm Corporation Dual-phosphor flat panel radiation detector
JP5376750B2 (ja) 2005-11-18 2013-12-25 出光興産株式会社 半導体薄膜、及びその製造方法、並びに薄膜トランジスタ、アクティブマトリックス駆動表示パネル
US20070115219A1 (en) 2005-11-22 2007-05-24 Matsushita Electric Industrial Co., Ltd. Apparatus for driving plasma display panel and plasma display
US7998372B2 (en) * 2005-11-18 2011-08-16 Idemitsu Kosan Co., Ltd. Semiconductor thin film, method for manufacturing the same, thin film transistor, and active-matrix-driven display panel
US20090237000A1 (en) 2005-11-22 2009-09-24 Matsushita Electric Industrial Co., Ltd. Pdp driving apparatus and plasma display
KR100732849B1 (ko) 2005-12-21 2007-06-27 삼성에스디아이 주식회사 유기 발광 표시장치
TWI292281B (en) * 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) * 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) * 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
JP5015473B2 (ja) 2006-02-15 2012-08-29 財団法人高知県産業振興センター 薄膜トランジスタアレイ及びその製法
US7977169B2 (en) * 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5016831B2 (ja) * 2006-03-17 2012-09-05 キヤノン株式会社 酸化物半導体薄膜トランジスタを用いた発光素子及びこれを用いた画像表示装置
JP2007250982A (ja) * 2006-03-17 2007-09-27 Canon Inc 酸化物半導体を用いた薄膜トランジスタ及び表示装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
KR100785038B1 (ko) 2006-04-17 2007-12-12 삼성전자주식회사 비정질 ＺｎＯ계 ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
EP2020686B1 (en) 2006-05-25 2013-07-10 Fuji Electric Co., Ltd. Thin film transistor and its production method
CN101356652B (zh) 2006-06-02 2012-04-18 日本财团法人高知县产业振兴中心 包括由氧化锌构成的氧化物半导体薄膜层的半导体器件及其制造方法
US20070287221A1 (en) * 2006-06-12 2007-12-13 Xerox Corporation Fabrication process for crystalline zinc oxide semiconductor layer
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
WO2007148601A1 (ja) 2006-06-19 2007-12-27 Panasonic Corporation 薄膜トランジスタおよびその製造方法ならびにそれを用いた電子機器
US7906415B2 (en) * 2006-07-28 2011-03-15 Xerox Corporation Device having zinc oxide semiconductor and indium/zinc electrode
JP5328083B2 (ja) 2006-08-01 2013-10-30 キヤノン株式会社 酸化物のエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) * 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) * 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
KR101275898B1 (ko) * 2006-09-22 2013-06-14 엘지디스플레이 주식회사 박막트랜지스터, 이를 구비하는 표시장치 및 이들의 제조방법
JP4274219B2 (ja) * 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) * 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP5468196B2 (ja) * 2006-09-29 2014-04-09 株式会社半導体エネルギー研究所 半導体装置、表示装置及び液晶表示装置
TWI749346B (zh) * 2006-09-29 2021-12-11 日商半導體能源研究所股份有限公司 顯示裝置和電子裝置
US7622371B2 (en) * 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7511343B2 (en) * 2006-10-12 2009-03-31 Xerox Corporation Thin film transistor
JP5116290B2 (ja) * 2006-11-21 2013-01-09 キヤノン株式会社 薄膜トランジスタの製造方法
KR101281167B1 (ko) * 2006-11-22 2013-07-02 삼성전자주식회사 유기발광 디스플레이의 단위 화소부 구동소자 및 그제조방법
US7772021B2 (en) * 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) * 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101146574B1 (ko) * 2006-12-05 2012-05-16 캐논 가부시끼가이샤 산화물 반도체를 이용한 박막 트랜지스터의 제조방법 및 표시장치
WO2008069255A1 (en) 2006-12-05 2008-06-12 Canon Kabushiki Kaisha Method for manufacturing thin film transistor using oxide semiconductor and display apparatus
JP5305630B2 (ja) 2006-12-05 2013-10-02 キヤノン株式会社 ボトムゲート型薄膜トランジスタの製造方法及び表示装置の製造方法
KR101303578B1 (ko) * 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) * 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
TWI478347B (zh) 2007-02-09 2015-03-21 Idemitsu Kosan Co A thin film transistor, a thin film transistor substrate, and an image display device, and an image display device, and a semiconductor device
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR100851215B1 (ko) * 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
JP5466939B2 (ja) 2007-03-23 2014-04-09 出光興産株式会社 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
JP2008276212A (ja) 2007-04-05 2008-11-13 Fujifilm Corp 有機電界発光表示装置
JP5197058B2 (ja) * 2007-04-09 2013-05-15 キヤノン株式会社 発光装置とその作製方法
WO2008126879A1 (en) 2007-04-09 2008-10-23 Canon Kabushiki Kaisha Light-emitting apparatus and production method thereof
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) * 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
JP5522889B2 (ja) 2007-05-11 2014-06-18 出光興産株式会社 Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット
JP5261979B2 (ja) * 2007-05-16 2013-08-14 凸版印刷株式会社 画像表示装置
US8513678B2 (en) 2007-05-18 2013-08-20 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
KR101334182B1 (ko) * 2007-05-28 2013-11-28 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터의 제조방법
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
ATE490560T1 (de) 2007-05-31 2010-12-15 Canon Kk Verfahren zur herstellung eines dünnschichttransistors mit einem oxidhalbleiter
US20080296567A1 (en) * 2007-06-04 2008-12-04 Irving Lyn M Method of making thin film transistors comprising zinc-oxide-based semiconductor materials
US7935964B2 (en) * 2007-06-19 2011-05-03 Samsung Electronics Co., Ltd. Oxide semiconductors and thin film transistors comprising the same
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
CN101689532B (zh) 2007-06-29 2013-06-12 株式会社半导体能源研究所 半导体器件及其制造方法
JP2009016469A (ja) * 2007-07-03 2009-01-22 Mitsubishi Electric Corp 半導体装置およびその製造方法
KR20090002841A (ko) * 2007-07-04 2009-01-09 삼성전자주식회사 산화물 반도체, 이를 포함하는 박막 트랜지스터 및 그 제조방법
JP5388500B2 (ja) * 2007-08-30 2014-01-15 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPWO2009034953A1 (ja) * 2007-09-10 2010-12-24 出光興産株式会社 薄膜トランジスタ
JP2009088049A (ja) * 2007-09-28 2009-04-23 Hitachi Displays Ltd 液晶表示装置
JP4759598B2 (ja) 2007-09-28 2011-08-31 キヤノン株式会社 薄膜トランジスタ、その製造方法及びそれを用いた表示装置
JP2009105390A (ja) * 2007-10-05 2009-05-14 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2009099847A (ja) 2007-10-18 2009-05-07 Canon Inc 薄膜トランジスタとその製造方法及び表示装置
KR101270174B1 (ko) 2007-12-03 2013-05-31 삼성전자주식회사 산화물 반도체 박막 트랜지스터의 제조방법
JP5213421B2 (ja) 2007-12-04 2013-06-19 キヤノン株式会社 酸化物半導体薄膜トランジスタ
KR101518091B1 (ko) * 2007-12-13 2015-05-06 이데미쓰 고산 가부시키가이샤 산화물 반도체를 이용한 전계 효과형 트랜지스터 및 그 제조방법
JP5215158B2 (ja) * 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
CN101911303B (zh) 2007-12-25 2013-03-27 出光兴产株式会社 氧化物半导体场效应晶体管及其制造方法
WO2009093625A1 (ja) 2008-01-23 2009-07-30 Idemitsu Kosan Co., Ltd. 電界効果型トランジスタ及びその製造方法、それを用いた表示装置、並びに半導体装置
JP5264197B2 (ja) * 2008-01-23 2013-08-14 キヤノン株式会社 薄膜トランジスタ
US8586979B2 (en) 2008-02-01 2013-11-19 Samsung Electronics Co., Ltd. Oxide semiconductor transistor and method of manufacturing the same
EP2086013B1 (en) 2008-02-01 2018-05-23 Samsung Electronics Co., Ltd. Oxide semiconductor transistor
KR101512818B1 (ko) * 2008-02-01 2015-05-20 삼성전자주식회사 산화물 반도체 트랜지스터 및 그 제조방법
JP2009237558A (ja) * 2008-03-05 2009-10-15 Semiconductor Energy Lab Co Ltd 半導体装置の駆動方法
KR100977189B1 (ko) * 2008-03-14 2010-08-23 한국과학기술연구원 다결정 금속산화물 반도체층을 이용한 전계효과트랜지스터와 그 제조방법
JP5467728B2 (ja) * 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
JP4555358B2 (ja) 2008-03-24 2010-09-29 富士フイルム株式会社 薄膜電界効果型トランジスタおよび表示装置
KR101461127B1 (ko) 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
KR100963026B1 (ko) 2008-06-30 2010-06-10 삼성모바일디스플레이주식회사 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치
US9082857B2 (en) * 2008-09-01 2015-07-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide semiconductor layer
KR101657957B1 (ko) 2008-09-12 2016-09-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
KR101644406B1 (ko) * 2008-09-12 2016-08-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
JP4623179B2 (ja) * 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
KR101999970B1 (ko) 2008-09-19 2019-07-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102160104B (zh) 2008-09-19 2013-11-06 株式会社半导体能源研究所 半导体装置
KR101623958B1 (ko) * 2008-10-01 2016-05-25 삼성전자주식회사 인버터 및 그의 동작방법과 인버터를 포함하는 논리회로
EP2172977A1 (en) * 2008-10-03 2010-04-07 Semiconductor Energy Laboratory Co., Ltd. Display device
KR101435501B1 (ko) 2008-10-03 2014-08-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치
JP5451280B2 (ja) * 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) * 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2010047288A1 (en) * 2008-10-24 2010-04-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductordevice
EP2180518B1 (en) * 2008-10-24 2018-04-25 Semiconductor Energy Laboratory Co, Ltd. Method for manufacturing semiconductor device
US8741702B2 (en) * 2008-10-24 2014-06-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR101667909B1 (ko) * 2008-10-24 2016-10-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치의 제조방법
JP5616012B2 (ja) * 2008-10-24 2014-10-29 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101711249B1 (ko) * 2008-11-07 2017-02-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
JP2010153802A (ja) 2008-11-20 2010-07-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP5606682B2 (ja) 2009-01-29 2014-10-15 富士フイルム株式会社 薄膜トランジスタ、多結晶酸化物半導体薄膜の製造方法、及び薄膜トランジスタの製造方法
US8367486B2 (en) 2009-02-05 2013-02-05 Semiconductor Energy Laboratory Co., Ltd. Transistor and method for manufacturing the transistor
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4571221B1 (ja) 2009-06-22 2010-10-27 富士フイルム株式会社 Ｉｇｚｏ系酸化物材料及びｉｇｚｏ系酸化物材料の製造方法
JP4415062B1 (ja) 2009-06-22 2010-02-17 富士フイルム株式会社 薄膜トランジスタ及び薄膜トランジスタの製造方法
JP5642447B2 (ja) * 2009-08-07 2014-12-17 株式会社半導体エネルギー研究所 半導体装置
KR101730347B1 (ko) * 2009-09-16 2017-04-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2544237B1 (en) * 2009-09-16 2017-05-03 Semiconductor Energy Laboratory Co., Ltd. Transistor and display device
KR101914026B1 (ko) * 2009-09-24 2018-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR102246127B1 (ko) * 2009-10-08 2021-04-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101779349B1 (ko) * 2009-10-14 2017-09-18 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
EP2494692B1 (en) * 2009-10-30 2016-11-23 Semiconductor Energy Laboratory Co. Ltd. Logic circuit and semiconductor device
KR102691611B1 (ko) * 2009-11-06 2024-08-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
KR102317763B1 (ko) * 2009-11-06 2021-10-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
JP2011138934A (ja) 2009-12-28 2011-07-14 Sony Corp 薄膜トランジスタ、表示装置および電子機器
JP2011187506A (ja) 2010-03-04 2011-09-22 Sony Corp 薄膜トランジスタおよびその製造方法、並びに表示装置

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