KR20240032856A - 박막 반도체 스위칭 장치 - Google Patents

박막 반도체 스위칭 장치 Download PDF

Info

Publication number
KR20240032856A
KR20240032856A KR1020247002156A KR20247002156A KR20240032856A KR 20240032856 A KR20240032856 A KR 20240032856A KR 1020247002156 A KR1020247002156 A KR 1020247002156A KR 20247002156 A KR20247002156 A KR 20247002156A KR 20240032856 A KR20240032856 A KR 20240032856A
Authority
KR
South Korea
Prior art keywords
source
thin film
interface member
channel interface
film transistor
Prior art date
Application number
KR1020247002156A
Other languages
English (en)
Inventor
더글라스 더블유. 발리지
링 젬 샤우트
케네스 씨. 캐디엔
알렉스 먼릭 마
에릭 윌슨 밀번
Original Assignee
지나이트 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 지나이트 코포레이션 filed Critical 지나이트 코포레이션
Publication of KR20240032856A publication Critical patent/KR20240032856A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78603—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the insulating substrate or support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

새로운 반도체 장치가 교시된다. 새로운 장치는 소스와 드레인 사이에 채널을 형성하기 위한 n형 반도체 층을 갖는 박막 트랜지스터(TFT)를 포함한다. TFT는 TFT의 동작에 대한 공핍층 제어를 제공하기 위해 장치의 적어도 소스 콘택에 인접한 소스-채널 계면 부재를 더 포함한다.

Description

박막 반도체 스위칭 장치
본 출원은 2021년 7월 13일에 출원된 미국 가특허 출원 63/221,292로부터 조약 우선권의 이익을 주장하며, 이 이전 출원의 내용은 그 전체가 참조로서 본 명세서에 포함된다.
본 발명은 반도체 장치에 관한 것이다. 보다 구체적으로, 본 발명은 트랜지스터와 같은 박막 반도체 스위칭 장치에 관한 것이다.
박막 트랜지스터(TFT)와 같은 박막 반도체 스위칭 장치는 다양한 응용 분야에 널리 사용된다.
TFT는 아마도 박막 반도체 스위칭 장치의 가장 일반적인 예이며 "소스"; "드레인"; 및 "게이트"를 포함한다. 게이트는 게이트에 적용된 전압에 따라 소스에서 드레인으로의 전류 흐름을 활성화하거나 금지하는데 사용되는 제어 단자이다.
TFT의 전기적 거동은 일반적으로 반도체인 활성 물질의 다수 전하 캐리어에 의해 결정된다. 다수 전하 캐리어는 반도체를 통해 대부분의 전하 또는 전류를 운반한다. 일반적으로, 다수 전하 캐리어는 게이트 절연체와 반도체 재료의 경계면에 축적되어 전하 캐리어가 반도체 재료를 통해 이동할 수 있는 "채널"을 형성한다. 채널이 소스에서 드레인까지 충분히 전도성이 있을 때 TFT는 'ON' 상태에 있다고 하며 전류는 채널을 통해 소스에서 드레인으로 흐른다.
다양한 이유로 인해, 더 작은 TFT를 제조하는 것이 점점 더 관심을 끌고 있다. 그러나, 종래 기술의 TFT는 채널이 형성될 수 있는 반도체의 길이가 약 1000nm 미만인 TFT, 특히 채널 길이가 200nm 미만인 TFT와 같이 더 작은 크기로 잘 스케일링되지 않는다. 이러한 크기 이하에서는 TFT를 제어하기가 어려워지고, 알려진 TFT는 작은 크기로 형성될 때 0 볼트 이하에서 발생하는 문턱 전압(TFT가 'ON' 상태이고 채널이 전류를 전도하도록 형성되는 게이트 전압 지점)을 갖게 되어 TFT가 일반적으로 'ON' 상태가 된다. 이렇게 낮은(많은 경우에서 음수인) 임계 전압은 작은 크기로 제조된 기존 TFT의 출력 저항과 전반적인 트랜지스터 성능을 저하시킬 수 있고, 이러한 TFT는 'OFF' 상태를 달성하고 누설 전류를 줄이기 위해 종종 게이트에 음전압을 적용하는 것을 요구한다.
1000nm 미만의 반도체/채널 길이로 제조될 수 있고 고유한 향상 임계 전압을 가져서 일반적으로 'OFF' 상태에 있고 더 쉽게 제어될 수 있는 박막 반도체 장치를 갖는 것이 바람직하다. 이상적으로, 이러한 장치는 반도체 제조에서 BEOL(Back End Of Line) 프로세스로 제조될 수도 있다.
본 발명의 목적은 종래 기술의 적어도 하나의 단점을 제거하거나 완화하는 신규한 박막 반도체 스위칭 장치를 제공하는 것이다.
본 발명의 제1 측면에 따르면, 박막 트랜지스터는, 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 소스; 상기 절연층 상에 형성되며 상기 소스로부터 이격되는 드레인; 상기 절연층 상에 형성되며 상기 소스와 상기 게이트 사이에 연장되는 n형 반도체 재료; 적어도 상기 소스를 상기 반도체 재료에 전기적으로 연결하는 소스-채널 계면 부재; 상기 반도체층 위에 형성된 게이트 유전층; 및 상기 유전층 위에 형성된 게이트를 포함하고, 상기 게이트에 양의 전압이 인가되면 전류가 상기 소스-채널 계면 부재 및 상기 반도체 재료에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 흐를 수 있다.
바람직하게는, 상기 n형 반도체 재료는 금속 산화물이다. 더 바람직하게는, 상기 n형 반도체 재료는 산화 아연, 산화 주석, 산화 인듐, 산화 인듐 갈륨 아연, 산화 갈륨 및 산화 게르마늄 및 이들의 조합을 포함하는 그룹으로부터 선택된다.
또한 바람직하게는, 상기 소스-채널 계면 부재는 상기 소스의 촉매 성장에 의해 형성된 산화물이다. 또한 바람직하게는, 상기 소스-채널 계면 부재는 원자층 증착에 의해 형성된다. 또한 바람직하게는, 상기 소스-채널 계면 부재가 상기 소스의 촉매 성장에 의해 형성된 산화물일 때, 산소가 우선적으로 소스-채널 계면을 횡단하여, 상기 소스-채널 계면 부재가 생성된다.
본 발명의 다른 측면에 따르면, 수직형 박막 트랜지스터는, 실질적으로 평면인 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 소스; 상기 소스 상에 형성되고 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층; 상기 소스 및 상기 수직 우물의 상기 내부 표면 상에 형성된 소스-채널 계면 부재; 상기 소스-채널 계면 부재 상에 형성된 n형 반도체 재료로서, 상기 소스-채널 계면 부재에 의해 상기 소스가 상기 n형 반도체 재료와 전기적으로 연결되는, 상기 n형 반도체 재료; 상기 n형 반도체층 위에 형성된 게이트 유전층; 상기 유전층 위에 형성된 게이트; 및 상기 절연층 상에 형성되고 상기 n형 반도체 재료와 전기적으로 접촉되는 드레인을 포함하고, 상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있다.
본 발명의 다른 측면에 따르면, 수직형 박막 트랜지스터는, 실질적으로 평면인 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 드레인; 상기 드레인 상에 형성되고 상기 드레인으로부터 위로 연장되는 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층; 상기 드레인 및 상기 우물의 상기 내부 표면 상에 형성된 n형 반도체 재료; 상기 반도체층 위에 형성된 게이트 유전층; 상기 유전층 위에 형성된 게이트; 및 상기 제2 절연층 상에 형성된 소스 및 소스-채널 계면 부재를 포함하고, 상기 소스-채널 계면 부재는 상기 소스와 상기 n형 반도체 재료를 전기적으로 연결하며, 상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있다.
본 발명의 또 다른 측면에 따르면, 수직형 박막 트랜지스터는, 실질적으로 평면인 기판; 상기 기판 상에 형성된 절연층; 상기 절연층 상에 형성된 드레인; 상기 드레인 상에 형성되고 상기 드레인으로부터 위로 연장되는 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층; 상기 드레인 및 상기 우물의 상기 내부 표면 상에 형성된 n형 반도체 재료; 상기 반도체층 위에 형성된 게이트 유전층; 상기 유전층 위에 형성된 게이트; 및 상기 제2 절연층 상에 형성된 소스 및 소스-채널 계면 부재를 포함하고, 상기 소스-채널 계면 부재는 상기 소스와 상기 n형 반도체 재료를 전기적으로 연결하며, 상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있다.
본 발명의 다른 특징 및 이점은 첨부 도면과 함께 다음의 상세한 설명으로부터 명백해질 것이다. 그러나, 비록 여기에 포함된 상세한 설명과 특정 예는 본 출원의 현재 바람직한 실시예를 나타내더라도, 청구범위에 의해서만 정의되는 것 본 발명의 사상과 범위 내에서 다양한 변화와 수정이 가능하다는 것이 당업자에게 명백하기 때문에, 이들은 단지 예로서만 제공되는 것으로 이해되어야 한다.
본 명세서에 설명된 본 발명의 다양한 실시예의 더 나은 이해를 위해, 첨부 도면을 참조할 것이다. 도면은 본 명세서에 설명된 본 발명의 범위를 제한하려는 의도가 아니며, 본 명세서의 이해를 명확하게 하기 위해 일정 비율로 그려진 것이 아니다.
도 1a, 1b, 1c, 1d 및 1e는 종래 기술의 TFT의 단면도이다.
도 2a는 본 발명의 실시예에 따른 TFT의 도 2b의 A-A선을 따라 취한 단면도이다.
도 2b는 도 2a의 TFT의 평면도이다.
도 2c는 본 발명의 다른 실시예에 따른 TFT의 단면도이다.
도 2d는 본 발명의 다른 실시예에 따른 TFT의 단면도이다.
도 3a는 도 2a의 TFT의 개략적인 기호이다.
도 3b는 순방향 활성 상태에서 동작하는 도 2a의 TFT 일부의 단면도이다.
도 3c는 OFF 상태에서 동작하는 도 2a의 TFT 일부의 단면도이다.
도 3d는 제로 전압 상태에서 동작하는 도 2a의 TFT의 일부의 단면도이다.
도 4a는 도 2c의 TFT의 개략적인 기호이다.
도 4b는 순방향 활성 상태에서 동작하는 도 2c의 TFT 일분의 단면도이다.
도 4c는 OFF 상태에서 동작하는 도 2c의 TFT 일부의 단면도이다.
도 4d는 제로 전압 상태에서 동작하는 도 2c의 TFT의 일부의 단면도이다.
도 5a는 도 2d의 TFT의 개략적이 기호이다.
도 5b는 순방향 활성 상태에서 동작하는 도 2d의 TFT 일부의 단면도이다.
도 5c는 OFF 상태에서 동작하는 도 2d의 TFT 일부의 단면도이다.
도 5d는 제로 전압 상태에서 동작하는 도 2d의 TFT 일부의 단면도이다.
도 6은 본 발명의 실시예에 따른 TFT를 제조하는 방법을 나타내는 흐름도이다.
도 7a 내지 7g는 도 6의 방법에 따른 TFT 제조 단계의 단면도이다.
도 7h 내지 7n은 각각 도 7a 내지 7g의 TFT의 제조 단계의 평면도이다.
도 8a는 본 발명의 실시예에 따른 제조 동안의 TFT의 단면도이다.
도 8b는 본 발명의 다른 실시예에 따른 제조 동안의 TFT의 단면도이다.
도 8c는 도 8a의 TFT의 평면도이다.
도 8d는 도 8b의 TFT의 평면도이다.
도 9a는 본 발명의 다른 실시예에 따른 수직형 TFT의 단면도이다.
도 9b는 본 발명의 실시예에 따른 다른 수직형 TFT의 단면도이다.
도 9c는 본 발명의 실시예에 따른 다른 수직형 TFT의 단면도이다.
도 9d는 도 9b와 유사하지만 비대칭 실시예로 제조된 수직형 TFT의 단면도이다.
도 10a 및 10b는 본 발명의 다른 실시예에 따른 TFT를 제조하는 방법의 흐름도이다.
도 11a 내지 도 11k는 도 10a 및 도 10b의 방법에 따라 TFT를 제조하는 단계를 도시한 단면도이다.
도 11l 내지 11v는 각각 도 11a 내지 11k의 TFT의 대응 평면도이다.
도 12a 및 12b는 본 발명의 다른 실시예에 따른 TFT를 제조하는 방법의 흐름도이다.
도 13a 내지 13k는 도 12a 및 12b의 방법에 따른 제조 동안의 TFT의 단면도이다. 그리고
도 13l 내지 13v는 각각 도 13a 내지 13k의 TFT의 평면도이다.
본 명세서에 기술된 예시적인 실시예의 추가 측면 및 특징은 첨부 도면과 함께 다음의 설명으로부터 나타날 것이다.
다음 설명에서, 유사한 구성요소 및 요소는 유사한 참조 번호로 표시될 수 있다. 또한, 당업자가 이해하는 바와 같이, 대부분의 반도체 장치는 실질적으로 평면형 재료 층이 형성되는 일련의 단계로 제조되며, 이들 층의 일부는 후속적으로 제거, 처리 및/또는 후속 층으로 대체되어 원하는 반도체 장치가 얻어진다. 따라서, 본 명세서에 사용된 용어 "수평" 및 "수직"은 이들 층의 평면에 대해 사용되며, 수평은 층의 층의 평면에 대체로 평행한 방향을 지칭하고 수직은 층의 평면에 대체로 직교하는 방향을 지칭한다. 유사하게, "위", "아래", "상", "하" 등의 용어도 이들 평면 층에 대해 사용된다.
또한, 본 명세서에 기술된 반도체 장치의 층 및/또는 특징을 제조하는 것은 본 명세서에서 그러한 층 및/또는 특징을 "형성"하는 것으로 지칭되며, 당업자에게 명백한 바와 같이, "형성"하는 것은 제한 없이: (화학, 원자층, 물리 기상 등의) 증착; 스퍼터링; PECVD(플라즈마 강화 화학 기상 증착); 주입 및 어닐링, 산화; 등을 포함하여 적합하고 적용 가능한 모든 반도체 제조 기술을 포함하도록 의도된 것임이 당업자에게 명백할 것이다.
본 발명의 실시예를 설명하기 전에, 명확성을 위해 도 1a 내지 도 1e를 참조하여 종래 기술의 TFT의 예를 설명할 것이다.
도 1a는 일반적으로 100a로 표시된 종래 기술의 TFT의 제1 예를 도시한다. TFT(100a)는 그 위에 절연층(118)이 형성된 기판(120)으로 구성된다. TFT(100a)는 게이트(102), 소스(106) 및 드레인(110)을 더 포함한다.
게이트(102)는 게이트 전극(104)과 게이트 콘택(103)을 포함하고, 소스(106)는 소스 전극(107)과 소스 콘택(108)을 포함하며, 드레인(110)은 드레인 전극(111)과 드레인 콘택(112)을 포함한다. 당업자에게 명백한 바와 같이, 소스 전극(107)과 소스 콘택(106)은 동일하거나 다른 재료일 수 있다. 특히, 소스 콘택(106)의 재료는 원하는 일함수를 제공하도록 선택될 수 있는 반면, 소스 전극(107)의 재료는 다른 장치 등에 대한 소스 전극(107)의 연결을 단순화하도록 선택될 수 있다. 게이트 전극(104) 및 게이트 콘택(103)과, 드레인 전극(111) 및 드레인 콘택(112)은 원하는 경우 동일한 각각의 재료 또는 다른 재료로 유사하게 형성될 수 있다.
TFT(100a)는 또한 유전층(114) 및 반도체층(116)을 포함한다. 당업자가 이해하는 바와 같이, TFT(100a)는 선택적으로 게이트 튜닝층(122)을 포함할 수 있다.
TFT(100A)의 동작은 채널이 형성될 수 있는 활성 물질로서 반도체층(116)의 사용에 의존한다. 반도체(116)가 활성 상태에 있을 때, 소스 콘택(108)과 드레인 콘택(112) 사이에 채널이 형성되어 그 사이에 전류가 흐를 수 있게 한다. 도시된 실시예에서는 n형 반도체가 도시된다.
TFT(100a)와 같은 n형 반도체 기반 TFT(또는 "n형 TFT")의 경우, 게이트(102)에 인가된 전압(즉, Vg)이 임계 전압(즉, Vth)보다 클 때 TFT는 활성('ON') 상태가 되고, 상기 임계 전압은 TFT(100a)의 구조 및 재료에 의해 정의된다. n형 반도체를 갖는 TFT에서 임계 전압보다 큰 양의 게이트 전압을 인가하면 음전하를 띤 전자가 소스에서 n형 반도체로 주입된다. 소스와 드레인 사이에 전압(즉, Vd)을 인가하면 주입된 전자가 반도체에 형성된 채널을 통해 소스에서 드레인으로 이동하여 이동하는데, 이를 통해 전류 흐름, 즉 소스-드레인 전류(Ids) 또는 드레인 전류(Id)의 흐름이 이루어진다.
TFT(100a)의 관련 관심 부분을 더 자세히 도시하는 도 1b에는, 축적층(130)이 도시된다. 축적층(130)은 반도체층(116)을 통해 채널을 따라 변화하는 전자 농도를 보여주는 구배가 도시되어 있으며, 여기서 (축적층(130)의 더 어두운 색으로 표시되는) 더 높은 전자 농도는 드레인 콘택(111)보다 소스 콘택(107)에 더 가깝다.
(게이트 전압에 비해) 낮은 드레인 전압이 인가될 때, 채널 내 캐리어 농도는 채널 전체에 걸쳐 균일해지는 경향이 있고 TFT(100a)는 "저항성(ohmic)"인 것으로 간주된다. 높은 드레인 전압이 인가되면 채널은 "핀치-오프(pinched-off)"되고 드레인 콘택(111)에 인접한 고절연 영역이 공핍층(135)을 형성하기 시작하며, 이는 캐리어 밀도의 감소를 보여주며 도 1c에 도시된다.
종래의 TFT는 전형적으로 2개의 전류 흐름 채널을 갖는다. 소스 콘택(107)과 드레인 콘택(111) 사이의 오믹(ohmic) 연결을 통해 제1 채널이 형성되고, 게이트 유전층(114)과 반도체 층(116) 사이의 계면에서 축적층에 의해 제2 채널이 형성된다.
게이트 콘택(103) 아래에서 사용 가능한 채널로 인해 TFT(100a)는 이 채널을 통한 전류 흐름으로 인해 제한된 'OFF' 상태를 갖는다. 따라서, 종래의 TFT는 계속적으로 잘 "핀치오프"되지 않으며, 결과적으로 TFT가 "OFF"되도록 의도되었음에도 불구하고 일부 전류 흐름이 계속되는 상당한 누출 문제를 가질 수 있다.
또한, 종래의 TFT는 소스 콘택(107)과 드레인 콘택(111)이 서로 너무 가깝다면 출력 저항 문제를 가질 수 있다. 예를 들어, 위에서 언급한 바와 같이, 소스 콘택(107)과 드레인 콘택(111)이 약 1000nm 미만으로 떨어져 있는 경우, 특히 이들이 200nm 미만으로 떨어져 있는 경우, 상당한 수준의 누출이 발생한다. 따라서, 기존의 TFT는 일반적으로 제로-바이어스에서도 'ON' 상태가 된다. 대부분의 경우, TFT를 효과적으로 "OFF"로 전환하도록 소스 콘택(107)과 드레인 콘택(111) 사이의 전류 흐름을 제한하기 위해 종래의 TFT에 음의 게이트 전압을 적용하여 공핍 층 또는 영역을 생성해야 한다.
도 1d는 소스 게이트형 TFT(100d)를 도시한다. TFT(100d)는 TFT(100d)의 소스(106')가 쇼트키 금속으로 만들어진 반면 TFT(100a)의 소스(106)와 드레인(110)이 저항성 콘택이라는 점을 제외하고는 TFT(100a)와 유사하다. 일부 경우에, TFT(100d)는 또한 제조 방법, 반도체 재료, 또는 둘 다에 기초하여 TFT(100a)와 다를 수 있다. TFT(100d)는 소스(106')와 드레인(110) 사이의 전도성을 증가시키기 위해 소스(106')와 드레인(110)의 비대칭성을 활용할 수 있다.
도 1e는 소스 게이트형 TFT(100e)의 다른 유형을 도시한다. TFT(100e)는 TFT(100e)의 소스(106')와 드레인(110')이 모두 쇼트키 금속으로 만들어진다는 점을 제외하면 TFT 100a와 유사하다. TFT(100d)와 대조적으로, TFT(100e)는 소스 콘택점(106')과 드레인 콘택(110')에서 대칭을 활용한다.
그러나, TFT(100d 및 100e)는 특히 더 작은 치수로 제조될 때 TFT(100a)에 대해 위에서 설명한 것과 유사한 문제에 직면한다.
도 2a는 본 발명의 실시예에 따라 도 2b의 선 2A-2A를 따라 취한 TFT(200a)의 단면도를 도시한다. 도시된 바와 같이, TFT(200a)는 게이트(202), 소스(206) 및 드레인(210)을 포함한다. 게이트(202)는 게이트 전극(204) 및 게이트 콘택(203)을 포함하고, 소스(206)는 소스 전극(208) 및 소스 콘택(207)을 포함하고, 드레인(210)은 드레인 전극(212) 및 드레인 콘택(211)을 포함한다. 전술한 종래의 TFT(100a)의 경우와 유사하게, 이들 피쳐 각각의 전극 및 콘택은 각각 동일한 재료로 형성될 수 있거나 재료가 원하는 바에 따라 별도로 선택될 수 있다. 예를 들어, 소스 콘택(207)은 원하는 일함수를 위해 선택된 재료로 형성될 수 있는 반면, 소스 전극(208)은 금속화 층 등과 같은 회로의 다른 구성요소에 연결하기에 더 적합한 재료로부터 선택될 수 있다.
TFT(200a)는 또한 유전층(214)과 반도체층(216)을 포함한다. TFT(200a)는 선택적으로 게이트 튜닝층(222)을 포함할 수 있다. 이들 층, 그리고 일반적으로 TFT(200a)는 절연층(218) 위에 형성되며, 이는 기판(220) 위에 형성된다. 많은 상황에서 기판(220)은 반도체 제조에 일반적으로 사용되는 실리콘 웨이퍼일 것으로 고려되지만, 본 발명은 이에 제한되지 않고 실제로 기판(220)은 매우 다양한 재료일 수 있으며, 다음을 포함하되 이에 국한되지 않는다: 유리; 세라믹; 금속; 연성 폴리머 또는 기타 플라스틱; 등.
예시된 실시예에서, 반도체 층(216)은 n형 반도체 층이다. N형 반도체 층(216)은 바람직하게는 섭씨 300도 미만의 온도에서 형성될 수 있도록 선택되는 반도체 재료이다. 반도체 층(216)에 적합한 재료의 예에는 산화 아연, 산화 주석, 산화 인듐 갈륨 아연, 산화 갈륨, 산화 게르마늄 등이 포함되지만 이에 국한되지는 않는다.
종래 기술의 TFT와 달리, TFT(200a)는 이 실시예에서 소스 콘텍(207)으로부터 반도체 층(216) 아래의 드레인 콘텍(211)까지 연장되는 p형 반도체 재료의 층인 소스-채널 계면 부재(250)를 더 포함한다. 소스-채널 계면 부재(250)는 소스 콘텍(207)을 반도체 층(216)에 전기적으로 연결하고, 그렇지 않으면 소스 콘텍(207)은 반도체 층(216)으로부터 전기적으로 분리된다. 또한, 이 예에서, 소스-채널 계면 부재(250)는 반도체 층(216)을 드레인 콘텍(211)에 전기적으로 연결한다.
게이트 콘택(203)은 전도 특성을 갖는 임의의 원소 재료 또는 재료의 화합물을 포함할 수 있다. 게이트 콘택(203)에 사용될 수 있는 재료의 예에는 티타늄, 질화티타늄, 크롬, 하프늄, 질화탄탈륨 또는 임의의 다른 단일 원소 또는 이중금속 원소 또는 화합물이 포함된다. 게이트 전극(204)은 게이트 콘택(203)과 동일한 재료로 형성될 수 있거나, 게이트 전극(204)을 다른 구성요소에 연결하기 위한 원하는 특성을 제공하는 다른 재료로부터 형성될 수 있다.
소스(206) 및 드레인(210)은 전도성 특성을 갖는 임의의 원소 재료 또는 재료의 화합물을 포함할 수 있다. 구체적으로, 소스 콘택(207) 및 드레인 콘택(211)은 금속 또는 축퇴(고도핑) 반도체일 수 있다. 소스 콘택(207) 및/또는 드레인 콘택(211)에 사용될 수 있는 적합한 재료의 예로는 니켈, 텅스텐, 몰리브덴, 알루미늄; 금; 구리; 코발트; 루테늄; 티타늄 질화물; 탄탈륨 질화물; 규소; 및/또는 높은 전도성을 갖는 임의의 III-V 화합물 반도체를 포함한다. 일부 경우에, 드레인 콘택(211)은 소스 콘택(207)과 동일한 재료로 구성된다. 다른 경우에, 드레인 콘택(211)은 소스 콘택(207)에 사용된 재료보다 전자 수송에 대한 감소된 장벽을 제공할 수 있는 더 높은 전도성을 갖는 재료로 구성된다.
소스-채널 계면 부재(250)는 적어도 소스 콘택(207)에 인접한 반도체 층(216)의 영역에서 채널을 고갈시키는 기능을 하는 상보적인 과잉 음전하 저장소를 생성하기 위해 제공된다. 이러한 방식으로, 소스-채널 계면 부재(250)는 TFT(200a)가 'OFF' 상태에 있을 때 반도체층(216)을 통한 전류 흐름이 실질적으로 발생하지 않도록 하는 전자 수송 장벽으로서 역할을 한다.
소스-채널 계면 부재(250)의 동작은 p형 반도체, 유도 압전 쌍극자, 제어 가능한 터널링 장벽, 이들의 조합 또는 외부 인가장(external applied field)에 의해 주입된 전류를 조절하는 다른 메커니즘을 포함하는 다양한 구성에 의해 달성될 수 있다.
예를 들어, p형 반도체로 구현되는 경우, 소스-채널 계면 부재(250)는 게르마늄 원소로 구성될 수 있고, 소스-채널 계면 부재(250)는 반도체층(216)의 관련 부분에 p형 도펀트를 사용하여 형성될 수 있다. 다른 경우에, 소스-채널 계면 부재(250)는 산화물 또는 황화물, 또는 주기율표의 VI(A)족에 대응하는 다른 원소, 또는 산소, 황, 셀레늄, 텔루륨 또는 폴로늄과 같은 칼코겐으로 구성될 수 있다.
소스-채널 계면 부재(250)는 또한 소스 콘택(207)을 형성하는 재료의 촉매 성장에 의해 형성될 수 있다. 이러한 경우, 산소는 소스-채널 계면을 우선적으로 횡단(traverse)하여 소스-채널 계면 부재를 생성할 수 있다. 다른 경우에, 소스-채널 계면 부재(250)는 원자층 증착, 스퍼터링 물리 기상 증착 또는 화학 기상 증착과 같은 증착 기술을 통해 다른 반도체 또는 p형 금속 산화물과 같은 p형 도펀트를 증착함으로써 형성될 수 있다.
TFT(200a)의 실시예에서, 소스-채널 계면 부재(250)는 소스 콘택(207)으로부터 드레인 콘택(211)까지 연장되는 연속적인 부재로서 형성되었다. 소스-채널 계면 부재(250)는 소스 콘택(207)과 반도체층(216)을 전기적으로 연결하기 위해 소스 콘택(207)에 인접하여 위치하기만 하면 되는 반면에, TFT(200a)를 제조하는데 사용된 제조 공정에 따라, 소스-채널 계면 부재(250)는 소스 콘택(207)와 드레인 콘택(211) 사이에서 연장되는 층으로서, 소스 콘택(207) 바로 옆의 층으로서, 또는 소스 콘택(207)과 드레인 콘택(211) 각각에 인접한 층으로서 형성될 수 있다.
TFT(200a)의 'ON' 상태 동안 캐리어 부족을 방지하기 위해 반도체 층(216)이 소스 콘택(207) 및 드레인 콘택(211) 근처에서 강하게(heavily) n형이도록 조성 제어를 통해 반도체 층(216)을 형성하는 것이 바람직할 수 있다. 다른 실시예에서, 반도체층(216)은 소스 콘택(207), 드레인 콘택(211) 및 게이트 콘택(203) 근처에 n형이 강하도록 형성되고, 이는 TFT(200a)의 임계 전압의 조정을 허용한다. 따라서, TFT(200a)의 특성은 반도체층(216)의 n형 도핑 위치 및 정도에 기초하여 제어될 수 있다.
도 2a에 도시된 바와 같이, 유전층(214)은 게이트 콘택(203)을 반도체층(216)으로부터 분리한다. 유전층(214)은 게이트 콘택(203)으로의 전자의 흐름을 방해하여, 전자가 소스 콘택(207)와 드레인 콘택(211) 사이에서 큰 전자 농도를 갖는 채널을 형성할 수 있게 한다. 유전층(214)은 예를 들어 하프늄 산화물(HfO2); 이산화지르코늄(ZrO2); 이산화규소(SiO2); 질화규소(Si3N4); 또는 당업자에게 도출될 임의의 다른 적합한 재료로 구성될 수 있다.
TFT(200a)는 또한 선택적인 게이트 튜닝층(222)을 포함할 수 있다. 게이트 튜닝층(222)은 필요에 따라 게이트 콘택(203)의 유효 장벽 높이 및/또는 일함수를 조정하는 데 사용되는 금속의 원자층일 수 있으며, 이는 당업자에게 명백할 것이다.
TFT(200a)에서, 일반적으로 게이트 전극(204), 소스 전극(208) 및 드레인 전극(212) 각각은 구리 또는 알루미늄과 같은 고전도성 금속으로 형성되며, 이는 해당 전극을 TFT(200a)가 형성되는 집적 회로의 나머지 부분의 적절한 요소에 전기적으로 연결하는데 사용된다.
TFT(200a)는 또한 기판(220) 위에 형성된 절연층(218)을 포함한다. 기판(220)은 트랜지스터 및 집적 회로와 같은 구성요소 및 장치의 구성을 위한 기초 역할을 하며, 절연층(218)은 소스 콘택(207) 및 드레인 콘택(211)으로부터 기판(220)을 분리하는 유전체이다. 절연층(218)의 예는 이산화규소(SiO2); 질화규소(Si3N4); 산화알루미늄(Al2O3)을 포함할 수 있다. 기판(220)의 예는 실리콘, 유리, 플라스틱 재료 및/또는 연성 폴리머, 인쇄 회로 기판 등을 포함한다. 소스-채널 계면 부재(250)가 소스 콘택(207)과 드레인 콘택(211) 사이에서 연장되는 도 2a에 도시된 경우와 같은 일부 경우에서, 기판(220)의 재료에 따라, 소스-채널 계면 부재(250)는 절연층(218)의 역할도 할 수 있으며, 이 경우 그것은 소스 콘택(207) 및 드레인 콘택(211)을 형성하기 전에 형성될 것이다.
전술한 바와 같이, TFT(200a)는 종래 기술의 TFT와 비교할 때 개선된 동작 특성을 갖고, 특히 채널 길이 치수가 1000nm 이하로 제조될 때 더 높은 임계 전압을 갖도록 의도된다.
전술한 바와 같이, 소스-채널 계면 부재(250)는 적어도 소스 콘택(207)에 인접한 반도체층(216)의 영역에서 채널을 고갈시키는 기능을 하는 상보적인 과잉 음전하 저장소를 생성하는 역할을 한다. TFT(200a)와 같은 본 발명의 실시예에 따라 제조된 TFT에서, 게이트 유전층(214), 반도체층(216) 및 소스-채널 계면 부재(250)를 통한 게이트 콘택(203)과 소스 콘택(207) 사이의 거리는, 게이트 콘택(203)에 인가된 전압에 의해 유도된 전기장이 소스-채널 계면 부재(250)에 의해 도입된 상보적 과잉 음전하 저장소의 차단 전위를 낮추어 TFT(200a)와 같은 TFT를 'ON' 상태로 만들도록 선택된다. 이러한 게이트 전압이 인가되지 않으면, 차단 전위로 인해 TFT가 'OFF' 상태가 된다.
TFT(200a)는 다양한 두께 범위로 형성된 다양한 요소들로 제조될 수 있다. 당업자에게 명백한 바와 같이, 주요 제한 요인은 게이트(202)에 인가된 임계 전압이 소스-채널 계면 부재(250)에 의해 유도된 반도체 층(216)으로의 전자 흐름에 대한 장벽을 효과적으로 감소시키는 역할을 하도록 게이트 콘택(203)이 소스 콘택(207)에 충분히 전기적으로 근접하여야 한다는 것이다. 충분한 전기장을 유도하지 못하면 TFT(200a)를 켜는 능력이 감소된다. 이는 일반적으로 Ada(η) 계수로 지칭되는, MOSFET 등에 대한 잘 알려진 기준과 매우 유사하다.
TFT(200a)의 제1 예에서는, 반도체층(216)을 약 20nm의 두께로 형성하고(약 8의 유전 상수), 소스-채널 계면 부재(250)를 약 2nm의 두께로 형성하였으며(약 10의 유전 상수), 유전층(214)을 약 10nm의 두께로 형성하였다(약 24의 유전 상수).
TFT(200a)의 다른 예에서, 반도체층(216)을 약 5nm의 두께로 형성하고(약 17의 유전 상수), 소스-채널 계면 부재(250)를 약 0.5nm의 두께로 형성하였으며(약 10의 유전 상수), 유전층(214)을 약 5nm의 두께로 형성하였다(약 24의 유전 상수).
반도체층(216), 유전층(214) 및 소스-채널 계면 부재(250) 각각의 수직 두께의 실제 선택은 선택된 재료의 특성 및 사용된 제조 기술에 따라 어느 정도 좌우될 것이다. 그러나, 본 명세서의 개시에 비추어, 이러한 특정 선택은 이제 당업자의 능력 내에 있을 것이다.
도 2c는 본 발명의 다른 실시예에 따른 TFT(200c)의 단면도를 도시한다. TFT(200c)에서, 소스-채널 계면 부재(250)는 소스 콘택(207)과 드레인 콘택(211) 사이에서 연장되는 연속적인 층이 아니고 그 대신에 소스 콘택(207)과 드레인 콘택(211) 각각에만 형성된다. TFT(200c)에서 소스-채널 계면 부재(250)는 소스 콘택(207) 및 드레인 콘택(211)을 형성하는 금속의 촉매 성장에 의해 형성될 수 있다. 일부 경우에, 소스-채널 계면 부재(250)는 산화물 또는 황화물, 또는 주기율표의 VI(A)족에 해당하는 다른 원소, 또는 칼코겐으로 구성된다.
도 2d는 본 발명의 다른 실시예에 따른 다른 TFT(200d)의 단면도를 도시한다. TFT(200d)에서 소스-채널 계면 부재(250)는 소스 콘택(207)에만 형성되고 소스 콘택(207)을 구성하는 금속의 촉매 성장에 의해 형성될 수 있다. 이 경우, 드레인 콘택(211)을 구성하는 재료는 산화제와 쉽게 상호작용하지 않는다는 것을 의미하는 "귀한(noble)" 것이도록 선택될 수 있다. 소스-채널 계면 부재(250)는 산화물 또는 황화물, 또는 주기율표의 VI(A)족에 대응하는 다른 원소, 또는 칼코겐으로 구성될 수 있다.
드레인 콘택(211) 상의 소스-채널 계면 부재(250)의 존재 또는 부재는 TFT(200c)의 전기적 특성을 변경한다. TFT(200c)에서, 드레인 콘택(211)에 소스-채널 계면 부재(250)가 없으면 TFT(200c)의 임계 전압이 TFT(200a) 및 TFT(200c)에 비해 대략 0.1V 내지 2V 사이로 상승한다. 소스-채널 계면 부재(250)가 산화물 또는 황화물의 촉매 성장에 의해 형성되는 경우, 소스 콘택(207) 상에 소스-채널 계면 부재(250)가 형성되는 것 외에 드레인 콘택(211) 상에 소스-채널 계면 부재(250)가 추가적으로 형성되는 것이 쉽게 용인될 수 있으며 임계 전압을 감소시키는 것이 바람직하지 않는 한, 드레인 콘택(211)으로부터 소스-채널 계면 부재(250)를 제거하기 위한 추가 처리가 필요하지 않다.
다음으로, 본 발명의 실시예에 따른 TFT(300)와 다양한 동작 상태에서의 그 성능을 나타내는 도 3a 내지 도 3d를 참조한다. 다음 도 3, 4, 5 세트에서는 명확성을 위해 기판과 절연층이 도면에서 생략되었다.
여기에 설명된 다양한 실시예에서, 소스 콘택(207)에 인접한 소스-채널 계면 부재(250)와 함께 바이폴라 접합 트랜지스터(BJT)와 기능적으로 유사한 구조가 도입되었다. 본 명세서에 개시된 실시예의 TFT는 소스 콘택에서 BJT의 이미터와 유사한 구조와 전계 효과 트랜지스터(FET) 아키텍처를 효과적으로 결합한다.
이러한 유사 BJT-타입 구조는 직접적인 이온 단락 또는 재결합 중심의 수집(collection of recombination centers) 중 어느 하나를 통해 컬렉터와 베이스가 함께 묶여 있고, 전자는 이미터-타입 구조에서 소스 콘택(207)으로 주입된다. 소스 콘택(307)과 드레인 콘택(311) 각각에 소스-채널 계면 부재(350)를 갖는 TFT(300)의 개략적인 표현이 도 3a에 개략적으로 도시되어 있다.
도 3b는 TFT(300)가 순방향 활성 상태(여기서 VDS > 0 VGS > .VThreshold)에 있을 때 TFT(300)의 예시를 통한 단면을 도시한다. 도 3c는 TFT 300이 OFF 상태에 있는(여기서 VDS > 0 VGS < VThreshold) 도 3b의 단면을 나타내고, 도 3d는 TFT(300a)가 0V 상태(VDS > 0 VGS < VThreshold)에 있을 때의 TFT(300)의 예시를 통한 단면을 나타낸다.
TFT(300)는 도 2a의 TFT(200a)와 유사하며, 소스 콘택(307), 소스 전극(306), 드레인 콘택(311), 드레인 전극(310), 게이트 전극(302), 게이트 콘택(303), 유전층(314), 소스-채널 계면 부재(350) 및 n형 반도체층(316)은 도 2a의 TFT(200a)와 관련하여 위에서 설명한 각각의 요소와 유사하다.
TFT(300)의 실시예에서, TFT(200a)와 유사하게, 소스-채널 계면 부재(350)는 소스 콘택(307)과 드레인 콘택(311) 사이에서 연장되어 소스 콘택(307) 및 드레인 콘택(311)에서 BJT 등가를 갖는 게이트 제한된 접합 전계 효과 트랜지스터(JFET) 또는 축적 MOSFET과 유사한 구조를 형성한다.
도 3b는 순방향 활성(또는 'ON') 상태에서 TFT(300)의 동작을 도시한다. 순방향 활성 상태는 드레인 전압(VDS)이 0V보다 크고, 게이트 전압(VGS)이 문턱 전압(VThreshold)보다 높을 때 발생한다. 순방향 활성 상태에서, 전자의 축적층(330)은 유전층(314) 아래인 게이트 콘택(303) 하부에 형성된다. 이 동작 상태에서, 축적층(330)은 소스 콘택(307)에서 드레인 콘택(311)으로의 전자 흐름을 허용한다.
도 3c는 'OFF' 상태 모드의 TFT(300)를 도시한다. TFT(300)는 게이트 전압(VGS)이 문턱 전압(VThreshold)보다 낮을 때 'OFF' 동작 상태에 들어간다. 도시된 실시예에서, 비록 드레인 전압(VDS)이 0V보다 크더라도, 게이트 콘택(303) 아래의 반도체 층(316)에 공핍 영역(335)이 형성되어 소스 콘택(307)과 드레인 콘택(311) 사이의 전자 흐름을 크게 줄이거나 실질적으로 제거한다.
도 3d는 TFT(300)에 전압이 인가되지 않은 '0V' 상태의 TFT(300)를 도시한다. 게이트 전압(VGS)이 OV 또는 약 0V일 때, 공핍 영역(335)은 더욱 뚜렷하고 소스 콘택(307)과 드레인 콘택(311) 모두에 가까워, 이로 인해 소스 콘택(307)과 드레인 콘택(311) 사이의 전자 흐름이 크게 감소되거나 실질적으로 제거된다. 이는 TFT(300)를 강화된 OFF 상태로 만들어 TFT(300) 내 기생 채널을 감소시키거나 실질적으로 제거한다.
다음으로, 본 발명의 실시예에 따른 TFT(400)와 다양한 동작 상태에서의 그 성능을 나타내는 도 4a 내지 도 4d를 참조한다. TFT(400)는 도 2c의 TFT(200c)와 유사하며, 소스 콘택(407), 드레인 콘택(411), 게이트 콘택(403), 유전층(414), 소스-채널 계면 부재(450) 및 n형 반도체층(416)은 도 2c의 TFT(200c)와 관련하여 위에 설명된 각각의 요소와 유사하다.
도 4a는 TFT(400)의 개략적인 모델이다. TFT(400)의 실시예에서, 소스-채널 계면 부재(450)는 소스 콘택(407)과 드레인 콘택(411) 각각에 형성되지만 둘 사이로 연장되지는 않는다. 이는 도 3a와 유사하게, 소스 콘택(407) 및 드레인 콘택(411)에서 BJT와 유사한 구조를 갖는 JFET와 유사한 장치를 효과적으로 형성한다.
도 4b는 순방향 활성 상태(VDS > 0 VGS > VThreshold)의 TFT(400)를 도시한다. 순방향 활성 상태의 TFT(300)와 유사하게, 전자 축적층(430)은 게이트 콘택(403) 아래, 유전층(414) 아래에 형성된다. 이 동작 상태에서, 축적층(430)은 소스 콘택(406)에서 드레인 콘택(410)으로의 전자 흐름을 허용한다.
도 4c는 공핍 영역(435)이 소스 콘택(407)과 드레인 콘택(411) 사이의 전자 흐름을 억제하는 'OFF' 상태(VDS > 0 VGS < VThreshold)의 TFT(400)를 도시한다.
도 4d는 0V 상태의 TFT(400)를 도시한다. TFT(300)과 유사하게, TFT(400)의 게이트 전압(VGS)이 OV 또는 약 0V일 때, 공핍 영역(435)은 더욱 뚜렷하고 소스 콘택(407)과 드레인 콘택(411) 모두에 가까워, 이로 인해 소스 콘택(407)과 드레인 콘택(411) 사이의 전자 흐름이 크게 감소되거나 실질적으로 제거된다. 이는 TFT(400)를 강화된 OFF 상태로 만들어 TFT(400) 내 기생 채널을 감소시키거나 실질적으로 제거한다.
TFT(300)와 TFT(400) 사이의 축적층 및 공핍 영역의 구배 및 구성(예를 들어, 두께)의 차이는 장치에서 소스-채널 계면 부재의 존재 정도의 차이로 인해 발생한다. 소스-채널 계면 부재의 농도와 분포가 더 높을수록 n형 반도체 채널의 공핍층 제어가 더 잘 이루어진다.
다음으로, 본 발명의 실시예에 따른 TFT(500)와 다양한 동작 상태에서의 그 성능을 나타내는 도 5a 내지 도 5e를 참조한다. TFT(500)는 도 2d의 TFT(200d)와 유사하며, 소스 전극(507), 소스 콘택(506), 드레인 전극(511), 드레인 콘택(510), 게이트 전극(503), 게이트 콘택(502), 유전층(514), 소스-채널 계면 부재(550) 및 n형 반도체 층(516)은 도 2d의 소스 전극(208), 소스 콘택(207), 드레인 전극(212), 드레인 콘택(211), 게이트 전극(204), 게이트 콘택(203), 유전층(214), 소스-채널 계면 부재(250) 및 반도체 층(216)과 유사하다.
도 5a는 TFT(500)의 개략적인 모델이다. TFT(500)에서, 소스-채널 계면 부재(550)는 소스 콘택(506)에만 인접하고 이는 소스 콘택(506)에서 BJT를 갖는 JFET를 효과적으로 형성한다.
도 5b는 순방향 활성 상태의 TFT(500)를 도시하고, 도 5c는 'OFF' 상태의 TFT(500)를 도시하며, 도 5d는 0V 상태의 TFT(500)를 도시한다.
TFT(500)의 축적층(530) 및 공핍 영역(535, 540) 특성은 도 3a의 TFT(300) 및 도 4a의 TFT(400)와 유사하며, 공핍 영역(540)은 0V 단계에서 도 4d의 공핍 영역(435)의 비대칭 버전이다.
다음으로, 본 발명의 실시예에 따른 TFT 제조 방법(600)을 도시하는 흐름도인 도 6을 참조한다. 도 6의 방법(600)은 TFT(700)에 대해서는 도 7a 내지 도 7n을 참조하고, TFT(800a) 및 TFT(800b)에 대해서는 도 8a 내지 도 8d를 참조하여 논의되며, 이들은 방법에 수반된 다양한 단계의 예를 도시한다.
본 명세서에 사용된 용어 "형성" 또는 "형성하다"는 본 명세서에 언급된 구조물을 제조하기 위한 임의의 적합한 방식을 포괄하도록 의도된다. 따라서 "형성" 및 "형성하다"에는 원자층 증착; 화학 기상 증착; 플라즈마 강화 화학 기상 증착, 스퍼터링; 이온 주입; 산화; 전기화학적 증착; 분자빔 에피택시; 등과 같은 공정을 포함한다. 특정한 적절한 공정의 선택은 당업자의 권한 내에 있다.
방법(600)은 도 7a에 도시된 바와 같이, 소스 콘택(707) 및 드레인 콘택(711)이 차례로 기판(720)의 상부에 형성된 절연층(718)의 상부에 형성되는 단계(605)에서 시작된다. 도 7a는 대응 평면도를 도시하는 도 7h의 선 B-B를 통해 취한 TFT(700)의 단면도를 도시한다.
앞서 언급한 바와 같이, 절연층(718)은 이산화규소(SiO2); 질화규소((Si3N4); 산화알루미늄(Al2O3); 등과 같은 재료로부터 형성될 수 있다. 기판(720)은 트랜지스터 및 집적 회로, 이미지 센서 및 디스플레이와 같은 구성요소 및 장치의 구성을 위한 기초 역할을 하는 데 적합한 임의의 적합한 기판일 수 있으며, 그 예는 실리콘, 연성 폴리머 및 기타 플라스틱, 세라믹 재료, 광학 유리, 금속 등을 포함하나 그에 제한되지는 않는다.
일부 경우에, 소스 콘택(707) 및 드레인 콘택(711)은 리소그래피 공정을 통한 증착에 의해 형성된다. 그러나, 당업자라면 알 수 있듯이, 소스 콘택(707)과 드레인 콘택(711)을 형성하는 방법은 특별히 제한되지 않으며, 기타 다양한 공정을 통해 형성될 수도 있음이 당업자에게 자명할 것이다.
소스 콘택(707)과 드레인 콘택(711)이 동일한 재료로 형성되는 경우, 단계(605)에서, 소스 콘택(707)과 드레인 콘택(711)은 모두 동일한 단계에서 동시에 형성될 수 있다. 소스 콘택(707)과 드레인 콘택(711)이 서로 다른 재료로 구성되는 경우, 소스 콘택(707)과 드레인 콘택(711)은 별도의 단계로 형성될 수 있다.
단계(610)에서, 소스-채널 계면 부재(750)가 형성된다. 도 7i의 C-C 선을 따라 취한 단면인 도 7b에 도시된 예에서, 소스-채널 계면 부재(750)는 소스 콘택(707)과 드레인 콘택(711)의 상부에 형성되고 이들 사이의 절연층(718)의 영역 위로 연장된다. 소스-채널 계면 부재(750)는 원자층 증착, 스퍼터링 또는 화학 기상 증착과 같은 증착 기술을 포함하되 이에 국한되지 않는 임의의 적절한 기술에 의해 형성된 p형 반도체일 수 있다.
그러나, 본 발명의 다른 실시예에 따르면, 소스-채널 계면 부재(750)는 도 7b의 그것과 유사하게 도 8c의 라인 D-D를 통해 취해진 TFT(800)의 단면도를 예시하는 도 8a를 참조하여 다른 방식으로도 형성될 수 있다. TFT(800)에서, 소스-채널 계면 부재(850)는 소스 콘택(807)과 드레인 콘택(811) 모두의 하부 금속 구조물의 제어된 산화에 의해 형성되었다. 도시된 바와 같이, 이는 소스 콘택(807) 상에 형성되는 소스-채널 계면 부재(850) 및 드레인 콘택(811) 상에 형성되는 소스-채널 계면 부재(850)로 귀결된다.
도 8b는 본 발명의 다른 실시예에 따른 TFT(800b)의 도 8d의 E-E 선을 따라 취한 단면도를 도시한다. TFT(800b)에서, 드레인 콘택(811)은 귀한(noble) 재료(즉, 산화되지 않는 것)으로 형성되고, 소스-채널 계면 부재(850)는 소스 콘택(807)에 대해서만 하부 금속 구조의 제어된 산화에 의해 형성된다. 나타난 바와 같이, 이는 소스 콘택(807) 상에서 만의 소스-채널 계면 부재(850)로 귀결된다.
다시 도 7a 내지 도 7n 및 방법(600)으로 돌아가서, 단계(615)에서 n형 반도체 층(716)이 형성된다. 도 7c는 소스-채널 계면 부재(750)의 상부를 포함하여 TFT(700)에 걸쳐 반도체 층(716)이 형성된 후, 도 7j의 F-F 선을 따라 취한 단면을 도시한다.
단계(620)에서, 유전층(714)이 형성된다. 도 7k의 선 G-G를 따라 취해진 도 7d의 단면에 도시된 바와 같이, 유전층(714)은 반도체층(716)의 상부를 포함하여 전체 장치 위에 형성된다. 유전층(714)은 비록 SiO2나 Si3N4와 같은 다른 재료도 사용될 수 있지만, 바람직하게는 높은 유전 상수를 갖는 재료로 형성된다.
단계(625)에서, 게이트 콘택(703)이 형성된다. 도 7l의 H-H 선을 따라 취한 단면인 도 7e에 도시된 바와 같이, 게이트 콘택(703)은 유전층(714) 상에 형성된다. 일부 경우에, 선택적인 게이트 튜닝층(722)도 유전층(714)과 게이트 콘택(703) 사이에 형성될 수 있다. 그러한 경우, 도 7e에 도시된 바와 같이 게이트 튜닝층(722)이 먼저 형성되고 게이트 콘택(703)이 게이트 튜닝층(722)의 상부에 형성된다.
단계(630)에서, 유전층(714), 하부 반도체층(716) 및 소스-채널 계면 부재(750)의 원하지 않는 부분이 제거된다. 도 7m의 I-I 선을 따라 취한 TFT(700)의 단면인 도 7f는 게이트 콘택(703)이 유전층(714), 하부 반도체층(716) 및 소스-채널 계면층(750)의 일부를 제거하기 위한 마스크로서 사용될 수 있음을 보여준다.
단계(635)에서, 게이트 전극(704), 소스 전극(708) 및 드레인 전극(712)은 도 7n의 J-J 선을 따라 취한 단면인 도 7g에 도시된 바와 같이 형성된다.
어떤 상황에서는, 본 발명의 실시예에 따른 TFT를 수직 구성으로 제조하는 것이 바람직할 수 있다. 따라서, 도 9a, 9b 및 9c는 이러한 수직으로 형성된 TFT의 실시예를 도시한다. 당업자가 이해하는 바와 같이, 수직으로 형성된 TFT는 디스플레이 스크린 또는 이미지 센서와 같은 일부 애플리케이션에서 중요할 수 있는 증가된 "패키징 밀도"(즉, 주어진 수평 영역 내의 더 많은 장치)를 허용할 수 있다. 또한, 본 발명에 따른 TFT는 다양한 기판 위에 제조될 수 있기 때문에, 본 발명에 따른 TFT는 서로 "적층"되어 장치 밀도를 증가시킬 수 있어 다양한 다른 응용 분야에 매우 바람직할 수 있다. 예를 들어, 본 발명에 따라 수직형 TFT 및 임의의 관련 상호접속부 또는 기타 구성요소의 층이 형성될 수 있고, 이어서 이산화규소와 같은 절연 물질의 층이 그 위에 형성될 수 있으며, 그 절연 층은 그것 위에 형성되는 또 다른 TFT 세트에 대한 기판 및 절연층의 역할을 할 수 있다. TFT의 여러 층이 이러한 방식으로 형성되어 종래 기술에 비해 회로 밀도를 상당히 증가시킬 수 있다고 생각된다.
도 9a는 게이트(902), 소스(906) 및 드레인(910)을 포함하는 TFT(900a)를 도시한다. 게이트(902)는 게이트 콘택(903) 및 게이트 전극(904)을 포함하고, 소스(906)는 소스 콘택(907) 및 소스 전극(908)을 포함하며, 드레인(910)은 드레인 콘택(911) 및 드레인 전극(912)을 포함한다. TFT(900a)는 또한 TFT(900a)의 게이트(902) 주위에 유전층(914)을 포함하고 기판(920) 위에 형성된 제1 절연층(918) 및 제2 절연층(925)을 포함한다. TFT(900a)는 n형 반도체층(916) 및 소스-채널 계면 부재(950)를 더 포함한다. 원하는 경우, TFT(900a)는 또한 도시된 바와 같이 게이트 튜닝층(922)을 포함할 수 있다.
TFT(900a)에서, 소스 콘택(907) 및 소스 전극(908)을 포함하는 소스(906)는 제1 절연층(918)의 상부에 형성된 TFT(900a)의 바닥(도면의 방향에 대해)에 있으며, 제1 절연층(918)의 상부에 형성된다. 제2 절연층(925)은 소스 콘택(907)의 일부 위에 형성되고, 소스 콘택(907)의 일부는 TFT(900a)의 중간에 노출된다. 드레인 콘택(911) 상에 형성된 드레인 전극(912)을 갖는 드레인 콘택(911)은 소스 콘택(907)의 노출된 부분의 양측에 형성된다. 소스 콘택(907)은 제2 절연층(925)에 의해 드레인 콘택(911)으로부터 절연된다.
TFT(900a)에서는, 전술한 소스 콘택(907)의 노출된 부분, 제2 절연층(925)의 내부 표면 및 드레인 콘택(911) 상에 소스-채널 계면 부재(950)가 형성된다. 게이트 콘택(903)은 (선택적인) 게이트 튜닝층(922)에 의해 둘러싸여 있으며, 이는 차례로 유전층(914)으로 둘러싸여 있다. 반도체층(916)은 유전층(914)과 소스-채널 계면 부재(950) 사이에 형성된다.
도 9b는 TFT(900a)와 유사하지만 소스-채널 계면 부재(950)의 범위 및 위치가 변경된 본 발명의 다른 실시예인 TFT(900b)를 도시한다.
구체적으로, TFT(900b)에서는 소스-채널 계면 부재(950)가 소스 콘택(907)의 상면 전체에 걸쳐 층으로 형성된다. 도 9b에 도시된 바와 같이, 소스-채널 계면 부재(950)는 도 9a의 실시예와 대조적으로 TFT(900b)의 제2 절연층(925)의 내부 표면과 드레인 콘택(911)에 존재하지 않는다. 대신에, 유전층(914)과 제2 절연층(925)의 내부 표면 및 드레인 콘택(911) 사이에 반도체층(916)이 형성된다.
도 9c는 본 발명의 다른 실시예에 따른 TFT(900c)의 단면도를 도시한다. 도 9a 및 9c의 TFT(990a 및 900b)와 유사하게, TFT(900c)는 본 발명의 실시예에 따른 TFT의 수직 구현이다.
그러나 TFT(900c)는 TFT(900c)의 하부 콘택이 드레인 콘택(911)이라는 점에서 전술한 TFT(900a 및 900b)와 다르다. 반대로, TFT(900c)의 상부 콘택은 소스 콘택(907)이다. 도 9c에 도시된 바와 같이, 소스-채널 인터페이스 부재(950)는 소스 콘택(907) 주위에 형성된다. 소스-채널 인터페이스 부재(950)는 제2 절연층(925)의 존재로 인해 드레인 콘택(911)으로부터 분리되고, 반도체층(916)에 의해 유전층(914)으로부터 분리된다.
도 9a, 9b 및 9c의 실시예는 본 발명의 측면에 따른 수직 TFT의 "대칭" 구현을 도시하지만, 그러한 대칭이 요구되지 않는다는 것은 당업자에게 쉽게 명백할 것이다. 예를 들어, 도 9d는, TFT(900b)의 (도면의 방향에 대해) 오른쪽이 생략된 TFT(900d)의 비대칭 구현을 도시한다. 본 발명의 측면에 따른 수직 TFT의 매우 다양한 다른 비대칭 및/또는 감소된 영역 구현이 이제 당업자에게 명백해질 것이다.
이제 당업자에게 명백한 바와 같이, TFT(900a), TFT(900b), TFT(900c) 및 TFT(900d)는 여기에 개시된 본 발명의 다른 실시예와 유사한 방식으로 기능한다. 위에서 언급한 바와 같이, TFT(900a, 900b, 900c 및 900d)는 수직 원통형, 직육면체(rectangular parallelepipeds), 육각 프리즘 등으로 형성될 수 있으며, 이러한 다양한 가능한 모양으로 인해 TFT(900a, 900b, 900c 및 900d)의 "차지공간(footprint)"이 선택되어 TFT(900a, 900b, 900c, 900d)가 장치에 형성될 수 있는 밀도를 최적화할 수 있다. 이는 특히 메모리 셀 밀도를 높이는 것이 중요한 목표인 DRAM 메모리와 같은 애플리케이션에서 여러 이점을 제공한다.
또한, 위에서도 언급한 바와 같이, TFT(900a, 900b, 900c)는 회로 소자 밀도를 증가시키기 위해 "적층"될 수 있다. 구체적으로, TFT(900a, 900b, 900c)의 어레이는 (TFT(900a, 900b, 900c)를 포함하는) 회로 요소의 하위 층을 덮는 기판 및/또는 절연체 위에 형성될 수 있으며, 차례로 기판 및/또는 절연체와 해당 기판 및/또는 절연체 위에 형성된 TFT(900a, 900b 또는 900c)의 다른 어레이로 덮일 수 있다 - 결과적으로 진정한 3D 집적 회로가 형성된다.
이제 위에서 설명한 TFT(900a)와 유사하게 수직형 TFT(1200)를 제조하는 방법(1000)의 흐름도인 도 10a 및 10b를 참조한다. 도 10a 및 도 10b의 방법(1000)은 이 방법에 수반된 다양한 단계를 도시하는 도 11a 내지 도 11v를 참조하여 논의된다.
방법(1000)은 도 11a에 도시된 바와 같이 소스 전극(908) 및 소스 콘택(907)이 차례로 기판(920) 상에 형성되는 제1 절연층(918) 상에 형성되는 단계(1005)에서 시작된다. 도 11a는 도 11l의 K-K 선을 따라 취한 단면도이다. 소스 콘택(907)은 구리, 텅스텐 또는 당업자가 알 수 있는 수직 트랜지스터의 제조에 사용 가능한 임의의 다른 재료로 형성될 수 있다. 특히, 소스 콘택(907)의 재료는 TFT(1200)의 동작 동안 축적층으로의 전자 주입의 원하는 효과를 제공하기 위한 재료의 일함수 및 표면 산화 특성에 기초하여 선택되며, 이는 이제부터 당업자에게 명백해질 것이다. 필요에 따라 소스 전극(908)과 소스 콘택(907)은 하나이고 동일한 요소일 수 있다는 것도 고려된다.
단계(1010)에서, 도 11m의 L-L 선을 따라 취한 단면인 도 11b에 도시된 바와 같이, 소스 콘택(907) 위에 제2 절연층(925)이 형성된다. 도면에서 볼 수 있는 바와 같이, 제2 절연층(925)은 소스 콘택(907)의 전체 상부 표면 위에 형성된다. 제2 절연층(925)은 폴리머의 스핀 코팅, 유전체의 화학 기상 증착 등을 포함하여 당업자가 알 수 있는 임의의 적합한 기술을 사용하여 형성될 수 있다.
단계(1015)에서, 드레인 콘택(911)은 도 11n의 선 M-M을 따라 취한 단면인 도 11c에 도시된 바와 같이 형성된다. 도시된 바와 같이, 드레인 콘택(911)은 제2 절연층(925)의 상면 전체에 걸쳐 형성된다.
단계(1020)에서, 드레인 콘택(911)의 원하지 않는 재료가 제거된다. 원하지 않는 재료는 패터닝 및 에칭과 같은 당업자가 생각할 수 있는 가능한 임의의 적합한 방식으로 제거될 수 있다. 도 11o의 N-N 선을 따라 취한 단면도인 도 11d는 단계(1020)의 결과를 도시한다. 당업자라면 원하는 경우, 드레인 콘택(911)의 원하지 않는 재료를 제거할 수 있고, 그에 따라 드레인 콘택(911)은 TFT(1200)의 향상된 패키징 밀도를 허용할 수 있는 육각형과 같은 기하학적 형상으로 형성된다는 점을 알 수 있을 것이다.
단계(1025)에서, 도 11p의 O-O 선을 따라 취한 단면인 도 11e에 도시된 바와 같이, 제2 절연층(925)의 원하지 않는 부분이 소스 콘택(907)까지 제거된다. 일부 실시예에서, 제2 절연층(925)의 바람직하지 않은 부분은 에칭 프로세스를 통해 제거되며, 이는 아래에 있는 소스 콘택(907)에서 멈추도록 선택되지만, 제2 절연층(925)의 바람직하지 않은 부분을 제거하는 당업자가 생각할 수 있는 임의의 다른 적절한 방법도 가능하다.
단계(1030)에서는 단계(1025)의 결과물 위에 소스-채널 계면 부재(950)가 형성된다. 도 11q의 P-P 선을 따라 절취한 단면인 도 11f에 도시된 바와 같이, 소스-채널 계면 부재(950)는 이 지점에서 드레인 콘택(911) 위에 및 소스 콘택(907)의 노출된 부분 위에를 포함하여 TFT(1200)의 전체 상부 표면 위에 형성된다. 소스-채널 계면 부재(950)는 다양한 방식으로 형성될 수 있으며, 일 실시예에서는 원자층 증착 기술을 사용하여 증착된다.
단계(1035)에서, n형 반도체층(916)은 도 11r의 Q-Q 선을 따라 취한 단면인 도 11g에 도시된 바와 같이 소스-채널 계면 부재(950) 위에 형성된다. 반도체층(916)은 다양한 방식으로 형성될 수 있으며, 일 실시예에서는 원자층 증착 기술을 사용하여 증착된다.
단계(1040)에서, 유전층(914)은 도 11s의 선 R-R을 따라 취한 단면인 도 11h에 도시된 바와 같이 형성된다. 유전층(914)은 반도체층(916) 위에 형성된다. 유전층(914)을 위한 재료의 선택은 특별히 제한되지 않으며, 유전층(914)은 당업자에게 명백한 바와 같이 높은 유전 상수를 갖는 임의의 적합한 재료일 수 있다.
단계(1045)에서, (선택적인) 게이트 튜닝층(922)이 유전층(914) 위에 형성될 수 있고, 게이트 콘택(903)이 게이트 튜닝층(922) 위에 형성된다. 게이트 튜닝층(922) 및 게이트 콘택(903)은 원자층 증착 기술을 통한 것을 포함하여 다양한 방식으로 형성될 수 있으며 이는 당업자에게 명백할 것이다. 게이트 튜닝층(922)이 존재하지 않는 경우, 게이트 콘택(903)은 유전층(914) 상에 직접 형성된다. 단계(1045)의 결과는 도 11t의 S-S 선을 따라 취한 단면인 도 11i에 도시되어 있다.
단계(1050)에서, 도 11u의 T-T 선을 따라 취한 단면인 도 11j에 도시된 바와 같이, 아래에 있는 층/피쳐를 노출시키기 위해 다양한 형성된 층으로부터 원치 않는 재료가 제거된다. 도시된 바와 같이, 드레인 콘택(911), 소스-채널 계면 부재(950), 반도체층(916), 유전층(914), 게이트 튜닝층(922) 및 게이트 콘택(903)이 적절하게 노출된다. 다양한 층으로부터 원하지 않는 재료를 제거하는 방법은 특별히 제한되지 않으며, 기계적 연마, 습식 화학적 에칭, 건식 화학적 에칭, 원자층 에칭 등을 포함하여 당업자에게 명백한 다양한 방식으로 달성될 수 있다.
단계(1055)에서, 드레인 전극(912) 및 게이트 전극(904)이 형성된다. 도 11v의 U-U 선을 따라 취한 단면인 도 11k에 도시된 실시예에서, 드레인 전극(912) 및 게이트 전극(904)은 마스킹 접근법을 사용하여 증착되고 패턴화될 수 있다. 그러나, 드레인 전극(912) 및 게이트 전극(904)을 형성하는 데 사용되는 방법은 특별히 제한되지 않으며 다양한 적절한 방법이 당업자에게 명백할 것이다.
도 12a 및 12b는 본 발명에 따라 위에서 설명한 TFT(900b)와 유사한 TFT(1300)의 다른 실시예를 제조 또는 생산하는 방법(1100)의 흐름도를 도시한다. 방법(1100)은 도 13a 내지 13v를 참조하여 설명된다.
방법(1100)은 절연층(918)이 형성된 기판(920)으로 시작된다. 단계(1105)에서 소스 전극(908)과 소스 콘택(907)은 도 13l의 BL-BL 선을 따라 취한 단면인 도 13a에 도시된 바와 같이 절연층(918) 상에 형성된다. 당업자에게 명백한 바와 같이, 소스 전극(908) 및 소스 콘택(907)은 동일한 재료로 형성되는 경우 동일한 구성요소일 수 있다. 단계(1105)는 도 10의 단계(1005)와 유사하고, 도 13a 및 도 13l은 각각 도 11a 및 11l과 유사하다.
단계(1110)에서, p형 반도체 부재(950)는 소스 콘택(907) 상에 형성된다. 도 13m의 BM-BM 선을 따라 취한 단면인 도 13b에 도시된 바와 같이, 소스-채널 계면 부재(950)는 소스 콘택(907)의 전체 상부 표면 위의 층으로서 형성된다. 소스-채널 계면 부재(950)는 다양한 방식으로 형성될 수 있으며 일부 실시예에서는 원자층 증착 기술을 사용하여 증착되지만, 소스-채널 계면 부재(950)를 형성하는 방법은 특별히 제한되지 않으며, 예를 들어 소스 콘택(907)의 금속 표면을 촉매화하여 적절한 금속 산화물을 형성함으로써 또는 당업자에게 명백한 다른 적절한 방법을 통해 형성될 수 있다.
단계(1115)에서, 도 13n의 BN-BN 선을 따라 취한 단면인 도 13c에 도시된 바와 같이 소스-채널 계면 부재(950) 상에 제2 절연층(925)이 형성된다. 일부 실시예에서, 제2 절연층(925)은 폴리머의 스핀 코팅을 사용하여 퇴적되지만, 제2 절연층(925)을 형성하는 방법은 특별히 제한되지 않으며, 예를 들어, 제2 절연층(925)은 유전체의 화학 기상 증착("CVD")을 사용하여 또는 당업자에게 자명한 바와 같은 임의의 다른 적합한 방법을 사용하여 증착될 수 있다.
단계(1120)에서, 드레인 콘택(911)이 형성된다. 도 13o의 BO-BO 선을 따라 취한 단면인 도 13d에 도시된 바와 같이, 제2 절연층(925)의 상면 전체 상에 드레인 콘택(911)이 형성된다. 또한, 드레인 콘택(911)의 형성 방법은 특별히 제한되지 않고 적합한 방법이 당업자에게 명백할 것이다.
단계(1125)에서, 도 13p의 BP-BP 선을 따라 취한 단면인 도 13e에 도시된 바와 같이, 원하지 않는 재료가 드레인 콘택(911)으로부터 제거된다. 드레인 콘택(911)으로부터 불필요한 물질을 제거하는 방법은 특별히 제한되지 않는다. 또한, 바람직한 경우, 원하지 않는 재료는 에칭 등에 의해 제거될 수 있으므로, 드레인 콘택(911)은 결과 TFT의 패킹 밀도(packing density)를 향상시키기 위하여 도시된 육각형 패턴 또는 스트라이프 패턴(미도시) 등과 같은 패턴으로 형성될 수 있다.
단계(1130)에서, 도 13q의 선 BQ-BQ를 따라 취한 단면인 도 13f에 도시된 바와 같이, 원하지 않는 재료가 제2 절연층(925)으로부터 제거된다. 도시된 바와 같이, 제2 절연층(925)은 소스-채널 계면 부재(950)까지 제거된다.
방법(1100)의 단계(1135 내지 1155)는 위에서 설명한 방법(1000)의 단계(1035 내지 1055)와 유사하다. 단계 1135에서, 도 13r의 선 BR-BR을 따라 취한 단면인 도 13g에 도시된 바와 같이, n형 반도체층(916)이 소스-채널 계면 부재(950) 위에 형성된다. n형 반도체층(205)은 원자층 증착 기술을 포함하여 당업자에게 명백한 바와 같이 다양한 방식으로 형성될 수 있다.
단계(1140)에서, 유전층(914)이 반도체층(916) 위에 형성된다. 이는 도 13s의 BS-BS 선을 따라 취한 단면인 도 13h에 도시되어 있다. 또한, 유전층(914)은 당업자에게 명백한 바와 같이, 다양한 적절한 방식으로 형성될 수 있다.
단계(1145)에서, 도 13t의 선 BT-BT를 따라 취한 단면인 도 13i에 도시된 바와 같이, 게이트 콘택(903)이 유전층(914) 위에 형성된다. 또한 도시된 바와 같이, 원하는 경우 선택적인 게이트 튜닝 층(922)이 게이트 콘택(903)을 형성하기 전에 유전층(914) 상에 형성될 수 있다. 게이트 튜닝 층(922) 및 게이트 콘택(903)은 당업자가 이해할 수 있듯이 원자층 증착 기술과 같은 임의의 적합한 프로세스에 의해 형성될 수 있다.
단계(1150)에서, TFT(1300)는 도 13u의 라인 BU-BU를 따라 취한 단면인 도 13j에 도시된 바와 같이 하부 층들 및 피쳐들을 노출시키기 위해 원하지 않는 재료를 제거하도록 처리된다. 도 13j의 층 및 피쳐를 노출시키기 위해 제거되는 재료는 TFT(1300)의 기계적 연마와 같은 임의의 적절한 방식으로 제거될 수 있다. 도시된 실시예에서, 하부 층은 노출되게 되고 육각형 패턴을 형성한다.
단계(1155)에서, 드레인 전극(912) 및 게이트 전극(904)이 형성된다. 도 13v의 BV-BV 선을 따라 취한 단면인 도 13k에 도시된 바와 같이, 바람직한 경우 드레인 전극(912) 및 게이트 전극(904)은 마스킹 공정을 통해 육각형, 줄무늬 또는 기타 패턴으로 패턴화될 수 있다.
이제 명백해지는 바와 같이, 본 발명은 신규한 반도체 장치의 다양한 실시예를 포함한다. 특히, 본 발명은 200nm 미만의 채널 치수에서 제조된 경우에도 향상된 성능을 갖는 TFT를 개시한다.
본 발명의 실시예에 따른 반도체 장치의 고려되는 또 다른 이점은 금속 공정인 백엔드 오브 라인("BEOL") 반도체 제조 공정에서 제조될 수 있다는 점이다.
당업자에게 알려진 바와 같이, 반도체 제조 공정은 종종 FEOL(Front End of Line) 공정과 BEOL(Back End of Line) 공정으로 분할된다. 일반적으로, 집적 회로의 트랜지스터, 커패시터, 저항기 및 인덕터는 먼저 FEOL 공정을 통해 웨이퍼 성에 형성된다. 이러한 장치가 웨이퍼 상에 제조되면, 이후 금속화 층과 결합 부위가 형성되는 BEOL 공정으로 처리된다.
통상적으로, 웨이퍼(또는 다른 기판)가 FEOL 처리를 완료하면, 웨이퍼를 기존의 반도체 장치 제조에 필요한 온도에 노출시키는 것이 FEOL 공정에 의해 형성된 웨이퍼에 이미 존재하는 반도체 구조와 장치를 파괴하기 때문에, BEOL 처리 동안 웨이퍼에 추가적인 디바이스를 더하는 것은 일반적으로 불가능했다.
최근, 반도체/채널 재료로서 인듐 갈륨 아연 산화물("IGZO")을 사용하여 BEOL 프로세스로서 TFT를 제조하려는 시도가 이루어져 왔다. 이러한 장치를 사용하여 어느 정도 성공을 거두었지만, 원하는 만큼 성능을 발휘하지 못하는 경향이 있으며, 일반적으로 임계 전압이 낮아 누출 수준이 높거나 'OFF' 특성이 좋지 않게 된다. 또한, IGZO 디바이스를 제조하는 데 사용되는 프로세스는 제어하기 어려운 것으로 입증되었으며 결과물로서의 디바이스는 파손되기 쉽고 어닐링과 같은 다른 BEOL 프로세스에서 살아남는 것이 어려울 수 있다.
대조적으로, 본 발명의 실시예에 따른 TFT는 또한 이전에 제조된 FEOL 장치 또는 구조를 손상시키지 않는 기술 및 공정으로 제조될 수도 있는 반면에 그러한 TFT가 200 nm 미만의 반도체/채널 길이에서도 잘 작동하고 다른 BEOL 공정에 의해 손상되지 않는 것으로 나타났다.
전술한 바와 같이, 본 발명의 실시예에 따른 TFT는 6가지 기본 제조 공정, 즉 소스 형성; 드레인 형성; 게이트 형성; 반도체 형성; 유전체/절연체 형성; 및 소스-채널 계면 부재 형성을 채용하고, 이들 각각은 일반적으로 여러 가지 가능한 방법으로 달성될 수 있다. BEOL TFT 또는 FEOL 또는 대안 프로세스에서 생성되는 TFT를 제조하는데 사용되는, 이들 제조 프로세스 각각에 대해 하나 이상의 적절한 대안을 선택하는 것은 당업자의 일반적인 기술 내에 있다.
예로서, 본 발명에 따라 TFT를 제조하는 방법을 결정하고 제조 공정 동안 섭씨 300도의 온도를 초과하지 않는 것이 바람직한 경우, 다음과 같이 결정할 수 있다: 소스 형성, 드레인 형성과 게이트 형성은 스퍼터링과 패터닝을 통해 달성될 것이다; 반도체 층 형성은 원자층 증착에 의해 달성될 것이다; 유전체/절연체 형성은 원자층 증착을 통해 달성될 것이다; 그리고 소스-채널 계면 부재 형성은 소스 콘택의 산화(재료가 산화 가능한 금속인 경우) 또는 게르마늄 또는 실리콘과 같은 퇴행성 도핑된(degeneratively doped) 단원자 반도체 층을 스퍼터링하여 달성될 수 있다. 명백히 알 수 있듯이, 이들 선택된 제조 기술 각각은 섭씨 300도 미만의 온도에서 수행될 수 있으므로 이전에 FEOL 공정에서 제조된 디바이스 및 구조물에 영향을 미치지 않는다.
이제 명백해지는 바와 같이, 본 발명은 1000nm 미만의 반도체/채널 길이, 특히 200nm 미만의 반도체/채널 길이로 제조되는 경우에도 우수한 성능을 갖는 신규한 박막 반도체 스위칭 장치를 제공한다. 신규한 디바이스를 위한 제조 기술 및 방법도 교시되며, 이러한 기술 및 방법은 신규한 디바이스를 BEOL 디바이스로서 제조되는 것도 허용한다.
전술한 본 발명의 실시예는 본 발명의 예시로서 의도된 것이며, 당업자는 첨부된 청구항에 의해서만 결정되는 본 발명의 범위를 벗어나지 않고 변경 및 변형을 실시할 수 있다.

Claims (45)

  1. 박막 트랜지스터로서,
    기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 소스;
    상기 절연층 상에 형성되며 상기 소스로부터 이격되는 드레인;
    상기 절연층 상에 형성되며 상기 소스와 상기 게이트 사이에 연장되는 n형 반도체 재료;
    적어도 상기 소스를 상기 반도체 재료에 전기적으로 연결하는 소스-채널 계면 부재;
    상기 반도체층 위에 형성된 게이트 유전층; 및
    상기 유전층 위에 형성된 게이트를 포함하고,
    상기 게이트에 양의 전압이 인가되면 전류가 상기 소스-채널 계면 부재를 통해 그리고 상기 반도체 재료에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 흐를 수 있는, 박막 트랜지스터.
  2. 청구항 1에 있어서,
    상기 n형 반도체 재료는 금속 산화물인, 박막 트랜지스터.
  3. 청구항 1에 있어서,
    상기 n형 반도체 재료는 산화 아연, 산화 주석, 산화 인듐, 산화 인듐 갈륨 아연, 산화 갈륨 및 산화 게르마늄 및 이들의 조합을 포함하는 그룹으로부터 선택되는, 박막 트랜지스터.
  4. 청구항 1에 있어서,
    상기 n형 반도체 재료는 산화 아연 및 산화 주석 중 하나인, 박막 트랜지스터.
  5. 청구항 1에 있어서,
    상기 절연층은 상기 기판인, 박막 트랜지스터.
  6. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 상기 절연층인, 박막 트랜지스터.
  7. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 상기 소스와 상기 드레인 모두를 상기 반도체 재료에 전기적으로 연결하는, 박막 트랜지스터.
  8. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 p형 반도체인, 박막 트랜지스터.
  9. 청구항 8에 있어서,
    상기 p형 반도체는 상기 소스의 촉매 성장에 의해 형성된 산화물인, 박막 트랜지스터.
  10. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 압전 유도 쌍극자인, 박막 트랜지스터.
  11. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 제어 가능한 터널링 장벽인, 박막 트랜지스터.
  12. 청구항 1에 있어서,
    상기 반도체 재료는 원자층 증착으로 형성되는, 박막 트랜지스터.
  13. 청구항 1에 있어서,
    상기 소스-채널 계면 부재는 원자층 증착에 의해 형성되는, 박막 트랜지스터.
  14. 청구항 1에 있어서,
    기판은 연성 폴리머인, 박막 트랜지스터.
  15. 청구항 1에 있어서,
    상기 소스는 상기 드레인으로부터 수직으로 이격된, 박막 트랜지스터.
  16. 청구항 15에 있어서,
    제2 절연층을 더 포함하고,
    상기 소스 및 상기 드레인 중 하나는 상기 절연층 상에 형성되고,
    상기 제2 절연층은 상기 소스 및 드레인 중 상기 하나 상에 형성되고,
    상기 제2 절연층은 상기 소스 및 상기 드레인 중 상기 하나로부터 위로 연장되는 내부 표면을 갖는 수직 중공을 형성하며,
    상기 소스-채널 계면 부재는 상기 중공의 상기 내부 표면 및 상기 중공 내의 상기 드레인 부분 상에 층을 형성하고,
    상기 n형 반도체 재료는 상기 소스-채널 계면 부재의 층 상에 층을 형성하며,
    상기 게이트 유전층은 상기 n형 반도체 상에 층을 형성하고,
    상기 게이트는 상기 게이트 유전층 상에 형성되며,
    상기 소스 및 드레인 중 다른 하나는 상기 제2 절연층의 상부에 형성되어 상기 소스-채널 계면 부재와 전기적으로 접촉하는, 박막 트랜지스터.
  17. 청구항 15에 있어서,
    제2 절연층을 더 포함하고,
    상기 소스는 상기 절연층 상에 형성되며,
    상기 소스-채널 계면 부재는 상기 소스 상에 형성되고,
    상기 제2 절연층은 상기 소스 상에 형성되며,
    상기 제2 절연층은 상기 소스로부터 위로 연장되는 내부 표면을 갖는 수직 중공을 형성하고,
    상기 n형 반도체 재료는 상기 소스-채널 계면 부재의 층 및 상기 중공의 상기 내부 표면 상에 층을 형성하고,
    상기 게이트 유전층은 상기 n형 반도체 상에 층을 형성하고,
    상기 게이트는 상기 게이트 유전층 상에 형성되며,
    상기 드레인은 상기 제2 절연층의 상부 상에 형성되어 상기 n형 반도체 재료와 전기적으로 접촉하는, 박막 트랜지스터.
  18. 청구항 15에 있어서,
    제2 절연층을 더 포함하고,
    상기 드레인은 상기 절연층 상에 형성되고,
    상기 제2 절연층은 상기 드레인 상에 형성되고,
    상기 제2 절연층은 상기 드레인로부터 위로 연장되는 내부 표면을 갖는 수직 중공을 형성하고,
    상기 n형 반도체 재료는 상기 드레인 및 상기 수직 중공의 상기 내부 표면 상에 층을 형성하고,
    상기 게이트 유전층은 상기 n형 반도체 상에 층을 형성하며,
    상기 게이트는 상기 게이트 유전층 상에 형성되고,
    상기 소스 및 상기 소스-채널 계면 부재는 상기 제2 절연층의 상부 상에 형성되어, 상기 소스-채널 계면 부재가 상기 소스와 상기 n형 반도체 재료를 전기적으로 연결하는, 박막 트랜지스터.
  19. 수직형 박막 트랜지스터로서,
    실질적으로 평면인 기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 소스;
    상기 소스 상에 형성되고 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층;
    상기 소스 및 상기 수직 우물의 상기 내부 표면 상에 형성된 소스-채널 계면 부재;
    상기 소스-채널 계면 부재 상에 형성된 n형 반도체 재료로서, 상기 소스-채널 계면 부재에 의해 상기 소스가 상기 n형 반도체 재료와 전기적으로 연결되는, 상기 n형 반도체 재료;
    상기 n형 반도체층 위에 형성된 게이트 유전층;
    상기 유전층 위에 형성된 게이트; 및
    상기 절연층 상에 형성되고 상기 n형 반도체 재료와 전기적으로 접촉되는 드레인을 포함하고,
    상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있는, 수직형 박막 트랜지스터.
  20. 청구항 19에 있어서,
    상기 n형 반도체 재료는 산화 아연, 산화 주석, 산화 인듐, 산화 인듐 갈륨 아연, 산화 갈륨 및 산화 게르마늄 및 이들의 조합을 포함하는 그룹으로부터 선택되는, 수직형 박막 트랜지스터.
  21. 청구항 19에 있어서,
    상기 트랜지스터는 육각 프리즘으로 형성되는, 수직형 박막 트랜지스터.
  22. 청구항 19에 있어서,
    상기 트랜지스터는 직육면체로 형성되는, 수직형 박막 트랜지스터.
  23. 청구항 19에 있어서,
    상기 트랜지스터는 적어도 제2 수직형 박막 트랜지스터를 덮는 기판 상에 형성되는, 수직형 박막 트랜지스터.
  24. 청구항 19에 있어서,
    상기 소스-채널 계면 부재는 p형 반도체인, 수직형 박막 트랜지스터.
  25. 청구항 19에 있어서,
    상기 p형 반도체는 상기 소스의 촉매 성장에 의해 형성된 산화물인, 수직형 박막 트랜지스터.
  26. 청구항 19에 있어서,
    상기 소스-채널 계면 부재는 압전 유도 쌍극자인, 수직형 박막 트랜지스터.
  27. 청구항 19에 있어서,
    상기 소스-채널 계면 부재는 제어 가능한 터널링 장벽인, 수직형 박막 트랜지스터.
  28. 수직형 박막 트랜지스터로서,
    실질적으로 평면인 기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 소스;
    상기 소스 상에 형성된 소스-채널 계면 부재;
    상기 소스-채널 계면 부재 상에 형성되고 상기 소스-채널 계면 부재로부터 위로 연장되는 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층;
    상기 우물의 내부 표면 및 상기 소스-채널 계면 부재 상에 형성된 n형 반도체 재료로서, 상기 소스-채널 계면 부재가 상기 소스와 상기 n형 반도체 재료를 전기적으로 연결하는, 상기 n형 반도체 재료;
    상기 반도체층 위에 형성된 게이트 유전층;
    상기 유전층 위에 형성된 게이트; 및
    상기 제2 절연층 상에 형성되고 상기 n형 반도체 재료와 전기적으로 접촉되는 드레인을 포함하고,
    상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있는, 수직형 박막 트랜지스터.
  29. 청구항 28에 있어서,
    상기 n형 반도체 재료는 산화 아연, 산화 주석, 산화 인듐, 산화 인듐 갈륨 아연, 산화 갈륨 및 산화 게르마늄 및 이들의 조합을 포함하는 그룹으로부터 선택되는, 수직형 박막 트랜지스터.
  30. 청구항 28에 있어서,
    상기 트랜지스터는 육각 프리즘으로 형성되는, 수직형 박막 트랜지스터.
  31. 청구항 28에 있어서,
    상기 트랜지스터는 직육면체로 형성되는, 수직형 박막 트랜지스터.
  32. 청구항 28에 있어서,
    상기 트랜지스터는 적어도 제2 수직형 박막 트랜지스터를 덮는 기판 상에 형성되는, 수직형 박막 트랜지스터.
  33. 청구항 28에 있어서,
    상기 소스-채널 계면 부재는 p형 반도체인, 수직형 박막 트랜지스터.
  34. 청구항 28에 있어서,
    상기 p형 반도체는 상기 소스의 촉매 성장에 의해 형성된 산화물인, 수직형 박막 트랜지스터.
  35. 청구항 28에 있어서,
    상기 소스-채널 계면 부재는 압전 유도 쌍극자인, 수직형 박막 트랜지스터.
  36. 청구항 28에 있어서,
    상기 소스-채널 계면 부재는 제어 가능한 터널링 장벽인, 수직형 박막 트랜지스터.
  37. 수직형 박막 트랜지스터로서,
    실질적으로 평면인 기판;
    상기 기판 상에 형성된 절연층;
    상기 절연층 상에 형성된 드레인;
    상기 드레인 상에 형성되고 상기 드레인으로부터 위로 연장되는 내부 표면을 갖는 수직 우물(well)을 형성하는 제2 절연층;
    상기 드레인 및 상기 우물의 상기 내부 표면 상에 형성된 n형 반도체 재료;
    상기 반도체층 위에 형성된 게이트 유전층;
    상기 유전층 위에 형성된 게이트; 및
    상기 제2 절연층 상에 형성된 소스 및 소스-채널 계면 부재를 포함하고,
    상기 소스-채널 계면 부재는 상기 소스와 상기 n형 반도체 재료를 전기적으로 연결하며,
    상기 게이트에 양의 전압이 인가되면, 상기 소스-채널 계면 부재를 통해 그리고 및 상기 반도체 재료 내에 형성된 채널을 통해 상기 소스로부터 상기 드레인으로 전류가 흐를 수 있는, 수직형 박막 트랜지스터.
  38. 청구항 37에 있어서,
    상기 n형 반도체 재료는 산화 아연, 산화 주석, 산화 인듐, 산화 인듐 갈륨 아연, 산화 갈륨 및 산화 게르마늄 및 이들의 조합을 포함하는 그룹으로부터 선택되는, 수직형 박막 트랜지스터.
  39. 청구항 37에 있어서,
    상기 트랜지스터는 육각 프리즘으로 형성되는, 수직형 박막 트랜지스터.
  40. 청구항 37에 있어서,
    상기 트랜지스터는 직육면체로 형성되는, 수직형 박막 트랜지스터.
  41. 청구항 37에 있어서,
    상기 트랜지스터는 적어도 제2 수직형 박막 트랜지스터를 덮는 기판 상에 형성되는, 수직형 박막 트랜지스터.
  42. 청구항 37에 있어서,
    상기 소스-채널 계면 부재는 p형 반도체인, 수직형 박막 트랜지스터.
  43. 청구항 37에 있어서,
    상기 p형 반도체는 상기 소스의 촉매 성장에 의해 형성된 산화물인, 수직형 박막 트랜지스터.
  44. 청구항 37에 있어서,
    상기 소스-채널 계면 부재는 압전 유도 쌍극자인, 수직형 박막 트랜지스터.
  45. 청구항 37에 있어서,
    상기 소스-채널 계면 부재는 제어 가능한 터널링 장벽인, 수직형 박막 트랜지스터.
KR1020247002156A 2021-07-13 2022-07-08 박막 반도체 스위칭 장치 KR20240032856A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US202163221292P 2021-07-13 2021-07-13
US63/221,292 2021-07-13
PCT/IB2022/056349 WO2023285936A1 (en) 2021-07-13 2022-07-08 Thin film semiconductor switching device

Publications (1)

Publication Number Publication Date
KR20240032856A true KR20240032856A (ko) 2024-03-12

Family

ID=84920064

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020247002156A KR20240032856A (ko) 2021-07-13 2022-07-08 박막 반도체 스위칭 장치
KR1020247003461A KR20240035497A (ko) 2021-07-13 2022-07-11 능동 비아

Family Applications After (1)

Application Number Title Priority Date Filing Date
KR1020247003461A KR20240035497A (ko) 2021-07-13 2022-07-11 능동 비아

Country Status (7)

Country Link
US (1) US11949019B2 (ko)
EP (2) EP4371160A1 (ko)
KR (2) KR20240032856A (ko)
CN (2) CN117795688A (ko)
CA (2) CA3224433A1 (ko)
TW (2) TW202303897A (ko)
WO (2) WO2023285936A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI824928B (zh) * 2023-01-17 2023-12-01 友達光電股份有限公司 薄膜電晶體及其製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011055620A1 (en) * 2009-11-06 2011-05-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US20160315196A1 (en) * 2012-04-13 2016-10-27 The Governors Of The University Of Alberta Buried source schottky barrier thin film transistor and method of manufacture
US8933564B2 (en) * 2012-12-21 2015-01-13 Intel Corporation Landing structure for through-silicon via
US10217819B2 (en) * 2015-05-20 2019-02-26 Samsung Electronics Co., Ltd. Semiconductor device including metal-2 dimensional material-semiconductor contact
US9954101B2 (en) * 2016-06-15 2018-04-24 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
CN108091624B (zh) * 2017-12-15 2020-12-22 浙江清华柔性电子技术研究院 用于系统级封装的硅通孔转接板
CN108109996B (zh) * 2017-12-15 2021-06-22 西安科锐盛创新科技有限公司 基于二极管的集成电路抗静电转接板及其制备方法
WO2020043089A1 (en) * 2018-08-31 2020-03-05 Changxin Memory Technologies, Inc. Through-silicon via (tsv) fault-tolerant circuit, method for tsv fault-tolerance and integrated circuit (ic)
US11255902B2 (en) * 2018-09-21 2022-02-22 Micron Technology, Inc. Apparatuses for selective TSV block testing
JP2022519537A (ja) * 2019-02-11 2022-03-24 サンライズ メモリー コーポレイション 垂直型薄膜トランジスタ、及び、垂直型薄膜トランジスタの、３次元メモリアレイのためのビット線コネクタとしての応用メモリ回路方法

Also Published As

Publication number Publication date
EP4371160A1 (en) 2024-05-22
CA3224433A1 (en) 2023-01-19
US11949019B2 (en) 2024-04-02
WO2023285936A1 (en) 2023-01-19
EP4371152A1 (en) 2024-05-22
TW202303992A (zh) 2023-01-16
US20240055529A1 (en) 2024-02-15
CN117616559A (zh) 2024-02-27
KR20240035497A (ko) 2024-03-15
TW202303897A (zh) 2023-01-16
WO2023285951A1 (en) 2023-01-19
CA3224452A1 (en) 2023-01-19
CN117795688A (zh) 2024-03-29

Similar Documents

Publication Publication Date Title
JP4919811B2 (ja) ドープされた部分を有する堆積チャネル領域を含むトランジスタ
US10714396B2 (en) Variable gate lengths for vertical transistors
US7411241B2 (en) Vertical type nanotube semiconductor device
US6696725B1 (en) Dual-gate MOSFET with channel potential engineering
US6555393B2 (en) Process for fabricating a field-effect transistor with a buried Mott material oxide channel
JP2006513572A (ja) エンハンスメントモード金属酸化膜半導体電界効果トランジスタ及びその形成方法
US20110260228A1 (en) Semiconductor device
US9843007B2 (en) Field effect transistor structure with gate structure having a wall and floor portions
US11949019B2 (en) Thin film semiconductor switching device
US11257864B2 (en) RRAM structure with only part of variable resistive layer covering bottom electrode and method of fabricating the same
US6259114B1 (en) Process for fabrication of an all-epitaxial-oxide transistor
US11258009B2 (en) Switching atomic transistor and method for operating same
KR20210095459A (ko) 이차원 물질로 이루어진 게이트 절연막을 포함하는 전계 효과 트랜지스터
EP0718894B1 (en) Coulomb-blockade element and method of manufacturing the same
TW202315119A (zh) Ｇａｎ垂直溝槽ｍｏｓｆｅｔ及其製造方法
US6479847B2 (en) Method for complementary oxide transistor fabrication
CN112292762B (zh) 隧穿场效应晶体管
US7053463B2 (en) High-voltage integrated vertical resistor and manufacturing process thereof
US20240113222A1 (en) Threshold voltage modulation for thin film transistors
JPH04364074A (ja) 絶縁ゲート電界効果トランジスタ
KR102467857B1 (ko) 강유전체 메모리 소자 및 그 제조 방법
JPH0439942A (ja) 半導体装置及びその製造方法
KR20010058133A (ko) 터널링 반도체 소자