KR100402667B1 - 레벨 시프팅 패스 게이트 - Google Patents

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KR100402667B1
KR100402667B1 KR10-2001-0013106A KR20010013106A KR100402667B1 KR 100402667 B1 KR100402667 B1 KR 100402667B1 KR 20010013106 A KR20010013106 A KR 20010013106A KR 100402667 B1 KR100402667 B1 KR 100402667B1
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샤프 가부시키가이샤
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Abstract

레벨 시프팅 패스 게이트는 소스가 신호 입력(IN)에 접속되고, 드레인이 신호 출력(OUT)에 접속되는 전계 효과 트랜지스터(M1)를 포함한다. 부하(R)는 트랜지스터(M1)의 드레인과 전원선(Vdd)사이에 접속된다. 제어 수단(1)은 패스 게이트를 인에이블 또는 디스에이블하는 신호를 수신하는 인에이블 입력(EN)을 갖는다. 게이트가 인에이블될 때, 제어 수단(1)은 트랜지스터(M1)와 가능하게는 부하(R)를 제어하여 입력 논리 저 레벨이 실질적으로 변하지 않게 통과되는 반면 상대적으로 저 입력 고 레벨이 전원 전압에 접근하는 상위 출력 논리 고 레벨로 시프트된다. 패스 게이트가 디스에이블일 때, 트랜지스터(M1)는 스위치 오프되어 입력(IN)이 출력(OUT)으로부터 절연되고 고 임피던스 상태를 취한다. 반대로, 디스에이블될 때, 출력(OUT)은 논리 저, 논리 고 또는 고 임피던스와 같은 선정된 상태로 디폴트한다.

Description

레벨 시프팅 패스 게이트{LEVEL - SHIFTING PASS GATE}
본 발명은 레벨 시프팅 패스 게이트에 관한 것이다.
이러한 게이트는 회로의 전원 전압 보다도 실질적으로 낮은 진폭으로 이루어지는 입력 신호에 응답하는 MOS 회로 형태로 구현될 수도 있다. 이러한 회로는 보다 작은 전압 레벨, 통상은 1.0 내지 5.0V의 범위에서 시스템 신호와 인터페이스하는 대규모 SOI(silicon-on-insulator) 회로에 이용될 수도 있으며, 상당히 높은 전압 예를 들어 10 내지 20V의 범위에서 동작한다. 이러한 유형의 회로의 예로는 폴리실리콘 박막 트랜지스터(TFT)로 제조되는 플랫 패널 매트릭스 디스플레이용 모노리식 드라이버가 있다.
첨부 도면 중 도 1은 예를 들어 USP 5,729,154에 개시되어 있는 공지의 레벨 시프터 유형을 설명하고 있다. 이 회로는 N형 MOS 전계 효과 트랜지스터(M1 및 M3)와 P형 전계 효과 트랜지스터(M2 및 M4)로 형성된 입력단을 포함하고 있으며, 이 단의 출력은 N형 트랜지스터(M5)와 P형 트랜지스터(M6)를 포함하는 종래의 CMOS 인버터에 접속된다.
트랜지스터(M2 및 M4)의 게이트는 전원선(vss)에 접속되어 3개의 트랜지스터는 실질적으로 저항으로 동작한다. 트랜지스터(M1)의 게이트는 트랜지스터(M3)의 게이트 및 드레인에 접속되므로 다이오드처럼 동작한다. 트랜지스터(M3)의 소스는 전원선(vss와 vdd)상의 전압간의 전압(vbias)을 받도록 접속된다. 트랜지스터(M3)의 목적은 트랜지스터(M1)의 게이트에 임계치 보상 바이어스 전압을 공급하는 것이다. 트랜지스터(M1)의 소스는 레벨 시프터의 입력(IN)에 접속된다.
사용시, 입력(IN)은 하위 레벨(lower level) 혹은 제로 레벨(Vss)과 전원선(Vdd)상의 공급 전압(VDD)보다는 낮은 상위 레벨(higher level)(VHH)사이에서 스위칭하는 논리 신호를 수신한다. 하위 논리 레벨(Vss)은 입력(IN)에 공급되고,트랜지스터(M1)의 게이트-소스 전압은 트랜지스터(M1)가 턴 온되어 드레인 전압이 공급선(Vss)의 전압(VEE)까지 거의 강하되는 것을 보장할 정도로 충분히 크다. 트랜지스터(M5와 M6)로 구성된 인버터는 이것을 반전시키고, 이 반전된 출력(OUTB)은 공급선(vdd)의 공급선 전위(VDD)까지 실질적으로 상승한다.
상위 논리 레벨(VHH)이 입력(IN)에 공급되는 경우, 트랜지스터(M1)의 게이트 소스 전압은 트랜지스터(M1)가 약하게 도통되거나 혹은 오프되도록 저하된다. 따라서, 트랜지스터(M2)는 인버터의 입력을 공급선(vdd)의 전압(VDD)쪽으로 그리고 인버터(M5, M6)의 스위칭 포인트 이상으로 끌어당기게 된다. 따라서, 인버터의 출력(OUTB)은 실질적으로 공급선(vss)의 전압(Vss)으로 떨어지게 된다.
비록 이러한 배열로 입력 고 레벨 논리 신호의 레벨 시프팅을 제공하고는 있지만, 도 1의 레벨 시프터는 입력 신호가 논리 저 레벨인 경우 어느 신호선이나 입력(IN)에 접속되는 하위 임피던스 입력 부하를 나타내고 있다. 따라서, 레벨 시프터로부터의 출력 신호가 요구되지 않는 경우, 입력(IN)에 접속되는 어느 신호선이나 레벨 시프터의 저 입력 임피던스에 의해 어쩔 수 없이 저 레벨 논리 신호로 부하가 제공될 수도 있다.
첨부 도면 중 도 2는 EP 0 600 734A로 개시되어 있는 또 다른 유형의 레벨 시프터를 예시하고 있다. 이 레벨 시프터는 트랜지스터(M3)의 소스가 직접 입력(IN)에 접속되고 있는 것이므로 트랜지스터(M1)의 소스가 상보 입력(INB)에 접속되고 있는 첨부 도면의 도 1에 도시된 것과는 상이한 것이다. 또한, 트랜지스터(M2 및 M4)의 게이트는 입력(IN과 INB)에 각각 접속된다.
상보 입력(INB)이 하위 입력 논리 레벨(Vss)에 있도록 입력(IN)이 상위 논리 레벨(VHH)을 수신하는 경우, 트랜지스터(M1)의 게이트의 전압은 증가하지만 트랜지스터(M2)에 의해 공급되는 구동은 감소한다. 따라서, 인버터(M5, M6)의 입력은 도 1에 도시된 레벨 시프터의 경우보다는 낮다. 반대로, 입력(IN)이 하위 논리 레벨(Vss)을 수신하고, 상보 입력(INB)이 상위 논리 레벨(VHH)을 수신하는 경우, 트랜지스터(M1)는 오프되기가 더욱 어려우므로, 인버터(M5, M6)의 입력은 도 1에 도시된 레벨 시프터의 경우보다 높아지게 된다. 이것은 달성되는 레벨 시프팅의 정도를 보다 커지게 하지만 인버터(M5, M6)의 스위칭 포인트의 임계점을 낮추게 된다. 그러나, 이러한 경우에, 입력(IN과 INB)은 트랜지스터(M1과 M2)의 소스에 접속되어, 이들 입력에 접속되는 어느 신호선에서나 저 임피던스 부하가 나타난다.
첨부 도면 중 도 3은 예를 들어 US 5,748,026호의 레벨 시프터를 예시하는 도면이다. 상보 입력(IN과 INB)은 다이오드 접속의 N형 트랜지스터(M3와 M3′)의 소스에 각각 접속되고, 이 소스에는 P형 트랜지스터(M4와 M4′)를 도통시키는 형태로 부하 저항이 제공된다. 트랜지스터(M3 및 M3′)의 베이스 및 드레인은 N형 트랜지스터(M1 및 M1′)의 게이트에 각각 접속되고, 이들 게이트에는 P형 트랜지스터 (M2와 M2′)를 포함하는 전류 미러 부하가 제공된다. 다이오드 접속 트랜지스터 (M3 및 M3′)는 바이어스 전압을 부가함으로써 상보 입력 신호의 레벨 시프팅을 제공한다. 그러나, 다시 입력(IN과 INB)은 이들이 접속되는 신호선에 대한 저 임피던스 부하를 나타낸다.
첨부 도면 중, 도 4는 ST-LCD로부터 이용가능한 LPS 디스플레이에 사용되는 것으로서, 기존의 레벨 시프터의 단순화된 버전을 예시하고 있다. 이러한 배열은 트랜지스터(M1 및 M1′)의 소스가 입력(INB 및 IN)에 접속되고 있는데 비해, 트랜지스터(M3 및 M3′)가 P형이고, 트랜지스터(M4 및 M4′)와 관련하여 소스 팔로워로서 접속되어 있다는 점에서 도 3에 도시된 것과 차이가 있다. 트랜지스터(M3 및 M3′)는 다시 입력 신호의 초기 레벨 시프팅을 제공하지만, 다시 그 입력(IN 및 INB)은 트랜지스터의 소스에 접속되어 이 입력에 접속되는 신호선에 대한 비교적 저 임피던스 부하를 나타낸다.
본 발명의 제1 양상에 따르면, 레벨 시프팅 패스 게이트가 제공되며, 이 패스 게이트는, 신호 입력과 신호 출력 사이에 접속된 주 도전 경로를 구비한 패스 트랜지스터, 및 상기 신호 출력에 접속된 부하를 포함하는 제1 회로; 및 인에이블 입력을 구비하고 상기 제1 회로를 제어하도록 배열되어, 상기 인에이블 입력에 공급되는 인에이블 신호가 활성이고, 상기 신호 입력에 제1 논리 레벨이 공급될 때, 상기 패스 트랜지스터가 상기 신호 출력에서 레벨 시프트된 논리 레벨을 제공하고,상기 인에이블 신호가 비활성일 때, 상기 신호 입력이 고임피던스 상태로 설정되고, 상기 신호 출력이 선정된 상태로 설정되도록 하는 제2 회로를 포함한다.
패스 트랜지스터는 인에이블 신호가 활성이고 제2 논리 레벨이 신호 입력에 공급될 때 신호 출력에서 실질적으로 시프트되지 않는 논리 레벨을 제공하도록 배열될 수도 있다. 제1 논리 레벨은 제2 논리 레벨보다 큰 크기를 가질 수도 있으며, 제2 논리 레벨의 크기는 실질적으로 제로가 될 수도 있다.
제2 회로는 인에이블 신호가 비활성일 때 제1 트랜지스터를 스위치 오프시키도록 배열될 수도 있다.
제2 회로는 인에이블 신호가 활성인 때, 패스 트랜지스터의 임계 전압 보다 큰 바이어스 전압을 패스 트랜지스터의 제어 전극에 공급하도록 배열될 수도 있다. 바이어스 전압과 제1 논리 레벨간의 차이는 패스 트랜지스터의 임계 전압보다 작을 수도 있다.
제2 회로는 출력 전극에 접속되는 저항과 제1 트랜지스터의 제어 전극을 포함하는 바이어스 전압원을 포함할 수도 있다. 제1 트랜지스터는 접지에 접속되는 공통 전극을 가질 수도 있다. 대안으로서, 제1 트랜지스터는 인에이블 신호가 활성인 경우 고전압 레벨을 수신하고, 인에이블 신호가 비활성인 경우 저전압 레벨을 수신하도록 접속되는 공통 전극을 가질 수도 있다. 또다른 대안으로서, 제1 트랜지스터는 상보 신호 입력에 접속되는 공통 전극을 가질 수도 있다.
제1 트랜지스터의 공통 전극은 그 제어 전극이 추가적인 바이어스 전압을 수신하도록 배열되는 제2 트랜지스터의 주 도통 경로를 통해 접속될 수도 있다.
저항은 제3 트랜지스터의 주 도통 경로를 포함할 수도 있다. 제3 트랜지스터는 인에이블 신호가 비활성인 경우 스위치 오프되고, 인에이블 신호가 활성인 경우 도통이 되도록 배열될 수도 있다.
제1 트랜지스터의 제어 및 출력 전극은 패스 트랜지스터의 제어 전극에 접속될 수도 있다.
게이트는, 인에이블 신호가 비활성일 때, 패스 트랜지스터의 제어 전극을 접지에 접속시키도록 배열되는 제4 트랜지스터를 포함할 수도 있다.
게이트는 적어도 하나의 패스 트랜지스터를 포함할 수도 있으며, 그 각각은 각각의 추가의 신호 입력과 신호 출력간에 접속된 주도전 경로를 갖는다.
부하는 실질적으로 고정된 저항을 포함할 수도 있으며, 선정된 상태는 고 레벨 상태일 수도 있다.
부하는 패스 트랜지스터와 반대의 도전형인 부하 트랜지스터를 포함할 수도 있다. 패스 트랜지스터는 부하 트랜지스터보다 더 높은 구동 능력을 가질 수도 있다.
부하 트랜지스터는 인에이블 신호가 비활성일 때 스위치 오프되도록 구성될 수도 있다. 선정된 상태는 고임피던스 상태일 수도 있다. 그 대안으로서, 신호 출력과 접지 사이에 접속된 주도전 경로를 갖는 풀-다운 트랜지스터는 인에이블 신호가 비활성일 때 스위치 온되도록 구성될 수도 있으며, 선정된 상태는 저 레벨 상태일 수도 있다.
부하 트랜지스터는 고정된 바이어스를 수신하도록 구성될 수도 있고, 선정된 상태는 고 레벨 상태일 수도 있다. 부하 트랜지스터는 접지 전위를 수신하도록 접속된 제어 전극을 가질 수도 있다.
신호 출력은 제1 인버터의 입력에 접속될 수도 있다. 게이트는 제2 제어가능 인버터를 포함할 수도 있으며, 이 인버터의 입력 및 출력이 각각 제1 인버터의출력 및 입력에 접속되어 있고, 인에이블 신호가 비활성일 때 인에이블되고 인에이블 신호가 활성일 때 디스에이블되도록 구성되어 있다.
각 트랜지스터는 전계 효과 트랜지스터를 포함할 수도 있다. 게이트는 CMOS 집적 회로로 구현될 수도 있다.
본 발명의 제2 측면에 따르면, 본 발명의 제1 측면에 따른 게이트를 포함하는 매트릭스 디스플레이용 구동 회로가 제공된다.
이와 같이, 아주 민감하고 저 레벨 전압 입력으로 동작할 수 있는 레벨 시프팅 패스 게이트를 제공할 수 있게 된다. 이러한 게이트는 동작 속도가 빠르며, 따라서 예를 들면 고속의 시프트 또는 샘플링이 가능하게 된다. 임의의 수의 저전압 입력에 대해 논리 AND 기능을 용이하게 구현할 수 있다. 논리 레벨 스윙이 개선되기 때문에 저전력 소모가 달성될 수 있다. 게이트는 프로세스 변동에 강하고, 비교적 적은 수의 트랜지스터로 구현될 수도 있다.
패스 게이트는 게이트를, 출력이 입력과 무관하게 선정된 상태를 취하는 디스에이블 상태로, 스위칭할 수 있는 인에이블 또는 게이팅 배열을 포함하고 있으며, 이 입력은 그에 접속된 신호선에 고임피던스를 나타낸다. 선정된 상태는 이하의 회로 요건에 따라 선택될 수 있으며, 예를 들면 논리 저레벨, 논리 고레벨 또는 고임피던스 상태의 형태를 취할 수 있다. 게이트가 디스에이블될 때 입력을 고임피던스 상태로 스위칭함으로써, 입력에 접속된 신호선에 불필요하게 부하를 주는 것을 실질적으로 회피할 수 있다.
도 1 내지 도 4는 공지의 레벨 시프터의 회로도.
도 5는 본 발명의 실시예에 의해 수행되는 레벨 시프팅 기능을 설명하는 파형도.
도 6은 본 발명의 제1 실시예를 구성하는 레벨 시프팅 패스 게이트를 설명하는 개략 회로도.
도 7은 도 6에 도시된 AND 기능을 포함한 타입의 패스 게이트를 설명하는 개략 회로도.
도 8 내지 도 11은 도 6의 패스 게이트에 사용될 수도 있는 여러가지 타입의 부하를 설명하는 개략도.
도 12 내지 도 19는 도 6의 패스 게이트의 패스 트랜지스터에 대한 여러가지 제어 구성을 설명하는 회로도.
도 20 및 도 21은 도 6의 패스 게이트를 갖는 출력 인버터의 사용을 설명하는 개략 회로도.
도 22 및 도23은 도 6의 패스 게이트와 함께 사용될 수 있는 래치 배열을 설명하는 개략 회로도.
도 24는 본 발명의 다른 실시예를 구성하는 패스 게이트를 설명하는 회로도.
도 25 및 도 26은 도 24의 패스 게이트의 시뮬레이션시에 발생하는 파형을 설명하는 파형도.
도 27은 본 발명의 또다른 실시예를 구성하는 패스 게이트의 회로도.
도 28은 도 27의 패스 게이트의 시뮬레이션시 발생하는 파형을 설명하는 파형도.
<도면의 주요부분에 대한 부호의 설명>
IN: 입력
INB: 상보 입력
OUT: 출력
OUTB: 반전 출력
EN: 인에이블 입력
R: 부하
본 발명에 대해 첨부된 도면을 참조하여 그 일례를 상세히 설명한다.도면 전반에 있어서 동일 참조 부호는 동일 구성 요소를 가리킨다.도 5는 본 발명의 실시예들을 구성하는 레벨 시프팅 패스 게이트에 의해 수행될 레벨 시프트 기능에 대해 도해한 것으로서, 이에 대해 이후에 기술한다. 도 5에서 상부 파형도는 전형적인 입력 신호를 2개의 논리 레벨을 갖는 논리 레벨 신호의 형태로 표현한 것이다. 하위 논리 레벨(VSS)은 0V와 같거나 실질적으로 OV와 같고, 도 5의 하부 파형도에 도시한 바와 같이, 이 레벨은 변할 필요가 없다. 그러나, 상위 입력 레벨(VHH)은 비교적 낮은 "논리" 고 레벨로서, 예를 들면 2V 정도이고, 이 레벨은 고 레벨(VDD), 예를 들면 15V일 수 있고 패스 게이트의 전원 전압에 해당하는 레벨로 증가될 필요가 있다. 레벨 시프팅 패스 게이트는 이와 같이 패스 게이트의 기능, 및 그와 동시에 패스 게이트의 입력에 공급되는 비교적 저레벨 논리 신호와 패스 게이트의 출력에 접속된 후속 회로간의 인터페이스를 수행할 필요가 있다.
도 6에 도시된 레벨 시프팅 패스 게이트는 그 소스가 신호 입력(IN)에 접속되어 있고 그 드레인이 신호 출력(OUT)에 접속되어 있는 패스 트랜지스터(M1)(N-형 MOS 전계 효과 트랜지스터로 도시되어 있지만 P-형도 똑같이 좋음)을 포함하고 있다. 트랜지스터(M1)의 드레인은 또한 부하(R)를 거쳐 전원선(vdd)에도 접속되어 있다. 트랜지스터(M1)의 게이트는 실시예들에서 "하이 활성"으로 되어 있지만 로우 활성 타입도 똑같이 좋은 인에이블 신호을 수신하기 위한 인에이블 입력(EN)을 갖는 제어 회로 또는 수단(1)에 접속되어 있다. 제어 접속단은 또한 제어 수단(1)과 부하(R)사이에 도시되어 있지만, 어떤 실시예에서는 이러한 접속단이 제공되어 있지 않다.
인에이블 입력(EN)은 (VDD)(전원선 vdd상의 전원 전압)와 (VSS)(접지 전위 또는 하위 전원선의 전압)(도 6에서는 도시되지 않음) 사이에서 스위칭하는 논리 신호를 수신한다. 신호 입력(IN)은 전술한 바와 같이 (VSS)와 상위 논리 레벨(VHH)(실질적으로 VDD이하임)간에 스위칭하는 하위 전압 논리 신호를 수신한다.
입력(EN)에 공급되는 인에이블 신호가 저 논리 레벨에 있을 때에는, 제어 수단(1)은 트랜지스터(M1)와 부하(R)로 형성된 회로를 제어하여 트랜지스터(M1)이 턴오프되어 출력(OUT)이 입력(IN)으로부터 절연되도록 한다. 이 상황에서는, 입력(IN)은 고임피던스 상태를 갖는 반면, 출력(OUT)은 선정된 상태, 예를 들면 논리 고 레벨(VDD), 논리 저 레벨(VSS) 또는 고 임피던스(Z) 상태를 갖는다. 패스 게이트의 회로 동작은 이하의 진리표로 요약될 수 있다:
X=0(Vss), 1(VDD) 또는 Z(고 임피던스)
입력(EN)에서의 인에이블 신호가 하이일 때, 제어 수단(1)은 적당한 바이어스 전압(Vbias)이 트랜지스터(M1)의 게이트에 공급되는 것을 확증한다. 그래서 패스트랜지스터(M1) 및 부하(R)는 트랜지스터(M1)의 게이트-소스 전압을 제어하는 입력 IN에 공급되는 신호를 갖는 공통 게이트 증폭기로서 동작한다. 저 논리 레벨(Vss)이 입력(IN)에 공급될 때, 게이트-소스 전압(VGS)은 트랜지스터(M1)가 턴 온되고 그 드레인이 출력(OUT)을 로우로 강하하도록 바이어스 전압(Vbias)과 같게 된다. 반대로, 상위 레벨 신호(VHH)가 입력(IN)에 공급될 때, 게이트-소스 전압(VGS)은 트랜지스터(M1)가 약하게 도통되거나 완전히 턴 오프되고 부하(R)가 출력(OUT)을 하이로 끌어당기도록 Vbias- VHH와 같게 된다.
트랜지스터(M1)의 구동 강도 또는 능력, 게이트 바이어스 전압(Vbias)의 값 및 부하(R)의 임피던스가 출력(OUT)에서의 큰 전압 스윙을 제공하기 위해 선택된다. 서로 다른 입력 조건에 대해 전원 전압(Vss및 VDD)에 근접한 값 사이에 출력 (OUT)을 스위치하기 위해, 다음 기준이 지켜져야 한다.
1. Vbias은 트랜지스터 M1의 임계 전압보다 커야 한다.
2. Vbias- VHH는 트랜지스터 M1의 임계 전압 미만이어야 한다.
3. 부하 R의 임피던스는 높아야 한다.
세가지 기준은 동작 속도 및 레벨 시프트 정도 간에 절충됨을 보여 준다. 부하(R)의 고 임피던스는 저 레벨 입력 신호에 대해 트랜지스터(M1)가 출력(OUT)을 거의 입력(Vss)의 값까지 끌어 당길 수 있음을 확증한다. 그러나, 고 레벨 입력(VHH)에 대해, 트랜지스터(M1)는 턴 오프되고 부하(R)의 고 임피던스는 출력(OUT)을 (VDD)로 비교적 느리게 끌어 당길 수 있다.
따라서, 많은 응용에 있어서, 부하(R)는 이러한 고 임피던스를 갖지 않으며 보다 작은 정도의 레벨 시프팅이 인정된다. 하위 부하 임피던스에 대해, 트랜지스터(M1)가 부분적으로 도통할 때에도 부하(R)가 출력(OUT)을 기꺼이 고 전압 레벨로 끌어 당길 수 있기 때문에 제2 설계 기준이 지켜질 필요는 없다.
도 7에 도시된 패스 게이트는 도 6에 도시된 것과 동일 형태의 것이지만 그 입력에 구현된 논리 AND 기능을 포함하고 있다. 도 7의 게이트는 N형 전계 효과 트랜지스터(Mn)가 그 드레인과 게이트가 출력(OUT) 및 트랜지스터(M1)의 게이트에 각각 접속되어 있는 추가적인 패스 게이트를 형성하고 있다는 점에서 도 6의 게이트와 다르다. 게이트는 트랜지스터(M1 및 Mn)의 소스에 접속된 두개의 입력(IN1 및 IN2)을 갖는다.
패스 게이트가 인에이블될 때, 출력(OUT)은 입력 IN1 및 IN2 모두가 입력 논리 고 레벨(VHH)에 있을 때에만 고 논리 레벨(VDD)에 있다. 하나 또는 입력 모두가 논리 저 레벨(Vss)의 상태에 있으면, 출력(OUT)이 로우로 끌어 당기도록 M1 및 Mn 모두 또는 하나가 턴 온된다. 서로 다른 입력 및 인에이블 조건에 있는 회로 동작이 다음 진리표에 예시되어 있다.
X=0(Vss), 1(VDD) 또는 Z(고 임피던스)
단지 두 입력(IN1 및 IN2)과 두 패스 트랜지스터(M1 및 Mn)가 도 7에 도시되어 있지만, 임의의 소정수의 입력을 갖는 AND 기능을 구현하도록 임의수의 입력 및 트랜지스터가 제공될 수 있다.
도 8에 도시된 패스 트랜지스터는 이 경우 제어 수단(1)에 의해 제어되는 부하(R)의 하나의 형태를 도시하고 있다. 부하는 소스가 전원선(Vdd)에 접속되고 드레인이 출력(OUT)에 접속되어 있는 P형 전계 효과 트랜지스터(M2)를 포함한다. 트랜지스터(M2)의 게이트는 제어 수단(1)의 부분을 형성하고 입력이 인에이블 입력(EN)에 연결되는 인버터(I1)의 출력에 접속된다.
인에이블 입력(EN)에 제공되는 인에이블 신호가 활성, 즉 VDD에 있을 때, 인버터(I1)의 출력은 트랜지스터(M2)가 도통되고 저항 부하로서 작용하도록 트랜지스터(M2)의 게이트를 실질적으로 접지 또는 저 전원선 전위(Vss)로 끌어 당긴다. 입력 신호(IN)가 저 레벨에 있을 때, 트랜지스터(M1)가 출력(OUT)을 저 레벨로 끌어당길 수 있도록 트랜지스터(M1)의 구동 능력은 트랜지스터(M2)의 구동 능력보다 크게 되어야 한다. 입력 신호가 상위 입력 논리 레벨(VHH)에 있을 때, 트랜지스터(M1)는 턴 오프되고 트랜지스터(M2)는 출력(OUT)을 실질적으로 전원선 (Vdd)의 전압(VDD)으로 끌어 당긴다.
인에이블 신호가 비활성, 즉 저 논리 레벨(Vss)에 있을 때, 트랜지스터(M2)가 턴 오프되도록 인버터(I1)의 출력은 트랜지스터(M2)의 게이트를 실질적으로 전원선전압(VDD)로 끌어 당긴다. 제어 수단은 또한 출력(OUT)이 고 임피던스 상태에 있도록 트랜지스터(M1)를 턴 오프한다.
도 9는 부하가 제어 수단(1)에 의해 제어되지 않는 형태의 패스 게이트를 도시하고 있다. 이러한 경우, 부하는 출력(OUT) 및 전원선(Vdd)사이에 접속된 저항(R1)으로서 구현된다.
인에이블 신호가 활성일 때, 트랜지스터(M1)는 출력(OUT)을 입력(IN)에서의 입력 신호가 저 논리 레벨에 있을 때의 저 논리 레벨로 끌어 당긴다. 입력 신호가 입력 고 논리 레벨에 있을 때, 트랜지스터(M1)는 턴 오프되고 부하(R1)는 출력(OUT)을 고 논리 레벨(VDD)로 끌어 당긴다.
인에이블 신호가 비활성일 때, 트랜지스터(M1)는 입력(IN)에 제공된 입력 신호와 무관하게 턴 오프된다. 이러한 상태에서, 저항(R1)은 출력(OUT)을 입력 신호와 무관하게 고 논리 레벨로 끌어 당긴다.
도 10은 부하 저항(R1)이 P형 전계 효과 트랜지스터(M2)로서 구현되는 도 9의 패스 게이트의 예를 도시하고 있다. 트랜지스터(M2)의 소스 및 드레인은 전원선(Vdd) 및 출력(OUT)에 각각 접속되어 있다. 트랜지스터(M2)의 게이트는 도 10에 도시된 실시예에서 하위 전원선(Vss) 또는 접지인 고정 바이어스를 수신하도록 접속되어 있다. 그러므로 트랜지스터(M2)는 도통 상태에 있고, 패스 게이트가 디스에이블될 때 출력(OUT)을 논리 고 레벨(VDD)로 끌어 당기는 저항으로서 역할을 한다.
도 11에 도시된 패스 게이트는 N형 풀-다운 전계 효과 트랜지스터(M8)에 있어서 그 드레인이 출력(OUT)에 접속되고, 소스가 전원선(Vss)에 접속되며, 게이트가 제어 수단(1)의 인버터(I1)의 출력에 접속된다는 점에서 도 8에 도시된 것과 다르다. 인에이블 신호가 활성일 때, 인버터(I1)의 출력은 트랜지스터(M8)가 스위치 오프되어 아무 영향이 없도록 트랜지스터(M8)의 게이트를 실질적으로 전원선(Vss)의 전위(Vss)로 끌어 당긴다. 그래서, 이러한 상태에서, 도 11의 패스 게이트는 도 8의 패스 게이트와 정확히 동일한 방식으로 기능한다.
인에이블 신호가 비활성일 때, 트랜지스터(M1 및 M2)는 도 8의 패스 게이트에서와 같이 턴 오프된다. 그러나, 이러한 상태에서, 인버터(I1)의 출력은 트랜지스터(M8)가 턴 온되도록 트랜지스터(M8)의 게이트를 전원선 전위(VDD)로 끌어 당긴다. 그래서, 출력(OUT)은 게이트가 디스에이블될 때 접지 전위(Vss) 또는 논리 저 레벨로 끌어 당긴다.
도 12는 패스 트랜지스터(M1)를 제어하기 위한 제어 수단(1)부를 보다 상세하게 도시하는 도면이다. 제어 수단(1)은 바이어스 전압(Vbias)을 발생시키기 위한 바이어스 전압 발생기를 포함한다. 인에이블 입력(EN)은 스위치(S2)를 제어하도록 접속된다. 인에이블 입력(EN)은 또한 출력이 또 다른 스위치(S1)를 제어하는 인버터(I1')의 입력에 접속된다. 스위치 S1 및 S2는 바이어스 전압(Vbias) 및 전원선(Vss)의 소스 사이에 접속되면서 스위치(S1 및 S2)의 접속은 패스 트랜지스터(M1)의 게이트에 접속되어 있다.
인에이블 신호가 활성일 때, 바이어스 전압(Vbias)이 상술되는 바와 같이 공통 게이트 증폭기로서 기능하는 트랜지스터(M1)의 게이트에 공급되도록 스위치(S2)는 폐쇄되는 반면 스위치(S1)는 개방된다. 인에이블 신호가 비활성일 때, 스위치(S2)는 개방인 반면 스위치(S1)는 폐쇄되고 트랜지스터(M1)의 게이트를 전원선(Vss)에 접속한다. 그래서 트랜지스터(M1)는 입력(IN)에서의 입력 신호와 무관하게 턴 오프되고 입력(IN)으로부터 출력(OUT)을 분리시킨다.
도 13은 스위치(S1, S2)가 N형 전계 효과 트랜지스터(M7, M13)로서 구현된 도 12의 패스 게이트의 일실시예를 도시한다. 도 13에 도시된 패스 게이트의 동작은 도 12를 참조하여 전술한 바와 동일하다.
도 14는 도 13에 도시된 유형의 패스 게이트 내의 바이어스 전압 발생 배열을 도시한다. 바이어스 전압 발생기는 그 소스가 전원선(vss)에 접속되어 있고, 그 게이트 및 드레인이 저항(R2)을 통해 전원선(vdd)에 접속되어 있고트랜지스터(M13)의 드레인에 접속된 바이어스 전압 발생기의 출력을 형성하는 N형 전계 효과 트랜지스터(M3)를 포함한다. 트랜지스터(M3)는 포화 도전 체제(conductive regime)에서 동작하고 트랜지스터(M3)의 드레인-소스 경로를 통한 전류(IDS)는 다음식에 의해 구해진다.
여기에서, βn은 트랜지스터(M3)의 (기하학 의존) 트랜스컨덕턴스 파라미터이고, VGS는 트랜지스터(M3)의 게이트-소스 전압이고, VTn은 트랜지스터(M3)의 임계 전압이다. 트랜지스터(M3)의 드레인에서 발생된 바이어스 전압(Vbias)은 다음식에 의해 구해진다.
트랜지스터(M3)의 구동 강도와 저항(R2)의 값을 적절히 선택함으로써, 바이어스 전압(Vbias)을 (무한대에 접근하는 R2의 값들에 대한)임계 전압(VTn)과 공급선 전압(VDD)(0저항을 갖는 저항(R2)에 대응) 사이의 어느 값에도 설정할 수 있다. 트랜지스터(M3)가 트랜지스터(M1)와 동일한 임계 전압을 갖고 저항(R2)의 값이 충분히 크게 되면, 트랜지스터(M1)는 전술한 기준 1 및 2를 만족하도록 그 임계값 바로위로 바이어스될 수 있다.
도 15에 도시된 패스 게이트는 트랜지스터(M3)의 소스가 공급선(vss) 대신에 인버터(I1')의 출력에 접속되어 있다는 점에서 도 14에 도시된 것과 다르다. 이 배열은 인에이블 신호가 비활성인 경우에, 트랜지스터(M3)의 소스가 공급선 전압(VDD)까지 당겨져서 바이어스 발생기내의 전류 흐름이 차단되고 패스 게이트의 소비 전력이 감소되는 것을 보장한다. 그런데, 인버터(I1')가 표준 2 트랜지스터 CMOS 인버터로 구현되는 경우에는, 트랜지스터(M3)의 소스는 인에이블 신호가 활성인 경우에 N형 트랜지스터를 통해 접지에 접속된다. 트랜지스터(M3)의 구동 능력 및 저항(R2)의 값과 관련한 인버터(I1')의 N형 트랜지스터의 구동 능력에 따라, 인에이블 신호가 활성일 때 트랜지스터(M3)의 소스는 따라서 작은 양(positive)의 바이어스까지 상승될 수도 있다. 이 오프셋은 몇몇 구성에 대해 패스 게이트를 최적화하는데 유용할 수도 있다.
도 16의 패스 게이트는 트랜지스터(M3)의 소스와 공급선(vss) 사이에 N형 트랜지스터(M14)의 소스-드레인 경로를 접속함으로써 유사한 결과를 달성한다. 트랜지스터(M14)의 게이트는 바이어스 전압을 수신하고 이런 목적을 위해 공급선(vdd)에 접속된 것으로 도시되어 있다. 또한, 트랜지스터(M14)의 게이트는 입력(EN)에 접속될 수도 있다. 트랜지스터(M14)는 트랜지스터(M3)와 저항(R2)에 의해 제공된 바이어스 전압에 부가되는 작은 바이어스 전압을 공급하여 상위 바이어스 전압(Vbias)이 제공된다. 이것은 회로 설계를 간소화하고 최적화할 수도 있다.
저항(R2)의 값이 부하(R)의 값과 동일하게 되고 트랜지스터(M1, M3)가 동일한 구동 능력을 갖는다면, 트랜지스터(M1)는 그 출력(OUT)을 바이어스 전압(Vbias) 보다 작은 전압으로 강하할 수 없다. 이것은, 양호한 레벨 이동에 대해서는, 바이어스 전압(Vbias)이 작아야 하지만, 액티브 부하 장치에 의해 바이어스 전압을 발생시키기 위해서는, 트랜지스터(M1, M3)는 액티브 부하 장치보다 훨씬 커야함을 의미한다. 트랜지스터(M14)에 의해 발생된 작은 바이어스 전압을 트랜지스터(M3)의 소스에 인가함으로써, 트랜지스터(M1)는 그 출력(OUT)을 바이어스 전압(Vbias)보다 낮은 전압으로 강하할 수 있다. 따라서 이 배열은 패스 게이트에서 폭넓은 장치에 대한 필요를 경감한다.
도 17에 도시된 패스 게이트는 P형 전계 효과 트랜지스터(M4)로 구현된 저항(R2)을 갖는 도 14에 도시된 유형이다. 트랜지스터(M4)의 게이트는 바이어스 전압을 수신하고, 도 17에 도시된 바와 같이 편의를 위해, 공급선(vss)에 접속될 수도 있다. 이 경우에, 트랜지스터(M4)는 다음 식에 의해 구해지는 드레인-소스 전류로 그 선형 도전 체제에서 동작한다.
여기에서 βp는 (기하학 의존) 트랜스컨덕턴스 파라미터이고, VGS는 소스-게이트 전압이고, VT는 임계 전압이고, DGT는 임계 전압이고, VDS는 드레인-소스 전압이다. 만약 트랜지스터(M3, M4)가 실질적으로 동일한 임계 전압(VT)을 갖는다면, 트랜지스터(M3)의 드레인에서 발생된 바이어스 전압(Vbias)은 다음 식에 의해 구해진다.
공급 전압(VDD) 보다 충분히 더 작은 임계 전압에 대해, 이것은 다음 식으로 단순화될 수 있다.
따라서 바이어스 전압(Vbias)의 값은 트랜지스터(M3, M4)의 구동 능력의 비에 의존한다. 트랜지스터가 β의 실질적으로 동일한 값을 갖는다면, VDD및 VT의 일반값에 대해, 바이어스 전압은 VDD/2보다 더 큰 경향이 있다. 또한, 트랜지스터(M4)에 대해 트랜지스터(M3)의 구동 능력이 더 높을 수록, 바이어스 전압(Vbias)의 값은 더 낮아진다. 이것은 상기에서 정의한 기준을 만족시키기 위해서 유리하다.
도 18에 도시된 패스 게이트는 트랜지스터(M3)가 생략되고, 트랜지스터(M4)의 게이트가 인버터(I1')의 출력에 접속되고, 트랜지스터(M7)의 드레인이 바이어스전압 발생기의 출력, 즉 트랜지스터(M3, M4)의 드레인들 사이의 접속단에 접속된다는 점에서 도 17에 도시된 것과 다르다. 인에이블 입력(EN)에 공급된 인에이블 신호가 활성이면, 인버터(I1')의 출력은 트랜지스터(M4, M7)의 게이트를 하위 공급 전위(VSS)로 강하한다. 트랜지스터(M7)는 턴 오프되고 트랜지스터(M4)는 턴 온되어 바이어스 전압 발생기 부하를 제공한다. 따라서 요구된 바이어스 전압은 패스 트랜지스터(M1)의 게이트에 공급되고 이 패스 게이트는 고 및 저 입력 논리 레벨에 대해 상기한 바와 같은 작용을 한다.
인에이블 신호가 비활성일 때, 인버터(I1')의 출력은 트랜지스터(M4, M7)의 게이트를 상부 공급선 전압(VDD)으로 끌어올린다. 따라서 트랜지스터(M4)는 턴오프하고 트랜지스터(M1, M3)의 게이트는 하위 공급선(vss)에 접속된다. 따라서, 바이어스 전압 발생기는 디스에이블되고 패스 트랜지스터(M1)는 턴오프된다.
도 19에 도시된 패스 게이트는 트랜지스터(M3)의 소스가 보상 신호 입력(INB)에 접속되어 있다는 점에서 도 18에 도시된 것과 다르다. 인에이블 신호가 비활성일 때, 트랜지스터(M7)는 트랜지스터(M1, M3)의 게이트를 하위 공급선(vss)에 접속한다. 트랜지스터(M1, M3)는 따라서 턴오프되어 입력(IN, INB)는 절연되고 높은 임피던스 상태를 취한다.
인에이블 신호가 활성일 때, 도 19의 패스 게이트는 입력(IN)의 입력 신호가 상위 입력 논리 레벨에 있을 때 상기한 방식으로 동작하여 입력(INB)의 보상 입력 신호는 하위 입력 논리 레벨, 즉 VSS에 있게 된다. 그런데, 입력(IN)은 하위 입력논리 레벨에 있고 입력(INB)은 상위 입력 논리 레벨(VHH)에 있을 때, 트랜지스터(M1)의 게이트에 공급된 바이어스 전압의 값은 대략 VHH와 동일한 양 만큼 증가된다. 이 결과의 트랜지스터(M1)의 게이트-소스 전압의 증가는 패스 게이트의 출력(OUT)의 전압을 더 낮춘다. 따라서, 상보 입력 신호와 도 19에 도시된 구성을 사용함으로써 출력(OUT)에서 더 큰 전압 스윙이 제공될 수 있다.
도 20에 도시된 바와 같이, 패스 게이트의 출력은 인버터(I2)에 의해 보상되고 버퍼될 수 있고, 따라서 이 인버터(I2)는 반전된 출력 신호를 출력(OUTB)에 제공한다. 인버터(I2)에의 입력 신호는 인버터(I2)의 스위칭 포인트의 위쪽 및 아래쪽 레벨 사이를 스위칭한다. 그런데, 상기한 바와 같이 속도를 고려하면, 이 논리 레벨은 공급 전압(VSS, VDD)에 의해 정의된 전압 극단 보다 작을 수 있다. 간단한 "하드 리미터(hard limiter)"로서 동작하는 인버터(I2)의 사용은 전원 전압과 거의 동일한 출력 전압을 제공한다. 인버터(I2)는 표준 2 트랜지스터 CMOS 인버터 구성이 되어도 된다.
도 21에 도시된 패스 게이트는 N형 트랜지스터(M5)와 P형 트랜지스터(M6)를 포함하는 표준 CMOS 인버터로서 구현된 인버터(I2)가 상보 입력(INB)에 접속되어 있는 트랜지스터(M5)의 소스를 갖는 점에서 도 20에 도시된 것과 다르다.
패스 게이트가 인에이블되고 입력(IN)에서의 신호가 입력 논리 고 레벨일 때, 상보 입력(INB)는 실질적으로 하위 전원선 전위이고, 인버터는 종래의 방식으로 트랜지스터(M5 및 M6)을 포함한다. 그러나, 입력(IN)에 공급된 신호가 하위 입력 논리 레벨일 때, 상보 입력(INB)에서의 신호는 상위 입력 논리 레벨(VHR)에 있다. 트랜지스터(M5)의 게이트 소스 전압은 따라서 감소되고, 이는 인버터의 출력(OUTB)에 큰 전압 스윙을 제공한다.
추가적인 인버터(I3)가 인버터(I2)의 입력 및 출력에 각각 접속된 자신의 입력 및 출력을 갖는다는 점에서, 도 22에 도시된 패스 게이트는 도 20에 도시된 패스 게이트와 다르다. 또한, 인버터(I3)는 제어 수단(1)에 의해 제어가능하고 제어된다. 따라서 인버터(I3)는 제어 수단(1)으로부터 제어 신호에 의해 디스에이블될 수 있는 피드백 인버터로서 기능한다.
인에이블 신호가 활성이면, 제어 수단은 인버터(I3)를 디스에이블해서 패스 게이트는 도 20에 도시된 패스 게이트와 동일한 방식으로 기능한다. 그러나, 인에이블 신호가 비활성일 때, 패스 게이트(M1)는 스위치 오프되어 부하(R)는 인버터(I2)의 입력에 접속된 패스 게이트의 출력이, 예를 들어 도 8의 부하 배열에 의해 도시된 바와 같이 고 임피던스 상태로 디폴트하도록 선택된다. 피드백 인버터(I3)는 제어 수단(1)에 의해 활성되고, 인버터(I2)와 함께 래칭 메커니즘을 형성한다. 따라서 이 배열은 인에이블 신호가 활성일 때 입력 신호를 샘플링하고 인에이블 신호가 비활성일 때 상기 신호를 보유하는 단순한 저전압 샘플 및 보유 회로로서 동작한다.
도 23은 그 소스 드레인 경로가 전원선(Vss 및 Vdd) 사이에 직렬로 접속되는 N형 트랜지스터(M9 및 M10)와 P형 트랜지스터(M11 및 M12)를 포함하는 인버터(I3)의 특정예를 도시한다. 트랜지스터(M10 및 M11)는 종래의 "인버터 트랜지스터"인 반면 트랜지스터(M9 및 M12)는 그것의 게이트가 제어 수단(1)의 인버터(I1')의 출력 및 입력에 각각 접속되는 제어 트랜지스터이다. 인에이블 신호가 활성일 때, 트랜지스터(M9 및 M12)는 턴 오프되어서 트랜지스터(M10 및 M11)는 전원으로부터 절연되고 인버터(I3)는 디스에이블된다. 인에이블 신호가 비활성일 때, 트랜지스터(M9 및 M12)는 턴 온되어 인버터는 통상적인 방식으로 기능한다.
트랜지스터(M9 및 M10)의 순서 및 트랜지스터(M11 및 M12)의 순서는 제어가능한 인버터의 동작에 영향을 주지 않으면서 변화될 수 있다. 또한, 트랜지스터 쌍(M9, M10 및 M11, M12)는 듀얼 게이트 MOSFET로서 구현될 수 있다. 또한, 트랜지스터(M1)와 부하(R)을 포함하는 제1 레벨 시프팅단의 구동 능력이 트랜지스터(M10 및 M11)의 구동 능력보다 크면, 트랜지스터(M9 및 M12)는 생략될 수 있다.
도 24에 도시된 패스 게이트는 도 11에 도시된 부하 배열, 도 19에 도시된 바이어스 전압 발생기 및 도 21에 도시된 출력 인버터 배열을 포함한다. 인버터(I1 및 I1')는 N형 트랜지스터(M14)와 P형 트랜지스터(M15)를 포함하는 종래의 CMOS 인버터 배열에 의해 형성되는 단일 인버터로 구성된다. 따라서 인에이블 입력(EN)에서의 인에이블 신호가 비활성 또는 저 논리 레벨 상태(VSS)에 있을 때, 레벨 시프팅 패스 게이트의 출력(OUTB)은 상위 논리 레벨(VDD)에서 디폴트한다.
도 25 및 도 26은 VHH가 2V이고, VDD가 15V이며 트랜지스터가 스퀘어 장치에대해서 2볼트의 임계 전압과 1.25㎂/V2의 β를 갖는 저-온도 폴리 실리콘 박막 트랜지스터의 통상적인 성능을 갖는, 도 24의 패스 게이트의 시뮬레이션에서의 파형 발생을 도시한다. 트랜지스터(M1 및 M3)는 모두 스퀘어 장치인 도 24에서 남아있는 트랜지스터보다 3배 더 넓다. 도 26의 하위 그래프는 입력(IN 및 INB)에 공급되는 입력 신호와 인에이블 입력(EN)에 공급되는 인에이블 신호를 도시한다. 입력 신호는 2볼트의 진폭을 가진 3㎒신호이다. 트랜지스터(M1 내지 M5)에 대한 이로 인한 과도 전류(I)는 도 26의 상위 그래프로 도시된다.
도 25에 도시된 바와 같이, 츨력(OUT)에서의 신호는 인버터(I2)의 입력 스위칭 전압의 어느 한 측에서 깨끗이 스위칭한다. 입력 신호는 전원선 전압(VDD및 VSS)의 10밀리볼트 내에서 레벨 시프트된다.
도 27은 신호단 입력(IN)을 가지고 샘플링한 저 전압 데이터에 대한 패스 게이트를 도시한다. 도 27의 패스 게이트는 도 8에 도시된 부하 배열, 도 16에 도시된 바이어스 전압 발생 트랜지스터 배열과 듀얼 게이트 트랜지스터로서 결합된 트랜지스터(M3 및 M14)를 가진 도 18에서 도시된 바이어스 전압 발생기, 및 듀얼 게이트 트랜지스터로 구현된 트랜지스터 쌍(M9, M10 및 M11, M12)을 가진 도 23에 도시된 출력 인버터 배열을 포함한다. 도 28은 상술된 동일한 파라미터를 이용하여 도 27의 패스 게이트의 시뮬레이션에서의 파형 발생을 도시하고, 예를 들어 플랫 패널 매트릭스 디스플레이용 모노리식 구동 회로에서 발견된 바와 같은 상대적으로 나쁜 성능의 폴리 실리콘 박막 트랜지스터로 훌륭한 레벨 시프팅 성능이 달성될 수있는 것을 다시 도시한다.
따라서 상대적으로 단순한 회로로부터 양호한 성능으로 결합되는 레벨 시프팅의 높은 수준을 제공하는 레벨 시프팅 패스 게이트를 제공하는 것이 가능하다. 패스 게이트는 인에이블 또는 디스에이블될 수 있고, 디스에이블 상태에서 각각의 신호 입력은 접속되는 어떤 신호선으로 고 임피던스를 나타낸다. 또한, 디스에이블 상태에서, 출력은 어떤 원하는 상태로 디폴트하도록 배열된다.

Claims (32)

  1. 신호 입력과 신호 출력 사이에 접속된 주 도전 경로를 구비한 패스 트랜지스터, 및 상기 신호 출력에 접속된 부하를 포함하는 제1 회로; 및
    인에이블 입력을 구비하고 상기 제1 회로를 제어하도록 배열되어, 상기 인에이블 입력에 공급되는 인에이블 신호가 활성이고, 상기 신호 입력에 제1 논리 레벨이 공급될 때, 상기 패스 트랜지스터가 상기 신호 출력에서 레벨 시프트된 논리 레벨을 제공하고, 상기 인에이블 신호가 활성이고 상기 신호 입력에 제2 논리 레벨이 공급될 때, 상기 패스 트랜지스터가 상기 신호 출력에서 실질적으로 시프트되지 않은 상기 제2 논리 레벨을 제공하며, 상기 인에이블 신호가 비활성일 때, 상기 신호 입력이 고임피던스 상태로 설정되고, 상기 신호 출력이 선정된 상태로 설정되도록 하는 제2 회로
    를 포함하는 레벨 시프팅 패스 게이트.
  2. 제1항에 있어서, 상기 제1 논리 레벨은 상기 제2 논리 레벨보다 높은 크기를 갖는 게이트.
  3. 제2항에 있어서, 상기 제2 논리 레벨의 크기는 실질적으로 0인 게이트.
  4. 제1항에 있어서, 상기 제2 회로는 상기 인에이블 신호가 비활성일 때 상기패스 트랜지스터를 스위치 오프하도록 배열된 게이트.
  5. 제1항에 있어서, 상기 제2 회로는 상기 인에이블 신호가 활성일 때 상기 패스 트랜지스터의 임계 전압보다 큰 바이어스 전압을 상기 패스 트랜지스터의 제어 전극에 공급하도록 배열된 게이트.
  6. 제5항에 있어서, 상기 바이어스 전압과 상기 제1 논리 레벨 간의 차는 상기 패스 트랜지스터의 임계 전압보다 작은 게이트.
  7. 제5항에 있어서, 상기 제2 회로는 제1 트랜지스터의 출력 전극과 제어 전극에 접속된 저항을 포함하는 바이어스 전압원을 포함하는 게이트.
  8. 제7항에 있어서, 상기 제1 트랜지스터는 접지에 접속된 공통 전극을 구비한 게이트.
  9. 제7항에 있어서, 상기 제1 트랜지스터는 상기 인에이블 신호가 비활성일 때 고전압 레벨을 수신하고 상기 인에이블 신호가 활성일 때 저전압 레벨을 수신하도록 접속된 공통 전극을 구비한 게이트.
  10. 제7항에 있어서, 상기 제1 트랜지스터는 상보 신호 입력에 접속된 공통 전극을 구비한 게이트.
  11. 제8항에 있어서, 상기 제1 트랜지스터의 공통 전극은 추가적인 바이어스 전압을 수신하도록 배열된 제어 전극을 구비한 제2 트랜지스터의 주 도전 경로를 통해 접속된 게이트.
  12. 제9항에 있어서, 상기 제1 트랜지스터의 공통 전극은 추가적인 바이어스 전압을 수신하도록 배열된 제어 전극을 구비한 제2 트랜지스터의 주 도전 경로를 통해 접속된 게이트.
  13. 제10항에 있어서, 상기 제1 트랜지스터의 공통 전극은 추가적인 바이어스 전압을 수신하도록 배열된 제어 전극을 구비한 제2 트랜지스터의 주 도전 경로를 통해 접속된 게이트.
  14. 제7항에 있어서, 상기 저항은 제3 트랜지스터의 주 도전 경로를 포함하는 게이트.
  15. 제14항에 있어서, 상기 제3 트랜지스터는 상기 인에이블 신호가 비활성일 때 스위치 오프되고 상기 인에이블 신호가 활성일 때 도통되도록 배열된 게이트.
  16. 제7항에 있어서, 상기 제1 트랜지스터의 제어 전극 및 출력 전극은 상기 패스 트랜지스터의 제어 전극에 접속된 게이트.
  17. 제1항에 있어서, 상기 인에이블 신호가 비활성일 때 상기 패스 트랜지스터의 제어 전극을 접지에 접속시키도록 배열된 제4 트랜지스터를 포함하는 게이트.
  18. 제1항에 있어서, 적어도 하나의 추가적인 패스 트랜지스터를 포함하고, 상기 추가적인 패스 트랜지스터 각각은 각각의 추가적인 신호 입력과 상기 신호 출력 사이에 접속된 주 도전 경로를 구비한 게이트.
  19. 제1항에 있어서, 상기 부하는 실질적으로 고정된 저항을 포함하고, 상기 선정된 상태는 고레벨 상태를 포함하는 게이트.
  20. 제1항에 있어서, 상기 부하는 상기 패스 트랜지스터의 도전형과 반대인 도전형의 부하 트랜지스터를 포함하는 게이트.
  21. 제20항에 있어서, 상기 패스 트랜지스터는 상기 부하 트랜지스터보다 높은 구동 능력을 구비한 게이트.
  22. 제20항에 있어서, 상기 부하 트랜지스터는 상기 인에이블 신호가 비활성일때 스위치 오프되도록 배열된 게이트.
  23. 제22항에 있어서, 상기 선정된 상태는 고 임피던스 상태인 게이트.
  24. 제22항에 있어서, 상기 신호 출력과 접지 사이에 접속된 주 도전 경로를 구비한 풀다운 트랜지스터가 상기 인에이블 신호가 비활성이고 상기 선정된 상태가 저 레벨 상태일 때 스위치 온되도록 배열된 게이트.
  25. 제22항에 있어서, 상기 부하 트랜지스터는 고정 바이어스를 수신하도록 배열되고, 상기 선정된 상태는 고 레벨 상태인 게이트.
  26. 제25항에 있어서, 상기 부하 트랜지스터는 접지 전위를 수신하도록 배열된 제어 전극을 구비한 게이트.
  27. 제1항에 있어서, 상기 신호 출력은 제1 인버터의 입력에 접속된 게이트.
  28. 제27항에 있어서, 상기 제1 인버터의 출력과 입력에 각각 접속된 입력과 출력을 구비하고, 상기 인에이블 신호가 비활성일 때 인에이블되고 상기 인에이블 신호가 활성일 때 디스에이블되도록 배열된 제2 제어가능 인버터를 포함하는 게이트.
  29. 신호 입력과 신호 출력 사이에 접속된 주 도전 경로를 구비한 패스 트랜지스터, 및 상기 신호 출력에 접속된 부하를 포함하는 제1 회로; 및
    인에이블 입력을 구비하고 상기 제1 회로를 제어하도록 배열되어, 상기 인에이블 입력에 공급되는 인에이블 신호가 활성이고, 상기 신호 입력에 제1 논리 레벨이 공급될 때, 상기 패스 트랜지스터가 상기 신호 출력에서 레벨 시프트된 논리 레벨을 제공하고, 상기 인에이블 신호가 비활성일 때, 상기 신호 입력이 고임피던스 상태로 설정되고, 상기 신호 출력이 선정된 상태로 설정되도록 하는 제2 회로
    를 포함하고,
    상기 트랜지스터는 전계 효과 트랜지스터를 포함하는 레벨 시프팅 패스 게이트.
  30. 제29항에 있어서, CMOS 집적 회로에 구현된 게이트.
  31. 제1항에 기재된 게이트를 포함하는 매트릭스 디스플레이용 구동 회로.
  32. 제29항에 기재된 게이트를 포함하는 매트릭스 디스플레이용 구동 회로.
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