WO2012029872A1 - 信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置 - Google Patents

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output
unit
signal
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PCT/JP2011/069822
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村上 祐一郎
佐々木 寧
悦雄 山本
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シャープ株式会社
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    • H02GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02JCIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J4/00Circuit arrangements for mains or distribution networks not specified as ac or dc
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K3/00Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356Bistable circuits
    • H03K3/356008Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
    • HELECTRICITY
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    • H03K19/00Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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    • H03K3/356017Bistable circuits using additional transistors in the input circuit
    • H03K3/356026Bistable circuits using additional transistors in the input circuit with synchronous operation

Definitions

  • the present invention relates to a signal processing circuit used for a display device.
  • Patent Document 1 discloses a bootstrap type inverter circuit using n-channel transistors Tr101 to Tr105.
  • the Tr 105 when “high potential (High)” is input to the IN terminal, the Tr 105 is turned on and VSS (Low) is output to the OUT terminal.
  • the IN terminal becomes “low potential (Low)” in this state, Tr101 is turned off and Tr102 is turned on, and the node n is charged to VDD ⁇ Vth (Vth is the threshold value of the n-channel transistor).
  • the push-up potential ⁇ reaches near VDD (that is, the node n becomes a high potential close to 2 ⁇ VDD ⁇ Vth), and the Tr 103 may be deteriorated or destroyed.
  • An object of the present invention is to improve the reliability of a bootstrap type signal processing circuit.
  • the signal processing circuit is a signal processing circuit having first and second input terminals and an output terminal, includes the bootstrap capacitor, and is connected to the second input terminal and the output terminal.
  • a charge control unit that controls the charge of the strap capacitor, and the charge control unit and the first output unit are connected via a relay unit that electrically connects or disconnects both.
  • a resistor connected to a second power source (a power source corresponding to a potential that activates the first input terminal) is provided.
  • the relay unit By providing the relay unit in this way, the bootstrap operation of the first output unit becomes possible, and the high potential at the time of bootstrap can be prevented from being transmitted to the charge control unit. Thereby, deterioration and destruction of the transistor of the charge control unit can be avoided, and reliability can be improved.
  • the use of a resistor (connected to the second power source) for the charge control unit increases the degree of freedom in layout and enables the circuit area to be reduced.
  • the reliability of the bootstrap type signal processing circuit can be improved.
  • It is a circuit diagram which shows the structure of this inverter circuit. 2 is a timing chart showing the operation of the inverter circuit of FIG. 1. It is a circuit diagram which shows another structure of this inverter circuit. 4 is a timing chart showing the operation of the inverter circuit of FIG. 3. It is a circuit diagram which shows another another structure of this inverter circuit. It is a circuit diagram which shows another another structure of this inverter circuit. 4 is a layout example of the inverter circuit of FIG. 3. It is a circuit diagram which shows the structure of the inverter-buffer circuit using this inverter circuit. It is a circuit diagram which shows the modification of FIG. It is a circuit diagram which shows another structure of the inverter-buffer circuit using this inverter circuit.
  • FIG. 12 is an explanatory diagram showing an input signal suitable for the inverter-buffer circuit shown in FIGS. It is a circuit diagram which shows the structure of a flip-flop. It is a block diagram which shows the structure of this liquid crystal display device. It is a circuit diagram which shows the structural example of this shift register. 4 is a timing chart showing an operation of the shift register of FIG. 3.
  • FIG. 6 is an explanatory diagram showing a method for generating first to third initialization signals.
  • FIG. 10 is an explanatory diagram showing another method of generating first to third initialization signals.
  • FIG. 15 is a layout example of the flip-flop of FIG. 15 is a layout example of the flip-flop of FIG. It is a modification of the flip-flop shown in FIG. It is another modification of the flip-flop shown in FIG.
  • FIG. 25 is a timing chart of first to third initialization signals input to the flip-flop of FIG. 24.
  • FIG. 15 is still another modification of the flip-flop shown in FIG. 15 is still another modification of the flip-flop shown in FIG. 15 is still another modification of the flip-flop shown in FIG.
  • FIG. 29 is a circuit diagram illustrating a configuration example of a shift register (bidirectional shift) including the flip-flop of FIG. 28.
  • FIG. 30 is an example of a shift direction determination circuit used in the shift register of FIG. 29.
  • FIG. It is the structure of the conventional inverter circuit.
  • Embodiments of the present invention will be described with reference to FIGS. 1 to 30 as follows.
  • FIG. 1 is a circuit diagram showing a configuration of the inverter circuit INV.
  • the inverter circuit INV includes an IN terminal (first input terminal), a CK terminal (second input terminal), an OUT terminal (output terminal), and a bootstrap capacitor CV.
  • the first output unit FX connected to the terminal, the IN terminal, the second output unit SX connected to the VSS (first power supply) and the OUT terminal, and the IN terminal are connected to control the charge of the bootstrap capacitor CV.
  • the charge control unit CX and a relay circuit RX that electrically connects or disconnects the charge control unit CX and the first output unit FX are provided.
  • the first output unit FX includes a bootstrap capacitor CV and a transistor Tr21
  • the second output unit SX includes a transistor Tr22
  • the charge control unit CX includes a resistor Ra and a transistor Tr23
  • relays The circuit RX includes a transistor Tr24.
  • Tr21 a gate electrode and a source electrode are connected via a bootstrap capacitor CV, a drain electrode is connected to a CK terminal, a source electrode is connected to an OUT terminal, and a gate electrode of Tr22 and 23 is connected to an IN terminal.
  • Tr24 The gate electrode of Tr24 is connected to VDD, node NA connected to the gate electrode of Tr21 is connected to node NB via Tr24, node NB is connected to VDD via resistor Ra, and Tr23 is connected And the OUT terminal is connected to VSS via Tr22.
  • the drain electrode of the transistor Tr21 of the first output unit FX can be connected to VDD.
  • the node NA is charged and rises to near the VDD potential ⁇ Vth (Vth is a threshold value)
  • Tr24 is turned OFF, and Tr21 is turned on.
  • the node NA is pushed up via the bootstrap capacitor CV, and the VDD potential is output from the OUT terminal without a potential drop (threshold drop).
  • Tr23 is turned on and the bootstrap capacitor CV is discharged
  • Tr22 is turned on and VSS (Low) is output from the OUT terminal.
  • Tr24 of the relay unit RX is turned off at the time of bootstrap. This makes it possible to obtain two effects that the node NA is made floating, the bootstrap is made effective, and the Tr 23 is protected even when the node NA becomes a high potential. It is possible to replace the resistor Ra with a diode-connected transistor. In this case, however, the transistor has a lower layout freedom than the resistor, so that the circuit area increases. In addition, it is conceivable to replace the resistor Ra with a diode-connected transistor and remove the Tr 24 (the bootstrap is still effective in this way), but in this case, the withstand voltage against the high voltage at the node NA is lost (ie, Tr 23 is High voltage may cause deterioration or damage).
  • the inverter circuit INV by providing the Tr 24 and the resistor Ra, both the degree of freedom in layout and the pressure resistance are achieved. Note that the inverter circuit INV also functions as a level shifter when the High potential of the IN signal is equal to or higher than the VSS potential + Vth (the threshold voltage of the n-channel transistor) and the Low potential is equal to or lower than VSS + Vth.
  • VSS potential + Vth the threshold voltage of the n-channel transistor
  • the OUT terminal is connected to VSS via a capacitor. In this way, the bootstrap operation can be speeded up.
  • the inverter circuit of FIG. 3 can be configured as shown in FIG. That is, the OUT terminal is connected to VSS via a capacitor. In this way, the bootstrap operation can be speeded up.
  • FIG. 7 is a layout example of the inverter circuit INV of FIG.
  • the inverter circuit INV is provided with a layer constituting a channel of each transistor, a gate insulating layer, a layer constituting a gate electrode of each transistor, an interlayer insulating layer, and signal wiring (including power supply wiring) in order from the substrate side.
  • the resistor Ra can be formed of a material (channel material) constituting a channel of each transistor. Since the channel material such as Si has a resistance value far greater than that of metal, the layout area of the resistor Ra can be reduced and the number of contact holes can be reduced. Furthermore, the layout area can be further reduced by overlapping the resistor Ra formed of the channel material on the VDD wiring as shown in FIG.
  • the bootstrap capacitor CV includes an electrode (connected to the source electrode of the Tr21 through a contact hole) formed of a material constituting a channel of each transistor, a gate electrode of the transistor Tr21, a gate insulating film, In this case, the contact hole can be reduced and the layout area can be reduced.
  • the inverter-buffer circuit INBU of FIG. 8 includes Tr21 to Tr24, Tr41 / Tr42 / Tr44, a resistor Ra, a bootstrap capacitor CV / CV ', and nodes NA / NB / NC / ND. Tr41 and bootstrap capacitor CV 'constitute a third output unit, and Tr42 constitutes a fourth output unit.
  • Tr21 a gate electrode and a source electrode are connected via a bootstrap capacitor CV, a drain electrode is connected to a VDD terminal, a source electrode is connected to an OUT terminal, and is connected to VSS via Tr22.
  • Tr41 the gate electrode and the source electrode are connected via the bootstrap capacitor CV ', the drain electrode is connected to the VDD terminal, the source electrode is connected to the OUTB terminal, and connected to VSS via the Tr42.
  • the gate electrodes of Tr22 and Tr23 are connected to the ND and IN terminals
  • the gate electrode of Tr24 is connected to VDD
  • the gate electrode of Tr41 is connected to NC
  • the gate electrode of Tr44 is connected to VDD.
  • NA and NB are connected via Tr24, NC and ND are connected via Tr44, NB is connected to VSS via Tr23, and connected to VDD via resistor Ra.
  • the gate electrode of the Tr 42 can be connected to the OUT terminal as shown in FIG. 9 instead of the NB.
  • the inverter-buffer circuit INBU of FIG. 10 includes Tr21 to Tr24, Tr41 to Tr44, resistors Ra / Ra ', bootstrap capacitors CV / CV', and nodes NA / NB / NC / ND. Tr41 and bootstrap capacitor CV 'constitute a third output unit, and Tr42 constitutes a fourth output unit.
  • Tr21 a gate electrode and a source electrode are connected via a bootstrap capacitor CV, a drain electrode is connected to a VDD terminal, a source electrode is connected to an OUT terminal, and is connected to VSS via Tr22.
  • Tr41 the gate electrode and the source electrode are connected via the bootstrap capacitor CV ', the drain electrode is connected to the VDD terminal, the source electrode is connected to the OUTB terminal, and connected to VSS via the Tr42.
  • the gate electrodes of Tr22 and Tr23 are connected to the IN terminal, the gate electrode of Tr24 is connected to VDD, the gate electrode of Tr41 is connected to NC, and the gate electrode of Tr44 is connected to VDD.
  • NA and NB are connected via Tr24, NC and ND are connected via Tr44, and the gate terminal of Tr43 is connected to NB and to VSS via Tr23, and Tr42 and Tr43 The gate terminal is connected to NB, and NB is connected to VDD via resistor Ra.
  • ND is connected to VSS via Tr43 and is connected to VDD via resistor Ra '.
  • the INBU of FIG. 10 when the IN terminal is High (Tr22 is ON, 41 is ON), Low is output to the OUT terminal, High is output to the OUTB terminal, and the IN terminal is Low (Tr21 and Tr42 are ON). High is output to the OUT terminal, and Low is output to the OUTB terminal.
  • the gate electrode of the Tr 42 can be connected to the OUT terminal as shown in FIG. 11 instead of the NB.
  • the inverter circuit INV shown in FIG. 1 or the like since a through current is generated via the Tr 23 when the IN terminal is High, the signal input to the IN terminal has a High period shorter than the Low period, that is, in the active period. A signal that goes high is desirable (see FIG. 12). In this way, power consumption due to through current is reduced. Therefore, for example, when the inverted signal INTB is generated from the initialization signal INIT (active high, detailed below) of the shift register (see FIG. 12), the inverter circuit INV is suitable. When the inverted signal INTB and the buffer signal INIT are generated from the initialization signal INIT (active high), the INBU of FIGS. 8 to 11 can be used (see FIG. 13).
  • FIG. 15 shows a configuration example of a liquid crystal display device including the flip-flop according to the present invention.
  • the liquid crystal display device in FIG. 15 includes a display controller, a gate driver GD, a source driver SD, a liquid crystal panel LCP, and a backlight BL (in the case of a light transmission type).
  • the display controller controls the gate driver GD and the source driver SD.
  • the gate driver GD includes first and second clock signals (CK1 signal / CK2 signal), a gate start pulse signal (GSP signal), and a first initialization.
  • a signal (INIT signal), a second initialization signal (INITB signal), and a third initialization signal (INITKEEP signal) are supplied.
  • the gate driver GD drives the scanning signal lines G1 to Gn of the liquid crystal panel LCP
  • the source driver SD drives the data signal lines S1 to Sn of the liquid crystal panel LCP.
  • the gate driver GD includes a shift register shown in FIG.
  • the shift register of FIG. 16 includes a plurality of vertically connected flip-flops. Each flip-flop has an input terminal (IN terminal), an output terminal (OUT terminal), and first and second clock signal terminals (first terminals). And a second control signal terminal) CKA / CKB, a first initialization terminal (INIT terminal), a second initialization terminal (INITB terminal), a third initialization terminal (INITKEEP terminal), and a back-in terminal (BIN Terminal).
  • the CK1 signal is supplied to the CKA terminal
  • the CK2 signal is supplied to the CKB terminal
  • the even-stage flip-flops FF2, FFn, etc.
  • the CK2 signal is supplied and the CK1 signal is supplied to the CKB terminal.
  • the INIT signal, the INITB signal, and the INITKEEP signal are supplied to the flip-flops (FF1 to FFn) of each stage.
  • the own stage IN terminal is connected to the previous stage OUT terminal, and the own stage BIN terminal is connected to the next stage OUT terminal.
  • the CK1 signal and the CK2 signal are two clock signals whose active periods (High periods) do not overlap each other.
  • the flip-flop according to the present invention is used for each stage of the shift register of FIG.
  • One structural example of this flip-flop is shown in FIG. 14 includes an IN terminal, an OUT terminal, a CKA / CKB terminal, a bootstrap capacitor Cv, a first output unit FO connected to the CKA terminal and the OUT terminal, and a first power supply VSS (low voltage).
  • a second output unit SO connected to the potential side power source) and the OUT terminal; a first input unit FI connected to the IN terminal and the second power source VDD (high potential side power source) for charging the bootstrap capacitor Cv;
  • the discharge unit DC for discharging the strap capacitor Cv, the second input unit SI connected to the IN terminal and the first power supply VSS and connected to the second output unit, and the CKB terminal connected to the discharge unit DC and the second output
  • a reset unit RS that controls the unit SO, a first initialization unit FT that controls the first output unit FO, and a second initial unit that controls the first input unit FI Unit SD, third initialization unit TD for controlling discharge unit DC and second output unit SO, feedback unit FB connected to OUT terminal for controlling second output unit SO, first input unit FI and first output unit SO It includes a relay unit RC that relays one output unit FO, and a malfunction prevention unit SC that prevents the own stage and other stages from becoming active simultaneously during normal operation.
  • the flip-flop includes a transistor Tr1 (first transistor) and a bootstrap capacitor Cv in the first output unit FO, a second transistor Tr2 (second transistor) in the second output unit SO, Transistor Tr3 (third transistor) and resistor Ri in input section FI, transistor Tr4 (fourth transistor) in discharge section DC, transistor Tr5 (fifth transistor) in second input section SI, transistor Tr6 in reset section RS (Sixth transistor) and resistor Rr, transistor Tr7 (seventh transistor) and transistor Tr11 (11th transistor) in the first initialization unit FT, transistor Tr8 (eighth transistor) and transistor Tr10 in the second initialization unit (10th transistor) Tr9 (9th transistor) for the third initialization unit, transistor Tr12 (12th transistor) for the feedback unit FB, transistor Tr13 (13th transistor) for the relay unit RC, and transistors Tr14 and 15 for the malfunction prevention unit SC Contains. Tr1 to 15 are all of the same conductivity type (n-channel type).
  • Tr1 has a drain electrode connected to the CKA terminal, a gate electrode and a source electrode connected via a bootstrap capacitor Cv, and the source electrode connected to an OUT terminal and via Tr2. Connected to VSS.
  • Tr3, Tr5, and Tr14 are connected to the IN terminal
  • the gate terminal of Tr6 is connected to the CKB terminal
  • the gate terminals of Tr7 and Tr11 are connected to the INIT terminal
  • the gate terminals of Tr8 and Tr10 are connected to the INITB terminal.
  • the gate terminal of Tr9 is connected to the INITKEEP terminal
  • the gate terminal of Tr13 is connected to VDD
  • the gate terminal of Tr15 is connected to the BIN terminal.
  • first node Na connected to the gate of Tr1 is connected to one end of the resistor Ri through Tr13, and is connected to VSS through Tr4.
  • the other end of the resistor Ri is connected to VDD via Tr3 and Tr8 (where Tr3 is on the resistor Ri side and Tr8 is on the VDD side).
  • the second node Nb connected to the gate terminal of Tr2 is connected to VSS via Tr5, connected to VSS via Tr11, and connected to VSS via Tr12.
  • the third node Nc connected to the gate terminal of Tr4 is connected to VDD via Tr9 and connected to VDD via resistors Rr and Tr6 (however, the resistor Rr is on the third node Nc side and Tr6 is (VDD side), the second node Nb, and the third node Nc are connected via Tr10.
  • the third node Nc is connected to VDD via Tr15 and 14 (where Tr15 is on the third node Nc side and Tr14 is on the VDD side).
  • this shift register In all ON periods, the INIT signal is active (High), the INITB signal is active (Low), and the INITKEEP signal is active (High), so that the bootstrap capacitor Cv is discharged by the discharge unit DC (Tr9 and Tr4 are
  • the first output unit FO is inactive and the second output unit SO is also inactive (because Tr11 is ON and Tr2 is OFF). Accordingly, the source electrode of Tr1 of the first output unit FO is connected to VDD by the first initialization unit FT, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • the operation during normal driving is as follows. During normal driving, the INIT signal is inactive (Low), the INITB signal is inactive (High), and the INITKEEP signal is inactive (Low). The INITKEEP signal becomes inactive (Low) in synchronization with the activation of the GSP signal (Tr8 and Tr10 are ON, and Tr7 and Tr9 are OFF).
  • the bootstrap capacitor Cv is charged and the potential of the first node Na becomes VDD potential ⁇ Vth. It is precharged to the extent (Vth is the threshold voltage of the transistor).
  • Vth is the threshold voltage of the transistor.
  • Tr5 and Tr6 are turned ON.
  • Tr5 becomes higher than the driving capability of Tr6, so that the second node Nb Becomes the VSS potential. This is maintained even if the GSP signal becomes inactive (since Tr2, Tr12 and Tr4 remain OFF).
  • the CK1 signal rises, the potential of the first node Na rises above the VDD potential due to the bootstrap effect.
  • the CK1 signal (High) is output from the OUT terminal (GO1) without causing a potential drop (so-called threshold drop).
  • Tr12 of the feedback unit FB is turned ON, and the second node Nb is surely at the VSS potential.
  • the bootstrap effect is interrupted and the potential of the first node Na returns to VDD potential ⁇ Vth.
  • the malfunction prevention unit SC since the malfunction prevention unit SC is provided, the output of the previous stage (the stage immediately before the own stage) and the next stage (the stage immediately after the own stage) is output during normal operation. When both of them become active, both Tr14 and Tr15 are turned on, Tr2 is turned on, and the OUT terminal can be forced to the VSS potential (Low).
  • the relay circuit RC Tr13
  • the Tr13 is turned off when the potential of the first node Na becomes a certain level or more due to the bootstrap effect. Thereby, Tr4 of discharge part DC can be protected from a high voltage.
  • the INITB signal and the INITKEEP signal that are inverted signals of the INIT signal are generated from the INIT signal. That is, as shown in FIG. 18, the inverter circuit INV in FIG. 3 or the like outputs the INTB signal from the INIT signal (inputs the INIT signal to the IN terminal in FIG. 3), and the signal processing circuit SPC uses the INIT signal. INITKEEP signal is generated.
  • the INITB signal is an inverted signal of the INIT signal, and the INITKEEP signal becomes active (High) when the INIT signal changes from active (High) to inactive (Low). For example, it becomes inactive (Low) in synchronization with the activation of the GSP signal as shown in FIG. As shown in FIG.
  • FIG. 20 An example of the configuration of the signal processing circuit SPC is shown in FIG. 20 includes an IN1 terminal (first input terminal) and IN2 (second input terminal), an OUT terminal (output terminal), a node na (first node), and a node nb (second node).
  • a first signal generation unit FS connected to the VDD (first power supply) and the OUT terminal and including the bootstrap capacitor cv, and a second signal generation unit connected to the node nb, VSS (second power supply) and the OUT terminal.
  • the signal processing circuit SPC includes a transistor Tr31 provided in the first signal generation unit FS, a transistor Tr32 provided in the second signal generation unit SS, and transistors Tr33 to 39.
  • Tr31 the drain electrode is connected to VDD
  • the source electrode and the gate electrode are connected via the bootstrap capacitor cv
  • the source electrode is connected to the OUT terminal
  • the source electrode of Tr31 is a resistor It is connected to VSS via Ry and connected to VSS via Tr32.
  • Tr32 and Tr35 are connected to the node nb
  • the gate electrode of Tr34 is connected to the node na
  • the gate electrodes of Tr36 and Tr37 are connected to the IN1 terminal
  • the gate electrodes of Tr38 and Tr39 are connected to the IN2 terminal.
  • the node nc connected to the gate electrode of Tr31 is connected to the node na via Tr33
  • the node na and VSS are connected via Tr35
  • the node nb and VSS are connected via Tr34.
  • the node na and VDD are connected via Tr36, the node na and VSS are connected via Tr39, the node nb and VDD are connected via Tr38, and the node nb and VSS are connected via Tr37. Connected.
  • the INITKEEP signal as shown in FIGS. 18 and 19 can be obtained at the OUT terminal by inputting the INIT signal to the IN1 terminal and the GSP signal to the IN2 terminal.
  • the initial value of the OUT terminal (source potential of Tr31 until the IN1 terminal becomes active) is determined by the resistor Ry. be able to. Thereby, when the IN1 terminal becomes active (High), the bootstrap circuit of the first signal generation unit FS functions normally.
  • FIG. 21 and 22 are layout examples of FIG.
  • This flip-flop is provided with a layer constituting a channel of each transistor, a gate insulating layer, a layer constituting a gate electrode of each transistor, an interlayer insulating layer, and signal wiring (including power supply wiring) in order from the substrate side.
  • the resistor Rr of the reset unit RS is formed of a material constituting the channel of each transistor (see FIG. 21)
  • the resistor Ri of the first input unit FI is formed of a material constituting the channel of each transistor. (See FIG. 22 (a)), and in this way, contact holes and layout area can be reduced.
  • the bootstrap capacitor Cv of the first output unit FO is divided into an electrode (connected to the source electrode of Tr1 through a contact hole) formed of a material constituting a channel of each transistor, and a gate electrode of the transistor Tr1. And a gate insulating film overlapping portion, and the overlapping portion can also overlap a VH (VDD) wiring (see FIG. 22B). Also in this case, the layout area can be reduced.
  • This flip-flop can be configured as shown in FIG. 23 except for the relay circuit RC and the malfunction prevention unit SC (except for Tr13 to Tr15) from the configuration of FIG. 14 and further excluding Tr11 of the first initialization circuit FT. .
  • the all-ON operation of the flip-flop of FIG. 23 will be described below.
  • the INIT signal is active (High)
  • the INITB signal is active (Low)
  • the INITKEEP signal is active (High)
  • the bootstrap capacitor Cv is discharged by the discharge unit DC
  • Tr9 and Tr4 are Although the first output unit FO becomes inactive and the second output unit SO is in a floating state (because Tr10 is turned off), the first output unit FO is turned on by the first initialization unit FT.
  • the source electrode (OUT terminal) of Tr1 is connected to VDD, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • Nb is inactive (Low) from Tr12.
  • the second output unit SO is turned off.
  • the INIT signal is inactive (Low)
  • the INITB signal is inactive (High)
  • the INITKEEP signal is active (High)
  • Tr8 and Tr10 are ON.
  • the second output unit SO becomes active (Tr2 is turned ON). Therefore, the VSS potential (Low) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • This flip-flop excludes the relay circuit RC, the feedback unit FB and the malfunction prevention unit SC from the configuration of FIG. 14 (except for Tr12 to Tr15), and further Tr11 of the first initialization circuit FT and Tr10 of the second initialization circuit FT. 24, the INIT signal, the INITB signal, and the INITKEEP signal shown in FIG. 25 can be input.
  • the all-ON operation in the case of FIGS. 24 and 25 will be described below.
  • the INIT signal is active (High)
  • the INITB signal is active (Low)
  • the INITKEEP signal is inactive (Low)
  • the bootstrap capacitor Cv is discharged by the discharge unit DC (Tr4 is ON).
  • the first output unit FO becomes inactive and the second output unit SO becomes floating (because Tr5 and Tr9 are OFF). Therefore, the source electrode (OUT terminal) of Tr1 of the first output unit FO is connected to VDD by the first initialization unit FT, and the VDD potential (High) is reliably output to the OUT terminal regardless of the CK1 and CK2 signals.
  • the third node Nc is connected to VDD via the resistors Rr and Tr6 in the reset circuit RS (however, Tr6 is on the resistor Rr side and Tr6 is on the VDD side). Not. As shown in FIG. 26, the third node Nc may be connected to VDD via Tr6 and a resistor Rr (where Tr6 is on the third node side and Rr is on the VDD side).
  • the resistor Rr is provided in the reset circuit RS, but the present invention is not limited to this.
  • the resistor Rr can be replaced with a diode-connected transistor TD, and the configuration shown in FIG.
  • a shift register capable of bidirectional shift as shown in FIG. 29 can be configured.
  • the shift direction determining circuit SEL is arranged between two adjacent stages, and the UD signal and the UDB signal are input.
  • SEL2 connects the OUT terminal of FF1 to the IN terminal of FF2.
  • SEL1 connects the OUT terminal of FF2 to the IN terminal of FF1.
  • shift direction determining circuit SEL includes two N-channel transistors, one of which has a gate terminal connected to UD terminal and a source electrode and a drain electrode connected to IX terminal and O As for the other, the gate terminal is connected to the UDB terminal, and the source electrode and the drain electrode are connected to the IY terminal and the O terminal.
  • this signal processing circuit is a signal processing circuit including first and second input terminals and an output terminal, includes the bootstrap capacitor, and is connected to the second input terminal and the output terminal.
  • a charge control unit that controls the charge of the bootstrap capacitor, and the charge control unit and the first output unit are connected via a relay unit that electrically connects or disconnects the two,
  • the charge control unit is provided with a resistor connected to a second power source (a power source corresponding to a potential that activates the first input terminal).
  • the relay unit By providing the relay unit in this way, the bootstrap operation of the first output unit becomes possible, and the high potential at the time of bootstrap can be prevented from being transmitted to the charge control unit. Thereby, deterioration and destruction of the transistor of the charge control unit can be avoided, and reliability can be improved.
  • the use of a resistor (connected to the second power source) for the charge control unit increases the degree of freedom in layout and enables the circuit area to be reduced.
  • the control electrode and one conduction electrode are connected to the first output section via a bootstrap capacitor, and the other conduction electrode is connected to the second input terminal.
  • a first transistor having an electrode connected to an output terminal; and the second output unit having one conductive electrode connected to the first power supply, the other conductive electrode connected to the output terminal, and a control electrode
  • a second transistor connected to the first input terminal, wherein one of the conductive electrodes is connected to the first power source and the other conductive electrode is connected to the second power source via the resistor.
  • the control electrode includes a third transistor connected to the first input terminal, and one conduction electrode is connected to the control terminal of the first transistor, and the other conduction electrode is connected to the third transistor. Is connected to the other conductive electrode of the register and the control electrode may also be configured to include a fourth transistor connected to the second power supply.
  • the signal processing circuit may be configured such that a signal from the second power source is input to the second input terminal.
  • This signal processing circuit may be configured such that a clock signal is input to the second input terminal.
  • the signal processing circuit may be configured such that the first to fourth transistors are of the same conductivity type.
  • the signal processing circuit may have a configuration in which the resistor is formed of a material that forms a channel of each transistor.
  • the signal processing circuit includes an inverting output terminal, a bootstrap capacitor different from the bootstrap capacitor, a third output unit connected to the second power source and the inverting output terminal, and the first power source and the inverting output terminal.
  • a fourth output unit connected to the second bootstrap capacitor, wherein the another bootstrap capacitor is charged from the first input terminal, and the fourth output unit is connected to the charge control unit or the output terminal.
  • the signal processing circuit includes an inverting output terminal, a bootstrap capacitor different from the bootstrap capacitor, a third output unit connected to the second power source and the inverting output terminal, and the first power source and the inverting output terminal.
  • a fourth output unit connected thereto; and a charge control unit different from the charge control unit, wherein the another bootstrap capacitor is charged from the other charge control unit, and the fourth output unit is configured to perform the charge control. It can also be configured to be connected to a part or an output terminal.
  • the inverter circuit, the buffer circuit, the level shifter circuit, the flip-flop, and the driver each include the signal processing circuit.
  • the driver circuit includes a shift register including a flip-flop at each stage.
  • the flip-flop includes a bootstrap capacitor, a first output connected to the first clock signal terminal, and a first output connected to the first power supply.
  • Two output units a first input unit for charging the bootstrap capacitor, a discharge unit for discharging the bootstrap capacitor, a second input unit connected to the second output unit, and a second clock signal terminal.
  • a reset unit that controls the discharge unit and the second output unit, wherein a first initialization signal controls the first output unit, a second initialization signal controls the first input unit, and a third initial unit
  • the control signal controls the discharge unit and the second output unit
  • the first initialization signal is input to the input terminal of the signal processing circuit. It may be configured to obtain the second initialization signal from the output terminal.
  • This display device includes the signal processing circuit.
  • the present invention is not limited to the above-described embodiments, and those obtained by appropriately modifying the above-described embodiments based on known techniques and common general knowledge or combinations thereof are also included in the embodiments of the present invention. It is. In addition, the operational effects described in each embodiment are merely examples.
  • the flip-flop of the present invention is particularly suitable for a driver circuit of a liquid crystal display device.

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Abstract

 本信号処理回路は、第1および第2入力端子と、出力端子と、ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源および出力端子に接続される第2出力部と、上記第1入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第1出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第2電源に接続する抵抗が設けられている。これにより、ブートストラップ型の信号処理回路の信頼性を高めることができる。

Description

信号処理回路、インバータ回路、バッファ回路、レベルシフタ、フリップフロップ、ドライバ回路、表示装置
 本発明は、表示装置に用いられる信号処理回路に関する。
 特許文献1(図31参照)に、nチャネルトランジスタTr101~Tr105を用いたブートストラップ型のインバータ回路が開示されている。図31のインバータ回路では、IN端子に「高電位(High)」が入力されると、Tr105がONしてOUT端子にVSS(Low)が出力される。この状態でIN端子が「低電位(Low)」になると、Tr101がOFFしてTr102がONとなり、ノードnが、VDD-Vth(Vthはnチャネルトランジスタの閾値)まで充電される。この充電によってTr104に電流が流れる(=Tr104のソース電位が上昇する)と、ブートストラップ容量C101によるノードnの電位突き上げが起こり、ノードnが、VDD-Vth+αとなる。これにより、OUTには、閾値落ちのないVDD(High)が出力される。
日本国公開特許公報 特開2008-268261(公開日 2008年9月27日)
 しかしながらC101が十分に大きいときには突き上げ電位αはVDD近くに達し(すなわち、ノードnは2×VDD-Vthに近い高電位となる)、Tr103が劣化したり破壊したりするおそれがある。
 本発明は、ブートストラップ型の信号処理回路の信頼性を高めることを目的とする。
 本信号処理回路は、第1および第2入力端子と出力端子とを備えた信号処理回路であって、上記ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源(第1入力端子を非アクティブにする電位に対応する電源)および出力端子に接続される第2出力部と、上記第1入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第1出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第2電源(第1入力端子をアクティブにする電位に対応する電源)に接続する抵抗が設けられていることを特徴とする。
 このように中継部を設けることで、第1出力部のブートストラップ動作が可能になるとともに、ブートストラップ時の高電位が電荷制御部に伝わらないようにすることができる。これにより、電荷制御部のトランジスタの劣化や破壊を回避し、信頼性を高めることができる。併せて、電荷制御部に(第2電源に接続された)抵抗を用いることでレイアウトの自由度が増し、回路面積の縮小が可能となる。
 以上のように、本発明によれば、ブートストラップ型の信号処理回路の信頼性を高めることができる。
本インバータ回路の構成を示す回路図である。 図1のインバータ回路の動作を示すタイミングチャートである。 本インバータ回路の別構成を示す回路図である。 図3のインバータ回路の動作を示すタイミングチャートである。 本インバータ回路のさらなる別構成を示す回路図である。 本インバータ回路のさらなる別構成を示す回路図である。 図3のインバータ回路のレイアウト例である。 本インバータ回路を用いたインバータ-バッファ回路の構成を示す回路図である。 図8の変形例を示す回路図である。 本インバータ回路を用いたインバータ-バッファ回路の別構成を示す回路図である。 図10の変形例を示す回路図である。 本インバータ回路に適した入力信号を示す説明図である。 図8~11のインバータ-バッファ回路に適した入力信号を示す説明図である。 フリップフロップの構成を示す回路図である。 本液晶表示装置の構成を示すブロック図である。 本シフトレジスタの構成例を示す回路図である。 図3のシフトレジスタの動作を示すタイミングチャートである。 第1~第3初期化信号の生成方法を示す説明図である。 第1~第3初期化信号の別の生成方法を示す説明図である。 本液晶表示装置のドライバに用いられる信号処理回路の回路図である。 図14のフリップフロップのレイアウト例である。 図14のフリップフロップのレイアウト例である。 図14に示すフリップフロップの変形例である。 図14に示すフリップフロップの別の変形例である。 図24のフリップフロップに入力する第1~第3初期化信号のタイミングチャートである。 図14に示すフリップフロップのさらに別の変形例である。 図14に示すフリップフロップのさらに別の変形例である。 図14に示すフリップフロップのさらに別の変形例である。 図28のフリップフロップを備えたシフトレジスタ(双方向シフト)の構成例を示す回路図である。 図29のシフトレジスタに用いられるシフト方向決定回路の一例である。 従来のインバータ回路の構成である。
 本発明の実施の形態を図1~図30に基づいて説明すれば以下のとおりである。
 図1は、本インバータ回路INVの構成を示す回路図である。同図に示されるように、インバータ回路INVは、IN端子(第1入力端子)およびCK端子(第2入力端子)とOUT端子(出力端子)と、ブートストラップ容量CVを含み、CK端子およびOUT端子に接続される第1出力部FXと、IN端子並びにVSS(第1電源)およびOUT端子に接続される第2出力部SXと、IN端子に接続され、ブートストラップ容量CVの電荷を制御する電荷制御部CXと、電荷制御部CXおよび第1出力部FX間を電気的に接続あるいは遮断する中継回路RXとを備える。
 より具体的には、第1出力部FXに、ブートストラップ容量CVおよびトランジスタTr21を含み、上記第2出力部SXに、トランジスタTr22を含み、電荷制御部CXに抵抗RaおよびトランジスタTr23を含み、中継回路RXにトランジスタTr24を含む。Tr21は、ゲート電極およびソース電極がブートストラップ容量CVを介して接続され、かつドレイン電極がCK端子に接続されるとともに、ソース電極がOUT端子に接続され、Tr22・23のゲート電極はIN端子に接続され、Tr24のゲート電極はVDDに接続され、Tr21のゲート電極に接続するノードNAがTr24を介してノードNBに接続され、ノードNBが抵抗Raを介してVDDに接続されるとともに、Tr23を介してVSSに接続され、OUT端子がTr22を介してVSSに接続される。
 図1のインバータ回路INVでは、図2に示すように、IN端子が非アクティブ(Low)になると、ノードNAが充電されてVDD電位-Vth(Vthは閾値)近くに上昇し、Tr24はOFF、Tr21がONする。ここで、CK信号が立ち上がると、ブートストラップ容量CVを介してノードNAが突き上げられ、OUT端子からは、CK信号が、電位降下(閾値落ち)することなくから出力される。そして、IN端子がアクティブ(High)になると、Tr23がONしてブートストラップ容量CVがディスチャージされ、また、Tr22がONしてOUT端子からはVSS(Low)が出力される。
 本インバータ回路INVでは、図3に示すように、第1出力部FXのトランジスタTr21のドレイン電極をVDDに接続することもできる。この場合は、図4に示すように、IN端子が非アクティブ(Low)になると、ノードNAが充電されてVDD電位-Vth(Vthは閾値)近くに上昇し、Tr24はOFFし、Tr21に電流が流れる。これにより、ブートストラップ容量CVを介してノードNAが突き上げられ、OUT端子からは、VDD電位が、電位降下(閾値落ち)することなくから出力される。そして、IN端子がアクティブ(High)になると、Tr23がONしてブートストラップ容量CVがディスチャージされ、また、Tr22がONしてOUT端子からはVSS(Low)が出力される。
 本インバータ回路INVでは、ブートストラップ時には中継部RXのTr24がOFFする。これにより、ノードNAをフローティングとしてブートストラップを有効にし、かつノードNAが高電位になってもTr23が保護されるという2つの効果を得ることができる。なお、抵抗Raをダイオード接続したトランジスタに置き換えることも可能であるが、この場合、トランジスタは抵抗よりもレイアウトの自由が低いため、回路面積が大きくなる。また、抵抗Raをダイオード接続したトランジスタに置き換え、Tr24を外すことも考えられる(こうしてもブートストラップは有効となる)が、この場合は、ノードNAの高電圧に対する耐圧性がなくなる(すなわち、Tr23が高電圧によって劣化や破損するおそれがある)。このように本インバータ回路INVでは、Tr24と抵抗Raを設けることで、レイアウトの自由度と耐圧性を両立させている。なお、本インバータ回路INVは、IN信号のHigh電位がVSS電位+Vth(nチャネルトランジスタの閾値電圧)以上、Low電位がVSS+Vth以下である場合に、レベルシフタとしても機能する。
 図1のインバータ回路を図5のように構成することもできる。すなわち、OUT端子を、容量を介してVSSに接続する。こうすれば、ブートストラップ動作を速めることができる。同様に、図3のインバータ回路を図6のように構成することもできる。すなわち、OUT端子を、容量を介してVSSに接続する。こうすれば、ブートストラップ動作を速めることができる。
 図7は、図3のインバータ回路INVのレイアウト例である。インバータ回路INVには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線(電源配線含む)が設けられている。ここで、図7に示すように、抵抗Raを各トランジスタのチャネルを構成する材料(チャネル材料)で形成することができる。Si等のチャネル材料は金属よりもはるかに抵抗値が大きいため、抵抗Raのレイアウト面積を小さくし、コンタクトホールの数も削減することができる。さらに、チャネル材料で形成した抵抗Raを図7のようにVDD配線に重ねることでレイアウト面積のさらなる縮小が可能になる。また、ブートストラップ容量CVを、各トランジスタのチャネルを構成する材料で形成された電極(コンタクトホールを介してTr21のソース電極に接続されたもの)と、トランジスタTr21のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、この場合も、コンタクトホールの削減やレイアウト面積の縮小が可能となる。
 本インバータ回路INVを用いてインバータ-バッファ回路(インバータ機能とバッファ機能を併せ持つ回路)を構成することも可能である。図8のインバータ-バッファ回路INBUは、Tr21~Tr24と、Tr41・Tr42・Tr44と、抵抗Raと、ブートストラップ容量CV・CV’と、ノードNA・NB・NC・NDとを備える。なお、Tr41およびブートストラップ容量CV’が第3出力部を構成し、Tr42が第4出力部を構成する。
 Tr21は、ゲート電極およびソース電極がブートストラップ容量CVを介して接続され、かつドレイン電極がVDD端子に接続され、かつソース電極が、OUT端子に接続されるとともに、Tr22を介してVSSに接続されている。Tr41は、ゲート電極およびソース電極がブートストラップ容量CV’を介して接続され、かつドレイン電極がVDD端子に接続され、かつソース電極が、OUTB端子に接続されるとともに、Tr42を介してVSSに接続されている。Tr22およびTr23のゲート電極はNDおよびIN端子に接続され、Tr24のゲート電極はVDDに接続され、Tr41のゲート電極はNCに接続され、Tr44のゲート電極はVDDに接続されている。さらに、NAおよびNBがTr24を介して接続され、NCおよびNDがTr44を介して接続され、NBがTr23を介してVSSに接続されるとともに、抵抗Raを介してVDDに接続されている。
 図8のINBUでは、IN端子がHigh(Tr22・41がON)のときに、OUT端子にLow、OUTB端子にHighを出力し、IN端子がLow(Tr21・42がON)のときに、OUT端子にHigh、OUTB端子にLowを出力する。なお、図8のインバータ-バッファ回路INBUでは、Tr42のゲート電極を、NBではなく、図9のようにOUT端子に接続することもできる。
 また、図10のインバータ-バッファ回路INBUは、Tr21~Tr24と、Tr41~Tr44と、抵抗Ra・Ra’と、ブートストラップ容量CV・CV’と、ノードNA・NB・NC・NDとを備える。なお、Tr41およびブートストラップ容量CV’が第3出力部を構成し、Tr42が第4出力部を構成する。
 Tr21は、ゲート電極およびソース電極がブートストラップ容量CVを介して接続され、かつドレイン電極がVDD端子に接続され、かつソース電極が、OUT端子に接続されるとともに、Tr22を介してVSSに接続されている。Tr41は、ゲート電極およびソース電極がブートストラップ容量CV’を介して接続され、かつドレイン電極がVDD端子に接続され、かつソース電極が、OUTB端子に接続されるとともに、Tr42を介してVSSに接続されている。Tr22およびTr23のゲート電極はIN端子に接続され、Tr24のゲート電極はVDDに接続され、Tr41のゲート電極はNCに接続され、Tr44のゲート電極はVDDに接続されている。さらに、NAおよびNBがTr24を介して接続され、NCおよびNDがTr44を介して接続され、Tr43のゲート端子が、NBに接続されるとともに、Tr23を介してVSSに接続され、Tr42、Tr43のゲート端子が、NBに接続されおり、NBが抵抗Raを介してVDDに接続されている。NDはTr43を介してVSSに接続され、かつ抵抗Ra’を介してVDDに接続されている。
 図10のINBUでは、IN端子がHigh(Tr22がON、41がON)のときに、OUT端子にLow、OUTB端子にHighを出力し、IN端子がLow(Tr21・Tr42がON)のときに、OUT端子にHigh、OUTB端子にLowを出力する。なお、図10のインバータ-バッファ回路INBUでは、Tr42のゲート電極を、NBではなく、図11のようにOUT端子に接続することもできる。
 なお、図1等のインバータ回路INVでは、IN端子がHighのときにTr23を介して貫通電流が生ずるため、IN端子に入力する信号は、Low期間よりもHigh期間が短い、すなわち、アクティブ期間にHighになる信号が望ましい(図12参照)。こうすれば、貫通電流による電力消費が少なくなる。したがって、例えば、シフトレジスタの初期化信号INIT(アクティブHigh、下記に詳述)からその反転信号INTBを作成する場合に(図12参照)、本インバータ回路INVが好適である。なお、初期化信号INIT(アクティブHigh)からその反転信号INTBとそのバッファ信号INITを作成する場合には、図8~11のINBUを用いることができる(図13参照)。
 図15は本発明にかかるフリップフロップを備える液晶表示装置の一構成例である。図15の液晶表示装置は、表示コントローラと、ゲートドライバGDと、ソースドライバSDと、液晶パネルLCPと、バックライトBL(光透過型の場合)とを備える。表示コントローラは、ゲートドライバGDおよびソースドライバSDを制御し、例えばゲートドライバGDには、第1および第2クロック信号(CK1信号・CK2信号)、ゲートスタートパルス信号(GSP信号)、第1初期化信号(INIT信号)、第2初期化信号(INITB信号)、および第3初期化信号(INITKEEP信号)を供給する。ゲートドライバGDは液晶パネルLCPの走査信号線G1~Gnを駆動し、ソースドライバSDは液晶パネルLCPのデータ信号線S1~Snを駆動する。
 ゲートドライバGDは図16に示すシフトレジスタを備える。図16のシフトレジスタは、縦接続された複数のフリップフロップを含み、各フリップフロップは、入力端子(IN端子)と、出力端子(OUT端子)と、第1および第2クロック信号端子(第1および第2制御信号端子)CKA・CKBと、第1初期化端子(INIT端子)と、第2初期化端子(INITB端子)と、第3初期化端子(INITKEEP端子)と、バックイン端子(BIN端子)とを備える。
 ここで、奇数段のフリップフロップ(FF1・FF3等)では、CKA端子にCK1信号が供給され、CKB端子にCK2信号が供給され、偶数段のフリップフロップ(FF2・FFn等)では、CKA端子にCK2信号が供給され、CKB端子にCK1信号が供給される。また、各段のフリップフロップ(FF1~FFn)に、INIT信号、INITB信号、およびINITKEEP信号が供給される。また、自段のIN端子が前段のOUT端子に接続されるとともに、自段のBIN端子が次段のOUT端子に接続される。なお、CK1信号およびCK2信号は、互いにアクティブ期間(High期間)が重ならないような2つのクロック信号である。
 図16のシフトレジスタの各段には、本発明にかかるフリップフロップが用いられる。本フリップフロップの一構成例を図14に示す。図14のフリップフロップは、IN端子と、OUT端子と、CKA・CKB端子と、ブートストラップ容量Cvを含み、CKA端子およびOUT端子に接続される第1出力部FOと、第1電源VSS(低電位側電源)およびOUT端子に接続される第2出力部SOと、IN端子および第2電源VDD(高電位側電源)に接続され、ブートストラップ容量Cvをチャージする第1入力部FIと、ブートストラップ容量Cvをディスチャージするディスチャージ部DCと、IN端子および第1電源VSSに接続され、第2出力部に接続された第2入力部SIと、CKB端子に接続され、ディスチャージ部DCおよび第2出力部SOを制御するリセット部RSと、第1出力部FOを制御する第1初期化部FTと、第1入力部FIを制御する第2初期化部SDと、ディスチャージ部DCおよび第2出力部SOを制御する第3初期化部TDと、OUT端子に接続され、第2出力部SOを制御する帰還部FBと、第1入力部FIと第1出力部FOとを中継する中継部RCと、通常動作時に自段と他段が同時にアクティブとなることを防ぐ誤動作防止部SCとを備える。
 より具体的には、本フリップフロップは、第1出力部FOにトランジスタTr1(第1トランジスタ)およびブートストラップ容量Cvを、第2出力部SOに第2トランジスタTr2(第2トランジスタ)を、第1入力部FIにトランジスタTr3(第3トランジスタ)および抵抗Riを、ディスチャージ部DCにトランジスタTr4(第4トランジスタ)を、第2入力部SIにトランジスタTr5(第5トランジスタ)を、リセット部RSにトランジスタTr6(第6トランジスタ)および抵抗Rrを、第1初期化部FTにトランジスタTr7(第7トランジスタ)およびトランジスタTr11(第11トランジスタ)を、第2初期化部にトランジスタTr8(第8トランジスタ)およびトランジスタTr10(第10トランジスタ)を、第3初期化部にTr9(第9トランジスタ)を、帰還部FBにトランジスタTr12(第12トランジスタ)を、中継部RCにトランジスタTr13(第13トランジスタ)を、誤動作防止部SCにトランジスタTr14・15を含んでいる。なお、Tr1~15はすべて同一導電型(nチャネル型)である。
 さらに、Tr1は、ドレイン電極がCKA端子に接続され、かつゲート電極とソース電極とがブートストラップ容量Cvを介して接続され、かつ上記ソース電極が、OUT端子に接続されるとともに、Tr2を介してVSSに接続されている。
 また、Tr3、Tr5およびTr14のゲート端子がIN端子に接続され、Tr6のゲート端子がCKB端子に接続され、Tr7およびTr11のゲート端子がINIT端子に接続され、Tr8およびTr10のゲート端子がINITB端子に接続され、Tr9のゲート端子がINITKEEP端子に接続され、Tr13のゲート端子がVDDに接続され、Tr15のゲート端子がBIN端子に接続されている。
 さらに、Tr1のゲートに接続する第1ノードNaが、Tr13を介して抵抗Riの一端に接続されるとともに、Tr4を介してVSSに接続されている。抵抗Riの他端は、Tr3およびTr8を介してVDDに接続されている(ただし、Tr3は抵抗Ri側でTr8はVDD側)。
 さらに、Tr2のゲート端子に接続する第2ノードNbが、Tr5を介してVSSに接続され、かつTr11を介してVSSに接続されるとともに、Tr12を介してVSSに接続されている。また、Tr4のゲート端子に接続する第3ノードNcが、Tr9を介してVDDに接続され、かつ抵抗RrおよびTr6を介してVDDに接続され(ただし、抵抗Rrは第3ノードNc側でTr6はVDD側)、第2ノードNbおよび第3ノードNcが、Tr10を介して接続されている。また、第3ノードNcが、Tr15・14を介してVDDに接続されている(ただし、Tr15が第3ノードNc側でTr14はVDD側)。
 本シフトレジスタの動作を図17に示す。全ON期間には、INIT信号がアクティブ(High)、INITB信号がアクティブ(Low)、INITKEEP信号がアクティブ(High)となるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされて(Tr9、Tr4がON、Tr1がOFFするため)第1出力部FOが非アクティブとなるとともに、第2出力部SOも非アクティブとなる(Tr11がON、Tr2がOFFするため)。したがって、第1初期化部FTによって第1出力部FOのTr1のソース電極がVDDに接続され、OUT端子には、CK1・CK2信号に関係なく確実にVDD電位(High)が出力される。なお、本構成では全ON期間中に第2ノードがVSS、第3ノードがVDDとなるので、INITB信号によってTr10をOFFすることで、両ノードを遮断している。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブ(Low)、INITB信号がアクティブ非(High)、INITKEEP信号がアクティブ(High)となるので、Tr10がONして、第2出力部SOがアクティブになる(Tr2がONする)。したがって、CK1・CK2信号に関係なく、OUT端子に確実にVSS電位(Low)が出力される。
 通常駆動時の動作は以下のとおりである。通常駆動時には、INIT信号が非アクティブ(Low)、INITB信号が非アクティブ(High)、INITKEEP信号が非アクティブ(Low)となる。なお、INITKEEP信号は、GSP信号のアクティブ化に同期して非アクティブ(Low)となる(Tr8・Tr10はON、Tr7・Tr9はOFF)。
 例えば1段目のフリップフロップFF1(図16参照)では、IN端子がアクティブになる(GSP信号がアクティブとなる)と、ブートストラップ容量Cvがチャージされて第1ノードNaの電位がVDD電位-Vth程度(Vthはトランジスタの閾値電圧)までプリチャージされる。このとき、CK2がHigh(CKB端子がアクティブ)であるため、Tr5およびTr6がともにONするが、抵抗Rrの電流制限によって、Tr6の駆動能力よりもTr5のそれが高くなるため、第2ノードNbはVSS電位となる。これは、GSP信号が非アクティブになっても維持される(Tr2、Tr12、Tr4はOFFのままであるため)。
 ここで、CK1信号が立ち上がると、ブートストラップ効果によって、第1ノードNaの電位がVDD電位以上に突き上がる。これにより、CK1信号(High)が電位降下(いわゆる閾値落ち)することなくOUT端子(GO1)から出力される。OUT端子がHighになると、帰還部FBのTr12がONして、第2ノードNbは確実にVSS電位となる。なお、CK1が立ち下がると、ブートストラップ効果が切れて第1ノードNaの電位はVDD電位-Vthに戻る。次いで、CK2が立ち上がると、ディスチャージ部DCTr4がONしてブートストラップ容量Cvがディスチャージされるとともに、Tr2がONしてOUT端子(GO1)からVSS(Low)が出力され、フリップフロップFF1のリセット(自己リセット)が完了する。
 また、図14の構成では、誤動作防止部SCが設けられているため、通常動作中に、前段(自段の1つ前の段)および次段(自段の1つ後ろの段)の出力がともにアクティブとなったような場合には、Tr14・Tr15がともにONしてTr2がONとなり、OUT端子を強制的にVSS電位(Low)にすることができる。また、図14の構成では、中継回路RC(Tr13)が設けられているため、ブートストラップ効果によって第1ノードNaの電位が一定以上となるとTr13がOFFする。これにより、ディスチャージ部DCのTr4を高電圧から保護することができる。
 INIT信号の反転信号であるINITB信号およびINITKEEP信号は、INIT信号から生成される。すなわち、図18に示すように、図3等のインバータ回路INVはINIT信号からINTB信号を出力し(図3のIN端子にINIT信号を入力する)、信号処理回路SPCは、INIT信号を用いてINITKEEP信号を生成する。ここで、INITB信号は、INIT信号の反転信号であり、INITKEEP信号は、INIT信号がアクティブ(High)から非アクティブ(Low)となるタイミングでアクティブ(High)となっており、このタイミングの後に(例えば、図17のようにGSP信号のアクティブ化に同期して)非アクティブ(Low)となる。なお、図19に示すように、図8~図11のインバーターバッファ回路INBUを用いて、INIT信号からINTB信号およびINIT信号を生成することも可能である(図8~11のIN端子にINIT信号を入力し、OUT端子からINITB信号を得て、OUTB端子からINIT信号を得る)。
 信号処理回路SPCの一構成例を図20に示す。図20の信号処理回路SPCは、IN1端子(第1入力端子)およびIN2(第2入力端子)と、OUT端子(出力端子)と、ノードna(第1ノード)およびノードnb(第2ノード)と、VDD(第1電源)およびOUT端子に接続され、ブートストラップ容量cvを含む第1信号生成部FSと、ノードnb、VSS(第2電源)およびOUT端子に接続される第2信号生成部SSとを備え、IN1端子がアクティブになるとノードnaがアクティブ(High)となり、IN2がアクティブになるとnbがアクティブ(High)となり、OUT端子が抵抗Ryを介してVSSに接続されている。
 具体的には、信号処理回路SPCは、第1信号生成部FSに設けられるトランジスタTr31と、第2信号生成部SSに設けられるトランジスタTr32と、トランジスタTr33~39とを備える。ここで、Tr31は、ドレイン電極がVDDに接続され、かつソース電極とゲート電極とがブートストラップ容量cvを介して接続されるとともに、ソース電極がOUT端子に接続され、Tr31のソース電極は、抵抗Ryを介してVSSに接続されるともに、Tr32を介してVSSに接続されている。また、Tr32およびTr35のゲート電極はノードnbに接続され、Tr34のゲート電極はノードnaに接続され、Tr36およびTr37のゲート電極はIN1端子に接続され、Tr38およびTr39のゲート電極はIN2端子に接続されている。また、Tr31のゲート電極に接続されるノードncが、Tr33を介してノードnaに接続され、ノードnaとVSSとがTr35を介して接続されるとともに、ノードnbとVSSとがTr34を介して接続され、ノードnaとVDDとがTr36を介して接続され、ノードnaとVSSとがTr39を介して接続され、ノードnbとVDDとがTr38を介して接続され、ノードnbとVSSとがTr37を介して接続されている。
 図20の信号処理回路SPCでは、IN2端子が非アクティブ(Low)でIN1端子がアクティブ(High)になると、ノードnaがアクティブ(High)、ノードnbが非アクティブ(Low)になって(Tr36・37がON)、ブートストラップ容量cvがチャージされ、Tr31に電流が流れる。これにより、ブートストラップ容量cvを介してノードncが突き上げられ、OUT端子からは、VDD電位(High)が電位降下(閾値落ち)することなくから出力される。次いで、IN1端子が非アクティブ(Low)になると(IN2端子は非アクティブのまま)、ノードnc・nbはフローティングとなるため、OUT端子からは、引き続きVDD電位(High)が出力される。次いで、IN2端子がアクティブ(High)になると、ノードnbがアクティブ(High)、ノードnaが非アクティブ(Low)になって(Tr38・39・32がON)、OUT端子からは、VSS電位(Low)が出力される。したがって、図18・19の場合には、IN1端子にINIT信号を、IN2端子にGSP信号を入力することで、OUT端子に、図18・19に示すようなINITKEEP信号を得ることができる。
 ここで、抵抗Ryの抵抗値を0.5~5.5メガオームの高抵抗値としておくことで、抵抗RyによってOUT端子の初期値(IN1端子がアクティブになるまでのTr31のソース電位)を決めることができる。これにより、IN1端子がアクティブ(High)になったときに、第1信号生成部FSのブートストラップ回路が正常に機能する。
 図21・22は、図14のレイアウト例である。本フリップフロップには、基板側から順に、各トランジスタのチャネルを構成する層、ゲート絶縁層、各トランジスタのゲート電極を構成する層、層間絶縁層、信号配線(電源配線含む)が設けられている。ここで、リセット部RSの抵抗Rrを各トランジスタのチャネルを構成する材料で形成したり(図21参照)、第1入力部FIの抵抗Riを各トランジスタのチャネルを構成する材料で形成したりする(図22(a)参照)こともでき、こうすれば、コンタクトホールの削減やレイアウト面積の縮小が可能となる。また、第1出力部FOのブートストラップ容量Cvを、各トランジスタのチャネルを構成する材料で形成された電極(コンタクトホールを介してTr1のソース電極に接続されたもの)と、トランジスタTr1のゲート電極と、ゲート絶縁膜との重畳部で形成することもでき、さらに該重畳部を、VH(VDD)配線に重なることもできる(図22(b)参照)。この場合も、レイアウト面積を縮小することができる。
 本フリップフロップは、図14の構成から中継回路RCおよび誤動作防止部SCを除き(Tr13~Tr15を除き)、さらに第1初期化回路FTのTr11を除いて図23のように構成することもできる。図23のフリップフロップの全ON動作を以下に説明する。
 全ON期間には、INIT信号がアクティブ(High)、INITB信号がアクティブ(Low)、INITKEEP信号がアクティブ(High)となるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされて(Tr9、Tr4がON、Tr1がOFFするため)第1出力部FOが非アクティブとなるとともに、第2出力部SOがフローティングとなるものの(Tr10がOFFするため)、第1初期化部FTによって第1出力部FOのTr1のソース電極(OUT端子)がVDDに接続され、OUT端子には、CK1・CK2信号に関係なく確実にVDD電位(High)が出力されると同時に、Tr12よりNbが非アクティブ(Low)となり、第2出力部SOはOFFとなる。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブ(Low)、INITB信号がアクティブ非(High)、INITKEEP信号がアクティブ(High)となるので、Tr8・Tr10がONして、第2出力部SOがアクティブになる(Tr2がONする)。したがって、CK1・CK2信号に関係なく、OUT端子に確実にVSS電位(Low)が出力される。
 本フリップフロップは、図14の構成から中継回路RC、帰還部FBおよび誤動作防止部SCを除き(Tr12~Tr15を除き)、さらに第1初期化回路FTのTr11および第2初期化回路FTのTr10を除いて図24のように構成し、図25に示すINIT信号、INITB信号およびINITKEEP信号を入力することもできる。図24・25の場合の全ON動作を以下に説明する。
 全ON期間には、INIT信号がアクティブ(High)、INITB信号がアクティブ(Low)、INITKEEP信号が非アクティブ(Low)となるので、ブートストラップ容量Cvはディスチャージ部DCによってディスチャージされて(Tr4がON、Tr1・Tr8がOFFするため)第1出力部FOが非アクティブとなるとともに、第2出力部SOはフローティングとなる(Tr5・Tr9がOFFのため)。したがって、第1初期化部FTによって第1出力部FOのTr1のソース電極(OUT端子)がVDDに接続され、OUT端子には、CK1・CK2信号に関係なく確実にVDD電位(High)が出力されると同時に他段のOUTがINに接続されているのでINがアクティブ(High)となりTr5がONとなるため第2出力部SOはOFFとなる。一方、全ON期間終了からGSP信号がアクティブになるまでは、INIT信号が非アクティブ(Low)、INITB信号がアクティブ非(High)、INITKEEP信号がアクティブ(High)となるので、Tr9がONして、第2出力部SOがアクティブになる(Tr2がONする)。したがって、CK1・CK2信号に関係なく、OUT端子に確実にVSS電位(Low)が出力される。
 図14のフリップフロップでは、リセット回路RSで、第3ノードNcが、抵抗RrおよびTr6を介してVDDに接続されているが(ただし、Tr6は抵抗Rr側でTr6はVDD側)、これに限定されない。図26に示すように、第3ノードNcを、Tr6および抵抗Rrを介してVDDに接続してもよい(ただし、Tr6は第3ノード側で、RrはVDD側)。
 図14のフリップフロップでは、リセット回路RSに抵抗Rrを設けているがこれに限定されない。抵抗Rrをダイオード接続されたトランジスタTDに置き換え、図27のように構成することもできる。
 また、図14の構成から誤動作防止部のみを除き、図28のように構成することもできる。また、本フリップフロップ(例えば、図28のもの)を用いて、図29のような双方向にシフト可能なシフトレジスタを構成することもできる。この場合、隣接する2つの段の間にシフト方向決定回路SELを配置し、UD信号およびUDB信号を入力する。順方向(下方向)シフトの場合、例えばSEL2は、FF1のOUT端子をFF2のIN端子に接続する。一方、逆方向(上方向)シフトの場合、例えばSEL1は、FF2のOUT端子をFF1のIN端子に接続する。なお、シフト方向決定回路SELは、図30に示すように、2つのNチャネルトランジスタを含み、その一方については、ゲート端子がUD端子に接続されるとともに、ソース電極およびドレイン電極がIX端子およびO端子に接続され、他方については、ゲート端子がUDB端子に接続されるとともに、ソース電極およびドレイン電極がIY端子およびO端子に接続される。
 以上のように、本信号処理回路は、第1および第2入力端子と出力端子とを備えた信号処理回路であって、上記ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源(第1入力端子を非アクティブにする電位に対応する電源)および出力端子に接続される第2出力部と、上記第1入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、上記電荷制御部と第1出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第2電源(第1入力端子をアクティブにする電位に対応する電源)に接続する抵抗が設けられていることを特徴とする。
 このように中継部を設けることで、第1出力部のブートストラップ動作が可能になるとともに、ブートストラップ時の高電位が電荷制御部に伝わらないようにすることができる。これにより、電荷制御部のトランジスタの劣化や破壊を回避し、信頼性を高めることができる。併せて、電荷制御部に(第2電源に接続された)抵抗を用いることでレイアウトの自由度が増し、回路面積の縮小が可能となる。
 本信号処理回路は、上記第1出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第2入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第1トランジスタを含み、上記第2出力部に、一方の導通電極が第1電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第1入力端子に接続される第2トランジスタを含み、上記電荷制御部に、一方の導通電極が第1電源に接続されるとともに、他方の導通電極が上記抵抗を介して第2電源に接続され、かつ制御電極が第1入力端子に接続される第3トランジスタを含み、上記中継部に、一方の導通電極が第1トランジスタの制御端子に接続されるとともに、他方の導通電極が第3トランジスタの他方の導通電極に接続され、かつ制御電極が第2電源に接続された第4トランジスタを含む構成とすることもできる。
 本信号処理回路は、第2入力端子には、第2電源からの信号が入力される構成とすることもできる。
 本信号処理回路は、第2入力端子には、クロック信号が入力される構成とすることもできる。
 本信号処理回路は、第1~第4トランジスタが同一導電型である構成とすることもできる。
 本信号処理回路は、上記抵抗が、各トランジスタのチャネルを構成する材料で形成されている構成とすることもできる。
 本信号処理回路は、反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第2電源および反転出力端子に接続される第3出力部と、第1電源および反転出力端子に接続される第4出力部とを備え、上記別のブートストラップ容量は上記第1入力端子からチャージされ、上記第4出力部は上記電荷制御部あるいは出力端子に接続される構成とすることもできる。
 本信号処理回路は、反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第2電源および反転出力端子に接続される第3出力部と、第1電源および反転出力端子に接続される第4出力部と、上記電荷制御部とは別の電荷制御部とを備え、上記別のブートストラップ容量は上記別の電荷制御部からチャージされ、上記第4出力部は上記電荷制御部あるいは出力端子に接続される構成とすることもできる。
 本インバータ回路、本バッファ回路、本レベルシフタ回路、本フリップフロップおよび本ドライバそれぞれは上記信号処理回路を備える。
 本ドライバ回路は各段にフリップフロップを含むシフトレジスタを備え、該フリップフロップは、ブートストラップ容量を含み、第1クロック信号端子に接続される第1出力部と、第1電源に接続される第2出力部と、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第2出力部に接続された第2入力部と、第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを含み、第1初期化信号が上記第1出力部を制御し、第2初期化信号が第1入力部を制御し、第3初期化信号がディスチャージ部および第2出力部を制御するものとして、上記信号処理回路の入力端子に第1初期化信号を入力することで、上記信号処理回路の出力端子から第2初期化信号を得る構成とすることもできる。
 本表示装置は上記信号処理回路を備える。
 本発明は上記の実施の形態に限定されるものではなく、上記実施の形態を公知技術や技術常識に基づいて適宜変更したものやそれらを組み合わせて得られるものも本発明の実施の形態に含まれる。また、各実施の形態で記載した作用効果等もほんの例示に過ぎない。
 本発明のフリップフロップは、特に液晶表示装置のドライバ回路に好適である。
 INIT 第1初期化信号
 INITB 第2初期化信号
 INITKEEP 第3初期化信号
 VDD 高電位側電源
 VSS 低電位側電源
 Tr21~Tr24 第1~第4トランジスタ

Claims (15)

  1.  第1および第2入力端子と、出力端子と、ブートストラップ容量を含み、第2入力端子および出力端子に接続される第1出力部と、上記第1入力端子並びに第1電源および出力端子に接続される第2出力部と、上記第1入力端子に接続され、上記ブートストラップ容量の電荷を制御する電荷制御部とを備え、
     上記電荷制御部と第1出力部とが、両者間を電気的に接続あるいは遮断する中継部を介して接続され、上記電荷制御部には、第2電源に接続する抵抗が設けられている信号処理回路。
  2.  上記第1出力部に、制御電極および一方の導通電極がブートストラップ容量を介して接続され、かつ他方の導通電極が第2入力端子に接続されるとともに、上記一方の導通電極が出力端子に接続される第1トランジスタを含み、
     上記第2出力部に、一方の導通電極が第1電源に接続されるとともに、他方の導通電極が出力端子に接続され、かつ制御電極が第1入力端子に接続される第2トランジスタを含み、
     上記電荷制御部に、一方の導通電極が第1電源に接続されるとともに、他方の導通電極が上記抵抗を介して第2電源に接続され、かつ制御電極が第1入力端子に接続される第3トランジスタを含み、
     上記中継部に、一方の導通電極が第1トランジスタの制御端子に接続されるとともに、他方の導通電極が第3トランジスタの他方の導通電極に接続され、かつ制御電極が第2電源に接続された第4トランジスタを含む請求項1記載の信号処理回路。
  3.  第2入力端子には、第2電源からの信号が入力される請求項1記載の信号処理回路。
  4.  第2入力端子には、クロック信号が入力される請求項1記載の信号処理回路。
  5.  第1~第4トランジスタが同一導電型である請求項2記載の信号処理回路。
  6.  上記抵抗が、各トランジスタのチャネルを構成する材料で形成されている請求項2記載の信号処理回路。
  7.  反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第2電源および反転出力端子に接続される第3出力部と、第1電源および反転出力端子に接続される第4出力部とを備え、
     上記別のブートストラップ容量は上記第1入力端子からチャージされ、
     上記第4出力部は上記電荷制御部あるいは出力端子に接続される請求項1記載の信号処理回路。
  8.  反転出力端子と、上記ブートストラップ容量とは別のブートストラップ容量を含み、第2電源および反転出力端子に接続される第3出力部と、第1電源および反転出力端子に接続される第4出力部と、上記電荷制御部とは別の電荷制御部とを備え、
     上記別のブートストラップ容量は上記別の電荷制御部からチャージされ、
     上記第4出力部は上記電荷制御部あるいは出力端子に接続される請求項1記載の信号処理回路。
  9.  請求項1~8のいずれか1項に記載の信号処理回路を備えたインバータ回路。
  10.  請求項1~8のいずれか1項に記載の信号処理回路を備えたバッファ回路。
  11.  請求項1~8のいずれか1項に記載の信号処理回路を備えたレベルシフタ。
  12.  請求項1~8のいずれか1項に記載の信号処理回路を備えたフリップフロップ。
  13.  請求項1~8のいずれか1項に記載の信号処理回路を備えたドライバ回路。
  14.  各段にフリップフロップを含むシフトレジスタを備え、該フリップフロップは、ブートストラップ容量を含み、第1クロック信号端子に接続される第1出力部と、第1電源に接続される第2出力部と、ブートストラップ容量をチャージする第1入力部と、上記ブートストラップ容量をディスチャージするディスチャージ部と、第2出力部に接続された第2入力部と、第2クロック信号端子に接続され、上記ディスチャージ部および第2出力部を制御するリセット部とを含み、
     第1初期化信号が上記第1出力部を制御し、第2初期化信号が第1入力部を制御し、第3初期化信号がディスチャージ部および第2出力部を制御するものとして、
     上記信号処理回路の入力端子に第1初期化信号を入力することで、上記信号処理回路の出力端子から第2初期化信号を得る請求項13記載のドライバ回路。
  15.  請求項1~8のいずれか1項に記載の信号処理回路を備えた表示装置。
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