JPWO2015012207A1 - シフトレジスタ及び表示装置 - Google Patents

Abstract

本発明によるシフトレジスタは、複数の単位回路を従属接続してなるシフトレジスタであって、前記単位回路は、第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、制御信号がアクティブである場合、前記出力端子の信号レベルを所定の信号レベルに設定する設定部と、前記制御信号がアクティブである場合、前記制御信号の信号レベルを前記第１出力トランジスタの制御電極に与えることにより前記第１出力トランジスタをオフさせる第１出力制御部と、前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせる第２出力制御部と、を備える。

Description

本発明は、シフトレジスタ及び表示装置に関し、特に表示装置の駆動回路に用いられるシフトレジスタに関する。
本願は、２０１３年７月２５日に、日本に出願された特願２０１３−１５４６３４号に基づき優先権を主張し、その内容をここに援用する。

近年、アクティブマトリックス型の表示装置において、画素へ電荷を注入するための画素用薄膜トランジスタ（Thin Film Transistor）と、画素用薄膜トランジスタに接続された走査線または信号線を駆動するための駆動回路などの周辺回路を構成する周辺回路用薄膜トランジスタとを、同一のガラス基板上に形成する、いわゆるモノリシック回路技術が普及してきている。

この種の表示装置では、走査線駆動回路により、２次元状に配列された表示素子を行単位で選択し、選択した表示素子に表示データに応じた電圧を書き込むことにより、画像を表示している。この走査線線駆動回路として、クロック信号に基づき出力信号を順にシフトするシフトレジスタが用いられている。点順次駆動を行う表示装置では、信号線を駆動するための信号線駆動回路の内部に同様のシフトレジスタが設けられる。

走査線駆動回路と信号線駆動回路にシフトレジスタを用いる場合、液晶表示装置の電源回路をオンまたはオフしたときに、シフトレジスタの動作が不安定になり、画像に乱れが生じる場合がある。この場合、シフトレジスタの全出力端子からハイレベルの出力信号を同時に出力させる全オン動作を実施させれば、画面に表示される画像の乱れを緩和することができる。このような全オン動作を可能とするシフトレジスタが、例えば国際公開第２０１２／０２９７９９号（特許文献１）に開示されている。

図２２は、国際公開第２０１２／０２９７９９号に開示された従来技術によるシフトレジスタの構成例を示す図である。同図に示すシフトレジスタは、複数段のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎ（ｎは２以上の自然数）を従属接続して構成される。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのそれぞれには、クロック信号ＣＫ１，ＣＫ２、全オン制御信号ＡＯＮ，ＡＯＮＢ（ＡＯＮＢはＡＯＮの反転信号）が供給される。また、初段のシフトレジスタ単位回路ＳＲＵ１のセット端子ＳＥＴにはスタートパルス信号ＳＴが入力され、２段目以降のシフトレジスタ単位回路ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの各セット端子ＳＥＴには、前段のシフトレジスタ単位回路の出力端子ＯＵＴが接続されている。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの各出力端子ＯＵＴはそれぞれ走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに接続されている。シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのそれぞれは同一の構成を有しており、以下では、シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのうちの任意の一つを指すときは、「シフトレジスタ単位回路ＳＲＵ」と称する。

図２３は、上述の図２２に示す従来技術によるシフトレジスタ単位回路ＳＲＵの構成例を示す図である。シフトレジスタ単位回路ＳＲＵは、ｎチャネル型のＭＯＳ(Metal Oxide Semiconductor)電界効果トランジスタ（以下、「ＮＭＯＳトランジスタ」と称する。）Ｑ１〜Ｑ９、抵抗Ｒ１、コンデンサＣＡ，ＣＢから構成されている。このうち、ＮＭＯＳトランジスタＱ５，Ｑ６，Ｑ７、抵抗Ｒ１、コンデンサＣＢは、非アクティブ出力制御部ＳＲＵＡを構成し、ＮＭＯＳトランジスタＱ１，Ｑ４，Ｑ８は、アクティブ出力制御部ＳＲＵＢを構成し、ＮＭＯＳトランジスタＱ２，Ｑ９およびコンデンサＣＡは、アクティブ出力部ＳＲＵＣを構成し、ＮＭＯＳトランジスタＱ３は非アクティブ出力部ＳＲＵＤを構成している。アクティブ出力制御部ＳＲＵＢは、アクティブ出力部ＳＲＵＣを制御して出力信号をハイレベルにし、非アクティブ出力制御部ＳＲＵＡは、非アクティブ出力部ＳＲＵＤを制御して出力信号をローレベルにする。

複数段のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎのうち、奇数段のシフトレジスタ単位回路ＳＲＵのクロック端子ＣＫおよびクロック端子ＣＫＢには、それぞれ、クロック信号ＣＫ１およびクロック信号ＣＫ２が入力され、偶数段のシフトレジスタ単位回路ＳＲＵのクロック端子ＣＫおよびクロック端子ＣＫＢには、奇数段のシフトレジスタ単位回路とは逆に、それぞれ、クロック信号ＣＫ２およびクロック信号ＣＫ１が入力される。クロック信号ＣＫ１とクロック信号ＣＫ２は、例えば位相が相互に１８０°だけずれたクロック信号であり、同時にハイレベルにならないように各信号のローレベルの区間が設定されている。ただし、クロック信号ＣＫ１とクロック信号ＣＫ２の位相差は１８０°に制限されるものではなく、クロック信号ＣＫ１およびクロック信号ＣＫ２は、お互いにハイレベルの期間が重複しないことを限度として、任意のクロック信号であり得る。

次に、上述の従来技術によるシフトレジスタの動作を説明する。
図２４は、従来技術によるシフトレジスタの動作例を説明するためのタイムチャートであり、同図（Ａ）は通常動作時のタイムチャートであり、同図（Ｂ）は全オン動作時のタイムチャートである。図２４において、スタートパルス信号ＳＴ、クロック信号ＣＫ１，ＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される電源電圧ＶＤＤおよび接地電圧ＶＳＳに対応している。また、図２４において、Ｎ１１，Ｎ２１は、初段のシフトレジスタ単位回路ＳＲＵ１のノードＮ１，Ｎ２を表し、Ｎ１２、Ｎ２２は、２段目のシフトレジスタ単位回路ＳＲＵ２のノードＮ１，Ｎ２を表し、Ｎ１ｎ、Ｎ２ｎは、ｎ段目のシフトレジスタ単位回路ＳＲＵｎのノードＮ１，Ｎ２を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路ＳＲＵの出力信号を表している。

まず、通常動作について説明する。通常動作では、全オン制御信号ＡＯＮはローレベルに設定され、その反転信号である全オン制御信号ＡＯＮＢはハイレベルに設定される。時刻ｔ０にて、初段のシフトレジスタ単位回路ＳＲＵ１のセット端子ＳＥＴにスタートパルス信号ＳＴが入力されると、アクティブ出力制御部ＳＲＵＢにおいて、ＮＭＯＳトランジスタＱ１がオンし、ノードＮ１１が、電源電圧ＶＤＤからＮＭＯＳトランジスタＱ１の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ−Ｖｔｈ）にプリチャージされる。

この場合、非アクティブ出力制御部ＳＲＵＡにおいて、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２と、セット端子ＳＥＴに入力されるスタートパルス信号ＳＴが共にハイレベルになるため、ＮＭＯＳトランジスタＱ５，Ｑ６，Ｑ７の全てがオンするが、抵抗Ｒ１が高抵抗であるため、ノードＮ２１の電圧が接地電圧ＶＳＳ付近のローレベルになる。これにより、ＮＭＯＳトランジスタＱ３，Ｑ４のゲートの信号レベルがローレベルとなり、これらＮＭＯＳトランジスタＱ３，Ｑ４が共にオフ状態となる。

この後、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２とセット端子ＳＥＴに入力されるスタートパルス信号ＳＴの各信号レベルが接地電圧ＶＳＳのローレベルになると、ＮＭＯＳトランジスタＱ５，Ｑ７がオフするため、ノードＮ２１はフローティング状態になるが、このノードＮ２１の電圧はコンデンサＣＢにより保持される。また、セット端子ＳＥＴに入力されるスタートパルス信号ＳＴの信号レベルが接地電圧ＶＳＳのローレベルになると、ＮＭＯＳトランジスタＱ１がオフするため、ノードＮ１１はフローティング状態になるが、このノードＮ１１の電圧はコンデンサＣＡにより保持される。

続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるクロック信号ＣＫ１がハイレベルに遷移すると、ＮＭＯＳトランジスタＱ２のソース電圧が上昇する。ＮＭＯＳトランジスタＱ２のソース電圧が上昇すると、コンデンサＣＡによるブートストラップ効果により、ノードＮ１１の電圧が電源電圧ＶＤＤよりも高い電圧に押し上げられる。ＮＭＯＳトランジスタＱ２のゲート電圧が高電圧になると、ＮＭＯＳトランジスタＱ２は、その閾値電圧Ｖｔｈによる電圧降下を生じることなく、クロック端子ＣＫに入力されるクロック信号ＣＫ１のハイレベルを出力端子ＯＵＴ１に伝達する。これにより、出力信号ＯＵＴ１がハイレベルとなってアクティブ化される。

その後、時刻ｔ２にて、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２がハイレベルに遷移すると、ＮＭＯＳトランジスタＱ５がオンすることにより、ノードＮ２１の電圧が上昇する。ノードＮ２１の電圧が上昇すると、ＮＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４のゲート電圧が上昇し、これらＮＭＯＳトランジスタＱ３とＮＭＯＳトランジスタＱ４が共にオンして、ノードＮ１１のディスチャージと出力端子ＯＵＴのプルダウンを同時に行う。これにより、出力信号ＯＵＴ１がローレベルとなって非アクティブ化される。その後、クロック端子ＣＫＢに入力されるクロック信号ＣＫ２の信号レベルが周期的にハイレベルになるたびにＮＭＯＳトランジスタＱ５がオンし、これにより、ノードＮ２１の信号レベルがハイレベルに維持される。この結果、時刻ｔ２以降、ＮＭＯＳトランジスタＱ３，Ｑ４が共にオン状態に維持され、出力信号ＯＵＴ１がローレベルに維持される。

次段のシフトレジスタ単位回路ＳＲＵ２についても同様であり、時刻ｔ１にて初段のシフトレジスタ単位回路ＳＲＵ１の出力端子ＯＵＴ１の出力信号が２段目のシフトレジスタ単位回路ＳＲＵ２のセット端子ＳＥＴに入力されることにより、ノードＮ１２がプリチャージされる。そして、時刻ｔ２にて、２段目のシフトレジスタ単位回路ＳＲＵ２の出力端子ＯＵＴから出力信号ＯＵＴ２が出力される。そして、時刻ｔ３にて、クロック信号ＣＫ１がハイレベルに遷移すると、２段目のシフトレジスタ単位回路ＳＲＵ２におけるノードＮ１２のディスチャージと出力端子ＯＵＴのプルダウンが同時に行われ、出力信号ＯＵＴ２がローレベルとなって非アクティブ化される。

以下、最終段のシフトレジスタ単位回路ＳＲＵｎまで、同様の動作を繰り返す。この結果、複数のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎは、シフト動作を実施し、走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎにハイレベルのパルス信号を順次的に出力する。
このシフトレジスタによれば、貫通電流を発生させることなく、入力信号として、２相のクロック信号ＣＫ１，ＣＫ２と前段の出力信号のみを用いて、安定したシフト動作を行うことができる。

次に、シフトレジスタを構成する複数のシフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎの全出力端子ＯＵＴからハイレベルの出力信号を同時に出力させる全オン動作について説明する。
全オン動作を起動させる場合、全オン制御信号ＡＯＮはハイレベルに設定され、その反転信号である全オン制御信号ＡＯＮＢはローレベルに設定される。また、この例では、スタートパルス信号ＳＴ、クロック信号ＣＫ１，ＣＫ２は何れもハイレベルに設定される。

全オン制御信号ＡＯＮがハイレベルに設定され、全オン制御信号ＡＯＮＢがローレベルに設定されると、初段のシフトレジスタ単位回路ＳＲＵ１において、ＮＭＯＳトランジスタＱ９がオン状態となり、ＮＭＯＳトランジスタＱ８がオフ状態になる。また、この場合、ＮＭＯＳトランジスタＱ６がオフし、ＮＭＯＳトランジスタＱ７がオンするため、ノードＮ２１がローレベル（接地電圧ＶＳＳ）になり、ノードＮ２１にゲートが接続されたＮＭＯＳトランジスタＱ３がオフする。これにより、出力端子ＯＵＴをローレベルに駆動する要素が存在しなくなる。このような状態でＮＭＯＳトランジスタＱ９がオン状態になると、出力端子ＯＵＴにはハイレベルの出力信号ＯＵＴ１が出力される。

２段目以降のシフトレジスタ単位回路ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎにおいては、そのセット端子ＳＥＴに前段の出力端子ＯＵＴからハイレベルの出力信号が入力されるため、２段目以降のシフトレジスタ単位回路も初段と同様に動作する。よって、シフトレジスタ単位回路ＳＲＵ１，ＳＲＵ２，ＳＲＵ３，…，ＳＲＵｎから走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに出力される全出力信号がハイレベルとなり、これにより全オン動作が行われる。

ここで、特許文献１に記載の技術によれば、全オン動作時に、全オン制御信号ＡＯＮおよびセット端子ＳＥＴに入力されるスタートパルス信号ＳＴがハイレベルになると、ＮＭＯＳトランジスタＱ５，Ｑ７が共にオンするが、全オン制御信号ＡＯＮＢがローレベルとなり、ＮＭＯＳトランジスタＱ６がオフするため、非アクティブ出力制御部ＳＲＵＡ内の貫通電流は遮断される。

また、全オン動作時に、全オン制御信号ＡＯＮがハイレベルとなり、全オン制御信号ＡＯＮＢがローレベルになると、ＮＭＯＳトランジスタＱ６と共に薄膜トランジスタＱ８がオフする。これにより、アクティブ出力制御部ＳＲＵＢ内の貫通電流が遮断される。また、ＮＭＯＳトランジスタＱ６がオフすると、ノードＮ２の信号レベルは、セット端子ＳＥＴに入力される信号に基づいてＮＭＯＳトランジスタＱ７によりローレベルとされる。ノードＮ２の信号レベルがローレベルになると、ノードＮ２にゲートが接続されたＮＭＯＳトランジスタＱ３がオフするため、ＮＭＯＳトランジスタＱ２，Ｑ３を流れる貫通電流も防止される。

国際公開第２０１２／０２９７９９号

表示装置の更なる狭額縁化のためにはシフトレジスタのトランジスタ数を減らす必要がある。しかしながら、上述の従来技術によれば、全オン動作時の貫通電流を防止する等の必要上、ＮＭＯＳトランジスタＱ６，Ｑ８を備えているため、シフトレジスタのトランジスタ数が増加するという問題がある。また、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ８が直列接続されているため、ノードＮ１をチャージする場合、ＮＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ８の閾値電圧Ｖｔｈやオン抵抗等により、ノードＮ１のチャージ電圧が低下する。このため、ゲートがノードＮ１に接続されたＮＭＯＳトランジスタＱ２から出力される出力信号の信号レベルが低下するという弊害もある。
本発明は、上記課題に鑑みてなされたものであり、その一目的は、トランジスタ数を低減させることができるシフトレジスタおよび該シフトレジスタを備えた表示装置を提供することにある。

本発明の一態様によるシフトレジスタは、複数の単位回路を従属接続してなるシフトレジスタであって、前記単位回路は、第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、前記複数の単位回路の出力信号の信号レベルを所定の信号レベルに設定するための制御信号がアクティブである場合、前記出力端子の信号レベルを前記所定の信号レベルに設定する設定部と、前記制御信号がアクティブである場合、前記制御信号の信号レベルを前記第１出力トランジスタの制御電極に与えることにより前記第１出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、入力信号に応答して前記第１出力トランジスタをオンさせる第１出力制御部と、前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号に応答して前記第１出力トランジスタをオフさせると共に前記第２出力トランジスタをオンさせる第２出力制御部と、を備えたシフトレジスタの構成を有する。

本発明の一態様によれば、シフトレジスタを構成するトランジスタ数を低減させることができる。

本発明の第１実施形態における表示装置の構成例を示す概略ブロック図である。 第１実施形態におけるシフトレジスタの構成例を示す概略ブロック図である。 第１実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第１実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第１実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第１実施形態による表示装置のオンシーケンスにおける動作例を説明するためのタイムチャートである。 第１実施形態による表示装置のオフシーケンスにおける動作例を説明するためのタイムチャートである。 第１実施形態による表示装置のオフシーケンスにおける動作例を説明するためのタイムチャートである。 第１実施形態による表示装置の強制遮断時の動作例を説明するためのタイムチャートである。 第２実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第２実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第２実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第３実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第４実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第５実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第６実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第６実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第６実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第７実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第８実施形態におけるシフトレジスタの構成例を示す概略ブロック図である。 第８実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の詳細例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の詳細例を示す回路図である。 第８実施形態におけるシフトレジスタ単位回路の詳細例を示す回路図である。 第８実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第８実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第８実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第９実施形態におけるシフトレジスタ単位回路の構成例を示す回路図である。 第９実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 第９実施形態におけるシフトレジスタの動作例を示すタイムチャートである。 従来技術によるシフトレジスタの構成例を示すブロック図である。 従来技術によるシフトレジスタ単位回路の構成例を示す回路図である。 従来技術によるシフトレジスタの動作例を示すタイムチャートである。 従来技術によるシフトレジスタの動作例を示すタイムチャートである。

［第１実施形態］（構成の説明）
本発明の第１実施形態について説明する。
図１は、本発明の第１実施形態による表示装置１００の構成例を示す概略ブロック図である。表示装置１００は、例えばアクティブマトリクス型の液晶表示装置であり、表示部１１０、走査線駆動回路（ゲートドライバ）１２０、信号線駆動回路（ソースドライバ）１３０、表示制御回路１４０、電源回路１５０、信号線選択用薄膜トランジスタ（アナログスイッチ）ＴＳ１，ＴＳ２，…，ＴＳｍ、その他の回路を備えている。

表示部１１０は、垂直ライン方向に延在するように配置された複数本の信号線ＳＬ１，ＳＬ２，…，ＳＬｍ（ｍ：自然数）と、水平ライン方向に延在するように配置された複数本の走査線ＧＬ１，ＧＬ２，…，ＧＬｎ（ｎ：自然数）と、複数の画素部ＰＩＸとを備えている。

複数の画素部ＰＩＸは、信号線ＳＬ１，ＳＬ２，…，ＳＬｍと走査線ＧＬ１，ＧＬ２，…，ＧＬｎとの交差点に位置するようにして行列状に配置され、表示装置１００の表示領域を形成する。また、複数の画素部ＰＩＸのそれぞれは、２枚の基板の間に配置された液晶（液晶材料）ＬＣと、一方の基板上に設けられた画素用薄膜トランジスタＴＣと、上記液晶ＬＣにより形成される画素容量部（補助容量）ＣＳと、他方の基板に設けられた対向電極（透明電極）Ｔｃｏｍとを備えている。

画素用薄膜トランジスタＴＣは、上述の交差点を通過する走査線ＧＬｐ（ｐ：１≦ｐ≦ｎを満たす任意の整数）にゲートが接続され、信号線ＳＬｑ（ｑ：１≦ｑ≦ｍを満たす任意の整数）にソースが接続され、画素容量部ＣＳの第１端子にドレインが接続されている。画素容量部ＣＳは、表示装置１００に映像（画像）を表示するデータ信号に基づく各画素値（階調値）に対応する電圧を保持する。画素容量部ＣＳの第２端子は補助容量電極線ＣＳＬに接続されている。
なお、本実施形態では、ＶＡ(Vertical Alignment)方式を想定して補助容量電極線ＣＳＬを備えるものとするが、この例に限定されることなく、本発明は、ＩＰＳ(In Plane Switching)方式等、任意の方式に適用可能であり、例えば、画素容量部ＣＳの第２電極は対向電極Ｔｃｏｍに接続されてもよい。

本実施形態では、画素用薄膜トランジスタＴＣは、ｎチャネル型電界効果トランジスタである。ただし、画素用薄膜トランジスタＴＣは、ｎチャネル型薄膜トランジスタに限定されず、任意の種類のトランジスタを用いることができる。

走査線駆動回路１２０は、シフトレジスタ１２１を備えて構成され、このシフトレジスタ１２１により走査線ＧＬ１，ＧＬ２，…，ＧＬｎに走査信号（後述するゲート信号Ｇ１，Ｇ２，…Ｇｎ）を順次的に供給する。シフトレジスタ１２１から供給される走査信号に応答して、画素部ＰＩＸが水平ライン単位で駆動される。走査線駆動回路１２０は、シフトレジスタ１２１がゲートクロック信号ＧＣＫ１，ＧＣＫ２に同期してゲートスタートパルス信号ＧＳＴを順次的にシフトすることによって、所定の時間間隔をおいて走査信号を走査線ＧＬ１，ＧＬ２，…，ＧＬｎのそれぞれに出力する。また、走査線駆動回路１２０は、シフトレジスタの全出力端子からハイレベルの出力信号を同時に出力させる全オン動作時に、ゲート全オン制御信号ＧＡＯＮに基づいて、走査線ＧＬ１，ＧＬ２，…，ＧＬｎに供給される走査信号の全てをハイレベル（所定の信号レベル）に設定する機能を有している。走査線駆動回路１２０は、上述した画素用薄膜トランジスタＴＣと同一のガラス基板上に形成された周辺回路用薄膜トランジスタにより構成されている。この周辺回路用薄膜トランジスタは、画素用薄膜トランジスタＴＣと同様に、ｎチャネル型電界効果トランジスタである。

信号線駆動回路１３０は、シフトレジスタ１３１を備えて構成される。信号線駆動回路１３０は、ソースクロック信号ＳＣＫ１，ＳＣＫ２に同期してソーススタートパルス信号ＳＳＴを順次的にシフトすることによって、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍを順次に選択し、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍを介して、各画素部ＰＩＸに画素値（階調値）に対応する電圧を供給するデータ信号ＶＳＩＧを信号線ＳＬ１，ＳＬ２，…，ＳＬｍに出力する。この場合、信号線駆動回路１３０は、１水平ライン分のデータ信号ＶＳＩＧを、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍにより選択される信号線ＳＬ１，ＳＬ２，…，ＳＬｍを介して各画素部ＰＩＸに供給する。

信号線駆動回路１３０は、全オン動作時に、ソース全オン制御信号ＳＡＯＮに基づいて、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍにより信号線ＳＬ１，ＳＬ２，…，ＳＬｍの全てを選択してハイレベル（所定の信号レベル）に設定する機能を有している。また、信号線駆動回路１３０は、走査線駆動回路１２０と同様に、画素用薄膜トランジスタＴＣと同一のガラス基板上に形成された周辺回路用薄膜トランジスタにより構成されている。
なお、本実施形態では、走査線駆動回路１２０および信号線駆動回路１３０は、画素用薄膜トランジスタＴＣと同一のガラス基板上に形成されるものとするが、この例に限定されることなく、走査線駆動回路１２０のみを画素用薄膜トランジスタＴＣと同一のガラス基板上に形成するものとし、信号線駆動回路１３０の機能を備える外部のＩＣ(Integrated Circuit)からデータ信号を供給するように構成してもよい。また、信号線駆動回路１３０のみを画素用薄膜トランジスタＴＣと同一のガラス基板上に形成し、走査線駆動回路１２０を外部に備えることも可能である。

表示制御回路１４０は、表示部１１０に画像を表示するために必要な各種の制御信号を生成して走査線駆動回路１２０および信号線駆動回路１３０に供給するものである。本実施形態では、表示制御回路１４０は、画像の表示期間において表示部１１０に画像を表示させるための制御信号を生成して走査線駆動回路１２０および信号線駆動回路１３０に供給する。例えば、表示制御回路１４０は、上述のゲートクロック信号ＧＣＫ１，ＧＣＫ２、ソースクロック信号ＳＣＫ１，ＳＣＫ２、ゲートスタートパルス信号ＧＳＴ、ソーススタートパルス信号ＳＳＴ、ゲート全オン制御信号ＧＡＯＮ、ソース全オン制御信号ＳＡＯＮ、データ信号ＶＳＩＧ等を生成する。

電源回路１５０は、走査線駆動回路１２０と信号線駆動回路１３０の動作電源電圧（ＶＤＤ、ＶＨ，ＶＬ等）を供給するためのものである。電源回路１５０と走査線駆動回路１２０との間の電源配線には容量Ｃ１２０が形成され、電源回路１５０と信号線駆動回路１３０との間の電源配線には、容量Ｃ１３０が形成されている。

次に、図２を参照して、第１実施形態におけるシフトレジスタ１２１の構成について説明する。図２は、第１実施形態におけるシフトレジスタ１２１の構成例を示す概略ブロック図である。図２に示すように、シフトレジスタ１２１は、複数の走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに対応した複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎを備えている。これら複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎは縦続接続されている。

複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのそれぞれは、同様の構成を有しており、以下では、適宜、シフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのそれぞれを指すときは、「シフトレジスタ単位回路１２１１」と総称する。シフトレジスタ単位回路１２１１は、クロック端子ＣＫ，ＣＫＢ、セット端子ＳＥＴ、出力端子ＯＵＴ、全オン制御端子ＡＯＮ，ＡＯＮＢを備えている。

複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのうち、奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ２が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ１が入力される。複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎの全オン制御端子ＡＯＮにはゲート全オン制御信号ＧＡＯＮが入力され、全オン制御端子ＡＯＮＢには、ゲート全オン制御信号ＧＡＯＮの反転信号であるゲート全オン制御信号ＧＡＯＮＢが入力される。また、複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのうち、初段のシフトレジスタ単位回路１２１_１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路のセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。

複数段のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎから構成されたシフトレジスタ１２１は、表示制御回路１４０からゲートスタートパルス信号ＧＳＴを受け取ると、ゲートクロック信号ＧＣＫ１，ＧＣＫ２に基づいてシフト動作を実施し、走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎにゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎを順次的に出力する。本実施形態では、ゲートクロック信号ＧＣＫ１の位相とゲートクロック信号ＧＣＫ２の位相は、後述する図４に示すように、互いに１８０度だけ異なっている。また、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２が同時にハイレベルにならないように、それらのローレベルの区間が設定されている。ただし、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２の位相差は１８０°に制限されるものではなく、クロック信号ＣＫ１およびクロック信号ＣＫ２は、相互にハイレベルの期間が重複しないことを限度として任意のクロック信号であり得る。また、ゲートクロック信号ＧＣＫ１およびゲートクロック信号ＧＣＫ２の各論理（正論理／負論理）に応じて、上記の重複しない期間における各信号レベルは任意であり得る。ソースクロック信号ＳＣＫ１，ＳＣＫ２についても同様である。

次に、図３を参照して、本実施形態におけるシフトレジスタ単位回路１２１１の構成を説明する。図３は、第１実施形態におけるシフトレジスタ単位回路１２１１の構成例を示す回路図である。
シフトレジスタ単位回路１２１１は、ｎチャネル型電界効果トランジスタである薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７と抵抗Ｒ１とを備えている。薄膜トランジスタＴ１は、そのドレインに電源電圧ＶＤＤが与えられ、そのゲートがクロック端子ＣＫＢに接続される。クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。薄膜トランジスタＴ１は、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルになったときに、そのゲート電圧を基準として薄膜トランジスタＴ１の閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力する。

抵抗Ｒ１は、その一端が薄膜トランジスタＴ１のソースに接続され、その他端が薄膜トランジスタＴ２のドレインに接続される。抵抗Ｒ１の抵抗値は、薄膜トランジスタＴ１と薄膜トランジスタＴ２の双方がオンした状態で薄膜トランジスタＴ２のドレイン電圧がローレベルとなるように、高い値に設定される。
なお、抵抗Ｒ１の配置位置と薄膜トランジスタＴ１の配置位置とを入れ替えてもよい。具体的には、抵抗Ｒ１の一端に電源電圧ＶＤＤが与えられ、抵抗Ｒ１の他端に薄膜トランジスタＴ１のドレインが接続され、薄膜トランジスタＴ１のソースに薄膜トランジスタＴ２のドレインが接続されてもよい。

薄膜トランジスタＴ２は、そのソースがグランドノード（所定電位ノード）に接続され、そのゲートがセット端子ＳＥＴに接続されている。セット端子ＳＥＴには、ゲートスタートパルス信号ＧＳＴまたは前段のシフトレジスタ単位回路の出力信号が入力される。具体的には、初段のシフトレジスタ単位回路１２１_１のセット端子ＳＥＴにはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路１２１_２，１２１_３，…，１２１_ｎのセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。薄膜トランジスタＴ２は、セット端子ＳＥＴに入力される信号がハイレベルになったときにオン状態となり、そのドレインから接地電圧ＶＳＳに相当するローレベルを出力する。

薄膜トランジスタＴ３は、そのドレインが全オン制御端子ＡＯＮＢに接続され、そのゲートがセット端子ＳＥＴに接続されている。全オン制御端子ＡＯＮＢには、ゲート全オン制御信号ＧＡＯＮの反転信号であるゲート全オン制御信号ＧＡＯＮＢが入力される。薄膜トランジスタＴ３は、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴまたは前段のシフトレジスタ単位回路の出力信号がハイレベルになったときに、そのゲート電圧を基準として薄膜トランジスタＴ３の閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力する。

薄膜トランジスタＴ４は、そのドレインが薄膜トランジスタＴ３のソースに接続され、そのゲートが薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点に接続され、そのソースがグランドノードに接続されている。薄膜トランジスタＴ４は、薄膜トランジスタＴ２と抵抗Ｒ１との間の接続点の信号レベルがハイレベルになったときにオン状態となり、そのドレインから接地電圧ＶＳＳに相当するローレベルを出力する。

薄膜トランジスタＴ５（第１出力トランジスタ）は、そのドレインがクロック端子ＣＫに接続され、そのゲートが薄膜トランジスタＴ３のソースと薄膜トランジスタＴ４のドレインとの間の接続点に接続され、そのソースが出力端子ＯＵＴに接続されている。クロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力される。薄膜トランジスタＴ５は、薄膜トランジスタＴ３のソースと薄膜トランジスタＴ４のドレインとの間の接続点の信号レベルがハイレベルになったときに、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１の信号レベルを出力端子ＯＵＴに伝送する。このとき、例えば薄膜トランジスタＴ５のゲートとソースとの間の寄生容量に基づくブートストラップ効果により、ゲートクロック信号ＧＣＫ１のハイレベルは、薄膜トランジスタＴ５の閾値電圧Ｖｔｈに起因した電圧降下を生じることなく、薄膜トランジスタＴ５を通じて出力端子ＯＵＴに供給される。

薄膜トランジスタＴ６（第２出力トランジスタ）は、そのドレインが出力端子ＯＵＴに接続され、そのゲートが、薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点に接続され、そのソースがグランドノードに接続されている。薄膜トランジスタＴ６は、薄膜トランジスタＴ２のドレインと抵抗Ｒ１との間の接続点の信号レベルがハイレベルになったときにオン状態となり、そのドレインから出力端子ＯＵＴに接地電圧ＶＳＳに相当するローレベルを出力する。

薄膜トランジスタＴ７は、そのドレインに電源電圧ＶＤＤが供給され、そのゲートが全オン制御端子ＡＯＮに接続され、そのソースが出力端子ＯＵＴに接続されている。全オン制御端子ＡＯＮには、ゲート全オン制御信号ＧＡＯＮが入力される。薄膜トランジスタＴ７は、全オン制御端子ＡＯＮに入力されるゲート全オン制御信号ＧＡＯＮがハイレベルになったときに、そのゲート電圧（ゲート全オン制御信号ＧＡＯＮのハイレベル）を基準として薄膜トランジスタＴ７の閾値電圧Ｖｔｈ分だけ降下した電圧をソースから出力端子ＯＵＴに出力する。
なお、薄膜トランジスタＴ７は、いわゆるダイオード接続の形式で備えられてもよい。具体的には、薄膜トランジスタＴ７のゲートはドレインに接続され、そのソースが出力端子ＯＵＴに接続され、薄膜トランジスタＴ７のゲートとドレインとの接続点にゲート全オン制御信号ＡＯＮが入力されてもよい。

本実施形態では、上述の薄膜トランジスタＴ３のソースと薄膜トランジスタＴ４のドレインとの間の接続点はノードＮ１を形成し、抵抗Ｒ１と薄膜トランジスタＴ２のドレインとの間の接続点はノードＮ２を形成する。また、本実施形態では、薄膜トランジスタＴ５は、クロック信号ＣＫ１が与えられるクロック端子ＣＫと出力端子ＯＵＴとの間に電流路が接続された第１出力トランジスタを構成する。また、薄膜トランジスタＴ６は、出力端子ＯＵＴとグランドノード（所定電位ノード）との間に電流路が接続された第２出力トランジスタを構成する。また、薄膜トランジスタＴ７は、複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎの出力信号の信号レベルをハイレベル（所定の信号レベル）に設定するための全オン制御端子ＡＯＮに入力されるゲート全オン制御信号ＧＡＯＮがアクティブである場合、出力端子ＯＵＴの信号レベルをハイレベル（所定の信号レベル）に設定する設定部１２１１Ａを構成する。

また、本実施形態では、薄膜トランジスタＴ３は、全オン制御端子ＡＯＮＢに入力されるゲート全オン制御信号ＧＡＯＮＢがアクティブである場合、ゲート全オン制御信号ＧＡＯＮＢの信号レベルを薄膜トランジスタＴ５の制御電極に与えることにより薄膜トランジスタＴ５をオフさせ、ゲート全オン制御信号ＧＡＯＮＢが非アクティブである場合、セット端子ＳＥＴに入力される入力信号に応答して薄膜トランジスタＴ５をオンさせる第１出力制御部１２１１Ｂを構成する。また、薄膜トランジスタＴ１，Ｔ２，Ｔ４および抵抗Ｒ１は、全オン制御端子ＡＯＮ，ＡＯＮＢに入力されるゲート全オン制御信号ＧＡＯＮ，ＧＡＯＮＢがアクティブである場合、薄膜トランジスタＴ６をオフさせ、ゲート全オン制御信号ＧＡＯＮ，ＧＡＯＮＢが非アクティブである場合、ゲートクロック信号ＧＣＫ１に続くゲートクロック信号ＧＣＫ２、またはゲートクロック信号ＧＣＫ１に同期した信号に応答して薄膜トランジスタＴ５をオフさせると共に薄膜トランジスタＴ６をオンさせる第２出力制御部１２１１Ｃを構成する。なお、本実施形態では、表示制御回路１４０がゲートクロック信号ＧＣＫ１およびゲートクロック信号ＧＣＫ２を生成して走査線駆動回路１２０に供給するものとしているが、走査線駆動回路１２０に供給された１つのクロック信号から走査線駆動回路１２０内部でゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２を派生的に生成してもよい。上述の「ゲートクロック信号ＧＣＫ１に同期した信号」は、走査線駆動回路１２０内部で１つのクロック信号からゲートクロック信号ＧＣＫ１と共に派生的に生成した場合のゲートクロック信号ＧＣＫ２に相当する信号である。即ち、ゲートクロック信号ＧＣＫ１とゲートクロック信号ＧＣＫ２の生成手法は任意であり、走査線駆動回路１２０の外部で生成してもよく、走査線駆動回路１２０の内部で生成してもよい。

このような構成を有するシフトレジスタ単位回路１２１１は、見かけ上、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２に同期したタイミングでセット端子ＳＥＴに入力される信号を取り込み、この取り込んだ信号を、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１に同期したタイミングで出力端子ＯＵＴに転送する。これにより、シフトレジスタ単位回路１２１１は、いわゆるマスター・スレーブ型のフリップフロップとして機能する。

次に、信号線駆動回路１３０について説明する。
信号線駆動回路１３０が備えるシフトレジスタ１３１は、基本的に、走査線駆動回路１２０が備えるシフトレジスタ１２１と同様の構成を有しているが、ｍ本の信号線ＳＬ１，ＳＬ２，…，ＳＬｍに対応したｍ段のシフトレジスタ単位回路を備える点で走査線駆動回路１２０のシフトレジスタ１２１と異なる。シフトレジスタ１３１を構成するシフトレジスタ単位回路の構成は、図３に示すシフトレジスタ単位回路１２１１と同様である。

ただし、図３に示すシフトレジスタ単位回路１２１１の構成において、シフトレジスタ１３１を構成する奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはソースクロック信号ＳＣＫ１が入力され、クロック端子ＣＫＢにはソースクロック信号ＳＣＫ２が入力され、逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはソースクロック信号ＳＣＫ２が入力され、クロック端子ＣＫＢにはソースクロック信号ＳＣＫ１が入力される。

また、信号線駆動回路１３０を構成するｍ段のシフトレジスタ単位回路の全オン制御端子ＡＯＮにはソース全オン制御信号ＳＡＯＮが入力され、ソース全オン制御端子ＡＯＮＢには、ソース全オン制御信号ＳＡＯＮの反転信号であるソース全オン制御信号ＳＡＯＮＢが入力される。また、信号線駆動回路１３０を構成するｍ段のシフトレジスタ単位回路のうち、初段のシフトレジスタ単位回路のセット端子ＳＥＴにはソーススタートパルス信号ＳＳＴが入力され、２段目以降のシフトレジスタ単位回路のセット端子ＳＥＴには、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。

シフトレジスタ１３１を構成するｍ段のシフトレジスタ単位回路は、表示制御回路１４０からソーススタートパルス信号ＳＳＴを受け取ると、ソースクロック信号ＳＣＫ１，ＳＣＫ２に基づいてシフト動作を実施し、信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｍの各ゲートに選択信号を順次的に出力する。ソースクロック信号ＳＣＫ１の位相とソースクロック信号ＳＣＫ２の位相は、上述のゲートクロック信号ＧＣＫ１，ＧＣＫ２と同様に、互いに１８０度だけ異なっており、また、ソースクロック信号ＳＣＫ１とソースクロック信号ＳＣＫ２が同時にハイレベルにならないように、それらのローレベルの区間が設定されている。
なお、本実施形態では、走査線駆動回路１２０および信号線駆動回路１３０を構成するシフトレジスタ単位回路１２１１は、出力信号のローレベルとしてグランドノードの接地電圧ＶＳＳを出力し、出力信号のハイレベルとして正の電源電圧ＶＤＤを出力するものとするが、この例に限定されず、ローレベルとして負電圧ＶＬ（例えば−５Ｖ）を出力し、ハイレベルとして正電圧ＶＨ（例えば＋１０Ｖ）を出力するものとしてもよい。この場合、各図において示される接地電圧ＶＳＳ（所定電位）は負の電圧を表す。

（動作の説明）
次に、本実施形態による画像表示装置１００の動作を説明する。
本実施形態による表示装置１００の動作上の特徴は、走査線駆動回路１２０を構成するシフトレジスタ１２１と、信号線駆動回路１３０を構成するシフトレジスタ１３１の動作にある。そこで、以下では、走査線駆動回路１２０を構成するシフトレジスタ１２１の動作を詳細に説明する。信号線駆動回路１３０を構成するシフトレジスタ１３１の動作は基本的にシフトレジスタ１２１と同様であり、その動作の説明は省略する。

図４は、第１実施形態におけるシフトレジスタ１２１の動作例を示すタイムチャートであり、同図（Ａ）は通常動作時のタイムチャートであり、同図（Ｂ）は全オン動作時のタイムチャートである。図４において、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定され、その反転信号であるゲート全オン制御信号ＧＡＯＮＢはハイレベルに設定される。また、図４において、Ｎ１１、Ｎ２１は、初段のシフトレジスタ単位回路１２１_１のノードＮ１，Ｎ２を表し、Ｎ１２、Ｎ２２は、２段目のシフトレジスタ単位回路１２１_２のノードＮ１，Ｎ２を表し、Ｎ１ｎ、Ｎ２ｎは、ｎ段目のシフトレジスタ単位回路１２１_ｎのノードＮ１，Ｎ２を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。

＜通常動作＞
まず、図４（Ａ）を参照して、シフトレジスタ１２１の通常動作を説明する。
通常動作では、ゲート全オン制御信号ＧＡＯＮがローレベルに設定され、その反転信号であるゲート全オン制御信号ＧＡＯＮＢがハイレベルに設定される。この場合、図４（Ａ）に示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１_１のセット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルに遷移すると、薄膜トランジスタＴ３がオンする。また、時刻ｔ０では、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移し、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴもハイレベルに遷移するため、薄膜トランジスタＴ１および薄膜トランジスタＴ２が共にオンする。このとき、抵抗Ｒ１により、薄膜トランジスタＴ１から供給される電流が抑制されるので、ノードＮ２１の信号レベルは、薄膜トランジスタＴ２により接地電圧ＶＳＳ付近のローレベルとなる。ノードＮ２１がローレベルになると、薄膜トランジスタＴ４および薄膜トランジスタＴ６が共にオフする。この結果、ノードＮ１１が、薄膜トランジスタＴ３により電源電圧ＶＤＤ（セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴのハイレベルに相当する電源電圧ＶＤＤ）から閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ−Ｖｔｈ）にチャージされる。

この後、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴとクロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がローレベルに遷移すると、薄膜トランジスタＴ１および薄膜トランジスタＴ２が共にオフする。これにより、ノード２１はフローティング状態になり、このノードＮ２１の信号レベル（ローレベル）が保持される。また、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがローレベルになると、薄膜トランジスタＴ３がオフする。このため、ノードＮ１１もフローティング状態となり、ノードＮ１１にチャージされた電圧（ＶＤＤ−Ｖｔｈ）が保持される。

続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このクロック端子ＣＫにドレインが接続された薄膜トランジスタＴ５を通じて、ゲートクロック信号ＧＣＫ１のハイレベルが出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１の信号レベルが上昇を開始する。出力信号ＯＵＴ１の信号レベルが上昇すると、薄膜トランジスタＴ５のゲートとソースとの間の容量成分を介して、ノードＮ１１の信号レベルがブートストラップ効果により押し上げられる。このため、薄膜トランジスタＴ５のゲート電圧は、薄膜トランジスタＴ５のソース電圧よりも高くなり薄膜トランジスタＴ５がオンする。これにより、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１のハイレベル（電源電圧ＶＤＤに相当する信号レベル）は、薄膜トランジスタＴ５の閾値電圧Ｖｔｈによる電圧降下を生じることなく、出力端子ＯＵＴに伝達される。この結果、シフトレジスタ単位回路１２１_１は、出力信号ＯＵＴ１として、電源電圧ＶＤＤに相当するハイレベルを有するゲート信号Ｇ１を出力する。

続いて、時刻ｔ２にて、クロック端子ＣＫＢに入力されるゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、薄膜トランジスタＴ１がオンし、この薄膜トランジスタＴ１と抵抗Ｒ１を通じてノードＮ２１がチャージされ、ノードＮ２１の電圧が上昇する。これにより、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオンし、これら薄膜トランジスタＴ４，Ｔ６が、それぞれ、ノードＮ１１と出力端子ＯＵＴをプルダウンする。この結果、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５がオフすると共に出力信号ＯＵＴ１がローレベルに遷移する。

以降、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴはローレベルに維持されるので、薄膜トランジスタＴ２はオフ状態に維持される。また、クロック端子ＣＫＢに周期的に入力されるゲートクロック信号ＧＣＫ２のハイレベルに応答してオンする薄膜トランジスタＴ１により、ノードＮ２１がハイレベルにチャージされた状態に維持される。これにより、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６がオン状態に維持される。また、この場合、セット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ３がオフするので、ノードＮ１１は薄膜トランジスタＴ４によりプルダウンされ、ノードＮ１１の信号レベルは接地電位ＶＳＳに相当するローレベルに維持される。このため、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５がオフ状態に維持される。この結果、出力信号ＯＵＴ１は、オン状態に維持された薄膜トランジスタＴ６によりローレベルに維持される。

２段目のシフトレジスタ単位回路１２１_２の動作は、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１を受けて、初段のシフトレジスタ単位回路１２１_１の動作に対して２分の１クロックだけ遅れて実施される。その動作自体は初段のシフトレジスタ単位回路１２１_１と同様であり、シフトレジスタ単位回路１２１_２は、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１よりも２分の１クロックだけ遅い時刻ｔ２で出力信号ＯＵＴ２をハイレベルに遷移させる。以下同様にして、３段目以降のシフトレジスタ単位回路１２１_３，…，１２１_ｎは、それぞれ、前段のシフトレジスタ単位回路の出力信号に対して２分の１クロックだけ遅らせて、出力信号ＯＵＴ３，…，ＯＵＴｎを順次出力する。
上述のｎ段のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎから構成されるシフトレジスタ１２１のシフト動作により、各シフトレジスタ単位回路の出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが、それぞれ、ゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎとして走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに順次出力される。

＜全オン動作＞
次に、図４（Ｂ）を参照して、シフトレジスタ１２１の全オン動作を説明する。
全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定され、その反転信号であるゲート全オン制御信号ＧＡＯＮＢがローレベルに設定される。即ち、ゲート全オン制御信号ＧＡＯＮ、ＧＡＯＮＢがアクティブになる。また、図４（Ｂ）に示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。

この場合、初段のシフトレジスタ単位回路１２１_１において、ローレベルに設定されたゲートクロック信号ＧＣＫ２が入力されるクロック端子ＣＫＢにゲートが接続された薄膜トランジスタＴ１がオフする。また、ハイレベルに設定されたゲートスタートパルス信号ＧＳＴが入力されるセット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、ノードＮ２１の信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフする。

また、ハイレベルに設定されたゲートスタートパルス信号ＧＳＴが入力されるセット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ３がオンする。薄膜トランジスタＴ３がオンすると、全オン制御端子ＡＯＮＢに入力されるゲート全オン制御信号ＧＡＯＮＢ（接地電圧ＶＳＳに相当するローレベル）が薄膜トランジスタＴ３を通じて薄膜トランジスタＴ５のゲートに伝達される。ここで、ゲート全オン制御信号ＧＡＯＮＢは接地電圧ＶＳＳに相当するローレベルに設定されているから、薄膜トランジスタＴ３のソース・ゲート間の電圧は閾値電圧Ｖｔｈを超える。このため、ローレベルのゲート全オン制御信号ＧＡＯＮＢは、薄膜トランジスタＴ３の閾値電圧Ｖｔｈによる電圧降下を生じることなく、薄膜トランジスタＴ３を通じて薄膜トランジスタＴ５のゲートに与えられる。これにより、薄膜トランジスタＴ５のゲートにローレベルが与えられ、薄膜トランジスタＴ５がオフする。ここで、薄膜トランジスタＴ５のゲートの信号レベルは、グランド側に接続された薄膜トランジスタＴ４ではなく、通常動作においてノードＮ１をチャージするために使用される薄膜トランジスタＴ３を通じて供給される。即ち、本実施形態では、薄膜トランジスタＴ３は通常動作と全オン動作とで兼用されており、これにより、シフトレジスタ単位回路１２１１のトランジスタ数を低減させている。

また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、電源電圧ＶＤＤが薄膜トランジスタＴ７を通じて出力端子ＯＵＴに供給され、薄膜トランジスタＴ７により出力端子ＯＵＴの信号レベルがハイレベルに設定される。ここで、上述したように、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６は共にオフ状態となるから、これら薄膜トランジスタＴ５，Ｔ６の影響を受けることなく、薄膜トランジスタＴ７により出力端子ＯＵＴの信号レベルがハイレベルに設定される。
これにより、初段のシフトレジスタ単位回路１２１_１は、ハイレベルの出力信号ＯＵＴ１を出力する。

複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのうち、初段のシフトレジスタ単位回路１２１_１と同様にゲートクロック信号ＧＣＫ１，ＧＣＫ２が入力される奇数段のシフトレジスタ単位回路は、全オン動作において初段のシフトレジスタ単位回路１２１_１と同様に動作し、ハイレベルの出力信号を出力する。また、偶数段のシフトレジスタ単位回路については、奇数段のシフトレジスタ単位回路に対し、クロック端子ＣＫ，ＣＫＢに入力されるゲートクロック信号ＧＣＫ１，ＧＣＫ２が逆であるが、全オン動作時には、これらゲートクロック信号ＧＣＫ１，ＧＣＫ２の信号レベルは何れもローレベルに設定される。このため、全オン動作時には、偶数段のシフトレジスタ単位回路の各端子に入力される信号レベルは、奇数段のシフトレジスタ単位回路の各端子に入力される信号レベルと同じになる。従って、偶数段のシフトレジスタ単位回路の全オン動作についても奇数段のシフトレジスタ単位回路と同様に説明され、全オン動作において偶数段のシフトレジスタ単位回路はハイレベルの出力信号を出力する。

以上により、走査線駆動回路１２０を構成するシフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
信号線駆動回路１３０を構成するシフトレジスタ１３１の全オン動作についても、上述の走査線駆動回路１２０を構成するシフトレジスタ１２１と同様に説明される。

＜オンシーケンスへ適用した場合の動作＞
次に、シフトレジスタ１２１の全オン動作を、表示装置１００の電源を投入するときに実施されるオンシーケンスに適用した場合について説明する。
図５は、第１実施形態による表示装置１００のオンシーケンスにおける動作を説明するためのタイムチャートである。

電源投入直後は、ビデオ信号線（データ信号ＶＩＧの信号線）の電位、対向電極Ｔｃｏｍの電位、あるいは補助容量電極線ＣＳＬの電位が不安定になるため、画素部ＰＩＸに意図しない電荷が蓄積される場合がある。このような現象は、電源回路１５０が確実に立ち上がっていない場合に装置内の回路のロジック制御が正常に行われないことに起因している。具体的には、この現象は、データ信号ＶＳＩＧの信号線から不要な電荷が画素部ＰＩＸに入り込み、また、対向電極Ｔｃｏｍの電位や補助容量電極線ＣＳＬの電位が不安定になるため、対向電極Ｔｃｏｍと画素電極（図示なし）との間に電位差が生じ、この電位差により画素部ＰＩＸに不要な電荷が蓄積されることに起因している。この現象は、画像ノイズを発生させる原因になる。

このような現象に対しては、電源投入時に、画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させ、全ての画素部ＰＩＸから電荷を瞬時に放出させることが有効である。画素部ＰＩＸから電荷が瞬時に放出されれば、人間の視覚には画像の変化として知覚されないため、視聴者にほとんど違和感を与えることがなくなる。

そこで、電源投入時のオンシーケンスにおいて、時刻ｔ０にて電源が投入された直後の時刻ｔ１において、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態（ハイレベル）に設定して全オン動作を実施させる。これにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通状態とし、データ信号ＶＳＩＧとして、例えば黒を表す初期電圧を画素部ＰＩＸに書き込む。その後、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態に維持し、電源回路１５０において生成される正電源電圧ＶＨ（正の高電圧）および負電源電圧ＶＬ（負の高電圧）が確定した時刻ｔ４にてゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮを非アクティブ状態（ローレベル）とし、全オン動作を停止させる。その後、時刻ｔ５にて、ゲートスタートパルス信号ＧＳＴおよびゲートクロック信号ＧＣＫ１，ＧＣＫ２を発生させ、時刻ｔ６にて通常動作に移行させる。これにより、電源投入直後の電源電圧が不安定な期間において全オン動作が実施され、この全オン動作において全ての画素部ＰＩＸに黒を表す初期電圧が書き込まれ、画面全体に黒が表示される。これにより、電源投入時の画像の乱れが抑制され、視聴者に与える違和感を緩和することが可能になる。
ただし、データ信号ＶＳＩＧの初期電圧として、黒に限らず、任意の階調を表す電圧を設定することも可能である。

＜オフシーケンスへ適用した場合の動作＞
次に、シフトレジスタ１２１の全オン動作を、表示装置１００の電源を遮断するときに実施されるオフシーケンスに適用した場合について説明する。
図６は、第１実施形態による表示装置１００のオフシーケンスにおける動作を説明するためのタイムチャートであり、同図（Ａ）は、全オン動作において走査線をハイレベルに制御する場合の動作を示し、同図（Ｂ）は、全オン動作において、走査線と信号線の双方をハイレベルに制御する場合の動作を示している。

まず、図６（Ａ）を参照して、走査線をハイレベルに制御して全オン動作を実施する場合のオフシーケンスを説明する。この場合、ゲート全オン制御信号ＧＡＯＮがアクティブ状態に設定され、ソース全オン制御信号ＳＡＯＮは非アクティブ状態に設定される。電源を遮断する旨の指示が表示装置１００に与えられるか、或いは、そのような指示が表示装置１００内部で発生すると、全オン動作を開始する所定のタイミングにあたる時刻ｔ３において、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定される。この場合、走査線駆動回路１２０のシフトレジスタ１２１が、前述した全オン動作を実施し、シフトレジスタ１２１から走査線ＧＬ１，ＧＬ２，…，ＧＬｎに供給されるゲート信号Ｇ１，Ｇ２，…，Ｇｎが全てハイレベルになる。これにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣが一斉に導通状態となる。

ここで、表示装置１００は、時刻ｔ３以前の通常動作において、例えばドット反転駆動または走査信号線反転駆動等により画像表示動作を実施している。このため、同一の信号線ＳＬに接続された複数の画素部ＰＩＸには、それぞれ、表示画像の内容に応じて、正の電荷または負の電荷が蓄積された状態となっている。即ち、同一の信号線ＳＬに接続された複数の画素部ＰＩＸのうち、一部の画素部ＰＩＸには正の電荷が蓄積され、他の一部の画素部ＰＩＸには負の電荷が蓄積された状態となっている。このため、時刻ｔ３において、図１に示す信号線選択用薄膜トランジスタＴＳ１，ＴＳ２，…，ＴＳｎを全てオフ状態に制御すれば、時刻ｔ３から時刻ｔ５の全オン動作期間おいて、同一の信号線ＳＬに接続された複数の画素部ＰＩＸ間で正負の電荷の打ち消し合いが行われる。これにより、対向電極Ｔｃｏｍが無電圧状態に移行するときに、全画素部ＰＩＸの表示階調が概ね揃った状態で終状態へと移行することができる。従って、電源遮断時に表示装置１００により表示される画像の階調が概ね均一になり、画像の乱れを抑制することが可能になる。

次に、図６（Ｂ）を参照して、走査線と信号線の両方をハイレベルに制御して全オン動作を実施する場合のオフシーケンスを説明する。この場合、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの両方がアクティブ状態とされる。全オン動作を開始する所定のタイミングにあたる時刻ｔ３において、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの両方をアクティブ状態とし、信号線駆動回路１３０のシフトレジスタ１３１の出力信号を一斉にハイレベルに制御すると共に、走査線駆動回路１２０のシフトレジスタ１２１の出力信号を一斉にハイレベルとする。これにより、時刻ｔ３以前の通常動作において、表示装置１００が、ドット反転駆動、走査信号線反転駆動、データ信号線反転駆動など、何れの交流駆動を実施していたとしても、時刻ｔ３から時刻ｔ５の期間での全オン動作において、全画素部ＰＩＸの電荷状態が所定状態に揃うように各画素部ＰＩＸの放電または充電が行われる。このため、上述の図６（Ａ）に示す例に比較して、よりいっそう安定的に電源遮断時の画像の乱れを抑制することができる。

＜強制遮断時の動作＞
次に、表示装置１００の表示部に画像が表示された状態で、例えば停電等により電源回路１５０の動作が強制的に停止された場合の動作を説明する。
図７は、第１実施形態による表示装置１００の強制遮断時の動作を説明するためのタイムチャートである。同図において、時刻ｔ０から時刻ｔ３の期間では、走査線駆動回路１２０が通常動作を実施している。この場合、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮは何れも非アクティブ状態（即ち、ローレベル）となっている。このような通常動作が行われている状態で、時刻ｔ４において電源回路１５０の動作が強制的に停止されると、この電源回路１５０の動作の停止と同時に、表示制御回路１４０は、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮをアクティブ状態（即ち、ハイレベル）に設定する。ここで、電源回路１５０の出力配線には、容量Ｃ１２０，Ｃ１３０等が形成されているため、電源回路１５０が動作を停止しても、表示制御回路１４０が出力するゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルは、瞬時には接地電圧ＶＳＳにならず、電源回路１５０の出力配線の容量による時定数に応じて接地電圧ＶＳＳに向けて徐々に低下する。この場合、他の制御信号の信号レベルも同様に低下するので、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮは相対的にアクティブ状態に維持され、時刻ｔ４以降も全オン動作が継続される。

時刻ｔ４でゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮがアクティブ状態（ハイレベル）に設定されると、走査線駆動回路１２０のシフトレジスタ１２１は全オン動作を実施し、走査線ＧＬ１，ＧＬ２，…，ＧＬｎにハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力する。同様に、信号線駆動回路１３０のシフトレジスタ１３１も全オン動作を実施し、信号線ＳＬ１，ＳＬ２，…ＳＬｍにハイレベルの出力信号を出力する。このとき、上述のように、電源回路１５０の出力配線には、容量Ｃ１２０，Ｃ１３０等が形成されているため、電源回路１５０が動作を停止しても、電源回路１５０から出力された正電源電圧ＶＨは、瞬時には接地電圧ＶＳＳに相当するレベルにならず、容量Ｃ１２０，Ｃ１３０による時定数に応じて接地電圧ＶＳＳに向けて徐々に低下する。図７の例では、電源回路１５０の正電源電圧ＶＨが、時刻ｔ４で低下を開始し、時刻ｔ５において接地電位ＶＳＳに相当するローレベルにまで低下している。同様に、電源回路１５０から出力された負電源電圧ＶＬも瞬時には接地電圧ＶＳＳに相当するレベルにならず、容量Ｃ１２０，Ｃ１３０による時定数に応じて接地電圧ＶＳＳに向けて徐々に上昇する。また、走査線ＧＬ１，ＧＬ２，…，ＧＬｎ上のゲート信号Ｇ１，Ｇ２，Ｇ３，…，Ｇｎは、電源回路１５０から出力される正電源電圧ＶＨの低下に従って、時刻ｔ４から徐々に低下し、時刻ｔ５で接地電圧ＶＳＳに相当するローレベルとなる。

このように、電源回路１５０が強制的に遮断された場合、シフトレジスタ１２１が全オン動作を実施することにより、走査線ＧＬ１，ＧＬ２，…，ＧＬｎの信号レベルの全てが瞬時的にハイレベルになり、その後、一定の時定数で徐々に低下する。即ち、全ての走査線ＧＬ１，ＧＬ２，…，ＧＬｎの信号レベルが同一に揃えられる。これにより、上述したオフシーケンスと同様に、画像の乱れが抑制され、視聴者に与える違和感を緩和することができる。

上述した第１実施形態によれば、前述の従来技術の貫通電流遮断用に特に設けたＮＭＯＳトランジスタＱ６，Ｑ８を備える必要がないので、走査線駆動回路１２０および信号線駆動回路１３０を構成する各シフトレジスタの数を低減することができる。従って、走査線駆動回路１２０および信号線駆動回路１３０を構成するシフトレジスタのレイアウト面積を減らすことができ、全オン動作機能を備えた表示装置１００の狭額縁化が可能になる。

また、第１実施形態によれば、全オン動作時に、薄膜トランジスタＴ１（図３）がオフするので、薄膜トランジスタＴ１，抵抗Ｒ１、薄膜トランジスタＴ２によって形成される貫通電流経路が遮断される。また、全オン動作時に、薄膜トランジスタＴ４がオフするので、薄膜トランジスタＴ３と薄膜トランジスタＴ４によって形成される貫通電流経路が遮断される。更に、全オン動作時に、薄膜トランジスタＴ５，Ｔ６が共にオフするので、これら薄膜トランジスタＴ５，Ｔ６によって形成される貫通電流経路も遮断される。従って、本実施形態によれば、全オン動作時の貫通電流を防止することもできる。

また、第１実施形態によれば、通常動作時に、１つの薄膜トランジスタＴ３を通じて、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮＢが薄膜トランジスタＴ５のゲートに供給されるので、薄膜トランジスタＴ５のゲート電圧の低下を最小限に留めることができる。従って、通常動作時に、シフトレジスタのシフト動作を安定化させることが可能になる。
なお、上述の例では、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがアクティブになるときの信号レベルをハイレベルとしているが、停電時には全ての信号がローレベル（接地電圧ＶＳＳ）に収束することを考慮すれば、ゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがアクティブになるときの信号レベルをローレベルとしてもよい。この場合、通常動作時にはゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがハイレベルに設定された状態となっており、強制遮断時にゲート全オン制御信号ＧＡＯＮおよびソース全オン制御信号ＳＡＯＮの信号レベルがローレベルに設定されるので、強制遮断後の全オン動作を安定的に維持することが可能になる。

[第２実施形態]
次に、本発明の第２実施形態を説明する。
第２実施形態では、第１実施形態で用いた図１および図２を援用する。
第２実施形態による表示装置は、上述の第１実施形態において、図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図８に示すシフトレジスタ単位回路１２１２を備える。その他の構成は第１実施形態と同様である。

図８は、第２実施形態におけるシフトレジスタ単位回路１２１２の構成例を示す回路図である。シフトレジスタ単位回路１２１２は、図３に示す第１実施形態におけるシフトレジスタ単位回路１２１１の構成において、薄膜トランジスタＴ８を更に備える。薄膜トランジスタＴ８は、セット端子ＳＥＴと薄膜トランジスタＴ３のゲートとの間に電流路が介挿され、そのゲートには、薄膜トランジスタＴ８をオンさせる信号レベルを与える電源電圧ＶＤＤ（所定電位）が印加されている。薄膜トランジスタＴ８の電流路と薄膜トランジスタＴ３のゲートとの間の接続点はノードＮ３を形成している。その他の構成は第１実施形態におけるシフトレジスタ単位回路１２１１と同様である。

なお、本実施形態では、図２に示す第１実施形態におけるシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎのそれぞれが図８に示すシフトレジスタ単位回路１２１２で置き換えられるが、説明の便宜上、図２に示す「シフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ」なる表現をそのまま援用する。従って、本実施形態において、「シフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ」のそれぞれは、図８に示すシフトレジスタ単位回路１２１２を指す。第８実施形態を除き、後述の各実施形態においても同様である。

次に、図９を参照して、シフトレジスタ１２１２の動作を説明する。
図９は、第２実施形態におけるシフトレジスタ１２１２の動作例を示すタイムチャートであり、同図（Ａ）は通常動作時のタイムチャートであり、同図（Ｂ）は全オン動作時のタイムチャートである。なお、図９において、Ｎ１１、Ｎ３１は、初段のシフトレジスタ単位回路１２１_１のノードＮ１，Ｎ３を表し、Ｎ１２、Ｎ３２は、２段目のシフトレジスタ単位回路１２１_２のノードＮ１，Ｎ３を表し、Ｎ１ｎ、Ｎ３ｎは、ｎ段目のシフトレジスタ単位回路１２１_ｎのノードＮ１，Ｎ３を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。

まず、図９（Ａ）を参照して、シフトレジスタ１２１２の通常動作を説明する。
図９（Ａ）に示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１_１（即ち、初段のシフトレジスタ単位回路１２１２）のセット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルに遷移すると、このゲートスタートパルス信号ＧＳＴの信号レベルが薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３のゲートに伝達される。これにより、薄膜トランジスタＴ３のゲートと薄膜トランジスタＴ８との間のノードＮ３１がチャージされ、このノードＮ３１の電圧が上昇を開始する。

ノードＮ３１の電圧が上昇すると、薄膜トランジスタＴ３がオンする。ここで、薄膜トランジスタＴ３のドレインが接続された全オン制御端子ＡＯＮＢには、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮＢが与えられているので、薄膜トランジスタＴ３がオンすると、そのソース電圧が、ゲート電圧から閾値電圧Ｖｔｈだけ降下した電圧となる。このため、薄膜トランジスタＴ３のソースが接続されたノードＮ１１が、薄膜トランジスタＴ３のゲートが接続されたノードＮ３１に追従してチャージされ、ノードＮ１１の電圧が上昇を開始する。

また、ノードＮ３１の電圧が、薄膜トランジスタＴ８のゲート電圧（電源電圧ＶＤＤ）から薄膜トランジスタＴ８の閾値電圧Ｖｔｈだけ降下した電圧に達すると、薄膜トランジスタＴ８がオフし、ノードＮ３１はフローティング状態になる。その後、薄膜トランジスタＴ３によりノードＮ１１がチャージされてノードＮ１１の電圧が上昇する過程で、薄膜トランジスタＴ３のソースとゲートとの間の容量成分や、薄膜トランジスタＴ３のチャネルとゲートとの間の容量成分等を通じて、ノードＮ３１の電圧がノードＮ１１の電圧により押し上げられる。

ここで、ノードＮ１１に付随する容量成分、例えばトランジスタＴ５のゲート容量等が大きい程、薄膜トランジスタＴ３のチャージによるノードＮ１１の電圧の上昇が遅くなり、ノードＮ３１がフローティング状態になった後にノードＮ１１の電圧が上昇を開始し始める。この場合、ノードＮ１１の電圧の上昇分が大きくなるので、ノードＮ１１の電圧により押し上げられるノードＮ３１の電圧の上昇分も大きくなる。これによりノードＮ３１の電圧が上昇し、ゲート全オン制御信号ＧＡＯＮのハイレベル（電源電圧ＶＤＤ）に薄膜トランジスタＴ３の閾値電圧Ｖｔｈを加えた電圧以上になると、薄膜トランジスタＴ３の閾値電圧Ｖｔｈによる電圧降下を生じることなく、ノードＮ１１が薄膜トランジスタＴ３により電源電圧ＶＤＤまでチャージされる。

この後、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルからローレベルに遷移すると、セット端子ＳＥＴに電流路の一端が接続された薄膜トランジスタＴ８がオン状態になる。このため、薄膜トランジスタＴ８により、ノードＮ３１はディスチャージされ、ノードＮ３１の信号レベルがローレベルになる。ノードＮ３１の信号レベルがローレベルになると、ノードＮ３１にゲートが接続された薄膜トランジスタＴ３がオフする。このとき、ノードＮ１１はフローティング状態となり、電源電圧ＶＤＤにチャージされた状態に維持されるので、ノードＮ１１にゲートが接続された薄膜トランジスタＴ５はオン状態に維持される。
続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このゲートクロック信号ＧＣＫ１の信号レベル（ハイレベル）が薄膜トランジスタＴ５を通じて出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１としてハイレベルが出力される。その他の動作は、第１実施形態におけるシフトレジスタ１２１１と同様である。

全オン動作については、図９（Ｂ）に示すように、上述の第１実施形態と同様である。
即ち、全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢがローレベルに設定される。また、図９（Ｂ）に示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。この場合、初段のシフトレジスタ単位回路１２１_１において、薄膜トランジスタＴ１がオフし、薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、その信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフする。

また、薄膜トランジスタＴ８を通じてセット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ３がオンする。薄膜トランジスタＴ３がオンすると、ローレベル（接地電圧ＶＳＳ）に設定されたゲート全オン制御信号ＧＡＯＮＢが薄膜トランジスタＴ３を通じて薄膜トランジスタＴ５のゲートに伝達される。これにより、薄膜トランジスタＴ５がオフする。

また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子に供給され、これにより出力端子ＯＵＴがハイレベルに設定される。ここで、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６は共にオフ状態となるから、これら薄膜トランジスタＴ５，Ｔ６の影響を受けることなく、出力端子ＯＵＴは薄膜トランジスタＴ７によりハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１_１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１_２，１２１_３，…，１２１_ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１と同様にハイレベルに設定される。
以上により、本実施形態によるシフトレジスタ単位回路１２１２から構成された走査線駆動回路１２０は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。

第２実施形態によれば、薄膜トランジスタＴ３のゲート電圧が、第１実施形態に比較して高くなる。これにより、薄膜トランジスタＴ３を通じて伝達される信号の波形歪を抑制することができる。従って、例えば、初期特性、温度特性、劣化等の影響を受けて薄膜トランジスタの閾値電圧Ｖｔｈが上昇しても、シフトレジスタ内の信号の劣化を抑制することができ、シフトレジスタの動作マージンを改善することができる。

[第３実施形態]
次に、本発明の第３実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第３実施形態による表示装置は、上述の第２実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１０に示すシフトレジスタ単位回路１２１３を備える。その他の構成は第２実施形態と同様である。

図１０は、第３実施形態におけるシフトレジスタ単位回路１２１３の構成例を示す回路図である。シフトレジスタ単位回路１２１３は、図８に示す第２実施形態におけるシフトレジスタ単位回路１２１２の構成において、コンデンサＣ１，Ｃ２，Ｃ３を更に備える。コンデンサＣ１は、薄膜トランジスタＴ５のドレインとゲートとの間に接続される。コンデンサＣ３は、薄膜トランジスタＴ３のドレインとゲートとの間に接続される。コンデンサＣ２は、薄膜トランジスタＴ４，Ｔ６の各ゲート等が接続されたノードＮ２とグランドノード（所定電位ノード）との間に接続される。その他の構成は第２実施形態におけるシフトレジスタ単位回路１２１２と同様である。
なお、コンデンサＣ１，Ｃ２，Ｃ３の全てを備える必要はなく、そのうちの任意の一つまたは二つを備えてもよい。

基本的な動作は上述の第２実施形態におけるシフトレジスタ単位回路１２１２と同様であるが、本実施形態では、コンデンサＣ１により、通常動作における薄膜トランジスタＴ５のセルフブートストラップ効果を高めることができる。これにより、薄膜トランジスタＴ５がオンするときの薄膜トランジスタＴ５のゲート電圧を有効に高めることができる。従って、薄膜トランジスタＴ５を通じてクロック端子ＣＫから出力端子ＯＵＴに伝送される信号レベルを損なうことなく、その信号レベルを出力端子ＯＵＴに伝送することができる。

また、コンデンサＣ３により、薄膜トランジスタＴ３のセルフブートストラップ効果を高めることができる。これにより、薄膜トランジスタＴ３がオンするときの薄膜トランジスタＴ３のゲート電圧を有効に高めることができる。従って、薄膜トランジスタＴ３を通じて全オン制御端子ＡＯＮＢからノードＮ１に信号レベルを損なうことなく伝達することができる。
更に、コンデンサＣ２により、ノードＮ２の電圧の保持能力を高めることができる。これにより、ノードＮ１がチャージされている期間、薄膜トランジスタＴ４，Ｔ６を安定的にオフ状態に維持することができ、シフト動作を安定化させることができる。

本実施形態によれば、第２実施形態に比較して、ブートストラップ効果によるノードＮ１またはノードＮ３の電圧の上昇分を改善することができるので、薄膜トランジスタＴ３，Ｔ５を安定的にオン状態に制御することができる。従って、シフトレジスタの動作マージンを改善することが可能になる。
なお、全オン動作については、上述の第１および第２実施形態と同様である。

[第４実施形態]
次に、本発明の第４実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第４実施形態による表示装置は、上述の第３実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１１に示すシフトレジスタ単位回路１２１４を備える。その他の構成は第３実施形態と同様である。

図１１は、第４実施形態におけるシフトレジスタ単位回路１２１４の構成例を示す回路図である。シフトレジスタ単位回路１２１４は、図１０に示す第３実施形態におけるシフトレジスタ単位回路１２１３の構成において、薄膜トランジスタＴ９を更に備える。薄膜トランジスタＴ９は、そのゲートが薄膜トランジスタＴ６のドレインに接続され、そのドレインが薄膜トランジスタＴ６のゲートに接続され、そのソースがグランドノード（所定電位ノード）に接続されている。即ち、薄膜トランジスタＴ６と薄膜トランジスタＴ９は、ゲートとドレインが交差結合されている。その他の構成は第３実施形態におけるシフトレジスタ単位回路１２１３と同様である。

基本的な動作は上述の第３実施形態におけるシフトレジスタ単位回路１２１２と同様であるが、本実施形態では、前述の第２実施形態における図９（Ａ）に示す時刻ｔ１から時刻ｔ２の期間において、出力端子ＯＵＴの出力信号のハイレベルを安定的に維持することができる。このことについて、図９（Ａ）のタイムチャートを援用して説明する。通常動作において、時刻ｔ０でゲートスタートパルス信号ＧＳＴとゲートクロック信号ＧＣＫ２がハイレベルに遷移すると、前述したように、薄膜トランジスタＴ１，Ｔ２がオン状態になり、このうち、薄膜トランジスタＴ２によりノードＮ２がローレベルに駆動される。この後、ゲートスタートパルス信号ＧＳＴとゲートクロック信号ＧＣＫ２がローレベルに遷移すると、薄膜トランジスタＴ１，Ｔ２はオフ状態になり、ノードＮ２はフローティング状態になる。これにより、ノードＮ２のそれまでの信号レベル（即ちローレベル）はノードＮ２に形成された容量（例えばコンデンサＣ２の容量等）により保持される。さらに、時刻ｔ１でゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、前述したように薄膜トランジスタＴ５を通じて出力端子ＯＵＴにハイレベルが出力される。

ここで、時刻ｔ１から薄膜トランジスタＴ５を通じて出力端子ＯＵＴにハイレベルが出力されている期間、薄膜トランジスタＴ６はオフ状態に維持されている必要がある。この点について、上述の第１から第３実施形態では、時刻ｔ１で出力端子ＯＵＴの出力信号がハイレベルになる期間、薄膜トランジスタＴ６のゲートが接続されたノードＮ２はフローティング状態に維持されるので、薄膜トランジスタＴ６のゲートの信号レベルはノードＮ２に形成された容量によりローレベルに維持され、その信号レベルは不安定な状態にある。従って、例えばノイズやリーク経路の存在により、ノードＮ２の信号レベルが上昇すると、薄膜トランジスタＴ６がオン状態となって出力端子ＯＵＴの信号レベル（ハイレベル）を引き下げるおそれがある。

これに対し、第４実施形態では、上述のノイズやリーク経路の存在により出力端子ＯＵＴの信号レベルがハイレベルになると、薄膜トランジスタＴ９のゲートの信号レベルがハイレベルになる。このため、薄膜トランジスタＴ９がオン状態になり、薄膜トランジスタＴ６のゲートが接続されたノードＮ２をローレベル（接地電圧ＶＳＳ）に駆動する。これにより、時刻ｔ１から出力端子ＯＵＴの信号レベルがハイレベルになっている期間、薄膜トランジスタＴ６は薄膜トランジスタＴ９により強制的にオフ状態に維持される。従って、本実施形態によれば、通常動作において、出力信号をハイレベルに安定的に維持することができ、出力信号の信号レベルが低下することによる誤動作を防止することができる。従って、シフトレジスタの動作マージンを改善することが可能になる。
なお、全オン動作については、上述の第１から第３実施形態と同様である。

[第５実施形態]
次に、本発明の第５実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第５実施形態による表示装置は、上述の第４実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１２に示すシフトレジスタ単位回路１２１５を備える。その他の構成は第４実施形態と同様である。

図１２は、第５実施形態におけるシフトレジスタ単位回路１２１５の構成例を示す回路図である。シフトレジスタ単位回路１２１５は、図１１に示す第４実施形態におけるシフトレジスタ単位回路１２１４の構成において、薄膜トランジスタＴ１０を更に備える。薄膜トランジスタＴ１０は、そのソースが薄膜トランジスタＴ６および薄膜トランジスタＴ４の各ゲートが接続されるノードＮ２に接続され、そのゲートとドレインには初期化信号ＩＮＩＴが印加される。即ち、薄膜トランジスタＴ１０は、ダイオード接続され、そのアノードに相当するノードには初期化信号ＩＮＩＴが与えられ、そのカソードに相当するノードは、薄膜トランジスタＴ４，Ｔ６の各ゲートが接続されたノードＮ２に接続される。その他の構成は第４実施形態におけるシフトレジスタ単位回路１２１４と同様である。

初期化信号ＩＮＩＴは、電源投入時や、電源オフ時、または、シフトレジスタを一旦初期状態にする場合等に、例えば表示制御回路１４０によりアクティブ状態（ハイレベル）に設定される信号である。ただし、全オン動作では、初期化信号ＩＮＩＴは非アクティブ状態（ローレベル）に設定される。初期化信号ＩＮＩＴをアクティブ状態にすると、薄膜トランジスタＴ１０のドレインとゲートの電圧が上昇し、薄膜トランジスタＴ１０のソースには、そのドレイン電圧を閾値電圧Ｖｔｈ分だけ降下させた電圧が発生する。例えば、初期化信号ＩＮＩＴのハイレベルを電源電圧ＶＤＤとすれば、薄膜トランジスタＴ１０のソースには、電源電圧ＶＤＤから薄膜トランジスタＴ１０の閾値電圧Ｖｔｈを減じた電圧（ＶＤＤ−Ｖｔｈ）が発生する。この薄膜トランジスタＴ１０のソース電圧（ＶＤＤ−Ｖｔｈ）がノードＮ２に与えられると、薄膜トランジスタＴ４，Ｔ６が強制的にオン状態とされる。このため、ノードＮ１が薄膜トランジスタＴ４によりディスチャージされると共に、出力端子ＯＵＴが薄膜トランジスタＴ６によりプルダウンされる。この結果、シフトレジスタ単位回路１２１５の回路状態が初期化されると共に、出力信号の信号レベルがローレベルに初期化される。

本実施形態によれば、初期化信号ＩＮＩＴをアクティブ状態に制御することにより、クロック端子ＣＫ，ＣＫＢ、セット端子ＳＥＴ等に入力される信号とは関係なく、シフトレジスタの回路状態を構成的に初期化することができ、シフトレジスタを安定的に非アクティブ状態に制御すると共に出力信号をローレベルに設定することができる。
なお、本実施形態では、薄膜トランジスタＴ１０をダイオード接続した構成としたが、薄膜トランジスタＴ１０のドレインを電源電圧ＶＤＤに固定し、そのゲートに初期化信号ＩＮＩＴを入力する構成としてもよい。
なお、全オン動作については、上述の第１から第４実施形態と同様である。

[第６実施形態]
次に、本発明の第６実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第６実施形態による表示装置は、上述の第５実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１３に示すシフトレジスタ単位回路１２１６を備える。その他の構成は第５実施形態と同様である。

図１３は、第６実施形態におけるシフトレジスタ単位回路１２１６の構成例を示す回路図である。シフトレジスタ単位回路１２１６は、図１２に示す第５実施形態におけるシフトレジスタ単位回路１２１５の構成において、薄膜トランジスタＴ１１を更に備える。薄膜トランジスタＴ１１は、その電流路が薄膜トランジスタＴ３のドレインと薄膜トランジスタＴ５のゲートとの間に介挿されている。具体的には、薄膜トランジスタＴ１１の電流路を形成するソースおよびドレインの一方が薄膜トランジスタＴ３のソースに接続され、薄膜トランジスタＴ１１のソースおよびドレインの他方が薄膜トランジスタＴ５のゲートに接続される。薄膜トランジスタＴ１１のゲートには、電源電圧ＶＤＤ（所定電位）が印加されている。本実施形態では、薄膜トランジスタＴ３のソースと、薄膜トランジスタＴ４のドレインとの間の接続点はノードＮ４を形成し、薄膜トランジスタＴ１１の電流路と薄膜トランジスタＴ５のゲートとの間の接続点はノードＮ５を形成している。その他の構成は第５実施形態におけるシフトレジスタ単位回路１２１５と同様である。

上述した第５実施形態におけるシフトレジスタ単位回路１２１５によれば、コンデンサＣ１によるブートストラップ効果によりノードＮ１の電圧が押し上げられると、その電圧は電源電圧ＶＤＤよりも高い高電圧（ＶＤＤ＋α）になる。このとき、コンデンサＣ３によるブートストラップ効果と相俟って、薄膜トランジスタＴ３のゲートとドレインとの間、およびソースとドレインとの間には、高電圧（ＶＤＤ＋α）と接地電圧ＶＳＳとの差電圧が印加された状態となり、極めて高い電圧が印加された状態になる。薄膜トランジスタＴ４についても同様であり、薄膜トランジスタＴ４のゲートとドレインとの間、およびソースとドレインとの間にも、高電圧（ＶＤＤ＋α）と接地電圧ＶＳＳとの差電圧が印加された状態となる。このような高電圧は、例えばトランジスタの劣化等の原因になり得る。
第６実施形態では、次に説明するように、シフトレジスタ単位回路１２１６の動作において、第５実施形態における上述の高電圧の発生を薄膜トランジスタＴ１１により防止している。

本実施形態によるシフトレジスタ単位回路１２１６の動作を説明する。
図１４は、第６実施形態におけるシフトレジスタ単位回路１２１６を備えたシフトレジスタ１２１の動作例を示すタイムチャートであり、同図（Ａ）は通常動作時のタイムチャートであり、同図（Ｂ）は全オン動作時のタイムチャートである。図１４において、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢはハイレベルに設定される。また、図１４において、Ｎ４１、Ｎ５１は、初段のシフトレジスタ単位回路１２１_１のノードＮ４，Ｎ５を表し、Ｎ４２、Ｎ５２は、２段目のシフトレジスタ単位回路１２１_２のノードＮ４，Ｎ５を表し、Ｎ４ｎ、Ｎ５ｎは、ｎ段目のシフトレジスタ単位回路１２１_ｎのノードＮ４，Ｎ５を表し、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎは、それぞれ、初段、２段目、ｎ段目のシフトレジスタ単位回路の出力信号を表している。
なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。

まず、図１４（Ａ）を参照して、シフトレジスタ１２１６の通常動作を説明する。
シフトレジスタ単位回路１２１６の基本的な動作は、上述の第１から第５実施形態の各シフトレジスタ単位回路１２１６の通常動作と同等であるが、第６実施形態では、ノードＮ４をチャージして、出力信号としてハイレベルを出力するときの内部信号の振る舞いが上述の各実施形態と異なる。

図１４（Ａ）に示すように、時刻ｔ０にて、初段のシフトレジスタ単位回路１２１_１（即ち、初段のシフトレジスタ単位回路１２１６）のセット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルに遷移すると、このゲートスタートパルス信号ＧＳＴの信号レベルが薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３のゲートに伝達される。これにより、薄膜トランジスタＴ３のゲートと薄膜トランジスタＴ８との間のノードＮ３１がチャージされ、このノードＮ３１の電圧が上昇を開始する。

ノードＮ３１の電圧が上昇すると、薄膜トランジスタＴ３がオンする。ここで、薄膜トランジスタＴ３のドレインが接続された全オン制御端子ＡＯＮＢには、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮＢが与えられているので、薄膜トランジスタＴ３がオンすると、そのソース電圧が、そのゲート電圧から閾値電圧Ｖｔｈ分だけ降下した電圧となる。このため、薄膜トランジスタＴ３のソースが接続されたノードＮ４１が、薄膜トランジスタＴ３のゲートが接続されたノードＮ３１に追従してチャージされ、ノードＮ４１の電圧が上昇を開始する。

また、ノードＮ３１の電圧が電源電圧ＶＤＤから薄膜トランジスタＴ８の閾値電圧Ｖｔｈだけ降下した電圧に達すると、薄膜トランジスタＴ８がオフし、ノードＮ３１はフローティング状態になる。その後、薄膜トランジスタＴ３によりノードＮ４１がチャージされてノードＮ４１の電圧が上昇する過程で、コンデンサＣ３を通じて、ノードＮ３１の電圧がノードＮ４１の電圧により押し上げられる。

ノードＮ３１の電圧が上昇し、電源電圧ＶＤＤに薄膜トランジスタＴ３の閾値電圧Ｖｔｈを加えた電圧以上になると、ノードＮ４１は、薄膜トランジスタＴ３の閾値電圧Ｖｔｈによる電圧降下を生じることなく、薄膜トランジスタＴ３により電源電圧ＶＤＤまでチャージされる。ここで、薄膜トランジスタＴ１１のゲートには電源電圧ＶＤＤが印加されており、薄膜トランジスタＴ１１はオン状態にあるから、ノードＮ４１がチャージされると、薄膜トランジスタＴ１１を通じてノードＮ５１もチャージされ、このノードＮ５１の信号レベルが上昇する。このため、ノードＮ５１にゲートが接続された薄膜トランジスタＴ５がオンする。

ただし、この時点では、クロック端子ＣＫに接続された薄膜トランジスタＴ５のドレインに入力されるゲートクロック信号ＣＫ１の信号レベルはローレベルであるから、出力端子ＯＵＴ１の出力信号の信号レベルはローレベルのままである。薄膜トランジスタＴ１１を通じて、ノードＮ５が、電源電圧ＶＤＤから薄膜トランジスタＴ１１の閾値電圧Ｖｔｈだけ降下した電圧にチャージされると、薄膜トランジスタＴ１１がオフし、ノードＮ４１とノードＮ５１は電気的に切り離される。

続いて、時刻ｔ１にて、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１がハイレベルに遷移すると、このゲートクロック信号ＧＣＫ１の信号レベル（ハイレベル）が薄膜トランジスタＴ５を通じて出力端子ＯＵＴに伝達され、出力信号ＯＵＴ１としてハイレベルが出力される。このとき、コンデンサＣ１によるブートストラップ効果により、ノードＮ５１の電圧が、出力端子ＯＵＴの出力信号の電圧により押し上げられて高電圧になる。これにより、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１のハイレベル（電源電圧ＶＤＤ）が、薄膜トランジスタＴ５の閾値電圧Ｖｔｈによる電圧降下を生じることなく、出力端子ＯＵＴに伝達される。

ここで、コンデンサＣ１によるブートストラップ効果によりノードＮ５１の電圧が上昇しても、薄膜トランジスタＴ１１がオフしているため、このコンデンサＣ１によるブートストラップ効果によってノードＮ４１の電圧が押し上げられることはなく、ノードＮ４１の電圧は電源電圧ＶＤＤに維持される。このため、本実施形態によれば、薄膜トランジスタＴ３，Ｔ４には電源電圧ＶＤＤと接地電圧ＶＳＳとの差電圧しか印加されず、高電圧が印加されない。

また、ノードＮ５１の電圧は、ノードＮ４１の電圧から薄膜トランジスタＴ１１の閾値電圧Ｖｔｈを減じた電圧にコンデンサＣ１による昇圧分に相当する電圧αを加えた電圧（ＶＤＤ−Ｖｔｈ＋α）に留まる。このため、薄膜トランジスタＴ１１には、ノードＮ５１の電圧（ＶＤＤ−Ｖｔｈ＋α）とノードＮ４１の電圧（ＶＤＤ）との差電圧（α―Ｖｔｈ）しか印加されない。また、コンデンサＣ１によるブートストラップ効果による上昇分に相当する電圧αは、クロック端子ＣＫに入力されるゲートクロック信号ＧＣＫ１の振幅（ＶＤＤ−ＶＳＳ）よりも大きくなることはないので、薄膜トランジスタＴ５にも通常の駆動電圧以下の電圧しか印加されない。
その他の通常動作は、上述の各実施形態と同様である。

全オン動作については、図１４（Ｂ）に示すように、上述の各実施形態と同様である。
即ち、全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢがローレベルに設定される。また、図１４（Ｂ）に示すように、ゲートスタートパルス信号ＧＳＴはハイレベルに設定され、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。この場合、初段のシフトレジスタ単位回路１２１_１において、薄膜トランジスタＴ１がオフし、薄膜トランジスタＴ２がオンする。これにより、ノードＮ２１が薄膜トランジスタＴ２によりプルダウンされ、その信号レベルがローレベルになる。この結果、ノードＮ２１にゲートが接続された薄膜トランジスタＴ４，Ｔ６がオフする。

また、セット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ３がオンする。薄膜トランジスタＴ３がオンすると、ローレベルに設定されたゲート全オン制御信号ＧＡＯＮＢが薄膜トランジスタＴ３および薄膜トランジスタＴ１１を通じて薄膜トランジスタＴ５のゲートに伝達される。これにより、薄膜トランジスタＴ５がオフする。

また、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１_１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１_２，１２１_３，…，１２１_ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１と同様にハイレベルに設定される。
以上により、本実施形態によるシフトレジスタ単位回路１２１６から構成されたシフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとして、ハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
第６実施形態によれば、第５実施形態に比較して、各薄膜トランジスタに印加される電圧が緩和されるので、トランジスタの劣化等を抑制することができる。

[第７実施形態]
次に、本発明の第７実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第７実施形態による表示装置は、上述の第６実施形態において援用する図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図１５に示すシフトレジスタ単位回路１２１７を備える。その他の構成は第６実施形態と同様である。

図１５は、第７実施形態におけるシフトレジスタ単位回路１２１７の構成例を示す回路図である。シフトレジスタ単位回路１２１７は、図１３に示す第６実施形態におけるシフトレジスタ単位回路１２１６の構成において、薄膜トランジスタＴ１２，Ｔ１３を更に備える。薄膜トランジスタＴ１２は、その電流路が、薄膜トランジスタＴ６のゲートが接続されたノードＮ２とグランドノード（所定電位ノード）との間に接続されている。また、薄膜トランジスタＴ１２のゲートは全オン制御端子ＡＯＮに接続され、そのゲートにはゲート全オン制御信号ＧＡＯＮが印加される。

薄膜トランジスタＴ１３は、その電流路が薄膜トランジスタＴ３のソースが接続されたノードＮ４とグランドノード（所定電位ノード）との間に接続されている。また、薄膜トランジスタＴ１３のゲートは全オン制御端子ＡＯＮに接続され、そのゲートにはゲート全オン制御信号ＧＡＯＮが供給される。その他の構成は第６実施形態におけるシフトレジスタ単位回路１２１６と同様である。

次に、本実施形態におけるシフトレジスタ単位回路１２１７の動作を説明する。
本実施形態において、通常動作は上述の第６実施形態と同様であるので、その説明は省略し、全オン動作について説明する。
全オン動作では、ゲート全オン制御信号ＧＡＯＮがハイレベルに設定され、その反転信号であるゲート全オン制御信号ＧＡＯＮＢがローレベルに設定される。また、ゲートクロック信号ＧＣＫ１，ＧＣＫ２はローレベルに設定される。ゲートスタートパルス信号ＧＳＴはハイレベルであってもローレベルであってもよい。

セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがハイレベルである場合、上述の各実施形態と同様に、薄膜トランジスタＴ２がオンとなり、この薄膜トランジスタＴ２によりノードＮ２がディスチャージされる。この場合、全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ１２もオンするから、薄膜トランジスタＴ２と共に、この薄膜トランジスタＴ１２を通じてノードＮ２がディスチャージされる。これにより、ノードＮ２にゲートが接続された薄膜トランジスタＴ４，Ｔ６が共にオフ状態に制御される。

また、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴのハイレベルは、薄膜トランジスタＴ８を通じて薄膜トランジスタＴ３のゲートに与えられる。これにより、薄膜トランジスタＴ３がオンする。ここで、薄膜トランジスタＴ３のドレインが接続される全オン制御端子ＡＯＮＢにはローレベルのゲート全オン制御信号ＧＡＯＮＢが入力されるので、このゲート全オン制御信号ＧＡＯＮＢのローレベルが薄膜トランジスタＴ３を通じてノードＮ４に伝達される。これにより、ノードＮ４が薄膜トランジスタＴ３を通じてディスチャージされる。

この場合、全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ１３もオンするから、薄膜トランジスタＴ３と共に薄膜トランジスタＴ１３を通じてノードＮ４がディスチャージされる。ディスチャージされたノードＮ４のローレベルは薄膜トランジスタＴ１１を通じて薄膜トランジスタＴ５のゲートに伝達され、これにより薄膜トランジスタＴ５がオフする。この結果、出力端子ＯＵＴに接続された薄膜トランジスタＴ５，Ｔ６の双方がオフする。

これに対し、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンする。薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１_１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１_２，１２１_３，…，１２１_ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１と同様にハイレベルに設定される。これにより、ゲートスタートパルス信号ＧＳＴをハイレベルに設定した場合の全オン動作が実施される。

次に、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴがローレベルである場合、セット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ２がオフする。また、薄膜トランジスタＴ８を通じてセット端子ＳＥＴにゲートが接続された薄膜トランジスタＴ３もオフする。しかしながら、ハイレベルのゲート全オン制御信号ＧＡＯＮがゲートに与えられる薄膜トランジスタＴ１２，Ｔ１３が共にオンするので、ノードＮ２は薄膜トランジスタＴ１２によりディスチャージされ、ノードＮ４は薄膜トランジスタＴ１３によりディスチャージされる。従って、薄膜トランジスタＴ４，Ｔ５，Ｔ６，Ｔ９，Ｔ１１に関する限り、回路状態は、上述のゲートスタートパルス信号ＧＳＴがハイレベルである場合と同じになる。

この結果、上述の各実施形態と同様に、ハイレベルに設定されたゲート全オン制御信号ＧＡＯＮが与えられる全オン制御端子ＡＯＮにゲートが接続された薄膜トランジスタＴ７がオンすると、薄膜トランジスタＴ７を通じて電源電圧ＶＤＤが出力端子ＯＵＴに供給され、出力端子ＯＵＴがハイレベルに設定される。これにより、初段のシフトレジスタ単位回路１２１_１は、ハイレベルの出力信号ＯＵＴ１を出力する。２段目以降のシフトレジスタ単位回路１２１_２，１２１_３，…，１２１_ｎの出力信号ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎも、初段のシフトレジスタ単位回路１２１_１の出力信号ＯＵＴ１と同様にハイレベルに設定される。これにより、ゲートスタートパルス信号ＧＳＴをハイレベルに設定した場合の全オン動作が実施される。

以上により、本実施形態によるシフトレジスタ単位回路１２１７から構成されたシフトレジスタ１２１は、ゲート信号Ｇ１，Ｇ２，…，Ｇｎとしてハイレベルの出力信号ＯＵＴ１，ＯＵＴ２，…，ＯＵＴｎを出力し、全オン動作が実施される。
従って、第７実施形態によれば、セット端子ＳＥＴに入力されるゲートスタートパルス信号ＧＳＴの信号レベルに関係なく、シフトレジスタを全オン動作させることができる。

[第８実施形態]
次に、本発明の第８実施形態を説明する。
本実施形態では、第１実施形態で用いた図１のみを援用する。
第８実施形態による表示装置は、上述の第７実施形態において援用する図２に示すシフトレジスタ１２１に代えて、図１６に示すシフトレジ１８１を備える。その他の構成は、第１実施形態と同様である。

図１６は、第８実施形態におけるシフトレジスタ１８１の構成例を示す概略ブロック図である。図２に示すように、シフトレジスタ１８１は、複数の走査線ＧＬ１，ＧＬ２，ＧＬ３，…，ＧＬｎに対応した複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎを備えている。これら複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎは縦続接続されている。

複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎのそれぞれは、同様の構成を有しており、以下では、適宜、シフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎのそれぞれを指すときは、「シフトレジスタ単位回路１８１１」と称する。シフトレジスタ単位回路１８１１は、クロック端子ＣＫ，ＣＫＢ、２つのセット端子ＳＥＴ１，ＳＥＴ２、出力端子ＯＵＴ、全オン制御端子ＡＯＮ，ＡＯＮＢを備えている。

複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎのうち、奇数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ１が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ２が入力される。逆に、偶数段のシフトレジスタ単位回路のクロック端子ＣＫにはゲートクロック信号ＧＣＫ２が入力され、クロック端子ＣＫＢにはゲートクロック信号ＧＣＫ１が入力される。複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎの全オン制御端子ＡＯＮにはゲート全オン制御信号ＧＡＯＮが入力され、全オン制御端子ＡＯＮＢには、ゲート全オン制御信号ＧＡＯＮの反転信号であるゲート全オン制御信号ＧＡＯＮＢが入力される。

複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎのうち、初段のシフトレジスタ単位回路１８１_１のセット端子ＳＥＴ１にはゲートスタートパルス信号ＧＳＴが入力され、２段目以降のシフトレジスタ単位回路（即ち、２段目のシフトレジスタ単位回路からｎ段目のシフトレジスタ単位回路）のセット端子ＳＥＴ１には、それぞれ、前段のシフトレジスタ単位回路の出力信号が入力される。また、最終段のｎ段目のシフトレジスタ単位回路１８１_ｎのセット端子ＳＥＴ２にはゲートスタートパルス信号ＧＳＴが入力され、ｎ−１段目以前のシフトレジスタ単位回路（即ち、初段のシフトレジスタ単位回路からｎ−１段目のシフトレジスタ単位回路）のセット端子ＳＥＴ２には、それぞれ、後段のシフトレジスタ単位回路の出力信号が入力される。例えば、シフトレジスタ単位回路１８１_２のセット端子ＳＥＴ１には、その前段のシフトレジスタ単位回路１８１_１の出力信号ＯＵＴ１が入力され、シフトレジスタ単位回路１８１_２のセット端子ＳＥＴ２には、その後段のシフトレジスタ単位回路１８１_３の出力信号ＯＵＴ３が入力される。
なお、図では省略されているが、複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎのそれぞれには、走査方向（シフト方向）を切り替えるための後述の走査切替信号ＵＤ，ＵＤＢが入力される。

図１７は、第８実施形態におけるシフトレジスタ単位回路１８１１の構成例を示す回路図である。シフトレジスタ単位回路１８１１は、図１５に示す第７実施形態におけるシフトレジスタ単位回路１２１７の構成において、選択回路ＳＥＬを更に備える。その他の構成は、第７実施形態のシフトレジスタ単位回路１２１７と同様である。選択回路ＳＥＬは、走査切替信号ＵＤ，ＵＤＢに基づいて、セット端子ＳＥＴ１に入力される前段のシフトレジスタ単位回路の出力信号（またはゲートスタートパルス信号ＧＳＴ）とセット端子ＳＥＴ２に入力される後段のシフトレジスタ単位回路の出力信号（またはゲートスタートパルス信号ＧＳＴ）とのうちの何れかを選択して入力信号として取り込むものである。

例えば、２段目のシフトレジスタ単位回路１８１_２に備えられた選択回路ＳＥＬは、初段のシフトレジスタ単位回路１８１_１の出力信号ＯＵＴ１と、３段目のシフトレジスタ単位回路１８１_３の出力信号ＯＵＴ３とのうちの何れかの出力信号を選択する。選択回路ＳＥＬは、選択した出力信号を薄膜トランジスタＴ２のゲートに供給すると共に、上述の第７実施形態においてセット端子ＳＥＴに接続される薄膜トランジスタＴ８の電流路の一端に供給する。

本実施形態では、選択回路ＳＥＬは、走査切替信号ＵＤ，ＵＤＢに基づいて走査方向を切り替えるための走査切替回路として機能する。ここで、走査方向とは、図１６に示す複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎの出力順を指し、初段のシフトレジスタ単位回路１８１_１から最終段であるｎ段目のシフトレジスタ単位回路１８１_ｎに向かう昇順の走査方向で出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが出力される場合の走査を順走査と称し、逆に、最終段であるシフトレジスタ単位回路１８１_ｎから初段のシフトレジスタ単位回路１８１_１に向かう降順の走査方向で出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが出力される場合の走査を逆走査と称する。

図１８は、第８実施形態におけるシフトレジスタ単位回路の詳細例を示す回路図であり、選択回路ＳＥＬの構成例を示す。図１８（Ａ）に示す選択回路（走査切替回路）は、薄膜トランジスタＴ８１，Ｔ８２，Ｔ８３，Ｔ８４，Ｔ８５，Ｔ８６，Ｔ８７，Ｔ８８を備えている。ここで、薄膜トランジスタＴ８１のドレインには、走査切替信号ＵＤが供給され、そのゲートには走査切替信号ＵＤの反転信号である走査切替信号ＵＤＢが供給される。薄膜トランジスタＴ８１のソースは薄膜トランジスタＴ８２のドレインに接続され、薄膜トランジスタＴ８２のゲートには電源電圧ＶＤＤが供給される。薄膜トランジスタＴ８３のドレインには走査切替信号ＵＤが供給され、そのゲートはドレインに接続され、そのソースは、上述の薄膜トランジスタＴ８２のソースと共に薄膜トランジスタＴ８４のゲートに接続される。即ち、薄膜トランジスタＴ８３はダイオード接続され、そのアノードに相当するノードには走査切替信号ＵＤが供給され、そのカソードに相当するノードは薄膜トランジスタＴ８４のゲートに接続される。薄膜トランジスタＴ８４の電流路の一端はセット端子ＳＥＴ１に接続され、その電流路の他端は出力端子ＳＯに接続される。

また、薄膜トランジスタＴ８５のソースには、走査切替信号ＵＤＢが供給され、そのゲートには走査切替信号ＵＤが供給される。薄膜トランジスタＴ８５のドレインは薄膜トランジスタＴ８６のソースに接続され、薄膜トランジスタＴ８６のゲートには電源電圧ＶＤＤが供給される。薄膜トランジスタＴ８７のソースには走査切替信号ＵＤＢが供給され、そのゲートはソースに接続され、そのドレインは、上述の薄膜トランジスタＴ８６のドレインと共に薄膜トランジスタＴ８８のゲートに接続される。即ち、薄膜トランジスタＴ８７はダイオード接続され、そのアノードに相当するノードには走査切替信号ＵＤＢが供給され、そのカソードに相当するノードは薄膜トランジスタＴ８８のゲートに接続される。薄膜トランジスタＴ８８の電流路の一端はセット端子ＳＥＴ２に接続され、その電流路の他端は出力端子ＳＯに接続される。

図１８（Ｂ）に示す選択回路は、上述の図１８（Ａ）の構成において、薄膜トランジスタＴ８１，Ｔ８３，Ｔ８５，Ｔ８７を省略し、薄膜トランジスタＴ８２のドレインに走査切替信号ＵＤを供給し、薄膜トランジスタＴ８６のソースに走査切替信号ＵＤＢを供給するように構成される。
図１８（Ｃ）に示す選択回路は、上述の図１８（Ａ）の構成において、薄膜トランジスタＴ８１，Ｔ８２，Ｔ８３，Ｔ８５，Ｔ８６，Ｔ８７を省略し、薄膜トランジスタＴ８４のゲートに走査切替信号ＵＤを供給し、薄膜トランジスタＴ８８のゲートに走査切替信号ＵＤＢを供給するように構成される。

次に、本実施形態の動作を説明する。
先に選択回路ＳＥＬの基本的動作を説明した後、この選択回路ＳＥＬを備えた図１６に示すシフトレジスタ単位回路１８１の動作を説明する。

＜選択回路ＳＥＬの動作＞
まず、図１８（Ａ）に示す選択回路の動作を説明する。
順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、その反転信号である走査切替信号ＵＤＢはローレベルに設定される。この場合、ローレベルの走査切替信号ＵＤＢが与えられる薄膜トランジスタＴ８１はオフ状態となり、ハイレベルの走査切替信号ＵＤがドレインに与えられる薄膜トランジスタＴ８３を通じて、薄膜トランジスタＴ８４のゲートが、走査切替信号ＵＤのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８３の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ−Ｖｔｈ）にチャージされる。従って、薄膜トランジスタＴ８４がオン状態とされる。

一方、ハイレベルの走査切替信号ＵＤがゲートに与えられる薄膜トランジスタＴ８５はオン状態となる。また、電源電圧ＶＤＤがゲートに与えられる薄膜トランジスタＴ８６もオン状態にある。このため、薄膜トランジスタＴ８８のゲートは薄膜トランジスタＴ８５と薄膜トランジスタＴ８６を通じてディスチャージされ、薄膜トランジスタＴ８８のゲートにローレベルが印加される。従って、薄膜トランジスタＴ８８がオフ状態とされる。この場合、薄膜トランジスタＴ８７は、ソースとゲートにローレベルの走査切替信号ＵＤＢが供給されるので、オフ状態となる。

上述のように薄膜トランジスタＴ８４がオン状態になり、薄膜トランジスタＴ８８がオフ状態になると、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続され、セット端子ＳＥＴ２は出力端子ＳＯから電気的に切り離された状態になる。このため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。このとき、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果により、薄膜トランジスタＴ８４のゲート電圧が、セット端子ＳＥＴ１に入力される信号の信号レベルによって押し上げられる。このため、セット端子ＳＥＴ１に入力される信号は、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。

この場合、セット端子ＳＥＴ１には、前段のシフトレジスタ単位回路の出力信号が入力されるので、図１６に示す複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎは、上述の各実施形態と同様に、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎを昇順で出力し、順走査が実施されることになる。

次に、逆走査を行う場合、走査切替信号ＵＤはローレベルに設定され、走査切替信号ＵＤＢはハイレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤＢがゲートに与えられる薄膜トランジスタＴ８１はオン状態となる。また、電源電圧ＶＤＤがゲートに与えられる薄膜トランジスタＴ８２もオン状態にある。このため、薄膜トランジスタＴ８４のゲートは薄膜トランジスタＴ８１と薄膜トランジスタＴ８２を通じてディスチャージされ、薄膜トランジスタＴ８４のゲートにローレベルが印加される。従って、薄膜トランジスタＴ８４がオフ状態とされる。この場合、薄膜トランジスタＴ８３は、ソースとゲートにローレベルの走査切替信号ＵＤＢが供給されるので、オフ状態となる。

一方、ローレベルの走査切替信号ＵＤがゲートに与えられる薄膜トランジスタＴ８５はオフ状態となり、ハイレベルの走査切替信号ＵＤＢがドレインに与えられる薄膜トランジスタＴ８７を通じて、薄膜トランジスタＴ８８のゲートが、走査切替信号ＵＤＢのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８７の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ−Ｖｔｈ）にチャージされる。従って、薄膜トランジスタＴ８８がオン状態とされる。

上述のように薄膜トランジスタＴ８４がオフ状態になり、薄膜トランジスタＴ８８がオン状態になると、セット端子ＳＥＴ２が出力端子ＳＯと電気的に接続され、セット端子ＳＥＴ１は出力端子ＳＯから電気的に切り離された状態になる。このため、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。このとき、薄膜トランジスタＴ８８のゲートとチャネルとの間の容量成分によるブートストラップ効果により、薄膜トランジスタＴ８８のゲート電圧が、セット端子ＳＥＴ２に入力される信号の信号レベルによって押し上げられる。このため、セット端子ＳＥＴ２に入力される信号は、薄膜トランジスタＴ８８の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。

この場合、セット端子ＳＥＴ２には、後段のシフトレジスタ単位回路の出力信号が入力されるので、図１６に示す複数のシフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎは、上述の各実施形態とは逆に、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎを降順で出力し、逆走査が実施されることになる。

上述したように、図１８（Ａ）に示す選択回路の構成によれば、薄膜トランジスタＴ８４，Ｔ８８の閾値電圧Ｖｔｈによる電圧降下を生じることなく、セット端子ＳＥＴ１またはセット端子ＳＥＴ２から出力端子ＳＯに信号を伝送することができる。従って、シフトレジスタ単位回路の動作マージンを確保しながら、走査方向の切り替えを実施することができる。

また、図１８（Ａ）に示す選択回路の構成によれば、薄膜トランジスタＴ８４，Ｔ８８のゲート電圧がブートストラップ効果で上昇すると、薄膜トランジスタＴ８２，Ｔ８６がオフ状態になるので、ゲートにローレベルが印加されている薄膜トランジスタＴ８１，Ｔ８５のソースには、上述のブートストラップ効果で生じた高電圧が印加されない。従って、各薄膜トランジスタの劣化を抑制することができる。

次に、図１８（Ｂ）に示す選択回路の動作を説明する。
順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、走査切替信号ＵＤＢはローレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤは、薄膜トランジスタＴ８２を通じて薄膜トランジスタＴ８４のゲートに伝達される。このとき、薄膜トランジスタＴ８４のゲートは、走査切替信号ＵＤのハイレベルに相当する電源電圧ＶＤＤから薄膜トランジスタＴ８２の閾値電圧Ｖｔｈ分だけ降下した電圧（ＶＤＤ−Ｖｔｈ）にチャージされる。これにより、薄膜トランジスタＴ８４がオン状態とされる。一方、ローレベルの走査切替信号ＵＤＢは、薄膜トランジスタＴ８６を通じて薄膜トランジスタＴ８８のゲートに伝達される。このとき、薄膜トランジスタＴ８４のゲートは、走査切替信号ＵＤのローレベルに相当する接地電圧ＶＳＳにディスチャージされる。これにより、薄膜トランジスタＴ８８がオフ状態とされる。

従って、上述の図１８（Ａ）に示す選択回路と同様に、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続されるため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。また、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果により、セット端子ＳＥＴ１に入力される信号は、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈによる電圧降下を生じることなく出力端子ＳＯに伝達される。
逆走査を行う場合についても順走査の場合と同様に説明されるが、この場合、薄膜トランジスタＴ８８がオン状態となり、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。

次に、図１８（Ｃ）に示す選択回路の動作を説明する。
順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、走査切替信号ＵＤＢはローレベルに設定される。この場合、ハイレベルの走査切替信号ＵＤは、薄膜トランジスタＴ８４のゲートに伝達される。これにより、薄膜トランジスタＴ８４がオン状態とされる。一方、ローレベルの走査切替信号ＵＤＢは、薄膜トランジスタＴ８８のゲートに伝達される。これにより、薄膜トランジスタＴ８８がオフ状態とされる。

従って、上述の図１８（Ａ）および（Ｂ）にそれぞれ示す選択回路と同様に、セット端子ＳＥＴ１が出力端子ＳＯと電気的に接続されるため、セット端子ＳＥＴ１に入力される信号が選択されて出力端子ＳＯから出力される。ただし、図１８（Ｃ）の選択回路によれば、薄膜トランジスタＴ８４のゲートとチャネルとの間の容量成分によるブートストラップ効果を得ることはできないので、セット端子ＳＥＴ１に入力される信号の信号レベルは、薄膜トランジスタＴ８４の閾値電圧Ｖｔｈ分だけ降下されて出力端子ＳＯに伝達されることになる。
逆走査を行う場合についても順走査の場合と同様に説明されるが、この場合、薄膜トランジスタＴ８８がオン状態となり、セット端子ＳＥＴ２に入力される信号が選択されて出力端子ＳＯから出力される。

次に、図１９を参照して、上述の選択回路ＳＥＬを備えたシフトレジスタ単位回路１８１１の動作を説明する。
図１９は、第８実施形態におけるシフトレジスタの動作例を示すタイムチャートであり、同図（Ａ）は順走査時のタイムチャートであり、同図（Ｂ）は逆走査時のタイムチャートである。図１９において、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、通常動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢはハイレベルに設定される。また、図１９において、ＯＵＴ１、ＯＵＴ２、ＯＵＴｎ−１，ＯＵＴｎは、それぞれ、初段、２段目、ｎ−１段目、ｎ段目のシフトレジスタ単位回路１８１１の出力信号を表している。
なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。

＜順走査時の動作＞
順走査を行う場合、走査切替信号ＵＤはハイレベルに設定され、その反転信号である走査切替信号ＵＤＢはローレベルに設定される。この場合、上述したように、選択回路ＳＥＬにより、セット端子ＳＥＴ１に入力される信号が選択される。従って、初段のシフトレジスタ単位回路１８１_１には、セット端子ＳＥＴ１に入力されるゲートスタートパルス信号ＧＳＴが取り込まれ、２段目以降のシフトレジスタ単位回路１８１_２，１８１_３，…，１８１_ｎのセット端子ＳＥＴ１には、前段のシフトレジスタ単位回路の出力信号が取り込まれる。従ってこの場合、図１９（Ａ）に示すように、前述した各実施形態と同様に、ゲートクロック信号ＧＣＫ１，ＧＣＫ２に同期して、シフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが昇順で出力される。

＜逆走査時の動作＞
逆走査を行う場合、走査切替信号ＵＤはローレベルに設定され、その反転信号である走査切替信号ＵＤＢはハイレベルに設定される。この場合、上述したように、選択回路ＳＥＬにより、セット端子ＳＥＴ２に入力される信号が選択される。従って、最終段のｎ段目のシフトレジスタ単位回路１８１１には、セット端子ＳＥＴ２に入力されるゲートスタートパルス信号ＧＳＴが取り込まれ、初段からｎ−１段目のフトレジスタ単位回路１８１_１，１８１_２，…，１８１_ｎ−１のセット端子ＳＥＴ２には、後段のシフトレジスタ単位回路の出力信号が取り込まれる。この場合、シフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎは、それぞれ、上述の順走査におけるシフトレジスタ単位回路１８１_ｎ，１８１_ｎ−１，…，１８１_２，１８１_１に対応する動作を行う。従ってこの場合、図１９（Ｂ）に示すように、順走査とは逆に、ゲートクロック信号ＧＫ１，ＧＫ２に同期して、シフトレジスタ単位回路１８１_１，１８１_２，１８１_３，…，１８１_ｎの出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎが降順で出力される。

＜全オン動作＞
全オン動作は、上述した第７実施形態と同様である。即ち、この場合、ゲート全オン制御信号ＧＡＯＮがハイレベルになると、セット端子ＳＥＴ１，ＳＥＴ２に入力されるゲートスタートパルス信号ＧＳＴの信号レベルに関係なく、即ち、選択回路ＳＥＬの選択状態とは関係なく、図１９（Ｃ）に示すように、出力信号ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，…，ＯＵＴｎの全てがハイレベルに設定される。これにより、シフトレジスタが全オン動作を実施する。
以上、第８実施形態によれば、動作マージンを確保しながら、走査方向を切り替えることができる。

[第９実施形態]
次に、本発明の第９実施形態を説明する。
本実施形態でも、第１実施形態で用いた図１および図２を援用する。
第９実施形態による表示装置は、上述の第１実施形態において、図２に示すシフトレジスタ１２１を構成するシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎ（即ち、図３に示すシフトレジスタ単位回路１２１１）に代えて、図２０に示すシフトレジスタ単位回路１２１９を備える。その他の構成は第１実施形態と同様である。

図２０は、第９実施形態におけるシフトレジスタ単位回路１２１９の構成例を示す回路図である。シフトレジスタ単位回路１２１９は、前述の第１実施形態における図３に示すシフトレジスタ単位回路１２１１の構成において、ｎチャネル型電界効果トランジスタである薄膜トランジスタＴ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７を、それぞれ、ｐチャネル型電界効果トランジスタである薄膜トランジスタＴＰ１，ＴＰ２，ＴＰ３，ＴＰ４，ＴＰ５，ＴＰ６，ＴＰ７に置き換えると共に、電源電圧ＶＤＤと接地電圧ＶＳＳとを入れ替えて構成される。本実施形態では、薄膜トランジスタＴＰ３のソースと薄膜トランジスタＴＰ４のドレインとの間の接続点はノードＮＰ１を形成し、抵抗Ｒ１と薄膜トランジスタＴ２のドレインとの間の接続点はノードＮＰ２を形成する。また、本実施形態では、セット端子ＳＥＴ、クロック端子ＣＫ，ＣＫＢ、全オン制御端子ＡＯＮ，ＡＯＮＢの各端子に入力される信号は、前述の第１実施形態における各端子に入力される信号を反転させたものになる。

図２１は、第９実施形態におけるシフトレジスタの動作例を示すタイムチャートであり、同図（Ａ）は通常動作時のタイムチャートであり、同図（Ｂ）は全オン動作時のタイムチャートである。図２１において、ゲートスタートパルス信号ＧＳＴ、ゲートクロック信号ＧＣＫ１，ＧＣＫ２のハイレベルおよびローレベルは、それぞれ、シフトレジスタに供給される動作電源の電圧ＶＤＤおよび接地電圧ＶＳＳに相当する信号レベルである。また、本実施形態の場合、通常動作では、ゲート全オン制御信号ＧＡＯＮはハイレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢはローレベルに設定される。逆に、全オン動作では、ゲート全オン制御信号ＧＡＯＮはローレベルに設定され、ゲート全オン制御信号ＧＡＯＮＢはハイレベルに設定される。また、図２１において、ＮＰ１１、ＮＰ２１は、初段のシフトレジスタ単位回路１２１_１のノードＮＰ１，ＮＰ２を表し、ＮＰ１２、ＮＰ２２は、２段目のシフトレジスタ単位回路１２１_２のノードＮＰ１，ＮＰ２を表し、ＮＰ１ｎ、ＮＰ２ｎは、ｎ段目のシフトレジスタ単位回路１２１_ｎのノードＮＰ１，ＮＰ２を表し、ＯＵＴＰ１、ＯＵＴＰ２、ＯＵＴＰｎは、初段、２段目、ｎ段目のシフトレジスタ単位回路１２１９の出力信号を表している。
なお、図中の“Ｈ”は、ハイレベルを示し、“Ｌ”は、ローレベルを示している。

シフトレジスタ単位回路１２１９の動作は、基本的には、前述の第１実施形態におけるシフトレジスタ単位回路１２１１の動作において各信号レベルを反転させれば、第１実施形態と同様に説明される。ただし、本実施形態では、図２１（Ａ）に示すように、複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎの各出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎは、通常動作では、ローレベルのパルス信号となり、全オン動作ではローレベルに維持される。

ここで、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｐチャネル型電界効果トランジスタを用いれば、全オン動作において、複数のシフトレジスタ単位回路１２１_１，１２１_２，１２１_３，…，１２１_ｎの各出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎがローレベルとなることにより、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させることができる。また、第１実施形態と同様に、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｎチャネル型電界効果トランジスタを用いた場合、全オン動作において、全ての画素部ＰＩＸの画素用薄膜トランジスタＴＣを導通させるためには、走査線ＧＬ１，ＧＬ２，…，ＧＬｎ上のゲート信号Ｇ１，Ｇ２，…，Ｇｎをハイレベルに設定する必要がある。従ってこの場合、例えば、シフトレジスタ単位回路１２１９の出力信号ＯＵＴＰ１，ＯＵＴＰ２，ＯＵＴＰ３，…，ＯＵＴＰｎの信号レベルを反転させるためのインバータ回路を設ければよい。

本実施形態によれば、シフトレジスタ単位回路１２１９を構成する薄膜トランジスタとしてｐチャネル電界効果トランジスタを用いたので、例えば、画素部ＰＩＸの画素用薄膜トランジスタＴＣとしてｐチャネル型電界効果トランジスタを用いた場合に、トランジスタ数を増加させることなく、通常動作と全オン動作が可能なシフトレジスタを構成することができる。
なお、本実施形態では、前述の第１実施形態におけるシフトレジスタ単位回路１２１１の各薄膜トランジスタをｐチャネル型電界効果トランジスタに置き換えてシフトレジスタ単位回路１２１９を構成したが、第２実施形態から第８実施形態における各シフトレジスタ単位回路についても同様に各薄膜トランジスタをｐチャネル型電界効果トランジスタに置き換えることが可能である。

以上、本発明の実施形態を説明したが、上述した第１から第９実施形態の各実施形態固有の特徴部分は、任意に組み合わせることができ、上述の変形例においても同様である。また、本発明は、上述の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で、種々の変形、変更、置換が可能である。
例えば、上述の各実施形態において、個々の薄膜トランジスタは、ゲートを共通にして、電流路（ソース・ドレイン）が直列または並列に接続された複数の薄膜トランジスタとして備えられてもよい。

本発明は、液晶テレビなどに適用することができる。

１００ 表示装置
１１０ 表示部
１２０ 走査線駆動回路（ゲートドライバ）
１２１ シフトレジスタ
１２１_１〜１２１_ｎ シフトレジスタ単位回路
１３０ 信号線駆動回路（ソースドライバ）
１３１ シフトレジスタ
１４０ 表示制御回路
１５０ 電源回路
１２０ 走査線駆動回路
１２１ シフトレジスタ
１３０ 信号線駆動回路
１３１ シフトレジスタ
１４０ 表示制御回路
１８１_１〜１８１_ｎ シフトレジスタ単位回路
Ｃ１，Ｃ２，Ｃ３ コンデンサ
ＣＳ 画素容量部
ＧＬ１〜ＧＬｎ 走査線
ＰＩＸ 画素部
Ｒ１ 抵抗
ＳＥＬ 選択回路
ＳＬ１〜ＳＬｍ 信号線
Ｔ１〜Ｔ１２，Ｔ８１〜Ｔ８８ 薄膜トランジスタ
Ｔｃｏｍ 対向電極
ＴＰ１〜ＴＰ７ 薄膜トランジスタ
ＴＳ１〜ＴＳｍ 信号線選択用薄膜トランジスタ

Claims (11)

1. 複数の単位回路を従属接続してなるシフトレジスタであって、
   前記単位回路は、
   第１クロック信号が与えられるクロック端子と出力端子との間に電流路が接続された第１出力トランジスタと、
   前記出力端子と所定電位ノードとの間に電流路が接続された第２出力トランジスタと、
   前記複数の単位回路の出力信号の信号レベルを所定の信号レベルに設定するための制御信号がアクティブである場合、前記出力端子の信号レベルを前記所定の信号レベルに設定する設定部と、
   前記制御信号がアクティブである場合、前記制御信号の信号レベルを前記第１出力トランジスタの制御電極に与えることにより前記第１出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、入力信号に応答して前記第１出力トランジスタをオンさせる第１出力制御部と、
   前記制御信号がアクティブである場合、前記第２出力トランジスタをオフさせ、前記制御信号が非アクティブである場合、前記第１クロック信号に続く第２クロック信号、または前記第１クロック信号に同期した信号に応答して前記第１出力トランジスタをオフさせると共に前記第２出力トランジスタをオンさせる第２出力制御部と、
   を備えたシフトレジスタ。
2. 前記第１出力制御部は、
   前記制御信号が与えられる制御信号端子と前記第１出力トランジスタの制御電極との間に電流路が接続され、ゲートに前記入力信号が与えられた第１電界効果トランジスタを備えた、請求項１に記載のシフトレジスタ。
3. 前記第１出力制御部は、
   前記入力信号が与えられる入力端子と前記第１出力制御部が備える前記第１電界効果トランジスタのゲートとの間に電流路が介挿され、ゲートに所定電位が与えられた第２電界効果トランジスタを更に備えた、請求項２に記載のシフトレジスタ。
4. 前記第１出力トランジスタは電界効果トランジスタであり、
   前記第１出力トランジスタのドレインとゲートとの間に接続された第１コンデンサと、
   前記第１電界効果トランジスタのドレインとゲートとの間に接続された第２コンデンサと、
   を更に備えた、請求項３に記載のシフトレジスタ。
5. 前記第２出力トランジスタは電界効果トランジスタであり、
   前記第２出力トランジスタのドレインにゲートが接続され、前記第２出力トランジスタのゲートにドレインが接続された第３電界効果トランジスタを更に備えた、請求項４に記載のシフトレジスタ。
6. 前記第２出力トランジスタのゲートにソースが接続され、ゲートとドレインに初期化信号が印加された第４電界効果トランジスタを更に備えた、請求項５に記載のシフトレジスタ。
7. 前記第１電界効果トランジスタのソースと前記第１出力トランジスタのゲートとの間に電流路が介挿された第５電界効果トランジスタを更に備えた、請求項６に記載のシフトレジスタ。
8. 前記第２出力トランジスタのゲートと前記所定電位ノードとの間に電流路が接続され、ゲートに前記制御信号が与えられる第６電界効果トランジスタと、
   前記第１電界効果トランジスタのソースと前記所定電位ノードとの間に電流路が接続され、ゲートに前記制御信号が与えられる第７電界効果トランジスタと、
   を更に備えた、請求項７に記載のシフトレジスタ。
9. 前記複数の単位回路のそれぞれは、
   前段の単位回路の出力信号と後段の単位回路の出力信号とのうちの何れかを選択して前記入力信号として取り込む選択回路を更に備えた、請求項１から８の何れか１項に記載のシフトレジスタ。
10. 前記第１出力トランジスタ、前記第２出力トランジスタ、前記第１電界効果トランジスタ、前記第２電界効果トランジスタ、前記第３電界効果トランジスタ、前記第４電界効果トランジスタ、前記第５電界効果トランジスタ、前記第６電界効果トランジスタ、前記第７電界効果トランジスタは、同一導電型の電界効果トランジスタであって、ｎチャネル型またはｎチャネル型の何れかの電界効果トランジスタである、請求項８に記載のシフトレジスタ。
11. 前記請求項１から１０の何れか１項に記載のシフトレジスタから構成された駆動回路を備えた表示装置。

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