JP4937929B2

JP4937929B2 - 駆動回路およびそれを備えた表示装置ならびに表示装置の駆動方法

Info

Publication number: JP4937929B2
Application number: JP2007554807A
Authority: JP
Inventors: 新策清水; 祐一郎村上
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2006-01-23
Filing date: 2006-09-07
Publication date: 2012-05-23
Anticipated expiration: 2026-09-07
Also published as: US8362998B2; WO2007083410A1; CN101361110B; CN101361110A; US20090267924A1; JPWO2007083410A1

Description

本発明は、液晶表示装置などの表示パネルを駆動する駆動回路に関するものである。

液晶表示装置には、表示パネルを駆動するための駆動回路として、ソースドライバ回路およびゲートドライバ回路が備えられている。これらの駆動回路には、表示パネルの駆動タイミングを制御する駆動信号を生成するためのシフトレジスタが用いられる。このようなシフトレジスタの一例を図１２に示す。

図１２に示すシフトレジスタ１０１は、各段毎に、セット・リセット型フリップフロップ１０２（１０２−１、１０２−２、…）とＣＭＯＳ構成のアナログスイッチ１０３（１０３−１、１０３−２、…）とを備えている。また、シフトレジスタ１０１には、スタートパルスＳＰと、互いに位相が異なる２つのクロック信号ＣＫ・ＣＫＢとが入力されるようになっている。

セット・リセット型フリップフロップ（以下、単にフリップフロップと称する）１０２は、Ｓ端子に入力されるセット信号がアクティブになることでセットされ、Ｑ端子からの出力信号Ｑ（Ｑ１、Ｑ２…）がＨｉｇｈとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、Ｒ端子に入力されるリセット信号がアクティブになるとリセットされ、出力信号ＱがＬｏｗとなり、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続けるものである。

各フリップフロップ１０２のうち、図１２において左端にある初段のフリップフロップ１０２−１には、スタートパルスＳＰがセット信号として入力される。２段目以降のフリップフロップ１０２には、それぞれの１つ前の段のフリップフロップ１０２に対応するアナログスイッチ１０３からの出力信号Ｘ（Ｘ１、Ｘ２…）がセット信号として入力される。また、各フリップフロップ１０２には、それぞれの１つ後の段のフリップフロップ１０２に対応するアナログスイッチ１０３からの出力信号Ｘ（Ｘ２、Ｘ３…）がリセット信号として入力される。

各アナログスイッチ１０３は、対応するフリップフロップ１０２からＨｉｇｈの出力信号Ｑ（Ｑ１、Ｑ２…）が出力されている期間、オン状態となり、クロック信号ＣＫ或いはＣＫＢを出力信号Ｘ（Ｘ１、Ｘ２…）として出力し、これがシフトレジスタ１０１の出力信号として出力される。詳細には、奇数段のフリップフロップ１０２に対応するアナログスイッチ１０３が、クロック信号ＣＫを出力し、偶数段のフリップフロップ１０２に対応するアナログスイッチ１０３が、クロック信号ＣＫＢを出力する。

なお、各アナログスイッチ１０３に設けられているインバータ１０４は、アナログスイッチ１０３を構成する、並列接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタとの各ゲートに、相反するレベルのコントロール信号を供給するためのものである。

そして、これら出力信号Ｘであるクロック信号ＣＫ或いはクロック信号ＣＫＢが、上述したように、それぞれの次段（１つ後の段）のフリップフロップ１０２へセット信号として入力される一方、それぞれの前段（１つ前の段）のフリップフロップ１０２へリセット信号としても入力される。

このような構成において、初段のフリップフロップ１０２−１に、スタートパルスＳＰがセット信号として入力され、初段のフリップフロップ１０２−１がセットされると、出力信号Ｑ１がＨｉｇｈとなる。

フリップフロップ１０２−１の出力信号Ｑ１がＨｉｇｈとなることで、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオンとなり、アナログスイッチ１０３−１からは、クロック信号ＣＫが出力信号Ｘ１として出力され、これがシフトレジスタ１０１の初段の出力信号として出力される。

また、このクロック信号ＣＫである出力信号Ｘ１は、２段目のフリップフロップ１０２−２にセット信号としても入力されるので、出力信号Ｘ１がＨｉｇｈになるタイミングで、２段目のフリップフロップ１０２−２がセットされ、上記と同様にして、出力信号Ｑ２がＨｉｇｈとなる。２段目のフリップフロップ１０２−２の出力信号Ｑ２がＨｉｇｈとなることで、２段目のフリップフロップ１０２−２に対応するアナログスイッチ１０３−２がオンとなり、アナログスイッチ１０３−２からは、クロック信号ＣＫＢが出力信号Ｘ２として出力され、これがシフトレジスタ１０１の２段目の出力信号として出力される。

そして、このクロック信号ＣＫＢである出力信号Ｘ２も、上記と同様にして、３段目のフリップフロップ１０２−３にセット信号としても入力されるので、出力信号Ｘ２がＨｉｇｈになるタイミングで、３段目のフリップフロップ１０２−３がセットされることとなり、出力信号Ｑ３がＨｉｇｈとなる。また、このクロック信号ＣＫＢである出力信号Ｘ２は、１つ前の段、つまり初段のフリップフロップ１０２−１にリセット信号としても入力されるので、出力信号Ｘ２がＨｉｇｈになるタイミングで、初段のフリップフロップ１０２−１がリセットされ、出力信号Ｑ１がＬｏｗとなり、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオフとなる。

このようなフリップフロップ１０２のセット・リセット動作と、これによるアナログスイッチ１０３の開閉動作が各段で順次行われることで、上記シフトレジスタ１０１からは、クロック信号ＣＫ・ＣＫＢと同じ幅をもつ、互いに重ならない出力信号Ｘ（Ｘ１，Ｘ２…）が出力されることとなる。

しかしながら、上記シフトレジスタ１０１の構成では、クロック信号ＣＫ・ＣＫＢに位相ずれがある場合に、シフトレジスタ１０１が誤動作する恐れがあるといった問題点を有している。

上記誤動作について、図１３を用いて説明する。図１３は、シフトレジスタ１０１の動作を示すタイミングチャートであり、クロック信号ＣＫ・ＣＫＢに位相ずれがある場合のものである。クロック信号ＣＫＢの位相が、クロック信号ＣＫの位相に対して遅れる方向にずれている。

スタートパルスＳＰの立ち上がり（Ａ）で、初段のフリップフロップ１０２−１がセットされ、出力信号Ｑ１がＨｉｇｈとなる。出力信号Ｑ１がＨｉｇｈの間、初段のフリップフロップ１０２−１に対応するアナログスイッチ１０３−１がオンするため、クロック信号ＣＫが、出力信号Ｘ１として出力される。そして、この出力信号Ｘ１が、２段目のフリップフロップ１０２−２にセット信号としても入力されるので、この出力信号Ｘ１の立ち上がり（Ｂ）で、２段目のフリップフロップ１０２−２がセットされ、出力信号Ｑ２がＨｉｇｈとなる。

ところが、ここで、クロック信号ＣＫＢの位相がクロック信号ＣＫの位相に対してずれているために、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる期間が存在する。そのため、クロック信号ＣＫＢの遅れ分（ズレ）に相当する余分なパルスＰＰが、本来のクロック信号ＣＫＢのパルスＰＰＰに先んじて出力信号Ｘ２として出力される。３段目のフリップフロップ１０２−３は、この出力信号Ｘ２をセット信号としているので、本来であれば（Ｄ）のタイミングでセットされるものが、この余分な出力信号Ｘ２にて（Ｃ）のタイミングでセットされてしまう。

その結果、３段目のフリップフロップ１０２−３に対応するアナログスイッチ１０３−３から、Ｈｉｇｈの出力信号Ｘ３が出力信号Ｘ１と同じタイミングで出力されてしまい、３段目以降のフリップフロップ１０２…全てが同時にセットされることとなって、シフトレジスタ１０１が正常に動作せず、誤動作することとなる。

また、このようなクロック信号ＣＫ・ＣＫＢ間の位相ずれは、クロック信号ＣＫ・ＣＫＢがシフトレジスタ１０１内部を伝送される間にも生じるものである。

このような誤動作を防止する技術として、特許文献１に記載されたものがある。特許文献１に記載されたシフトレジスタを図１４に示す。

図１４に示すシフトレジスタ２０１は、フリップフロップ部２０２と誤動作防止部２０３とを備えて構成されている。フリップフロップ部２０２には、各段毎に、セット・リセット型フリップフロップ２１（２１−１、２１−２、…）が設けられており、誤動作防止部２０３には、各段毎に、誤動作防止回路２２（２２−１、２２−２、…）が設けられている。言い換えれば、シフトレジスタ２０１は、各段毎に、セット・リセット型フリップフロップ（以下、単にフリップフロップと称する）２１が設けられており、各フリップフロップ２１に対応して、その出力信号Ｑ（Ｑ１、Ｑ２…）が入力される誤動作防止回路２２が１つずつ配設されている。このようなシフトレジスタ２０１には、スタートパルスＳＰと、互いに位相が異なる２つのクロック信号ＣＫ・ＣＫＢとが入力されるようになっている。

フリップフロップ部２０２は、図１４において左端にある初段のフリップフロップ２１−１にスタートパルスＳＰが入力されることで、左端のフリップフロップ２１から順に、出力信号Ｑ(Ｑ１、Ｑ２…)を出力していくものである。

セット・リセット型であるフリップフロップ２１は、Ｓ端子に入力されるセット信号がアクティブになることでセットされ、Ｑ端子からの出力信号Ｑ（Ｑ１，Ｑ２…）がＨｉｇｈとなる。そして、セット信号が非アクティブになっても、その出力状態を保持し続け、Ｒ端子に入力されるリセット信号がアクティブになるとリセットされ、出力信号ＱがＬｏｗとなり、リセット信号が非アクティブになっても、次にセット信号がアクティブになるまでその状態を保持し続けるようになっている。

各フリップフロップ２１のうち、図１４において左端にある初段のフリップフロップ２１−１には、スタートパルスＳＰがセット信号として入力される。２段目以降のフリップフロップ２１には、それぞれの１つ前の段のフリップフロップ２１の出力信号Ｑ（Ｑ１、Ｑ２…）が入力される誤動作防止回路２２（対応する誤動作防止回路２２）の出力信号Ｘ（Ｘ１、Ｘ２…）がセット信号として入力される。また、各フリップフロップ２１には、それぞれの１つ後の段のフリップフロップ２１に対応する誤動作防止回路２２の出力信号Ｘ（Ｘ１、Ｘ２…）がリセット信号として入力される。

誤動作防止部２０３は、クロック信号ＣＫとクロック信号ＣＫＢとの間に位相ずれが発生し、クロック信号ＣＫとクロック信号ＣＫＢとに波形が重なる、共にＨｉｇｈとなる期間があっても、シフトレジスタ２０１が誤動作しないようにするものである。誤動作防止回路２２は、位相差検出部２３（２３ａ、２３ｂ）と波形タイミング整形部２４（２４ａ、２４ｂ）とからなる。

位相差検出部２３は、次段のフリップフロップ２１へと入力させるクロック信号（ＣＫ或いはＣＫＢ）の波形より他のクロック信号と波形（ＣＫＢ或いはＣＫ）が重なり合う部分を除去して重なり除去クロック信号を生成するものである。ここでは、位相差検出部２３は、クロック信号ＣＫとクロック信号ＣＫＢとの波形を検出して、クロック信号ＣＫとクロック信号ＣＫＢとが重ならない波形を抽出し、これを新たなクロック信号（重なり除去クロック信号）として生成する。

位相差検出部２３は、奇数段と偶数段とで生成する重なり除去クロック信号が異なり、奇数段用の位相差検出部２３ａは、奇数段用の重なり除去クロック信号として、出力信号Ａ１、Ａ３…を出力する。出力信号Ａ１、Ａ３…は、クロック信号ＣＫより、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなるズレ部分を除去した信号となる（図１５参照）。偶数段用の位相差検出部２３ｂは、偶数段用のクロック信号として、出力信号Ａ２、Ａ４…を出力する。出力信号Ａ２、Ａ４…は、クロック信号ＣＫＢより、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなるズレ部分を除去した信号となる（図１５参照）。このようにして新たなクロック信号を生成することで、奇数段用のクロック信号である出力信号Ａ１、Ａ３…と、偶数段用のクロック信号である出力信号Ａ２、Ａ４…とは、互いにＨｉｇｈ期間の重ならない信号となる（図１５参照）。

このような位相差検出部２３ａ・２３ｂは、図１４に示すように、ＮＯＲ回路ＮＯＲ１とインバータＩＮＶ１とから構成することができる。この場合、奇数段の位相差検出部２３ａでは、ＮＯＲ回路ＮＯＲ１に、クロック信号ＣＫＢが直接入力されると共に、クロック信号ＣＫがインバータＩＮＶ１を介して反転して入力される。これにより、ＮＯＲ回路ＮＯＲ１からは、クロック信号ＣＫがＨｉｇｈでクロック信号ＣＫＢがＬｏｗの期間にＨｉｇｈとなる信号が出力され、これが出力信号Ａ１、Ａ３…となる（図１５参照）。

また、偶数段の位相差検出部２３ｂでは、奇数段の場合とは逆になる。つまり、ＮＯＲ回路ＮＯＲ１には、クロック信号ＣＫの方が直接入力され、クロック信号ＣＫＢがインバータＩＮＶ１を介して反転して入力される。これにより、ＮＯＲ回路ＮＯＲ１からは、クロック信号ＣＫがＬｏｗでクロック信号ＣＫＢがＨｉｇｈの期間にＨｉｇｈとなる信号が出力され、これが出力信号Ａ２、Ａ４…となる（図１５参照）。

そして、図１５より分かるように、この場合、奇数段の位相差検出部２３ａからの出力信号Ａ１、Ａ３…と、偶数段の位相差検出部２３ｂからの出力信号Ａ２、Ａ４…とは、クロック信号ＣＫ・ＣＫＢ間のズレに相当する分の間隔を互いのＨｉｇｈ期間の間に有する信号となる。

各波形タイミング整形部２４は、対応するフリップフロップ２１の出力信号Ｑ（Ｑ１、Ｑ２…）のＨｉｇｈとなる期間に、対応する位相差検出部２３にて生成された重なり除去クロック信号である出力信号Ａ（Ａ１、Ａ２、Ａ３…）がＨｉｇｈとなる期間を抽出して出力信号Ｘ（Ｘ１、Ｘ２…）を生成し、これをそれぞれの次段のフリップフロップ２１のセット信号とするものであり、奇数段も偶数段も同じ構成である。

また、各波形タイミング整形部２４の出力信号Ｘ（Ｘ１、Ｘ２…）は、シフトレジスタ２０１の出力信号として出力されると共に、それぞれの前段のフリップフロップ２１へリセット信号としても入力され、前段のフリップフロップ２１をリセットするようになっている。

このような波形タイミング整形部２４は、図１４に示すように、ＮＡＮＤ回路ＮＡＮＤ１とインバータＩＮＶ２とから構成することができる。ＮＡＮＤ回路ＮＡＮＤ１には、対応する位相差検出部２３の出力信号Ａ（Ａ１、Ａ２、Ａ３…）と、対応するフリップフロップ２１の出力信号Ｑ（Ｑ１、Ｑ２、Ｑ３…）とが入力され、その出力がインバータＩＮＶ２を介して反転され、出力信号Ｘ（Ｘ１、Ｘ２…）として出力される。ＮＡＮＤ回路ＮＡＮＤ１は、入力される出力信号Ａと出力信号Ｑとが共にＨｉｇｈの期間のみＬｏｗ出力となるので、各波形タイミング整形部２４からは、出力信号Ａと出力信号Ｑとが共にＨｉｇｈの期間のみにＨｉｇｈとなる出力信号Ｘ（Ｘ１、Ｘ２…）が出力される（図１５参照）。

このような構成のシフトレジスタ２０１の動作を、図１５のタイミングチャートを用いて説明する。初段のフリップフロップ２１−１に、スタートパルスＳＰがセット信号として入力されると、初段のフリップフロップ２１−１がセットされ（ア）、出力信号Ｑ１がＨｉｇｈとなる。

フリップフロップ２１−１から出力信号Ｑ１がＨｉｇｈとなることで、初段のフリップフロップ２１−１に対応する誤動作防止回路２２−１から、詳細にはその波形タイミング整形部２４から、誤動作防止回路２２−１の位相差検出部２３ａで生成された出力信号Ａ１がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ１が出力され、これがシフトレジスタ２０１の初段の出力として出力される。

また、この出力信号Ｘ１は、２段目のフリップフロップ２１−２にもセット信号として入力され、出力信号Ｘ１がＨｉｇｈになるタイミングで、２段目のフリップフロップ２１−２がセットされ（イ）、上記と同様にして、２段目のフリップフロップ２１−２の出力信号Ｑ２がＨｉｇｈとなる。フリップフロップ２１−２の出力信号Ｑ２がＨｉｇｈとなることで、２段目のフリップフロップ２１−２に対応する誤動作防止回路２２−２から、詳細にはその波形タイミング整形部２４ｂから、誤動作防止回路２２−２の位相差検出部２３ｂで生成された出力信号Ａ２がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ２が出力され、これがシフトレジスタ２０１の２段目の出力として出力される。

そして、この出力信号Ｘ２は、上記と同様に、３段目のフリップフロップ２１−３にもセット信号としても入力され、出力信号Ｘ２がＨｉｇｈになるタイミングで、３段目のフリップフロップ２１−３がセットされ（ウ）、対応する誤動作防止回路２２−３から、出力信号Ａ３がＨｉｇｈの期間Ｈｉｇｈとなる出力信号Ｘ３が出力され、これがシフトレジスタ２０１の３段目の出力として出力される。また、この出力信号Ｘ２は、１つ前の段、つまり初段のフリップフロップ２１−１にリセット信号としても入力されるので、出力信号Ｘ２がＨｉｇｈになるタイミングで、初段のフリップフロップ２１−１がリセットされ（オ）、出力信号Ｑ１がＬｏｗレベルとなる。

出力信号Ｘ３は、上記と同様にして、４段目のフリップフロップ２１−４にセット信号として入力されるので、出力信号Ｘ３がＨｉｇｈになるタイミングで、４段目のフリップフロップ２１−４がセットされ（エ）、また、１つ前の段、つまり２段目のフリップフロップ２１−２にリセット信号としても入力されるので、出力信号Ｘ３がＨｉｇｈになるタイミングで、２段目のフリップフロップ２１−２がリセットされる（カ）。

このようなフリップフロップ２１のセット・リセット動作と、誤動作防止回路２２による出力信号Ｘ（Ｘ１、Ｘ２…）の出力動作が、シフトレジスタ２０１の各段で順次行われることで、上記シフトレジスタ２０１の奇数段からは、奇数段用の重なり除去クロック信号である出力信号Ａ１、Ａ３…のＨｉｇｈ期間を利用した出力信号Ｘ１、Ｘ３が出力される一方、シフトレジスタ２０１の偶数段からは、奇数段用の重なり除去クロック信号である出力信号Ａ１、Ａ３…のＨｉｇｈ期間とは重ならない偶数段用の重なり除去クロック信号である出力信号Ａ２、Ａ４…のＨｉｇｈ期間を利用した出力信号Ｘ２、Ｘ４…が出力され、結局は、互いに重ならない出力信号Ｘ（Ｘ１、Ｘ２…）が出力されることとなる。

したがって、このような出力信号Ｘ（Ｘ１、Ｘ２…）を次段のフリップフロップ２１のセット信号とすることで、たとえクロック信号ＣＫ・ＣＫＢに位相ずれが生じていても、シフトレジスタ２０１は誤動作することなく正常に動作することができる。
特開２００５−２２２６５５号公報（２００５年８月１８日公開）特開２００４−１２６５５１号公報（２００４年４月２２日公開）特許第３５３６６５７号公報（２００４年３月２６日登録、特開平１１−２８２３９７号公報（１９９９年１０月１５日公開））特開平５−２８８９号公報（１９９３年１月８日公開）

前記特許文献１のシフトレジスタ２０１に備えられている誤動作防止部２０３の各誤動作防止回路２２には、ＣＭＯＳ構造のトランジスタ回路が使用されている。ＣＭＯＳ構造では、入力信号のレベルが変化するときに、電源間に一時的に貫通電流が流れる。例えば、図１６（ａ）に示すようなＣＭＯＳインバータに、図１６（ｂ）に示すような入力信号が入力されるとする。図１６（ｂ）に丸で囲んで示すように入力信号がＬｏｗからＨｉｇｈに変化するときには、ｐＭＯＳトランジスタ２１１がＯＮからＯＦＦに変化しようとするとともに、ｎＭＯＳトランジスタ２１２がＯＦＦからＯＮに変化しようとする。しかし、この信号レベルの変化の途上には、ｐＭＯＳトランジスタ２１１およびｎＭＯＳトランジスタ２１２の両方がＯＮとなる領域が存在する。この領域では、図１６（ｃ）に示すように、電源ＶＤＤから電源ＶＳＳに向ってスパイク状の貫通電流が流れる。入力信号がＨｉｇｈからＬｏｗに変化するときにも同様の貫通電流が流れる。すなわち、ｐＭＯＳトランジスタを有するＨｉｇｈ出力用の経路と、ｎＭＯＳトランジスタを有するＬｏｗ出力用の経路との間での導通切り替え動作が行われるたびに貫通電流が流れる。

このような貫通電流が流れると、誤動作防止回路２２に関わらず貫通電流発生箇所を含む回路の消費電力は増大し、また、電源ラインに高周波ノイズが発生するという問題が生じる。今日の液晶パネルは画素数の増加により高精細化しており、シフトレジスタが含むフリップフロップの段数がそれだけ増加する傾向にある。そのため、貫通電流が発生する箇所も増加し、貫通電流の問題が大きくなる。特に、上記誤動作防止回路２２の場合には、図１５に示すように重なり除去クロック信号である出力信号Ａ１、Ａ２、…が、出力信号Ｘ１、Ｘ２、…のＨｉｇｈ期間を生成しない出力信号Ｑ１、Ｑ２、…のＬｏｗ期間（非アクティブ期間）にも、クロック信号ＣＫ、ＣＫＢの周期でＨｉｇｈとＬｏｗとの間のレベル変化を起こすため、貫通電流が頻繁に流れる。従って、誤動作防止回路２２を含むシフトレジスタ２０１の消費電力の増加は非常に大きく、高周波ノイズの発生頻度も非常に大きい。

本発明は、上記の問題点に鑑みてなされたものであり、その目的は、各段においてフリップフロップの出力信号と第１のクロック信号および第２のクロック信号との組み合わせ演算により次段のフリップフロップの入力信号を生成するとともに、各段においてフリップフロップの出力信号から表示パネルの駆動信号としてのシフトレジスタの出力信号を生成する表示装置の駆動回路において、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのできる駆動回路を実現することにある。また、当該駆動回路を備える表示装置、および、表示装置の駆動方法を実現することも目的とする。

本発明の駆動回路は、上記課題を解決するために、フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、上記フリップフロップの出力信号が非アクティブであるときに、上記論理演算を行う論理演算回路への上記フリップフロップの出力信号の入力によって、上記論理演算回路内の各論理導出段で、上記第１のクロック信号および上記第２のクロック信号の少なくとも一方の周期的なレベル変化に応じた、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作が阻止されるように、上記論理演算が行われることを特徴としている。

また、本発明の表示装置の駆動方法は、上記課題を解決するために、フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、上記フリップフロップの出力信号が非アクティブであるときに、上記論理演算を行う論理演算回路への上記フリップフロップの出力信号の入力によって、上記論理演算回路内の各論理導出段で、上記第１のクロック信号および上記第２のクロック信号の少なくとも一方の周期的なレベル変化に応じた、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作を阻止するように、上記論理演算を行うことを特徴としている。

なお、本出願では、一時的にデータを記憶する回路および素子をフリップフロップと定義する。

上記の発明によれば、フリップフロップの出力信号が非アクティブになると、ＭＯＳ型の論理演算を行う論理演算回路に、この非アクティブのフリップフロップの出力信号が入力されることにより、この論理演算回路の各論理導出段では、第１のクロック信号や第２のクロック信号の周期的なレベル変化に応じた、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作が阻止される。

従って、フリップフロップの出力信号が非アクティブである間には、ＭＯＳ型の論理演算回路の各論理導出段において、複数の論理導出経路が第１のクロック信号や第２のクロック信号の周期的なレベル変化に合わせて同時に導通することによる貫通電流が流れない。論理演算回路を、シフトレジスタの誤動作防止に使用する場合には、第１のクロック信号と第２のクロック信号とが、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相が半周期と異なる値だけずれていても、上記の構成により、フリップフロップの入力信号が段間で重なることを防止することができる。

以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することができるという効果を奏する。

本発明のさらに他の目的、特徴、および優れた点は、以下に示す記載によって十分わかるであろう。また、本発明の利益は、添付図面を参照した次の説明で明白になるであろう。

本発明の第１の実施形態を示すものであり、シフトレジスタの要部構成を示す回路ブロック図である。図１のシフトレジスタの動作を説明するタイミングチャートである。図１のシフトレジスタに備えられるＮＡＮＤ回路の第１の構成例を示す回路図である。（ａ）は、図１のシフトレジスタに備えられるＮＡＮＤ回路の第２の構成例を示す回路図であり、（ｂ）はクロック信号のＨｉｇｈとＬｏｗとを説明するための波形図である。図１のシフトレジスタに備えられるＮＡＮＤ回路の第３の構成例を示す回路図である。（ａ）ないし（ｃ）は、クロック信号の波形なまりによるシフトレジスタの誤動作を説明するタイミングチャートである。従来技術を示すものであり、２倍パルスの重なり除去を行うシフトレジスタの要部構成を示す回路ブロック図である。本発明の第２の実施形態を示すものであり、シフトレジスタの要部構成を示す回路ブロック図である。図８のシフトレジスタの動作を説明するタイミングチャートである。本発明の第２の実施形態を示すものであり、他のシフトレジスタの要部構成を示す回路ブロック図である。図１０のシフトレジスタの動作を説明するタイミングチャートである。従来技術を示すものであり、シフトレジスタの要部構成を示す回路ブロック図である。図１２のシフトレジスタの動作を示すタイミングチャートである。従来技術を示すものであり、他のシフトレジスタの要部構成を示す回路ブロック図である。図１４のシフトレジスタの動作を説明するタイミングチャートである。（ａ）ないし（ｃ）は、貫通電流を説明するための図である。

符号の説明

１シフトレジスタ（駆動回路）
２フリップフロップ部
３誤動作防止部
１１フリップフロップ
１２誤動作防止回路
１５ａ、１５ｂ
ＮＡＮＤ回路
１６ａ、１６ｂ
ＮＯＲ回路
Ｘ出力信号（シフトレジスタの出力信号、次段のフリップフロップの入力信号）
Ｑ出力信号（フリップフロップの出力信号、シフトレジスタの出力信号）
Ｑｄ遅延信号
Ｑｎｏ（図８）
出力信号（フリップフロップの出力信号）
ＱＢｄ遅延信号
Ｑｎｏ（図１０）
中間信号（フリップフロップの出力信号）

以下、実施例および比較例により、本発明をさらに詳細に説明するが、本発明はこれらにより何ら限定されるものではない。

〔実施の形態１〕
本発明の一実施形態について図１ないし図５に基づいて説明すると以下の通りである。

図１に、本実施の形態に係るシフトレジスタ１の構成を示す。なお、ここではシフトレジスタ１を用いて液晶パネルなどの表示パネルに表示データを書き込むことを想定しており、シフトレジスタ１は、出力信号のレベルシフトを行うレベルシフタや、レベルシフタの出力信号で駆動されるアナログスイッチなどに接続される。上記表示パネルを備える表示装置の駆動回路としては、当該レベルシフタ１のみからなるものを指してもよいし、レベルシフタ１に接続される上記レベルシフタやアナログスイッチなどの他回路までを含めたものを指してもよい。

なお、シフトレジスタ１の段番号は、図１の左端に記載されている初段から順に１、２、３…とし、部材番号の末尾に付される−１、−２、−３…はその部材が属する段の番号を表すものとする。

シフトレジスタ１は、フリップフロップ部２と誤動作防止部３とを備えている。フリップフロップ部２には、各段毎に、セット・リセット型フリップフロップ１１（１１−１、１１−２、…）が設けられており、誤動作防止部３には、各段毎に、誤動作防止回路１２（１２−１、１２−２、…）が設けられている。すなわち、シフトレジスタ１は、各段毎に、セット・リセット型フリップフロップ（以下、単にフリップフロップと称する）１１が設けられ、各フリップフロップ１１に対応して、その出力信号Ｑ（Ｑ１、Ｑ２…）が入力される誤動作防止回路１２が１つずつ配設されたものである。このようなシフトレジスタ１には、スタートパルスＳＰと、互いに位相が異なる２つのクロック信号ＣＫ・ＣＫＢとが入力されるようになっている。

フリップフロップ部２は、図１において左端にある初段のフリップフロップ１１−１のＳ端子にスタートパルスＳＰが入力されることで、左端のフリップフロップ１１から順に、出力信号Ｑ(Ｑ１、Ｑ２…)を出力していくものである。

セット・リセット型であるフリップフロップ１１は、Ｓ端子に入力されるセット信号がアクティブ（ここではＨｉｇｈ）になることでセットされ、Ｑ端子からの出力信号Ｑ（Ｑ１，Ｑ２…）がＨｉｇｈとなる。そして、セット信号が非アクティブ（ここではＬｏｗ）になっても、その出力状態を保持し続け、Ｒ端子に入力されるリセット信号がアクティブ（ここではＨｉｇｈ）になるとリセットされ、出力信号ＱがＬｏｗとなり、リセット信号が非アクティブ（ここではＬｏｗ）になっても、次にセット信号がアクティブになるまでその状態を保持し続けるようになっている。

各フリップフロップ１１のうち、図１において左端にある初段のフリップフロップ１１−１には、スタートパルスＳＰがセット信号として入力される。２段目以降のフリップフロップ１１には、それぞれの１つ前の段の誤動作防止回路１２の出力信号Ｘ（Ｘ１、Ｘ２…）がセット信号として入力される。各段の誤動作防止回路１２は、当該段のフリップフロップ１１の出力信号Ｑ（Ｑ１、Ｑ２…）と、クロック信号（第１のクロック信号）ＣＫと、クロック信号（第２のクロック信号）ＣＫＢとを用いて、出力信号Ｘ（Ｘ１、Ｘ２…）を生成する。

クロック信号ＣＫおよびクロック信号ＣＫＢは、共にＨｉｇｈ期間とＬｏｗ期間とが等しい。そして、両者は互いに位相がずれており、クロック信号ＣＫＢがクロック信号ＣＫよりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ、位相が遅れている。また、シフトレジスタ１の出力信号として、出力信号Ｘ（Ｘ１、Ｘ２…）あるいは出力信号Ｑ（Ｑ１、Ｑ２…）が用いられる。出力信号Ｘ（Ｘ１、Ｘ２…）をシフトレジスタ１の出力信号として用いる場合には、出力信号Ｘ（Ｘ１、Ｘ２…）は次段のフリップフロップ１１のセット信号がシフトレジスタ１の出力信号を兼ねることになる。出力信号Ｘが次段のフリップフロップ１１のセット信号となれば、シフトレジスタ１の出力信号以外に、別途次段のフリップフロップ１１の入力信号を生成する必要がない。

また、各フリップフロップ１１には、それぞれ次段の誤動作防止回路１２の出力信号Ｘ（Ｘ２、Ｘ３…）がリセット信号として入力される。

誤動作防止部３は、図２に示すようにクロック信号ＣＫとクロック信号ＣＫＢとの間に半周期とは異なる位相ずれが発生し、クロック信号ＣＫとクロック信号ＣＫＢとに共にＨｉｇｈとなる期間および共にＬｏｗとなる期間があっても、出力信号Ｘ１、Ｘ２…のパルス期間が互いに重ならないようにしてシフトレジスタ１が誤動作しないようにするものである。なお、図２の「ズレ」は、半周期の位相ずれからのさらなる位相ずれを示したものである。そのために、誤動作防止部３の各誤動作防止回路１２は、自身が属する段のフリップフロップ１１の出力信号Ｑ（Ｑ１、Ｑ２…）と、クロック信号ＣＫと、クロック信号ＣＫＢとを用いたＭＯＳ型の論理演算により、出力信号Ｘ（Ｘ１、Ｘ２…）を生成する。そしてさらに、この論理演算を行う論理演算回路の各論理導出段では、入力される出力信号Ｑ（Ｑ１、Ｑ２…）がアクティブ（ここではＨｉｇｈ）であるときには、クロック信号ＣＫおよびクロック信号ＣＫＢの、ＨｉｇｈからＬｏｗへの変化や、ＬｏｗからＨｉｇｈへの変化といった周期的なレベル変化に応じて、Ｈｉｇｈ出力用の論理導出経路とＬｏｗ出力用の論理導出経路との間での導通切り替え動作が可能であるが、入力される出力信号Ｑ（Ｑ１、Ｑ２…）が非アクティブ（ここではＬｏｗ）であるときには、上記導通切り替え動作が阻止されるようになっている。

なお、フリップフロップ１１の出力信号Ｑがアクティブであるとは、そのフリップフロップ１１が、シフトレジスタ１の自身の段からの出力信号（ＸやＱ）をアクティブにすることに関わる期間となるとともに、次段のフリップフロップ１１へのパルスの受け渡しに関わる期間となることを指す。

誤動作防止回路１２は、クロックパルス抽出部１３（１３ａ、１３ｂ）と波形タイミング整形部１４（１４ａ、１４ｂ）とからなる。

クロックパルス抽出部１３は、クロック信号ＣＫあるいはクロック信号ＣＫＢの波形から、パルスを１つ分だけ抽出して、抽出したパルスを所定の極性のパルスとして出力するものであり、こうして出力されたパルスを含む信号を出力信号Ａ（Ａ１、Ａ２…）とする。

奇数段のクロックパルス抽出部１３ａは、クロック信号ＣＫから１つのパルスを抽出して、出力信号Ａ１、Ａ３…を生成して出力する。偶数段のクロックパルス抽出部１３ｂは、クロック信号ＣＫＢから１つのパルスを抽出して、出力信号Ａ２、Ａ４…を生成して出力する（図２参照）。

このような動作を行うために、奇数段のクロックパルス抽出部１３ａはＮＡＮＤ回路１５ａで構成され、偶数段のクロックパルス抽出部１３ｂはＮＡＮＤ回路１５ｂで構成されている。ＮＡＮＤ回路１５ａは２入力であり、一方の入力端子にはクロック信号ＣＫが入力され、他方の入力端子にはクロックパルス抽出部１３ａが属する段のフリップフロップ１１の出力信号Ｑ（Ｑ１、Ｑ３…）が入力される。ＮＡＮＤ回路１５ｂは２入力であり、一方の入力端子にはクロック信号ＣＫＢが入力され、他方の入力端子にはクロックパルス抽出部１３ｂが属する段のフリップフロップ１１の出力信号Ｑ（Ｑ２、Ｑ４…）が入力される。本実施の形態では、ＮＡＮＤ回路１５ａにより行われるＮＡＮＤ演算を第１のＮＡＮＤ演算とし、ＮＡＮＤ回路１５ｂにより行われるＮＡＮＤ演算を第２のＮＡＮＤ演算とする。

奇数段の波形タイミング整形部１４ａは、クロックパルス抽出部１３ａの出力信号Ａ１、Ａ３…のパルスから、当該パルスの開始タイミング側からクロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる重なり期間を除去してさらにレベルを反転させた出力信号Ｘ１、Ｘ３…を生成して出力する（図２参照）。偶数段の波形タイミング整形部１４ｂは、クロックパルス抽出部１３ｂの出力信号Ａ２、Ａ４…のパルスから、当該パルスの終了タイミング側からクロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる重なり期間を除去してさらにレベルを反転させた出力信号Ｘ２、Ｘ４…を生成して出力する。

このような動作を行うために、奇数段の波形タイミング整形部１４ａはＮＯＲ回路１６ａで構成され、偶数段の波形タイミング整形部１４ｂはＮＯＲ回路１６ｂで構成されている。ＮＯＲ回路１６ａは２入力であり、一方の入力端子には波形タイミング整形部１４ａが属する段の出力信号Ａ（Ａ１、Ａ３…）、すなわち第１のＮＡＮＤ演算の結果が入力され、他方の入力端子にはクロック信号ＣＫＢが入力される。ＮＯＲ回路１６ｂは２入力であり、一方の入力端子には波形タイミング整形部１４ｂが属する段の出力信号Ａ（Ａ２、Ａ４…）、すなわち第２のＮＡＮＤ演算の結果が入力され、他方の入力端子にはクロック信号ＣＫが入力される。本実施の形態では、ＮＯＲ回路１６ａにより行われるＮＯＲ演算を第１のＮＯＲ演算とし、ＮＯＲ回路１６ｂにより行われるＮＯＲ演算を第２のＮＯＲ演算とする。

次に、図２を用いて、上記構成のシフトレジスタ１の動作を説明する。

図２に示すように、まず初段のフリップフロップ１１−１にスタートパルス信号ＳＰが入力される。スタートパルス信号ＳＰがＨｉｇｈとなるタイミングでフリップフロップ１１−１の出力信号Ｑ１はＨｉｇｈ（アクティブ）になる。出力信号Ｑ１のＨｉｇｈ期間は、後に次段の出力信号Ｘ２がＨｉｇｈとなってこれがフリップフロップ１１−１のＲ端子に入力されるまで続く。出力信号Ｑ１とクロック信号ＣＫとは誤動作防止回路１２−１のクロックパルス抽出部１３ａを構成するＮＡＮＤ回路１５ａに入力され、出力信号Ｑ１のＨｉｇｈ期間に含まれるクロック信号ＣＫの１つのパルスが第１のＮＡＮＤ演算によって抽出およびレベル反転される。この結果、ＮＡＮＤ回路１５ａからは、抽出したクロック信号ＣＫのＨｉｇｈ期間にＬｏｗとなるパルスを有する出力信号Ａ１が出力される。

さらに、出力信号Ａ１とクロック信号ＣＫＢとは誤動作防止回路１２−１の波形タイミング整形部１４ａを構成するＮＯＲ回路１６ａに入力され、出力信号Ａ１のパルス期間（Ｌｏｗ期間）から、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる重なり期間が除去されてさらにレベルが反転した出力信号Ｘ１が第１のＮＯＲ演算によって生成される。出力信号Ｘ１は次段のフリップフロップ１１−２のセット信号になるが、同時に、シフトレジスタ１の出力信号としても使用できる。

フリップフロップ１１−２の出力信号Ｑ２は、前段の出力信号Ｘ１がＨｉｇｈとなるタイミングでＨｉｇｈ（アクティブ）となる。出力信号Ｑ２のＨｉｇｈ期間は、後に次段の出力信号Ｘ３がＨｉｇｈとなってこれがフリップフロップ１１−２のＲ端子に入力されるまで続く。出力信号Ｑ２とクロック信号ＣＫＢとは誤動作防止回路１２−２のクロックパルス抽出部１３ｂを構成するＮＡＮＤ回路１５ｂに入力され、出力信号Ｑ２のＨｉｇｈ期間に含まれるクロック信号ＣＫＢの１つのパルスが第２のＮＡＮＤ演算によって抽出およびレベル反転される。この結果、ＮＡＮＤ回路１５ｂからは、抽出したクロック信号ＣＫＢのＨｉｇｈ期間にＬｏｗとなるパルスを有する出力信号Ａ２が出力される。

さらに、出力信号Ａ２とクロック信号ＣＫとは誤動作防止回路１２−２の波形タイミング整形部１４ｂを構成するＮＯＲ回路１６ｂに入力され、出力信号Ａ２のパルス期間（Ｌｏｗ期間）から、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる重なり期間が除去されてさらにレベルが反転した出力信号Ｘ２が第２のＮＯＲ演算によって生成される。出力信号Ｘ２は次段のフリップフロップ１１−３のセット信号になるが、同時に、シフトレジスタ１の出力信号としても使用できる。

このときの出力信号Ｘ２のＨｉｇｈへの立ち上がりは、クロックパルス抽出部１３ｂが抽出したクロック信号ＣＫＢのＨｉｇｈへの立ち上がり（図中サ）に同期している。従って、この出力信号Ｘ２がフリップフロップ１１−１のＲ端子に入力されることにより、フリップフロップ１１−１の出力信号Ｑ１のＬｏｗへの立ち下がりは、誤動作防止回路１２−１のクロックパルス抽出部１３ａが抽出しようとするクロック信号ＣＫのＬｏｗへの立ち下がり（図中シ）よりも後になる。これにより、出力信号Ｑ１のＨｉｇｈ期間は、その中に、抽出しようとするクロック信号ＣＫのパルスを全て包含する長さとなり、前述のように、誤動作防止回路１２−１のクロックパルス抽出部１３ａは、クロック信号ＣＫの１つのパルス全体を抽出して、それとパルス幅の等しいパルスを有する出力信号Ａ１を生成することができる。

フリップフロップ１１−３の出力信号Ｑ３は、前段の出力信号Ｘ２がＨｉｇｈとなるタイミングでＨｉｇｈ（アクティブ）となる。出力信号Ｑ３のＨｉｇｈ期間は、後に次段の出力信号Ｘ４がＨｉｇｈとなってこれがフリップフロップ１１−３のＲ端子に入力されるまで続く。出力信号Ｑ３とクロック信号ＣＫとは誤動作防止回路１２−３のクロックパルス抽出部１３ａを構成するＮＡＮＤ回路１５ａに入力され、出力信号Ｑ３のＨｉｇｈ期間に含まれるクロック信号ＣＫの１つのパルスが第１のＮＡＮＤ演算によって抽出およびレベル反転される。この結果、ＮＡＮＤ回路１５ａからは、抽出したクロック信号ＣＫのＨｉｇｈ期間にＬｏｗとなるパルスを有する出力信号Ａ３が出力される。

さらに、出力信号Ａ３およびクロック信号ＣＫＢが誤動作防止回路１２−３の波形タイミング整形部１４ａを構成するＮＯＲ回路１６ａに入力され、出力信号Ａ３のパルス期間（Ｌｏｗ期間）から、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる重なり期間が除去されてさらにレベルが反転した出力信号Ｘ３が第１のＮＯＲ演算によって生成される。出力信号Ｘ３は次段のフリップフロップ１１−４のセット信号になるが、同時に、シフトレジスタ１の出力信号としても使用できる。

このときの出力信号Ｘ３のＨｉｇｈへの立ち上がりは、クロックパルス抽出部１３ａが抽出したクロック信号ＣＫのＨｉｇｈへの立ち上がり（図中ス）の次に起こるクロック信号ＣＫＢの立ち下がり（図中セ）に同期している。従って、この出力信号Ｘ３がフリップフロップ１１−２のＲ端子に入力されることにより、フリップフロップ１１−２の出力信号Ｑ２のＬｏｗへの立ち下がりは、誤動作防止回路１２−２のクロックパルス抽出部１３ｂが抽出しようとするクロック信号ＣＫＢのＬｏｗへの立ち下がり（図中セ）と同期する。これにより、出力信号Ｑ２のＨｉｇｈ期間は、その中に、抽出しようとするクロック信号ＣＫＢのパルスを全て包含する長さとなり、前述のように、誤動作防止回路１２−２のクロックパルス抽出部１３ｂは、クロック信号ＣＫＢの１つのパルス全体を抽出して、それとパルス幅の等しい出力信号Ａ２を生成することができる。

以下、同様にして、出力信号Ｘ４、Ｘ５…が生成されていく。これにより、出力信号Ｘ１、Ｘ２…において、互いに隣接する段間の出力信号Ｘ同士の間には、クロック信号ＣＫとクロック信号ＣＫＢとが共にＨｉｇｈとなる期間に等しい期間、すなわち、共にＬｏｗとなる期間に等しい期間だけ、間隔が設けられる。従って、出力信号Ｘ１、Ｘ２…のうちの複数が同時にＨｉｇｈとなることがない。これはすなわち、クロック信号ＣＫとクロック信号ＣＫＢとが互いに半周期と異なるずれを有していても、すなわち、クロック信号ＣＫＢがクロック信号ＣＫよりも半周期よりも大きく１周期よりも小さい値だけ位相が遅れていても、シフトレジスタ１の誤動作を防止することができることを示している。なお、クロック信号ＣＫとクロック信号ＣＫＢとの位相が半周期だけずれている場合には、隣接する出力信号Ｘ間の間隔が０となるだけであり、もちろん、シフトレジスタ１は正常動作を行う。

シフトレジスタ１の出力信号として出力信号Ｘを用いた場合には、シフトレジスタ１を液晶パネルのソースドライバに備えれば、各ソース信号線に充電期間を互いに重ねることなく１本ずつ充電を行うことができる。また、シフトレジスタ１を液晶パネルのゲートドライバに備えれば、各ゲート信号線を線順次に走査することができる。

なお、シフトレジスタ１の出力信号として、出力信号Ｑ（Ｑ１、Ｑ２…）を用いることもできるが、２段目以降の段においては出力信号ＸのＨｉｇｈへの立ち上がりタイミングが前段のフリップフロップ１１のリセットタイミングを決定するとともに、次段のフリップフロップのセットタイミングを決定する。従って、出力信号Ｑは、２段後の出力信号ＱとＨｉｇｈ期間が重なることがない。これにより、シフトレジスタ１を液晶パネルのソースドライバに備えれば、出力信号Ｑを、クロック信号ＣＫ・ＣＫＢの略１周期分のパルス幅のいわゆる「２倍パルス」として使用することができ、この結果、各ソース信号線の充電時間を充分に確保することができる。

次に、ＮＡＮＤ回路１５ａ、１５ｂの構成について説明する。

図３に、ＮＡＮＤ回路１５ａ、１５ｂの第１の構成を示す。このＮＡＮＤ回路は、ＭＯＳトランジスタ３１〜３４からなる。ＭＯＳトランジスタ３１、３３はｐチャネル型であり、ＭＯＳトランジスタ３２、３４はｎチャネル型である。また、ＮＡＮＤ回路１５ａまたは１５ｂを含む誤動作防止回路１２の論理演算に使用する２電源のうち、一方の電源であるＨｉｇｈ側の電源を電源ＶＤＤ、他方の電源であるＬｏｗ側の電源を電源ＶＳＳとする。

ＭＯＳトランジスタ３１のソースは電源ＶＤＤに接続されており、ドレインはＭＯＳトランジスタ３２のドレインに接続されている。ＭＯＳトランジスタ３３のソースは電源ＶＤＤに接続されており、ドレインはＭＯＳトランジスタ３２のドレインに接続されている。ＭＯＳトランジスタ３２のソースはＭＯＳトランジスタ３４のドレインに接続されている。ＭＯＳトランジスタ３４のソースは電源ＶＳＳに接続されている。すなわち、ＭＯＳトランジスタ３１とＭＯＳトランジスタ３３とは互いに並列に接続されているとともに、ＭＯＳトランジスタ３２とＭＯＳトランジスタ３４とは互いに直列に接続されており、上記並列回路と上記直列回路とが互いに直列に接続されている。

ＭＯＳトランジスタ３１のゲートおよびＭＯＳトランジスタ３２のゲートは、クロック信号ＣＫ、ＣＫＢの入力端子、すなわち、ＮＡＮＤ回路１５ａ、１５ｂの一方の入力端子となっている。ＭＯＳトランジスタ３３のゲートおよびＭＯＳトランジスタ３４のゲートは、出力信号Ｑの入力端子、すなわちＮＡＮＤ回路１５ａ、１５ｂの他方の入力端子となっている。また、ＭＯＳトランジスタ３１、３２、３３のドレインは、ＮＡＮＤ回路１５ａ、１５ｂの出力端子ＯＵＴとなっている。

この構成のＮＡＮＤ回路１５ａ、１５ｂでは、ＭＯＳトランジスタ３１がＯＮ状態となる、および、ＭＯＳトランジスタ３３がＯＮ状態となる、の少なくともいずれか一方が起こるときに出力端子ＯＵＴにＨｉｇｈが出力され、ＭＯＳトランジスタ３２、３４の両方がＯＮ状態となるときに出力端子ＯＵＴにＬｏｗが出力される。電源ＶＤＤからＭＯＳトランジスタ３１を通って出力端子ＯＵＴに至る経路を、電源ＶＤＤの電圧出力用の経路、すなわちＨｉｇｈ出力用の論理導出経路ＢＨ１とする。電源ＶＤＤからＭＯＳトランジスタ３３を通って出力端子ＯＵＴに至る経路を、電源ＶＤＤの電圧出力用の経路、すなわちＨｉｇｈ出力用の論理導出経路ＢＨ２とする。電源ＶＳＳからＭＯＳトランジスタ３２、３４を通って出力端子ＯＵＴに至る経路を、電源ＶＳＳの電圧出力用の経路、すなわちＬｏｗ出力用の論理導出経路ＢＬ１とする。

この構成の場合には、論理導出経路ＢＨ１、ＢＨ２、および、論理導出経路ＢＬ１は、出力端子ＯＵＴにＨｉｇｈまたはＬｏｗの論理を導出する１つの論理導出段を構成している。本実施の形態では、ＮＡＮＤ回路１５ａ、１５ｂはそれぞれ１つの独立したＩＣを構成してはいないが、上記論理導出段の論理出力端子である出力端子ＯＵＴの後段に接続される回路は当該論理導出段の負荷と見なすことができることから、論理導出経路ＢＨ１、ＢＨ２は電源ＶＤＤから出力端子ＯＵＴに向って電流を流すソース電流経路であり、論理導出経路ＢＬ１は出力端子ＯＵＴから電源ＶＳＳに向って電流を流すシンク電流経路である。この場合のソース電流およびシンク電流は導出論理の切り替え直後にのみ流れる。

上記構成のＮＡＮＤ回路１５ａ、１５ｂにおいて、出力信号ＱがＨｉｇｈ（アクティブ）であるときには、ＭＯＳトランジスタ３３がＯＦＦ状態となるとともに、ＭＯＳトランジスタ３４がＯＮ状態となる。このとき、論理導出経路ＢＨ２は遮断される。従って、入力されるクロック信号ＣＫまたはＣＫＢがＨｉｇｈであるときには、ＭＯＳトランジスタ３１がＯＦＦ状態となって論理導出経路ＢＨ１が遮断されるとともに、ＭＯＳトランジスタ３２がＯＮ状態となって論理導出経路ＢＬ１が導通し、出力端子ＯＵＴにはＬｏｗが出力される。すなわち、出力信号ＡはＬｏｗとなる。一方、入力されるクロック信号ＣＫまたはＣＫＢがＬｏｗであるときには、ＭＯＳトランジスタ３１がＯＮ状態となって論理導出経路ＢＨ１が導通するとともに、ＭＯＳトランジスタ３２がＯＦＦ状態となって論理導出経路ＢＬ１が遮断され、出力端子ＯＵＴにはＨｉｇｈが出力される。すなわち、出力信号ＡはＨｉｇｈとなる。

このように、出力信号ＱがＨｉｇｈ（アクティブ）であるときには、入力されるクロック信号ＣＫまたはＣＫＢのレベル変化に応じて、Ｈｉｇｈ出力用の論理導出経路ＢＨ１とＬｏｗ出力用の論理導出経路ＢＬ１との間での導通切り替え動作が可能である。従って、出力信号ＱがＨｉｇｈ（アクティブ）であるときには、当該導通切り替え動作に伴って、電源ＶＤＤから電源ＶＳＳへ貫通電流が流れ得る。

次に、出力信号ＱがＬｏｗ（非アクティブ）であるときには、ＭＯＳトランジスタ３３がＯＮ状態となるとともに、ＭＯＳトランジスタ３４がＯＦＦ状態となる。このとき、論理導出経路ＢＨ２は導通するとともに、論理導出経路ＢＬ１は遮断される。従って、入力されるクロック信号ＣＫまたはＣＫＢがＨｉｇｈであるときには、ＭＯＳトランジスタ３１、３２共にＯＦＦ状態となって論理導出経路ＢＨ１が遮断され、出力端子ＯＵＴにはＨｉｇｈが出力される。すなわち出力信号ＡはＨｉｇｈとなる。一方、入力されるクロック信号ＣＫまたはＣＫＢがＬｏｗであるときには、ＭＯＳトランジスタ３１がＯＮ状態となって論理導出経路ＢＨ１が導通するとともに、ＭＯＳトランジスタ３２がＯＦＦ状態となり、出力端子ＯＵＴにはＨｉｇｈが出力される。すなわち、出力信号ＡはＨｉｇｈとなる。

このように、出力信号ＱがＬｏｗ（非アクティブ）であるときには、入力されるクロック信号ＣＫまたはＣＫＢがレベル変化を起こしても、論理導出経路ＢＬ１は遮断されたままであって、論理導出経路ＢＨ２のみが導通する、あるいは、論理導出経路ＢＨ１、ＢＨ２の双方が導通するのみである。従って、Ｈｉｇｈ出力用の論理導出経路ＢＨ１とＬｏｗ出力用の論理導出経路ＢＬ１との間、および、Ｈｉｇｈ出力用の論理導出経路ＢＨ２とＬｏｗ出力用の論理導出経路ＢＬ１との間といった、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作は阻止される。これにより、出力信号ＱがＬｏｗ（非アクティブ）であるときには、Ｈｉｇｈ出力用の論理導出経路ＢＨ１またはＢＨ２とＬｏｗ出力用の論理導出経路ＢＬ１とがクロック信号ＣＫ、ＣＫＢの周期的なレベル変化に合わせて同時に導通することがなくなり、電源ＶＤＤから電源ＶＳＳへ貫通電流が流れない。

また、上記の内容は、図２に示すように、ＮＡＮＤ回路１５ａ、１５ｂの出力信号Ａが、出力信号Ｑがアクティブである間にのみレベル変化を起こし、出力信号Ｑが非アクティブである間には、偶数段における出力信号Ｑのアクティブと非アクティブとの間でのレベル変化時を除いては、Ｈｉｇｈを保持してレベル変化を起こさないということに相当している。従って、出力信号Ａが入力されるＮＯＲ回路１６ａ、１６ｂにおいても、出力信号Ｑが非アクティブである間には、出力信号ＡがＮＯＲ回路１６ａ、１６ｂの出力信号ＸをＬｏｗに固定する作用を及ぼすため、ＮＯＲ回路１６ａ、１６ｂの内部では、論理導出段におけるＨｉｇｈ出力用の論理導出経路とＬｏｗ出力用の論理導出経路との間での導通切り替え動作が阻止される。これにより、出力信号Ｑが非アクティブである間には、ＮＯＲ回路１６ａ、１６ｂにおいてもＨｉｇｈ出力用の論理導出経路とＬｏｗ出力用の論理導出経路とがクロック信号ＣＫ、ＣＫＢの周期的なレベル変化に合わせて同時に導通することがなくなり、ＮＯＲ回路１６ａ、１６ｂには貫通電流が流れない。

なお、論理導出段としては上記のものに限らず、ＮＡＮＤ回路やＮＯＲ回路などの論理ゲートにおいて、ＣＭＯＳインバータなどの、論理を導出して後段に伝達するためにゲート回路の途中に設けられる回路段が存在する場合にはこの回路段も含まれる。独立した論理ゲートとしてのＣＭＯＳインバータも論理導出段に含まれる。

このように、本実施の形態では、貫通電流の流れ得る期間が制限される。貫通電流が抑制される結果、貫通電流による消費電力の増大および貫通電流による高周波ノイズの発生を抑制することができる。

次に、図４（ａ）に、ＮＡＮＤ回路１５ａ、１５ｂの第２の構成を示す。このＮＡＮＤ回路は、ＭＯＳトランジスタ４１、４２からなる。ＭＯＳトランジスタ４１はｐチャネル型であり、ＭＯＳトランジスタ４２はｎチャネル型である。また、２電源のうちの一方の電源を電源ＶＤＤとし、他方の電源を、クロック信号ＣＫまたはＣＫＢの電源線とする。なお、ここでは、奇数段においてはクロック信号ＣＫを入力せずに、クロック信号としてクロック信号ＣＫＢのみを電源線から入力し、これにより、クロック信号ＣＫと出力信号ＱとのＮＡＮＤ演算結果を導出することとする。また、偶数段においては、クロック信号ＣＫＢを入力せずに、クロック信号としてクロック信号ＣＫのみを電源線から入力し、これにより、クロック信号ＣＫＢと出力信号ＱとのＮＡＮＤ演算結果を導出することとする。

ＭＯＳトランジスタ４１のソースは電源ＶＤＤに接続されており、ドレインはＭＯＳトランジスタ４２のドレインに接続されている。ＭＯＳトランジスタ４２のソースはクロック信号ＣＫ、ＣＫＢの入力端子、すなわちＮＡＮＤ回路１５ａ、１５ｂの一方の入力端子となっている。また、ＭＯＳトランジスタ４１のゲートおよびＭＯＳトランジスタ４２のゲートは出力信号Ｑの入力端子、すなわちＮＡＮＤ回路１５ａ、１５ｂの他方の入力端子となっている。

ここで、クロック信号ＣＫ、ＣＫＢのレベルを図４（ｂ）に示す。ここでは、クロック信号ＣＫ、ＣＫＢはＬｏｗレベルがＶＳＳ、ＨｉｇｈレベルがＶＤＤ−Ｖｚに設定されている。出力信号ＱがＨｉｇｈのときにＭＯＳトランジスタ４２がＯＮ状態となるようにするために、ＶｚはＭＯＳトランジスタ４２の閾値電圧以上の電圧とされる。

この構成のＮＡＮＤ回路１５ａ、１５ｂでは、ＭＯＳトランジスタ４１が導通するときには出力端子ＯＵＴにＨｉｇｈが出力され、ＭＯＳトランジスタ４２が導通するときには出力端子ＯＵＴに、入力されるクロック信号ＣＫ、ＣＫＢの電圧が出力される。電源ＶＤＤからトランジスタ４１を通って出力端子ＯＵＴに至る経路を論理導出経路Ｂ１とし、クロック信号ＣＫ、ＣＫＢの入力端子からトランジスタ４２を通って出力端子ＯＵＴに至る経路を論理導出経路Ｂ２とする。この構成の場合には、論理導出経路Ｂ１および論理導出経路Ｂ２は、出力端子ＯＵＴにＨｉｇｈまたはＬｏｗの論理を導出する１つの論理導出段を構成している。出力端子ＯＵＴの後段に接続される回路は当該論理導出段の負荷と見なすことができる。

論理導出経路Ｂ１は電源ＶＤＤの電圧を出力する経路であるので、Ｈｉｇｈ出力用の論理導出経路であって、電源ＶＤＤから出力端子ＯＵＴに向って電流を流すソース電流経路である。論理導出経路Ｂ２は、論理導出経路Ｂ１が導通状態から遮断状態に移行したタイミングで導通したときは、出力端子ＯＵＴからクロック信号ＣＫ、ＣＫＢの入力端子に向って電流を流すシンク電流経路となり、その後、クロック信号ＣＫ、ＣＫＢがＨｉｇｈからＬｏｗになるときにシンク電流経路となり、クロック信号ＣＫ、ＣＫＢがＬｏｗからＨｉｇｈになるときにクロック信号ＣＫ、ＣＫＢの入力端子から出力端子ＯＵＴに向って電流を流すソース電流経路となる。この場合のソース電流およびシンク電流は導出論理の切り替え直後にのみ流れる。

上記構成のＮＡＮＤ回路１５ａ、１５ｂにおいて、出力信号ＱがＨｉｇｈ（アクティブ）であるときには、ＭＯＳトランジスタ４１がＯＦＦ状態となって論理導出経路Ｂ１が遮断されるとともに、ＭＯＳトランジスタ４２がＯＮ状態となって論理導出経路Ｂ２が導通し、出力端子ＯＵＴにクロック信号ＣＫ、ＣＫＢの電圧が出力される。すなわち、クロック信号ＣＫ、ＣＫＢがＨｉｇｈのときは出力信号ＡはＨｉｇｈとなり、クロック信号ＣＫ、ＣＫＢがＬｏｗのときは出力信号ＡはＬｏｗとなる。

次に、出力信号ＱがＬｏｗ（非アクティブ）であるときには、ＭＯＳトランジスタ４１がＯＮ状態となって論理導出経路Ｂ１が導通するとともに、ＭＯＳトランジスタ４２がＯＦＦ状態となって論理導出経路Ｂ２が遮断され、クロック信号ＣＫ、ＣＫＢのレベルに関わらずに出力端子ＯＵＴにＨｉｇｈが出力される。すなわち、出力信号ＡはＨｉｇｈとなる。

図４（ａ）のＮＡＮＤ回路でも、出力信号ＱがＬｏｗ（非アクティブ）であるときには、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作が阻止される。従って、貫通電流が抑制され、その結果、消費電力と高周波ノイズの発生を抑制することができる。また、この構成では、ＮＡＮＤ回路をスイッチによって設計しているので、トランジスタ数を削減することができ、小面積化を達成することができる。

次に、図５に、ＮＡＮＤ回路１５ａ、１５ｂの第３の構成を示す。このＮＡＮＤ回路は、ＭＯＳトランジスタ５１、５２からなる。ＭＯＳトランジスタ５１、５２はｐチャネル型である。また、２電源のうちの一方の電源を電源ＶＤＤとし、他方の電源をクロック信号ＣＫ、ＣＫＢの電源線とする。なお、ここでも、図４と同様に、奇数段においてはクロック信号ＣＫを入力せずに、クロック信号としてクロック信号ＣＫＢのみを電源線から入力し、これにより、クロック信号ＣＫと出力信号ＱとのＮＡＮＤ演算結果を導出することとする。また、偶数段においては、クロック信号ＣＫＢを入力せずに、クロック信号としてクロック信号ＣＫのみを電源線から入力し、これにより、クロック信号ＣＫＢと出力信号ＱとのＮＡＮＤ演算結果を導出することとする。

ＭＯＳトランジスタ５１のソースは電源ＶＤＤに接続されており、ドレインはＭＯＳトランジスタ５２のソースに接続されている。ＭＯＳトランジスタ５２のドレインはクロック信号ＣＫ、ＣＫＢの入力端子、すなわちＮＡＮＤ回路１５ａ、１５ｂの一方の入力端子となっている。また、ＭＯＳトランジスタ５１のゲートは出力信号Ｑの入力端子、すなわちＮＡＮＤ回路１５ａ、１５ｂの他方の入力端子となっている。さらに、ＭＯＳトランジスタ５２のゲートは、出力信号Ｑのレベル反転信号ＱＢの入力端子となっている。このレベル反転信号ＱＢは、出力信号Ｑをインバータに通すことで得てもよいし、フリップフロップ１１の図示しないＱＢ端子から得てもよい。

なお、この場合のクロック信号ＣＫ、ＣＫＢのＨｉｇｈレベルはＶＤＤ、ＬｏｗレベルはＶＳＳである。

この構成のＮＡＮＤ回路１５ａ、１５ｂでは、ＭＯＳトランジスタ５１が導通するときには出力端子ＯＵＴにＨｉｇｈが出力され、ＭＯＳトランジスタ５２が導通するときには出力端子ＯＵＴに、入力されるクロック信号ＣＫ、ＣＫＢの電圧が出力される。電源ＶＤＤからトランジスタ５１を通って出力端子ＯＵＴに至る経路を論理導出経路Ｂ３とし、クロック信号ＣＫ、ＣＫＢの入力端子からトランジスタ５２を通って出力端子ＯＵＴに至る経路を論理導出経路Ｂ４とする。この構成の場合には、論理導出経路Ｂ３および論理導出経路Ｂ４は、出力端子ＯＵＴにＨｉｇｈまたはＬｏｗの論理を導出する１つの論理導出段を構成している。出力端子ＯＵＴの後段に接続される回路は当該論理導出段の負荷と見なすことができる。

論理導出経路Ｂ３は電源ＶＤＤの電圧を出力する経路であるので、Ｈｉｇｈ出力用の論理導出経路であって、論理導出経路Ｂ４が導通状態から遮断状態に移行したタイミングで導通したときに、クロック信号ＣＫ、ＣＫＢがＬｏｗであれば電源ＶＤＤから出力端子ＯＵＴに向って電流を流すソース電流経路となり、クロック信号ＣＫ、ＣＫＢがＨｉｇｈであれば出力端子と電源ＶＤＤとの間で電流が流れない状態となる。論理導出経路Ｂ４は、論理導出経路Ｂ３が導通状態から遮断状態に移行したタイミングで導通したときは、当該タイミングでクロック信号ＣＫ、ＣＫＢがＬｏｗであれば出力端子ＯＵＴからクロック信号ＣＫ、ＣＫＢの入力端子に向って電流を流すシンク電流経路、当該タイミングでクロック信号ＣＫ、ＣＫＢがＨｉｇｈであれば出力端子ＯＵＴとクロック信号ＣＫ、ＣＫＢの入力端子との間で電流が流れない状態となり、その後、クロック信号ＣＫ、ＣＫＢがＨｉｇｈからＬｏｗになるときにシンク電流経路となり、クロック信号ＣＫ、ＣＫＢがＬｏｗからＨｉｇｈになるときにクロック信号ＣＫ、ＣＫＢの入力端子から出力端子ＯＵＴに向って電流を流すソース電流経路となる。この場合のソース電流およびシンク電流は導出論理の切り替え直後にのみ流れる。

上記構成のＮＡＮＤ回路１５ａ、１５ｂにおいて、出力信号ＱがＨｉｇｈ（アクティブ）であるときには、ＭＯＳトランジスタ５１がＯＦＦ状態となって論理導出経路Ｂ３が遮断されるとともに、出力信号Ｑのレベル反転信号ＱＢがＬｏｗとなるのでＭＯＳトランジスタ５２がＯＮ状態となって論理導出経路Ｂ４が導通し、出力端子ＯＵＴにクロック信号ＣＫ、ＣＫＢの電圧が出力される。すなわち、クロック信号ＣＫ、ＣＫＢがＨｉｇｈのときは出力信号ＡはＨｉｇｈとなり、クロック信号ＣＫ、ＣＫＢがＬｏｗのときは出力信号ＡはＬｏｗとなる。

次に、出力信号ＱがＬｏｗ（非アクティブ）であるときには、ＭＯＳトランジスタ５１がＯＮ状態となって論理導出経路Ｂ３が導通するとともに、出力信号Ｑのレベル反転信号ＱＢがＨｉｇｈとなるのでＭＯＳトランジスタ５２がＯＦＦ状態となって論理導出経路Ｂ４が遮断され、クロック信号ＣＫ、ＣＫＢのレベルに関わらずに出力端子ＯＵＴにＨｉｇｈが出力される。すなわち、出力信号ＡはＨｉｇｈとなる。

図５のＮＡＮＤ回路でも、出力信号ＱがＬｏｗ（非アクティブ）であるときには、論理導出経路Ｂ３と、クロック信号ＣＫ、ＣＫＢがＬｏｗであるときの論理導出経路Ｂ４との間といったように、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作が阻止される。従って、貫通電流が抑制され、その結果、消費電力と高周波ノイズの発生を抑制することができる。また、この構成では、ＮＡＮＤ回路をスイッチによって設計しているので、トランジスタ数を削減することができ、小面積化を達成することができる。

図５の構成ではさらに、図４（ａ）とは異なって、ＮＡＮＤ回路１５ａ、１５ｂすなわちクロックパルス抽出部１３ａ、１３ｂをｐチャネル型ＭＯＳトランジスタのみで構成することができる。また、同様にして、ＮＡＮＤ回路１５ａ、１５ｂすなわちクロックパルス抽出部１３ａ、１３ｂをｎチャネル型ＭＯＳトランジスタのみで構成することもできる。このようにして、クロックパルス抽出部１３ａ、１３ｂ以外の回路をも含めたシフトレジスタ１の回路全体を一方の極性のＭＯＳトランジスタのみで構成することにより、製造プロセスを簡略化することができ、製造コストを低減することができる。

なお、以上の説明では、論理の導出に用いる電源電圧が互いに異なる複数の論理導出経路間での導通切り替え動作の阻止を、２つの論理導出経路間で説明したが、これに限らず、論理の導出に用いる電源電圧が互いに異なる３つ以上の論理導出経路間での導通切り替え動作の阻止に適用することができる。当該導通切り替え動作の阻止を行うのに、非アクティブである出力信号Ｑを用いて、例えば、使用する論理導出経路以外の論理導出経路を遮断状態に保持するようにすればよいことは、前記例と同様である。

以上、本実施の形態について述べたが、上記例では、誤動作防止回路１２が行う論理演算に、出力信号Ｑとクロック信号ＣＫとクロック信号ＣＫＢとを用いる場合や、所定の段が出力信号Ｑとクロック信号ＣＫとを用いる場合や、所定の段が出力信号Ｑとクロック信号ＣＫＢとを用いる場合について説明を行った。出力信号Ｑの他に、クロック信号ＣＫとクロック信号ＣＫＢとのうちの一方のみを用いるか両方を用いるかということは、具体的な回路構成上からの形式的な要請に過ぎず、一般には、任意の段における論理演算に、出力信号Ｑと、クロック信号ＣＫおよびクロック信号ＣＫＢのうちの少なくとも一方とを用いればよい。

〔実施の形態２〕
本発明の他の実施の形態について、図６ないし図１１を用いて説明すれば以下の通りである。なお、特に説明しない限り、前記実施の形態１で説明した部材の符号と同一符号の部材は、同等の機能を有するものとする。

実施の形態１で述べた図１の構成において、クロック信号ＣＫ、ＣＫＢの波形なまりが大きく、かつ、ＮＡＮＤ回路１５ａ、１５ｂとＮＯＲ回路１６ａ、１６ｂとの間といったように論理ゲート間で論理閾値に差がある場合には、誤動作の発生する可能性がある。図６（ａ）〜（ｃ）は、クロック信号ＣＫの波形がなまっていて、ＮＡＮＤ回路１５ａ、１５ｂの論理閾値ＶTHnandとＮＯＲ回路１６ａ、１６ｂの論理閾値ＶTHnorとに差があるときに、ＮＡＮ回路１５ａ、１５ｂが認識するクロック信号ＣＫｎａｎｄのＨｉｇｈおよびＬｏｗと、ＮＯＲ回路１６ａ、１６ｂが認識するクロック信号ＣＫｎｏｒのＨｉｇｈおよびＬｏｗとが、出力信号Ｘ、Ｑ、Ａにどのような影響を与えるかを図示したものである。図示していないが、クロック信号ＣＫＢの波形もクロック信号ＣＫと同様になまっている。また、図６には、代表として出力信号Ｘｎ−１、Ｑｎ、Ａｎを示した。

図６（ａ）は、各論理ゲートにおいてＨｉｇｈとＬｏｗとの間での論理の切り替わりが瞬時であると見なせ、かつ、ＶTHnand≧ＶThnorの場合を示す図である。この場合には、ＮＡＮＤ回路１５ａ、１５ｂが正常な動作タイミングで出力信号Ａｎのパルスを出力するので、出力信号Ｘｎのパルスも正常な動作タイミングで出力され、シフトレジスタ１は正常に動作する。

図６（ｂ）は、各論理ゲートにおいてＨｉｇｈとＬｏｗとの間での論理の切り替わりが瞬時であると見なせ、かつ、ＶThnand＜ＶThnorの場合を示す図である。この場合には、ＮＡＮＤ回路１５ａ、１５ｂが誤った動作タイミングで出力信号Ａｎのパルスを出力するので、出力信号Ｘｎのパルスも誤った動作タイミングで出力され、シフトレジスタ１は誤動作する。

図６（ｃ）は、各論理ゲートにおいてＨｉｇｈとＬｏｗとの間での論理の切り替わりが瞬時ではなくて過渡状態が現れ、かつ、ＶThnand＜ＶThnorとなる場合を示す図である。このような場合の例として、図６（ｃ）にはクロック信号ＣＫの波形なまりがやや大きい状態を示した。ただし、クロック信号ＣＫｎａｎｄ、ＣＫｎｏｒの論理の切り替わりは便宜上、瞬時のものと同様に示してあり、出力信号Ｘｎ−１、Ｑｎ、Ａｎに過渡状態が現れている様子を示した。この場合には、ＮＡＮＤ回路１５ａ、１５ｂが誤った動作タイミングで出力信号ＡｎのＶ字状のパルスを出力する。このパルスは、論理閾値ＶThnandと論理閾値ＶThnorとの差が大きくなると幅ｔｄが長くなって底部ＶＸが低くなり（すなわちパルスが大きくなり）、論理閾値ＶThnandと論理閾値ＶThnorとの差が小さくなると幅ｔｄが短くなって底部ＶＸが高くなる（すなわちパルスが小さくなる）。このＶ字状のパルスが大きくなって底部ＶＸがＮＯＲ回路１６ａ、１６ｂの論理閾値ＶThnorよりも低くなれば、シフトレジスタ１は誤動作を起こす。

クロック信号ＣＫ、ＣＫＢの波形がなまるのは、例えば液晶パネルが大きくなって配線が長くなることにより、クロック信号を伝達すべき負荷が増加することに起因している。また、クロック信号ＣＫ、ＣＫＢが高周波となって波形なまりの期間がクロック周期に対して無視できないレベルとなると、波形なまりが誤動作を招来しやすくなる。

また、図１において、出力信号Ｑをシフトレジスタ１の出力信号とする場合には、ある段のシフトレジスタ１の出力信号と、その２段後のシフトレジスタ１の出力信号とが重ならないようにすることが好ましい。これは、以下の理由による。シフトレジスタ１の出力信号を２倍パルスとする場合に、ある段のソース信号線の開閉を行うアナログスイッチをこの２倍パルスで導通させているときに、当該２倍パルスの途中からは次段の２倍パルスが出力されて次段のアナログスイッチも導通する。従って、自段および次段のアナログスイッチが共に導通している状態では、自段のソース信号線と次段のソース信号線とを自段のデータ信号電圧で充電させることとなる。自段の２倍パルスの末期には、自段のソース信号線の充電が完了して電圧が安定するので、自段のアナログスイッチを遮断した後、続いて、次段のデータ信号で、次段のソース信号線を充電する。この次段のアナログスイッチが導通している途中からは、２段後の２倍パルスが出力されるため、次段と２段後とのソース信号線が、共に次段のデータ信号で充電されることとなる。しかし、先の自段の２倍パルスが終了しないうちに、２段後の２倍パルスが出力されて２段後のアナログスイッチが導通してしまっては、それまでに充電が完了して電圧が安定していた自段のソース信号線の電圧が変動してしまう。よって、２段後の２倍パルスは、自段の２倍パルスが終了してから出力されることが好ましい。

従来、この２倍パルスの重なりを防止する構成としては、図７に示すものがある。図７の回路は、前述の図１４のシフトレジスタ２０１に、２倍パルス重なり除去部２５（２５−１、２５−２…）を追加したものである。２倍パルス重なり除去部２５は、ＮＯＲ回路２５ａおよびディレイ回路２５ｂを備えている。ディレイ回路２５ｂはインバータを所定数直列に接続したものであり、その入力端子には自段のフリップフロップ２１の出力信号Ｑが入力される。ＮＯＲ回路２５ａは、上記ディレイ回路２５ｂの出力信号と、次段の出力信号ＸとのＮＯＲ演算を行って、２倍パルスとしての出力信号Ｑｎｏを出力する。

本実施形態では、前記クロック信号ＣＫ、ＣＫＢの波形なまりや高周波化、および、論理演算回路における論理閾値のばらつきなどによる誤動作を防止することと、２倍パルスの重なり除去とを行うものである。

図８に、本実施の形態に係るシフトレジスタ９１の一部の構成を示す。

シフトレジスタ９１は、フリップフロップ部２および誤動作防止部６０を備えている。誤動作防止部６０は、各段に、誤動作防止回路６１（６１−１、６１−２…）を備えている。誤動作防止回路６１は、クロックパルス抽出部１３（１３ａ、１３ｂ）、波形タイミング整形部１４（１４ａ、１４ｂ）、ディレイ回路１７、および、２倍パルス生成回路１８を備えている。

ディレイ回路１７は、インバータ１７ａとインバータ１７ｂとの直列回路からなる。ディレイ回路１７の入力端子には、ディレイ回路１７が属する段のフリップフロップ１１の出力信号Ｑが入力される。ディレイ回路１７は、２段のインバータ１７ａ、１７ｂによって、出力信号Ｑを遅延させた遅延信号Ｑｄ（Ｑｄ１、Ｑｄ２…（末尾の数字は属する段の番号を表す））を生成して出力する。

クロックパルス抽出部１３ａのＮＡＮＤ回路１５ａの一方の入力端子には図１と同様にクロック信号ＣＫが入力されるが、ＮＡＮＤ回路１５ａの他方の入力端子には自身が属する段の上記遅延信号Ｑｄ（Ｑｄ１、Ｑｄ３…）が入力される。また、クロックパルス抽出部１３ｂのＮＡＮＤ回路１５ｂの一方の入力端子には図１と同様にクロック信号ＣＫＢが入力されるが、ＮＡＮＤ回路１５ｂの他方の入力端子には自身が属する段の上記遅延信号Ｑｄ（Ｑｄ２、Ｑｄ４…）が入力される。

また、２倍パルス生成回路１８は、インバータ１８ａおよびＮＯＲ回路１８ｂを備えている。インバータ１８ａの入力端子には自身が属する段の遅延信号Ｑｄが入力される。ＮＯＲ回路１８ｂは、上記インバータ１８ａの出力信号と、次段の出力信号ＸとのＮＯＲ演算を行い、２倍パルスとしての出力信号Ｑｎｏ（Ｑｎｏ１、Ｑｎｏ２…）を生成して出力する。

上記構成の誤動作防止回路６１は、図１のクロックパルス抽出部１３（１３ａ、１３ｂ）および波形タイミング整形部１４（１４ａ、１４ｂ）に、ディレイ回路１７および２倍パルス生成回路１８が追加された構成であるが、やはりＭＯＳ型の論理演算を行う論理演算回路で構成されている。

図９に、上記構成のシフトレジスタ９１の動作を表すタイミングチャートを示す。図６（ａ）〜（ｃ）と同様に、クロック信号ＣＫ、ＣＫＢには波形なまりがあり、ＶThnand＜ＶThnorとする。また、クロック信号ＣＫ、ＣＫＢの下側の”Ｈ”、”Ｌ”はＮＡＮＤ回路１５ａ、１５ｂが認識するＨｉｇｈ、Ｌｏｗであり、クロック信号ＣＫ、ＣＫＢの上側の”Ｈ”、”Ｌ”はＮＯＲ回路１６ａ、１６ｂが認識するＨｉｇｈ、Ｌｏｗである。

図９から分かるように、出力信号Ｑ１は遅延信号Ｑｄ１となってクロックパルス抽出部１３ａに入力されるため、ＮＡＮＤ回路１５ａが、Ｈｉｇｈ期間のクロック信号ＣＫを抽出開始する前には、Ｈｉｇｈと認識したクロック信号ＣＫとＬｏｗの遅延信号Ｑｄ１とのＮＡＮＤ演算、および、Ｌｏｗと認識したクロック信号ＣＫと遅延信号Ｑｄ１とのＮＡＮＤ演算しか行わないので、出力信号Ａ１がＬｏｗとなることがない。従って、ＮＡＮＤ回路１５ａでは正常にクロック信号ＣＫのパルスを所定分だけ（ここではクロックパルス１つ分）抽出した結果の出力信号Ａ１が生成される。また、Ｈｉｇｈのクロック信号ＣＫを抽出している期間と同じ期間に、ＮＯＲ回路１６ａはクロック信号ＣＫＢをＬｏｗと認識するので、ＮＯＲ回路１６ａは、出力信号Ａ１を丁度レベル反転した出力信号Ｘ１を生成して出力する。以後、各段において同様の信号生成が行われる。

ただし、上記クロック信号ＣＫのパルスの抽出において、遅延信号Ｑｄ１の出力信号Ｑ１に対する遅延が、クロック信号ＣＫの抽出パルスの開始までのタイミングに収まっていれば、クロック信号ＣＫの１つのパルス全体を抽出するが、上記遅延が、抽出パルスの開始後まで長引けば、クロック信号ＣＫのパルスの１つ分より短いパルスを抽出することになる。ここでは、上記遅延を、抽出パルスの開始タイミングまでには終了させて、出力信号Ｘ１の開始タイミングを正常に生成することができるようにしている。

また、出力信号Ｑ（Ｑ１、Ｑ２…）を遅延信号Ｑｄ（Ｑｄ１、Ｑｄ２…）としたことにより、遅延信号Ｑｄ２、Ｑｄ３、Ｑｄ４のパルスが出力信号Ｑ（Ｑ１、Ｑ２…）のパルスエッジよりも図中の”ｄｅｌａｙ”分だけ遅延して開始する。出力信号Ｑｎｏ１のパルスは、遅延信号Ｑｄ１のパルスの開始タイミングで開始し、出力信号Ｘ２のパルスの開始タイミングで終了する。出力信号Ｑｎｏ２のパルスは、遅延信号Ｑｄ２のパルスの開始タイミングで開始し、出力信号Ｘ３のパルスの開始タイミングで終了する。出力信号Ｑｎｏ３のパルスは、遅延信号Ｑｄ３のパルスの開始タイミングで開始し、出力信号Ｘ４のパルスの開始タイミングで終了する。このようにして、出力信号Ｑｎｏのパルスと、２段後の出力信号Ｑｎｏのパルスとの間には必ず”ｄｅｌａｙ”分の間隔が設けられることとなる。以上により、クロック信号ＣＫ、ＣＫＢに波形なまりがあって、ＶThnand＜ＶThnorのように論理ゲート間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成することができるとともに、２倍パルスの重なり除去を行うことができる。

次に、図１０に、本実施の形態に係る他のシフトレジスタである、シフトレジスタ９２の一部の構成を示す。

シフトレジスタ９２は、フリップフロップ部２および誤動作防止部７０を備えている。誤動作防止部７０は、各段に、誤動作防止回路７１（７１−１、７１−２…）を備えている。誤動作防止回路７１は、クロックパルス抽出部１３（１３ａ、１３ｂ）、波形タイミング整形部１４（１４ａ、１４ｂ）、および、ディレイ回路１９を備えている。

ディレイ回路１９は、インバータ１９ａ、１９ｂ、１９ｃ、および、ＮＯＲ回路１９ｄを備えている。インバータ１９ａには、自身が属する段のフリップフロップ１１の出力信号Ｑ（Ｑ１、Ｑ２…）が入力され、インバータ１９ｂはこれのレベル反転信号ＱＢ（ＱＢ１、ＱＢ２…）を出力する。インバータ１９ｂとインバータ１９ｃとは互いに直列に接続されている。インバータ１９ｂには上記レベル反転信号ＱＢが入力され、インバータ１９ｂの出力信号はインバータ１９ｃに入力される。インバータ１９ｂ、１９ｃにより、レベル反転信号ＱＢを遅延させ、インバータ１９ｃから遅延信号ＱＢｄ（ＱＢｄ１、ＱＢｄ２…）として出力する。ＮＯＲ回路１９ｄは、上記レベル反転信号ＱＢと、インバータ１９ｃの出力信号とのＮＯＲ演算を行い、中間信号Ｑｎｏ（Ｑｎｏ１、Ｑｎｏ２…）を生成して出力する。中間信号Ｑｎｏは、シフトレジスタ９２の出力信号としての２倍パルスにもなる。

クロックパルス抽出部１３ａのＮＡＮＤ回路１５ａの一方の入力端子には図１と同様にクロック信号ＣＫが入力されるが、ＮＡＮＤ回路１５ａの他方の入力端子には自身が属する段の上記中間信号Ｑｎｏ（Ｑｎｏ１、Ｑｎｏ３…）が入力される。また、クロックパルス抽出部１３ｂのＮＡＮＤ回路１５ｂの一方の入力端子には図１と同様にクロック信号ＣＫＢが入力されるが、ＮＡＮＤ回路１５ｂの他方の入力端子には自身が属する段の上記中間信号Ｑｎｏ（Ｑｎｏ２、Ｑｎｏ４…）が入力される。

上記構成の誤動作防止回路７１は、図１のクロックパルス抽出部１３（１３ａ、１３ｂ）および波形タイミング整形部１４（１４ａ、１４ｂ）に、ディレイ回路１９が追加された構成であるが、やはりＭＯＳ型の論理演算を行う論理演算回路で構成されている。

図１１に、上記構成のシフトレジスタ９２の動作を表すタイミングチャートを示す。図６（ａ）〜（ｃ）と同様に、クロック信号ＣＫ、ＣＫＢには波形なまりがあり、ＶThnand＜ＶThnorとする。また、クロック信号ＣＫ、ＣＫＢの下側の”Ｈ”、”Ｌ”はＮＡＮＤ回路１５ａ、１５ｂが認識するＨｉｇｈ、Ｌｏｗであり、クロック信号ＣＫ、ＣＫＢの上側の”Ｈ”、”Ｌ”はＮＯＲ回路１６ａ、１６ｂが認識するＨｉｇｈ、Ｌｏｗである。

図１１から分かるように、出力信号Ｑ１から生成されたレベル反転信号ＱＢ１は、中間信号Ｑｎｏ１となってクロックパルス抽出部１３ａに入力されるため、ＮＡＮＤ回路１５ａが、Ｈｉｇｈ期間のクロック信号ＣＫを抽出開始する前には、Ｈｉｇｈと認識したクロック信号ＣＫとＬｏｗの中間信号Ｑｎｏ１とのＮＡＮＤ演算、および、Ｌｏｗと認識したクロック信号ＣＫと中間信号Ｑｎｏ１とのＮＡＮＤ演算しか行わないので、出力信号Ａ１がＬｏｗとなることがない。従って、ＮＡＮＤ回路１５ａでは正常にクロック信号ＣＫのパルスを所定分だけ（ここではクロックパルス１つ分より短いパルス）抽出した結果の出力信号Ａ１が生成される。また、Ｈｉｇｈのクロック信号ＣＫを抽出している期間と同じ期間に、ＮＯＲ回路１６ａはクロック信号ＣＫＢをＬｏｗと認識するので、ＮＯＲ回路１６ａは、出力信号Ａ１を丁度レベル反転した出力信号Ｘ１を生成して出力する。以後、各段において同様の信号生成が行われる。

ただし、上記クロック信号ＣＫのパルスの抽出において、遅延信号ＱＢｄ１の出力信号Ｑ１（レベル反転信号ＱＢｄ１）に対する遅延が、クロック信号ＣＫの抽出パルスの開始までのタイミングに収まっていれば、クロック信号ＣＫの１つのパルスをそのパルスの開始タイミングから抽出するが、上記遅延が、抽出パルスの開始後まで長引けば、クロック信号ＣＫのパルスをそのパルスの開始タイミング後から抽出することになる。ここでは、上記遅延を、抽出パルスの開始タイミングまでには終了させて、出力信号Ｘ１の開始タイミングを正常に生成することができるようにしている。

また、出力信号Ｑ（Ｑ１、Ｑ２…）従ってレベル反転信号ＱＢを遅延信号ＱＢｄ（Ｑｄ１、Ｑｄ２…）としたことにより、遅延信号ＱＢｄ２、ＱＢｄ３、ＱＢｄ４のパルスがレベル反転信号ＱＢのパルスエッジよりも図中の”ｄｅｌａｙ”分だけ遅延して開始する。シフトレジスタ９２の出力信号である中間信号Ｑｎｏ１のパルスは、遅延信号ＱＢｄ１のパルスの開始タイミングで開始し、出力信号Ｘ２のパルスの開始タイミングで終了する。シフトレジスタ９２の出力信号である中間信号Ｑｎｏ２のパルスは、遅延信号ＱＢｄ２のパルスの開始タイミングで開始し、出力信号Ｘ３のパルスの開始タイミングで終了する。シフトレジスタ９２の出力信号である中間信号Ｑｎｏ３のパルスは、遅延信号ＱＢｄ３のパルスの開始タイミングで開始し、出力信号Ｘ４のパルスの開始タイミングで終了する。このようにして、中間信号Ｑｎｏのパルスと、２段後の中間信号Ｑｎｏのパルスとの間には必ず”ｄｅｌａｙ”分の間隔が設けられることとなる。以上により、クロック信号ＣＫ、ＣＫＢに波形なまりがあって、ＶThnand＜ＶThnorのように論理ゲート間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成することができるとともに、２倍パルスの重なり除去を行うことができる。

なお、本発明の駆動回路は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記論理演算は、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの出力信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの出力信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであってもよい。

上記の発明によれば、シフトレジスタの奇数段と偶数段とのうちの一方において第１のＮＡＮＤ演算を行い、他方において第２のＮＡＮＤ演算を行うことにより、フリップフロップの出力信号が非アクティブであるときに、このフリップフロップの出力信号を用い、各論理導出段において所定の論理導出経路を遮断された状態に保持することができる。従って、各論理導出段において複数の論理導出経路が第１のクロック信号や第２のクロック信号の周期的なレベル変化に合わせて導通切り替え動作を行うことを阻止することができる。

そして、第１のＮＡＮＤ演算の結果を用いる第１のＮＯＲ演算と、第２のＮＡＮＤ演算の結果を用いる第２のＮＯＲ演算とにより、シフトレジスタの出力信号を生成することができる。このシフトレジスタの出力信号は、次段のフリップフロップの入力信号とすることができる。第１のクロック信号と第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれているが、上記の構成により、フリップフロップの入力信号が段間で重なることが防止され、シフトレジスタの誤動作を防止することができる。

以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのできる駆動回路を容易に実現することができるという効果を奏する。

本発明の駆動回路は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記論理演算は、上記論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであってもよい。

また、第１のＮＡＮＤ演算および第２のＮＡＮＤ演算に、フリップフロップの出力信号の遅延信号を用いるので、第１のクロック信号および第２のクロック信号に波形なまりがあって、かつ、論理演算回路の論理ゲート間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成することができるという効果を奏する。

さらに、上記遅延信号を用いれば、シフトレジスタの出力信号として、２段後のシフトレジスタの出力信号と重ならない２倍パルスを生成することができるという効果を奏する。

本発明の駆動回路は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記論理演算は、上記論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであってもよい。

以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのできる表示装置の駆動回路を容易に実現することができるという効果を奏する。

また、第１のＮＡＮＤ演算および第２のＮＡＮＤ演算に、フリップフロップの出力信号の遅延信号と、遅延信号から生成した中間信号とを用いるので、第１のクロック信号および第２のクロック信号に波形なまりがあって、かつ、論理演算回路の論理ゲート間に論理閾値の差が生じていても、次段のフリップフロップの入力信号を正常に生成することができるという効果を奏する。

さらに、上記中間信号を用いることにより、シフトレジスタの出力信号として、２段後のシフトレジスタの出力信号と重ならない２倍パルスを生成することができるという効果を奏する。

本発明の駆動回路は、生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力信号を兼ねているものであってもよい。

上記の発明によれば、シフトレジスタの出力信号以外に、別途次段のフリップフロップの入力信号を生成する必要がないという効果を奏する。

本発明の駆動回路は、上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段の上記フリップフロップの入力信号とのＮＯＲ演算により、上記シフトレジスタの出力信号を生成するものであってもよい。

上記の発明によれば、上記遅延信号から、シフトレジスタの出力信号として、２段後のシフトレジスタの出力信号と重ならない２倍パルスを容易に生成することができるという効果を奏する。

本発明の駆動回路は、上記中間信号を上記シフトレジスタの出力信号とするものであってもよい。

上記の発明によれば、シフトレジスタの出力信号として、２段後のシフトレジスタの出力信号と重ならない２倍パルスを容易に生成することができるという効果を奏する。

本発明の表示装置は、上記駆動回路と、上記表示パネルとを備えているものであってもよい。

上記の発明によれば、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのできる表示装置を実現することができるという効果を奏する。

本発明の表示装置の駆動方法は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの出力信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの出力信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うものであってもよい。

以上により、シフトレジスタの誤動作を防止しながら、貫通電流による消費電力の増大と高周波ノイズの発生とを抑制することのできる表示装置の駆動方法を容易に実現することができるという効果を奏する。

本発明の表示装置の駆動方法は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うものであってもよい。

本発明の表示装置の駆動方法は、上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、互いに位相がずれており、上記論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うものであってもよい。

本発明の表示装置の駆動方法は、生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力信号を兼ねているものであってもよい。

本発明の表示装置の駆動方法は、上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段の上記フリップフロップの入力信号とのＮＯＲ演算により、上記シフトレジスタの出力信号を生成するものであってもよい。

本発明の表示装置の駆動方法は、上記中間信号を上記シフトレジスタの出力信号とするものであってもよい。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

産業上の利用の可能性

本発明は、液晶表示装置に好適に使用することができる。

Claims

フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの出力信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの出力信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであることを特徴とする駆動回路。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、当該論理演算を行う論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであることを特徴とする駆動回路。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、当該論理演算を行う論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことによるものであることを特徴とする駆動回路。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの反転出力信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの反転出力信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことによるものであることを特徴とする駆動回路。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、当該論理演算を行う論理演算回路に入力される上記フリップフロップの反転出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことによるものであることを特徴とする駆動回路。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記論理演算は、当該論理演算を行う論理演算回路に入力される上記フリップフロップの反転出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことによるものであることを特徴とする駆動回路。
生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力信号を兼ねていることを特徴とする請求項１ないし６のいずれか１項に記載の駆動回路。
上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段の上記フリップフロップの入力信号とのＮＯＲ演算により、上記シフトレジスタの出力信号を生成することを特徴とする請求項２または５に記載の駆動回路。
上記中間信号を上記シフトレジスタの出力信号とすることを特徴とする請求項３または６に記載の駆動回路。
請求項１ないし９のいずれか１項に記載の駆動回路と、上記表示パネルとを備えていることを特徴とする表示装置。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの出力信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの出力信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
当該論理演算を行う論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
当該論理演算を行う論理演算回路に入力される上記フリップフロップの出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行うとともに、上記第１のＮＡＮＤ演算の結果と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うとともに、上記第２のＮＡＮＤ演算の結果と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記フリップフロップの反転出力信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記フリップフロップの反転出力信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
当該論理演算を行う論理演算回路に入力される上記フリップフロップの出力信号を遅延させた遅延信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記遅延信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記遅延信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
フリップフロップを用いて各段が構成されたシフトレジスタを備え、上記各段において上記フリップフロップの反転出力信号と第１のクロック信号および第２のクロック信号のうちの少なくとも一方とを用いたＭＯＳ型の論理演算により次段の上記フリップフロップの入力信号を生成するとともに、上記各段において上記フリップフロップの反転出力信号から表示パネルの駆動信号としての上記シフトレジスタの出力信号を生成する駆動回路、を備えた表示装置の駆動方法において、
上記第１のクロック信号と上記第２のクロック信号とは、共にＨｉｇｈ期間とＬｏｗ期間とが等しく、上記第２のクロック信号は、上記第１のクロック信号よりも、半周期だけ、あるいは半周期よりも大きく１周期よりも小さい値だけ位相が遅れており、
当該論理演算を行う論理演算回路に入力される上記フリップフロップの反転出力信号のレベル反転信号を遅延させた遅延信号を生成し、上記遅延信号と上記レベル反転信号とのＮＯＲ演算により中間信号を生成し、上記シフトレジスタの奇数段と偶数段とのうちの一方において、上記中間信号と上記第２のクロック信号とのＮＯＲ演算である第１のＮＯＲ演算を行うとともに、上記第１のＮＯＲ演算の結果と上記第１のクロック信号とのＮＡＮＤ演算である第１のＮＡＮＤ演算を行い、上記シフトレジスタの奇数段と偶数段とのうちの他方において、上記中間信号と上記第１のクロック信号とのＮＯＲ演算である第２のＮＯＲ演算を行うとともに、上記第２のＮＯＲ演算の結果と上記第２のクロック信号とのＮＡＮＤ演算である第２のＮＡＮＤ演算を行うことにより、上記論理演算を行うことを特徴とする表示装置の駆動方法。
生成した上記次段の上記フリップフロップの入力信号が、上記シフトレジスタの出力信号を兼ねていることを特徴とする請求項１１ないし１６のいずれか１項に記載の表示装置の駆動方法。
上記遅延信号のレベル反転信号と、上記次段の上記フリップフロップのさらに次段の上記フリップフロップの入力信号とのＮＯＲ演算により、上記シフトレジスタの出力信号を生成することを特徴とする請求項１２または１５に記載の表示装置の駆動方法。
上記中間信号を上記シフトレジスタの出力信号とすることを特徴とする請求項１３または１６に記載の表示装置の駆動方法。