JP2001144605A - 反転ホールド時間ラッチ回路、システム及び方法 - Google Patents

Abstract

(57)【要約】 【課題】後続のドミノ論理を間違って放電させる可能性
のない反転ホールド時間ラッチ回路，システム及び方法
を提供する。 【解決手段】ドミノ論理回路１８は、プリチャージ位相
及び評価位相で動作することができる第１及び第２の位
相ドミノ論理回路２０，２２を備える。第１の位相ドミ
ノ論理回路２０のプリチャージ位相及び評価位相は、第
２の位相ドミノ論理回路２２のプリチャージ位相及び評
価位相に対して同調していない。第２の位相ドミノ論理
回路２２のプリチャージ・ノード２２_PNの状態は、第１
の位相ドミノ論理回路２０のプリチャージ・ノード２０
_PNの状態が第１の位相ドミノ論理回路２０の直前の評価
位相において変化しなかった場合にのみ、第２の位相ド
ミノ論理回路２２の評価位相の間に第１の位相ドミノ論
理回路２０に応答して変化することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ドミノ論理技術に
関し、特に、ホールド時間ラッチ回路，システム及び方
法に関する。

【０００２】

【従来の技術】多くの現在の回路アプリケーションで
は、動作速度を上げることがしばしば望まれている。例
えば、マイクロプロセッサ設計では、マイクロプロセッ
サの速度を制限するか速度に影響する部分の回路は、マ
イクロプロセッサ全体の速度を上げるために、常に工夫
され再設計される。速度が上がると性能も向上するの
で、より短時間でより詳細な洗練された処理能力を持つ
ようになる。

【０００３】マイクロプロセッサ及び速度が重要なその
他の回路の速度を向上するために、ドミノ論理トランジ
スタ回路が現在使用されているが、それはしばしば静的
論理トランジスタ回路に比較してより高い速度を提供す
るからである。ドミノ論理回路は２つの位相で動作する
ことを特徴とする。まず、プリチャージ位相の間にプリ
チャージ・ノードが第１の電位に設定される。次に、評
価位相の間に、回路によって表される論理条件が満たさ
れれば、プリチャージされたノードが放電され、それに
よって、回路の論理出力を変える。換言すると、プリチ
ャージ位相の最後に、プリチャージされたノードは、ド
ミノ論理回路によって出力されるべき第１の論理状態を
生じさせる。その後、プリチャージされたノードが評価
位相の間に放電されると、ドミノ論理回路の出力は、第
１の論理状態とは異なる第２の論理状態を表す。また、
放電による状態変化は、１つ以上のｎ−チャンネル・ト
ランジスタを使用してプリチャージから放電への遷移を
ゲートする場合、静的回路の以前の動作より速度を向上
させる。即ち、静的回路は、ある時点ではｎ−チャンネ
ル・トランジスタのネットワークについて遷移を行い、
別の時点ではｐ−チャンネル・トランジスタのネットワ
ークについて反対の遷移を行う。

【０００４】ドミノ論理トランジスタ回路の一例はホー
ルド時間ラッチとして知られているが、これについては
後で詳細に説明する。簡単に紹介すると、ホールド時間
ラッチは、一般に、ドミノ論理回路の特徴として上述し
た原理に従う。特に、プリチャージ位相の間に、ホール
ド時間ラッチにおける第１段がプリチャージし、それに
従って低電圧を出力し、その後、評価位相の間に、第１
段は、１つ以上の論理条件が満たされると、高電圧を出
力する。また、ホールド時間ラッチが他のドミノ回路と
異なるのは、ホールド時間ラッチがラッチをプリチャー
ジする際に遅延の利点を利用することである。即ち、ホ
ールド時間ラッチは、データ信号を後続のドミノ論理段
に出力すべく接続される。後続のドミノ段はホールド時
間ラッチに対する位相から評価する。このようにして、
第１段がその評価位相を終了すると、後続の段が、ホー
ルド時間ラッチからのデータに基づいた評価位相を実行
する。ただし、同時に、後続段はその評価位相を開始
し、第１段はそのプリチャージ位相を開始する。しかし
ながら、設計上、プリチャージ位相が開始する時点から
わずかの時間遅延があり、制御信号がホールド時間ラッ
チの第１段のプリチャージ位相を開始させるべく変化し
ても、その先行評価位相からのホールド時間ラッチ第１
段の出力は有効である。この時間は、後続段が典型的に
は第１段からの有効データに基づいてトリガ（即ち、評
価）できるホールド時間として知られている。したがっ
て、データは、複雑な付加的ラッチ回路を必要とするこ
となく、これを介してか同様の接続を介して伝播する。

【０００５】したがって、ホールド時間ラッチはこの分
野でのある種のアプリケーションにおいて有益であり、
本発明者は、多くのより新しい回路技術が二重レール信
号（dual rail signal）を必要とするか、ホールド時間
ラッチに相補出力動作を持つ回路から利益を得る状況を
提供するかもしれないということを認識した。しかしな
がら、本発明者は、ホールド時間ラッチの各動作を単に
反転させるだけでは、ドミノ論理回路で使用される実行
可能な回路を製造することはできないということも認識
した。具体的には、前述のように、ホールド時間ラッチ
の第１段の出力は最初に低電圧を提供したのち、条件に
よって高電圧に上り、その後、（論理が満たされると）
低電圧に戻る。したがって、厳格に相補的な動作は、最
初に高電圧を提供したのち、条件によって低電圧を提供
し、その後、高電圧に戻る。しかしながら、本発明者
は、次のことも認識した。この動作は、様々な理由か
ら、典型的な後続ドミノ論理段とは互換性がない。その
理由の１つは、相補的な第１段が高電圧へ戻ると、後続
のドミノ論理を間違って放電させる可能性があることで
ある。

【０００６】

【課題を解決するための手段】したがって、以下に、本
発明者は、そのような非互換性（不適合性）を克服し、
それによって、以下に反転ホールド時間ラッチと呼ばれ
る束縛相補的動作ドミノ回路の可能性を提供する様々な
実施の形態を提供する。好ましい実施の形態では、プリ
チャージ位相及び評価位相において動作可能な第１の位
相ドミノ論理回路を備えるドミノ論理回路がある。第１
の位相ドミノ論理回路は、状態を変化させるように動作
するプリチャージ・ノードを備える。ドミノ論理回路
は、プリチャージ位相及び評価位相で動作可能な第２の
位相ドミノ論理回路も備え、第１の位相ドミノ論理回路
のプリチャージ位相及び評価位相は第２の位相ドミノ論
理回路のプリチャージ位相及び評価位相に対しては同調
していない。また、第２の位相ドミノ論理回路は、第１
の位相ドミノ論理回路の状態に応じて状態を変化させる
ように動作可能なプリチャージ・ノードを備える。第１
及び第２の位相ドミノ論理回路はそれぞれ、導通状態の
ときにプリチャージ位相の間プリチャージ・ノードをプ
リチャージ電圧に結合する結合装置と、プリチャージ・
ノードに接続された、導通状態のときに評価位相の間プ
リチャージ・ノードをプリチャージ電圧とは異なる電圧
に結合する放電パスとを備え、この放電パスは論理回路
を備える。第１の位相ドミノ論理回路は、第１の位相ド
ミノ論理回路のプリチャージ・ノードが第１の位相ドミ
ノ論理回路のプリチャージ位相の間に第１の状態に充電
され、第１の位相ドミノ論理回路の評価位相の間に第１
の位相ドミノ論理回路のプリチャージ・ノードが第２の
状態に条件付きで変化するように動作する。第２の位相
ドミノ論理回路は、第２の位相ドミノ論理回路のプリチ
ャージ・ノードの状態が、第２の位相ドミノ論理回路の
評価位相において、第１の位相ドミノ論理回路のプリチ
ャージの状態が第１の位相ドミノ論理回路の直前の評価
位相において変化しなかった場合にのみ、第１の位相ド
ミノ論理回路に応じて変化できるように動作することが
できる。その他の回路，システム及び方法が開示され請
求される。

【０００７】

【実施の形態】後述の好ましい実施の形態の更なる紹介
として、図１ａは、従来のドミノ回路システム１０を示
し、これは、この分野では、時として、ホールド時間ラ
ッチと呼ばれる。システム１０は、２つの異なる位相で
動作する回路を備える。垂直の破線は、これらの位相回
路を分ける。破線の左側を見ると、位相１回路１２はド
ミノ論理回路段を備え、それは、プリチャージ・トラン
ジスタ１２_PTと、プリチャージ・ノード１２_PNと、出力
インバータ１２_INVと、論理回路１２_L 及び放電トラン
ジスタ１２_DTの両方を有する放電パスとを備える。図１
ａの破線の右側では、位相２回路１４がドミノ論理回路
を備え、それは、同様に、プリチャージ・トランジスタ
１４_PTと、プリチャージ・ノード１４_PNと、出力インバ
ータ１４_{IN V}と、論理回路１４_L 及び放電トランジスタ
１４_DTの両方を有する放電パスとを備えるように接続さ
れている。また、システム１０は、ＣＬＯＣＫ信号を提
供する導線を備える。ＣＬＯＣＫ信号は、プリチャージ
・トランジスタ１２_PTのゲートと放電トランジスタ１２
_DTのゲートにインバータ１６を介して接続され、また、
プリチャージ・トランジスタ１４_PTのゲートと放電トラ
ンジスタ１４_DTのゲートに直接接続されている。位相回
路１２，１４の様々な接続及び相互作用のもっと詳細な
説明を以下に行う。

【０００８】位相１回路１２に関して、プリチャージ・
トランジスタ１２_PTは、図１ａに示したｎ−チャンネル
・トランジスタよりも典型的には小さいｐ−チャンネル
・トランジスタである。プリチャージ・トランジスタ１
２_PTは、システム電圧レベル（例えば、Ｖ_DD）に接続さ
れたソースと、プリチャージ・ノード１２_PNに接続され
たドレインとを有する。上述したように、ＣＬＯＣＫ信
号の補数（即ち、

【外１】 ）は、プリチャージ・トランジスタ１２_PTのゲートに接
続され、放電トランジスタ１２_DTのゲートにも接続され
ている。放電トランジスタ１２_DTは、低基準電圧（例え
ば、接地）に接続されたソースとノード１２_Nに接続さ
れたドレインとを有するｎ−チャンネル・トランジスタ
である。プリチャージ・ノード１２_PNとノード１２_Nと
の間には、論理回路１２_Lが接続されている。論理回路
１２_Lの論理は、任意の型の論理式を採用することがで
きる。例えば、しばしば、論理回路１２_Lは論理式を実
現するために様々に接続された多数のｎ−チャンネル・
トランジスタを備え、その式の論理関数は、特定のトラ
ンジスタ構成やそれらのトランジスタのゲートに接続さ
れた各入力信号に基づいて決定される。ここでの説明で
は、特定の論理式や入力は重要ではなく、したがって、
「入力」という用語は、静的回路，動的回路又は両方の
他の様々の回路から来る信号として示される。ただし、
ひとたび論理回路１２_Lによって形成される論理式が真
になると、プリチャージ・ノード１２_PNをノード１２_N
に接続する導通パスが論理回路１２_Lを介して形成され
る。また、ＣＬＯＣＫ信号の補数は、放電トランジスタ
１２_DTのゲートに接続されている。このように、ＣＬＯ
ＣＫがロウのとき、その補数はハイであり、放電トラン
ジスタ１２_DTも導通状態である。論理回路１２_Lによっ
て実現される論理式が真のときにこの条件が生じると、
論理回路１２_L及び放電トランジスタ１２_DTを介してプ
リチャージ・ノード１２_PNから接地に至る放電パスが形
成され、プリチャージ・ノード１２_PNにおいてプリチャ
ージ電圧（即ち、Ｖ_DD）が接地に放電されることにな
る。

【０００９】プリチャージ・ノード１２_PNに戻ると、そ
れは、出力インバータ１２_INVの入力にも接続されてい
る。出力インバータ１２_INVの出力は、回路１２の出力
信号（即ち、論理回路１２_Lの論理式の結果）を提供す
る。なお、出力インバータ１２_INVは、インバータ記号
の上半分で短い対角線を持つものとして示されている。
本明細書では、この記号の上部対角線は、ｐ−チャンネ
ル・トランジスタ（明示的には示されていない）がフィ
ードバックできるようにインバータの出力からその入力
に接続されていることを示すものと取り決める。ｐ−チ
ャンネル・フィードバック・トランジスタについてより
具体的に言うと、そのゲートは対応のインバータの出力
に接続され、フィードバック・ｐ−チャンネル・トラン
ジスタのソースはＶ_DDに接続され、フィードバック・ｐ
−チャンネル・トランジスタのドレインは対応のインバ
ータの入力に接続されている。当業者であれば分かるよ
うに、プリチャージ電圧がもはや図１ａの所与のプリチ
ャージ・ノードに接続されていなければ（例えば、以下
に述べる評価位相の間）、フィードバック・ｐ−チャン
ネル・トランジスタは、プリチャージ・ノードがその対
応の放電パスによって放電されない限り、インバータの
入力でハイ信号を維持する。

【００１０】位相２回路１４については、その回路素子
は一般に前述の位相１回路１２と同様に接続されるが、
その論理回路１４_Lへの入力と位相２回路１４の出力は
除く。そのインバータ１４_INVはインバータ記号の上半
分及び下半分の両方に短い対角線を持つものとして示さ
れている。この記号の上部対角線は、前述のインバータ
１２_INVについての前述の説明と同様に、ｐ−チャンネ
ル・トランジスタ（明示的には示されていない）がフィ
ードバック可能にインバータ出力からその入力に接続さ
れていることを示す。この記号の下部対角線は、ｎ−チ
ャンネル・トランジスタ（明示的には示されていない）
がフィードバック可能にインバータの出力からその入力
に接続されていることを示すものとする。より具体的に
は、ｎ−チャンネル・トランジスタは、そのゲートがイ
ンバータの出力に接続され、そのソースが接地に接続さ
れ、そのドレインがインバータの入力に接続される。し
たがって、当業者には明らかなように、入力信号が最初
に論理回路１４_Lを導通させたのちに信号が評価位相の
間にイネーブルしなければ、フィードバック・ｎ−チャ
ンネル・トランジスタは、プリチャージ・ノードがプリ
チャージ・トランジスタ１４_PTをイネーブルすることに
よって再度プリチャージされるまで、インバータの入力
においてロウ信号を維持する。最後に、位相２回路１４
の残りの入力及び出力については以下で説明し、他の回
路の詳細についてはここでは繰り返さない。読者は前述
の位相１回路１２の説明と比較できるからである。

【００１１】位相２回路１４の入力では、その論理回路
１４_Lへの入力の少なくとも１つは位相１回路１２の出
力によって提供され、この点において、出力インバータ
１２ _INVから論理回路１４_Lへの接続が示されている。論
理回路１２_Lと同様に、論理回路１４_Lも、１つ以上のｎ
−チャンネル・トランジスタを典型的には使用して、論
理式を実現する。ここでも、実現される特定の式は問題
とならないが、以下に述べる理由のため、次のことだけ
は述べておく。即ち、論理回路１４_Lの式を実行する入
力のうち少なくとも１つは、位相１回路１２からの出力
である入力信号を必要とする。このように、論理回路１
４_Lは、有効な出力がインバータ１２_{I NV}によって論理回
路１４_Lに提供されたときに限り、その論理式を適切に
評価する。

【００１２】位相２回路１４の出力に目を向けると、次
の段（不図示）へ渡されることだけが示されている。こ
れは例として示してあるだけで、出力への接続は本導入
説明を理解する上で問題とはならない。このように、出
力は様々な異なる回路に接続することができる。例え
ば、（１）位相２回路１４と同じ位相に従って動作する
回路、（２）位相１回路１２と同じ位相に従って動作す
る回路、（３）位相１回路１２とも位相２回路１４とも
異なる位相に従って動作する回路、（４）位相制御回路
に対する静的回路である。

【００１３】システム１０の動作は、図１ｂの従来のタ
イミング・チャートを参照すると理解できる。ただし、
この図の解説を始める前に述べておくが、システム１０
は、位相１回路１２の出力と位相２回路１４の入力との
間に別の複雑なラッチ構造を持っていないが、この付加
的構造がないにもかかわらずシステム１０が動作できる
ことを図１ｂと関連して説明する。図１ｂを見ると、ま
ず信号が並び、これらを上から下へ順番に述べ、次に、
それらの信号によって示される動作について詳細に説明
する。図１ｂの第１列（即ち、一番上）はＣＬＯＣＫ信
号の状態を示すだけであり、第２列は、その補数である

【外２】 を示す。この補数信号は、プリチャージ・トランジスタ
１２_PT及び放電トランジスタ１２_DTのゲートを制御する
のに使用される。第３列及び第４列は、位相１回路１２
及び位相２回路１４に印加される位相制御信号をそれぞ
れ示す。図１ｂの第５列及び第６列は、位相１回路１２
及び位相２回路１４によって出力されるデータ値をそれ
ぞれ示す。

【００１４】図１ｂの特定の信号を見ると、時刻ｔ０ま
でシステム１０は一定の状態（steady-state）で実行し
ているとする。時刻ｔ０と時刻ｔ１との間では、ＣＬＯ
ＣＫ信号はハイである。ＣＬＯＣＫ信号がハイである結
果、位相１回路１２は動作のプリチャージ位相にある。
位相１回路１２について具体的に言うと、ハイＣＬＯＣ
Ｋ信号が反転して、

【外３】 信号がｐ−チャンネル・プリチャージ・トランジスタ１
２_PT及びｎ−チャンネル放電トランジスタ１２_DTのゲー
トに印加される。これらのトランジスタの導通型に応じ
て及びそれにより、プリチャージ・トランジスタ１２_PT
は、放電トランジスタ１２_DTが導通していない間は、導
通する。プリチャージ・トランジスタ１２ _PTの導通はプ
リチャージ・ノード１２_PNをＶ_DDまで上昇させ、この信
号が出力インバータ１２_INVによって反転される。それ
により、位相１回路１２の出力（即ち、図１ｂの第５
列）が時刻ｔ０と時刻ｔ１との間では論理ロウとなる。
また、時刻ｔ０と時刻ｔ１との間のハイＣＬＯＣＫ信号
に応答して、位相２回路１４は動作の評価位相にある。
このようにして、位相２回路１４は、位相１回路１２と
同調せずに動作する。より具体的には、ハイＣＬＯＣＫ
信号がｐ−チャンネル・プリチャージ・トランジスタ１
４_PT及びｎ−チャンネル放電トランジスタ１４_DTのゲー
トに直接接続される。これらのトランジスタの導通型に
応じて及びそれにより、プリチャージ・トランジスタ１
４_PTは、放電トランジスタ１４_DTが導通している間は、
導通しない。放電トランジスタ１４_DTが導通することに
よって、位相２回路１４はその評価位相にあり、論理回
路１４_Lによって実現される論理式が真であれば、プリ
チャージ・ノード１４_PNにおいて以前にプリチャージさ
れた電圧が、論理回路１４_L及び放電トランジスタ１４
_DTによって形成される放電パスを介して、接地へ放電す
る。この場合、プリチャージ・ノード１４_PNにおける電
圧は出力インバータ１４_INVによって反転され、それに
より、位相２回路１４の出力（即ち、図１ｂの第６列）
が時刻ｔ０と時刻ｔ１との間で論理ハイまで上昇する。

【００１５】時刻ｔ１では、位相回路１２及び位相回路
１４の両方へのクロック信号は反対のレベルに遷移す
る。このようにして、時刻ｔ１では、位相２回路１４は
その動作の評価位相を終了し、したがって、有効データ
がインバータ１４_INVの出力に存在する。しかしなが
ら、時刻ｔ１の直後に、ｐ−チャンネル・プリチャージ
・トランジスタ１４_PTのゲートにおける信号がハイから
ロウに遷移する。したがって、ｐ−チャンネル・プリチ
ャージ・トランジスタ１４_PTは導通し始め、プリチャー
ジ・ノード１４_PNにおける電圧が上昇し始める（直前の
評価位相において放電されたと仮定して）。しかしなが
ら、ｐ−チャンネル・プリチャージ・トランジスタ１４
_PTの応答時間に遅延があるため、プリチャージ・ノード
１４_PNがロウから完全なハイ・レベルまでプリチャージ
するのにいくらかの時間がかかる。その結果、時刻ｔ１
の後の対応の時間、図１ｂでｔ_hで示される時間が経過
してから、位相２回路１４の出力（即ち、インバータ１
４_INVの出力）がプリチャージ効果によりハイからロウ
に遷移する。換言すると、位相２回路１４によるデータ
出力は、その回路に接続されたクロック信号がその段を
動作の評価位相から動作のプリチャージ位相に変えるべ
く切り替わっているにもかかわらず、わずかな時間、即
ち、ｔ_hで示される「ホールド時間」の間保持される
（即ち、有効であり続ける）。

【００１６】上述のように位相２回路１４によってデー
タがホールドされるのに加えて、時刻ｔ１の後に、位相
１回路１２はその動作の評価位相にある（例えば、その
放電トランジスタ１２_DTはＣＬＯＣＫ信号の遷移により
導通する）。このように、位相１回路１２は、それが受
信する入力に基づいてその評価を行い、また、その放電
パスがそのプリチャージ・ノード１２_PNを放電すると、
その出力は、図１ｂの第５列に示されるように、時刻ｔ
１の少し後で上昇する。

【００１７】そのホールド時間に関する上述した位相２
回路１４の動作と共に、ホールド時間ラッチとしての位
相１回路１２の動作が、時刻ｔ２の後に現れ、データに
関しては、それは位相２回路１４に提供する。具体的に
は、時刻ｔ２では、ＣＬＯＣＫ信号が再び遷移する。こ
れに応答して、位相１回路１２への位相制御が回路１２
をプリチャージさせ、一方、位相１回路１４への位相制
御は回路１４に評価させる。しかしながら、位相１回路
１２については、時刻ｔ２の後に、そのｐ−チャンネル
・プリチャージ・トランジスタ１２_PTがそのプリチャー
ジ・ノード１２ _PNをＶ_DDまで引っ張るのにいくらかの時
間がかかる。したがって、この時間の間に、位相１回路
１２からのデータ出力が一時的に有効であることが図１
ｂの第５列における時刻ｔ２の後に見られ、この場合
も、この時間はホールド時間ｔ_hとして示されている。
このホールド時間の間でも、位相２回路１４はその評価
位相を行うべく切り替わっている。このようにして、位
相１回路１２のｔ_hが時刻ｔ２の後で充分に長ければ、
位相２回路１４はその入力に基づいてその評価を行うこ
とができる。ここで、その入力は、位相１回路１２によ
って出力される一時的に有効なデータを含む。したがっ
て、ここでも、位相２回路１４は評価を行い、その論理
式が真であれば、そのプリチャージ・ノード１４_PNは放
電され、それにより、図１ｂの一番下の列に示されるよ
うに、時刻ｔ２の少し後にいくらかの時間だけ上昇出力
を生成する。したがって、位相１回路１２からの出力と
位相２回路１４の入力への連続接続により、先行する回
路１２からのデータに基づいて位相２回路１４による評
価が可能となるが、付加的ラッチを必要としない。ま
た、当業者であれば図１ｂの残りの部分わかるように、
このコンセプトは、データが図１ａの２つの位相回路で
そのようである限り、適用することができる。また、こ
れは、システム１０が異なる時刻にプリチャージするよ
うにクロックされた付加的連続的回路を備える場合や、
各位相回路がその位相回路のクロックに接続された１つ
以上のドミノ論理段を備える場合にも、適用することが
できる。なお、図１ａは、見やすくするために、２つの
連続回路しか示してないが、実際には、簡略化しなけれ
ば、図１ａ内の１つ以上の回路は、典型的には、１つ以
上の位相回路へのラッチされた入力と組み合わせること
ができるより大きな回路の一部である。

【００１８】以上の説明から、ホールド時間ラッチの動
作及びシステム１０は次のように要約することができ
る。これは、後述の好ましい実施の形態と比較するのに
役立つ。具体的には、以上の説明は、プリチャージ位相
の間での位相１回路１２の出力が無条件ロウ出力を表
し、また、出力は、位相１回路１２の放電パスがその評
価位相の間にイネーブルされた場合にのみ、即ち、放電
トランジスタ１２_DTが導通しておりかつ論理回路１２_L
が評価位相の間に真の式を実現する場合だけ、条件付き
で上昇する。また、この点について、「イネーブル」と
いう用語は、当業界では公知であり、本明細書において
もその意味で使用される。すなわち、この用語は、トラ
ンジスタへのゲート電位が、ゲート電位が接続されてい
るトランジスタの導通パス（即ち、ソース／ドレイン）
に沿って導通させるのに充分であるということを意味す
る。同様に、本明細書では、「ディスエーブル」という
用語は、反対の意味で、トランジスタへのゲート電位が
トランジスタの導通パスに沿って導通を引き起こすのに
不充分であるということを意味する。位相２回路１４の
動作を見ると、そのプリチャージ位相の間では、その出
力は無条件ロウ出力を表す。また、位相２回路１４の評
価位相の間では、その出力は、放電パスがイネーブルさ
れた場合にのみ条件付きで上昇する。これは、位相１回
路１２が位相１回路１２の最新の評価位相の間にイネー
ブルされた場合である。何故なら、その場合にのみ、位
相１回路１２から位相２回路１４の論理回路１４_Lへイ
ネーブル信号を提供することができるからである。

【００１９】以上、ホールド時間ラッチの動作について
の概要を述べたが、更に、その動作について観察するこ
とができる。これも、後述の好ましい実施の形態と対比
するのに役立つ。前述の概要が示すところでは、プリチ
ャージ・ノード１４_PNは、プリチャージ・ノード１２_PN
が位相１回路１２の直前の評価位相で放電した場合にの
み、位相２回路１４の評価位相で放電することができ
る。また、プリチャージ・ノード１４_PN又はプリチャー
ジ・ノード１２_PNの放電は、対応の位相回路の出力の状
態を変化させる。このように、前記説明を別の表現にす
ると、従来のホールド時間ラッチにおいて、その第２段
がその評価位相の間に状態を変化させることができるの
は、その第１段がその直前の評価位相の間に状態を変化
させた場合に限る。反対に、プリチャージ・ノード１２
_PNが位相１回路１２の所与の評価位相で放電しなけれ
ば、プリチャージ・ノード１４_PNは位相２回路１４の次
の連続する評価位相で放電することができない。このよ
うに、従来のホールド時間ラッチでは、その第２段は、
その第１段が直前の評価位相の間に状態を変化していな
ければ、その評価位相の間に状態を変化させることがで
きない。

【００２０】図２ａは、第１の発明によるホールド時間
ラッチ・システム１８を模式的に示す図である。システ
ム１８は、いくつかの点において前述の図１のシステム
１０に似ているが、以下の説明において混乱を避けるた
めに、図２ａでは異なる参照符号が使用される。ただ
し、読者の方は、前記説明を理解しているという前提
で、様々なコンセプトの詳細は以下では繰り返さない。
システム１８を見ると、異なる位相で動作する回路を備
え、垂直の破線がこれらの位相回路を一般に分ける。垂
直破線の左側を見ると、位相１回路２０がドミノ論理回
路段を備え、それは、プリチャージ・トランジスタ２０
_PTと、プリチャージ・ノード２０_PNと、第１の出力イン
バータ２０_INV1と、論理回路２０_L及び放電トランジス
タ２０_DTの両方を有する放電パスとを備える。また、以
下に述べる理由により、位相１回路２０は第２の出力イ
ンバータ２０_INV2も備える。図２ａの垂直破線の右側で
は、ドミノ論理段を備えた位相２回路２２がある。位相
２回路２２は、プリチャージ・トランジスタ２２_PTと、
プリチャージ・ノード２２_PNと、出力インバータ２２_IN
Vと、論理回路２２_L及び放電トランジスタ２２_DTを有す
る放電パスとを備えるように接続されている。また、以
下に述べる理由により、位相２回路２２の放電パスは放
電防止トランジスタ２２_DPTも有する。「放電防止トラ
ンジスタ」という用語の使用については、後で説明す
る。制御信号が放電防止トランジスタ２２_{DP T}のゲート
に接続されており、以下で説明するように、この制御信
号は、ＣＬＯＣＫ信号に関して働くイネーブル関数（en
abling function）に基づいて生成される。このよう
に、本実施の形態では、制御信号がＣＬＯＣＫ_Fで表さ
れ、当業者であれば分かるように、ＣＬＯＣＫ信号は、
そのような信号を生成すべく様々に変更することがで
き、そのいくつかについては、後述する。

【００２１】システム１８は、ＣＬＯＣＫ信号を提供す
る導線を備える。位相１回路２０については、ＣＬＯＣ
Ｋ信号はインバータ２４を介して接続されており、その
補数である

【外４】 がプリチャージ・トランジスタ２０_PTのゲート及び放電
トランジスタ２０_DTのゲートに接続されるようになって
いる。位相２回路２２については、ＣＬＯＣＫ信号は、
プリチャージ・トランジスタ２２_PTのゲート及び放電ト
ランジスタ２２_DTのゲートに接続されている。

【００２２】位相１回路２０内の接続のより詳細な説明
は、以下の通りである。プリチャージ・トランジスタ２
０_PTは、好ましくは、システム電圧レベル（例えば、Ｖ
_DD）の電源に接続されたソースとプリチャージ・ノード
２０_PNに接続されたドレインとを有するとともに

【外５】 信号がそのゲートに接続されているｐ−チャンネル・ト
ランジスタである。また、

【外６】 信号は放電トランジスタ２０_DTのゲートに接続され、こ
の放電トランジスタ２０ _DTは、好ましくは、ロウ基準電
圧（例えば、接地）に接続されたソースとノード２０_N
に接続されたドレインとを有するｎ−チャンネル・トラ
ンジスタである。プリチャージ・ノード２０_PNとノード
２０_Nとの間には、論理回路２０_Lが接続されている。論
理回路２０_Lの論理は任意の型の論理式でよく、その式
は、論理式を実現するトランジスタ構成に基づいて最終
的に決定される。例えば、後で詳細に述べるが、本実施
の形態では、論理回路２０_Lは１つ以上のｎ−チャンネ
ル・トランジスタを使用して形成されていると仮定す
る。これらのトランジスタへの入力は、図２ａには「Ｉ
ＮＰＵＴＳ」で示されており、そのような信号は静的回
路，動的回路及びその両方というように様々な回路から
来る可能性がある。また、論理回路２０_Lによって形成
される論理式が真になると、プリチャージ・ノード２０
_PNをノード２０_Nに接続する導通パスが論理回路２０_Lを
介して形成される。また、

【外７】 信号は放電トランジスタ２０_DTのゲートに接続されてい
る。このように、ＣＬＯＣＫ信号がロウのとき、その補
数はハイであり、放電トランジスタ２０_DTも導通する。
論理回路２０_Lによって実現される論理式が真である間
にこの導通が生じると、プリチャージ・ノード２０_PNか
ら接地にまで放電パスが形成され、プリチャージ・ノー
ド２０_PNにおけるプリチャージ電圧（即ち、Ｖ_DD）を接
地に放電することができる。

【００２３】位相１回路２０の接続を完了するものとし
て、前述のように、プリチャージ・ノード２０_PNは第１
の出力インバータ２０_INV1に接続されている。第１の出
力インバータ２０_INV1は、インバータ記号の上半分に短
い対角線を持つ。本明細書では、この記号は、ｐ−チャ
ンネル・トランジスタ（明示的には示されていない）が
フィードバックできるようにインバータの出力からその
入力に接続されている。具体的には、フィードバック・
ｐ−チャンネル・トランジスタのゲートが対応のインバ
ータの出力に接続され、フィードバック・ｐ−チャンネ
ル・トランジスタのソースがＶ_DDに接続され、フィード
バック・ｐ−チャンネル・トランジスタのドレインが対
応のインバータの入力に接続されている。なお、第１の
出力インバータ２０_INV1は第２の出力インバータ２０
_INV2の入力に接続されている。第２の出力インバータ２
０_INV2は位相２回路２２に入力を提供し、具体的には、
出力インバータ２０_INV2の出力は位相２回路２２の論理
回路２２_Lへの入力として接続され、これについては、
以下に詳細に述べる。

【００２４】位相２回路２２内の接続の詳細は、以下の
通りである。プリチャージ・トランジスタ２２_PTは、好
ましくは、システム電圧レベル（例えば、Ｖ_DD）の電源
に接続されたソースとプリチャージ・ノード２２_PNに接
続されたドレインとＣＬＯＣＫ信号に直接に接続された
ゲートとを有するｐ−チャンネル・トランジスタであ
る。ＣＬＯＣＫ信号は、放電トランジスタ２２_DTのゲー
トにも接続されている。この放電トランジスタ２２
_DTは、好ましくは、ロウ基準電圧（例えば、接地）に接
続されたソースとノード２２_N1に接続されたドレインと
を有するｎ−チャンネル・トランジスタである。また、
プリチャージ・ノード２２_PNには論理回路２２ _Lが接続
されており、論理回路２２_Lはノード２２_N2に接続され
ている。論理回路２２_Lの論理は任意の論理式でよく、
その式は論理式を実現するトランジスタ構成によって決
定され、例えば、後で詳細に述べるように、本実施の形
態では論理回路２２_Lは論理回路２０_Lにおけるのと同じ
導通型のトランジスタ（即ち、ｎ−チャンネル・トラン
ジスタ）を使用して形成されていると仮定する。上述し
たように、論理回路２２_Lへのこれらの入力の１つは位
相１回路２０の出力（即ち、第２の出力インバータ２０
_INV2）によって提供される。しかしながら、他の回路か
ら付加的入力を受けることもできる。いずれにしても、
論理回路２２_Lによって形成される論理式が真になる
と、プリチャージ・ノード２２_PNをノード２２_N2に接続
する導通パスが論理回路２２_Lを介して形成される。し
かしながら、ノード２２_N2が放電するためには、放電パ
ス全体がイネーブルされていなければならず、放電防止
トランジスタ２２_DPT及び放電トランジスタ２２_DTの両
方が同時に導通しなければならない。また、この点に関
しては、ノード２２_N2は、ノード２２_N1に接続されたソ
ースを有する放電防止トランジスタ２２_DPTのドレイン
に接続されている。これらの接続がなされると、ＣＬＯ
ＣＫ信号がハイでありそれにより放電トランジスタ２２
_DTを導通させる位相の間では、信号ＣＬＯＣＫ_Fもその
位相の間ハイである（それにより放電トランジスタ２２
_DPTを導通させる）ときにのみ、ノード２２_N1は放電す
る。この放電動作のタイミング及び他の面については、
以下に詳細に述べる。最後に、プリチャージ・ノード２
２_PNは出力インバータ２２_INVの入力に接続されてい
る。出力インバータ２２_INVは、その上半分及びその下
半分の両方における対角線で示され、したがって、先の
取り決めと同じであり、前述のように構成されたｎ−チ
ャンネル・フィードバック・トランジスタ及びｐ−チャ
ンネル・フィードバック・トランジスタの両方を備え
る。最後に、位相２回路２２の出力は次の段（不図示）
への渡しとしてだけ示されているが、これは一例にすぎ
ない。したがって、出力への接続は本実施の形態の理解
には本質的なことではく、出力は様々な異なる動的回路
及び静的回路に接続することができ、前者は位相２回路
２２に対して同調していてもしていなくてもよい。

【００２５】システム１８の動作は、図２ｂ及び図２ｃ
のタイミング・チャートを参照すると理解できる。図２
ｂ及び図２ｃは、システム１８の同じノードにおける電
圧を示し、したがって、これらの図中の列は、各図につ
いて以下に別々に説明し、システム１８の２つの異なる
動作状態を示す。図２ｂ及び図２ｃにおける列を上から
下に紹介する。第１列は、ＣＬＯＣＫ信号を示し、その
呼び出し（recall）は位相２回路２２の位相動作を制御
するように直接に接続され、第２列は、相補クロック信
号

【外８】 を示し、その呼び出し（recall）は位相１回路２０の位
相動作を制御するように直接に接続される。第３列及び
第４列はそれぞれ、位相１回路２０及び位相２回路２２
の位相制御を示す。第５列及び第６列は、位相１回路２
０からの出力を示す。具体的には、第５列は、プリチャ
ージ・ノード２０_PNの１インバータ分だけ遅延された補
数であるインバータ２０_INV1の出力を示し、第６列は、
インバータ２０_INV2の出力の１インバータ分だけ遅延さ
れた補数であるインバータ２０_INV2の出力を示す。図２
ｂ及び図２ｃの最後の列は、放電防止トランジスタ２２
_DPTのゲートを制御するのに使用される関数制御信号Ｃ
ＬＯＣＫ_Fを示す。最後に付け加えておくが、以下の説
明を簡単にするために、図２ｂ及び図２ｃに示されたク
ロック関連遷移は瞬間的に生じるものとして示されてい
るが、当業者には分かるように、クロック信号において
実際には遅延遷移が生じる。また、これに関して、図２
ｂ及び図２ｃの他の信号におけるそのような遷移の遅延
が示されている。それらは、残りの説明で詳述される。

【００２６】図２ｂの信号を見ると、図２ｂは、位相１
回路２０の放電パスがイネーブルされることによってプ
リチャージ・ノード２０_PNを放電させる瞬間におけるシ
ステム１８の動作を示す。信号を個別に見ると、時刻ｔ
１０まではシステム１８は一定の状態（steady-state）
で実行していると仮定する。時刻ｔ１０の直後の信号遷
移は、今の時点では詳述する必要はないが、時刻ｔ１２
以降に生じるのと同じ遷移が反復するものとする。この
ように、時刻ｔ１０の真中から前を見ると、位相１回路
２０はその動作のプリチャージ位相にあり、一方、位相
２回路２２はその動作の評価位相にあってよいようにク
ロックされている（即ち、その放電トランジスタ２２_DT
はイネーブルされている）。したがって、後者に関して
は、位相２回路２２は、（図２ｂでは示されていない
が）その評価に応答してデータを出力している。

【００２７】時刻ｔ１１では、ＣＬＯＣＫ信号はハイか
らロウに遷移し、その補数

【外９】 はロウからハイに遷移する。これらの遷移により、位相
１回路１８及び位相２回路２０の位相が切り替わる。具
体的には、

【外１０】 はハイ信号を位相１回路２０の放電トランジスタ２０_DT
のゲートに印加し、ＣＬＯＣＫはロウ信号を位相２回路
２２のプリチャージ・トランジスタ２２_PTのゲートに印
加する。位相１回路２０の放電トランジスタ２０_DTのゲ
ートにハイ信号が印加される結果、また、例えば、論理
回路２０_Lによって実現される論理が真であると仮定す
ると、図２ｂの第５列は、時刻ｔ１１と時刻ｔ１１.１
との間の遅延ののちに、第１のインバータ２０_INV1の出
力が論理ハイになり始める。換言すると、ここで論理回
路２０_Lに関連する条件が満たされ、したがって、第１
のインバータ２０_INV1の出力において条件付き上昇があ
る。また、この上昇信号に応答して、かつ、時刻ｔ１
１.１と時刻ｔ１１.２との間の遅延を伴って、図２ｂの
第６列は、第２インバータ２０_INV2が論理ロウに下がり
始めることを示す。このようにして、論理回路２０_Lに
関連する条件が満たされ、第１のインバータ２０_{I NV1}の
出力には条件付き下降がある。

【００２８】時刻ｔ１２では、ＣＬＯＣＫ信号はロウか
らハイに遷移し、その補数

【外１１】 信号はハイからロウに遷移する。ロウ信号が位相１回路
２０のプリチャージ・トランジスタ２０_PTのゲートに印
加される結果、位相１回路２０がプリチャージ位相に無
条件で戻り、したがって、時間ｔ１２と時間ｔ１２.１
との間の遅延ののちに、第１のインバータ２０_INV1の出
力が論理ロウに無条件で下降する。また、この下降信号
に応答して、かつ、時刻ｔ１２.１と時刻ｔ１２.２との
間の遅延を伴って、図２ｂの第６列は、第２のインバー
タ２０_INV2が論理ハイに無条件で上昇し始めることを示
す。当業者であれば前述のことから分かるように、第２
のインバータ２０_INV2の出力にとって、ホールド時間ｔ
_hが時刻ｔ１２と時刻ｔ１２.２との間に生じる。このこ
とから、２つの観察ができる。１つは、ホールド時間の
間の動作に関するものであり、もう１つは、ホールド時
間の後に続く動作に関するものである。したがって、各
観察について以下に説明する。

【００２９】位相１回路２０のホールド時間の間（即
ち、時刻ｔ１２と時刻ｔ１２.２との間）での位相２回
路２２の動作については、図２ｂの第４列に示されるよ
うに、放電トランジスタ２２_DTの導通により、ハイＣＬ
ＯＣＫ信号はそれを評価位相に置く。したがって、この
ときには、回路２０からの第２のインバータ２０_INV2の
出力が論理回路２２_Lの入力となるが、論理回路２２_Lへ
のこの入力はロウである。なぜならば、図２ｂの例で、
プリチャージ・ノード２２_PNが直前の評価位相において
放電されている場合を示すからである。また、論理回路
２２_Lは１つ以上のｎ−チャンネル・トランジスタを使
用しているので、第２のインバータ２０_{IN V2}の出力から
のこのロウ出力は論理回路２２_Lをディスエーブルし、
したがって、論理回路２２_Lはその出力に応答して真の
式を実現することができない。その結果、プリチャージ
・ノード２２_PNとノード２２_N2との間には導通パスが形
成されない。換言すると、論理回路２２_Lが第２のイン
バータ２０_INV2によってディスエーブルされるので、位
相２回路２２の放電パスは、放電トランジスタ２２_DT又
は放電防止トランジスタ２２_DPTが同時に導通している
かどうかにかかわらず、ディスエーブルされる。

【００３０】位相１回路２０のホールド時間の後（即
ち、時刻ｔ１２.２の後）の位相２回路２２の動作につ
いては、その期間と位相２回路２２の評価位相の残りの
期間との放電防止トランジスタ２２_DPTの動作を調べる
ことによって更なる理解が得られる。この点について
は、図２ｂの最後の列は放電防止トランジスタ２２_DPT
へのゲート制御信号（即ち、ＣＬＯＣＫ_F）を示す。時
刻ｔ１２では、ＣＬＯＣＫ_Fはハイであるから、その時
点では放電防止トランジスタ２２_DPTは導通している。
しかしながら、時刻ｔ１２.１ではＣＬＯＣＫ_Fはロウに
降下する。その結果、放電防止トランジスタ２２_DPTは
ディスエーブルされ、したがって、この時点では放電防
止トランジスタ２２_DPTは位相２回路２２の放電パスを
効果的に開放即ちディスエーブルし、また、この点につ
いては、時刻ｔ１２ではＣＬＯＣＫ信号が上昇し、時刻
ｔ１２と時刻ｔ１２.２との間の遅延ののちに、インバ
ータ２０_{I NV2}の出力が無条件で上昇する。これは、図２
ａの第６列に示されるように、位相１回路２０がそのプ
リチャージ・ノード２０_PNをプリチャージするからであ
る。したがって、この無条件で上昇する信号は、論理回
路２２_Lにとっては潜在的なイネーブル信号であるが、
これと同時に、放電防止トランジスタ２２_DPTが放電パ
スをディスエーブルするので、放電防止トランジスタ２
２_DPTは、論理回路２２_Lがイネーブルする可能性を持っ
ているにもかかわらず、いかなる放電が生じるのも防止
する。これが「放電防止」という用語が放電防止トラン
ジスタ２２ _DPTについて使用される理由である。

【００３１】図２ｃの信号に目を移すと、それは、位相
１回路２０の放電パスがその評価位相の間でイネーブル
されていない（つまり、ディスエーブルされている）こ
とによって電荷がプリチャージ・ノード２０_PNに貯蔵さ
れている時点でのシステム１８の動作を示す。読者の方
は前述の図２ｂの説明を知っていると仮定されるので、
以下の詳細では、図２ｂと図２ｃとの違いに重点を置
く。図２ｃでは、時刻ｔ１０での一定の状態（steady-s
tate）動作後の時刻まで、位相１回路２０はその動作の
プリチャージ位相にあり、一方、位相２回路２２はその
動作の評価位相に移ることを許されるようにクロックさ
れる。時刻ｔ１１では、ＣＬＯＣＫ信号が遷移し、それ
により、位相１回路２０がその評価位相に切り替わり、
位相２回路２２がそのプリチャージ位相に切り替わる。
この例では、論理回路２０_Lは真の式を実現しないもの
と仮定し、それにより、図２ｃでは、位相１回路２０の
放電パスはディスエーブルされているという前提が支持
される。したがって、時刻ｔ１１ののちに、プリチャー
ジ・ノード２０_PNは放電せず、したがって、インバータ
２０_INV1及びインバータ２０_INV2の出力は、図示されて
いるように、時刻ｔ１１後に変化しない。

【００３２】時刻ｔ１２では、ＣＬＯＣＫ信号が遷移
し、それにより、位相１回路２０がそのプリチャージ位
相に切り替わり、位相２回路２２が評価できるようにな
る。しかしながら、位相１回路２０の放電パスがその評
価位相の間はディスエーブルされている本例では、プリ
チャージ・ノード２０_PNがその充電を維持するので、イ
ンバータ２０_INV1及びインバータ２０_INV2の出力は、図
示されるように、時刻ｔ１２後に変化しない。また、イ
ンバータ_INV2の出力がハイであるため、論理回路２０_L
にイネーブル入力を提供する（なぜなら、論理回路２２
_Lは１つ以上のｎ−チャンネル・トランジスタを使用し
て形成されているからである）。したがって、論理回路
２２_Lがイネーブル入力に応答して真の式を実現すると
仮定すると、時刻ｔ１２後に、プリチャージ・ノード２
２_PNはノード２２_N2に接続される。また、時刻ｔ１２後
に、放電トランジスタ２２_DTがハイＣＬＯＣＫによって
イネーブルされ、放電防止トランジスタ２２_DPTがハイ
ＣＬＯＣＫ_F信号によってイネーブルされる。その結
果、位相２回路２２の放電パス全体が時刻ｔ１２の直後
にイネーブルされ、それにより、そのプリチャージ・ノ
ード２２_PNが接地に放電する（図２ｃでは示されていな
い）。最後に、時刻ｔ１２.１では、放電防止トランジ
スタ２２_DPTがＣＬＯＣＫ_F信号におけるロウ遷移によっ
てディスエーブルされ、それにより、位相２回路２２の
放電パスがディスエーブルされるが、この時点までに、
プリチャージ・ノード２２_PNにおける電圧がすでに前述
のように放電しているので、位相２回路２２の状態は、
この時点で間に合って、適切に変化する。換言すると、
図２ｃによれば、位相２回路２２にとっての所与の評価
位相の間では、放電することができるのは、時刻ｔ１２
と時刻ｔ１２.１との間の時間、即ち、それがその評価
位相を開始した後でかつＣＬＯＣＫ_Fの降下遷移よりも
前でだけである。

【００３３】当業者であれば上記から分かるように、シ
ステム１８は、先に述べた従来のホールド時間ラッチと
対比して、以下のような特徴がある。特に、システム１
８について、 （１）システム１８の第１段（即ち、位相１回路２０）
はそのプリチャージ位相の間では無条件ハイを出力し、
一方、図１ａの従来の非反転ラッチでは、その第１段が
そのプリチャージ動作の間に無条件ロウを出力する。 （２）システム１８の第１段（即ち、位相１回路２０）
の出力は、第１段の放電パスがその評価位相の間にイネ
ーブルされた場合にのみ、条件付きで降下するが、一
方、図１ａの従来の非反転ラッチで、その第１段は、第
１段の放電パスがその評価位相の間にイネーブルされた
場合にのみ、条件付きで上昇する。 （３）システム１８の第２段（即ち、位相２回路２２）
は、第１段の出力が第１段の直前の評価位相の間に条件
付きで降下しない場合だけ、即ち、第１段の出力がハイ
に留まることにより第２段にイネーブルする場合だけ、
その評価位相の間にイネーブルされる放電パス（及び、
その出力がそれに応答して対応的に状態を変える出力）
を有する。換言すると、プリチャージ・ノード２２
_PNは、プリチャージ・ノード２０_PNが位相１回路２０の
直前の評価位相で放電しない場合だけ、位相２回路２２
の評価位相で放電できる。反対に、プリチャージ・ノー
ド２０_PNが位相１回路２０の所与の評価位相の間に放電
すれば、プリチャージ・ノード１４_PNは位相２回路１４
の次の続く評価位相で放電することができない。図１ａ
の従来の反転ラッチは、先行する２つの文に相補する形
で動作する。まず、従来の反転ラッチでは、その第２段
は、その第１段のプリチャージ・ノードが位相１回路２
０の直前の評価位相で放電した場合だけ、その評価位相
において放電できる。第２に、従来の反転ラッチでは、
その第１段におけるプリチャージ・ノードがその段の所
与の評価位相の間に放電しないと、第２段におけるプリ
チャージ・ノードは第２段の次の続く評価位相で放電す
ることができない。 （４）システム１８の第１段の出力はその次のプリチャ
ージ位相の間に無条件で上昇するのに対して、従来の反
転ラッチでは、第１段の出力はその次のプリチャージ位
相の間に無条件で降下する。また、システム１８につい
ては、ハイ・レベルへの上昇の効果は位相２回路２２を
放電させない。なぜならば、上昇レベルが充分に高い値
に到達するまでに放電防止トランジスタ２２_DPTはすで
にディスエーブルされているので、そのような放電を防
止するからである。

【００３４】以上は、システム１８が反転ホールド時間
ラッチを提供することを示すわけであるが、また、シス
テム１８を従来技術と対比するに当たり、システム１８
の状態変化を従来技術のそれと対比する。システム１８
では、前述の説明に従えば、プリチャージ・ノード２０
_PNが位相１回路２０の所与の評価位相の間に放電すれ
ば、プリチャージ・ノード２２_PNは位相２回路２２の次
の続く評価位相で放電することができない。このよう
に、システム１８では、その第２段は、その第１段が直
前の評価位相の間に状態変化していると、その評価位相
の間に状態を変化させることができない。また、前述の
説明に従えば、プリチャージ・ノード２０_PNが位相１回
路２０の所与の評価位相の間に放電しないと、プリチャ
ージ・ノード２２_PNは位相２回路２２の次の続く評価位
相で放電することができる。このように、システム１８
では、その第２段は、その第１段が直前の評価位相の間
に状態変化しなかった場合にだけ、その評価位相の間に
状態を変化させることができる。当業者であれば分かる
ように、これらの状態変化制限は、従来例である前述の
システム１０のものと相補的である。したがって、シス
テム１８は、（図１ａに示されるような）従来の非反転
ラッチと組み合わせて使用して相補的信号を提供するこ
とのできる反転ホールド時間ラッチとして動作し、組み
合わされた反転及び非反転ラッチは、二重レール信号を
提供する。

【００３５】ＣＬＯＣＫ_Fについての機能及び必要なタ
イミングを述べたが、それは様々な方法で一般化するこ
とができる。図２ｄが示す一例では、ＣＬＯＣＫ_Fは、

【外１２】 を出力する（running off）ドミノ・ゲート２５によっ
て生成される。具体的には、ドミノ・ゲート２５は、シ
ステム電圧レベル（例えば、Ｖ_DD）の電源に接続された
ソースとプリチャージ・ノード２５_PNに接続されたドレ
インとを有するｐ−チャンネル・プリチャージ・トラン
ジスタ２５_PTを備える。プリチャージ・トランジスタ２
５_PTのゲートは、

【外１３】 を受信するように接続されるとともに、放電トランジス
タ２５_DTのゲートにも接続されている。また、ドミノ・
ゲート２５は、論理回路２５_L及び放電トランジスタ２
５_DTを含む、プリチャージ・ノード２５_PNから接地まで
の放電パスを備える。放電トランジスタ２５_DTは、ロウ
基準電圧（例えば、接地）に接続されたソースとノード
２５_Nに接続されたドレインとを有するｎ−チャンネル
・トランジスタである。論理回路２５_Lは、以下に述べ
るように、オプションとして含めることができ、任意の
型の論理式を実現することができ、１つ以上のＩＮＰＵ
ＴＳ ₂₅に応答する。最後に、プリチャージ・ノード２５
_PNはインバータ２５_INVの入力に接続され、インバータ
２５_INVの出力はＣＬＯＣＫ_F信号を提供する。

【００３６】ゲート２５の動作は、図２ｂ、特に第２列
及び最後の列に戻ることによって分かる。時刻ｔ１１前
では、

【外１４】 はロウであり、それにより、プリチャージ・トランジス
タ２５_PTをイネーブルし、放電トランジスタ２５_DTをデ
ィスエーブルすることによってゲート２５の放電パスを
ディスエーブルする。したがって、この期間中では、プ
リチャージ・ノード２５_PNは充電されたハイに留まり、
インバータ２５_INVの出力はロウである。

【００３７】時刻ｔ１１では、

【外１５】ＣＬＯＣＫ はハイに遷移し、それにより、プリチャージ・トランジ
スタ２５_PTをディスエーブルし、放電トランジスタ２５
_DTをイネーブルする。また、この時点では、ＩＮＰＵＴ
Ｓ₂₅は、論理回路２５_Lを介して少なくとも１つの導通
パスをイネーブルするということを前提とする。このよ
うにして、論理回路２５_Lの論理及びＩＮＰＵＴＳ２５
₂₅の選択はこの前提を満足させるように選択しなければ
ならない。実際、ふつうは、ゲート２５はより大きな回
路の一部であり、これらの付加的考慮は、回路全体の動
作に他の考慮を挿入し、ＣＬＯＣＫ_F信号を制御すると
いう目的に沿ってなされる。いずれにせよ、この前提が
満たされれば、時刻ｔ１１後に、ゲート２５の放電パス
全体がイネーブルされ、それにより、ＣＬＯＣＫ_Fは、
インバータ２５_INVの出力として、ハイ・レベルにまで
上昇する。また、図２ｄの実行は、実際には、時刻ｔ１
１での

【外１６】 の遷移とＣＬＯＣＫ_Fにおける上昇との間に遅延を生じ
させる。この遅延は、プリチャージ・トランジスタ２５
_PTによって生成される反転とインバータ２５_INVによっ
て生成される反転とから生じる。しかしながら、この遅
延は、図２ｂでは見やすくするために示されていない。
最後に、論理回路２５_Lがオプショナルであると言った
のは、次の理由による。即ち、それが除去されて、プリ
チャージ・ノード２５_PNがノード２５_Nに直接接続され
ることによって、前述のＩＮＰＵＴＳ₂₅の必要な選択が
不要になるという別の実施の形態も可能だからである。
この代替では、当業者であれば分かるように、同じ出力
ＣＬＯＣＫ_Fが前述したように提供される。

【００３８】ゲート２５の動作を完了するにあたって、
時刻ｔ１２で

【外１７】 がロウに遷移することによって、ゲートに対する動作の
プリチャージ位相が始まる。したがって、再度、プリチ
ャージ・トランジスタ２５_PTがイネーブルされ、プリチ
ャージ・ノード２５_PNがＶ_DDの方に引かれる。しかしな
がら、プリチャージ・トランジタ２５_PTの切り替えによ
って生じる遅延がインバータ２５_INVの切り替えによっ
て生じる遅延と一緒になって、図２ｂの時刻ｔ１２と時
刻ｔ１２.１との間に示されるようにゲート２５の出力
を短時間の間ハイに留まらせる。この遅延はゲート２５
用のホールド時間となり、それは、好ましくは、位相２
回路２２が評価するのに充分な時間となるが、第２のイ
ンバータ２０_INV2の出力が無条件に上昇する前にＣＬＯ
ＣＫ_Fが下降するようにそのホールド時間が好ましくは
終了するように、設計される。この遅延が経過すると、
時刻ｔ１２.１に続くＣＬＯＣＫ_Fによって示されるよう
に、出力が下降する。最後に、本実施の形態では、ＣＬ
ＯＣＫ_FはＣＬＯＣＫ信号に応答して駆動されるものと
して示されているが、これは、本明細書において別の説
明がなされるタイミング束縛が満足されれば、必ずしも
必要なことではない。

【００３９】付加的考慮として、前述の様々な場合にお
いて、好ましい実施の形態では、第２のインバータ２０
_INV2の出力が無条件に上昇する前に、ＣＬＯＣＫ_Fは下
降する。実際には、本実施の形態との関連において、こ
の関係は絶対的に必要なものではなく、即ち、いくらか
の余裕（マージン）があり、第２のインバータ２０_{IN V2}
の出力が無条件に上昇するのと同時にＣＬＯＣＫ_Fが下
降してもかまわず、あるいは、事実、第２のインバータ
２０_INV2の出力が無条件に上昇した少し後にＣＬＯＣＫ
_Fが下降してもよい場合がある。インバータ２０_INV2の
上昇出力に対するＣＬＯＣＫ_Fのこの時間的束縛の時間
量は、位相２回路２２が充分に放電される間のパルス幅
を規定する（なぜならば、その時間の間に、プリチャー
ジ・ノード２２_PNと接地との間のパスにおけるすべての
トランジスタがイネーブルされるからである）。しかし
ながら、このパルス幅が比較的短い場合には、結果とし
てのちょっとした放電は、他の電気的問題（例えば、電
荷分担（charge sharing）、電荷注入（charge injecti
on）、出力ノードへの容量結合など）と同様に扱うこと
ができる。この結論が分かっている当業者にとって、こ
のことは、正しい動作を保証するために信号遅延で考慮
しなければならない余裕（マージン）を設計するのに役
立つ。

【００４０】システム１８と図２ｂに示されるようなそ
のタイミングとについての最後の観察として、回路２０
と回路２２との間の適切な動作はＣＬＯＣＫ信号のパル
ス幅にも束縛を与える。具体的には、位相１回路２０の
所与の評価位相について、第２のインバータ２０_INV2の
出力がロウ・レベルに下降するとすれば、それは、位相
２回路２２において評価位相がイネーブルされる前に、
即ち、ＣＬＯＣＫが上昇する前に、起きなければならな
い。この制限を図２ｂに当てはめると、時刻ｔ１１.２
で示される動作が、時刻ｔ１２で示される動作に先行し
なければならないことになる。そうでないと、第２のイ
ンバータ２０_INV2の出力は、ＣＬＯＣＫが上昇するとき
にもまだハイであり、それにより、位相２回路２２は間
違って放電することになる。したがって、これも、ＣＬ
ＯＣＫロウ位相上のパルス幅束縛となる。

【００４１】図３ａは、別の実施の形態のホールド時間
ラッチ・システム２６を示す。システム２６はいくつか
の点において図２のシステム１８に似ているが、後での
説明のために、図３ａでは異なる参照符号が使用されて
いる。しかしながら、類似点もあるので、以下の説明に
おいては、すでに説明したものと同じものについては説
明を省略するが、読者の方は、前述の実施の形態の内容
を知っているものとする。システム２６は、垂直破線の
左側に、１つの位相で動作する位相１回路２８を備え、
垂直破線の右側に、異なる位相で動作する位相２回路３
０を備える。位相１回路２８は、プリチャージ・トラン
ジスタ２８_PTとプリチャージ・ノード２８_PNと出力イン
バータ２８_INVと論理回路２８_L及び放電トランジスタ２
８_DTの両方を含む放電パスとを備えるドミノ論理回路段
を有する。位相２回路３０も、プリチャージ・トランジ
スタ３０_PTとプリチャージ・ノード３０_PNと出力インバ
ータ３０_INVと放電防止トランジスタ３０_DPT，放電トラ
ンジスタ３０_DT及び論理回路３０_Lを含む放電パスとを
備えるドミノ論理回路段を有する。先に紹介した制御信
号ＣＬＯＣＫ_Fは放電防止トランンジスタ３０_DPTのゲー
トに接続されている。また、以下に詳細に述べる理由に
より、論理回路３０_Lは（点線で示される）単一のトラ
ンジスタ３０_LTを有するものとして示されているが、実
現される論理に基づき、論理回路３０_Lは任意の数及び
配置の論理装置を備えることができる。また、この点に
ついて、論理回路３０_Lは位相１回路２８以外の回路か
ら付加的入力を受信することができ、いずれにしても、
少なくとも１つの放電パスが論理回路３０_L内に、その
論理入力の状態に応答して、形成される。

【００４２】システム２６はＣＬＯＣＫ信号を提供する
導線も備え、ＣＬＯＣＫ信号は、その補数

【外１８】 がプリチャージ・トランジスタ２８_PTのゲート及び放電
トランジスタ２８_DTのゲートに接続されるように、３つ
の直列インバータ３２_INV1，３２_INV2，３２_INV3に接続
されている。また、位相２回路３０については、ＣＬＯ
ＣＫ信号がプリチャージ・トランジスタ３０_PTのゲート
及び放電トランジスタ３０_DTのゲートに接続されてい
る。

【００４３】位相１回路２８内の接続を更に詳しく説明
する。プリチャージ・トランジスタ２８_PTは、好ましく
は、ｐ−チャンネル・トランジスタであり、システム電
圧レベル（例えば、Ｖ_DD）の電源に接続されたソースと
プリチャージ・ノード２８_PNに接続されたドレインとを
有し、前述したように

【外１９】 がそのゲートに接続されている。放電トランジスタ２８
_DTは、好ましくは、ロウ基準電圧（例えば、接地）に接
続されたソースとノード２８_Nに接続されたドレインと

【外２０】 信号に接続されたゲートとを有するｎ−チャンネル・ト
ランジスタである。プリチャージ・ノード２８_PNとノー
ド２８_Nとの間には論理回路２８_Lが接続されており、そ
の特定の論理は任意の型の論理式を実現する。論理回路
２８_Lへの入力は、図３ａにおいて「ＩＮＰＵＴＳ」と
して示されており、そのような信号は静的，動的又は両
方の様々な回路から来ると理解される。いずれにせよ、
論理回路２８_Lによって形成される論理式が真となれ
ば、プリチャージ・ノード２８_PNをノード２８_Nに接続
する導通パスが論理回路２８_Lを介して形成される。ま
た、前述したように、

【外２１】 信号は放電トランジスタ２８_DTのゲートに接続されてい
る。したがって、ＣＬＯＣＫ信号がロウのとき、その補
数はハイであり、放電トランジスタ２８_DTも導通し、論
理回路２８_Lによって実現される論理式が真である間に
この条件が生じれば、プリチャージ・ノード２８_PNから
接地に放電パスが形成され、それにより、プリチャージ
・ノード２８_PNで電圧を放電する。また、この点につい
ては、プリチャージ・ノード２８_PNはインバータ２８
_INVへの入力として接続されている。インバータ２８_INV
は、インバータ記号の上半分に短い対角線を有し、前述
の取り決めのように、インバータの出力からその入力へ
フィードバックできるように接続されたｐ−チャンネル
・トランジスタを備える。

【００４４】図２ａの実施の形態と図３ａの実施の形態
との差異として、どのようにして位相１回路２８の出力
が位相２回路３０への入力として接続されているかを注
意したい。特に、図３ａのシステム２６では、位相１回
路２８からの出力がインバータの出力から取られるので
はなく、プリチャージ・ノード２８_PNによって提供され
る。具体的には、位相１回路２８からの出力としてのプ
リチャージ・ノード２８_PNが、位相２回路３０の論理回
路３０_Lへの入力として接続される。また、この点につ
いては、前述したように、論理回路３０_Lは少なくとも
１つのトランジスタ３０_LTを含む。トランジスタ３０_LT
は、そのゲートで位相１回路２８からの出力（即ち、プ
リチャージ・ノード２８_PNからの電圧）を受け取るよう
に接続されている。トランジスタ３０_LTについて更に詳
しく説明すると、それは、好ましくは、プリチャージ・
ノード３０_PNと接地との間の放電パスの最下位に配置さ
れている。即ち、トランジスタ３０_LTは、接地に直接接
続されたソースを有する。また、トランジスタ３０_LTの
ドレインはノード３０_N1に接続されている。したがっ
て、論理回路３０_Lは１つ以上のトランジスタを含む
が、いずれにせよ、トランジスタ３０_LTのソースは、好
ましくは、以下に詳細に述べる理由により接地に接続さ
れる。

【００４５】位相２回路３０の残りの接続を完了するも
のとして、プリチャージ・トランジスタ３０_PTは、好ま
しくは、システム電圧レベル（例えば、Ｖ_DD）に接続さ
れたソースとプリチャージ・ノード３０_PNに接続された
ドレインとＣＬＯＣＫ信号に直接接続されたゲートとを
有するｐ−チャンネル・トランジスタである。ＣＬＯＣ
Ｋ信号は、放電トランジスタ３０_DTのゲートにも接続さ
れている。この放電トランジスタ３０_DTは、好ましく
は、ノード３０_N1に接続されたソースとノード３０_N2に
接続されたドレインとを有するｎ−チャンネル・トラン
ジスタである。プリチャージ・ノード３０_PNとノード３
０_N1との間には、放電防止トランジスタ３０_DPTが接続
されている。より具体的には、また下に述べる理由によ
り、好ましい実施の形態では、放電防止トランジスタ３
０_DPTは、放電パスにおいて最高位に位置するトランジ
スタとして接続されている。即ち、それは、プリチャー
ジ・ノード３０_PNに直接接続されたドレインを有する。
以上の接続がなされると、論理回路３０_Lによって形成
される論理式が真になると、導通パスが論理回路３０_L
を介して形成される。したがって、放電防止トランジス
タ３０_DPT及び放電トランジスタ３０_DTの両方が同時に
導通すると、プリチャージ・ノード３０_PNにおける電圧
がパスを介して接地に放電される。したがって、ＣＬＯ
ＣＫがハイであり、それにより放電トランジスタ３０_DT
を導通させる位相の間に、信号ＣＬＯＣＫ _Fもその位相
の間はハイでありかつ論理回路３０_Lが真の式を同時に
実現する場合にのみ、プリチャージ・ノード３０_PNは放
電する。最後に、プリチャージ・ノード３０_PNは、イン
バータ３０_INVへの入力として接続されている。インバ
ータ３０_INVは、インバータ記号の上半分及び下半分の
両方に短い対角線を持ち、したがって、先に述べた取り
決め通り、ｐ−チャンネル・トランジスタ及びｎ−チャ
ンネル・フィードバック・トランジスタの両方を含み、
プリチャージ電圧がプリチャージ・ノード３０_PNに接続
されなくなると、フィードバック・ｐ−チャンネル・ト
ランジスタがインバータ３０_INVの入力でハイ信号を維
持し、プリチャージ・ノード３０_PNが放電すると、その
後、評価位相の間にフィードバック・ｎ−チャンネル・
トランジスタはインバータ３０_INVの入力でロウ信号を
維持する。

【００４６】システム２６の動作は、いくつかの点にお
いて、図２ｂを参照しながら先に説明したタイミング・
チャートと比べることができるので、読者の方には付加
的詳細についての説明をする。しかしながら、システム
２６の位相１回路２８はプリチャージ・ノード２８_PNを
その出力として使っているので、比較されるタイミング
・チャートを図３ｂに示す。以下は、図２ｂについて既
に説明したことの要約のようなものである。図３ｂにお
ける列を簡単に見ると、最初の４列は、図２ｂにおける
ものと同じである。図３ｂの第５列は、位相２回路３０
への入力として接続されたものとしての位相１回路２８
の出力を示し、その出力は、前述したように、プリチャ
ージ・ノード２８_PNからのものである。図３ｂの最後の
列は、放電防止トランジスタ３０_DPTを適切に制御すべ
く以下に述べるように変更が加えられたＣＬＯＣＫ_F信
号である。

【００４７】システム２６の動作を図３ｂのタイミング
・チャートに合わせて説明する。図３ｂは、位相１回路
２８の放電パスが放電される際の動作例とその場合の結
果とを示す。時刻ｔ２０までシステム２６は一定の状態
（steady-state）で動作を続けていると仮定し、時刻ｔ
２０の真中から少し前に進む時間を考える。したがっ
て、位相１回路２８は、位相２回路３０がその動作の評
価位相である（即ち、その放電トランジスタ３０_DTがイ
ネーブルされている）間は、その動作のプリチャージ位
相にある。したがって、図示されてはいないが、位相２
回路３０はその評価に応答してデータを出力している。

【００４８】時刻ｔ２１では、ＣＬＯＣＫ信号は、ハイ
からロウに遷移し、位相１回路２８をその評価位相に入
れる。一例として、論理回路２８_Lによって実現される
論理が真であると仮定し、図３ｂの第５列は、時刻ｔ２
１と時刻ｔ２１.１との間の遅延ののちに、プリチャー
ジ・ノード２８_PNから取られる出力電圧が放電し始め、
したがって、この評価位相の間に、プリチャージ・ノー
ド２８_PNにおける電圧は論理ロウ・レベルに下降すると
する。余談になるが、論理回路２８_Lによって実現され
る論理が偽であるようにこの例を変更すると、インバー
タ２８_INVに接続されたｐ−チャンネル・フィードバッ
ク・トランジスタは、プリチャージ・ノード２８_PNでハ
イ電圧を維持する役をする。しかしながら、以下の説明
は、前者の場合についてであり、論理は真であり、プリ
チャージ・ノード２８_PNにおける電圧によって示される
ように位相１回路２８の出力において条件付き降下があ
る。

【００４９】時刻ｔ２２では、ＣＬＯＣＫ信号はロウか
らハイに遷移し、その結果、位相１回路２８はプリチャ
ージ位相に戻り、一方、位相２回路３０は、ハイＣＬＯ
ＣＫ信号が放電トランジスタ３０_DTをイネーブルするの
で、その評価位相に移ることができる。また、このと
き、ＣＬＯＣＫ_F信号はまだハイにあるので、放電防止
トランジスタ３０_DPTもイネーブルされている。しかし
ながら、このとき、プリチャージ・ノード２８_PNは論理
回路３０_Lに入力を提供しているが、この論理回路３０_L
への入力はロウである。なぜなら、図３ｂの例は、プリ
チャージ・ノード２８_PNが直前の評価位相において放電
されている場合を示しているからである。また、論理回
路３０_Lは１つ以上のｎ−チャンネル・トランジスタを
使用して形成されているので、このプリチャージ・ノー
ド２８_PNからのロウ出力は、論理回路３０_Lに対してデ
ィスエーブルし、論理回路３０_Lは真の式を実現するこ
とができない。その結果、プリチャージ・ノード３０_PN
と接地との間には導通パスが形成されない。換言する
と、論理回路３０_Lがプリチャージ・ノード２８_PNにお
ける電圧によってディスエーブルされるので、位相２回
路３０の放電パスは、放電トランジスタ３０_DT又は放電
防止トランジスタ３０_DPTが同時に導通するかどうかに
関係なく、ディスエーブルされる。また、この点につい
ては、前述したように、３つの直列インバータ３
０_INV1，３０_INV2，３０_INV3がＣＬＯＣＫとプリチャー
ジ・トランジスタ２８_PTのゲートとの間に接続されてい
る。したがって、ＣＬＯＣＫは時刻ｔ２２でロウからハ
イに遷移するけれども、プリチャージ・ノード２８_PNが
上昇できるまでには少なくともこの３つのインバータ分
の遅延があり、この遅延の間、プリチャージ・ノード２
８_PNにおいて間違った上昇が生じる可能性はなく、その
結果としての位相２回路３０の放電もない。

【００５０】時刻ｔ２２.１では、ＣＬＯＣＫ_Fがロウに
下降し、それにより、放電防止トランジスタ３０_DPTが
ディスエーブルされる。したがって、このときには、放
電防止トランジスタ３０_DPTは位相２回路３０の放電パ
スを効果的に開放即ちディスエーブルする。また、この
点については、前述したように、時刻ｔ２２でＣＬＯＣ
Ｋ信号が上昇し、時刻ｔ２２と時刻ｔ２２.１との間の
遅延に続いて、位相１回路２０の出力としてのプリチャ
ージ・ノード２８_PNが無条件に上昇する。この無条件上
昇信号は、論理回路３０_Lに対する潜在的なイネーブル
信号である。しかしながら、同じ時刻に、放電防止トラ
ンジスタ３０_DPTが位相２回路３０の放電パスをディス
エーブルするので、放電防止トランジスタ３０_DPTは、
たとえ論理回路３０_Lがイネーブルされたとしても、い
かなる放電も防止する。したがって、ここでも、第１段
の出力における無条件上昇にもかかわらず、第２段にお
いて適切な動作が保証される。

【００５１】以上の説明をふまえて、次に、図３ｃにつ
いての説明をする。図３ｃは、反転ホールド時間ラッチ
・システム２６の動作の一例として、位相１回路２８の
放電パスがその評価位相の間にイネーブルされない場合
を示す。したがって、以下の説明は、非反転システムに
対して相補的であるシステムの動作として期待されるも
のを確認するものであり、位相１回路２８の放電パスが
イネーブルされると、位相２回路３０の放電パスがイネ
ーブルされることが防止されることを示す。

【００５２】時刻ｔ２０によって示される一定の状態
（steady-state）から時刻ｔ２１までは、ＣＬＯＣＫは
ハイであり、したがって、位相１回路２８をその動作の
プリチャージ位相にあり、位相２回路３０はその動作の
評価位相にある。したがって、図３ｃの第５列に示され
るように、位相１回路２８の出力（即ち、プリチャージ
・ノード２８_PN）はハイである。時刻ｔ２１では、ＣＬ
ＯＣＫはロウに遷移し、それにより、位相１回路２８は
その評価位相に切り替わり、位相２回路３０はそのプリ
チャージ位相に切り替わる。本例では、位相１回路２８
の放電パスがイネーブルされないという前提であるか
ら、論理回路２８_Lは真の式を実現しないと仮定され
る。したがって、時刻ｔ２１の後、プリチャージ・ノー
ド２８_PNは放電せず、したがって、図示されているよう
にハイに留まる。また、ＣＬＯＣＫ_Fは時刻ｔ２１でハ
イに遷移し、それにより、放電防止トランジスタ３０
_DPTをイネーブルする。

【００５３】時刻ｔ２２では、ＣＬＯＣＫがハイに遷移
し、それにより、位相１回路２８はプリチャージ位相に
切り替わり、位相２回路３０は評価位相になる。しかし
ながら、位相１回路２８の放電パスは先行評価位相の間
にディスエーブルされているので、プリチャージ・ノー
ド２８_PNはそのハイ電荷を維持しており、論理回路３０
_Lにイネーブル入力を提供する。したがって、論理回路
３０_Lがそのイネーブル入力に応答して真の式を実現す
ると仮定すると、時刻ｔ２２の後、ノード３０_N1は論理
回路３０_Lを介して接地に接続される。また、時刻ｔ２
２の後、放電トランジスタ２８_DTはハイＣＬＯＣＫによ
ってイネーブルされ、放電防止トランジスタ２８_DPTは
ハイＣＬＯＣＫ_F信号によってイネーブルされる。その
結果、位相２回路３０の放電パス全体が時刻ｔ２２の直
後にイネーブルされ、それにより、そのプリチャージ・
ノード３０_PNはそのハイ電圧から接地に放電される。最
後に、時刻ｔ２２.１では、放電防止トランジスタ３０
_DPTがＣＬＯＣＫ_F信号におけるロウ遷移によってディス
エーブルされ、位相２回路３０の放電パスがディスエー
ブルされる。しかしながら、この時点までに、プリチャ
ージ・ノード３０_PNにおける電圧は前述したように既に
放電しているので、位相２回路３０の状態はこの時点で
適切に変化している。

【００５４】前述したことを踏まえて、当業者であれば
分かるように、図３ａのシステム２６も、図２ａのシス
テム１８について先に述べた同じ４つの動作特性を備え
るという意味で、やはり反転ホールド時間ラッチを提供
するが、回路の第１段から第２段への出力として異なる
ノードを使用するという点で、これらの実施の形態の間
には大きな違いがある。また、システム２６について
は、プリチャージ・ノード２８_PNを第１段出力として使
用することによって、システム１８においてインバータ
２０_INV1とインバータ２０_INV2とから生じる２つのイン
バータ分の遅延を解消する。したがって、位相１回路２
０の動作速度は位相１回路２０よりも早く、これによ
り、システム２６の全体の動作速度はシステム１８と比
較して早くなる。

【００５５】システム２６について更に観察すべきこと
がある。前述したように、位相１回路２８の出力は、好
ましくは、位相２回路３０の放電パスの最下位に接続さ
れたトランジスタ、即ち、接地に接続されたソースを有
するトランジスタ（即ち、トランジスタ３０_LT）のゲー
トに行く。この型の接続が好まれるのは、異なるトラン
ジスタが位相１回路２８の出力によって駆動されると、
位相１回路２８がプリチャージされるときに生じる可能
性がある電荷分担（charge sharing）問題を避けるのに
役立つからである。具体的には、好ましい実施の形態で
は、位相１回路２８がその評価位相にあってかつその論
理回路２８_Lが導通していないとき、それは、Ｖ_DDにお
けるコンデンサを介して効果的に維持されるＶ_DDのハイ
電圧を出力する。このＶ_DD電圧はトランジスタ３０_LTの
ゲートに接続され、一方、トランジスタ３０_LTのソース
は接地に接続される。このように、トランジスタ３０_LT
のゲートからソースへの電圧はＶ_DDと等しく、トランジ
スタ３０_LTは完全にイネーブルされる。したがって、位
相２回路３０がその評価位相に入り、かつ、その放電パ
ス内の他のすべてのトランジスタがイネーブルされ、ト
ランジスタ３０_LTが既に位相１回路２８の先行評価位相
から完全にイネーブルされている場合には、位相１回路
２８の出力からの電荷分担の必要はない。しかしなが
ら、プリチャージ・ノード２８_PNが位相２回路３０の放
電パスにおいてより高位のトランジスタのゲートへの出
力として使用された場合には、位相２回路３０が評価を
開始したときに、この高位トランジスタはいくらかの充
電をそのチャンネルに戻すよう要求する。なぜなら、こ
の高位トランジスタのソースは接地より高い電位で浮遊
していたからである。したがって、この要求は、位相２
回路３０の放電パスにおける最下位接続トランジスタと
してトランジスタ３０_LTを配置することによって回避す
ることができる。

【００５６】システム２６についての最後の観察とし
て、次のことを思い出しておこう。ＣＬＯＣＫ_F信号
は、位相２回路３０の放電パスの最高位に接続されたト
ランジスタのゲート、即ち、プリチャージ・ノード３０
_PNに接続されたドレインを有するトランジスタ（即ち、
トランジスタ３０_DPT）に接続される。具体的には、こ
のトランジスタは、位相２回路３０のプリチャージ位相
の動作の間はオン状態にある（図３ｂにおける時刻ｔ２
１と時刻ｔ２２との間に示されるように）。その結果、
放電防止トランジスタ３０_DPTのドレインはプリチャー
ジされ、電荷分担には貢献しない。

【００５７】図３ｄは、別の実施の形態によるホールド
時間ラッチ・システム３３を模式的に示す。これは、図
３ａの本発明によるホールド時間ラッチ・システム２６
と共通する部分が多いので、図３ａにおけるのと共通の
部分はそのまま図３ｄで使用され、同じ参照符号が使用
される。したがって、以下の説明は、主として、システ
ム２６とシステム３３との差異についてである。したが
って、以下の説明は、読者の方がシステム２６，３３に
共通する装置，接続及び動作についての付加的詳細につ
いては知っているものとして行う。

【００５８】システム２６とシステム３３との違いとし
て、位相１回路２８のプリチャージ・ノード２８_PNは位
相２回路３０に直接接続されない。そうではなく、イン
バータ２８_INVの出力は、位相２回路３０に接続され、
具体的には、放電トランジスタ３０_DTのソースに接続さ
れている。このように、位相１回路２８の出力は、プリ
チャージ・ノード２８_PNにおけるプリチャージ電圧の逆
である。しかしながら、位相２回路３０は、図３ａに示
された単一トランジスタ３０_LTを備えない。しかしなが
ら、以下に示されるように、システム３３の違った接続
により、位相１回路２８内の（即ち、インバータ２８
_INVの）ｎ−チャンネル・トランジスタ２８_INVNは単一
トランジスタ３０_LTの動作降下の一部分を効果的に行う
ことができる。最後に、図３ｄは、図３ａでは示されて
いなかったインバータ２８_INVの詳細を模式的に示す。
これらの詳細は、ｎ−チャンネル・トランジスタ２８
_INVN及びｐ−チャンネル・トランジスタ２８_INVPの両方
を含み、それらのゲートは相互に接続されインバータ２
８_INVの入力とされ、それらのドレインは相互に接続さ
れインバータ２８_INVの出力となる。また、ｎ−チャン
ネル・トランジスタ２８_{I NVN}のソースはＶ_DDに接続さ
れ、ｐ−チャンネル・トランジスタのソースは接地に接
続される。また、図３ｄでは、図３ａにおいてインバー
タ記号内の上部対角線で示されていたｐ−チャンネル・
フィードバック・トランジスタ２８_INVFBPが示されてお
り、前述したように、そのゲートはインバータ２８_INV
の出力に接続され、そのソースはＶ_DDに接続され、その
ドレインはインバータ２８_INVの入力に接続される。

【００５９】図３ｂ及び図３ｃのタイミング・チャート
を使用してシステム２６の動作は既に説明したので、シ
ステム３３の動作については付加的タイミング・チャー
トなしに説明する。全体として、再度、反転ホールド時
間ラッチ機能が提供される。位相１回路２８と位相２回
路３０とは、互いに非同調でプリチャージ位相と評価位
相とを繰り返す。しかしながら、システム３３における
位相１回路２８の出力の状態は、位相２回路３０を駆動
するインバータ２８_INVの出力の使用により異なる。具
体的には、そのプリチャージ位相において、位相１回路
２８はそのプリチャージ・ノード２８_PNをＶ_DDに再度プ
リチャージするが、この信号は反転されて位相２回路３
０に出力される。このように、システム３０の第１段の
出力は、そのプリチャージ位相に応答して無条件でロウ
である。それでも、以下に示すように、反転ラッチ機能
が提供される。なぜなら、システム３３の第２段は、シ
ステム３３の第１段が直前の評価位相の間に状態を変化
させなかった場合にのみ、その評価位相における状態を
変化させるからである。この機能について、以下、シス
テム３３の動作を追うことによって確認する。第１に、
第１段が状態を変える場合、第２に、その第１段が状態
を変化させない場合について述べる。

【００６０】第１の例として、システム３３の位相１回
路２８がその評価位相の間に状態を変化させる、即ち、
そのプリチャージ・ノード２８_PNがその放電パスをイネ
ーブルにすることによって放電すると仮定する。したが
って、プリチャージ・ノード２８_PNはロウ値に下降し、
このロウ値がインバータ２８_INVによって反転され、そ
の結果、ハイ電圧が放電トランジスタ３０_DTのソースに
接続される。次に、ＣＬＯＣＫがハイに遷移し、システ
ム３３の位相２回路３０が評価位相に入り、その評価位
相の開始時にＣＬＯＣＫ_Fが図３ｂで示されたものと同
じようにしてアサート（assert）される。したがって、
この間は、放電防止トランジスタ３０_{DP T}はイネーブル
される。しかしながら、前述したように、インバータ２
８_INVの出力からのハイ電圧は放電トランジスタ３０_DT
のソースに接続されている。したがって、それはソース
及びドレインの両方に接続されたＶ_DDを有する。その結
果、放電トランジスタ３０_DTは導通せず、したがって、
プリチャージ・ノード３０_PNにおけるプリチャージ電圧
は変化しない。以上から、当業者であれば分かるよう
に、位相２回路３０の状態はその評価位相の間に変化で
きないのに対して、位相１回路２８の状態はその直前の
評価位相の間に変化する。これは、前述した他の実施の
形態による反転ホールド時間ラッチの動作と同じであ
る。

【００６１】システム３３の第２の動作例として、位相
１回路２８の状態がその評価位相の間に変化しない、即
ち、位相１回路２８の放電パスがイネーブルされないた
めにそのプリチャージ・ノード２８_PNは放電しないと仮
定する。したがって、プリチャージ・ノード２８_PNはハ
イに留まり（また、ｐ−チャンネル・フィードバック・
トランジスタ２８_INVFBPによって維持され）、そのハイ
がインバータ２８_INVによって反転され、ロウ電圧が放
電トランジスタ３０_DTのソースに接続される。次に、Ｃ
ＬＯＣＫがハイに遷移し、それにより、システム３３の
位相２回路３０がその評価位相になり、その評価位相の
開始時にＣＬＯＣＫ_Fは図３ｂで示されたものと同じよ
うにしてアサートされる。したがって、この間は、放電
防止トランジスタ３０_DPTはイネーブルされる。また、
前述したように、インバータ２８_{I NV}の出力からのロウ
電圧は放電トランジスタ３０_DTのソースに接続されてい
るので、ゲート・ソース電圧が充分に高く、それをイネ
ーブルすることができる。この同じ動作は、別の見方を
することもできる。位相１回路２８の状態は、その出力
インバータ・ｎ−チャンネル・トランジスタ２８_INVNが
イネーブルされるようなものであり、その動作は、ｎ−
チャンネル・トランジスタ２８_INVNがその放電パスにお
いて効果的になることを認めることによって位相２回路
３０の放電パスのイネーブルを完了する。いずれにせ
よ、この動作は、プリチャージ・ノード３０_PNにおける
プリチャージ電圧が変化するようなものである。したが
って、位相２回路３０の状態は、位相１回路２８の状態
が直前の評価位相で変化しない場合には、その評価位相
の間に変化する。したがって、繰り返すが、これは、前
述の実施の形態による他の反転ホールド時間ラッチの動
作と一貫性がある。

【００６２】図３ｄのシステム３３を図３ａのシステム
２６と比較してみよう。特に、図を詳細に見ると、シス
テム３３はシステム２６よりも１つ少ないトランジスタ
で反転ラッチ機能を提供する。また、システム２６は、
第１段のプリチャージ・ノードを用いて第２段を直接駆
動することによって、システム２６におけるプリチャー
ジ・ノード２８_PNに負荷を余分にかけないように２つの
段が相互に比較的近くに配置される方が好ましいという
配慮をする必要がある。これと違って、システム３３の
第１段は、プリチャージ・ノードというよりはインバー
タ（即ち、インバータ２８_INV）の出力を使用して第２
段を駆動するので、出力は、よりロバストであり、第２
段から離れた位置に配置することができ、実際、いくつ
もの段を駆動するのに使用することができる。また、放
電トランジスタ３０_DTがノード３０_N1についてシステム
２６でイネーブルされるときに電荷分担の問題が生じる
が、システム３３ではそのような問題が起きない。なぜ
ならば、その放電トランジスタ３０_DTがイネーブルされ
ると、ｐ−チャンネル・トランジスタ２８_INVPはＶ _DDを
そのトランジスタのソースに接続し、一方、その放電防
止トランジスタ３０ _DPTもＶ_DDをそのトランジスタのド
レインに接続するからである。

【００６３】図４ａは、別の実施の形態によるホールド
時間ラッチ・システム３４を模式的に示す。システム３
４はいくつかの点において図２ａのシステム１８に似て
いるが、以下の説明において図４ａに関するものでは異
なる参照符号を使用する。但し、読者の方は前述の実施
の形態を知っているものとして話を進める。システム３
４は、垂直破線の左側に、１つの位相で動作する位相１
回路３６を備え、垂直破線の右側に、異なる位相で動作
する位相２回路４２を備える。位相１回路３６は、プリ
チャージ・トランジスタ３６_PTとプリチャージ・ノード
３６_PNと第１の出力インバータ３６_INVと論理回路３６_L
及び放電トランジスタ３６_DTの両方を有する放電パスと
を含むドミノ論理回路段を備える。以下に述べる理由に
より、位相１回路３６は、第２の出力インバータ３８
_INVも備える。位相２回路４２も、プリチャージ・トラ
ンジスタ４２_PTとプリチャージ・ノード４２_PNと出力イ
ンバータ４２_INVと論理回路４２_L及び放電トランジスタ
４２_DTを有する放電パスとを含むドミノ論理段を備え
る。最後に、位相１回路３６の出力は、インバータ３８
_INVから取られ、論理回路４２_Lの入力として接続されて
いる。論理回路３６_L及び論理回路４２_Lはどちらも、付
加的入力を受けることができ、様々な論理式を実現すべ
く構成することができる。

【００６４】システム３４は、ＣＬＯＣＫ信号を提供す
る導線も備え、ここで、ＣＬＯＣＫ信号は、その補数

【外２２】 がプリチャージ・トランジスタ３６_PTのゲート及び放電
トランジスタ３６_DTのゲートに接続されるようにインバ
ータ４４を介して接続される。また、位相２回路４２に
ついては、ＣＬＯＣＫ信号がプリチャージ・トランジス
タ４２_PTのゲート及び放電トランジスタ４２_DTのゲート
に接続される。

【００６５】位相１回路３６内の接続について詳しい説
明をする。プリチャージ・トランジスタ３６_PTは、好ま
しくは、ｐ−チャンネル・トランジスタであり、システ
ム電圧レベル（例えば、Ｖ_DD）の電源に接続されたソー
スとプリチャージ・ノード３６_PNに接続されたドレイン
とを有し、前述したように、

【外２３】 がそのゲートに接続されている。放電トランジスタ３６
_DTは、好ましくは、ロウ基準電圧（例えば、接地）に接
続されたソースとノード３６_Nに接続されたドレインと

【外２４】 接続されたゲートとを有するｎ−チャンネル・トランジ
スタである。プリチャージ・ノード３６_PNとノード３６
_Nとの間に論理回路３６_Lが接続され、論理回路３６_Lに
よって形成される論理式が真でありかつ

【外２５】 信号がハイであるときに、プリチャージ・ノード３６_PN
から論理回路３６_L及び放電トランジスタ３６_DTを介し
て接地に至る導通パスが形成され、それにより、プリチ
ャージ・ノード３６_PNにおける電圧が放電される。ま
た、この点については、プリチャージ・ノード３６_PNが
出力インバータ３６_INVへの入力として接続されている
ので、放電された信号はインバータ３６_INVの出力で一
度反転される。以下に詳しく述べるように、この信号は
第２のインバータ３８_INVによって更に変更される。最
後に、第１の出力インバータ３６_INVは、インバータ記
号の上半分に短い対角線を持ち、したがって、インバー
タの出力からその入力に前述したフィードバック式に接
続されたｐ−チャンネル・トランジスタを備える。

【００６６】位相２回路４２は、様々な点に関して、図
１ａの第２段回路で示されたものと匹敵する構成要素を
備える。この点について、位相２回路４２は、プリチャ
ージ・トランジスタ４２_PTとプリチャージ・ノード４２
_PNと出力インバータ４２_INVと論理回路４２_L及び放電ト
ランジスタ４２_DTの両方を備える放電パスとを含むドミ
ノ論理段を備える。具体的には、プリチャージ・トラン
ジスタ４２_PTは、好ましくは、システム電圧レベル（例
えば、Ｖ_DD）に接続されたソースとプリチャージ・ノー
ド４２_PNに接続されたドレインとＣＬＯＣＫ信号に接続
されたゲートとを有するｐ−チャンネル・トランジスタ
である。放電トランジスタ４２_DTは、好ましくは、ロウ
基準電圧（例えば、接地）に接続されたソースとノード
４２_Nに接続されたドレインとＣＬＯＣＫ信号に接続さ
れたゲートとを有するｎ−チャンネル・トランジスタで
ある。論理回路４２は、プリチャージ・ノード４２_PNと
ノード４２_Nとの間に接続されている。最後に、プリチ
ャージ・ノード４２_PNは、インバータ記号の上半分及び
下半分の両方にある短い対角線によって示されるように
ｐ−チャンネル及びｎ−チャンネル・フィードバック・
トランジスタの両方に接続された出力インバータ４２
_INVの入力にも接続されている。

【００６７】図２ａの実施の形態と図４ａの実施の形態
との違いとして、位相１回路３６の出力インバータ３８
_INV及びその位相２回路４２への接続に目を向ける。具
体的には、出力インバータ３８_INVは、Ｖ_DDに接続され
たソースと第１のインバータ３６_INVの出力に接続され
たゲートとノード３８_N1に接続されたドレインとを有す
るｐ−チャンネル・トランジスタを備える。出力インバ
ータ３８_INVは、接地に接続されたソースと第１のイン
バータ３６_INVの出力に接続されたゲートとノード３８
_N2に接続されたドレインとを有するｎ−チャンネル・ト
ランジスタ３８ _NCHを備える。ノード３８_N1とノード３
８_N2との間には、放電防止トランジスタ３８_DPTのチャ
ンネルが接続され、そのトランジスタは、好ましい実施
の形態ではｐ−チャンネル・トランジスタである。以下
に詳しく述べるように、「放電防止トランジスタ」とい
う用語が本実施の形態においても使用される。なぜなら
ば、トランジスタ３８_DPTは、位相１回路３６の一部と
して含まれているが、位相２回路４２の間違った放電を
防止するように動作するからである。放電防止トランジ
スタ３８_DPTのゲートは、位相２回路４２を制御する同
じＣＬＯＣＫ信号を受信するように接続される。最後
に、２つのインバータ４０_M1，４０_M2がフィードバック
・ループで接続され、ノード３８_N2における電圧を維持
する。即ち、インバータ４０_M1の入力はノード３８_N2に
接続され、インバータ４０_M1の出力はインバータ４０_M2
の入力に接続され、一方、インバータ４２_M2の出力はノ
ード３８ _N2にも接続される。

【００６８】システム３４の動作は、いくつかの点にお
いて、前述の図２ｂ及び図３ｂに示されたタイミング・
チャートによって示されるものに匹敵し、今度は、図４
ｂ及び図４ｃを使用して説明する。これらの図は、図２
ｂ及び図３ｂと最初の４列が同じである。図４ｂ及び図
４ｃの最後の２列の紹介として、第５列は、位相１回路
３６の第１のインバータ３６_INVの出力を示し、第６列
は、位相１回路３６の第２のインバータ３８_INVの出力
を示す。なお、システム３４には別のＣＬＯＣＫ_F信号
は必要ないので、図４ｂではそのような信号は示されて
いない。その理由及び他の動作上の様々な点について
は、以下に述べる。最後に、先に述べた実施の形態と同
様に、システム３４の動作を２つの異なる場合について
述べる。第１は、図４ｂに示されたもので、位相１回路
３６の放電パスがイネーブルされている場合、第２は、
図４ｃに示されたもので、位相１回路３６の放電パスが
イネーブルされていない場合である。

【００６９】システム３４の動作を見てみよう。位相１
回路３６の放電パスは、図４ｂのタイミング・チャート
に示されるように、イネーブルされている。時刻ｔ３０
まではシステム３４は一定状態（steady-state）で走っ
ていると仮定し、時刻ｔ３０の真中から後の少しの時間
を考える。ここで、位相１回路３６はその動作のプリチ
ャージ位相にあり、一方、位相２回路４２はその動作の
評価位相にある。したがって、図示されていないが、位
相２回路４２はその評価に応答してデータを出力してい
る。

【００７０】時刻ｔ３１では、ＣＬＯＣＫ信号がハイか
らロウに遷移し、それにより、位相１回路３６がその評
価位相に入り、位相２回路４２がそのプリチャージ位相
に入る。このことを頭に入れ、また、位相１回路３６の
放電パスがイネーブルされているという前提を支持する
ために論理回路３６_Lによって実現される論理が真であ
ると仮定すると、図４ｂの第５列は、時刻ｔ３１と時刻
ｔ３１.１との間の遅延ののちに、第１のインバータ３
６_INVの出力がプリチャージ・ノード３６_PNにおける電
圧の放電に応答して論理ハイに上昇し始める。また、こ
の第１のインバータ３６_INVからの上昇信号が第２のイ
ンバータ３８_INVに入力され、したがって、時刻ｔ３１.
１と時刻ｔ３１.２との間の遅延ののちに、第２のイン
バータ３８ _INVの出力が論理ロウに下降する。最後に、
第２のインバータ３８_INVの出力に対する信号は、図を
簡単にするために、図４ｂの時刻ｔ３１．１以前には示
されていないが、その挙動は、当業者であれば、以下に
与えられる時刻ｔ３３前後のその信号の説明から明らか
となるであろう。

【００７１】時刻ｔ３２では、ＣＬＯＣＫ信号はロウか
らハイへ遷移する。この遷移により、位相１回路３６は
そのプリチャージ位相に入り、時刻ｔ３２と時刻ｔ３
２.１との間のわずかの遅延ののちに、プリチャージ・
ノード３６_PNがプリチャージを開始し、図４ｂの第５列
に示されるように、インバータ３６_INVからの出力が上
昇し始める。また、時刻ｔ３２におけるＣＬＯＣＫの遷
移により、位相２回路４２がその評価位相に入る。しか
しながら、これと同時に、ハイＣＬＯＣＫ信号が位相１
回路３６の放電防止トランジスタ３８_DPTのゲートに接
続される。したがって、放電防止トランジスタ３８_DPT
はディスエーブルされ、その結果、インバータ３８への
入力（即ち、インバータ３６_INVによって出力される）
が下降していても、放電防止トランジスタ３８_DPTがデ
ィスエーブルされると、インバータ３８_INVはハイ信号
の出力を防止する。別の言い方をすれば、位相１回路３
６の出力が位相１回路３６の評価位相において条件付き
でロウに下降すると、図２ａの実施の形態とは違って、
図４ａの実施の形態は、上昇するＣＬＯＣＫ遷移の少し
後で無条件に上昇する信号を提供しない。その代わり
に、放電防止トランジスタ３８_DPTのディスエーブル
が、以下に述べるように、無条件上昇を時刻ｔ３３まで
遅延させる。したがって、インバータ３８_INVの反転機
能はこの間ディスエーブルされる。

【００７２】時刻ｔ３３では、ＣＬＯＣＫ信号がハイか
らロウに遷移する。この遷移により、再び、位相１回路
３６は評価位相に入り、位相２回路４２はプリチャージ
位相に入る。また、この遷移により、放電防止トランジ
スタ３８_DPTがイネーブルされ、それにより、インバー
タ３８_INVの反転機能がイネーブルされる。このよう
に、時刻ｔ３３の少し後で、インバータ３８_INVはイン
バータ３６_INVの出力を再度反転するので、時刻ｔ３３
ののちに、図４ｂの最後の２つの列は相補的になる（位
相１回路３６が時刻ｔ３３のその評価位相において再び
放電するという例では、第５列及び第６列はハイであ
る）。また、時刻ｔ３３の時点で、放電防止トランジス
タ３８_DPTの先行する動作は、位相１回路３６で条件付
き放電が起きた場合には、位相２回路４２の次の評価位
相の間にインバータ３８_INVからの出力信号における上
昇を防止する。したがって、放電防止トランジスタ３８
_DPTは位相２回路４２の間違った放電を防止し、ここで
も、その機能を考えた場合には「放電防止トランジス
タ」という用語がふさわしい。

【００７３】次に、システム３４の動作として、位相１
回路３６の放電パスが図４ｃのタイミング・チャートに
示されるように放電しない場合には、時刻ｔ３０に続く
一定の（steady-state）動作から時刻ｔ３１まで、位相
１回路３６はその動作のプリチャージ位相にあり、一
方、位相２回路４２はその動作の評価位相にある。した
がって、プリチャージ・ノード３６_PNはハイにプリチャ
ージされ、それが、図４ｃの第５列に示されるようにイ
ンバータ３６_INVによってロウに反転され、更に、図４
ｃの第５列に示されるようにハイに反転される。

【００７４】時刻ｔ３１では、ＣＬＯＣＫはハイからロ
ウに遷移し、それにより、位相１回路３６は評価位相に
入り、位相２回路４２はプリチャージ位相に入る。ま
た、ロウＣＬＯＣＫ信号は放電防止トランジスタ３８
_DPTをイネーブルする。また、前述したように、図４ｃ
の例は位相１回路３６の放電パスがイネーブルされてい
ない場合（即ち、論理回路３６_Lによって実現される論
理が偽である場合）の例であるから、インバータ３６
_INVによって出力されるロウ電圧はｐ−チャンネル・ト
ランジスタ３８_PCHをイネーブルし、それが導通してＶ
_DDをノード３８_N1に通し、次に、ノード３８_N2まで、即
ち、インバータ３８の出力まで、放電防止トランジスタ
３８_DPTを介して通過させる。その結果、図４ｃの第５
列及び第６列に示されるように、時刻ｔ３１ののちに、
インバータ３６_INVの出力にもインバータ３８_INVの出力
にも変化は生じない。また、この時間に、インバータ３
６_INVの出力に接続されたｐ−チャンネル・フィードバ
ック・トランジスタはプリチャージ・ノード３６_PNでハ
イ電圧を維持するのに役立つので、第１のインバータ３
６ _INVの出力はロウのままであり、第２のインバータ３
８_INVの出力はハイのままである。

【００７５】時刻ｔ３２では、ＣＬＯＣＫはロウからハ
イに遷移し、それにより、位相１回路３６はプリチャー
ジ位相に入り、位相２回路４２は評価位相に入る。ま
た、ハイＣＬＯＣＫは放電防止トランジスタ３８_DPTを
ディスエーブルする。このようにして、インバータ３６
_INVはｐ−チャンネル・トランジスタ３８_PCH及びｎ−チ
ャンネル・トランジスタ３８_NCHのゲートにロウを出力
し続けるが、放電防止トランジスタ３８_DPTはディスエ
ーブルされているから、これらの２つのトランジスタの
反転機能は実現されない。しかしながら、前述したよう
に、インバータ４０_M1，４０_M2がフィードバック・ルー
プで接続され、ノード３８_N2において電圧を維持する。
したがって、この時点で、インバータ４０_M1，４０_M2は
ノード３８ _N2でハイ電圧を維持する。というのは、その
電圧は、この時点では、ｐ−チャンネル・トランジスタ
３８_PCHを介して提供されるものではないため（放電防
止トランジスタ３８_DPTがディスエーブルされているた
め）であり、この維持されているハイ電圧は図４ｃの最
下位に示されている。

【００７６】時刻ｔ３３では、ＣＬＯＣＫはハイからロ
ウに遷移し、再び、位相１回路３６は評価位相に入り、
位相２回路４２はプリチャージ位相に入る。また、この
遷移により、放電防止トランジスタ３８_DPTがイネーブ
ルされ、それにより、再び、インバータ３８_INVの反転
機能がイネーブルされる。このように、ひとたび放電防
止トランジスタ３８_DPTが導通すると、既にイネーブル
されているｐ−チャンネル・トランジスタ３８_PCHから
提供されるハイ電圧をインバータ３８_INVの出力に通過
させ、それにより、図４ｃの最下位に示されるように時
刻ｔ３３ののちにハイ出力を維持する。

【００７７】前述から当業者であれば分かるように、シ
ステム３４も反転ホールド時間ラッチを提供する。具体
的には、プリチャージ・ノード３６_PNが位相１回路３４
の所与の評価位相中に放電しないと、プリチャージ・ノ
ード４２_PNが次の続く位相２回路４２の評価位相で放電
することができない。このように、システム３４では、
第１段が直前の評価位相において状態を変化させている
と、第２段はその評価位相において状態を変化させるこ
とができない。これは、更に、次のことを意味する。即
ち、プリチャージ・ノード３６_PNが位相１回路３６の所
与の評価位相中に放電しないと、プリチャージ・ノード
４２_PNは次の続く位相２回路４２の評価位相で放電する
かも知れない。このように、システム３４では、第２段
がその評価位相で状態を変化させることができるのは、
第１段が直前の評価位相において状態を変化させなかっ
た場合に限られる。

【００７８】図４ｄは、別の実施の形態によるホールド
時間ラッチ・システム３４’を模式的に示すものであ
り、これは、多くの点において、図４ａに示されるシス
テム３４と似ており、事実、位相１回路３６は、図４ａ
も図４ｄも同じである。以下は、これらのシステムの違
いを、位相２回路４２’について示す。具体的に、位相
２回路４２’は、図４ａの位相２回路４２と同じ構成要
素を備えるが、ノード３８_N2によって駆動されるトラン
ジスタの位置が変更されている。これらの変更に着眼す
ると、図４では、プリチャージ・ノード４２_PNが放電ト
ランジスタ４２’ _DTのドレインに直接接続され、論理回
路４２_Lが放電トランジスタ４２’_DTのソースと接地と
の間に接続される。したがって、図４ａと簡単に比較す
ると、ノード３８_N2によって駆動される論理回路４２_L
におけるトランジスタの実現（明示的には示されていな
い）において、そのソースは放電トランジスタ４２_DTの
ドレインに接続され、したがって、そのソースは接地よ
りも大きな電位に浮遊する可能性があり、一方、図４ｄ
において、論理回路４２_L内にありノード３８_N2によっ
て駆動されるトランジスタは、そのソースが直接接地に
接続される。また、この駆動されるトランジスタの位置
の変更という点で、論理回路４２_Lは拡張され、実際の
論理回路の一例を示す。その論理回路は、トランジスタ
４２_L1を含み、２つの付加的ｎ−チャンネル・トランジ
スタ４２_L1，４２_L3を更に備え、それらのソースはトラ
ンジスタ４２_L1のドレインに接続され、それらのドレイ
ンは放電トランジスタ４２’_DTのソースに接続されてい
る。参考のため、トランジスタ４２_L2が入力ＩN₁を受け
取り、トランジスタ４２_L3が入力ＩN₂を受け取る。

【００７９】システム３４’の動作は、全体としてシス
テム３４と同じであり、読者の方は詳細については先の
説明を参照することができる。但し、トランジスタ４２
_L1の位置から生じる動作上の効果について注目する必要
がある。この動作上の効果を理解するために、一端、図
４ａのシステム３４に話を戻す。具体的には、位相１回
路３６は、その評価位相にあり、位相２回路４２がプリ
チャージ位相にある間は放電しないと仮定する。前述し
たように、この時点でノード３８_N2はハイである。ま
た、位相２回路４２のプリチャージのために、その回路
の様々なノードがプリチャージされて接地よりも大きな
電圧になる可能性がある。次に、位相１回ア路３６はそ
のプリチャージ位相に切り替わり、位相２回路４２はそ
の評価位相に切り替わる。第１に、この場合、最初、イ
ンバータ４０_M2はノード３８_N2をハイに維持するが、こ
れは、動作できる回路を実現するために必要なサイズ上
の考慮（sizing considerations）から生じる比較的弱
く維持される状態である。第２に、ノード３８_N2によっ
て駆動される論理回路４２_L内のトランジスタが評価を
始めると、そのトランジスタからの浮遊ソース電圧がそ
のトランジスタのゲートへ結合することによって、ゲー
トを駆動しているノード３８_N2上の電圧を引き下げる可
能性がある。勿論、インバータ４０_M2はこの引き下げ効
果を克服すべく動作するが、それでも信号変化がわずか
に観察されるかも知れない。実際、最悪の場合、この引
き下げ効果は、インバータの組み合わせ４０_M1，４０_M2
の状態を壊してしまう可能性がある。

【００８０】このような状況を踏まえて、次に、図４ｄ
とそのシステム３４’に注目する。システム３４’の場
合、位相２回路４２’によって実現される論理式の一部
分でありノード３８_N2によって駆動されるトランジスタ
は、好ましくは、プリチャージ・ノード４２_PNと接地と
の間の放電パスにおいて最下位に接続されたトランジス
タとして配置される。すなわち、トランジスタ４２
_L1は、そのソースが接地に直接接続される。その結果、
先のパラグラフの例を動作３４’の動作を介して追跡す
ると、位相２回路４２のプリチャージ位相の間は、トラ
ンジスタ４２_L1のソースは必然的に接地に留まる。した
がって、トランジスタ４２_L1が次の評価を開始するとき
には、トランジスタ４２_L1のソースからそのゲートへ接
地以上の電圧が戻ることはない。したがって、システム
３４について先に述べたようなノード３８_N2への付加的
負荷はない。したがって、このことから、当業者であれ
ば分かるように、多くの場合、ノード３８_N2によって駆
動されるトランジスタは、位相２回路４２’の放電パス
において最下位に接続されたものであることが好まし
い。勿論、そのようなアプローチを実行するには、論理
回路４２_Lが、他のトランジスタに並列に接続されてい
ない少なくとも１つのトランジスタを備え、その１つの
トランジスタがノード３８_N2によって駆動され、図４ｄ
に示されるように配置されていることが必要である。

【００８１】以上の実施の形態は、反転ラッチ・システ
ムにおける両方の段の放電パスが導通型のトランジスタ
を貫通（through）、より具体的にはｎ−チャンネル・
トランジスタを貫通する場合の反転ラッチの様々な実施
の形態の例であるが、図５ａが示す反転ラッチ・システ
ム５０は２つの段が異なる位相で動作するが、図５ａで
は、１つの段が第１の導通型（例えば、ｎ−チャンネ
ル）のトランジスタを貫通する放電パスを備え、他方の
段が第２の相補的導通型（例えば、ｐ−チャンネル）の
トランジスタを貫通するパスを備える。システム５０を
見ると、垂直破線がこれらの段を区分し、垂直破線の左
側に第１段があり、これは図２ａのシステム１８と２つ
の例外点を除いて同じであり、位相１回路２０として示
され、図２ａと同じ参照符号が使用されている。２つの
例外点とは、（１）両方の段がＣＬＯＣＫによって直接
クロックされ、したがって、図２ａからインバータ２４
が除去される、（２）プリチャージ・ノード２０_PNが単
一インバータ２０_INV1だけを介して反転ラッチの第２段
に接続され、したがって、図２ａのシステム１８のよう
な第２のインバータ２０_INV2はない。反転ラッチ・シス
テム５０の第２段は、位相２回路５２として示され、以
下に詳細に述べる。

【００８２】図５ａの垂直破線の右側を見ると、位相２
回路５２が示されている。これは、プリチャージ・トラ
ンジスタ５２_PTと、プリチャージ・ノード５２_PNと、出
力インバータ５２_INVと、論理回路５２_L，放電トランジ
シタ５２_DT及び放電防止トランジスタ５２_DPTを有する
放電パスとを備える。これらの装置及びそれらの接続を
具体的に述べると、プリチャージ・トランジスタ５２_PT
は、ｎ−チャンネル・トランジスタであり、位相１回路
２０のｐ−チャンネル・プリチャージ・トランジスタ２
０_PTと比較して相補的な導通型のものである。プリチャ
ージ・トランジスタ５２_PTは、接地に接続されたソース
と、プリチャージ・ノード５２_PNに接続されたドレイン
と、ＣＬＯＣＫに直接接続されたゲートとを有する。Ｃ
ＬＯＣＫは放電トランジスタ５２_DTのゲートにも接続さ
れている。放電トランジスタ５２ _DTは、位相１回路２０
のｎ−チャンネル放電トランジスタ２０_DTと比較して相
補的な導通型であるから、ｐ−チャンネル・トランジス
タである。放電トランジスタ５２_DTは、Ｖ_DDに接続され
たソースと、論理回路５２_Lに接続されたドレインとを
有する。前述の実施の形態における論理回路と同様に、
論理回路５２_Lは、１つ以上の式を実現させるための１
つ以上のトラジスタを備えることができ、システムの第
１段（即ち、位相１回路２０）からの入力を受け取る
が、本実施の形態では、論理回路５２_Lの１つ以上のト
ランジスタが位相１回路２０の論理回路２０_Lのものに
対して相補的導通型である。このように、論理回路２０
_Lが１つ以上のｎ−チャンネル・トランジスタを使用し
て形成されるとすれば、論理回路５２_Lは１つ以上のｐ
−チャンネル・トランジスタを使用して形成される。位
相２回路５２の放電パスを完成するものとして、論理回
路５２_Lは放電防止トランジスタ５２_DPTのソースに接続
され、この放電防止トランジスタ５２_DPTはドレインが
プリチャージ・ノード５２_PNに接続され、ゲートがＣＬ
ＯＣＫ_Fを受け取るように接続される。また、それは、
位相２回路５２の放電パスの一部であるから、放電防止
トランジスタ５２_DPTもｐ−チャンネル・トランジスタ
である。インバータ５２_INVの入力はプリチャージ・ノ
ード５２_PNに接続され、位相２回路５２用の出力を提供
する。最後に、システム５０用のＣＬＯＣＫ_Fは前述の
実施の形態におけると同様に生成することができるが、
以下のシステム５０の動作の説明から分かるように、そ
の遷移は相補的でなければならない。

【００８３】システム５０の動作について、図５ｂのタ
イミング・チャートを参照しながら説明する。また、前
述の実施の形態との比較を行う。まず、図５ｂが示すシ
ステム５０の動作は、位相１回路２０の放電パスがイネ
ーブルされている場合であり、それにより、プリチャー
ジ・ノード２０_PNが放電する。即ち、図５ｂは、システ
ム５０の第１段が状態変化する場合の例を示す。図５ｂ
で示される信号を見ると、一番上の列はＣＬＯＣＫであ
り、その補数は、システム５０では使用されないので示
されていない。第２列，第３列及び第４列はそれぞれ、
図２ｂの第３列，第４列及び第５列と同じである。最後
の列はＣＬＯＣＫ_Fを示す。これは、後で述べる理由に
より、図２ｂに示されたＣＬＯＣＫ_F信号に対し相補的
である。

【００８４】図５ｂのそれぞれの信号に着目すると、シ
ステム５０の一定の状態（steady-state）の動作を表す
時刻ｔ４０から時刻ｔ４１までは、ＣＬＯＣＫはロウで
あるから、位相１回路２０はプリチャージ位相にあり、
位相２回路５２は評価位相にある。位相１回路２０のプ
リチャージ位相は、そのプリチャージ・ノード２０_PNを
ハイ電位にプリチャージし、その信号が反転され、イン
バータ２０_INV1は、図５ｂの第４列に示されるように、
ロウを出力する。

【００８５】時刻ｔ４１では、ＣＬＯＣＫはハイからロ
ウに遷移し、それにより、位相１回路２０は評価位相に
入り、位相２回路５２はプリチャージ位相に入る。前述
したように、図５ｂは位相１回路２０が状態変化する例
であるから、その評価位相の間、条件は論理回路２０_L
によって提供される論理式に従って満たされるので、論
理回路２０_Lに導通パスが形成される。この時点で放電
トランジスタ２０_DTもイネーブルされているから、プリ
チャージ・ノード２０_PNはハイを接地に放電する。した
がって、時刻ｔ４１と時刻ｔ４１.１との間のわずかの
遅延ののちに、放電している電圧に応答して、インバー
タ２０_INV1の出力はロウからハイに上昇する。位相２回
路５０は、その導通型が相補的であるから、そのプリチ
ャージ位相の間はプリチャージ・ノード５２_PNを接地に
プリチャージする。このように、この場合の相補的導通
構成の「プリチャージ」は比較的低い電位へ行われ、そ
の電圧が位相２回路５２のプリチャージ位相の間にプリ
チャージ・ノード５２_PNに結合され、この接地のプリチ
ャージ電位がその後比較的高い電位（例えば、Ｖ_DD）に
変化すると、「放電」が生じる。最後に、時刻ｔ４１
で、以下に述べる理由により、ＣＬＯＣＫ_Fがロウに遷
移する。

【００８６】時刻ｔ４２では、ＣＬＯＣＫがロウからハ
イに遷移し、それにより、位相１回路２０がプリチャー
ジ位相に入り、位相２回路５２が評価位相に入る。位相
１回路２０のプリチャージ位相は、再び、ノード２０_PN
をハイ電圧にプリチャージし、したがって、時刻ｔ４２
と時刻４２.１との間のわずかなホールド時間ののち
に、再び、インバータ２０_INV1の出力が無条件でロウに
戻る。時刻ｔ４２と時刻４２.１との間のホールド時間
の間は位相１回路２０の出力はハイであるが、このハイ
を入力として受け取る論理回路５２_Lは１つ以上のｐ−
チャンネル・トランジスタを使用して形成されるので、
このハイ信号は位相２回路５２に対してはイネーブルし
ない。その結果、位相２回路５２は、その放電トランジ
スタ５２_DTがイネーブルされているので、評価位相にあ
るにもかかわらず、位相２回路５２の放電パスは全体と
してイネーブルされず、システム５０のこの第２段では
変化が生じない。したがって、当業者であれば分かるよ
うに、第１段において評価状態の間に状態変化すること
によって第２段が直後の評価状態の間に状態変化するこ
とが防止されるという意味で、反転ホールド時間ラッチ
機能が提供される。

【００８７】時刻ｔ４２.２では、ＣＬＯＣＫ_Fが上昇
し、インバータ２０_INV1の出力がプリチャージ・ノード
２０_PNのプリチャージに応答して下方への遷移を開始す
る。ＣＬＯＣＫ_Fの上昇は放電防止トランジスタ５２_DPT
をディスエーブルする。なぜならば、それはｐ−チャン
ネル・トランジスタであるからである。したがって、こ
こでも、放電防止トランジスタのディスエーブルが、前
述の実施の形態におけると同様に、ドミノ論理回路の放
電パスをディスエーブルする。また、インバータ２０
_INV1の出力が無条件でロウ・レベルに下降するので、そ
のロウ・レベルが論理回路５２_Lのｐ−チャンネル・ト
ランジスタに対してイネーブルし、したがって、論理回
路５２_Lは、このロウに応答して、放電トランジスタ５
２_DTのドレインから放電防止トランジスタ５２_DPTのソ
ースまでのパスをイネーブルするが、ほぼ同時に放電防
止トランジスタ５２_DPTはディスエーブルされるので、
位相２回路５２には状態変化が生じない。

【００８８】以上のシステム５０の説明及び前述の実施
の形態との比較において、あと少し付け加えるべきこと
がある。先の説明から、付加的タイミング・チャートな
しに、図５ｂの反対のケース、即ち、位相１回路２０が
状態変化しない場合を簡単に述べる。この場合、インバ
ータ２０_INV1の出力はロウに留まり、論理回路５２_Lの
ｐ−チャンネル・トランジスタに対してイネーブルする
可能性がある。したがって、位相１回路２０が状態変化
しない場合に限り、位相２回路５２は状態変化すること
ができる。また、別の見方として、システム５０は、第
１段がｎ−チャンネル・トランジスタを介した放電パス
を持ち、第２段がｐ−チャンネル・トランジスタを介し
た放電パスを持つのに対して、別の実施の形態として、
これらの装置型を逆にして、第１段がｐ−チャンネル・
トランジスタを介する放電パスを持ち、第２段がｎ−チ
ャンネル・トランジスタを介する放電パスを持つような
反転ラッチ・システムを提供することもできる。また、
別の見方として、以上の実施の形態では、Ｖ_DD（例え
ば、ｎ−チャンネル・プリチャージ・トランジスタに対
して）または接地（例えば、ｐ−チャンネル・トランジ
スタに対して）にプリチャージし、接地（たとえば、ｎ
−チャンネル・トランジスタに対して）またはＶ_DD（例
えば、ｐ−チャンネル・トランジスタに対して）に放電
する。しかしながら、プリチャージ電位及び放電電位は
他のレベルであってもよい。つまり、プリチャージ動作
は、プリチャージ・ノードへのパスをイネーブルするこ
とによって、第１の電位に充電され、放電動作は、プリ
チャージ・ノードへの異なるパス（即ち、放電パス）を
イネーブルすることによって、その電位が第２の異なる
電位に変化する。

【００８９】以上、様々な実施の形態及びその変形を説
明してきたが、これらの実施の形態は、装置型や構成に
おいて互いに異なるものの、様々な共通の特性を持ち、
これらの特性が違ったやり方で達成されている。このよ
うな特性をいくつかの例と共に以下に示す。 （１）第２段の状態は第１段のプリチャージ・ノードに
応答し、その応答は直接接続又は様々な回路を介する。
例えば、第１段プリチャージ・ノードの直接接続はシス
テム２６（図３ａ）に示され、間接接続は他の様々な例
によって示される。例えば、システム１８（図２ａ）及
びシステム３３（図３ｄ）は２つのインバータを介する
例を示し、システム３４（図４ａ）は２つのインバータ
を介する接続で第２のインバータが選択的にディスエー
ブルされる例を示し、システム５０（図５ａ）は単一イ
ンバータを介する例を示す。 （２）第１段プリチャージ・ノードは、そのプリチャー
ジ位相の間、無条件に、そのプリチャージ・ノードを第
１の電圧に充電する。例えば、Ｖ_DDに等しいプリチャー
ジ電圧がシステム１８（図２ａ），システム２６（図３
ａ），システム３３（図３ｄ）及びシステム３４（図４
ａ）に示され、一方、接地のプリチャージ電圧はシステ
ム５０（図５ａ）におけるトランジスタ導通型を逆にす
ることによって実現することができる。 （３）第１段プリチャージ・ノードは、その評価位相の
間、条件付きで、状態を第２の電圧に変化させる（すべ
ての実施の形態を参照）。 （４）第１段の評価位相の間に条件付き変化が生じた場
合には、第２段の直後の評価位相の間に第２段における
状態変化は生じない（すべての実施の形態を参照）。 （５）第２段がその評価位相の間に状態変化することが
できるのは、第１段がその直前の評価位相の間に状態変
化しなかった場合に限られる（すべての実施の形態を参
照）。 （６）各実施の形態は、好ましくは、第１段のプリチャ
ージ・ノードが無条件でプリチャージ電圧に戻った場合
に、それに応答して、第２段が状態変化するのを防止す
る放電防止構造を備える。１つのアプローチは、第２段
の放電パスに放電防止トランジスタを備えることであ
り、例えば、システム１８（図２ａ），システム２６
（図３ａ），システム３３（図３ｄ），システム３４
（図４ａ）及びシステム５０（図５ａ）に示される。別
のアプローチは、第１段の出力回路に放電防止トランジ
スタを備えることであり、例えば、システム３４（図４
ａ）に示される。

【００９０】最後に、以上説明したシステムは、第２段
において放電パスを１つだけ備えた例として簡略化して
あるが、実際には、多くの場合、第２段（及び第１段）
はより大きな回路ネートワークの一部を成すものであ
り、この点において、第２段は他の放電パスを備えるこ
とができるが、そのような他の放電パスは、本明細書に
示された第１段に関係しない他の入力の制御下にあるの
で、本明細書では示されていない。このように、前述の
好ましい非反転ラッチの様々な面は、第１段の放電又は
第１段の欠如に応答する第２段の関係が前記の通りであ
る限り、通用する。しかしながら、第２段が付加的放電
パスを備えると、それらのパスの各々は他の回路によっ
てイネーブルされ、前記第１段の動作とは関係なくな
る。したがって、これらの付加的放電パスの１つ以上が
イネーブルされると、第２段は、前述の図で示された第
１段が放電しても、放電することができる。しかしなが
ら、そのような場合、第２段の放電は前述の第１段の動
作に応答するものではなく、前述の非反転ラッチ挙動と
は関係のない何らかの他の回路によって支配される。

【００９１】以上から、ここに掲げた実施の形態は、従
来にはない多数の利点を提供する。例えば、提供される
反転ホールド時間ラッチ機能は、従来のホールド時間ラ
ッチに対して相補的動作を提供する。また、本実施の形
態は、前述の図や付加的説明にあるように様々の例とし
て実現可能である。更に、当業者であれば分かるよう
に、本実施の形態は更に他の方法で実現が可能である。
例えば、前述の実施の形態では２つの位相だけが示され
ているが、多数の位相を含むこともでき、それにより、
各連続する位相が、先行する位相に対して、非同調で評
価する。実際、当業者であれば、前述の実施の形態を、
ここに示されていない例に簡単に適用することができ
る。したがって、以上詳細に実施の形態を説明してきた
が、請求の範囲に定義されている発明の範囲を離れるこ
となく、様々な代替、変形が可能である。

【００９２】以上の説明に関して更に以下の項を開示す
る。 （１）ドミノ論理回路であって、プリチャージ位相及び
評価位相で動作することができる第１の位相ドミノ論理
回路であって、該第１の位相ドミノ論理回路が、状態を
変化させるように動作することができるプリチャージ・
ノードを備える、第１の位相ドミノ論理回路と、プリチ
ャージ位相及び評価位相で動作することができる第２の
位相ドミノ論理回路であって、前記第１の位相ドミノ論
理回路の前記プリチャージ位相及び前記評価位相が、前
記第２の位相ドミノ論理回路の前記プリチャージ位相及
び前記評価位相に対して非同調であり、前記第２の位相
ドミノ論理回路が、前記第１の位相ドミノ論理回路の状
態に応答して状態を変化させるように動作することがで
きるプリチャージ・ノードを備える、第２の位相ドミノ
論理回路と、を具備し、前記第１及び第２の位相ドミノ
論理回路はそれぞれ、導通状態のときにプリチャージ位
相の間に前記プリチャージ・ノードをプリチャージ電圧
に結合する結合装置と、前記プリチャージ・ノードに結
合された、導通状態のときに評価位相の間に前記プリチ
ャージ・ノードを前記プリチャージ電圧とは異なる電圧
に結合する放電パスであって、該放電パスが論理回路を
備える、放電パスと、を更に備え、前記第１の位相ドミ
ノ論理回路が、以下のように動作することができ、前記
第１の位相ドミノ論理回路の前記プリチャージ・ノード
が、前記第１の位相ドミノ論理回路のプリチャージ位相
の間に第１の状態に充電され、前記第１の位相ドミノ論
理回路の前記プリチャージ・ノードが、前記第１の位相
ドミノ論理回路の評価位相の間に第２の状態に条件付き
で変化し、前記第２の位相ドミノ論理回路が、以下のよ
うに動作することができる、前記第２の位相ドミノ論理
回路の前記プリチャージ・ノードの状態が、前記第１の
位相ドミノ論理回路の前記プリチャージ・ノードの状態
が前記第１の位相ドミノ論理回路の直前の評価位相にお
いて変化しなかったときにのみ、前記第２の位相ドミノ
論理回路の評価位相の間に前記第１の位相ドミノ論理回
路に応答して変化することができる、ドミノ論理回路。 （２）前記第２の位相ドミノ論理回路が、更に、次のよ
うに動作することができる、前記第２の位相ドミノ論理
回路の前記プリチャージ・ノードの状態は、前記第１の
位相ドミノ論理回路の前記プリチャージ・ノードの状態
が前記第１の位相ドミノ論理回路の直前の評価位相にお
いて変化した場合、前記第２の位相ドミノ論理回路の評
価位相の間に前記第１の位相ドミノ論理回路に応答して
変化することができない、第１項記載のドミノ論理回
路。 （３）前記第１の位相ドミノ論理回路のプリチャージ位
相の間に第１の状態に変化しつつある前記第１の位相ド
ミノ論理回路の前記プリチャージ・ノードに応答して前
記第２の位相ドミノ論理回路の前記プリチャージ・ノー
ドの状態が変化することを防止する回路を更に具備す
る、第２項記載のドミノ論理回路。 （４）前記第１の位相ドミノ論理回路が、前記第１の位
相ドミノ論理回路の前記プリチャージ・ノードに接続さ
れた入力を有する第１のインバータと、該第１のインバ
ータの出力に接続された入力を有し、出力を有する第２
のインバータと、を更に備える、第１項記載のドミノ論
理回路。 （５）前記第２の位相ドミノ論理回路の論理回路が、前
記第２のインバータの出力に結合された入力を有する、
第４項記載のドミノ論理回路。 （６）前記第２のインバータの前記出力が、前記第２の
位相ドミノ論理回路の評価位相の間に無条件で状態を変
化するように動作することができる、第５項記載のドミ
ノ論理回路。 （７）前記第２の位相ドミノ論理回路の前記放電パス
が、制御信号を受信するように結合されたゲートを有す
る放電防止トランジスタを備え、前記制御信号が、前記
第２の位相ドミノ論理回路が評価したのちに、前記第２
のインバータの出力が前記第２の位相ドミノ論理回路の
評価位相の間に無条件に状態を変化させるまでの間に、
前記第２の位相ドミノ論理回路の前記放電パスを開放す
るように動作することができる、第６項記載のドミノ論
理回路。 （８）前記制御信号が、前記第２の位相ドミノ論理回路
の評価位相の一部分の間に前記放電防止トランジスタを
イネーブルするように動作することができる、第７項記
載のドミノ論理回路。 （９）前記第２の位相ドミノ論理回路の前記論理回路
が、前記第１の位相ドミノ論理回路の前記プリチャージ
・ノードに結合された入力を備える、第１項記載のドミ
ノ論理回路。 （１０）前記第１の位相ドミノ論理回路の前記プリチャ
ージ・ノードが、前記第２の位相ドミノ論理回路の評価
位相の間に無条件で状態を変化するように動作すること
ができ、前記第２の位相ドミノ論理回路の前記放電パス
が、前記制御信号を受信するように結合されたゲートを
有する放電防止トランジスタを備え、前記制御信号が、
前記第２の位相ドミノ論理回路が評価したのち、前記第
２のインバータの前記出力が前記第２の位相ドミノ論理
回路の評価位相の間に無条件で状態を変化するときまで
に、前記第２の位相ドミノ論理回路の前記放電パスを開
放するように前記放電防止トランジスタをディスエーブ
ルするように動作することができる、第９項記載のドミ
ノ論理回路。 （１１）前記第２の位相ドミノ論理回路の前記放電パス
の論理回路が、論理式を実現するためのトランジスタ構
成を備える、第１項記載のドミノ論理回路。 （１２）前記トランジスタ構成が、前記第１の位相ドミ
ノ論理回路の前記プリチャージ・ノードに結合されたゲ
ートを有するとともに前記プリチャージ電圧とは異なる
電圧の電源に接続されたソース／ドレイン領域を有する
少なくとも１つのトランジスタを備える、第１１項記載
のドミノ論理回路。 （１３）前記放電防止トランジスタが、前記第２の位相
ドミノ論理回路の前記プリチャージ・ノードに接続され
たソース／ドレイン領域を備え、前記第２の位相ドミノ
論理回路の前記放電パスの前記論理回路が、論理式を実
現するためのトランジスタ構成を備え、前記トランジス
タ構成が、前記第１の位相ドミノ論理回路の出力に結合
されたゲートを有するとともに前記プリチャージ電圧と
は異なる電圧の電源に接続されたソース／ドレイン領域
を有する少なくとも１つのトランジスタを備える、第１
２項記載のドミノ論理回路。 （１４）プリチャージ位相及び評価位相で動作すること
ができる第１の位相ドミノ論理回路２０を備えるドミノ
論理回路１８。第１のドミノ論理回路は、状態を変化さ
せるように動作することができるプリチャージ２０_PNノ
ードを備える。ドミノ論理回路は、プリチャージ位相及
び評価位相で動作することができる第２の位相ドミノ論
理回路２２も備え、第１の位相ドミノ論理回路のプリチ
ャージ位相及び評価位相は、第２の位相ドミノ論理回路
のプリチャージ位相及び評価位相に対して同調していな
い。また、第２の位相ドミノ論理回路は、第１の位相ド
ミノ論理回路の状態に応答して状態を変化させるように
動作することができるプリチャージ・ノード２２_PNを備
える。第１及び第２の位相ドミノ論理回路はそれぞれ、
導通時に、プリチャージ・ノードをプリチャージ位相の
間にプリチャージ電圧に結合する結合装置２０_PT，２２
_PTと、導通時に、プリチャージ・ノードを評価位相の間
にプリチャージ電圧とは異なる電圧に結合する放電パス
２０_L，２０_DT，；２２_L，２２_DTとを備え、この放電パ
スは論理回路を備える。第１の位相ドミノ論理回路は、
次のように動作することができる。第１の位相ドミノ論
理回路のプリチャージ・ノードは、第１の位相ドミノ論
理回路のプリチャージ位相の間に第１の状態に充電さ
れ、第１の位相ドミノ論理回路のプリチャージ・ノード
は、第１の位相ドミノ論理回路の評価位相の間に条件付
きで第２の状態に変化する。第２の位相ドミノ論理回路
は次のように動作することができる。第２の位相ドミノ
論理回路のプリチャージ・ノードの状態は、第１の位相
ドミノ論理回路のプリチャージ・ノードの状態が第１の
位相ドミノ論理回路の直前の評価位相において変化しな
かった場合にのみ、第２の位相ドミノ論理回路の評価位
相の間に第１の位相ドミノ論理回路に応答して変化する
ことができる。

【図面の簡単な説明】

【図１ａ】ホールド時間ラッチとして接続された従来の
ドミノ論理回路であり、第１の位相に従って動作し、第
２の位相に従って動作する連続的ドミノ論理回路への入
力を形成する信号を出力する従来のドミノ論理回路を示
す。

【図１ｂ】図１ａの回路の動作を示すタイミング・チャ
ートである。

【図２ａ】第１及び第２の出力インバータを有する第１
のドミノ論理回路を備えた第１の発明の反転ホールド時
間ラッチ実施の形態を示し、第２の出力インバータは第
２のドミノ論理回路への入力を提供し、第２のドミノ論
理回路はその放電パスに放電防止トランジスタを備え、
第１段の出力が無条件に論理的ハイに上がり始めるとき
に第２のドミノ論理回路が間違って放電するのを防止す
る。

【図２ｂ】図２ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電する。

【図２ｃ】図２ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電しない。

【図２ｄ】図２ａ乃至図２ｃに示されるＣＬＯＣＫＦ信
号を生成する実施の形態を模式的に示す。

【図３ａ】第１のドミノ論理回路を備えた第２の発明の
反転ホールド時間ラッチ実施の形態を示し、ドミノ論理
回路のプリチャージ・ノードが第２のドミノ論理回路へ
の入力を提供する。

【図３ｂ】図３ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電する。

【図３ｃ】図３ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電しない。

【図３ｄ】第１のドミノ論理回路を備えた第３の発明の
反転ホールド時間ラッチ実施の形態を示し、ドミノ論理
回路のプリチャージ・ノードに接続されたインバータが
第２のドミノ論理回路における放電トランジスタのソー
スへ接続することによって、第２のドミノ論理回路への
入力を提供する。

【図４ａ】第１及び第２の出力インバータを有する第１
のドミノ論理回路を備えた本発明による反転ホールド時
間ラッチ実施の形態を示し、第２の出力インバータは第
２のドミノ論理回路への入力を提供し、第２の出力イン
バータは放電防止トランジスタを備え、第１段がプリチ
ャージを開始するときに第２のドミノ論理回路が誤って
放電するのを防止する。

【図４ｂ】図４ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電する。

【図４ｃ】図４ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電しない。

【図４ｄ】図４ａと同様の本発明による反転ホールド時
間ラッチ実施の形態を示し、図４ｄでは、第１のドミノ
論理回路におけるノードによって第２のドミノ論理回路
において駆動されるトランジスタのソースが接地されて
いる。

【図５ａ】第１及び第２のドミノ論理回路を備えた第４
の発明の反転ホールド時間ラッチ実施の形態を示し、第
１のドミノ論理回路は、第１の導通型のトランジスタか
らなる放電パスを有し、第２のドミノ論理回路は、第２
の導通型のトランジスタからなる放電パスを有する。

【図５ｂ】図５ａの回路の動作を示すタイミング・チャ
ートであり、第１のドミノ論理回路はその評価位相にお
いて放電する。

【符号の説明】

１８ ドミノ論理回路 ２０ 第１の位相ドミノ論理回路 ２０_PN，２２_PN プリチャージ・ノード ２０_PT，２２_PT 結合装置 ２０_L，２０_DT，，２２_L，２２_DT 放電パス ２２ 第２の位相ドミノ論理回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ドミノ論理回路であって、 プリチャージ位相及び評価位相で動作することができる
   第１の位相ドミノ論理回路であって、該第１の位相ドミ
   ノ論理回路が、状態を変化させるように動作することが
   できるプリチャージ・ノードを備える、第１の位相ドミ
   ノ論理回路と、 プリチャージ位相及び評価位相で動作することができる
   第２の位相ドミノ論理回路であって、前記第１の位相ド
   ミノ論理回路の前記プリチャージ位相及び前記評価位相
   が、前記第２の位相ドミノ論理回路の前記プリチャージ
   位相及び前記評価位相に対して非同調であり、前記第２
   の位相ドミノ論理回路が、前記第１の位相ドミノ論理回
   路の状態に応答して状態を変化させるように動作するこ
   とができるプリチャージ・ノードを備える、第２の位相
   ドミノ論理回路と、 を具備し、 前記第１及び第２の位相ドミノ論理回路はそれぞれ、 導通状態のときにプリチャージ位相の間に前記プリチャ
   ージ・ノードをプリチャージ電圧に結合する結合装置
   と、 前記プリチャージ・ノードに結合された、導通状態のと
   きに評価位相の間に前記プリチャージ・ノードを前記プ
   リチャージ電圧とは異なる電圧に結合する放電パスであ
   って、該放電パスが論理回路を備える、放電パスと、 を更に備え、 前記第１の位相ドミノ論理回路が、以下のように動作す
   ることができ、 前記第１の位相ドミノ論理回路の前記プリチャージ・ノ
   ードが、前記第１の位相ドミノ論理回路のプリチャージ
   位相の間に第１の状態に充電され、 前記第１の位相ドミノ論理回路の前記プリチャージ・ノ
   ードが、前記第１の位相ドミノ論理回路の評価位相の間
   に第２の状態に条件付きで変化し、 前記第２の位相ドミノ論理回路が、以下のように動作す
   ることができる、 前記第２の位相ドミノ論理回路の前記プリチャージ・ノ
   ードの状態が、前記第１の位相ドミノ論理回路の前記プ
   リチャージ・ノードの状態が前記第１の位相ドミノ論理
   回路の直前の評価位相において変化しなかったときにの
   み、前記第２の位相ドミノ論理回路の評価位相の間に前
   記第１の位相ドミノ論理回路に応答して変化することが
   できる、 ドミノ論理回路。