TW201633716A

TW201633716A - 輸出電路

Info

Publication number: TW201633716A
Application number: TW104107013A
Authority: TW
Inventors: 水藤克年
Original assignee: 華邦電子股份有限公司
Priority date: 2015-03-05
Filing date: 2015-03-05
Publication date: 2016-09-16
Also published as: TWI548217B

Abstract

一種輸出電路，能够更高速地驅動連接於輸出節點的負載。輸出電路包括：上拉用PMOS電晶體，連接於VDD電源與輸出節點之間；下拉用NMOS電晶體，連接於基準電位與輸出節點之間；邏輯電路，根據所輸入的資料的邏輯位準來對上拉節點供給上拉控制信號，且對下拉節點供給下拉控制信號；以及負電壓生成電路，當上拉電晶體導通時，使上拉節點的電壓變化成負電壓。負電壓生成電路包括：PMOS電晶體，連接於上拉控制信號的供給節點與上拉節點間；以及延遲電路，連接於供給節點，使上拉控制信號延遲，且，延遲電路的輸出電容耦合於上拉節點。

Description

輸出電路

本發明是有關於一種輸出電路，其包含上拉(pull up)用的P型金屬氧化物半導體(P-type metal-oxide-semiconductor，PMOS)電晶體(transistor)與下拉(pull down)用的N型金屬氧化物半導體(N-type metal-oxide-semiconductor，NMOS)電晶體，本發明特別是有關於一種形成在半導體集成電路或半導體記憶裝置等中的輸出電路。

在半導體裝置等的輸出電路中，使用有包含PMOS電晶體與NMOS電晶體的推挽型(push-pull type)的互補式金屬氧化物半導體(Complementary Metal-Oxide-Semiconductor Transistor，CMOS)逆變器(inverter)或CMOS緩衝器(buffer)。公開有使構成此種CMOS逆變器的電晶體低耐壓地構成且能輸出高電壓信號的輸出電路(專利文獻1)、抑制了開關雜訊(switching noise)的輸出電路(專利文獻2)等。

[現有技術文獻]

[專利文獻]

[專利文獻1]日本專利特開2013-90278號公報

[專利文獻2]日本專利特開2012-65235號公報

圖1是表示以往的輸出電路的一結構例的圖。輸出電路包括構成推挽型CMOS逆變器的上拉用PMOS電晶體P1及下拉用NMOS電晶體N1。使PMOS電晶體P1的汲極(drain)與NMOS電晶體N1的汲極耦合的輸出節點(node)OUT例如電性耦合於輸出焊墊(pad)10。鎖存(latch)電路或前置緩衝器(prebuffer)電路20包括接收資料DATA的逆變器IN1、或非(Not OR，NOR)閘極(gate)、對上拉節點PU供給上拉控制信號的逆變器IN2、與非(Not AND，NAND)閘極、及對下拉節點PD供給下拉控制信號的逆變器IN3。鎖存電路20生成使資料DATA的邏輯位準(level)反轉的上拉控制信號及下拉控制信號，並將這些信號供給至上拉節點PU及下拉節點PD。

上拉用PMOS電晶體P1為了對連接於輸出節點OUT、即連接於輸出焊墊10的負載進行驅動而需要一定的驅動能力。但是，伴隨半導體集成電路的微細化，當推進內部電源電壓VDD的低電壓化時，上拉電晶體P1的閘極/源極(source)間電壓Vgs變小，從而有可能無法對連接於輸出節點OUT的負載進行高速驅動。例如，當電源電壓VDD從3.3V變為1.8V時，PMOS電晶體P1導通(ON)時的閘極/源極間電壓Vgs變小，因此PMOS電晶體P1的汲極電流Id變小，對連接於輸出焊墊10的負載進行驅動需要耗費過多的時間。

本發明的目的在於解決此類的以往問題，提供一種推挽型的輸出電路，能够更高速地驅動連接於輸出節點的負載。

本發明的輸出電路包括：P溝道型的上拉電晶體，連接於第1電源與輸出節點之間；下拉電晶體，連接於第2電源與所述輸出節點之間；供給電路，根據所輸入的資料的邏輯位準來對上拉電晶體的上拉節點供給上拉控制信號，且對下拉電晶體的下拉節點供給下拉控制信號；以及電路，當上拉電晶體藉由所述上拉控制信號而導通時，使所述上拉節點的電壓變化成負電壓。

在較佳的方案中，所述使上拉節點的電壓變化成負電壓的電路包括：PMOS電晶體，連接於所述供給電路的上拉控制信號的供給節點與所述上拉節點之間；以及延遲電路，連接於所述供給節點，使所述上拉控制信號延遲，且，所述延遲電路的輸出電容耦合於所述上拉節點。較佳的是，當所述上拉控制信號從高位準遷移至低位準時，所述上拉節點的電壓變化成負電壓。較佳的是，所述PMOS電晶體包含形成在p型半導體區域內的N阱、以及形成在該N阱內的p型的第1擴散區域及第2擴散區域，第 1擴散區域連接於所述供給節點，第2擴散區域連接於所述上拉節點，N阱電性耦合於正的電源電壓。較佳的是，所述輸出節點電性耦合於半導體晶片(chip)的輸出焊墊。

根據本發明，藉由設置有當上拉電晶體導通時使上拉節點的電壓變化成負電壓的電路，從而能够使流經上拉電晶體的電流增加，因而能够更高速地驅動輸出節點。

10‧‧‧輸出焊墊

20‧‧‧鎖存電路(前置緩衝器電路)

100‧‧‧輸出電路

200‧‧‧邏輯電路

210‧‧‧輸入部

220‧‧‧負電壓生成電路

240、IN1、IN2、IN3‧‧‧逆變器

300‧‧‧p型基板

310‧‧‧N阱

320‧‧‧n型擴散區域

330‧‧‧p型擴散區域

340‧‧‧p型擴散區域

DATA‧‧‧資料

DL‧‧‧延遲電路

N1、TR2‧‧‧NMOS電晶體

NAND‧‧‧與非

NOR‧‧‧或非

NPU、PU_C‧‧‧節點

OUT‧‧‧輸出節點

P1、P2‧‧‧PMOS電晶體

PD‧‧‧下拉節點

PU‧‧‧上拉節點

t1、t1‧‧‧時刻

T1~T5‧‧‧時刻

TR1‧‧‧上拉用電晶體

Vcc‧‧‧電源

VDD‧‧‧電源電壓

Vth‧‧‧PMOS電晶體P2的閾值

圖1是表示以往的輸出電路的一例的圖。

圖2是表示本發明的實施例的輸出電路的結構例的圖。

圖3(A)、圖3(B)是對本發明的實施例的輸出電路的動作波形進行說明的圖。

圖4是表示本發明的實施例的輸出電路的具體結構例的圖。

圖5是圖4所示的輸出電路的PMOS電晶體的概略剖面圖。

圖6是表示圖4所示的輸出電路的各節點的電壓波形的圖。

圖7是表示自舉型(bootstrap type)輸出電路的圖。

本發明的輸出電路是形成在半導體集成電路、半導體記憶裝置等半導體裝置或半導體晶片內。而且，本發明的輸出電路可用於驅動半導體裝置內的電路，或者對與半導體裝置的輸出端子連接的其他半導體裝置或電路進行驅動。

以下，參照附圖來說明本發明的實施例。圖2是表示本發明的實施例的輸出電路的一結構例的圖。本實施例的輸出電路100包括邏輯電路200及推挽型的逆變器240。邏輯電路200在輸入部210中接收資料DATA，並根據資料DATA的邏輯位準(level)來生成具有相輔關係的上拉控制信號及下拉控制信號，並將這些控制信號供給至上拉節點PU及下拉節點PD。

逆變器240包括上拉用PMOS電晶體P1及下拉用NMOS電晶體N1。PMOS電晶體P1的源極連接於電源電壓VDD，閘極連接於上拉節點PU，汲極連接於輸出節點OUT。NMOS電晶體N1的源極連接於基準電位即GND，閘極連接於下拉節點PD，汲極連接於輸出節點OUT。PMOS電晶體P1及NMOS電晶體N1根據上拉控制信號及下拉控制信號來進行推挽動作。即，當上拉控制信號為L位準且下拉控制信號為L位準時，PMOS電晶體P1導通，NMOS電晶體N1斷開(OFF)，汲極電流Id從電源電壓VDD流向輸出節點OUT。另一方面，當上拉控制信號為H位準且下拉控制信號為H位準時，PMOS電晶體P1斷開，NMOS電晶體N1導通，汲極電流Id從輸出節點OUT流向GND。輸出節點OUT連接於半導體裝置的輸出焊墊或者其他集成電路。

進而，本實施例的邏輯電路200包括負電壓生成電路220，該負電壓生成電路220用於在上拉用PMOS電晶體P1導通時，使供給至上拉節點PU的L位準的上拉控制信號變化成負電壓或在負方向上變化。即，當PMOS電晶體P1導通時，上拉節點PU遷移至比0V低的負電壓，從而使PMOS電晶體P1强力導通。負電壓生成電路220只要是可使上拉節點PU的電壓遷移至負方向的電路，則其結構並無特別限定。負電壓生成電路220例如如後所述般，利用電容耦合來使上拉節點PU變化成負電壓。

圖3(A)示意性地表示不具備負電壓生成電路220的以往的輸出電路的各節點的電壓波形，圖3(B)表示本實施例的具備負電壓生成電路的輸出電路的各節點的電壓波形。當資料DATA在時刻t1至時刻t2的期間內從H位準遷移至L位準時，邏輯電路200對上拉節點PU供給L位準的上拉控制信號，且對下拉節點PD供給L位準的下拉控制信號。由此，上拉用PMOS電晶體P1導通，下拉用NMOS電晶體N1斷開，輸出節點OUT輸出使資料DATA的邏輯位準反轉的H位準的信號。例如，當電源電壓VDD低電壓化(3.3V→1.8V)時，PMOS電晶體P1的閘極/源極間電壓會變得不够充分，與此相應地，汲極電流Id也變小，對連接於輸出節點OUT的負載電容進行驅動需要耗費時間。

另一方面，本實施例的輸出電路100中，當資料DATA從H位準遷移至L位準時，負電壓生成電路220如圖3(B)所示，使L位準的上拉控制信號遷移至負電壓(-V)。因此，與圖3(A)所示的不變化成負電壓的輸出電路相比較，能够使上拉用PMOS電晶體P1的閘極/源極間電壓增大，其結果，能够使流經PMOS 電晶體P1的汲極電流Id增大。因此，能够高速驅動輸出節點OUT的負載電容。

接下來，對本實施例的輸出電路的具體結構例進行說明。圖4是本實施例的輸出電路，對於與圖1的輸出電路相同的結構標注相同的參照編號。如該圖4所示，本實施例的輸出電路100除了鎖存電路20、CMOS逆變器P1/N1的結構以外，還包括負電壓產生電路220，該負電壓產生電路220用於使上拉節點PU的電壓變化成負電壓。在上拉用PMOS電晶體P1的源極上，例如連接有1.8V的VDD電源。而且，在輸出節點OUT上連接有輸出焊墊等。

鎖存電路20對節點NPU生成上拉控制信號，對下拉節點PD生成與該上拉控制信號相輔的下拉控制信號。負電壓生成電路220包括：PMOS電晶體P2，連接於鎖存電路20的節點NPU與上拉節點PU之間；以及延遲電路DL，連接於節點NPU，使上拉控制信號延遲。延遲電路DL的輸出電容耦合於上拉節點PU，當對上拉節點PU供給L位準的上拉控制信號時，使上拉節點PU的電壓遷移至負電壓。延遲電路DL例如可包含多個逆變器。

圖5表示PMOS電晶體P2的概略剖面圖。如該圖5所示，PMOS電晶體P2形成在N阱310內，該N阱310形成在p型矽(silicon)基板300內。對基板300供給GND(0V)，對於N阱310，經由n型的擴散區域320而供給例如3.3V的電源Vcc。PMOS電晶體P2的其中一個p型的擴散區域330連接於鎖存電路 20的節點NPU，另一個p型的擴散區域340連接於上拉節點PU。對閘極供給有GND，PMOS電晶體P2始終處於導通狀態。

接下來，對本實施例的輸出電路的動作進行說明。圖6示意性地表示輸出電路的各節點的電壓波形。在時刻T1，朝向鎖存電路20的資料DATA從L位準遷移至H位準。響應於此，NAND閘極的輸出遷移至H位準，因此在時刻T2，下拉節點PD從H位準遷移至L位準，下拉用NMOS電晶體N1斷開。

NOR閘極根據來自逆變器IN1的L位準的輸入與下拉節點PD的L位準的輸入而輸出H位準，因此在時刻T3，節點NPU從H位準(Vcc)遷移至L位準(0V)。而且，在時刻T3，由於PMOS電晶體P2處於導通狀態，因此對節點NPU生成的L位準的上拉控制信號被供給至上拉節點PU。此時，上拉節點PU的電壓從Vcc下降至Vth(Vth為PMOS電晶體P2的閾值)。響應於上拉節點被驅動至L位準的情况，上拉用電晶體P1導通。

進而，在時刻T4，延遲電路DL對節點PU_C輸出延遲了固定時間的上拉控制信號。即，節點PU_C從H位準遷移至L位準。由於節點PU_C電容耦合於上拉節點PU，因此當節點PU_C的電壓下降時，與此相應地，上拉節點PU的電壓被拉向負方向。本實施例中，上拉節點PU的電容耦合比等受到調整，以成為負電壓。當上拉節點PU遷移至負電壓時，不在擴散區域340與N阱310之間形成順向偏壓(bias)，因此無貫穿電流流經與基板300之間。

由於上拉節點PU的負電壓持續固定期間，因此，在此期間，PMOS電晶體P1的閘極/源極間電壓變大，PMOS電晶體P1强力導通，大的汲極電流Id被供給至輸出節點OUT。因此，能够對連接於輸出節點OUT的負載進行高速驅動。

圖7是藉由自舉(bootstrap)來驅動上拉電晶體的輸出電路。上拉用電晶體TR1包含NMOS，在電晶體TR1的閘極上，連接有連接至VDD的NMOS電晶體TR2。當對節點NPU供給H位準的上拉控制信號時，上拉節點PU經由電晶體TR2而變為Vcc-Vth，電晶體TR1導通，輸出節點OUT遷移至H位準。由於電容耦合於上拉節點PU，因此響應於輸出節點OUT的電壓上升的情况，輸出節點OUT的電壓上升，上拉用電晶體TR1的閘極/源極間電壓變大，與此相應地，上拉用電晶體TR1强力導通。但是，若連接於輸出節點OUT的負載電容為固定以上，則輸出節點OUT的電位會立即下降，因此無法將上拉節點PU的電壓維持為VDD+Vth。與此相對，本實施例的輸出電路並非藉由輸出節點OUT的電壓來使上拉節點PU的電壓發生變化的結構，因此能够使上拉節點PU的負電壓穩定地持續固定期間，因此，能够保持上拉電晶體强力導通的狀態。

所述實施例中，表示了邏輯電路200包含鎖存電路20的例子，但這只是一例，並不限定於此。邏輯電路200例如也可包含位準轉換電路(位準轉換器(level shifter))，還可包含前置緩衝器等其他電路或邏輯電路以外的電路元件，所述位準轉換電路使輸入至輸入部210的資料的邏輯位準的電壓變化成其他電壓。進而，所述實施例中，例示了邏輯電路200包含負電壓生成電路220的情况，但負電壓生成電路220也可不包含在邏輯電路200中，而采用獨立於邏輯電路200的結構。進而，供給至邏輯電路200的電源Vcc與供給至上拉用電晶體的電源VDD既可為相同的電壓值，也可為不同的電壓值。進而，邏輯電路200也可生成與所輸入的資料的邏輯位準為相同的邏輯位準的上拉控制信號及下拉控制信號、或者使所輸入的資料的邏輯位準反轉的邏輯位準的上拉控制信號及下拉控制信號。

進而，所述實施例中，作為使上拉節點的電壓變化成負電壓的電路，例示了負電壓生成電路220，但本發明並不拘泥於負電壓生成電路220的名稱，可適用具備使上拉節點的電壓在負方向上變化的功能的電路。進而，本實施例中，示出了將輸出電路的輸出節點連接於輸出焊墊的例子，但輸出節點可適用於對其他電路或者其他裝置等各種負載進行驅動的情况。

如上所述，對本發明的較佳實施方式進行了詳述，但本發明並不限定於特定的實施方式，在本發明的主旨的範圍內，可進行各種變形、變更。