KR20060086905A

KR20060086905A - 레벨 변환 회로 및 레벨 변환 회로를 사용한 반도체 집적회로 장치

Info

Publication number: KR20060086905A
Application number: KR1020060058138A
Authority: KR
Inventors: 가즈오 다나까; 히로유끼 미즈노; 리에 니시야마; 마나부 미야모또
Original assignee: 가부시키가이샤 히타치세이사쿠쇼; 가부시끼가이샤 히다찌 초엘. 에스. 아이. 시스템즈
Priority date: 1997-12-26
Filing date: 2006-06-27
Publication date: 2006-08-01
Also published as: US20120154965A1; CN1956331A; KR100724646B1; KR19990063508A; US7403361B2; EP0926830A3; KR100770809B1; DE69839067T2; DE69839067D1; US8139332B2; CN1221206A; TW396371B; US20010011910A1; CN1178392C; EP0926830B1; US7944656B2; CN1901369A; CN1956330A; EP0926830A2; US20110199708A1

Abstract

복수의 고 및 저 전압 전원을 사용하여 집적 회로 장치 내에 장착된 레벨 변환 회로에서, 차동 입력들에 대한 입력이 제공된다. 레벨 다운 회로에서, 게이트와 드레인 사이 및 게이트와 소스 사이에 3.3V가 공급되지 않는 MOS 트랜지스터들은 얇은 산화층을 사용한다. 레벨 업 회로에서, 논리 연산 기능이 제공된다.

레벨 다운 회로, 레벨 업 회로, 레벨 변환 회로

Description

레벨 변환 회로 및 레벨 변환 회로를 사용한 반도체 집적 회로 장치{LEVEL CONVERSION CIRCUIT AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE EMPLOYING THE LEVEL CONVERSION CIRCUIT}

도 1a 및 1b는 각각 종래의 레벨 다운 회로의 회로도 및 그 동작 파형도를 도시한 도면.

도 2a 및 2b는 각각 종래의 레벨 업 회로의 회로도 및 그 동작 파형도를 도시한 도면.

도 3a 및 3b는 각각 본 발명의 양호한 실시예에 따른 레벨 다운 회로 및 그 동작 파형도를 도시한 도면.

도 4a 및 4b는 각각 본 발명의 레벨 업 회로의 양호한 실시예의 회로도 및 그 동작 파형도를 도시한 도면.

도 5a 및 5b는 각각 본 발명의 레벨 업 회로의 다른 실시예의 회로도 및 그 동작 파형도를 도시한 도면.

도 6은 본 발명의 레벨 업 회로의 다른 실시예의 회로도.

도 7a 및 7b는 본 발명의 레벨 업 회로의 다른 실시예의 회로도 및 그 동작 파형도를 도시한 도면.

도 8은 도 4a의 레벨 업 회로에 논리 연산 기능을 추가함으로써 구성된 회로 를 도시한 도면.

도 9는 도 8의 레벨 변환 회로에 출력 고정 기능을 제공한 예를 도시한 도면.

도 10은 도 8의 레벨 변환 회로에 출력 고정 기능을 제공한 다른 예를 도시한 도면.

도 11은 출력 고정 기능을 갖는 레벨 업 회로의 다른 예를 도시한 도면.

도 12는 출력 고정 기능을 갖는 레벨 업 회로의 다른 예를 도시한 도면.

도 13은 레벨 변환된 출력을 유지하는 형태의 출력 고정 기능을 갖는 레벨 업 회로의 예를 도시한 도면.

도 14는 본 발명에 따른 레벨 변환 회로를 사용한 시스템을 도시한 도면.

도 15는 저 임계치 MOS 트랜지스터들을 포함하는 회로 블럭이 2개로 분할될 때 본 발명의 레벨 변환 회로를 사용한 시스템을 도시한 도면.

도 16은 기판 바이어스 제어가 추가된 도 15의 시스템을 도시한 도면.

도 17a는 도 15 및 16의 전원 스위치를 제어하기 위한 실시예를 도시한 도면이며, 도 17b는 저 임계치 MOS 트랜지스터가 전원 스위치에 사용될 때 도 15 및 16의 전원 스위치를 제어하는 방법의 예를 도시한 도면.

도 18은 도 17a에 도시된 실시예를 위해 게이트 전압을 발생시키기 위한 실시예를 도시한 도면.

도 19는 본 발명의 양호한 실시예에 따른 IC(반도체 집적 회로)의 외부 단자(핀)에 접속된 입력/출력 회로의 예를 도시한 도면.

도 20a는 도 19의 실시예에 사용된 INV의 예를 도시한 도면이며, 도 20b는 도 19의 실시예에 사용된 NAND 회로의 예를 도시한 도면이고, 도 20c는 도 19의 실시예에 사용되는 NOR 회로의 예를 도시한 도면이며, 도 20d는 도 19의 실시예에 사용되는 정전기 보호 장치의 예를 도시한 도면이고, 도 20e는 도 19의 실시예에 사용되는 다른 정전기 보호 장치의 예를 도시한 도면.

도 21은 실질적으로 동작 가능하지 않은 도 19의 불필요한 부분을 나타내는 입력/출력 회로의 예를 도시한 도면.

도 22a 및 22b는 각각 전원 턴 온 시에 출력 버퍼들(PB1 및 NB1)을 통해 통과 전류가 흐르는 것을 방지하기 위한 회로의 다른 실시예를 도시한 도면 및 그 파형도.

도 23은 도 19의 입력/출력 회로의 레이아웃의 예를 도시한 도면.

도 24는 내장 전원 보호 장치의 구성의 다른 예를 도시한 도면.

<도면의 주요 부분에 대한 부호의 설명>

100, 101 : PMOS 트랜지스터

102, 103 : NMOS 트랜지스터

본 발명은 일반적으로 반도체 집적 회로 장치 및 레벨 변환 회로에 관한 것이며, 특히 복수의 상이한 전원 전압에 의해 구동되는 복수의 회로 유닛이 단일 기 판 상에 형성된 반도체 집적 회로 장치, 및 이 반도체 집적 회로 장치에 사용되는 레벨 변환 회로에 관한 것이다.

반도체 집적 회로 장치(대규모 집적 회로 장치 등) 제조의 추세는 전력 소비를 절감하도록 보다 낮은 전원 전압을 사용하는 것이다. 최근의 집적 회로 장치는 1.2V 전원에 의해 구동되지만, 외부의 3.3V 전원에 의해서 구동되는 회로와의 인터페이스부가 되는 입력/출력 유닛(I/O 유닛)은 3.3V에 의해서도 구동된다.

또한, 단일 반도체 칩은 상이한 각각의 전원에 의해 구동되는 2개 이상의 회로 블럭을 가질 수 있다. 이러한 회로 블럭은 상이한 각각의 전원 전압들을 갖는 회로 블럭들 간의 전압 레벨들을 상승 또는 하강시키기 위한 레벨 변환 회로를 필요로 한다. 도 1a는 종래의 레벨 다운 회로(level-down circuit)의 회로도(예를 들어, 3.3V 전원 전압으로 동작하는 회로 블럭에 의해 출력된 대 진폭 신호(large-amplitude signal)를 예를 들어, 1.2V 전원으로 동작하는 회로 블럭으로의 입력을 위한 소 진폭 신호(small-amplitude signal)로 변환시키기 위한 회로)를 개략적으로 도시하고 있으며, 도 2a는 종래의 레벨 업 회로(level-up circuit)(예를 들어, 1.2V 전원으로 동작하는 회로도에 의해 출력된 소 진폭 신호를 예를 들어, 3.3V 전원으로 동작하는 회로 블럭으로의 입력을 위한 대 진폭 신호로 변환시키기 위한 회로)를 개략적으로 도시하고 있다.

도 1a에서, VDDQ는 3.3V 입력을 나타내고, VDD는 1.2V 전원이며, VSS는 기준, 또는 접지 전위이다. 따라서, VDDQ는 대 진폭 신호이고, 출력은 VDD 전원을 기초로 한 소 진폭 신호이다.

도 1a에, P형 MOS(PMOS) 트랜지스터(200) 및 N형 MOS 트랜지스터(NMOS)(201)가 도시되어 있으며, 이들은 예를 들어, 로우(low)일 경우에는 0.0V의 진폭을 갖고 하이(high)일 경우에는 3.3V의 진폭을 갖는 입력 IN0를 그들의 게이트들 상에서 수신하도록 접속되어 있다. 따라서 IN0는 대 진폭 신호 입력으로서 고려된다. 도 1에 도시된 회로는 예를 들어, 전원 VDD를 기초로 하여 1.2V의 출력값을 갖는 소 진폭 신호 out0를 출력한다. 도 1b는 IN0 및 out0의 각각의 파형들을 도시하고 있다.

PMOS 트랜지스터(200) 및 NMOS 트랜지스터(201)에서는, 3.3V의 최대 전압이 게이트 및 소스 사이에 인가될 수 있으므로, PMOS 트랜지스터(200) 및 NMOS 트랜지스터(201)는 두꺼운 게이트 산화층으로 형성된다.

도 2a에서, 레벨 업 회로는 PMOS 트랜지스터들(202, 203) 및 NMOS 트랜지스터들(204, 205)로 구성되어 있다. 소 진폭 입력 신호들 in0 및 in0b는 상보적인 이중 레일 신호들(complementary dual rail signals)이다. 출력 신호 OUT0는 전원 VDDQ를 기초로 한 예를 들어, 3.3V의 대 진폭 신호이다. MOS 트랜지스터들(202-205)은 도 1a의 MOS 트랜지스터들(200, 201)과 유사한 두꺼운 게이트 산화층을 각각 구비한다. 도 2b는 입력 신호들(in0, in0b) 및 출력 신호(OUT0)의 각각의 파형들을 도시하고 있다.

도 1a에 도시된 바와 같은 종래의 레벨 다운 회로에서, 논리 임계치는 전형적으로 VDD/2, 또는 0.6V에 근사한다. 대 진폭 입력 신호들은 그들의 진폭이 상대적으로 크기 때문에, 일반적으로 일정한 유형의 잡음을 발생시켜 접지 레벨이 변동 되는 경향이 있다. 접지 레벨이 0.6V 이상 변동될 경우, 신호는 도 1a의 회로에서 하이 레벨이 되는 것으로 오판되어, out0에서 로우 레벨을 발생시킨다. 그러므로, 종래의 레벨 다운 회로에서는, VDD 전원의 전압이 감소함에 따라, 논리 임계치가 작아지게 되어, 매우 작은 잡음의 존재 시에도 부정확한 논리값이 출력 out0에서 생성될 수 있다.

도 2a의 레벨 업 회로에서, VDDQ 전원은 온 상태이고, 입력 전원 VDD는 오프 상태일 때, in0 및 in0b의 값들은 정의되어 있지 않아서, 관통 전류(through- current)가 VDDQ와 VSS 사이에서 흐르게 된다. 그러므로, VDD가 DC-DC 변환기에 의해 VDDQ로부터 발생되는 시스템에서는, VDDQ 전원 상에 심한 부하가 가해져게 되어, VDD 전원이 턴 온(turn on)될 수 없는 현상이 발생하게 된다. 만일 VDD 전원이 턴 온될 수 없으면, in0 및 in0b는 미정의(undefined) 상태로 남게 되어, 시스템은 영구히 정상적으로 동작할 수 없게 된다.

전원이 턴 온되는 될 때만이 아니라, VDDQ 전원이 온 상태인 동안, VDD 전원의 차단(cutoff)이 in0 및 in0b의 값들을 미정의 상태로 하여, 관통 전류가 VDDQ를 통해 흐르게 되어 시스템에 의한 전원 소비량을 현저히 증가시키게 된다.

또한, 출력 버퍼 회로를 포함하는 종래의 입력/출력 회로 유닛도 레벨 변환 회로 유닛에 대해 상기 논의된 바와 유사한 문제점을 갖는다. VDDQ 전원은 턴 온되었지만 VDD 전원은 턴 온되지 않았을 때, 입력/출력 회로의 출력 버퍼의 값은 미정의 상태가 되어, 관통 전류가 출력 버퍼 회로의 VDDQ 및 VSS 사이에서 흐르게 된다.

본 발명의 목적은 대 진폭 신호 입력에 접지 레벨 변동이 존재할 시에 쉽게 오류 출력을 발생시키기 않는 레벨 다운 회로 및 이 레벨 다운 회로를 사용한 반도체 집적 회로를 제공하는 것이다.

본 발명의 다른 목적은, 고 전압 전원이 턴 온되었지만 저 전압 전원은 턴 온되지 않은 경우에도, 고 전압 전원과 접지 전원 사이에서 관통 전류가 흐르지 않는 레벨 변환 회로 및 이 레벨 변환 회로를 사용한 반도체 집적 회로를 제공하는 것이다.

본 발명의 또다른 목적은 상이한 각각의 전원 전압 레벨들에 의해 전원이 공급되는 복수의 회로 블럭들, 및 다양한 회로 블럭들 사이에서 전압 레벨들을 변환(translating)시키기 위한 본 발명에 따른 레벨 변환 회로를 포함하는 반도체 집적 회로 장치를 제공하는 것이다.

본 발명의 전술한 목적 및 다른 목적을 달성하기 위해, 그리고 종래 기술의 문제점을 해결하기 위해, 본 발명은 다음에서 보다 상세하게 논의될 다양한 실시예들에서의 하나 이상의 후속하는 특징들을 포함한다.

(1) 레벨 다운 회로로의 입력이 차동적으로 제공된다.

(2) 레벨 다운 회로에서, 게이트와 드레인 사이에서 또는 게이트와 소스 사이에서 3.3V를 수신하는 MOS 트랜지스터가 얇은 게이트 산화층을 구비한다.

(3) 레벨 업 회로가 논리 연산 기능을 구비한다.

(4) 출력 버퍼의 MOS 트랜지스터가 턴 온될 경우에만 관통 전류가 출력 버퍼 를 통해 흐르는 것을 방지하는 수단을 레벨 업 회로가 제공된 출력 버퍼 회로가 포함한다.

다음의 설명에서, 절연된 게이트 전계 효과 트랜지스터들(FETs) 및 금속 산화물 반도체 FET(MOSFET)로 대표되는 금속 절연체 반도체 FET들은 간단하게 MOS 트랜지스터로서 언급된다. 다수 캐리어가 전자인 N 채널 MOS 트랜지스터는 NMOS 트랜지스터로서 언급되고, 다수 캐리어가 정공인 P 채널 MOS 트랜지스터는 PMOS 트랜지스터로서 언급된다.

"임계 전압"(Vth)은 정량적으로 드레인 전류가 흐르기 시작할 때 게이트와 소스 사이의 전압차를 나타낸다. 정량적으로, 측정된 임계 전압은 드레인 전류가 게이트-소스 전압과 임계 전압 사이의 차이의 2승 곡선(square curve)으로 표현되는 MOS 트랜지스터 포화 영역 내에 여러 지점들을 플로팅(plotting)함으로써 얻어질 수 있다. 임계 전압은 반전 채널(inversion channel)이 유도되는 반도체 기판 표면의 농도 및 게이트 절연층의 두께와 같은 선정된 파라미터들에 종속적이다. 임계 전압값의 크기의 비교가 다음의 실시예들에서 이루어질 때, PMOS 트랜지스터들 및 NMOS 트랜지스터들 모두가 인헨스먼트 모드(enhancement mode)에서 동작하고, 그들의 임계 전압값들이 절대값들과 비교된다는 것이 이해될 것이다. 만일 채널 컨덕턴스(channel conductance)(β)를 결정하는 프로세스 파라미터들이 동일하다면, 동일한 게이트-소스 전압에 대해 보다 큰 드레인 전류를 갖는 MOS 트랜지스터가 보다 낮은 임계 전압을 갖는 것으로 고려되어, 채널 폭(W) 및 채널 길이(L)가 동일하다고 가정된다.

MOS 트랜지스터의 소스 및 드레인은 주로 회로의 바이어스에 의해 결정되지만, 첨부된 도면에서, PMOS 트랜지스터의 소스는 게이트 전극으로 향해 지시하는 화살표로 표시되어 있으며, NMOS 트렌지스터의 소스는 게이트 전극으로부터 외부를 향해 지지하는 화살표로 표시되어 있다. 동작 동안에 바이어스 방향이 변하는 전극( 전송 게이트 등)은 양방향 화살표로 표시되어 있다. 소스 및 드레인이 어떤 구별없이 일반적으로 표시되어 있는 경우, 이들은 소스-드레인으로 불린다.

다수의 집적 회로에서, 큰 컨덕턴스를 필요로 하는 MOS 트랜지스터의 게이트 및 소스-드레인은 종종 공통으로 접속되거나 (소스 및 드레인 사이의 전류 통로가 병렬로 접속됨) 많은 경우에 등가적으로 분포된다. 본 명세서에서는, 이러한 MOS 트랜지스터가 특별하게 달리 언급되지 않으면 단일 MOS 트랜지스터를 나타내는 것이다. 마찬가지로, 복수의 MOS 트랜지스터는 직렬로 접속된 소스 및 드레인 사이의 전류 통로를 가지며 게이트들에 동일한 신호가 인가될 때, 본 명세서에서 이러한 MOS 트랜지스터는 달리 언급되지 않으면 단일 MOS 트랜지스터를 나타내는 것이다.

도 3a는 본 발명의 양호한 실시예에 따른 레벨 다운 회로의 회로도를 도시하고 있다. 도 3b는 이 회로도의 기본적인 동작 파형을 도시하고 있다. 도 3a에서, 3.3V(대 진폭) 상보 이중 레일 입력 신호들은 IN0 및 IN0B로 표시되어 있다. 1.2V (소 진폭) 출력 신호는 out0로 표시되어 있다. 도 1 내지 13을 참조로 한 설명 증에서, 대문자(IN, OUT)로 표시된 신호들은 3.3V (대 진폭) 신호들이며, 소문자(in, out)로 표시된 신호들은 1.2V(소 진폭) 신호들이다.

도 3a에서, NMOS 트랜지스터들(102, 103)은 도 1a에 도시된 NMOS 트랜지스터(201)와 유사한 두꺼운 게이트 산화층을 갖는다. PMOS 트랜지스터들(100, 101)은 비교적 얇은 산화층들을 갖는다. PMOS 트랜지스터들(100, 101)의 게이트와 드레인 사이 및 게이트와 소스 사이에 인가되는 전압들은 기껏해야 소 진폭 전압들 VDD(1.2V)이며, 따라서 PMOS 트랜지스터들(100, 101)은 대 진폭 신호들을 수신하는 NMOS 트랜지스터들(102, 103)의 게이트 산화층의 큰 유전 강도를 갖는 게이트 산화층들을 필요로 하지 않는다. 그러므로, PMOS 트랜지스터들(100, 101)은 보다 작은 게이트 산화층 두께를 가지며, (제한되는 것은 아니지만) NMOS 트랜지스터들(102, 103)보다 더 낮은 임계 값들을 갖는다. 얇은 게이트 산화층들을 갖는 PMOS 트랜지스터들(100, 101)을 사용하는 것은 회로가 보다 고속으로 동작할 수 있도록 한다.

이러한 실시예에서, 회로는 IN0 및 IN0B에서 차동 입력들을 수신하기 때문에, 접지 레벨 변동 잡음의 존재한다해도 오류 논리 레벨들이 out0으로부터 출력되지 않는다. 더우기, 이러한 회로는 VDD가 하강될 때에도 잡음에 쉽게 영향을 받지 않는다.

본 발명의 다른 장점은 출력 out0이 접속되는 회로를 형성하는 MOS 트랜지스터들과 동일한 PMOS 트랜지스터들(100, 101)의 게이트 산화층 두께 및 임계 전압을 설정하고, 입력들 IN0, IN0B을 제공하는 회로를 형성하는 MOS 트랜지스터들과 동일한 NMOS 트랜지스터들(102, 103)의 게이트 산화층 두께 및 임계 전압을 설정함으로써 제조 공정이 간소화될 수 있다는 것이다. 예를 들어, NMOS 트랜지스터들(102, 103)은 I/O 회로의 출력단 MOS 트랜지스터들(output stage MOS transistors) 또는 보호 회로에 사용되는 MOS 트랜지스터들일 수 있다.

도 4a는 레벨 업 회로를 위한 회로도의 예를 도시한 도면이며, 도 4b는 도 4a의 회로에 대한 동작 파형의 예를 도시한 도면이다. 신호들 in0 및 in0b는 VDD(1.2V)의 상보적인 이중 레벨 소 진폭 입력 신호들을 나타낸다. 이 회로는 OUT0에 출력되는 3.3V(대 진폭)를 제공한다.

PMOS 트랜지스터들(300, 301, 302, 303)은 도 1a의 PMOS 트랜지스터(200)와 유사한 두꺼운 게이트 산화층들을 갖는다. 또한, NMOS 트랜지스터들(304, 305)은 도 1a의 NMOS 트랜지스터(201)와 유사한 두꺼운 게이트 산화층들을 갖는다. 도 4b에 도시된 바와 같이, in0의 논리 레벨은 OUT0에의 출력을 위해 진폭이 증가된다. 차동 입력들로 인해, 이러한 회로는 잡음에 대한 강한 면역성(immunity)을 나타낸다.

도 4a 및 4b와 같이, 도 5a 및 5b는 레벨 업 회로도 및 그 연관된 동작 파형을 도시하고 있다. 그러나, 도 4a의 회로는 VDD(1.2V) 내지 VSS(0V)에 걸친 1.2V 진폭 신호를 VDDQ(3.3V) 내지 VSS(0V)에 걸친 3.3V 진폭 신호로 변환시키지만, 도 5a의 회로는 VDD(1.2V) 내지 VSS(0V)에 걸친 1.2V 진폭 신호를 VDD(1.2) 내지 VSSQ(-2.1V)에 걸친 3.3V 진폭 신호로 변환시킨다. VSSQ는 -2.1V의 네거티브(negative) 전원이다. 입력 신호들 in0 및 in0b은 소 진폭 상보 이중 레일 입력 신호들이다. 출력 OUT0는 1.2V와 -1.2V 사이의 범위인 3.3V 진폭(대 진폭)을 갖는다. PMOS 트랜지스터들(400, 401, 402, 및 403)은 도 1a의 PMOS(200)와 유사한 두 꺼운 게이트 산화층 트랜지스터들이다. NMOS 트랜지스터들(404, 405)은 도 1a의 NMOS 트랜지스터(201)와 유사한 두꺼운 게이트 절연층 트랜지스터들이다.

도 5b에 도시된 바와 같이, in0의 논리 레벨은 진폭이 증가되어 OUT0에 출력된다. 차동 입력들로 인해, 이 회로는 도 4a에서와 같이 잡음에 대한 강한 면역성을 나타낸다.

도 4a 및 5a의 회로들은 상보적인 관계를 가지므로, 양 실시예들에 대한 레벨 변환의 특성들은 도 4a만으로도 설명될 수 있다. 그러나, 전압 범위의 확장을 포함하는 이러한 특성들은 도 5a의 회로에서 네거티브 방향에도 도 5a의 회로에 동등하게 적용 가능하다.

도 6은 낮은 VDD 전압에 사용되는 도 4a의 회로의 수정예인 레벨 업 회로를 도시하고 있다.

도 6은 전류 소스로서 부가 PMOS 트랜지스터(306)를 사용한다. VDD의 전압이 감소되고 VDDQ가 고정될 때, "온(on)" 전류들(NMOS 트랜지스터들(304, 305)의 소스와 게이트 사이의 전위차들이 VDD일 때 존재하는 전류)은 "오프(off)" 전류들(PMOS 트랜지스터들(302, 303)의 소스와 게이트 사이의 전위차들이 VDD일 때 존재하는 전류)보다 작다. 그 결과, 교차 결합된 PMOS 트랜지스터들(300, 301)은 반전(inversion)을 제공하지 않는다. 이를 방지하기 위해, PMOS 트랜지스터들(300, 301, 302, 및 303)의 게이트 폭들은 감소되어야 하고, NMOS 트랜지스터들(304, 305)의 게이트 폭들은 증가되어야 한다. 그러나, 이와 같이 하면, 면적이 증가되고 입력 신호들 in0 및 in0b에 대한 입력 커패시턴스가 증가된다. 따라서, 도 6에 서, PMOS 트랜지스터(306)는 전원 VDDQ에 접속된다. 이러한 배열은 PMOS XM들(300, 301, 302, 및 303)의 게이트 폭들을 감소시키고 NMOS 트랜지스터들(304, 305)의 게이트 폭들을 증가시킬 필요성을 제거한다. 단지 PMOS 트랜지스터(306)만이 면적 증가에 기여하여, 입력 신호들에 대한 입력 커패시턴스가 증가되는 것을 막는다.

트랜지스터(306)는 PMOS 트랜지스터로서 도시되어 있지만, 이는 NMOS 트랜지스터 또는 전류를 제한하기 위한 임의의 다른 소자일 수 있다. 또한, PMOS 트랜지스터(306)는 PMOS 트랜지스터들(300 및 302) 사이 또는 PMOS 트랜지스터들(301 및 303) 사이에 삽입될 수 있다.

도 7a는 인버터 회로(331)가 레벨 변환 회로의 출력단에 접속된, 도 4a의 회로의 다른 수정예를 도시하고 있다. 도 4a의 회로의 출력 OUT0은 또한 내측 노드(도 7a에서 참조 번호 333으로 표시됨)의 역할을 하므로, 이러한 내측 노드의 전압의 작용은 출력에 접속된 회로에 따라 변화할 수 있다. 이는 차례로 오류 동작을 발생시킬 수 있는 레벨 변환 셀의 지연 시간에 영향을 미친다. 도 7a에 도시된 바와 같이 출력 단에 인버터(331)를 삽입함으로써, 레벨 변환 회로의 출력에 접속된 회로가 레벨 변환 셀 내의 노드에 불리한 영향을 미치는 것을 방지한다. 또한, OUT0에서의 출력 임피던스가 감소될 수 있기 때문에, 도 4a에 비해, 다수의 회로가 OUT0에 접속되는 경우에 전체 지연 시간이 감소될 수 있다.

레벨 변환 셀이 자동 어레인징/루팅 툴(automatic arranging/routing tool)에 의해 조작되는 경우, 도 7a의 구성을 사용함으로써, 우수한 잡음 내성을 갖는 고속 레벨 변환 셀이 구성될 수 있다. 또한, 출력의 부하에 대한 지연의 종속성이 CMOS 인버터에서와 동일하기 때문에, CMOS의 종속성은 타미밍 분석에 직접 적용될 수 있다.

도 7b는 도 7a의 회로에 대한 파형도이다. 인버터(331)를 삽입하는 것은 출력 OUT0의 쓰로우 레이트(through-rate)를 증가시키는 반면, 내측 노드 자신의 쓰로우 레이트는 느려진다.

도 3a의 회로의 출력에 인버터 회로를 추가하는 것도 유사한 효과를 발생시킬수 있다. 더우기, 상술한 실시예에서, 그 추가가 특별이 언급되지는 않았지만, 인버터가 출력 회로에 추가될 수 있다.

도 8은 도 4a의 레벨 업 회로에 논리 연산 기능을 추가함으로써 구성된 회로를 도시하고 있다. 신호들 in0 및 in1은 1.2V(소 진폭) 입력 신호들이고, in0b 및 in1b는 그들의 상보 신호들이다. 이 회로는 3.3V(대 진폭) 출력 신호 OUT0를 출력한다. 도 4a와 비교하면, MOS 트랜지스터들(302 및 304)을 포함하는 인버터 및 MOS 트랜지스터들(303 및 305)을 포함하는 인버터는 MOS 트랜지스터들(502, 504, 506, 및 508)을 포함하는 NOR 회로와, MOS 트랜지스터들(503, 505, 507, 및 509)을 포함하는 NAND회로로 대체된다. 이러한 배열을 통해 논리 연산 OUT0 = in0 OR in1을 제공한다.

만일 MOS 트랜지스터들(502, 504, 506, 및 508)을 포함하는 NOR 회로가 논리 연산 LOG1을 수행하는 논리 회로로 대체되고 LOG1 회로에 대한 상보적인 회로가 MOS 트랜지스터들(503, 505, 507, 및 509)을 포함하는 NAND 회로로 대체된다면, 논 리 연산 기능 OUT0 = -L0G1(여기서, "-"는 반전을 나타냄)을 갖는 레벨 업 회로가 이루어진다. 또한, 도 8a에 도시된 회로는 2개의 입력(상보적인 신호들이 고려되는 경우에는 4개의 입력)을 구비하고 있지만, 다수의 입력을 갖는 회로 구성이 이루어질 수 있다.

도 9는 출력 고정 기능을 갖는 도 8의 레벨 업 회로를 제공함으로써 구성된 회로를 도시하고 있다. 출력 고정 기능을 갖는 레벨 업 회로는 참조 번호 513으로 표시되어 있다. 또한, 인버터(512)가 도시된 바와 같이 제공되며, 입력 신호 in1b가 3.3V(대 진폭) 신호 IN1로 대체되고, in1이 인버터(512)를 사용함으로써 IN1으로부터 유도된다.

도 9에서, 회로 블럭(510)은 1.2V의 전원 전압으로 동작하고, 회로 블럭(511)은 3.3V의 전원 전압으로 동작한다. 따라서, 레벨 업 회로(513)는 회로 블럭(510)으로부터 회로 블럭(511)로 변환(translating)하는 기능을 한다. IN1 = 0V을 설정하는 것은 전압 신호들 in0 및 in0b에 관계없이 OUT0 = 3.3V가 되도록 한다. 이러한 상태에서는, 레벨 업 회로의 전원 VDDQ로부터 VSS로 흐르는 관통 전류가 존재하지 않는다.

회로 블럭(510)의 전원은 IN1 = 0V를 설정함으로써 턴 오프될 수 있다. 이 시점에서, 입력 신호들 in0 및 in0b가 미정의 상태이지만, 레벨 업 회로(513)를 통해 흐르는 관통 전류가 존재하지 않게 되고, 그 출력 OUT0이 결정되어, 회로 블럭(511)은 오동작하지 않게 된다.

회로 블럭(510)이 저 임계치 M0S 트랜지스터들로 구성되는 경우, 부임계치 누설 전류(subthreshold leakage current)가 흐르게 되어, 회로가 동작되지 않을 때인 대기(standby) 동안에도 전력이 소비된다. 그러나, 도 9의 구성을 채택함으로써, 회로 블럭(510)의 전원이 대기 동안에 오프될 수 있어, 부임계치 누설 전류로 인한 전력 소모를 억제하게 된다.

도 9는 MOS 트랜지스터들의 게이트 폭들과 같은 회로 상부를 구체적으로 나타내고 있지는 않다. 대 진폭 신호가 IN1에 입력되므로, MOS 트랜지스터들(503, 509, 504, 및 508)의 게이트 길이들은 MOS 트랜지스터들(505, 507, 502, 및 506)의 게이트 길이보다 작게 설정되어야 한다. 더우기, 다음에서 논의되는 레벨 변환 회로는 회로 상수들을 특별히 나타내고 있지는 않지만, 만일 CMOS 회로가 대 진폭 입력들을 갖는 MOS 트랜지스터들(MOS 트랜지스터들 503, 509, 504, 및 508 등)과 소 진폭 입력들을 갖는 MOS 트랜지스터들(MOS 트랜지스터들 505, 507, 502, 및 506 등)로 구성된다면, 회로 구성의 대칭성은 대 진폭 입력들이 공급되는 MOS 트랜지스터들의 게이트 길이들을 소 진폭 입력들이 공급되는 MOS 트랜지스터들의 게이트 길이보다 작게 설정함으로써 유지될 수 있다.

도 10에 도시된 레벨 업 회로(514)는 도시된 바와 같이 인버터(512)를 배치함으로써 그 출력을 IN1 = 3.3V일 때 OUT0 = 0V로 고정하기 위한 출력 고정 기능을 갖는다. 더우기, 도 10의 회로의 출력은 MOS 트랜지스터들(506, 508, 및 504)의 드레인들에 대해 공통이며, MOS 트랜지스터(501)의 게이트가 또한 접속되었는 노드로부터 얻어진다. 다른 점에서는, 도 10에 도시된 회로 구성은 도 9의 구성과 실질적으로 유사하다. 그러므로, OUT0 3.3V에 출력을 고정하는 것이 필요할 경우, 도 9의 레벨 업 회로(513)가 사용되고, OUT0 =0V에 출력을 고정하는 것이 필요할 경우, 도 10의 레벨 업 회로(514)가 사용된다.

도 11 및 12는 각각 다른 구성으로 도 9 및 10의 기능들을 실현한 회로들을 도시하고 있다. 도 11 및 12의 레벨 업 회로들(515 및 516)은 각각 출력 고정 기능을 갖는다. 회로 블럭(510)의 전원이 턴 오프될 경우, 입력 IN1이 적절한 레벨로 설정될 때 회로들(515, 516)의 전원들 사이에 흐르는 통과 전류가 존재하지 않게 됨으로써, 출력 OUT0을 안정화한다.

도 9 내지 12 각각에, 출력 고정 기능을 갖는 레벨 업 회로가 도시되어 있으며, 출력 OUT0은 소정의 레벨로 고정된다. 래치 회로(latch circuit)를 갖는 이러한 회도들 각각을 결합하여 in1이 소정의 값이 될 때 출력 레벨을 유지하는 회로를 형성한다.

도 13은 양호한 예를 도시하고 있다. 그 출력에 래치 회로(522)를 갖는, 도 9의 레벨 업 회로(513)가 도시되어 있다. IN1이 3.3V로부터 0V로 변화할 때, 래치 회로(522)는 레벨 업 회로(513)의 출력(521)의 신호 레벨을 OUT0으로 래치한다. IN1이 상술한 바와 같이 0V일 때, 회로 블럭(510)의 전원은 턴 오프될 수 있다. 이 시점에서, 입력들 in0 및 in0b의 전압들은 미정의 상태가 되지만, 그 출력 OUT0이 결정되어, 회로 블럭(511)은 오동작하지 않게 된다.

또한, 래치 회로(522)는 유사한 방식으로 도 10 내지 12에 도시된 레벨 업 회로에 적용되어, 유사한 효과를 제공할 수 있다.

도 14는 출력 고정 기능을 갖는 상술한 레벨 업 회로 및 레벨 다운 회로를 사용한 회로 시스템의 예를 도시하고 있다. 저 전압 회로 블럭(601)은 VDD = 1,2V가 공급되고, 저 임계치 MOS 트랜지스터들로 구성된다. 고 전압 회로 블럭(602)은 VDDQ = 3.3V가 공급되고, 회로 블럭(601)을 형성하는 MOS 트랜지스터들보다 높은 임계치를 갖는 MOS 트랜지스터들로 구성된다. 그러므로, 회로 블럭(602) 내의 전원들 사이에서 흐르는 부임계치 누설 전류는 회로 블럭(601)에 비해 무시해도 좋을 정도이다. 출력 고정 기능을 갖는 레벨 업 회로들(6031 내지 603n)(도 9 내지 14에 도시된 회로들과 같은) 및 레벨 다운 회로들(6041 내지 604m)(도 3a에 도시된 회로들과 같은)는 회로 블럭들(601, 602) 사이에서 신호들을 전송하는데 사용된다.

회로 블럭(601)이 저 임계치 MOS 트랜지스터들로 구성되기 때문에, 부임계치 누설 전류가 흐르게 되어, 회로 블럭(601)이 동작되지 않을 때인 대기 모드 동안에도 전력을 소모하게 된다. 그러나, 대기 동안에 일군의 레벨 업 회로들(603)의 각각의 IN1으로 적절한 값을 입력함으로써, 회로 블럭(601)의 전원이 턴 오프되어, 부임계 누설 전류로 인한 전력 소모를 억제할 수 있게 된다. 또한, 레벨 업 회로들(603)의 출력들 OUT0이 고정되기 때문에, 회로 블럭(602)은 오동작하지 않는다.

회로 블럭(602) 내에 포함되는 회로 기능은 제한되지 않지만, 회로 블럭(602)은 클럭 기능을 갖는 회로들 및 전원들이 턴 오프될 수 없는 메모리들을 포함할 수 있어, 회로 블럭(601)의 전원이 자주 턴 오프되도록 한다. 회로 블럭의 전원을 턴 오프하기 위해, 예를 들어, PMOS가 회로 블럭(601)과 전원 VDD 사이에 삽입될 수 있다. 단일 칩 내에 회로 시스템(600)을 통합시키는 것은 회로 블럭(601)을 턴 오프하기 위한 칩 외부에 스위치를 제공할 필요성을 제거한다.

도 15는 양호한 실시예를 도시하고 있으며, 여기서 회로 블럭(601)은 2개의 시스템인 회로 블럭(601a) 및 회보 블럭(601b)로 분할된다.

도 14에 도시된 바와 같은 회로 블럭(601)은 그 전원이 턴 오프될 때 회로 블럭(601) 내측의 노드들 상의 전압들이 미정의 상태가 되고, 회로 블럭(601) 내의 메모리 회로들(SRAM 및 DRAM 등) 내에 포함된 정보는 유지될 수 없는 결점을 갖는다.

도 15에서, 전원이 턴 오프될 수 없는 메모리 등과 같은 회로들이 회로 블럭(601a) 내에 포함되고, 전원이 턴 오프될 수 있는 회로들이 회로 블럭(601b) 내에 포함된다. 전원 스위치 제어 회로(PSC)가 제공되어 PSC로부터의 신호들(701a, 701b)로 전원 스위치 PMOS 트랜지스터들(702a, 702b)을 턴 온 또는 턴 오프시킨다. 레벨 업 회로들(603a 및 603b)은 출력 고정 기능을 가지며, 레벨 다운 회로들(604a 및 604b)이 또한 제공된다. 고정 회로는 양호하게 회로 블럭들(601a 및 601b) 사이에 삽입되어 회로 블럭(601b)을 위한 전원이 턴 오프될 때 회로 블럭(601a)의 오동작을 방지한다. 그러나, 고정 회로는 도시되어 있지 않다. NAND 및 NOR와 같은 CMOS 회로들을 사용함으로써 용이하게 실현될 수 있다.

도 15의 시스템 구성은 2개의 대기 상태를 갖는다. 하나는 전원 스위치 PMOS 트랜지스터(702b)가 턴 오프되어 회로 블럭(601b)의 전원을 턴 오프하는 상태(대기 1)이다. 다른 하나는 대기 1에 추가하여, 전원 스위치 PMOS 트랜지스터(702a)가 또한 턴 오프되어 회로 블럭(601a)의 전원을 턴 오프하는 상태(대기 2)이다. 대기 1은 회로 블럭(601b)의 부임계치 누설 전류를 감소시킬 수 있다. 회 로 블럭(601b)는 메모리와 같은 회로들을 포함하고 있기 때문에 그 전원이 "온"으로부터 "오프"로 변화할 때 오동작이 없게 된다. 그러므로, 대기 1로부터의 회복(recovery)이 고속으로 이루어질 수 있다. 한편, 대기 상태가 회로 블럭(601a)의 전원이 오프되는 대기 2으로 시프팅(shifting)될 때, 회로 블럭(601a) 내의 메모리의 내용들은 소거되고, 따라서 대기 2로부터의 회복은 시간이 걸린다. 그러나, 대기 2는 대기 1을 설정(setting up)하는 것에 추가하여 회로 블럭(601a)의 부임계치 누설 전류를 감소시킴으로써, 낮은 전력 소모를 달성할 수 있다. 만일 회로 블럭들(601a 및 601b)의 동작이 상대적으로 단기간 동안 중단된다면, 태기 상태는 대기 1이어야 한다. 동작이 장기간 동안 중단될 때, 대기 상태는 대기 2이어야 한다.

도 16은 도 15의 회로에 기판 바이어스 제어 회로들(VBCa 및 VBCb)이 추가된 실시예를 도시하고 있다. 상술한 바와 같이, 부임계치 누설 전류가 대기 1 동안에 회로 블럭(601a) 내로 흐른다. 기판 바이어스 제어 회로 VBCa는 대기 1 동안에 회로 블럭(601a) 내의 MOS 트랜지스터들의 기판 전압을 다음과 같이 제어한다.

(1) PMOS 트랜지스터를 위해, 기판 전압이 전원 전압보다 높은 레벨로 제어된다.

(2) NMOS 트랜지스터를 위해, 기판 전압이 전원 전압보다 낮은 레벨로 제어된다.

이러한 제어는 회로 블럭(601a) 내의 MOS 트랜지스터들의 임계 전압을 상승시키고, 부임계치 누설 전류를 감소시킨다. 전원이 턴 온 상태로 유지되기 때문 에, 회로 블럭(601a) 내의 메모리의 내용이 유지된다.

회로 블럭(601b)에 접속된 기판 바이어스 제어 회로 VBCb는 IDDQ 테스트 동안에 사용될 수 있다. IDDQ 테스트 동안에, 측정될 회로는 전원선으로부터 차단되고, 따라서 전원 스위치 PMOS(702a 및 702b)는 턴 오프될 수 없다. 부임계치 누설 전류를 감소시키도록 회로 블럭들(601a 및 601b)을 형성하는 MOS 트랜지스터들의 임계 전압을 상승시키는, 기판 바이어스 제어 회로들(VBCa 및 VBCb)이 IDDQ 테스트가 실행되도록 한다.

기판 바이어스 제어 회로들(VBCa 및 VBCb)의 사용은 도 16의 회로 구성으로 제한되지 않으며, 고 임계치 MOS 트랜지스터들로 구성되고 대 진폭 전압이 공급되는 제1 회로 블럭과, 저 임계치 MOS 트랜지스터들로 구성되고 소 진폭 전압이 공급되는 제2 회로 블럭을 포함하고, 제1 및 제2 회로 블럭들이 출력 고정 기능을 갖는 레벨 업 회로들 및 레벨 다운 회로들을 통해 서로 인터페이싱(interfacing)되는 임의의 시스템에 적용될 수 있다. 제1 회로 블럭은 고속으로 동작할 필요가 있는 회로들을 포함할 수 있고, 제2 회로 블럭은 RTC와 같이 저속으로 동작할 수 있고 많은 전력을 소모하지 않는 회로들을 포함할 수 있다. 제1 회로 블럭은 회로 블럭들(1A 및 1B)로 분할되고, 회로블럭 1A는 전원이 턴 오프될 때 회복에 시간이 걸리는 메모리와 같은 회로들을 포함하며, 회로 블럭 1B는 다른 회로들을 포함한다. 이러한 분할된 회로 블럭들(1A, 1B)은 그들의 전원을 제어하고 기판 바이어스 제어 회로를 포함한다.

도 17a는 도 15 및 16에 사용된 전원 스위치 PMOS(702a)를 제어하기 위한 실 시예를 도시하고 있다. 도 17a에서, 전원 스위치(702a)는 고 임계치 PMOS 트랜지스터이다. 트랜지스터가 동작 상태일 때, 게이트 산화막의 유전 강도가 허용하는 한 게이트 단자 상의 전압(701a)은 네거티브 값으로 제어된다. 인가될 네거티브 전압은 예를 들어, 기판 바이어스 제어에 사용되는 네거티브 전압일 수 있다. 대기(비동작) 상태에서, 게이트 전압(701a)은 1.2V(VDD)로 제어된다. 전원 스위치 PMOS 트랜지스터(702a)는 고 임계치 MOS 트랜지스터이기 때문에, 이러한 게이트 전압은 전원 스위치 PMOS(702a)를 턴 오프하기에 충분할 만큼 높다.

도 17b는 저 임계치 PMOS 트랜지스터 전원 스위치(702a)를 제어하기 위한 실시예를 도시하고 있다. 동작 상태일 때, 전원 스위치 PMOS 트랜지스터(702a)의 게이트 전압(701a)은 0V로 제어된다. 전원 스위치 MOS 트랜지스터(702a)가 저 임계치 MOS 트랜지스터이기 때문에, 다량의 전류가 흐를 수 있다. 대기 상태에서, 게이트 전압(701a)은 게이트 산화막의 유전 강도가 허용하는 한 포지티브 값으로 제어된다. 여기서는, 예시적으로 3.3V로 제어되며, 전원 스위치 PMOS(702a)는 저 임계치 MOS 트랜지스터이지만 만족스러운 온 오프 특성을 가질 수 있다.

도 17a 및 17b에 도시된 회로는 PMOS 트랜지스터 제어만으로 제한되지 않으며, 마찬가지로 NMOS 전원 스위치가 사용되어 극성이 반대인 것을 제외하고는 동일한 효과를 이룰 수 있다.

도 18은 도 17a에 도시된 게이트 전압(701a)을 발생시키기 위한 실시예를 도시하고 있다. 네거티브 전압 발생 회로(710)는 3.3V(VDDQ)로부터 -2.1V를 발생시키고 712에서 이것을 전원 스위치 제어 회로(711)로 출력한다. 게이트 전압(701a) 을 제어하는 전원 스위치 제어 회로(711)에는 또한 VDD(1.2V)가 공급된다. 또한, -2,1V 전원 전압(712)은 VBCa를 통해 MOS 트랜지스터들의 기판 전압의 제어를 위해 회로 블럭(601a)에 제공된 기판 바이어스이다. 기판 바이어스 제어 및 전원 스위치(702a)의 제어를 위한 네거티브 전원 전압(712)을 공통으로 사용함으로써 도 17a의 제어를 실현하는데 요구되는 회로 크기의 현저한 감소를 이룰 수 있다.

다음에, 상술한 반전 회로를 사용하여 IC(반도체 집적 회로)의 외부 단자(핀)에 접속된 입력/출력 회로의 예가 도 19를 참조로 설명될 것이다.

도 19에서, 부호들 PB1 및 PB2는 각각 PMOS 트랜지스터들 및 NMOS 트랜지스터들을 나타내며, 이들은 외부 단자 I/O에 접속될 외부 회로의 부하를 구동하도록 충분히 높은 컨덕턴스를 갖는다. PB1 및 PB 2가 출력 버퍼 회로를 구성한다. 인버터 INV7, NAND 게이트 NAND1, 및 NOR 게이트 NOR1이 출력 제어 신호 /OE가 "0"일 때 출력 신호 Out의 정보가 출력 버퍼를 통해 외부 단자 I/O로 유도되고(출력 버퍼 내의 MOS 트랜지스터가 출력 버퍼가 낮은 출력 임피던스 상태로 되도록 턴 온된다), /OE가 "1"일 때 출력 버퍼의 2개의 MOS 트랜지스터들이 출력 버퍼가 고 출력 임피던스 상태로 되도록 출력 신호 Out의 상태에 관계없이 턴 오프되는 트라이스테이트 논리 연산(tristate logic operation)을 수행하는 회로로 구성된다.

외부 단자 I/O는 또한 NOR 게이트 NOR2의 입력측에 접속되고 입력 및 출력을 위한 공통 단자로서 사용된다. 입력 제어 신호 /IE가 논리 "0"일 때, NOR 게이트 NOR2는 IC의 외부로부터 외부 단자 I/O로 공급된 정보를 단자 /In에 전송하고(단자 /In은 외부 단자 I/O로 공급되는 신호의 반전된 레벨이다), 입력 제어 신호 /IE가 논리 "1"일 때, 정보의 전송을 차단한다( 단자 /In은 강제로 논리 "0"으로 유지된다).

P3은 논리 "0" 또는 개방 상태(고 임피던스 상태)인 외부 입력을 I/O 단자에 공급하는데 사용되는 풀 업 PMOS 트랜지스터이다. 풀 업 제어 신호 /PU가 논리 "0"일 때, P3는 외부 입력이 논리 "0"일 때 논리 "0"의 신호를 NOR 게이트 NOR2에 전송하고, 외부 입력이 개방 상태일 때 논리 "1"의 신호를 NOR 게이트 NOR2에 전송한다. 트랜지스터 P3의 채널 길이는 그 채널 폭 W보다 크게 설정되어 그 작업을 수행하는 동안의 P3의 임피던스가 외부 입력이 "0"인 동안의 임피던스보다 충분히 더 크게 된다.

저 전압 전원 회로 블럭이 도 19의 좌측 점선의 직사각형 내에 도시되어 있는데, 도시된 범위 내에서, 모든 PMOS 트랜지스터들을 위한 N형 기판(N형 웰) N-SUB가 PMOS 웰 전원 Vbp에 접속되어 있고 모든 NMOS 트랜지스터들을 위한 P형 기판(P형 웰) P-SUB가 NMOS 웰 전원 Vbn에 접속되어 있다. 전원 전압들은 Vss(0V) 및 Vdd(1.2V)이다. 대부분의 모든 MOS 트랜지스터들은 후술하는 고 전압 전원 회로보다 낮은 임계 전압을 가지며, 게이트 절연층들은 얇다. 이러한 회로 블럭의 최소 채널 길이는 예를 들어, 고 저압 전원 회로의 최소 채널 길이인 0.32 ㎛보다 더 짧은 0.2 ㎛이다.

인버터 회로들(INV4 내지 INV9)을 위해, 도 20a의 회로가 사용될 수 있고, NAND 회로 NAND1 ALC NOR 회로 NOR1을 위해, 도 20b 및 20c의 회로들이 각각 사용될 수 있다.

고 전압 전원 회로 블럭이 도 19의 우측에 점선의 직사각형으로 둘러싸여 도시되어 있다. 이러한 회로 블럭은 전원 전압들 Vssq(0V) 및 Vddq(3.3V)을 갖는다. 도면에 도시된 범위 내에서, 모든 PMOS 트랜지스터들을 위한 N형 기판(N형 웰) N-SUB는 전원 Vddq에 접속되고 모든 NMOS 트랜지스터를 위한 P형 기판(P형 웰) P-SUB는 전원 Vssq에 접속된다. 모든 MOS 트랜지스터들은 고 임계 전압을 가지며 두꺼운 게이트 절연층을 갖는다. 전원들(Vss 및 Vssq)은 IC 외부에서 함께 접속될 수 있지만(예를 들어, IC가 장착된 인쇄 회로 보드 상에서), 그들의 외부 단자들(핀들), 본딩 패드들, 및 IC 내측의 내부 회로들은 부하 전류의 변동이 전원 배선으로 진입하여 동작 잡음을 야기하는 것을 방지하도록 분리된다.

저 전압 전원 회로 내의 부호 LSD는 고 전압 전원 회로를 통해 공급되는 3.3V의 고 진폭 신호를 저 전압 전원 회로 내에서 처리될 수 있는 1.2V의 저 진폭 신호로 변환하는 레벨 시프트(레벨 다운) 회로를 나타내고 있다. LSD는 MOS 트랜지스터들(102 및 103)이 고 전압 전원 회로의 MOS 트랜지스터들을 형성하는데 사용되는 동일한 게이트 산화층 형성 공정에 의해 양호하게 형성된 두꺼운 게이트 절연층을 갖는 도 3a에 도시된 바와 같은 회로일 수 있다. MOS 트랜지스터들(102 및 103)의 채널 길이는 저 전압 전원 회로의 최소 길이(0.2 ㎛)가 아니라 고 전압 전원 회로(0.32 ㎛)의 최소 채널 길이이다.

도 19의 저 전압 회로의 MOS 트랜지스터는 도시된 범위 내에서 레벨 다운 회로 LSD를 제외하고는 얇은 게이트 절연층을 가지며, 저 전압 전원 회로의 최소 채널 길이(0.2 ㎛)와 동일한 채널 길이를 갖는다.

고 전압 전원 회로의 LSU1 내지 LSU4는 예를 들어, 도 4a에 도시된 회로를 사용하여 또는 본 명세서에서 설명된 임의의 다른 레벨 업 회로를 사용하여, 저 전압 전원 회로로부터 공급된 1.2V의 저 진폭 신호의 레벨을 3.3V의 고 진폭 신호로 상승시키기 위한 레벨 시프트 회로이다.

INV1 및 INV2는 출력 버퍼들(PB1 및 NB1)을 구동하도록 프리 버퍼 회로(pre-buffer circuit)를 구성한다. INV1 및 INV2는 도 20a에 도시된 반전 회로에 의해 구성될 수 있다. 출력 버퍼들(PB1, NB1)은 낮은 출력 임피던스를 갖도록 넓은 면적 내에 형성되므로, 그들의 입력(게이트) 커패시턴스는 크다. 프리 버퍼들은 다음과 같은 역할 및 구성을 갖는다.

(1) 프리 버퍼는 레벨 시프트 회로(LSU1, LSU2)의 부하 커패시턴스를 감소시키고, 레벨 시프트 회로들의 설계 파라미터들의 설정은 출력 버퍼들의 큰 입력 커패시턴스에 의해 제한되지 않는다.

(2) 교차 결합된 측의 PMOS 트랜지스터들(예를 들어, PMOS 트랜지스터들 300-303)의 ON 임피던스는 입력 측의 NMOS 트랜지스터들(예를 들어, NMOS 트랜지스터들 304, 305)의 ON 임피던스보다 더 크게 설정되어, 레벨 시프트 회로들(LSU1, LSU2)의 이전의 출력 상태들이 입력 신호들(I 및 /I)에 의해 반전될 수 있다. 교차 결합된 측의 임피던스를 감소시킴으로써 출력 버퍼를 직접 구동하기 위해서는, 입력 MOS 트랜지스터의 임피던스는 더 감소되어야 하는데, 이는 점유하는 면적 및 전력 소모면에서 불리하다. 그러므로, 레벨 변환 기능이 레벨 시프트 회로에 의해 수행되고 출력 버퍼가 프리 버퍼에 의해 구동되도록 역할이 할당된다. 입력측이 NMOS 트랜지스터들을 가질 경우, 논리 "1"을 출력할 때의 각각의 회로의 출력 임피던스는 출력 버퍼, 프리 버퍼, 및 레벨 시프트 회로에 대해 상승하는 순서대로 증가되도록 결정된다. 논리 "0"을 출력할 때의 각각의 회로의 출력 임피던스는 대부분의 경우에 동일한 순서에서 결정된다.

후술하는 출력 버퍼의 스위칭 특성을 고려하면, 출력 임피던스는 출력 버퍼, 레벨 시프트 회로, 및 프리 버퍼에 대해 상승하는 순서대로 증가되도록 결정될 수 있다. 유사하게, 입력측이 PMOS 트랜지스터들을 가질 경우, 논리 "0"을 출력할 때의 각각의 회로의 출력 임피던스는 출력 버퍼, 프리 버퍼, 및 레벨 시프트 회로에 대해 상승하는 순서대로 증착되도록 결정된다. 논리 "1"을 출력할 때의 각각의 회로의 출력 임피던스는 대부분의 경우에 동일한 순서로 결정되지만, 후술하는 출력 버퍼의 스위칭 특성들을 고려하여, 임피던스의 순서가 출력 버퍼, 레벨 시프트 회로, 및 프리 버퍼의 상승하는 순서로 변경될 수 있다.

(3) 출력 버퍼가 이전의 출력 상태로부터 반전된 상태로 시프팅될 때, 양측의 MOS 트랜지스터들이 동시에 턴 온되는 것이 방지되거나, 적어도 이들이 동시에 도통하는 기간이 단축되어야 한다. 즉, 양측의 MOS 트랜지스터들이 상대적으로 일찍 턴 오프되고 상대적으로 늦게 턴 온되는 것이 바람직하다. 신호 파형의 너무 급격한 트레일링(trailing) 또는 리딩 에지(leading edge)가 주위의 외부 핀들 및 인쇄 회로 보드 주위의 배선에 미분 잡음을 야기할 수 있기 때문에 출력 단자 I/O에 공급될 신호의 파형은 양호하게는 어느 정도 단계적이다. 이러한 점들을 고려하여, 프리 버퍼의 출력 임피던스가 결정된다.

적용되는 시스템에 대해 전원을 턴 온할 때에 발생할 수 있는 바와 같이, 전원 전압 Vddq는 이미 설정되었지만 전원 전압 Vdd는 아직 설정되지 않은 경우(전원 전압 턴 온 시퀀스는 Vddq가 Vdd보다 일찍 설정되도록 결정됨)에 저 전압 전원 회로로부터의 신호가 정의되지 않는 것으로 인해 발생할 수 있는, 버퍼 MOS 트랜지스터들(PB1 및 NB1)의 동시적인 턴 온에 의해 야기되는 다량의 관통 전류를 드레인이 프리 버퍼의 입력측에 접속된 MOS 트랜지스터들(N1 및 P1)이 방지한다. P1은 PB1의 게이트 전압이 로우 레벨 "L"일 경우에 도통되고, N1은 NB1의 게이트 전압이 하이 레벨 "H"일 경우에 도통된다. 통상 동작을 가정하면, PB1 및 NB1이 양자 모두 오프 상태일 때의 고 출력 임피던스 모드에서, N1 및 P1은 또한 양자 모두 오프 상태이므로, 통상 동작에 영향을 미치지 않는다. PB1 및 NB1 중 하나만이 온 상태 일 때의 저 출력 임피던스 모드에서, 온 상태인 트랜지스터 N1 또는 P1은 오프 상태였던 다른 트랜지스터를 턴 오프하도록 작용함으로써, 실제로 통상 동작에 영향을 주지 않는다. 통상 동작시에, PB1 및 NB1은 양자 모두 온 상태일 수 없으며, 따라서 비정상 상태(즉, PB1의 게이트 전압이 로우이고 NB1의 게이트 전압이 하이일 경우)의 입력 전압들은 공급되지 않는다. 저 전압 전원 회로로부터의 신호가 상기 경우에서 미정의 상태일 때, 이러한 비정상 상태가 발생할 수 있다. 그러나, 비정상 상태에 접근함에 따라, N1 및 P1은 도통을 시작하고 동일한 방향에서 PB1 및 NB1의 게이트 전압들을 변화시키도록 작용하여, 최종적으로 PB1 및 NB1 중 단지 하나만이 턴 온된다.

MOS 트랜지스터들 N2 내지 N5는 관통 전류가 상기 경우에서 전원 턴 온 동안 에 방지될 수 있는 보다 확실한 보장을 제공한다. 전원이 턴 온되고 따라서 레벨 시프트 회로 LSU1의 출력들 Q 및 /Q가 상승을 시작할 때, N3는 도통을 개시하여, 입력 /I를 로우 레벨로 그리고 출력 Q를 하이 레벨로 풀(pull)한다. 마찬가지로, N2 또한 도통을 개시하여, 출력 /Q를 로우 레벨로 그리고 출력 Q를 하이 레벨로 풀(pull)한다. 즉, N2 및 N3 양자 모두는 전원이 턴 온될 때 레벨 시프트 회로 LSU1의 출력 Q를 하이 레벨로 풀(pull)하도록 작용한다. 통상 동작 동안에, 입력 I가 하이일 때, 출력 Q는 하이이다. 이 때에, N2 및 N3는 출력 Q를 하이 레벨로, 즉 동일 방향으로 이동시키도록 작용한다. 또한, 입력 I가 로우일 때, N2 및 N3는 오프 상태가 된다. 그러므로, N2 및 N3는 입력들 I 및 /I를 기초로 한 출력들 Q 및 /Q의 논리 연산에 악영향을 미치지 않는다.

N2 및 N3와 유사한 방식으로 N4 및 N4가 동작하므로, 그들에 대한 설명은 설명은 생략한다. 차이점은 단지 레벨 시프트 회로 LSU의 입력 및 출력 단자로의 접속이 레벨 시프트 회로 LSU1에서와 반대라는 것이며, 따라서 출력 Q는 전원 턴 온 시에 로우 레벨로 풀(pull)된다.

전원 턴 온 시에, N2 내지 N5는 LSU2의 출력 Q를 로우 레벨로 그리고 LSU1의 출력 Q를 하이 레베로 풀(pull)하기 때문에, 이들은 양자 모두 출력 버퍼들 PB1 및 NB1을 턴 오프하도록 작용한다. 그러므로, 만일 전원 턴 온 시에, N1 및 P1은 보다 일찍 동작한다면, 출력 버퍼들 PB1 및 NB1 중 단지 하나만이 턴 온된다. 만일 N2 내지 N5가 보다 일찍 동작한다면, 출력 버퍼들 PB1 및 NB1 양자 모두가 턴 오프된다. 어느 경우에도, 출력 버퍼들 PB1 및 NB1이 동시에 턴 온되는 것이 방지될 수 있다.

N6은 유사하게 전원이 턴 온될 때 레벨 시프트 회로 LSU3의 출력 Q를 하이 레벨로 풀(pull)함으로써, 입력/출력 단자의 상태가 내부 회로 /In으로 전달되는 것을 방지한다. 더우기, N7은 전원이 턴 온될 때 레벨 시프트 회로 LSU4의 출력 Q를 하이 레벨로 풀(pull)함으로써, 풀업 트랜지스터 P3를 턴 오프한다.

LSU2에 접속된 N4 및 N5 중 하나와 LSU1에 접속된 N2 및 N3 중 하나는 LSU3, LSU4에서와 같이 생략될 수 있다.

ESD1 및 ESD2는 예를 들어, 서지 전압(surge voltage)이 입력/출력 단자 I/O에 진입할 때 출력 버퍼들 PB1 및 NB1의 게이트 절연층이 파손(break down)되는 것을 방지하는 도 20d에 도시된 바와 같은 정전 파손 방지 회로들(electrostatic breakdown protective circuits)이다.

도 19를 다시 참조하면, 저항기 R1과 MOS 트랜지스터들 P2 및 N8은 서지 전압이 입력/출력 단자 I/O로 진입할 때 NOR 게이트 NOR2의 MOS 게이트 절연층이 파손되는 것을 방지하기 위한 회로를 구성한다. 저항기 R1과 MOS 트랜지스터 N9는 서지 전압이 입력/출력 단자 I/O로 진입할 때 풀업 트랜지스터 P3의 게이트 절연층이 파손되는 것을 방지하는 회로를 구성한다.

ESD3 내지 ESD10은 정전 파손 보호 회로들이며, 도 20e에 도시된 바와 같이 구성될 수 있다. 이러한 회로들은 서지 전압이 상이한 전원 전압들 Vdd와 Vddq 사이, Vdd와 Vssq 사이, Vss와 Vddq 사이, 또는 Vss와 Vssq 사이(Vss와 Vssq는 IC가 보드 상에 장착될 경우에는 전형적으로 인쇄 회로 보드 상에 접속되지만 IC가 단일 장치로서 취급될 경우에는 개방되며, 여기서 서지 측정을 위한 특별한 필요성이 생긴다)에 진입하여, 도 19의 좌측 상의 저 전압 전원 부하 회로 및 우측 상의 고 전압 전원 부하 회로를 통해 흐를 때 레벨 시프트 회로들 LSU1 내지 LSU4의 게이트 절연층들이 파손되는 것을 방지한다. 도 20e의 회로에서, 저항기 R3은 기생 커패시터와 협력하여 I에서의 서지 전압의 파형을 완화시키며, 또한 바이패스 전류가 보호 장치 N16 또는 P16을 통해 흐를 때 전압 강하를 일으킴으로써, 레벨 시프트 회로 LSU1 내지 LSU4의 MOS 게이트에 접속된 출력 단자 O 상에 영향을 주는 서지 전압을 제한한다. 서지가 노드 I의 전위를 전원 Vddq보다 더 포지티브(positive)가 되도록 할 때, 노드 I측에 접촉된 P16의 소스 접합(PN 접합)은 순방향으로 바이어스되어 이 접합 및 전원 Vddq에 접속된 N 기판 (N 웰)을 통해 노드 I와 전원 Vddq 사이에서 서지 바이패스(surge bypass)를 형성한다. 서지가 노드 I를 전원 Vddq보다 네거티브가 되도록 할 때, 노드 I에 접속된 P16의 드레인 접합(PN 접합)은 역 방향으로 항복(break down)되어 이 접합과 전원 Vddq에 접속된 N 기판(N 웰)을 통해 (또는 대향측 상의 소스 접합을 더 통해) 노드 I와 전원 Vddq 사이에서 서지 바이패스를 형성한다. P16의 게이트는 전원 Vddq에 접속되어, 전계 집중도(electric field concentration)가 드레인 접합에서 커져서, 항복 전압의 절대값이 낮아진다.

서지 전압이 노드 I와 전원 Vssq 사이에 발생할 때, N16은 상술한 경우와 반대의 포지티브-네거티브 관계로 노드 I와 전원 Vssq 사이에 바이패스를 형성한다.

통상 동작에서, 노드 I측의 상기 P16과 N16 사이의 드레인 접합은 순방향으 로 바이어스되지 않으며 항복 전압 이상의 역방향 바이어스가 인가되지도 않는다. 또한, P16과 N16은 단락된 게이트와 소스를 가지므로 오프 상태가 된다. 따라서, 보호 회로는 통상의 논리 연산에 영향을 주지 않는다.

상술한 정전 파손 보호 장치는 도 19의 둘러싸인 고 전압 전원 회로 블럭 내에 제공된다. 게이트 절연층들은 보호 장치들 자신이 파손되는 것을 방지하도록 두껍게 형성된다.

도 19에 도시된 입력/출력 회로는 양호하게 다수의 칩들의 본딩 패드들 주위에 표준 회로로서 배열된다. IC의 용도 및 종류에 따라, 입력/출력 단자 I/O는 단지 입력 또는 출력만을 위해, 또는 입력 및 출력 양자 모두에 사용될 수 있다. 불필요한 입력/출력 회로들은 도 21에 도시된 실시예에 의해 실질적으로 동작 가능하지 않도록 할 수 있다. C1 내지 C10은 저 전압 전원 회로와 고 전압 전원 회로 사이에 배선을 제공하지 않음으로써 동작 가능하지 않은 고 전압 전원의 특정한 회로를 나타내기 위한 "단선(broken line)"을 표시하고 있다. S1 내지 S10은 입력 경로들이 이러한 형태로 차단될 때 저 임피던스를 갖는 특정한 논리로 입력들이 고정되는 것을 나타내고 있다. S1 내지 S10은 IC의 내부 배선을 통해 Vssq(하향 화살표) 또는 Vddq(상향 화살표)에 접속된다. 예를 들어, 입력 전용 단자로서, 단자 I/O가 사용될 때, 라인들은 지점들 C7 내지 C10에서 차단되고(제공된 배선 패턴이 없음) 레벨 시프트 회로들 LSU1, LSU2의 입력들 I 및 /I은 도시된 바와 같이 전원에 접속되어 양 출력 버퍼들 PB1 및 NB1이 오프 상태를 나타낸다. 특정한 논리 레벨로 레벨 시프트 회로들의 입력들이 고정되어, 버퍼들이 스위칭을 수행하지 않음 으로써, 오동작 및 전원의 낭비를 방지한다. 가능한 만큼 선행 단계 회로들의 입력들을 고정함으로써, 후속 단계의 회로들의 추가적인 복잡성에 대한 필요성을 제거하는 것이 가능하다.

도 22a는 전원 턴 온 시에 출력 버퍼들 PB1 및 NB1을 통해 흐를 수 있는 콴통 전류를 방지하기 위한 회로의 실시예를 도시하고 있다. 도면에서, 도 19의 대응 부분과 동일한 부분들은 동일한 부호로 표시되어 있다. 부호 OG는 도 22b에 도시된 바와 같이 전원 Vddq가 턴 온된 후에 특정한 시간 기간 동안 펄스들 OSP를 발생시키는 단발 펄스 발생 회로(one-shot pulse generation circuit)를 표시하고 있다. 전원 턴 온 후, 이 펄스 OSP는 MOS 트랜지스터들 N1 및 P1을 턴 온하여, 인버터들 INV1 및 INV2의 출력들을 각각 로우 fp벨 및 하이 레벨이 되도록 하고, 다음 단계에서 출력 버퍼들 PB1 및 NB1 양자 모두를 턴 오프한다. 이러한 단발 펄스 발생 회로 OG를 다른 입력/출력 회로들의 유사한 부분으로 접속(버퍼들을 통해)시킴으로써 입력/출력 회로들의 콤팩트한 집적화(compact integration)를 가능하게 하고 또한 전원 턴 온 시에 레벨 시프트 회로들 LSU1 내지 LSU4의 초기 상태를 설정하는 것을 가능하게 한다.

도 23은 도 19에 도시된 입력/출력 회로의 레이아웃의 양호한 실시예를 도시하고 있다.

도 23에 도시된 바와 같이, 복수의 I/O 패드들(2202)이 칩 단부(2201)를 따라 병렬로 배열된다. 도 19에 도시된 회로들은 칩 단부측에 수직 방향으로 칩 단부측 근방에 배열된다. NMOS 버퍼(2203) 및 PMOS 버퍼(2204)는 도 19의 출력 버퍼 들의 MOS 트랜지스터들 NB1 및 PB1이며 도시된 바와 같은 I/O 패드들의 측면에 배열된다. 정전 파손 보호 회로 ESD1 및 ESD2(2205), 풀 업 회로(2206), 프리 버퍼(2207), 레벨 시프트 회로(2208), 및 트라이스테이트 논리 연산 회로(2209)는 칩의 내측을 향해 배열된다.

전원 배선은 제3 및 제4 금속 배선층 상에 배치되어 인접하는 회로 블럭들 사이에서 칩 단부측에 평행한 방향으로 연장한다. Vssq와 Vddq가 2203 상에 배선되고, Vssq와 Vddq가 2204 상에, Vssq가 2205 상에, Vddq가 2206 상에, Vssq가 2207 상에, Vddq가 2208 상에, 그리고 Vss와 Vdd가 2209 상에 배선된다.

다음에, 본 발명의 반도체 집적 회로 장치와 같이 복수의 전원 전압을 사용하는 칩에 적절하게 적용될 수 있는 내부 전원 보호 장치의 구성이 설명될 것이다. 본 실시예의 반도체 집적 회로 장치는 특히, 3중 웰 구조(triple well construction)를 채용한다. 특히 3중 웰 구조의 내부 전원 보호 장치의 효율적인 구성이 다음에서 설명될 것이다.

상이한 전압들의 복수의 전원(또는 전원 잡음의 크기에 따라, 개별적으로 동일한 전압이 제공되는 전원)을 사용하는 칩들에서는, 여러 종류의 전원 핀들이 존재한다. 정전기가 쉽게 제거되도록 함으로써 칩들의 정전 유전 강도(electrostatic dielectric strength)를 향상시키기 위해서는, 전원들과 접지 사이에 그리고 상이한 전원들 사이에 MOS 트랜지스터 및 다이오드와 같은 장치들을 삽입하는 것이 효과적이다. 이러한 경우에, 통상의 사용 조건에서 존재하는 바아어스 하에서 순방향으로 흐르는 전류가 없도록 하며, 또한 수백에서 수천 볼트의 정전기가 칩으로 진입할 때에만 역방향으로 전류가 흐르도록 접속시켜야 한다.

3중 웰 구조에서, 다이오드는 4가지 다른 방식, 즉 P형 기판 및 N형 소자 영역 사이에서, N형 소자 영역과 P형 웰 사이에서, P형 웰과 N형 확산층 사이에서, 그리고 N형 웰과 P형 확산층 사이에서 제조될 수 있다. 면적이 최소화하는 방법에 의해, 기생 소자 효과가 접속될 전원의 종류에 덜 의존적이게 된다.

본 발명의 실시예의 보호 장치의 특히 효율적인 구성이 설명될 것이다.

도 24a는 도 24b에 도시된 다이오드 접속들이 P형 실리콘 기판을 가지며 VSS가 공급되는 칩에서 이루어질 때 다이오드를 형성하는 특히 효율적인 방법의 예를 도시하고 있다.

도 24a는 실리콘 기판(P형)(2301), 소자 형성 영역(N형)(2302), N형 웰(2303), P형 웰(2304), N형 확산층(2305), P형 확산층(2306), P형 기판 상에 형성된 P형 웰에 의해 형성된 다이오드(2307), 및 N형 확산층(2305), N형 디바이스 형성 영역(2302)(VDDQ로 바이어스) 상에 형성된 N형 웰(2303)에 의해 형성된 다이오드(2308), N형 디바이스 형성 영역(2302)(VDD로 바이어스) 및 P형 확산층(2306) 상에 형성된 N형 웰(2303)에 의해 형성된 다이오드(2308a), N형 디바이스 형성 영역(2302) 및 N형 확산층(2305) 상에 형성된 P형 웰(2304)에 의해 형성된 다이오드(2309), 및 P형 기판(2301) 및 P형 확산층(2306) 상에 형성된 N형 웰에 의해 형성된 다이오드(2310)를 도시하고 있다.

실리콘 기판이 P형으로 이루어지고 VSS가 공급되는 칩의 경우에, 첫째, VSS에 접속되는 다이오드가 바람직하게 P형 웰을 사용하여 기판과 동일한 도전형으로 N형 소자 형성 영역을 사용하지 않고 P형 기판 상에 직접 형성된다. 이와 같이 형성된 다이오드는 최소 면적을 가지며, 기생 소자 동작이 제거되고, 또한 VSS를 P형 기판으로 공급할 수 있다.

둘째, VDDQ로 접속되는 다이오드가 바람직하게 N형 웰을 사용하여 N형 디바이스 소자 영역 상에 형성된다. 이와 같이 형성된 다이오드는 최소 면적을 가지며, 기생 소자 동작이 제거되고, 또한 VDDQ를 N형 소자 형성 영역으로 공급할 수 있다.

셋째, 상기 2종류의 다이오드와 다른 다이오드가 바람직하게 N형 웰을 사용하여 임의의 N형 소자 형성 영역을 형성하지 않고 P형 기판 상에 직접 형성된다. 이와 같이 형성된 다이오드는 최소 면적을 가지며 기생 소자 동작을 제거시킨다.

도 25a, 25b, 및 25c는 본 실시예의 내부 전원 보호 장치의 다른 예를 도시하고 있다.

도 25a는 도 25b에 도시된 바와 같은 MOS 트랜지스터 접속들이 P형 실리콘 기판을 갖고 VSS가 공급되는 칩으로 이루어질 때 MOS 트랜지스터를 형성하는 특히 효율적인 방법의 예를 도시하고 있다. 도 25c는 도 25a의 회로의 수정례를 도시하고 있다.

도 25a는 실리콘 기판(P형)(2401), 소자 형성 영역(N형)(2402), N형 웰(2403), P형 웰(2404), N형 확산층(2405), P형 확산층(2406), 게이트(2411), P형 기판 상에 형성된 P형 웰 상의 N 채널 MOS 트랜지스터, N형 소자 형성 영역(2402)(VDDQ로 바이어스) 상에 형성된 N형 웰(2403) 상의 P 채널 MOS 트랜지스 터(2408), N형 소자 형성 영역(2402)(VDDQ로 바이어스) 상에 형성된 P형 웰(2404) 상의 N 채널 MOS 트랜지스터(2409), 및 P형 기판(2401) 상에 형성된 N형 웰 상의 P 채널 MOS 트랜지스터(2410)를 도시하고 있다.

실리콘 기판이 P형으로 이루어지고 VSS가 공급되는 칩의 경우에, 첫째, 기판과 동일한 P형의 웰을 갖기 때문에, VSS에 접속되는 N 채널 MOS 트랜지스터가 바람직하게 임의의 N형 소자 형성 영역을 형성하지 않으면서 P형 기판 상에 직접 형성된다. 이와 같이 형성된 N 채널 MOS 트랜지스터는 최소 면적을 가지며, 기생 소자 영역을 제거시키고, 또한 VSS를 P형 기판으로 공급할 수 있다.

둘째, P형 웰을 갖지만, VSSQ에 접속되는 N 채널 MOS 트랜지스터가 바람직하게 VDDQ로 바이어스된 N형 소자 형성 영역 상에 형성된다. 따라서, VSSQ는 이러한 N 채널 MOS 트랜지스터의 P형 웰로 공급될 수 있고 VSS가 공급되는 P형 기판으로부터 전기적으로 차단되어, 기생 소자 동작을 제거한다.

셋째, 비록 P형 웰을 갖지는 않지만, 상기 2종류의 N 채널 트랜지스터와 다른 N 채널 MOS 트랜지스터가 VDD 또는 VDDQ에 의해 바이어스된 N형 소자 형성 영역 상에 형성된다. 따라서, VSSQ는 이러한 N 채널 MOS 트랜지스터의 P형 웰에 공급될 수 있고 VSS가 공급되는 P형 기판으로부터 전기적으로 차단될 수 있어, 기생 소자 동작이 제거된다.

상술한 바와같이 본 기술 분야에 숙련된 당업자라면 본 발명의 다양한 수정이 명백할 것이다. 본 발명이 본 기술 분야의 상황을 진보시킨 기본적인 교시에 따른 모든 수정은 본 발명의 본질 및 범위 내에서 적절하게 고려된다.

본 발명에 따르면, 대 진폭 신호 입력에 접지 레벨 변동이 존재할 시에 쉽게 오류 출력을 발생시키기 않는 레벨 다운 회로 및 이 레벨 다운 회로를 사용한 반도체 집적 회로가 제공되고, 고 전압 전원이 턴 온되었지만 저 전압 전원은 턴 온되지 않은 경우에도, 고 전압 전원과 접지 전원 사이에서 관통 전류가 흐르지 않는 레벨 변환 회로 및 이 레벨 변환 회로를 사용한 반도체 집적 회로가 제공되며, 상이한 각각의 전원 전압 레벨들에 의해 전원이 공급되는 복수의 회로 블럭들, 및 다양한 회로 블럭들 사이에서 전압 레벨들을 변환(translating)시키기 위한 반도체 집적 회로 장치가 제공될 수 있다.

Claims

제1 공급 전압을 공급받는 제1 회로를 포함하는 제1 영역; 및

제2 공급 전압을 공급받는 제2 회로를 포함하는 제2 영역을 포함하고,

상기 제1 회로는 레벨 변환 회로를 포함하고, 상기 제2 회로는 상기 레벨 변환 회로에 신호를 출력하는 논리 회로를 포함하고, 상기 신호는 상기 제1 회로에 제1 정전 파손 보호 회로를 통해서 전달되고, 상기 제1 정전 파손 보호 회로는 상기 제1 영역에 제공되는 반도체 집적 회로 장치.
제1항에 있어서,

상기 제1 회로는 상기 레벨 변환 회로에 연결된 프리 버퍼, NMOS 출력 버퍼 및 PMOS 출력 버퍼를 포함하고,

상기 NMOS 출력 버퍼 및 상기 PMOS 출력 버퍼는 상기 프리 버퍼에 의해 구동되며,

상기 프리 버퍼, PMOS 출력 버퍼 및 NMOS 출력 버퍼는 직렬로 배열되어 있는 반도체 집적 회로 장치.
제2항에 있어서,

상기 PMOS 출력 버퍼 및 상기 NMOS 출력 버퍼는 I/O 패드에 연결되어 있는 반도체 집적 회로 장치.
제2항 또는 제3항에 있어서,

상기 프리 버퍼 및 상기 NMOS 출력 버퍼는 제2 정전 파손 보호 회로를 통해서 연결되고,

상기 프리 버퍼 및 상기 PMOS 출력 버퍼는 제3 정전 파손 보호 회로를 통해서 연결되는 반도체 집적 회로 장치.
제1항 내지 제4항 중 어느 한 항에 있어서,

상기 제1 공급 전압의 제1 기준 전위 및 상기 제2 공급 전압의 제2 기준 전위가 상기 반도체 집적 장치의 외부에서 전기적으로 연결되어 있는 반도체 집적 회로 장치.
제5항에 있어서,

상기 제1 기준 전위 및 상기 제2 기준 전위는 상기 반도체 집적 회로 장치가 장착된 보드에 전기적으로 연결되는 반도체 집적 회로 장치.
제1항 내지 제6항 중 어느 한 항에 있어서,

상기 제1 회로는 제1 MOS 트랜지스터를 포함하고, 상기 제2 회로는 제2 MOS 트랜지스터를 포함하며,

상기 제1 MOS 트랜지스터의 게이트 절연막은 상기 제2 MOS 트랜지스터의 게 이트 절연막보다 두꺼운 반도체 집적 회로 장치.