CN1901369A - 半导体集成电路器件 - Google Patents

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西山利惠
宫本学
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Abstract

一种半导体集成电路器件，包括：具有第一电位的第一电位点；具有第二电位的第二电位点；上拉电平转换电路，以及用于限定流过上拉电平转换电路的电流的电流源。所述上拉电平转换电路包括：用于接收互补输入信号、源极连接到所述第二电位点的第一种导电类型的第一和第二场效应晶体管，以及第二种导电类型的第三和第四场效应晶体管，该第三场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第一场效应晶体管的漏极、栅极连接到所述第二场效应晶体管的漏极；所述第四场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第二场效应晶体管的漏极、栅极连接到所述第一场效应晶体管的漏极，以及用于限定流过上拉电平转换电路的电流的电流源。

Description

半导体集成电路器件
本申请是申请日为1998年12月25日、申请号为200410088158.5、发明名称为“半导体集成电路器件”的发明专利申请的分案申请。
技术领域
本发明一般地涉及半导体集成电路器件，并且特别地涉及其中由多个不同输入电源电压驱动的多个电路单元是在一单一衬底上构成的半导体集成电路器件。
背景技术
生产半导体集成电路器件(例如大规模集成电路器件)的趋势是使用更低的输入电源电压来减少功率损耗。近来的集成电路器件是由1.2V输入电源来驱动，尽管与电路的接口是由外部3.3V输入电源来驱动，输入/输出单元(I/O单元)也由3.3V输入电源来驱动。
此外，单个半导体芯片也有由不同的各个输入电压驱动的2个或多个电路块。这样的电路块需要用于在具有不同的各个输入电压的电路块之间增加或降低电压电平的电平转换电路。图1(a)方框图式地示意了一个传统的下拉电平转换电路(一种例如用于将由工作在3.3V输入电源的电路块的大幅度信号输出，转换为用于例如作为工作在1.2V输入电源的电路块的输入的小幅度信号的电路)，图2(a)以方框图的形成示意了一个传统的上拉电平转换电路(一种例如将由工作在1.2V输入电源的电路块的小幅度信号输出，转换为例如作为工作在3.3V输入电源的电路块的输入的大幅度信号的电路)。
在图1(a)中，VDDQ代表一个3.3V输入，VDD为1.2V输入电源，VSS为一个参考电位即地电位。这样，VDDQ为一个大幅度信号，输出为基于VDD电位的小幅度信号。
在图1(a)中，表示了一个P型MOS(PMOS)晶体管200和一个N型MOS(NMOS)晶体管201，连接起来接收在它们各自栅极的例如低时幅度为0.0V，高时为3.3V的输入信号IN0。IN0于是被认为一个大幅度信号输入。图1(a)所示电路输出一个例如具有基于输入电源VDD的1.2V输出值的小幅度信号out0。图1(b)示意了IN0和out0各自的波形。
由于在PMOS晶体管200和NMOS晶体管201中，在栅极和源极之间可用的最大电压为3.3V，PMOS晶体管200和NMOS晶体管201由一个厚的栅极氧化层来构成。
在图2(a)中，上拉电平转换电路(以下简称上拉电平电路)由PMOS晶体管202，203和NMOS晶体管204，205组成。小幅度输入信号in0和in0b是互补的双线信号。输出信号OUT0为基于例如输入电源VDDQ的3.3V的大幅度输出信号。MOS晶体管202-205每个具有与图1(a)中的MOS晶体管200，201类似的厚的栅极氧化层。图2(b)示意了输入信号in0，in0b和输出信号OUT0的各自的波形。
在象图1(a)所示的传统的下拉电平转换电路(以下简称下拉电平电路)中，逻辑阈值的典型值为VDD/2，即接近0.6V。大幅度输入信号，由于它们的幅度相对很大，一般倾向于产生一类使得地电平起伏的噪声。当地电平波动超过0.6V，在图1(a)的电路中，信号被误判为高电平，导致out0处的一个低电平输出。因此，在传统的下拉电平电路中，由于VDD输入电压的减少，逻辑阈值变低，在即使很小的噪声出现时，在输出端out0会产生不正确的逻辑值。
在图2(a)的上拉电平电路中，当VDDQ输入电源打开，而输入电源VDD关闭时，in0和in0b的值为不确定的，引起一个直通电流在VDDQ和VSS之间流动。因此，在VDD是通过一个DC-DC转换器从VDDQ产生的系统中，一个重的负载加在VDDQ输入电源上，导致了VDD输入电源不能打开的现象。如果VDD输入电源不能打开，in0和in0b保持不确定，使得系统长期不能正常起动。
不仅当电源打开时，而且当VDDQ输入电源工作时，要想切断VDD输入电源是不可能的，因为切断VDD输入电源使得in0和in0b的值不确定，引起一个直通电流流过VDDQ并导致系统的功率损耗的明显增加。
而且，包含输出缓冲电路单元的传统的输入/输出电路单元关于电平转换电路单元也有与上面所讨论的类似的问题。当VDDQ输入电源打开而VDD电源关闭时，输入/输出电路的输出缓冲器的输入信号值变得不确定，引起一个直通电流在输出缓冲电路的VDDQ和VSS之间流动。
发明内容
本发明的目的是提供没有直通电流在高电压输入电源和地输入电源之间流动的电平转换电路，并提供即使在高电压输入电源为开而低电压电源为关时运用电平转换电路的半导体集成电路器件。
本发明的另一个目的是提供包括由不同的各个输入电压电平供电的多个电路块的半导体集成电路器件和根据本发明用于在各个电路块之间转换电压电平的电平转换电路。
为获得本发明的上述目的，提供了一种半导体集成电路器件，包括：具有第一电位的第一电位点；具有第二电位的第二电位点；上拉电平转换电路，包括：用于接收互补输入信号的第一种导电类型的第一和第二场效应晶体管，所述第一和第二场效应晶体管的源极连接到所述第二电位点，以及第二种导电类型的第三和第四场效应晶体管，所述第三场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第一场效应晶体管的漏极、栅极连接到所述第二场效应晶体管的漏极；所述第四场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第二场效应晶体管的漏极、栅极连接到所述第一场效应晶体管的漏极，以及用于限定流过所述上拉电平转换电路的电流的电流源。
附图说明
图1(a)和1(b)分别表示一个传统下拉电平电路的电路图和它的工作波形图。
图2(a)和2(b)分别表示一个传统上拉电平电路的电路图和它的工作波形图。
图3(a)和3(b)分别表示根据本发明的优选实施例的下拉电平电路的电路图和它的工作波形图。
图4(a)和4(b)分别表示本发明的上拉电平电路的一个优选实施例的电路图和它的工作波形图。
图5(a)和5(b)分别表示本发明的上拉电平电路的另一个实施例的电路图和它的工作波形图。
图6是本发明的上拉电平电路的进一步实施例的电路图。
图7(a)和7(b)分别表示本发明的上拉电平电路的进一步实施例的电路图和它的工作波形图。
图8是表示通过在图4(a)的上拉电平电路中加上逻辑工作功能来配置的电路的图形。
图9表示为图8的电平转换电路提供输出固定功能的例子。
图10表示应用具有输出固定功能的图8的电平转换电路的另一个例子。
图11表示具有输出固定功能的上拉电平电路的进一步的例子。
图12仍然表示具有输出固定功能的上拉电平电路的另一个例子。
图13表示具有保持电平转换输出的一类输出固定功能的上拉电平电路的例子。
图14表示根据本发明使用电平转换电路的一个系统。
图15表示当包含低阈值MOS晶体管的电路块被分成两块时，使用本发明的电平转换电路的系统。
图16表示具有添加的衬底偏置控制的图15的系统。
图17(a)表示控制图15和图16的电源开关的实施例，并且图17(b)表示当使用低阈值的MOS晶体管作为电源开关时，控制图15和图16的电源开关的方法的例子。
图18表示用于产生图17(a)中所示的实施例的栅极电压的实施例。
图19表示根据本发明的优选实施例的连接到一个IC(半导体集成电路)的外部端(脚)的输入/输出电路的例子。
图20(a)表示用于图19的实施例的反相器的例子，图20(b)表示用于图19的实施例的与非电路的例子，图20(c)表示用于图19的实施例的或非电路的例子，图20(d)表示用于图19的实施例的静电保护器件的例子，图20(e)表示用于图19的实施例的另一个静电保护器件的例子。
图21表示执行实质上不能工作的图19的不必要的电路部分的输入/输出电路的例子。
图22(a)和图22(b)分别表示在输入电源打开时防止直通电流流过输出缓冲器PB1和NB1的电路的进一步实施例和它的工作波形。
图23表示图19的输入/输出电路的布局的例子。
图24表示内部输入电源保护器件的配置的例子。
图25表示内部输入电源保护器件的配置的另一个例子。
具体实施方式
在下面的描述中，绝缘栅极场效应晶体管(FET)和以金属氧化物半导体FET(MOSFET)为代表的金属绝缘栅半导体FET被简称为MOS晶体管。多数载流子为电子的N沟道MOS晶体管被称为NMOS晶体管。多数载流子为空穴的P沟道MOS晶体管被称为PMOS晶体管。
“阈值电压”(Vth)性质上标记着当漏极电流开始流动时栅极和源极间的电压差。性质上，一个被测量的阈值电压能通过在MOS晶体管饱和区域中画出一些点来获得，其中漏极电流由漏-源电压和阈值电压之间差的平方曲线来表示。阈值电压取决于某些参数，例如在感应出反型沟道的半导体衬底表面的浓度和栅极绝缘层的厚度。在下面的实施例中，对阈值电压值的幅度作了比较，应该理解，PMOS晶体管和NMOS晶体管都工作在增强模式，它们的阈值电压以绝对值来比较。如果确定沟道导通率β的处理参数相同，对于相同的栅-源电压，假定沟道宽度W和沟道长度L相同，具有较大漏极电流的MOS晶体管会被认为具有较低的阈值电压。
尽管MOS晶体管的源极和漏极实质上由电流偏置点决定，在附图中，PMOS晶体管的源极用一指向栅极的箭头标注，NMOS晶体管的源极用一指向远离栅极的箭头标注。偏置方向在工作期间(例如传输栅极)变化的电极由一双向箭头标记。当源极和漏极通常地没有任何差别地标记，它们被称为源-漏极。
在许多集成电路中，需要大的导通率的MOS晶体管的栅极和源-漏极经常常规地连接(源极和漏极之间的电流路径并行连接)或者在许多情形下均等分布。在此规定中，MOS晶体管除非特殊声明，否则由一单个MOS晶体管代表，类似地，单个MOS晶体管具有在并联连接的源-漏和使用同一信号的栅极间的电流路径，在此规定中，除非另外声明，否则这样的MOS晶体管由一单个MOS晶体管代表。
图3(a)表示根据本发明的优选实施例的下拉电平电路的电路图。图3(b)示意电路的基本工作波形。在图3(a)中，3.3V(大幅度)互补双线输入信号由IN0和IN0B来代表。1.2V(小幅度)输出信号由out0标记。在所有规定中，特别关于图1-13，由大写字母(IN，OUT)标注的信号为3.3V(大幅度)信号，由小写字母(in，out)标注的信号为1.2V(小幅度)信号。
在图3(a)中，NMOS晶体管102，103有与图1(a)所示的NMOS晶体管201类似的厚的栅极氧化层。相比之下，PMOS晶体管100，101有薄的氧化层。在PMOS晶体管100，101的栅极和漏极之间与栅极和源极之间应用的电压大多数为小幅度电压VDD(1.2V)，于是PMOS晶体管100，101不需要栅极氧化层具有接收大幅度信号的NMOS晶体管102，103的大的介质强度。因此，PMOS晶体管100，101比NMOS晶体管102，103具有较小的栅极氧化层厚度和(尽管未限制)较低的阈值。使用具有薄的栅极氧化层的PMOS晶体管100，101使得电路能够高速工作。
在此实施例中，因为电路在IN0和IN0B处接收了差分输入，即使在地电平起伏噪声出现时，错误的逻辑电平也不从out0输出。而且，即使当VDD变低时，该电路也不易受噪声影响。
本实施例的另一个优点是生产过程能通过设置PMOS晶体管100，101的栅极氧化层厚度和阈值电压等于构成与输出out0连接的电路的MOS晶体管的值和通过设置NMOS晶体管102，103的栅极氧化层厚度和阈值电压提供输入IN0，IN0B的电路的MOS晶体管的值来得以简化。例如，NMOS晶体管102，103会输出I/O电路的MOS晶体管级或用于保护电路的MOS晶体管。
图4(a)是表示上拉电平电路的电路图的一个例子，图4(b)表示图4(a)的电路的范例工作波形。信号in0和in0b代表互补双线小幅度输入信号VDD(1.2V)。电路在OUT0提供3.3V(大幅度)输出。
PMOS晶体管300，301，302，303具有与图1(a)的PMOS晶体管200类似的厚的栅极氧化层。NMOS晶体管304，305也具有象图1(a)的NMOS晶体管201厚的栅极氧化层。如图4(b)所示，in0的逻辑电平幅度增加，用于在OUT0输出。由于差分输入，该电路特征是对噪声极不敏感。
图5(a)和5(b)，象图4(a)和4(b)，表示一个上拉电平电路图和它的相关工作波形。然而，当图4(a)的电路将从VDD(1.2V)到VSS(0V)扩展范围的1.2V幅度信号转换为从VDDQ(3.3V)到VSS(0V)扩展范围的3.3V幅度信号时，图5(a)的电路将从VDD(1.2V)到VSS(0V)扩展范围的1.2V幅度信号转换为从VDD(1.2V)到VSSQ(-2.1V)扩展范围的3.3V幅度信号。VSSQ为一个-2.1V的负的输入电源。输入信号in0和in0b为小幅度互补双线输入信号。输出OUT0具有范围在1.2V和-2.1V之间的3.3V幅度(大幅度)。PMOS晶体管400，401，402，403为与图1(a)的PMOS 200类似的厚的栅极氧化层晶体管。NMOS晶体管404，405为与图1(a)的NMOS晶体管201类似的厚的栅极氧化层晶体管。
如图5(b)所示，in0的逻辑电平幅度增加并输出给OUT0。由于差分输入，该电路如图4(a)中的电路一样，特征是强烈的抗噪声。
由于图4(a)和5(a)的电路具有互补关系，两个实施例的电平转换特性将单独在图4(a)的基础上描述。然而，这些特性，包括电压范围的扩展，也同样适用于图5(a)的电路，只是在图5(a)的电路中为负向。
图6示意了对图4(a)的电路作了改动，在较低的VDD电压时使用的上拉电平电路。
图6使用一个附加的PMOS晶体管306作为一个电流源。当VDD的电压在VDDQ固定时减少，“开”电流(此电流在NMOS晶体管304，305的源极和栅极间的电位差为VDD时存在)比“关”电流(电流在PMOS晶体管302，303的源极和栅极间的电位差为VDD时存在)要小。结果，交叉耦合的PMOS晶体管300，301不提供反向。为避免这个，PMOS晶体管300，301，302，303的栅极宽度必须减少，并且NMOS晶体管304，305的栅极宽度必须增加。然而，这样做导致了面积的增加和关于输入信号in0和in0b的输入电容的增加。这样，在图6中，PMOS晶体管306连接到输入电源VDDQ。这种配置排除了减少PMOS晶体管300，301，302，303的栅极宽度和增加NMOS晶体管304，305的栅极宽度的必要。只有PMOS晶体管306对面积增加有贡献，使得相对输入信号的输入电容不增加。
尽管晶体管306被表示为一个PMOS晶体管，它可能是一个NMOS晶体管或用于限流的任何其它部件。更进一步，PMOS晶体管306能在PMOS晶体管300和302之间或PMOS晶体管301和303之间插入。
图7(a)表示图4(a)的电路的另一种改动，其中，反相器331连到电平转换电路的输出级。由于图4(a)电路的输出OUT0也作为电平转换电路的一个内部节点(由图7(a)中的参考数字333指定)。在该内部节点上的电压特性取决于连到输出端的电路，将会变化。这影响电平转换单元的延迟时间，并接着将引起错误操作。通过在图7(a)所示在输出级插入反相器331，连到电平转换电路的输出的电路被防止不利地影响电平转换单元的节点。进一步，由于在OUT0处的输出阻抗能被减少，与图4(a)相比，当许多个电路连到OUT0时总的延迟时间会减少。
当电平转换单元由一个自动配置/布线工具来登记，通过使用图7(a)的配置，一个高速的具有良好抗噪声的电平转换单元能被配置。进一步，由于延迟依赖于输出负载与CMOS反相器的相同，CMOS的依赖性可直接应用于定时分析。
图7(b)为图7(a)的电路的波形图。插入反相器331增加了输出端OUT0的导通速度，尽管内部节点333本身的导通速度很慢。
把反相器电路加到图3(a)的电路的输出端也会产生类似的作用。而且，在下面讨论的实施例中，反相器能加到输出电路上，尽管该附加没有特别提到。
图8表示通过在图4(a)的上拉电平电路中加上逻辑操作功能来配置的电路。信号in0和in1是1.2V(小幅度)输入信号，in0b和in1b是它们的互补信号。电路输出一个3.3V(大幅度)输出信号OUT0。与图4(a)相比，包含MOS晶体管302和304的反相器和包含MOS晶体管303和305的反相器被包含MOS晶体管502，504，506，508的或非电路和包含MOS晶体管503，505，507，509的与非电路来代替。该配置提供了逻辑操作OUT0＝in0 OR in1。
如果包含MOS晶体管502，504，506，508的或非电路被一个执行操作LOG1的逻辑电路代替，LOG1电路的电路互补由包含MOS晶体管503，505，507，509的与非电路来代替，就产生了具有逻辑操作功能OUT0＝-LOG1(其中“-”代表反向)的上拉电平电路。进一步，当在图8中示意的电路有两个输入(当考虑互补信号时有4个输入)，可以构建具有更多个输入的电路配置。
图9示意了通过为图8的上拉电平电路提供输出固定功能来配置的电路。具有输出固定功能的上拉电平电路用参考数字513来指示。更进一步，如所示提供了一个反相器512，输入信号in1b被3.3V(大幅度)信号IN1代替，通过使用反相器512，in1可从信号IN1得出。
在图9中，电路块510工作在输入电源电压为1.2V，电路块511工作在输入电源电压为3.3V。这样，上拉电平电路513的功能是从电路块510转换到电路块511。设置IN1＝0V导致OUT0＝3.3V而不管电压信号in0和in0b。在这种状态下，没有直通电流从上拉电平电路513的输入电源VDDQ流到VSS。
通过设置IN1＝0V，电路块510的输入电源能关闭。此时，尽管输入信号in0和in0b是不确定的，没有直通电流流过上拉电平电路513，并且它的输出OUT0是确定的，以致电路块511不会错误操作。
当电路块510由低阈值MOS晶体管来构成，当电路块不工作时，一个低于阈值的泄漏电流流动，即使在备用期间也消耗能量。然而，通过采用图9的配置，电路块510的输入电源在备用期间能够关闭，这样抑制了由于低于阈值的泄漏电流引起的能量损耗。
图9没有清楚地表示象MOS晶体管的栅极宽度那样的电路常数。由于在IN1输入一个大幅度信号，MOS晶体管503，509，504和508的栅极长度应该设置得比MOS晶体管505，507，502和506的栅极长度小。更进一步，尽管下面讨论的电平转换电路也没有清楚地表示电路常数，如果CMOS电路是由具有大幅度输入的MOS晶体管(象MOS晶体管503，509，504和508)和具有小幅度输入的MOS晶体管(象MOS晶体管505，507，502和506)来构建，通过设置由大幅度输入供电的MOS晶体管的栅极长度小于由小幅度输入供电的MOS晶体管的栅极长度，可以维持电路配置的对称性。
在图10中所示的上拉电平电路514具有用于当IN1＝3.3V时，通过如所示确定反相器512，固定它的输出OUT0＝0V的输出固定功能。更进一步，图10电路的输出是从MOS晶体管506，508和504的漏极共同的并与MOS晶体管501的栅极也连接的节点输出。否则，电平10所示的电路配置基本上与图9的类似。因此，当有必要固定输出为OUT0＝3.3V时，就使用图9的上拉电平电路513，当有必要固定输出为OUT0＝0V时，就使用图10的上拉电平电路514。
图11和12分别示意了用不同结构实现图9和图10的功能的电路。图11和12的上拉电平电路515和516各自具有一个输出固定功能。当电路块510的输入电源关闭，输入IN1设置到一个恰当的电平时，没有直通电流在电路515，516的输入电源之间流动，从而稳定了输出OUT0。
在图9-12的每个图中，示出了具有输出固定功能的上拉电路，由此，输出OUT0被固定到一个预定的电平。将这些电路中的每一个与锁存电路组合起来构成一个当IN1变为一个预定值时，能保持输出电平OUT0的电路。
图13表示了一个优选例子。图9的上拉电平电路513被示出，在它的输出端有一个锁存电路522。当IN1从3.3V变到0V，锁存电路522将上拉电平电路513的输出521的信号电平锁存送给OUT0。IN1如上所述为0V时，电路块510的输入电源能被关闭。尽管此时，输入端in0和in0b的电压变得不确定，没有直通电流在上拉电路513中流动，它的输出OUT0是确定的，从而电路块510不会错误操作。
锁存电路522也能以类似方式应用于图10-12所示的上拉电平电路中，并提供类似的作用。
图14表示应用上述具有输出固定功能的上拉电平电路和下拉电平电路的电路系统的例子。低电压电路块601由VDD＝1.2V供电，并由低阈值MOS晶体管构成。高电压电路块602由VDDQ＝3.3V供电，并由具有比构成电路块601的MOS晶体管高一些的阈值的MOS晶体管构成。因此，在电路块602的输入电源之间流动的低于阈值的泄漏电流与电路块601的泄漏电流相比可忽略。使用具有输出固定功能的上拉电平电路6031至603n(象图9-14所示的那些)和下拉电平电路6041至604n(象图3(a)所示)来在电路块601，602之间传送信号。
由于电路块601由低阈值的MOS晶体管构成，当电路块601不工作时，一个低于阈值的漏电流，即使在备用期间也消耗功率。然而，通过在备用期间由一组上拉电平电路603的每个IN1输入一个恰当的值，电路块601的输入电源能被关闭，抑制了由于低于阈值的泄漏电流引起的功率损耗。进一步，由于上拉电平电路603的输出OUT0是固定的，电路块602不会错误操作。
尽管包含在电路块602中的电路功能不受限制，电路块602可以包含输入电源不能关闭的时钟功能和存储器的电路，从而允许电路块601的输入电源经常关闭。为了关闭电路块601的输入电源，例如，一个PMOS可插入在电路块601和输入电源VDD之间。在一单片上集成电路系统600排除了为了关闭电路块601需要的提供片外开关的要求。
图15表示一个电路块601被分成2个系统，即电路块601a和电路块601b的优选实施例。
如图14中所示的电路块601有一个缺点是当它的输入电源关闭时，电路块601内节点上的电压变得不确定，在电路块601内的存储器电路(如果有的话，例如SRAM和DRAM)中包含的信息不能被保持。
在图15中，输入电源不能被关闭的例如存储器电路包含在电路块601a中，而输入电源可以被关闭的电路包含在电路块601b中。提供了一个电源开关控制电路PSC，用于打开或关闭PMOS晶体管702a，702b的电源开关与从PSC来的信号701a，701b。上拉电平电路603a和603b，有一输出固定功能，也提供了下拉电平电路604a，604b。固定电路最好插在电路块601a和601b之间以防止当电路块601b的输入电源关闭时，电路块601a的错误操作；然而，固定电路未示出。通过使用象NAND和NOR的CMOS电路可容易地实现。
图15的系统配置有2个备用状态。一种是电源开关PMOS晶体管702b被关闭，从而关闭电路块601b的输入电源的状态(备用1)。另一种是除了备用状态1外，电源开关PMOS晶体管702a也被关闭从而关闭电路块601a的输入电源的状态(备用2)。备用状态1能减少电路块601b的低于阈值的泄漏电流。电路块601b，由于不包含象存储器那样的电路，当输入电源从“开”到“关”变化时，远离错误操作。因此，从备用状态1恢复能以高速实现。另一方面，当备用状态转到电路块601a的输入电源是关闭的备用状态2时，电路块601a中的存储器的内容被擦除，并且结果从备用状态2恢复需要时间。然而，备用状态2除了起动备用状态1外，能减少电路块601a的低于阈值的泄漏电流，从而获得低的功率消耗。如果电路块601a和601b的操作停止相对短的一段时间，备用状态应该是备用状态1。如果操作停止一段长的时间，备用状态应该是备用状态2。
图16表示在图15的电路中加入衬底偏置控制电路VBCa和VBCb的实施例。如上所述，低于阈值的泄漏电流在备用状态1期间在电路块601a中流动。衬底偏置控制电路VBCa在备用状态1期间在电路块601a中如下方式控制MOS晶体管的衬底电压：
(1)对于PMOS晶体管，衬底电压以比输入电源电压高的电平来控制。
(2)对于NMOS晶体管，衬底电压以比输入电源电压低的电平来控制。
该控制提高了电路块601a中MOS晶体管的阈值电压，并减少了低于阈值的泄漏电流。由于输入电源保持开，电路块601a中的存储器的内容得到维持。
在IDDQ测试期间，不能使用连到电路块601b的衬底偏置控制电路VBCb。在IDDQ测试期间，要测量的电路从输入电源线切断，于是电源开关PMOS晶体管702a和702b不能被关闭。衬底偏置控制电路VBCa和VBCb的使用提高了构成电路块601a和601b以减小低于阈值的泄漏电流的MOS晶体管的阈值电压，允许能进行IDDQ测度。
使用衬底偏置控制电路VBCa和VBCb不仅仅限于图16的电路配置，而是能应用于包含由高阈值MOS晶体管构建并由大幅度电压供电的的第一电路块和由低阈值MOS晶体管构建并由小幅度电压供电的的第二电路块，其中第一和第二电路块经由具有输出固定功能的上拉电平电路和下拉电平电路来互相接口。第一电路块会包含需要高速工作的电路，第二电路块会包含能够低速工作并不消耗太多功率的电路，例如一个实时时钟RTC(real time clock)。第一电路块分成电路块1A和1B，电路块1A包含象当输入电源关闭时需花费时间恢复的存储器那样的电路，电路块1B包含其它电路。这些被分成的电路块1A，1B控制它们的输入电源并包含衬底偏置控制电路。
图17(a)表示用于控制在图15和16中的电源开关PMOS 702a的实施例。在图17(a)中，电源开关702a是一个高阈值PMOS晶体管。当晶体管有效时，只要栅极氧化片基的介电强度允许，在栅极端的电压701a以一个负值来控制。这使得一个大的电流流过PMOS晶体管。应用的负电压，例如可以是用于衬底偏置控制的负电压。在备用(不活动)状态，栅极电压701a被控制在1.2V(VDD)。由于电源开关PMOS 702a是一个高阈值MOS晶体管，这个栅极电压足够高以关闭电源开关PMOS 702a。
图17(a)表示用于控制低阈值的PMOS晶体管的电源开关702a的实施例。当有效时，电源开关PMOS晶体管702a的栅极电压701a被控制在0V。由于电源开关PMOS晶体管702a是一个低阈值MOS晶体管，大的电流能流动。在备用状态，只要栅极氧化片基的介电强度允许，栅极电压701a以一个正值来控制。这里，示意性地被控制在3.3V，并且电源开关PMOS 702a尽管是一个低阈值的MOS晶体管，也能有一个满意的开关特性。
在图17(a)和图17(b)中所示的控制不仅仅限于PMOS晶体管的控制，而且除了极性反向以外，能同样应用于NMOS电源控制并产生相同的作用。
图18表示用于产生在图17(a)中所示的栅极电压701a的实施例。一个负电压产生电路710从3.3V(VDDQ)产生-2.1V并在712输出到电源开关控制电路711。控制栅极电压701a的电源开关控制电路711也用VDD(1.2V)供电。-2.1V供电电压712也是提供给电路块601a用于经由VBCa控制它的MOS晶体管的衬底电压的衬底偏置。通过共同使用负的供电电压712用于衬底偏置控制和用于电源开关702a的控制使得实现图17(a)的控制所要求的电路的尺寸明显减少。
下面，将参考图19，描述使用上面提及的转换电路并连接到IC(半导体集成电路)外部端(脚)的输入/输出电路的例子。
在图19中，符号PB1和NB1分别标记PMOS晶体管和NMOS晶体管，都具有足够高以驱动连到外部端I/O的外部电路的负载的电导。PB1和NB1组成一个输出缓冲电路。反相器INV7，一个与非门NAND1和一个或非门NOR1组成一个实行三态逻辑操作的电路，由此，当输出控制信号/OE为“0”时，输出信号Out的信息通过输出缓冲送给外部端I/O(在输出缓冲中的MOS晶体管被打开以便把输出缓冲变为一个低输出阻抗状态)，并且，当 OE为“1”时，输出缓冲中的两个MOS晶体管被关闭，而不管输出信号Out的状态，把输出缓冲变为一个高输出阻抗状态。
外部端I/O也连到或非门NOR2的输入一侧并用作一个公共输入和输端。当输入控制信号 IE为逻辑“0”时，或非门NOR2把从IC外部送给外部端I/O的信息，传送给端 In(端 In为送给外部端I/O的信号的反向电平)，并且，当输入控制信号 IE为逻辑“1”时，阻塞信息的传送( In端强制保持逻辑“0”)。
P3是一个用于呈现逻辑“0”或一个开路状态(高阻状态)的外部输入送给I/O端的上拉(pull-up)PMOS晶体管。当上拉控制信号 PU为逻辑“0”，外部输入为逻辑“0”时，P3进行传送给或非门NOR2一个逻辑“0”信号；当外部输入为开路状态时，送一个逻辑“1”信号。设置晶体管P3的沟道长度比它的沟道宽度W要大，以便P3导通时的阻抗比外部输入为  “0”时的阻抗要足够大。
低电压输入电源电路块在图19的左手侧，一个虚线矩形内表示出，在所示范围内，所有PMOS晶体管的N型衬底(N型势阱)N-SUB连到PMOS势阱输入电源Vbp上，所有NMOS晶体管的P型衬底(P型势阱)P-SUB连到NMOS势阱输入电源Vbn上。供电电压为VSS(0V)和VDD(1.2V)。几乎所有的MOS晶体管比下面描述的高电压输入电源电路有较低的阈值电压，并且栅极绝缘层很薄。该电路块的最小沟道长度，例如为0.2um，小于高电压输入电源电路的最小沟道长度0.32um。
对于反相器INV4-INV9，可使用图20(a)的电路，对于与非电路NAND1和或非电路NOR1，可分别使用图20(b)和图20(c)的电路。
高电压输入电源电路块在图19的右手侧，由一个虚线矩形包围来表示。该电路块的供电电压为VSSQ(0V)和VDDQ(3.3V)。在图形所示范围内，所有PMOS晶体管的N型衬底(N型势阱)N-SUB连到输入电源VDDQ上，所有NMOS晶体管的P型衬底(P型势阱)P-SUB连到输入电源Vssq上。所有MOS晶体管有一高的阈值电压和厚的栅极绝缘层。尽管输入电源VSS和VSSQ可以在IC外部(例如，在IC位于的印刷电路板上)连在一起，它们的外部端(脚)，联结焊盘和IC内的内部电路是分离的，以防止负载电流的偏移进入输入电源线和引起工作噪声。
在低电压输入电源电路中符号LSD标记一个能把通过高电压输入电源电路供电的高幅度信号3.3V转换为能在低电压输入电源电路中处理的1.2V的低幅度信号的电平偏移(下拉电平电路)。LSD可以是图3(a)所示的电路，其中，MOS晶体管102和103有最好是通过与构成高电压输入电源电路的所使用的栅极氧化层构成处理相同的处理来构成的厚的栅极绝缘层。MOS晶体管102和103的沟道长度是高电压输入电源电路的最小沟道长度(0.32um)，而不是低电压输入电源电路的最小沟道长度(0.2um)。
图19的低电压电路的MOS晶体管，在所示范围内，除了下拉电平电路LSD以外，具有薄的栅极绝缘层，并且具有与低电压输入电源电路的最小沟道长度(0.2um)相等的沟道长度。
LSU1-LSU4是例如使用图4(a)所示电路或这里所述的其它上拉电平电路中的任何一种，用于把从低电压输入电源电路供电的1.2V低幅度信号提高到3.3V的高幅度信号的电平偏移电路。
组成用于驱动输出缓冲PB1，NB1的预缓冲电路INV1和INV2，可由图20(a)所示的反相电路组成。输出缓冲PB1，NB1在很大区域内构成，以便具有低的输出阻抗，因此，它们的输入(栅极)电容很大。预缓冲有下面的作用和配置。
(1)预缓冲减少了电平偏移电路LSU1，LSU2的负载电容，并且电平偏移电路的设计参数的设置不受输出缓冲的大的输入电容限制。
(2)在交叉耦合一侧，PMOS晶体管(如PMOS晶体管300-303)的ON阻抗设置比输入一侧的NMOS晶体管(即NMOS晶体管304，305)要大，从而电平偏移电路LSU1，LSU2的前面的输出状态能由输入信号I和/I来反向。为了通过减少交叉耦合一侧的阻抗直接驱动输出缓冲，输入MOS晶体管的阻抗必须进一步减少，这对于占用面积和功率消耗而言并不有利。因此，作用的分配位使得电平转换功能通过电平偏移电路实现，输出缓冲由预缓冲驱动。当输入一侧有NMOS晶体管，输出一个逻辑“1”时，每个电路的输出阻抗对于输出缓冲，预缓冲和电平偏移电路被确定为以递增的次序增加。当输出一个逻辑“0”时，每个电路的输出阻抗在大多数情况下，以相同的次序被确定。考虑下面所述的输出缓冲的开关特性，输出阻抗对于输出缓冲，电平偏移电路和预缓冲被确定为以递增的次序增加。类似地，当输入一侧有PMOS晶体管，输出一个逻辑“0”时，每个电路的输出阻抗对于输出缓冲，预缓冲和电平偏移电路被确定为以递增的次序增加。尽管当输出逻辑“1”时，每个电路的输出阻抗在大多数情况下以相同的次序被确定，但考虑下面所述的输出缓冲的开关特性时，阻抗的顺序将变为输出缓冲，电平偏移电路和预缓冲递增的顺序。
(3)当输出缓冲从前面的输出状态偏移到相反状态时，应该避免2个MOS晶体管同时开或者至少是它们都导通的时间应该短。也就是说，希望2个MOS晶体管关闭相对早，打开相对迟。送给输出端I/O的信号的波形最好在某种程度上要渐进，因为信号波形的上升或下降沿太陡很容易在周围外部脚和在印刷板周围的布线上引起差分噪声。考虑这些点，确定预缓冲的输出阻抗。
漏极连到预缓冲的输入侧的MOS晶体管N1和P1，阻止由于缓冲MOS晶体管PB1和NB1同时开引起的大的直通电流，这种情况的发生是因为当输入电源电压VDDQ已建立而输入电源电压Vdd还未建立(输入电源电压打开次序决定了VDDQ比VDD建立得早)来自低电压输入电源电路的信号不确定，例如当打开一个应用系统的输入电源时会发生。当PB1的栅极电压处于低电平“L”时，P1导通，当NB1的栅极电压处于高电平“H”时，N1导通。假定正常工作，当PB1和NB1都关闭，N1和P1也都关时处于高输出阻抗模式，这样对正常工作没有影响。当PB1和NB1中只有一个开，导通的晶体管N1或P1准备关闭另一个已关闭的晶体管，这样实际上对正常工作没有影响。在正常工作时，PB1和NB1不能都开，非正常状态(即当PB1的栅极电压为低，NB1的栅极电压为高)的输入电压不能被供应。在上面的情况中，当来自低电压输入电源电路的信号不确定时，会出现这种非正常状态。然而，当状态接近非正常状态时，N1或P1开始导通并准备以相同方向改变PB1和NB1的栅极电压，从而最终PB1和NB1中只有一个打开。
MOS晶体管N2-N5提供在上面的情形中电源开期间阻止直通电流的更高保证。当输入电源为开并且相应地电平偏移电路LSU1的输出Q和 Q开始上升，N3开始导通，将输入/I拉向低电平，输出Q拉向高电平。同样，N2也开始导通，将 Q拉向低电平，将Q拉向高电平。也就是说，当输入电源为开时，N2和N3都准备把电平偏移电路LSU1的输出Q拉向高电平。在正常工作期间，当输入I为高时，输出Q为高。此时，N2和N3都准备把输出Q拉向高电平，即以相同的方式。进一步，当输入I为低时，N2和N3为关。因此，N2和N3对基于输入I和/I的输出Q和 Q的逻辑操作没有反面影响。
N4和N5以与N2和N3类似的方式工作，因此忽略了对它们的描述。唯一区别是电平偏移电路LSU的输入和输出端的连接与电平偏移电路LSU1的连接相反，因此在输入电源开的时刻，输出Q被拉向低电平。
因为，在输入电源开的时刻，N2-N5将LSU2的输出Q拉向低电平，LSU1的输出Q拉向高电平，它们都准备关闭输出缓冲PB1和NB1。因此，如果在输入电源开的时刻，N1和P1工作较早，输出缓冲PB1和NB1只有一个为开。如果N2-N5工作较早，输出缓冲PB1和NB1都被关闭。在任何一种情况，输出缓冲PB1和NB1都能被防止同时打开。
在输入电源开的时刻，N6同样把电平偏移电路LSU3的输出Q拉向高电平，从而阻止输入/输出端I/O的状态发送给内部电路/In。而且，在输入电源开的时刻，N7把电平偏移电路LSU4的输出Q拉向高电平，从而关闭上拉晶体管P3。
连到LSU2的N4和N5中的一个和连到LSU1的N2和N3的一个将如在LSU3，LSU4中一样被省略。
ESD1和ESD2是如图20(d)中所示的静电阻止保护电路，例如，它阻止当浪涌电压进入输入/输出端I/O时输出缓冲PB1和NB1的栅极绝缘层被破坏。
回去参考图19，电阻R1和MOS晶体管P2和N8组成一个用于当浪涌电压进入输入/输出端I/O时阻止或非门NOR2的MOS栅极绝缘层被破坏的电路。电阻R1和MOS晶体管N9构成当浪涌电压进入输入/输出端I/O时防止上拉晶体管P3的MOS栅极绝缘层被破坏的电路。
ESD3-ESD10为静电击穿保护电路，可象图20(e)所示来构建。这些电路当浪涌电压进入不同输入电源VDD和VDDQ之间，VDD和VSSQ之间，VSS和VDDQ之间或VSS和VSSQ之间(当IC安装在板上时，VSS和VSSQ通常与印刷电路板连接，只是当IC作为一单个器件处理时开路，这里对抗浪涌测量有一特殊要求)时，阻止电平偏移电路LSU1-LSU4的栅极绝缘层被破坏，并流过图19左侧的低电压输入电源负载电路和右侧的高电压输入电源负载电路。在图20(e)的电路中，电阻R3与寄生电容一起放松了I处浪涌电压的波形，当旁路电流流过保护性器件N16或P16时也产生了一个电压下降，由此限制了加在连到电平偏移电路LSU1-LSU4的MOS栅极的输出端O上的浪涌电压。当一个浪涌使得节点I比输入电源VDDQ要正得多，连到节点I侧的P16的源极连接点(PN结)正向偏置构成节点I和输入电源VDDQ之间通过连到连接点和输入电源VDDQ的N衬底(N势阱)的浪涌旁路。当一个浪涌使得节点I的电位比输入电源VDDQ要负得多，连到节点I侧的P16的漏极连接点(PN结)在反向阻止形成节点I和输入电源VDDQ之间通过连到连接点和输入电源VDDQ的N衬底(N势阱)(或进一步通过正向一侧的源极结点)的浪涌旁路。P16的栅极连到输入电源VDDQ，从而在漏极联结点上的电场密度很大，降低了击穿电压的绝对值。
当在节点I和输入电源VSSQ之间传递浪涌电压时，N16以与上述情形相反的正-负关系，在节点I和输入电源VSSQ之间形成旁路。
在正常工作时，在节点I一侧的P16和N16之间的上面的漏极连接点不是正向偏置，对击穿电压也不使用反向偏置。进一步，P16和N16有它们的栅极和源极短路电路，因而为关。因此，保护性电路不影响正常的逻辑操作。
在图19中公布的在高电压输入电源电路块中提供了上述的静电阻止保护器件。栅极绝缘层构成很厚以防止保护器件自身击穿。
在图19中所示的输入/输出电路最好作为多个芯片的连接焊盘周围的标准电路来配置。根据IC的使用和种类，输入/输出端I/O可用作输入或用作输出或者同时用作输入和输出。通过图21所示的实施例，能使得不必要的输入/输出电路基本上不工作。C1-C10标记通过不提供低电压输入电源电路和高电压输入电源电路之间的连线，使得高电压输入电源的某一部分电路不工作的“断线”点。S1-S10表示在这种形式下，当输入路径被切断时，输入固定在具有低阻抗的一个特定逻辑。S1-S10通过IC的内部连线连到VSSQ(向下箭头)或VDDQ(向上箭头)。当端I/O，例如用作一个只输入端口时，线在点C7-C10被切断(提供无布线方式)，并且电平偏移电路LSU1，LSU2的输入I和/I连到所示的输入电源，使得输出缓冲PB1和NB1关闭。由于电平偏移电路的输入固定在一个特定的逻辑电平，缓冲不能实行开关，于是导致错误操作，浪费了电能。通过尽可能地固定前一级电路的输入，有可能排除对后面级的附加的复杂度的需要。
图22(a)表示用于阻止在输入电源开的时刻流过电平偏移电路的直通电流的电路的另一实施例。在图中，与图19中对应部分相同的部分用相似的参考符号指出。符号OG标记在输入电源VDDQ打开后产生一段特定时间的脉冲OSP的短脉冲产生电路，如图22(b)所示意。在输入电源开之后，该脉冲OSP打开MOS晶体管N1和P1，使得反相器INV1和INV2的输出分别变为低电平和高电平，并关闭后一级的输出缓冲PB1和NB1。将该单脉冲产生电路OG常规地与其它输入/输出电路(经缓冲器)的相似部分连接使得输入/输出电路紧密集成并使得在输入电源开时，设置电平偏移电路LSU1-LSU4的初始状态变得可能。
图23表示图19所示的输入/输出电路的布局的第一优选实施例。
如图23所示，多个I/O焊盘2202沿芯片末端部分2201并行配置。在图19中所示电路在与芯片末端垂直的方向靠近芯片末端配置。NMOS缓冲器2203和PMOS缓冲器2204是图19的输出缓冲的MOS晶体管NB1和PB1，并靠近所示I/O焊盘一侧设置。面向片内设置的是静电阻止保护电路ESD1和ESD2(2205)，上拉电路(2206)，预缓冲(2207)，电平偏移(2208)和三态逻辑工作电路(2209)。
输入电源线布在第三和第四金属布线层以与芯片末端平行的方向在相邻的电路块之间延伸。VSSQ和VDDQ在2203上连线，VSSQ和VDDQ在2204上，VSSQ在2205上，VDDQ在2206上，VSSQ在2207上，VDDQ在2208上，VSS和VDD在2209上。
下面，将描述适合应用于象本发明的半导体集成电路器件的芯片，使用多个输入电源的内部输入电源保护器件的配置。本实施例的半导体集成电路器件，特别运用一个三势阱(triple well)结构。三势阱的内部输入电源保护器件的特别有效的配置将在下面描述。
在使用多个不同电压输入电源(或者即使是单独提供的相同电压的输入电源，取决于输入电源噪声的幅度)的芯片中，这里有几种输入电源插头。为了允许容易释放静电并由此提高这些芯片的静电介质强度，在输入电源和地之间和不同输入电源之间插入象MOS晶体管和二极管那样的器件是有效的。在这种情况下，必须作连接以便在正常使用条件下，在偏离出现情况下，没有电流沿正向流动，而且只有当几百至几千伏的静电进入芯片时，才有电流沿反向流动。
在三势阱结构的情况下，二极管能以4种不同方式组合：在P型衬底和N型元件区之间，在N型元件区和P型势阱之间，在P型势阱和N型扩散层之间和在N型势阱和P型扩散层之间。由此面积可减少和寄生元件效应很小的方法取决于与它相连的输入电源的类型。
本发明的实施例的如此保护性器件的另一特别有效配置将在下面描述。
图24(a)表示在具有P型硅衬底和由VSS供电的芯片上作在图24(b)中所示二极管连接时，构成二极管的一种特别有效的方式的例子。
图24(a)表示硅衬底(P型)2301，元件形成面积(N型)2302，N型势阱2303，P型势阱2304，N型扩散层2305，P型扩散层2306，由P型势阱在P型衬底和N型扩散层2305上形成的二极管2307，由N型势阱2303在N型元件形成面积2302(由VDDQ来偏置)和P型扩散层2306上形成的二极管2308，由N型势阱2303在N型器件形成面积2302(由VDD来偏置)和P型扩散层2306上形成的二极管2308a，由P型势阱2304在N型元件形成面积2302和N型扩散层2305上形成的二极管2309和由N型势阱在P型衬底2301和P型扩散层2306上形成的二极管2310。
在芯片的硅衬底为P型并由VSS供电的情况下，首先，与VSS连接的二极管希望通过使用P型势阱和与衬底相同的传导率类型直接在P型衬底上构成，而不使用N型元件形成区域。这样形成的二极管有最小的区域，排除了寄生元件工作，并能把VSS传送给P型衬底。
第二，与VDDQ连接的二极管希望使用N型势阱在N型器件形成区域上形成。这样形成的二极管有最小的区域，排除了寄生元件工作，并能把VDDQ传送给N型元件形成区域。
第三，除了上述2种类型外的二极管希望使用N型势阱直接在P型衬底上形成，而不构成任何N型元件形成区域。这样形成的二极管有最小的区域，并排除了寄生元件工作。
图25(a)，图25(b)，图25(c)表示本实施例的内部输入电源保护器件的进一步例子。
图25(a)表示在具有P型硅衬底和由VSS供电的芯片上作在图25(b)中所示MOS晶体管连接时，构成MOS晶体管的一种特别有效的方式的例子。图25(c)表示图25(a)的电路的一种改动形式。
图25(a)表示硅衬底(P型)2401，元件形成面积(N型)2402，N型势阱2403，P型势阱2404，N型扩散层2405，P型扩散层2406，一个栅极2411，在P型衬底上形成的P型势阱上的N沟道MOS晶体管2407，在N型元件形成面积2402(由VDDQ来偏置)上形成的N型势阱2403上的P沟道MOS晶体管2408，在N型元件形成面积2402(由VDDQ来偏置)上形成的P型势阱2404上的N沟道MOS晶体管2409和在P型衬底2401上形成的N型势阱上的P沟道MOS晶体管2410。
在芯片的硅衬底为P型并由VSS供电的情况下，首先，与VSS连接的N沟道MOS晶体管由于它具有与衬底相同的P型势阱，希望不使用N型元件形成区域，直接在P型衬底上构成。这样形成的N沟道MOS晶体管有最小的区域，排除了寄生元件工作，并能把VSS传送给P型衬底。
第二，与VSSQ连接的N沟道MOS晶体管，尽管它有P型势阱，希望直接在由VDDQ偏置的N型器件形成区域上形成。这样，VSSQ能送给N沟道MOS晶体管的P型势阱，并能与由VSS供电的P型衬底电气隔离，从而排除了寄生元件工作。
第三，除了上述2种类型的N沟道MOS晶体管外的N沟道MOS晶体管，尽管它们有P型势阱，在由VDD或VDDQ偏置的N型器件形成区域上形成。这样，VSSQ能送给该N沟道MOS晶体管的P型势阱并能与由VSS供电的P型衬底电气隔离，从而排除了寄生元件工作。
对本技术的普通技术人员显然可以对在前面描述向发明的作各种变更。所有基于本发明教导的修改都应认为是属于本发明的实质和范围。

Claims (3)

1.一种半导体集成电路器件，包括：
具有第一电位的第一电位点；
具有第二电位的第二电位点；
上拉电平转换电路，包括：
用于接收互补输入信号的第一种导电类型的第一和第二场效应晶体管，所述第一和第二场效应晶体管的源极连接到所述第二电位点，以及
第二种导电类型的第三和第四场效应晶体管，所述第三场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第一场效应晶体管的漏极、栅极连接到所述第二场效应晶体管的漏极；所述第四场效应晶体管的源极连接到所述第一电位点、漏极连接到所述第二场效应晶体管的漏极、栅极连接到所述第一场效应晶体管的漏极，以及
用于限定流过所述上拉电平转换电路的电流的电流源。
2.如权利要求1所述的半导体集成电路器件，
其中，所述上拉电平转换电路还包括：
第二种导电类型的第五和第六场效应晶体管，用于接收所述互补输入信号；
所述第五场效应晶体管的源极连接到所述第三场效应晶体管的漏极、其漏极连接到所述第一场效应晶体管的漏极，所述第六场效应晶体管的源极连接到所述第四场效应晶体管的漏极、其漏极连接到所述第二场效应晶体管的漏极。
3.如权利要求1所述的半导体集成电路器件，其中，
所述电流源包括第二种导电类型的第七场效应晶体管，用于接收所述第二电位；
所述第七场效应晶体管的源极连接到所述第一电位点，其漏极连接到所述第三和第四场效应晶体管的源极。
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