KR101060534B1 - 저전압 하향 변환기 - Google Patents

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Abstract

저전압 레벨 변환기는 초대규모 집적 (VLSI) 시스템을 위해 다중-공급전압에 대한 레벨 변환을 제공한다. 저전압 레벨 하향 변환은 다중-공급전압 시스템을 위한 온-칩 테스트 회로에 대해 매우 낮은 전압 동작에서 달성된다. 변환기는 그 웰이 접지된 출력 구동기 PMOS FET (212) 을 포함한다. 출력 NMOS FET (214) 및 별도의 입력 풀다운 NMOS FET (216) 은 변환기의 입력 (218) 에 병렬로 접속된다. 별도의 입력 풀다운 NMOS FET (216) 은 출력 구동기 PMOS FET 게이트 (222) 에 그것의 드레인 (246) 의 네거티브 게이트 전압을 제공한다. 네거티브 게이트 전압 및 접지된 웰은 변환기의 출력 신호 노이즈 펄스의 상승 시간을 상당히 감소시키고 밀러 커패시턴스 효과로 인한 입력 펄스 (207) 및 출력 펄스 (209) 사이의 커플링 효과에 의해 생성된 출력 펄스의 초기 전이에서의 네거티브 스파이크 전압을 사실상 소거할 것이다.
Figure R1020087010411
저전압 레벨 변환기, 저전압 레벨 하향 변환, 다중-공급전압 시스템, 온-칩 테스트 회로

Description

저전압 하향 변환기 {LOW-VOLTAGE DOWN CONVERTER}
발명의 배경
본 발명은 일반적으로 초대규모 집적 시스템을 위한 다중-공급전압에 대한 레벨 변환에 관한 것으로서, 특히 온-칩 테스트 회로에 대한 매우 낮은 전압 동작을 갖는 저전압 레벨 하향 변환에 관한 것이다.
예를 들어, 이중-공급 전압 시스템에 대한 종래 기술의 전압 레벨 변환은 통상 차동 인버터 회로를 통해 수행된다. 그러한 회로에 대한 출력 응답은 일반적으로 출력 인버터, 예를 들어 부하를 구동하는데 사용되는 MOSFET (metal-oxide semiconductor field effect transistor) 의 구동 용량에 의해 제한된다. 더욱 많은 전류 구동을 얻기 위해 출력 구동기 사이즈를 증가시킴으로써 저전압 동작을 달성하는 것은 통상 구동기를 업사이징 (upsizing) 하는 것이 고유 및 커플링 커패시턴스를 증가시키며 MOSFET 디바이스들은 통상 그들의 게이트와 드레인 단자들 간에 상당한 커플링 커패시턴스를 갖는다는 사실로 인하여 그 문제를 해결하지 못한다. 드레인 전압의 상승 (하강) 의 높은 에지 레이트 (edge rate) 는 밀러 커패시턴스를 통하여 MOSFET 의 게이트에 용량적으로 커플링될 수도 있다. 그 커플링은 MOSFET 의 게이트 전압이 상승하게 하여 회로의 의도하지 않은 또는 해로운 동작을 야기시킬 수 있다. 따라서, 더욱 많은 전류 구동을 얻기 위해 구동기를 업사이징하는 것은 사실 레벨 변환 회로 성능의 개선 보다는 열화를 초래할 수도 있다.
온-칩 테스트 회로에서, 하나의 목적은 입력 신호, 예를 들어 테스트 노이즈 펄스를 높은 공급전압 레벨로부터 낮은 공급전압 레벨로 변환하는 것이다. 그러나, 전류 구동과 고유 커패시턴스 간의 트레이드-오프로 인하여, 종래 기술의 회로는 필요한 전류 구동을 생성하면서 낮은 공급전압으로 출력 신호의 만족스럽게 짧은 상승 시간을 달성할 수 없었다. 설명을 위해, 도 1은 횡좌표 상의 나노초 (n) 로 도시된 시간에 대해, 종좌표 상의 밀리볼트 (m) 로 도시된 전압의 그래프 (100) 상에 종래 기술의 레벨 변환기의 일 예에 대한 과도 응답을 도시한다. 그래프 (100) 는 입력 펄스 (106) 를 갖는 동일한 그래프 상에 비교용의 출력 펄스 (102) 를 도시한다. 입력 펄스 (106) 는 비반전 입력 펄스 (104) 의 결과이다. 도 1에서 알 수 있는 바와 같이, 출력 펄스 (102) 는 출력 펄스 상승 시간 (116) (간단히, 출력 펄스 (102) 의 전압이 전체 진폭 전압 레벨의 10% 로부터 90% 에 이르는 시간) 이 출력 펄스 (102) 의 펄스 폭 (110) 의 수용할 수 없을 정도로 큰 부분을 차지할 정도로, 일반적으로 108 로 나타낸 열악한 상승 시간을 갖는다. 예를 들어, 도 1에 도시된 바와 같이, 상승 시간 (116) 은 대략 2.2 나노초의 전체 펄스 폭 (110) 중 대략 1.7 나노초이다. 또한, 밀러 커패시턴스 효과는 커플링 효과로서 지칭될 수도 있는 초기 전압 강하 (112) 를 생성할 수도 있다. 그러한 전압 강하 (112) 는 입력 펄스 (104) 의 상승 에지 (114) (로우에서 하이로의 전이) 에 대한 원하는 회로 성능의 정반대이며 긴 상승 시간 (116) 에 악영향 을 준다.
알 수 있는 바와 같이, 입력 신호를 높은 공급전압 레벨로부터 낮은 공급전압 레벨로 변환하는 저전압 레벨 변환기에 대한 필요가 존재한다. 밀러 커패시턴스의 제한을 극복하여 출력 펄스의 상당히 개선된, 예를 들어 단축된 상승 시간을 갖는 필요한 전류 구동을 제공하는 레벨 하향 변환기에 대한 필요가 또한 존재한다.
본 발명의 요약
본 발명의 일 실시형태에서, 저전압 레벨 변환기 회로는 출력 구동기 트랜지스터 및 출력 구동기 트랜지스터의 게이트에 풀다운 전압을 제공하는 개별 입력 풀다운 트랜지스터를 포함한다.
본 발명의 또 다른 실시형태에서는, 시스템은 접지된 웰을 갖는 포지티브 금속 산화물 반도체 (PMOS) 출력 구동기 트랜지스터에 네거티브 게이트 전압을 제공하는 입력 풀다운 네거티브 금속 산화물 반도체 (NMOS) 를 갖는 저전압 레벨 변환기를 포함한다.
본 발명의 또 다른 실시형태에서는, 온-칩 테스트 시스템은 높은 공급전압 레벨의 입력 펄스 신호를 저전압 레벨 변환기에 제공하는 펄스 발생기를 포함한다. 저전압 레벨 변환기는 접지된 웰을 갖는 출력 구동기 PMOS FET 에 네거티브 게이트 전압을 제공하는 입력 풀다운 트랜지스터; 및 저전압 레벨 변환기의 입력에 입력 풀다운 트랜지스터와 병렬로 접속된 게이트를 갖는 출력 NMOS FET 을 포함한다. 저전압 레벨 변환기의 입력은 펄스 발생기로부터 입력 펄스 신호를 수신한 다. PMOS FET 및 출력 NMOS FET 양자의 드레인들은 저전압 레벨 변환기의 출력에 양자 모두 접속되고; 테스트 중인 디바이스 (device under test) 는 저전압 레벨 변환기의 출력에 접속된다. 테스트 중인 디바이스는 낮은 공급전압 레벨의 출력 신호 노이즈 펄스를 수신한다.
본 발명의 또 다른 실시형태에서, VLSI 집적회로 칩은 저전압 레벨 변환기를 포함한다. 저전압 레벨 변환기는, 그 드레인이 저전압 레벨 변환기의 출력에 접속되고 그 웰은 접지된 출력 구동기 PMOS FET 을 포함한다. 저전압 레벨 변환기는 또한, 그 드레인이 저전압 레벨 변환기의 출력에 접속되고 그 게이트가 저전압 레벨 변환기의 입력에 접속된 출력 NMOS FET; 및 그 드레인의 네거티브 게이트 전압을 출력 구동기 PMOS FET 에 제공하고 그 게이트는 저전압 레벨 변환기의 입력에 출력 NMOS FET 과 병렬로 접속된 입력 풀다운 NMOS FET 을 포함한다. 저전압 레벨 변환기의 입력은 높은 공급전압 레벨의 입력 펄스 신호를 수신하고; 낮은 공급전압 레벨의 출력 신호 노이즈 펄스를 제공한다.
본 발명의 또 다른 실시형태에서, 전압 레벨 변환의 방법은, (1) 출력 구동기 트랜지스터의 드레인을 저전압 레벨 변환기의 출력에 접속하는 단계; (2) 출력 트랜지스터의 드레인을 저전압 레벨 변환기의 출력에 접속하는 단계; (3) 입력 풀다운 트랜지스터의 드레인을 출력 구동기 트랜지스터의 게이트에 접속하여 출력 구동기 트랜지스터에 네거티브 게이트 전압을 제공하는 단계; 및 (4) 출력 신호 노이즈 펄스가 입력 펄스의 전압 보다 더 낮은 전압으로 저전압 레벨 변환기의 출력에 제공되도록 입력 풀다운 트랜지스터의 게이트 및 출력 트랜지스터의 게이트에 입력 펄스를 인가하는 단계를 포함한다.
본 발명의 또 다른 실시형태에서는, 전압 펄스를 저전압 레벨 하향 변환하는 수단은 부하를 구동하는 수단; 및 부하를 구동하는 수단에 풀다운 게이트 전압을 제공하는 수단을 포함한다. 풀다운 게이트 전압은 부하를 구동하는 수단의 전류 구동을 증가시키고 부하를 구동하는 수단의 스위칭 시간을 감소시킨다.
본 발명의 이들 및 다른 특징, 양태 및 이점은 이하의 도면, 상세한 설명 및 청구의 범위를 참조하여 더욱 잘 이해될 것이다.
도면의 간단한 설명
도 1은 종래기술의 레벨 변환기 회로에 대한 과도 응답의 전압-시간 그래프이다.
도 2는 본 발명의 일 실시형태에 따른 온-칩 테스트 시스템의 시스템 블록도이다.
도 3은 본 발명의 일 실시형태에 따른 저전압 레벨 변환기 회로에 대한 회로도이다.
도 4는 도 3의 변환기 회로에 대한 시뮬레이션 결과를 도시하는 그래프이다.
도 5는 도 3의 변환기 회로에 대한 게이트 전압 및 출력 전압을 도시하는 그래프이다.
도 6은 도 3의 변환기 회로에 대한 대안적인 조건들 하에서의 시뮬레이션 결과를 도시하는 그래프이다.
도 7은 본 발명의 일 실시형태에 따른 저전압 레벨 변환을 위한 방법의 흐름 도이다.
발명의 상세한 설명
다음의 상세한 설명은 본 발명을 수행하는 최선의 현재 고려된 형태들이다. 상세한 설명은 제한하는 의미로 취해지는 것이 아니라, 본 발명의 범위는 첨부된 청구범위에 의해 최선으로 정의되기 때문에, 본 발명의 일반적인 원리를 설명하는 목적으로만 행해진다.
대체로, 본 발명은 VLSI (very large scale integrated) 회로 칩에서의 동작에 특히 적합할 수도 있는, 매우 낮은 전압 동작을 갖는 저전압 레벨 하향 변환을 제공한다. 일 실시형태는 비교적 높은 트랜지스터 임계 전압 (400-500 mV) 으로 매우 낮은 전압, 예를 들어 300-450 밀리볼트 (mV) 에서 동작할 수 있는 온-칩 테스트 회로를 제공할 수도 있다. 일 실시형태에서는, 저전압 레벨 변환기는 입력 신호 레벨을 높은 공급전압 레벨로부터 낮은 공급전압 레벨로 변환하며, 여기서 낮은 공급전압 레벨은 성능의 상당한 열화, 예를 들어 출력 펄스의 상승 시간의 증가 또는 부하를 구동하는데 있어서의 불능 없이 출력 구동기의 임계 전압에 매우 가까울 수 있다.
일 실시형태는, 예를 들어 트랜지스터로의 입력 신호를 사용하여 출력 PMOS (positive metal-oxide semiconductor) 트랜지스터의 게이트를 풀다운 (예를 들어, 네거티브) 하도록 개별의 (즉, 종래의 기술에 존재하지 않는) NMOS (negative metal-oxide semiconductor) 입력 트랜지스터를 사용하는 것에 의해 종래기술과 다르다. 네거티브 게이트 전압은 더욱 많은 전류 구동을 제공할 수도 있다. 예를 들어, 제로 볼트의 보통 게이트 전압을 사용할 때, 출력 PMOS 에 대한 전류 구동은 최대 400 내지 500 마이크로 암페어일 수도 있다. 네거티브 게이트 전압을 사용하는 것은 더욱 많은 전류 구동을 제공할 수도 있다. 따라서, 네거티브 게이트 전압은 트랜지스터가 훨씬 더 빨리 (예를 들어, 오프에서 온으로) 스위칭하는 것을 허용할 수도 있다. 따라서, 더욱 높은 스위칭 속도 및 부가적인 전류 구동은 회로의 출력 펄스의 상승 시간을 개선, 즉 감소시킬 수 있다.
별도의 입력 풀다운 NMOS 트랜지스터의 사용에 부가적으로, 출력 PMOS 트랜지스터의 임계 전압 (예를 들어, 트랜지스터를 온으로 스위칭하는데 필요한 전압) 을 저하시키는 것과 함께 출력 PMOS 트랜지스터의 게이트 전압을 저하시키는 별도의 입력 풀다운 NMOS 트랜지스터를 사용하는 것의 조합은 또한 신규하다. 예를 들어, 출력 PMOS 트랜지스터의 임계 전압은 출력 PMOS 트랜지스터의 웰을 접지에 접속함으로써 저하될 수도 있다. 출력 PMOS 트랜지스터의 임계 전압을 저하시키는 것은 전류 구동을 도울 수 있고 더 빠른 전이 (감소된 상승 시간) 를 제공할 수 있다. 일 실시형태에서, 출력 PMOS 의 게이트는 별도의 풀다운 NMOS 트랜지스터와 출력 PMOS 간의 밀러 효과를 통해 네거티브 전압으로 풀다운될 수도 있으며, 회로는 출력 PMOS 트랜지스터 및 별도의 풀다운 NMOS 트랜지스터 양자의 밀러 효과가 동일한 방향에 있도록 접속되어 출력 전이에 영향을 주는 유일한 커플링 효과가 출력 NMOS 트랜지스터의 커플링 효과이도록 하여, 작은 커플링 효과 및 짧은 상승 시간을 초래한다. 따라서, 일 실시형태는 밀러 효과가 단점으로만 작용하는 종래기술 회로와 대조적으로 밀러 효과를 이점으로 바꾼다. 요약하면, 본 발명의 회로의 실시형태는 종래의 인버터 회로에 비해 두 가지 일을 할 수도 있다: (1) 출력 대 입력의 밀러 효과 커플링이 거의 소거되어 출력 펄스에 네거티브 딥이 없도록 할 수도 있다; (2) 출력 PMOS 트랜지스터가 훨씬 더 빠른 스위칭 속도를 가질 수 있기 때문에 출력 펄스는 더욱 짧은 상승 시간을 가질 수 있다.
또한, 예를 들어 도 3에 도시된 변환기 회로는, 입력이 하이일 때 공급부로부터 접지까지 출력 PMOS 트랜지스터와 출력 NMOS 트랜지스터 간에 직류 (DC) 경로가 존재할 수도 있기 때문에, 보기 드물고 직관에 반할 수도 있다. 공급부와 접지 간에 직접 경로를 가지는 것은 CMOS (complementary metal-oxide semiconductor) 설계에서는 흔하지 않다. 그러나, 테스팅에만 사용된 특별한 회로를 포함하는 애플리케이션에 대해, 테스트 회로는 짧은 동작 기간을 가지며 칩의 정상 동작 동안 턴오프되어 도 3에 도시된 레벨 변환기가 비록 그 구성이 약식일지라도 그러한 애플리케이션에 사용될 수 있도록 한다.
도 2는 본 발명의 실시형태에 따른 VLSI 집적 회로 칩 (202) 을 위한 예시적인 온-칩 테스트 시스템 (200) 을 도시한다. 온-칩 테스트 시스템 (200) 은 예를 들어 칩 (202) 상의 CMOS 회로의 노이즈 마진을 테스트하기 위한 노이즈 펄스를 발생시키는데 사용될 수도 있다. 회로 칩 (202) 은 예를 들어 이동 전화를 위한 무선 신호를 디지털적으로 인코딩 및 디코딩하는데 사용되는 모뎀 (modem: modulator-demodulator) 칩에 사용되는 VLSI 회로일 수도 있다. 테스트 중인 디바이스 (204) 는 예를 들어 모뎀 칩의 경우에서의 모뎀과 같은 칩 (202) 에 의해 구현된 전체 시스템일 수도 있고, 또는 모뎀 칩의 경우에서의 변조기와 같은 칩 (202) 의 서브시스템일 수도 있다. 온-칩 테스트 시스템 (200) 은 저전압 레벨 변환기 (208) 의 입력에 인가되는 구형파 펄스 입력 신호 (207) 를 발생시킬 수 있는 펄스 발생기 (206) 를 포함할 수도 있다. 구형파 펄스 입력 신호 (207) 를 입력으로서 취할 때, 저전압 레벨 변환기 (208) 는 출력 신호로서 노이즈 펄스 (209) 를 생성할 수도 있다. 저전압 레벨 변환기 (208) 는 1.2 볼트 (V) 의 공칭 레벨을 갖는 입력 펄스, 예를 들어 구형파 펄스 입력 신호 (207) 를 300-400 mV 의 범위의 공칭 레벨을 갖고 구형파 입력으로부터 실직적으로 구형파인 출력을 재생하기에 충분히 짧은 상승 시간을 갖는, 노이즈 펄스 (209) 와 같은 출력 펄스로 변환할 수도 있다. 예를 들어, 긴 상승 시간 (108) 및 입력 펄스에 대한 상술된 커플링 효과 (112) 를 갖는, 도 1에 도시된 출력 펄스 (102) 의 형태 등의 출력 파형은 온-칩 테스트 시스템 (200) 을 사용하여 실시된 칩 (202) 상의 CMOS 회로의 노이즈 마진을 테스팅하기 위한 저전압 레벨 변환기 (208) 의 노이즈 펄스 (209) 출력으로서 유용하지 않다. 저전압 레벨 변환기 (208) 의 노이즈 펄스 (209) 출력은 테스트 중인 디바이스 (204) 의 특정의 특성 및 사양에 따라 테스트 중인 디바이스 (204) 의 회로 내의 여러 포인트에 도입될 수도 있다. 디바이스 (204) 는 디바이스 (204) 의 회로 내의 여러 포인트들로부터 접속되어 회로 전압 및 전류 등의 다양한 파라미터들을 모니터 및 측정할 수도 있고, 디바이스 (204) 의 특정의 특성 및 사양에 따라 특정치들이 도 2의 통과/실패 결과 (210) 로서 나타낸 테스트의 결과를 제공하는데 사용될 수도 있다.
도 3은 일 실시형태에 따른 저전압 레벨 변환기 (208) 를 도시한다. 저 전압 레벨 변환기 (208) 는 VLSI 집적 회로 칩 (202) 등의 VLSI 칩 상에 CMOS 제조 기술을 사용하여 구현될 수도 있다. 변환기 (208) 는 도 3에 도시된 바와 같이 PMOS 전계 효과 트랜지스터 (FET) 일 수도 있는 "상부" 출력 구동기 트랜지스터 (212) 를 포함할 수도 있다. 변환기 (208) 는 또한 도시된 바와 같은 NMOS FET 일 수도 있는 "저부" 출력 트랜지스터 (214) 를 포함할 수도 있다. 변환기 (208) 는 또한 도시된 바와 같은 NMOS FET 일 수도 있는 입력 풀다운 트랜지스터 (216) 를 포함할 수도 있다. 상부 출력 구동기 트랜지스터 (212), 저부 출력 트랜지스터 (214) 및 입력 풀다운 트랜지스터 (216) 는 도 3에 도시된 바와 같이 접속될 수도 있다.
입력 신호 (207) 는 변환기 입력 (218) 에 공급될 수도 있다. 변환기 입력 (218) 은 입력 풀다운 NMOS 트랜지스터 (216) 의 게이트 (226) 및 저부 출력 NMOS 트랜지스터 (214) 의 게이트 (224) 양자에 (병렬로) 접속될 수도 있다. 입력 풀다운 NMOS 트랜지스터 (216) 의 소스 (236) 및 저부 출력 NMOS 트랜지스터 (214) 의 소스 (234) 양자는 도 3에 도시된 바와 같이 접지 (250) 에 접속될 수도 있다. 상부 출력 구동기 PMOS 트랜지스터 (212) 의 소스 (232) 는 공급 전압 (Vdd_noise) (260) 을 제공하는 저전압 전력공급부에 접속될 수도 있다. 예를 들어, 칩 (202) 에 대한 고전압 전력공급부는 명목상 약 1.0 내지 1.5 V 사이를 제공할 수 있는 반면, 칩 (202) 에 대한 저전압 전력공급부는 명목상 300 mV 내지 500 mV 사이를 제공할 수도 있다. 상부 출력 구동기 PMOS 트랜지스터 (212) 의 드 레인 (242) 은 출력 (220) 에 접속될 수 있고 저부 출력 NMOS 트랜지스터 (214) 의 드레인 (244) 또한 출력 (220) 에 접속될 수도 있다. 출력 (220) 은 테스트 중인 디바이스 (204) 와 같은 부하에 출력 노이즈 펄스 신호 (209) 를 제공할 수도 있다.
입력 풀다운 NMOS 트랜지스터 (216) 의 드레인 (246) 은 상부 출력 구동기 PMOS 트랜지스터 (212) 의 게이트 (222) 에 접속될 수도 있다. 테스트 시스템 (200) 의 동작에서, 입력 펄스 (207) 가 로우로 되면, 게이트 (222) 로의 드레인 (246) 의 접속은 게이트 (222) 에, 예를 들어 상부 출력 구동기 PMOS 트랜지스터 (212) 의 전류 구동 및 스위칭 속도를 증가시킬 수 있는 네거티브 전압을 제공할 수도 있다. 상부 출력 구동기 PMOS 트랜지스터 (212) 의 웰 (252) 은 접지 (250) 에 접속될 수도 있다. 테스트 시스템 (200) 의 동작에서, 예를 들어 공급 전압 (Vdd _ noise) (260) 으로의 웰 (252) 의 더욱 관습적인 접속과 대조적으로 접지 (250) 로의 웰 (252) 의 접속은 상부 출력 구동기 PMOS 트랜지스터 (212) 의 임계 전압을 저하시킬 수 있고 또한 상부 출력 구동기 PMOS 트랜지스터 (212) 의 전류 구동 및 스위칭 속도를 증가시킬 수 있다.
상부 출력 구동기 PMOS 트랜지스터 (212) 는 공지된 밀러 효과로 인해 밀러 커패시턴스 (262) 로서 지칭될 수도 있는 고유 게이트-대-드레인 커패시턴스 (Cgdp) 를 가질 수도 있다. 마찬가지로, 저부 출력 NMOS 트랜지스터 (214) 는 고유 게이트-대-드레인 커패시턴스 (Cgdn), 즉 밀러 커패시턴스 (264) 를 가질 수 도 있고; 입력 풀다운 NMOS 트랜지스터 (216) 는 고유 게이트-대-드레인 커패시턴스 (Cgdi), 즉 밀러 커패시턴스 (266) 를 가질 수도 있다. 테스트 시스템 (200) 의 동작에서, 게이트 (222) 로의 드레인 (246) 의 접속은 출력 구동기 PMOS 트랜지스터 (212) 의 게이트 (222) 에 밀러 커패시턴스 (266) 의 효과를 커플링하여, 예를 들어 입력 펄스 (207) 가 로우로 갈 때, 출력 구동기 PMOS 트랜지스터 (212) 의 게이트 (222) 가 별도의 입력 풀다운 NMOS 트랜지스터 (216) 와 출력 구동기 PMOS 트랜지스터 (212) 간의 밀러 효과 (Cgdi (266)) 를 통해 네거티브 전압으로 풀다운될 수 있도록 한다. 출력 PMOS (Cgdp (262)) 트랜지스터 및 별도의 입력 풀다운 NMOS (Cgdi (266)) 트랜지스터 양자의 밀러 효과는 출력 (220) 전이에 영향을 주는 유일한 밀러 효과가 출력 NMOS 트랜지스터 (Cgdn (264)) 의 밀러 효과일 수 있도록 동일한 방향에 있을 수도 있다. 따라서, 커플링 효과 (도 4 내지 도 6 참조) 는 무시할 수 있게 (예를 들어, 약 100 mV 로부터 200 mV 까지의 범위의 종래 기술의 커플링 효과에 비하여 약 30 mV 보다 더 적게) 된다. 트랜지스터 (214) 는 출력 상의 커플링 커패시턴스 (264) 효과가 최소가 되도록 충분히 작게 제작될 수도 있다.
도 4는 도 3의 변환기 회로 (208) 에 대한 SPICE (Simulation Program with Integrated Circuit Emphasis) 모델을 사용한 과도 응답 시뮬레이션 결과들을 도시한다. 시뮬레이션은 예를 들어 파라미터들 Vdd (칩 (202) 에 대한 고전압 전력 공급) = 1.08 V; Vdd _ noise (공급 전압 (260)) = 350 mV, 및 CL = 8 펨토패럿 (fF) 으 로서의 부하 커패시턴스로 특정된, 출력 (220) 에 접속된 부하를 사용하여 수행될 수도 있다. 그래프 (400) 는 횡좌표 상에 나노초 (n) 로 도시된 시간에 대해, 종좌표 상에 밀리볼트 (m) 로 전압을 도시한다. 그래프 (400) 는 입력 펄스 (207) 를 갖는 동일한 그래프 상에 비교용의 출력 펄스 (209) 를 도시한다. 또한, 비반전 입력 펄스 (406) 가 비교를 위해 도시되고; 입력 펄스 (207) 는 비반전 입력 펄스 (406) 의 결과일 수도 있다. 출력 펄스 상승 시간 (416) 은 대략 350 피코초 (ps) 또는 대략 0.35 나노초인 것으로 나타날 수 있다. 커플링 효과 (412) 는 대략 30 밀리볼트 보다 더 작은 것으로 보여질 수도 있다.
도 5는 도 3에 도시된 것과 같은 저전압 레벨 변환기 (208) 에 대한 게이트 전압 및 출력 전압을 도시한다. 그래프 (500) 는 횡좌표 상에 나노초로 도시된 시간에 대해, 종좌표 상에 밀리볼트로 전압을 도시한다. 그래프 (500) 는 게이트 전압 (522) 으로서 지칭되는, 상부 출력 구동기 PMOS 트랜지스터 (212) 의 게이트 (222) 의 대응하는 전압을 갖는 동일한 그래프 상에 비교용의 출력 펄스 (209) 를 도시한다. 도 5는 별도의 풀다운 NMOS 트랜지스터 (216) 와 출력 PMOS 구동기 트랜지스터 (212) 간의 밀러 효과로부터 야기되는 네거티브 게이트 전압 (522) 이 대략 150 mV 로 된다는 것을 도시한다. 이러한 결과는 예를 들어 네게티브 게이트 전압 (522) 을 제공하는 것에 의해, 또는 출력 구동기 PMOS 트랜지스터 (212) 의 웰을 접지에 접속하는 것에 의해, 또는 양자의 조합에 의해 달성된 부스트된 (boosted) PMOS 전류 구동에 있을 수도 있다. 따라서, 노이즈 펄스 (209) 의 (도 5에 도시된 바와 같은 대략 350 ps 까지의) 상승 시간 (516) 에 있어서의 상당한 감소가 달성될 수도 있다. 또한, 커플링 효과 (512) 는 도 5에서 대략 30 밀리볼트 보다 작은 것으로 나타날 수도 있다.
도 6은 도 4에서 사용된 것들과는 대안적인 파라미터들을 사용하여 도 3의 변환기 회로 (208) 에 대해 SPICE 모델을 사용하는 과도 응답 시뮬레이션 결과들을 도시한다. 시뮬레이션은 예를 들어 파라미터들 Vdd (칩 (202) 에 대한 고전압 전력 공급) = 1.08 V; Vdd _ noise (공급 전압 (260)) = 500 mV, 및 부하 커패시턴스 CL = 8 fF 를 갖는, 출력 (220) 에 접속된 부하를 사용하여 수행될 수도 있다. 그래프 (600) 는 횡좌표 상에 나노초 (n) 로 도시된 시간에 대해, 종좌표 상에 밀리볼트 (m) 로 전압을 도시한다. 그래프 (600) 는 입력 펄스 (207) 를 갖는 동일한 그래프 상에 비교용의 출력 펄스 (209) 를 도시한다. 또한, 비반전 입력 펄스 (606) 가 비교를 위해 도시되고; 입력 펄스 (207) 는 비반전 입력 펄스 (606) 의 결과일 수도 있다. 출력 펄스 상승 시간 (616) 은 대략 150 피코초 (ps) 로 나타날 수도 있다. 커플링 효과 (612) 는 그래프 (600) 의 스케일에 대해 무시할 수 있는, 예를 들어 10 밀리볼트보다 더 작은 것으로 나타날 수도 있다.
도 7은 본 발명의 일 실시형태에 따른 저전압 레벨 변환을 위한 방법 (700) 을 도시하는 흐름도이다. 방법 (700) 은 높은 공급전압 레벨, 예를 들어 명목상 300 내지 500 mV 사이의 낮은 공급전압 레벨을 또한 공급할 수 있는 다중 공급전압 시스템으로부터 명목상 1.0 내지 1.5 V 사이일 수도 있는 레벨의 펄스 발생기 (예를 들어, 펄스 발생기 (206)) 으로부터 구형파 펄스 입력 신호 (207) 와 같은 입력 펄스를 인가하는 단계 (702) 를 포함할 수도 있다. 방법 (700) 은 또한 단계 (704) 에서 출력 구동기 PMOS FET 트랜지스터 (212) 와 같은 출력 구동기 트랜지스터를 접속하는 것을 포함할 수도 있다. 단계 (704) 는 예를 들어 출력 구동기 트랜지스터 (212) 의 드레인 (242) 을 저전압 레벨 변환기 회로 (208) 의 출력 (220) 에 접속시키는 것을 포함할 수도 있다. 단계 (704) 는 또한, 예를 들어 출력 구동기 트랜지스터 (212) 의 웰 (252) 을 접지 (250) 에 접속시키는 것을 포함할 수도 있다. 또한, 단계 (704) 는 예를 들어 출력 구동기 트랜지스터 (212) 의 소스 (232) 를 공급전압 (Vdd _ noise) (260) 과 같은 낮은 전압공급 레벨에 접속하는 것을 포함할 수도 있다.
방법 (700) 은 또한 저부 출력 NMOS FET 트랜지스터 (214) 의 드레인 (244) 과 같은 출력 트랜지스터의 드레인을 저전압 레벨 변환기 (208) 의 출력 (220) 에 접속하는 단계 (706) 를 포함할 수도 있다. 단계 (708) 는 입력 풀다운 NMOS FET 트랜지스터 (216) 의 드레인 (246) 과 같은 별도의 입력 풀다운 트랜지스터의 드레인을 출력 구동기 트랜지스터의 게이트 (예를 들어, 출력 구동기 PMOS FET 트랜지스터 (212) 의 게이트 (222)) 에 접속하여 출력 구동기 PMOS 트랜지스터 (212) 로 네거티브 게이트 전압 (522) 을 제공하는 것을 포함할 수도 있다. 방법 (700) 은 또한, 예를 들어 도 4 내지 도 6 에서 도시된 바와 같은 짧은 상승 시간 및 무시할 수 있는 커플링 효과를 갖는 출력 신호 노이즈 펄스 (209) 와 같은 출력 신호 노이즈 펄스가 입력 펄스의 전압 (예를 들어, 공칭 1.2 V 와 같은 높은 공급 전압 레벨 (Vdd)) 보다 더 낮은 전압 (예를 들어, 공급 전압 (206) 과 같은 낮은 공급전압 레벨) 으로 저전압 레벨 변환기 (208) 의 출력 (220) 에 제공될 수 있도록 입력 풀다운 NMOS 트랜지스터 (216) 의 게이트 (226) 및 출력 NMOS 트랜지스터 (214) 의 게이트 (224) 양자에 병렬로 입력 펄스 (207) 를 인가하는 단계 (710) 를 포함할 수도 있다. 출력 신호 노이즈 펄스 (209) 로써 예를 들어 테스트 중인 디바이스 (204) 인 부하를 구동하는 단계 (712) 가 또한 방법 (700) 에 포함될 수도 있다.
물론, 상술된 것은 본 발명의 예시적인 실시형태들에 관한 것이라는 것과 변형들이 다음의 청구범위에서 진술된 본 발명의 사상 및 범위로부터 이탈하지 않고 행해질 수도 있다는 것은 이해되어야 한다.

Claims (31)

  1. 입력 및 출력을 갖는 저전압 레벨 변환기 회로로서,
    제 1 공급전압 및 상기 제 1 공급전압보다 높은 제 2 공급전압을 공급하는 이중-레벨 전압 공급부의 상기 제 1 공급전압에 접속된 소스, 상기 저전압 레벨 변환기 회로의 상기 출력에 접속된 드레인, 및 접지에 접속된 웰을 갖는 제 1 출력 구동기 트랜지스터;
    상기 저전압 레벨 변환기 회로의 상기 입력에 접속된 게이트, 상기 접지에 접속된 소스, 및 상기 저전압 레벨 변환기 회로의 상기 출력에 접속된 드레인을 갖는 제 2 출력 구동기 트랜지스터; 및
    상기 저전압 레벨 변환기 회로의 상기 입력에 접속된 게이트 및 상기 제 1 출력 구동기 트랜지스터의 게이트에 접속된 드레인을 가지며, 상기 제 1 출력 구동기 트랜지스터의 상기 게이트에 풀다운 전압을 제공하는 개별 입력 풀다운 트랜지스터를 포함하는, 저전압 레벨 변환기 회로.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 저전압 레벨 변환기 회로의 상기 입력 풀다운 트랜지스터는 상기 제 1 공급전압보다 높은 전압을 갖는 입력 펄스를 수신하는, 저전압 레벨 변환기 회로.
  5. 제 1 항에 있어서,
    상기 제 1 출력 구동기 트랜지스터는 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터인, 저전압 레벨 변환기 회로.
  6. 제 1 항에 있어서,
    상기 제 2 출력 구동기 트랜지스터 및 상기 입력 풀다운 트랜지스터는 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터인, 저전압 레벨 변환기 회로.
  7. 제 1 항에 있어서,
    상기 저전압 레벨 변환기 회로의 상기 출력에서의 출력 전압은 500 mV 이하인, 저전압 레벨 변환기 회로.
  8. 접지된 웰을 갖는 포지티브 금속 산화물 반도체 (PMOS) 출력 구동기 트랜지스터에 네거티브 게이트 전압을 제공하는 입력 풀다운 네거티브 금속 산화물 반도체 (NMOS) 트랜지스터를 갖는 저전압 레벨 변환기; 및
    상기 저전압 레벨 변환기의 입력에 접속된 게이트를 갖는 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터로서, 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터의 게이트는 상기 입력 풀다운 네거티브 금속 산화물 반도체 (NMOS) 트랜지스터의 게이트와 병렬로 접속되는, 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터를 포함하고,
    상기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터와 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터 양자의 드레인들 모두는 상기 저전압 레벨 변환기의 출력에 접속되고,
    상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터와 상기 입력 풀다운 네거티브 금속 산화물 반도체 (NMOS) 트랜지스터 양자의 소스들 모두는 접지에 접속되는, 시스템.
  9. 제 8 항에 있어서,
    상기 저전압 레벨 변환기의 입력에서의 입력 전압 펄스는 상기 저전압 레벨 변환기의 출력에서의 출력 노이즈 펄스 신호의 전압 레벨보다 높은 전압 레벨을 갖는, 시스템.
  10. 제 8 항에 있어서,
    상기 저전압 레벨 변환기는 명목상 1.0 내지 1.5 V 사이의 전압을 제공하는 고전압 전력공급부 및 명목상 300 mV 내지 500 mV 사이의 전압을 제공하는 저전압 전력공급부를 갖는 다중-레벨 전력공급부를 사용하여 동작하는, 시스템.
  11. 삭제
  12. 온-칩 테스트 시스템으로서,
    제 1 공급전압 레벨의 입력 펄스 신호를 제공하는 펄스 발생기;
    저전압 레벨 변환기; 및
    상기 저전압 레벨 변환기의 출력에 접속되고 상기 제 1 공급전압 레벨보다 낮은 제 2 공급전압 레벨의 출력 신호 노이즈 펄스를 수신하는 테스트 중인 디바이스 (device under test) 를 포함하고,
    상기 저전압 레벨 변환기는,
    접지된 웰을 갖는 출력 구동기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터에 네거티브 게이트 전압을 제공하는 입력 풀다운 트랜지스터; 및
    상기 입력 풀다운 트랜지스터의 게이트와 병렬로 상기 저전압 레벨 변환기의 입력에 접속된 게이트를 갖는 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터를 포함하고,
    상기 저전압 레벨 변환기의 입력은 상기 펄스 발생기로부터 상기 입력 펄스 신호를 수신하고,
    상기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터와 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터 양자의 드레인들 모두는 상기 저전압 레벨 변환기의 출력에 접속되고,
    상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터와 상기 입력 풀다운 트랜지스터 양자의 소스들 모두는 접지에 접속되는, 온-칩 테스트 시스템.
  13. 제 12 항에 있어서,
    상기 제 2 공급전압 레벨은 상기 출력 구동기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터 및 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터의 임계 전압에 가까운, 온-칩 테스트 시스템.
  14. VLSI 집적 회로 칩으로서,
    저전압 레벨 변환기를 포함하고,
    상기 저전압 레벨 변환기는,
    드레인이 상기 저전압 레벨 변환기의 출력에 접속되고 접지된 웰을 갖는 출력 구동기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터;
    드레인이 상기 저전압 레벨 변환기의 출력에 접속되고 게이트는 상기 저전압 레벨 변환기의 입력에 접속된 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터; 및
    상기 출력 구동기 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터의 게이트에 드레인의 네거티브 게이트 전압을 제공하고 상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터의 게이트와 병렬로 상기 저전압 레벨 변환기의 입력에 접속된 게이트를 갖는 입력 풀다운 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터를 포함하고,
    상기 출력 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터와 상기 입력 풀다운 트랜지스터 양자의 소스들 모두는 접지에 접속되고,
    상기 저전압 레벨 변환기의 입력은 제 1 공급전압 레벨의 입력 펄스 신호를 수신하고,
    상기 저전압 레벨 변환기는 상기 제 1 공급전압 레벨보다 낮은 제 2 공급전압 레벨의 출력 신호 노이즈 펄스를 제공하는, VLSI 집적 회로 칩.
  15. 제 14 항에 있어서,
    상기 제 1 공급전압 레벨의 입력 펄스 신호를 제공하는 펄스 발생기를 더 포함하는, VLSI 집적 회로 칩.
  16. 제 14 항에 있어서,
    상기 저전압 레벨 변환기의 출력에 접속되고 상기 제 2 공급전압 레벨의 상기 출력 신호 노이즈 펄스를 수신하는 테스트 중인 디바이스를 더 포함하는, VLSI 집적 회로 칩.
  17. 제 14 항에 있어서,
    상기 출력 신호 노이즈 펄스의 상승 시간은 구형파 입력 펄스에 응답하여 350 피코초 보다 작은, VLSI 집적 회로 칩.
  18. 제 14 항에 있어서,
    밀러 효과로 인한 상기 입력 펄스 신호와 상기 출력 신호 노이즈 펄스 간의 커플링 효과는 30 mV 이하인, VLSI 집적 회로 칩.
  19. 제 14 항에 있어서,
    상기 제 2 공급전압 레벨은 500 mV 이하인, VLSI 집적 회로 칩.
  20. 제 14 항에 있어서,
    상기 입력 펄스 신호의 전압은 명목상 1.0 내지 1.5 V 인, VLSI 집적 회로 칩.
  21. 입력 풀다운 트랜지스터의 드레인을 제 1 출력 구동기 트랜지스터의 게이트에 접속하여 상기 제 1 출력 구동기 트랜지스터에 네거티브 게이트 전압을 제공하는 단계;
    상기 입력 풀다운 트랜지스터의 소스, 제 2 출력 트랜지스터의 소스 및 상기 제 1 출력 구동기 트랜지스터의 웰을 접지에 접속하는 단계;
    상기 제 1 출력 구동기 트랜지스터의 드레인을 저전압 레벨 변환기의 출력에 접속하는 단계;
    상기 제 2 출력 트랜지스터의 드레인을 상기 저전압 레벨 변환기의 출력에 접속하는 단계;
    상기 제 1 출력 구동기 트랜지스터의 소스를 제 1 공급전압 레벨에 접속하여, 출력 신호 노이즈 펄스가 상기 제 1 공급전압 레벨로 제공되도록 하는 단계; 및
    상기 입력 풀다운 트랜지스터의 게이트 및 상기 제 2 출력 트랜지스터의 게이트에 병렬로, 상기 제 1 공급전압 레벨보다 높은 제 2 공급전압 레벨의 입력 펄스를 인가하는 단계를 포함하고,
    상기 입력 풀다운 트랜지스터의 게이트에 입력 펄스를 인가하는 단계는 상기 입력 펄스의 전압보다 낮은 전압으로 상기 저전압 레벨 변환기의 출력에 출력 신호 노이즈 펄스를 제공하는, 전압 레벨 변환 방법.
  22. 제 21 항에 있어서,
    상기 인가하는 단계는,
    펄스 발생기로부터 상기 제 2 공급전압 레벨의 상기 입력 펄스를 인가하는 단계를 더 포함하는, 전압 레벨 변환 방법.
  23. 삭제
  24. 제 21 항에 있어서,
    상기 제 1 출력 구동기 트랜지스터는 포지티브 금속 산화물 반도체 (PMOS) 전계 효과 트랜지스터인, 전압 레벨 변환 방법.
  25. 제 21 항에 있어서,
    상기 출력 신호 노이즈 펄스를 사용하여 부하를 구동하는 단계를 더 포함하고,
    상기 부하는 테스트 중인 디바이스인, 전압 레벨 변환 방법.
  26. 제 21 항에 있어서,
    상기 출력 트랜지스터의 드레인을 접속하는 단계는 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터를 접속하는 단계를 포함하는, 전압 레벨 변환 방법.
  27. 제 21 항에 있어서,
    상기 입력 풀다운 트랜지스터의 드레인을 접속하는 단계는 네거티브 금속 산화물 반도체 (NMOS) 전계 효과 트랜지스터를 접속하는 단계를 포함하는, 전압 레벨 변환 방법.
  28. 전압 펄스를 저전압 레벨 하향 변환하는 수단으로서,
    제 1 게이트, 제 1 소스, 및 제 1 드레인을 갖는 제 1 트랜지스터를 포함하는 부하를 구동하는 제 1 수단;
    부하를 구동하는 상기 제 1 수단에 커플링되어 부하를 구동하며, 제 2 게이트, 제 2 소스, 및 제 2 드레인을 갖는 제 2 트랜지스터를 포함하는 제 2 수단;
    부하를 구동하는 상기 제 1 수단에 풀다운 게이트 전압을 제공하는 수단을 포함하고,
    상기 제 1 드레인은 상기 제 2 드레인에 커플링되고,
    상기 풀다운 게이트 전압은 부하를 구동하는 상기 제 1 수단의 전류 구동을 증가시키고,
    상기 풀다운 게이트 전압은 부하를 구동하는 상기 제 1 수단의 스위칭 시간을 감소시키고,
    풀다운 게이트 전압을 제공하는 상기 수단의 소스 및 상기 제 2 소스는 접지에 접속되고, 상기 제 1 소스는, 제 1 공급전압 및 상기 제 1 공급전압보다 높은 제 2 공급전압을 공급하는 이중-레벨 전압 공급부의 상기 제 1 공급전압에 접속되고,
    풀다운 게이트 전압을 제공하는 상기 수단의 게이트 및 상기 제 2 게이트는 입력에 접속되고,
    풀다운 게이트 전압을 제공하는 상기 수단의 드레인은 상기 제 1 게이트에 접속되는, 전압 펄스를 저전압 레벨 하향 변환하는 수단.
  29. 제 28 항에 있어서,
    부하를 구동하는 상기 제 1 수단의 임계 전압을 저하시키는 수단을 더 포함하는, 전압 펄스를 저전압 레벨 하향 변환하는 수단.
  30. 제 28 항에 있어서,
    이중-레벨 전압 공급부의 상기 제 1 공급전압으로부터 부하를 구동하는 상기 제 1 수단에 전류를 제공하는 수단을 더 포함하는, 전압 펄스를 저전압 레벨 하향 변환하는 수단.
  31. 제 30 항에 있어서,
    풀다운 게이트 전압을 제공하는 상기 수단은 상기 제 1 공급전압의 전압보다 높은 전압을 갖는 입력 펄스를 수신하는, 전압 펄스를 저전압 레벨 하향 변환하는 수단.
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214981A (ja) * 1998-01-26 1999-08-06 Matsushita Electric Ind Co Ltd レベルシフト回路

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3710271A (en) 1971-10-12 1973-01-09 United Aircraft Corp Fet driver for capacitive loads
JPS5912628A (ja) 1982-07-13 1984-01-23 Nec Corp トランジスタ回路
US4704549A (en) 1986-10-24 1987-11-03 Ncr Corporation CMOS to ECL converter-buffer
US5200921A (en) * 1990-09-20 1993-04-06 Fujitsu Limited Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages
US5483205A (en) * 1995-01-09 1996-01-09 Texas Instruments Incorporated Low power oscillator
JP2788890B2 (ja) * 1996-02-28 1998-08-20 日本電気アイシーマイコンシステム株式会社 レベルシフト回路
JP3676018B2 (ja) * 1997-02-25 2005-07-27 シャープ株式会社 電圧レベルシフター回路
JPH11145819A (ja) * 1997-11-11 1999-05-28 Hitachi Ltd 出力バッファ回路および半導体集積回路
US5896044A (en) * 1997-12-08 1999-04-20 Lucent Technologies, Inc. Universal logic level shifting circuit and method
US6246259B1 (en) * 1998-02-23 2001-06-12 Xilinx, Inc. High-speed programmable logic architecture having active CMOS device drivers
US6243468B1 (en) 1998-04-29 2001-06-05 Microsoft Corporation Software anti-piracy system that adapts to hardware upgrades
KR100301928B1 (ko) 1998-09-24 2001-10-27 윤종용 반도체장치의레벨변환기
US6271713B1 (en) * 1999-05-14 2001-08-07 Intel Corporation Dynamic threshold source follower voltage driver circuit
US6166961A (en) * 1999-08-19 2000-12-26 Aplus Flash Technology, Inc. Approach to provide high external voltage for flash memory erase
JP2001186007A (ja) * 1999-12-24 2001-07-06 Sharp Corp 金属酸化膜半導体トランジスタ回路およびそれを用いた半導体集積回路
KR100363327B1 (ko) * 2000-03-23 2002-11-30 삼성전자 주식회사 퓨즈 회로 및 그것의 프로그램 상태 검출 방법
JP2002041159A (ja) * 2000-07-25 2002-02-08 Nec Yamagata Ltd 半導体集積回路装置
US6927613B2 (en) * 2001-09-07 2005-08-09 Freescale Semiconductor, Inc. Circuit generating constant narrow-pulse-width bipolarity cycle monocycles using CMOS circuits
JP2003133938A (ja) * 2001-10-26 2003-05-09 Mitsubishi Electric Corp 出力回路
US6903576B2 (en) * 2002-09-30 2005-06-07 Stmicroelectronics Pvt. Ltd. Voltage level translator for translating low to high voltage levels in digital integrated circuits

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214981A (ja) * 1998-01-26 1999-08-06 Matsushita Electric Ind Co Ltd レベルシフト回路

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