JP2023503976A - 集積回路のための低電圧レベルシフタ - Google Patents

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Abstract

改善されたレベルシフタが開示される。本レベルシフタは、ＶＤＤＬに対して０．７５Ｖなどの比較的低い電圧を使用して、１ナノ秒未満の切り替え時間を達成することができる。改善されたレベルシフタは、結合段及びレベル切り替え段を含む。レベルシフトする関連方法も開示される。【選択図】図９

Description

（優先権の主張）
本出願は、２０１９年１１月２８日に出願された「Ｌｏｗ Ｖｏｌｔａｇｅ Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」と題する中国特許出願番号第２０１９１１１９２２０６．８号、及び２０２０年４月２日に出願された「Ｌｏｗ Ｖｏｌｔａｇｅ Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ Ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」と題する米国特許出願第１６／８３８，８４７号に対する優先権を主張するものである。
（発明の分野）
高速かつ低動作電圧で動作することができる、改善されたレベルシフタが開示される。
レベルシフタは、集積回路内の重要な構成要素である。レベルシフタは、第１の電圧領域から第２の電圧領域にデジタル信号を変換し、これは、集積回路の異なる部分が異なる電圧領域内で動作するときの本質的な機能である。
図１は、先行技術において既知であるレベルシフタを含む、レベルシフタ１００の概念的な動作を示す。この例では、電圧領域１０１（Ｖ1）内の「１」は１Ｖで表され、「０」は０Ｖで表され、電圧領域１０２（Ｖ2）内の「１」は２．５Ｖで表され、「０」は０Ｖで表される。レベルシフタ１００は、電圧領域１０１の「１」（１Ｖ）を電圧領域１０２の「１」（２．５Ｖ）に変換し、電圧領域１０１の「０」（０Ｖ）を電圧領域１０２の「０」（０Ｖ）に変換する。「１」及び「０」を表すために他の電圧を利用する他の電圧領域は既知であり、当業者は、図１及び本明細書で提供される電圧値が単なる例であることを理解するであろう。
ここで、図２～図４を参照してレベルシフタ１００の実施形態について説明する。最初に、図２は、インバータ２０１及び２０２を示し、インバータ２０１は、信号としてＩＮＰＵＴを受信し、出力としてＡを生成し（ＩＮＰＵＴの補数である）、インバータ２０２は、入力としてＡを受信し、出力としてＡ－ＢＡＲを生成する（Ａの補数であり、論理的にＩＮＰＵＴと同一である）。ここで、Ａ及びＡ－ＢＡＲの値「１」はそれぞれ、例えば１Ｖである電圧ＶＤＤＬを有し得る。ＶＤＤＬは、低電圧のコア電源電圧であり得る。
図３は、レベルシフタ１００の一例である先行技術のレベルシフタ３００を示す。レベルシフタ３００は、ＮＭＯＳトランジスタ３０１及び３０２、ＰＭＯＳトランジスタ３０３及び３０４、並びにインバータ３０５を含む。図２の信号Ａは、ＮＭＯＳトランジスタ３０１のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ３０２のゲートに提供される。
Ａが高である場合、ＮＭＯＳトランジスタ３０１はオンになり、トランジスタ３０２はオフになる。インバータ３０５への入力は、ＮＭＯＳトランジスタ３０１を介してグランドへとプルされ、ＰＭＯＳトランジスタ３０４へのゲートをオンにすることにもなる。ＯＵＴＰＵＴと標識されたインバータ３０５の出力は高になり、ここでは電圧ＶＤＤＨとなり、これは例えば２．５Ｖであり得る。ＶＤＤＨは、高電圧のコア電源電圧であり得る。
Ａが低である場合、ＮＭＯＳトランジスタ３０１はオフになり、ＮＭＯＳトランジスタ３０２はオンになる。ＰＭＯＳトランジスタ３０３は、そのゲートがＮＭＯＳトランジスタ３０２を介してグランドへとプルされるためオンになり、それによってインバータ３０５への入力は、ＰＭＯＳトランジスタ３０３を介して高にプルされることになる。次いで、ＯＵＴＰＵＴは低になる。
先行技術のレベルシフタ３００は、著しい制限を有する。具体的には、レベルシフタ３００は、約０．５ナノ秒未満の切り替え時間で動作することができない。最悪の場合、切り替え時間は、１ナノ秒以上にもなり得る。これは、各トランジスタの電流駆動能力における固有の変動性に起因する。加えて、図２の低供給電圧ＶＤＤＬが低すぎることからＡ及びＡ－ＢＡＲのピーク電圧が低すぎる場合、すなわち、ＮＭＯＳトランジスタ３０１、３０２をそれぞれ完全にオンにするには不十分である場合、レベルシフタ３００は完全に機能しなくなり得る。
図４は、レベルシフタ１００の別の例であり、レベルシフタ３００よりも短い切り替え時間を有する先行技術のレベルシフタ４００を示す。レベルシフタ４００は、ＮＭＯＳトランジスタ４０１及び４０２と、ＰＭＯＳトランジスタ４０３、４０４、４０５、及び４０６と、インバータ４０７と、を含む。図２の信号Ａは、ＮＭＯＳトランジスタ４０１のゲート及びＰＭＯＳトランジスタ４０５のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ４０２のゲート及びＰＭＯＳトランジスタ４０６のゲートに提供される。
Ａが高である場合、ＮＭＯＳトランジスタ４０１はオンになり、トランジスタ４０２はオフになり、ＰＭＯＳトランジスタ４０５はオフになり、ＰＭＯＳトランジスタ４０６はオンになる。インバータ４０７への入力は、ＮＭＯＳトランジスタ４０１を介してグランドへとプルされ、ＰＭＯＳトランジスタ４０４のゲートをプルダウンすることにもなり、それによってＰＭＯＳトランジスタ４０４はオンになり、次いで、ＰＭＯＳトランジスタ４０３のゲートが、ＰＭＯＳトランジスタ４０４及び４０６を介してＶＤＤＨへと高くプルされることになる。ＯＵＴＰＵＴと標識されたインバータの出力４０７は高になり、ここでは電圧ＶＤＤＨとなり、これは例えば２．５Ｖであり得る。
Ａが低である場合、ＮＭＯＳトランジスタ４０１はオフになり、ＮＭＯＳトランジスタ４０２はオンになり、ＰＭＯＳトランジスタ４０５はオンになり、ＰＭＯＳトランジスタ４０６はオフになる。ＰＭＯＳトランジスタ４０３は、そのゲートがＮＭＯＳトランジスタ４０２を介してグランドへとプルされ、それによってインバータ４０７への入力は、ＰＭＯＳトランジスタ４０３及び４０５を介してＶＤＤＨへと高くプルされることになる。次いで、ＯＵＴＰＵＴは低になる。
レベルシフタ４００はレベルシフタ３００よりも速い切り替え時間を有するが、レベルシフタ４００は依然として制限される。具体的には、切り替え時間を１ナノ秒未満に減少させることはできない。加えて、図２の低供給電圧ＶＤＤＬが低すぎることからＡ及びＡ－ＢＡＲのピーク電圧が低すぎる場合、レベルシフタ４００は完全に機能しなくなり得る。
出願人は、最近、２０１９年８月９日に出願された「Ｉｍｐｒｏｖｅｄ Ｌｅｖｅｌ Ｓｈｉｆｔｅｒ ｆｏｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ」と題する中国特許出願第２０１９／１０７３３３６３．９号において改善されたレベルシフタを提案した。ここで、図５～図７を参照してその設計について説明する。
図５は、結合段６００及びレベルシフト段７００を含むレベルシフタ５００を示す。レベルシフタ５００は、入力として「０」を受信すると（「０」は第１の電圧である）、「０」、すなわち第１の電圧を出力し、入力として第２の電圧である第１の電圧領域（ＶＤＤＬ）の「１」を入力として受信すると、第１又は第２の電圧とは異なる第３の電圧である第２の電圧領域（ＶＤＤＨ）の「１」を出力する。
図６は、電圧ＶＤＤＬを出力する低電圧電源６１０によって双方が電力供給される第１の回路６２１及び第２の回路６２２を含む、結合段６００を示す。第１の回路６２１は、ＮＭＯＳトランジスタ６０２と、ＰＭＯＳトランジスタ６０４、６０６、及び６０８と、コンデンサ６１０と、を含む。第２の回路６２２は、ＮＭＯＳトランジスタ６０１と、ＰＭＯＳトランジスタ６０３、６０５、及び６０７と、コンデンサ６０９と、を含む。図２の信号Ａは、ＮＭＯＳトランジスタ６０１のゲート、ＰＭＯＳトランジスタ６０３のゲート、及びＰＭＯＳトランジスタ６０８のゲートに提供され、図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ６０２のゲート、ＰＭＯＳトランジスタ６０４のゲート、及びＰＭＯＳトランジスタ６０７のゲートに提供される。
ここで、第１の回路６２１の動作について説明する。Ａが高である場合、Ａ－ＢＡＲは低であり、ＮＭＯＳトランジスタ６０２はオフであり、ＰＭＯＳトランジスタ６０４はオンであり、ＰＭＯＳトランジスタ６０８はオフである。電圧ＡＡは、ＮＭＯＳトランジスタ６０２がオフであり、ＰＭＯＳトランジスタ６０８もオフであるため、浮遊することになり、かつ、コンデンサ６１０の任意の残留電荷は電源がない状態で消散するため、起動後の初期状態で約０Ｖとなる。
Ａが高から低に切り替わると、Ａ－ＢＡＲが低から高に切り替わり、ＮＭＯＳトランジスタ６０２がオンになり、ＰＭＯＳトランジスタ６０４がオフになり、ＰＭＯＳトランジスタ６０８がオンになる。ＰＭＯＳトランジスタ６０６はまた、そのゲートがＮＭＯＳトランジスタ６０２を介してグランドへとプルされるためオンになる。ＰＭＯＳトランジスタ６０６及び６０８がオンになり、したがってノードＡＡはＰＭＯＳトランジスタ６０６及び６０８の直列接続を通してＶＤＤＬを提供する電源に結合されるので、コンデンサ６１０は充電を開始し、ＡＡと標識されたノードは電圧ＶＤＤＬに近づくことになる。上記は、グランドに接続されているＮＭＯＳトランジスタ６０２のソースを有するものとして説明されてきたが、これは決して限定することを意味するものではなく、ＶＤＤＨに関連する任意の復帰電圧は、範囲を超えることなく、この文書全体を通してグランドの代わりに利用され得る。第１の電圧、すなわち、第２の電圧領域内の「０」は、復帰電圧に近づく電圧である。
次いで、Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わることになる。ＮＭＯＳトランジスタ６０２はオフになり、ＰＭＯＳトランジスタ６０４はオンになり、ＰＭＯＳトランジスタ６０８は、ＡがＰＭＯＳトランジスタ６０８のゲートに提供されるためオフになる。ＰＭＯＳトランジスタ６０６のゲートは、ノードＡＡの電圧（ＶＤＤＬで開始する）になり、オフになる。Ａは、コンデンサ６１０の上板を低から高（ＶＤＤＬである）に駆動しているため、ノードＡＡは、コンデンサ６１０によって２＊ＶＤＤＬに駆動されることになる。
次いで、Ａが高から低に切り替わると、ＰＭＯＳトランジスタ６０８はオンになり、ＮＭＯＳトランジスタ６０２がオンになって、ＰＭＯＳトランジスタ６０６のゲートをグランドへとプルし、ＰＭＯＳトランジスタ６０６をオンにすることで、ノードＡＡを電圧ＶＤＤＬへとプルすることになる。したがって、ノードＡＡは、Ａが低から高に切り替わることに応答して、ＶＤＤＬから２＊ＶＤＤＬにスイングし、ノードＡＡは、Ａが高から低に切り替わることに応答して、２＊ＶＤＤＬからＶＤＤＬにスイングする。
ここで、第２の回路６２２の動作について説明する。Ａが低である場合、Ａ－ＢＡＲは高であり、ＮＭＯＳトランジスタ６０１はオフであり、ＰＭＯＳトランジスタ６０３はオンであり、ＰＭＯＳトランジスタ６０７はオフである。電圧ＡＡ－ＢＡＲは、ＮＭＯＳトランジスタ６０１及びＰＭＯＳトランジスタ６０７の両方がオフであるため、浮遊することになり、かつ、コンデンサ６０９の任意の残留電荷は電源がない状態で消散するため、起動後の初期状態で約０Ｖとなる。
Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わり、ＮＭＯＳトランジスタ６０１はオンになり、ＰＭＯＳトランジスタ６０３はオフになり、ＰＭＯＳトランジスタ６０７はオンになる。ＰＭＯＳトランジスタ６０５はまた、そのゲートがＮＭＯＳトランジスタ６０１を介してグランドへとプルされるためオンになる。コンデンサ６０９の底板は、ＰＭＯＳトランジスタ６０７及び６０５を介してＶＤＤＬへとプルされ、ＡＡ－ＢＡＲと標識されたノードは、電圧ＶＤＤＬを取得することになる。
次いで、Ａが高から低に切り替わると、Ａ－ＢＡＲは、低から高に切り替わり、ＮＭＯＳトランジスタ６０１は、オフになり、ＰＭＯＳトランジスタ６０３は、オンになり、ＰＭＯＳトランジスタ６０７は、オフになる。ＰＭＯＳトランジスタ６０５のゲートは、ＰＭＯＳトランジスタ６０３を介して電圧ＡＡ－ＢＡＲ（ＶＤＤＬで開始する）になり、したがってオフになる。Ａ－ＢＡＲは、コンデンサ６０９の上板を低から高（ＶＤＤＬである）に駆動しているため、ＡＡ－ＢＡＲは、コンデンサ６０９によって２＊ＶＤＤＬに駆動されることになる。
次いで、Ａが低から高に切り替わると、Ａ－ＢＡＲは高から低に切り替わり、ＰＭＯＳトランジスタ６０７はオンになり、ＮＭＯＳトランジスタ６０１はオンになって、ＰＭＯＳトランジスタ６０５のゲートをグランドへとプルし、ＰＭＯＳトランジスタ６０５をオンにすることで、ノードＡＡ－ＢＡＲを、ＰＭＯＳトランジスタ６０５及び６０７を介して電圧ＶＤＤＬへとプルすることになる。したがって、ノードＡＡ－ＢＡＲは、Ａ－ＢＡＲが低から高に切り替わることに応答して、ＶＤＤＬから２＊ＶＤＤＬにスイングし、ノードＡＡ－ＢＡＲは、Ａ－ＢＡＲが高から低に切り替わることに応答して、２＊ＶＤＤＬからＶＤＤＬにスイングする。
図７は、ＮＭＯＳトランジスタ７０１、７０２、７０３、及び７０４、ＰＭＯＳトランジスタ７０５及び７０６、並びに電圧ＶＤＤＨを出力する高電源７１０を含むレベルシフト段７００を示す。図２の信号Ａは、ＮＭＯＳトランジスタ７０１のゲート及びＮＭＯＳトランジスタ７０４の１つの端子に提供される。図２の信号Ａ－ＢＡＲは、ＮＭＯＳトランジスタ７０２のゲート及び、ＮＭＯＳトランジスタ７０３の１つの端子に提供される。図５のノードＡＡは、ＮＭＯＳトランジスタ７０３のゲートに提供され、図５のノードＡＡ－ＢＡＲは、ＮＭＯＳトランジスタ７０４のゲートに提供される。上に示したように、ノードＡＡは、ＶＤＤＬと２＊ＶＤＤＬとの間で発振し、ノードＡＡ－ＢＡＲは、２＊ＶＤＤＬとＶＤＤＬとの間で発振することになる。
Ａが１（ＶＤＤＬ）から０に切り替わると、Ａ－ＢＡＲは０から１（ＶＤＤＬ）に切り替わり、ＡＡはＶＤＤＬになり、ＡＡ－ＢＡＲは２＊ＶＤＤＬになる。ＮＭＯＳトランジスタ７０１はオフになり、ＮＭＯＳトランジスタ７０２はオンになり、ＮＭＯＳトランジスタ７０３はオフになり（ＡＡ及びＡ－ＢＡＲが両方ともＶＤＤＬになるため）、ＮＭＯＳトランジスタ７０４はオンになる。これは、ノードＯＵＴＰＵＴを、トランジスタ７０２及び７０４を介してグランドにプルし、ＰＭＯＳトランジスタ７０５をオンにし、これは、ＰＭＯＳトランジスタ７０６がオフになることを確実にすることになる。
Ａが０から１（ＶＤＤＬ）に切り替わると、Ａ－ＢＡＲは１から０に切り替わり、ＡＡは２＊ＶＤＤＬになり、ＡＡ－ＢＡＲはＶＤＤＬになる。ＮＭＯＳトランジスタ７０１はオンになり、ＮＭＯＳトランジスタ７０２はオフになり、ＮＭＯＳトランジスタ７０３はオンになり、ＮＭＯＳトランジスタ７０４はオフになり（Ａ及びＡＡ－ＢＡＲが両方ともＶＤＤＬになるため）、ＮＭＯＳトランジスタ７０４はオフになる。ＰＭＯＳトランジスタ７０６のゲートは、ＮＭＯＳトランジスタ７０１及び７０３を介してグランドへとプルされることになり、これにより、ＰＭＯＳトランジスタ７０６はオンになり、ＯＵＰＵＴがＶＤＤＨへとプルされることになり、したがって、ＰＭＯＳトランジスタ７０５をオフにする。
特に、Ａが１から０に切り替わると、ＮＭＯＳトランジスタ７０４のオーバードライブ電圧は２倍の高さであるため、ＮＭＯＳトランジスタ７０２及び７０４は、レベルシフタ３００及び４００よりも速くノードＯＵＴＰＵＴをグランドへとプルすることができる。具体的には、プルダウンＮＭＯＳトランジスタ７０４のＶｇｓは、２＊ＶＤＤＬであり、ＮＭＯＳトランジスタ３０２のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０２のＶｇｓは、ＶＤＤＬのみである。その結果、レベルシフタ７００のＯＵＴＰＵＴは、レベルシフタ４００よりも速く「０」にプルされ得る。
同様に、Ａが０から１に切り替わると、ＮＭＯＳトランジスタ７０３のオーバードライブ電圧は２倍の高さであるため、ＮＭＯＳトランジスタ７０１及び７０３は、レベルシフタ３００及び４００よりも速くＰＭＯＳトランジスタ７０６のゲートをグランドへとプルすることができる。その結果、ＯＵＴＰＵＴは、非常に短時間でＶＤＤＨへとプルされる。具体的には、プルダウンＮＭＯＳトランジスタ７０３のＶｇｓは、２＊ＶＤＤＬであり、レベルシフタ３００のＮＭＯＳトランジスタ３０１のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０１のＶｇｓは各々、ＶＤＤＬのみである。その結果、ＰＭＯＳトランジスタ７０６のゲートは迅速に「０」へとプルダウンされ、ＯＵＴＰＵＴは、レベルシフタ３００及び４００よりも速くＶＤＤＨへとプルアップされることになる。
すなわち、レベルシフタ５００は、レベルシフタ３００及び４００よりも速く切り替わることができ、これは、レベルシフタ５００に必要な切り替え時間は、レベルシフタ３００及び４００に必要な切り替え時間よりも小さいことを意味する。
出願人は、先行技術のレベルシフタ３００及び４００に対してレベルシフタ５００のシフト速度を比較するための実験を行った。ＶＤＤＬ＝０．９４～１．２６Ｖ、ＶＤＤＨ＝１．４～２．７５Ｖ、及び温度＝－４０℃～１６０℃という条件では、Ａが０から１に切り替わるとき、レベルシフタ５００は３．５倍速く、Ａが１から０に切り替わるとき、５．７倍速かった。このように、レベルシフタ５００は、その切り替え時間においてレベルシフタ３００及び４００より少なくとも３．５倍速い。
しかしながら、図５～図７の改善された設計であっても、いくつかの欠点を有する。具体的には、この設計は、レベルシフト段７００が、２．５Ｖの供給電圧を使用するトランジスタを必要とするので、利用可能な供給電圧が０．８Ｖ以下であるシステムでは十分に機能しない。すなわち、レベルシフタ５００は、ＶＤＤＬが０．７５Ｖなどの比較的小さい場合には、十分に機能しない。
加えて、図５～図７の設計は、比較的複雑であり、半導体ダイ内に比較的大きな空間の量を必要とする。例えば、スタンバイ動作モード中に機能を維持するために、ＮＭＯＳトランジスタ７０１及び７０２が存在する。
０．７５Ｖの低さでＶＤＤＬを使用しながら、その切り替え時間を０．５ナノ秒未満に減少させることが可能である、改善されたレベルシフト設計が必要とされる。
改善されたレベルシフタが開示される。レベルシフタは、依然として０．７５Ｖ～１．２６ＶなどのＶＤＤＬの比較的低い電圧を使用しながら、１ナノ秒未満の切り替え時間を達成することができる。改善されたレベルシフタは、結合段及びレベル切り替え段を含む。
先行技術のレベルシフタを示す。 先行技術のインバータのセットを示す。 先行技術のレベルシフタを示す。 別の先行技術のレベルシフタを示す。 出願人によって最近提案されたレベルシフタを示す。 図５のレベルシフタの結合段を示す。 図５のレベルシフタのレベルシフト回路を示す。 改善されたレベルシフタを示す。 図８の改善されたレベルシフタの結合段を示す。 図８の改善されたレベルシフタのレベルシフト回路を示す。 レベルシフトを行う方法を示す。
図８は、結合段９００及びレベルシフト段１０００を含むレベルシフタ８００を示す。レベルシフタ８００は、入力として「０」を受信すると（「０」は第１の電圧である）、「０」、すなわち第１の電圧を出力し、入力として第２の電圧である第１の電圧領域（ＶＤＤＬ）の「１」を入力として受信すると、第１又は第２の電圧とは異なる第３の電圧である第２の電圧領域（ＶＤＤＨ、１．４Ｖ～２．７５Ｖの範囲）の「１」を出力する。
図９は、その範囲が０．７５Ｖ～約１．２６Ｖである低電圧電源９３０（ＶＤＤＬ）によって、双方が電力供給される第１の回路９１０及び第２の回路９２０を含む、結合段９００を示す。第１の回路９１０は、ＰＭＯＳトランジスタ９１２とコンデンサ９１１とを含む。第２の回路９２０は、ＰＭＯＳトランジスタ９２２とコンデンサ９２１と、を含む。ＰＭＯＳトランジスタ９１２のゲートはコンデンサ９１１の第１の端子に接続され、ＰＭＯＳトランジスタ９１２のドレインは低電圧電源９３０に接続され、ＰＭＯＳトランジスタ９１２のソースは、ＰＭＯＳトランジスタ９１２のバルク、及びノードＣＣで表されるコンデンサ９１１の第２の端子に接続される。ＰＭＯＳトランジスタ９２２のゲートはコンデンサ９２１の第１の端子に接続され、ＰＭＯＳトランジスタ９２２のドレインは低電圧電源９３０に接続され、ＰＭＯＳトランジスタ９２２のソースはＰＭＯＳトランジスタ９２２のバルク、及びノードＣＣ－ＢＡＲで表されるコンデンサ９２１の第２の端子に接続される。
ここでは、信号Ｃ及びＣ－ＢＡＲは、ＶＤＤＬ電力領域電圧であり、それぞれＰＭＯＳトランジスタ９１２及び９２２のゲートに提供される。
ここで、スタンバイ動作モード中の結合段９００の動作について説明する。
電源を入れると、ＶＤＤＬは低から高まで（すなわち、０から０．７５Ｖ～１．２６Ｖまで）上昇し、Ｃは低から高（ＶＤＤＬ）まで上昇し、Ｃ－ＢＡＲは低状態（０Ｖ）を維持する。ノードＣＣは、コンデンサ９１１を介して結合され、低から高（ＶＤＤＬ－ＶＤ）まで上昇し、ここで、ＶＤは、ＰＭＯＳトランジスタ９１２の寄生ダイオードからの順電圧である。ＰＭＯＳトランジスタ９１２を通る電流が存在しないので、ＶＤは非常に小さくなる（約２０ｍＶ）。信号Ｃ－ＢＡＲは低状態を維持し、ＰＭＯＳトランジスタ９２２はオンになるので、ノードＣＣ－ＢＡＲでの電圧は低から高（ＶＤＤＬ）まで上昇する。したがって、コンデンサ９１１は大部分が放電され、コンデンサの両端にわずかな電圧（ＶＤ）を有し、コンデンサ９２１は両端のＶＤＤＬの電圧によって充電される。
次に、アクティブモード中の結合段９００の動作について説明する。
Ｃが高から低に切り替わると、信号Ｃの変化がコンデンサ９１１を介して結合され、それにより、ノードＣＣは、高（ＶＤＤＬ－ＶＤ）から低（約０Ｖ）まで直ちに切り替わり、次いで、ＰＭＯＳトランジスタ９１２がオンになるので、高（ＶＤＤＬ）まで上昇する。Ｃ－ＢＡＲは、低から高に切り替わり、信号Ｃ－ＢＡＲの変化がコンデンサ９２１を介して結合され、それにより、ノードＣＣ－ＢＡＲが高（ＶＤＤＬ）からより高（約２＊ＶＤＤＬ）に直ちに切り替わり、次いで、ＰＭＯＳトランジスタ９２２のソースへの電圧がそれをオフにするＰＭＯＳトランジスタ９２２の閾値に低下するまでコンデンサ９２１がＰＭＯＳトランジスタ９２２を介して放電するので、ＶＤＤＬ＋Ｖｔｈ９２２まで低下する。Ｖｔｈ９２２は、ＰＭＯＳトランジスタ９２２の閾値電圧である。
Ｃが低から高に切り替わると、信号Ｃの変化がコンデンサ９１１を介して結合され、それにより、ノードＣＣは、高（ＶＤＤＬ）からより高（約２＊ＶＤＤＬ）に直ちに切り替わり、次いで、ＰＭＯＳトランジスタ９１２のソースへの電圧がそれをオフにするＰＭＯＳトランジスタ９１２の閾値に低下するまでコンデンサ９１１がＰＭＯＳトランジスタ９１２を介して放電するので、高（ＶＤＤＬ＋Ｖｔｈ９１２）まで低下する。Ｖｔｈ９１２は、ＰＭＯＳトランジスタ９１２の閾値電圧である。Ｃ－ＢＡＲは高から低に切り替わり、信号Ｃ－ＢＡＲの変化がコンデンサ９２１を介して結合され、それにより、ノードＣＣ－ＢＡＲは、高（ＶＤＤＬ＋Ｖｔｈ９２２）から低（Ｖｔｈ９２２）に直ちに切り替わり、次いで、この時点でＰＭＯＳトランジスタ９２２がオンになるので、ＶＤＤＬまで上昇する。
図１０は、ＮＭＯＳトランジスタ１００１、１００２、１００３、及び１００４、ＰＭＯＳトランジスタ１００５及び１００６、並びに電圧ＶＤＤＨを出力する高電源１００７を含むレベルシフト段１０００を示す。レベルシフタ５００のレベルシフト段７００とは異なり、レベルシフト段１０００は、ＶＤＤＬが０．７５Ｖの低さである場合に動作することが可能である。
信号Ｃは、ＮＭＯＳトランジスタ１００１のゲートに提供される。信号Ｃ－ＢＡＲは、ＮＭＯＳトランジスタ１００２のゲートに提供される。図９のノードＣＣは、ＮＭＯＳトランジスタ１００３のゲートに提供され、図９からのノードのＣＣ－ＢＡＲは、ＮＭＯＳトランジスタ１００４のゲートに提供される。
Ｃが高（ＶＤＤＬ）から低に切り替わると、Ｃ－ＢＡＲが低から高（ＶＤＤＬ）に切り替わり、ＮＭＯＳトランジスタ１００１がオフになり、ＮＭＯＳトランジスタ１００２がオンになり、ＮＭＯＳトランジスタ１００３がオンになり、ＮＭＯＳトランジスタ１００４がオンになる。ノードＯＵＴは、トランジスタ１００４及び１００２を通してグランドにプルされ、したがって、ＰＭＯＳトランジスタ１００５をオンにする。次いで、ＰＭＯＳトランジスタ１００６のゲートがＰＭＯＳトランジスタ１００５を介して高にプルされ、ＰＭＯＳトランジスタ１００６がオフにされる。
Ｃが低から高（ＶＤＤＬ）に切り替わると、Ｃ－ＢＡＲは高から低に切り替わることになる。ＮＭＯＳトランジスタ１００１はオンになり、ＮＭＯＳトランジスタ１００２はオフになり、ＮＭＯＳトランジスタ１００３はオンになり、ＮＭＯＳトランジスタ１００４はオンになる。ＰＭＯＳトランジスタ１００６のゲートは、ＮＭＯＳトランジスタ１００３及び１００１を介してグランドにプルされ、次に、ＰＭＯＳトランジスタ１００６はオンになり、ＯＵＰＵＴがＶＤＤＨへとプルされることになり、したがって、ＰＭＯＳトランジスタ１００５をオフにする。
特に、Ｃが高から低に切り替わると、ＮＭＯＳトランジスタ１００４のオーバードライブ電圧（ＣＣ－ＢＡＲ）は２倍の高さ（すなわち、２＊ＶＤＤＬ）であるため、ＮＭＯＳトランジスタ１００２及び１００４は、先行技術のレベルシフタ３００及び４００よりも速くノードＯＵＴＰＵＴをグランドにプルすることができる。具体的には、プルダウンＮＭＯＳトランジスタ１００４のＶｇｓは、２＊ＶＤＤＬであり、ＮＭＯＳトランジスタ３０２のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０２のＶｇｓは、ＶＤＤＬのみである。その結果、レベルシフト段１０００のＯＵＴＰＵＴは、レベルシフタ４００よりも速く「０」にプルされ得る。
同様に、Ｃが低から高に切り替わると、ＮＭＯＳトランジスタ１００３のオーバードライブ電圧（ＣＣ）は２倍の高さである（すなわち、２＊ＶＤＤＬ）ため、ＮＭＯＳトランジスタ１００３及び１００１は、レベルシフタ３００及び４００よりも速くＰＭＯＳトランジスタ１００６のゲートをグランドにプルすることができる。結果として、ＯＵＴは、非常に短時間でＶＤＤＨへとプルされる。具体的には、プルダウンＮＭＯＳトランジスタ１００３のＶｇｓは、２＊ＶＤＤＬであり、レベルシフタ３００のＮＭＯＳトランジスタ３０１のＶｇｓ及びレベルシフタ４００のＮＭＯＳトランジスタ４０１のＶｇｓは各々、ＶＤＤＬのみである。その結果、ＯＵＴがグランドへとプルダウンされ、レベルシフタ３００及び４００よりも速くＶＤＤＨへとプルアップされる。
すなわち、レベルシフタ８００は、レベルシフタ３００及び４００よりも速く切り替わることができ、これは、レベルシフタ８００に必要な切り替え時間は、レベルシフタ３００及び４００に必要な切り替え時間よりも小さいことを意味する。加えて、レベルシフタ８００は、０．７５Ｖの低さのＶＤＤＬで動作することができる。
図１１は、レベルシフタ８００を使用して実施され得るレベルシフト方法１１００を示す。第１のステップは、第１の電圧領域の入力を受信するステップであり、第１の電圧領域内の「０」は第１の電圧（例えば、０Ｖ）であり、第１の電圧領域内の「１」は第２の電圧（例えば、０．７５Ｖの低さ、好ましくは０．７５Ｖ～１．２６Ｖ）である（ステップ１１０１）。第２のステップは、第２の電圧の２倍に等しい切り替え電圧を生成するステップである（ステップ１１０２）。第３のステップは、切り替え電圧を使用して第２の電圧領域の出力を生成するステップであって、第２の電圧領域内の「０」は、第１の電圧であり、入力が「０」あるときに生成され、第２の電圧領域内の「１」は、第３の電圧（例えば、２．７５Ｖ）であり、入力が「１」であるときに生成される（ステップ１１０３）。
出願人は、先行技術のレベルシフタ３００及び４００に対してレベルシフタ８００のシフト速度を比較するための実験を行った。ＶＤＤＬ＝０．７５～１．２６Ｖ、ＶＤＤＨ＝１．４～２．７５Ｖ、及び温度＝－４０℃～１６０℃という条件では、Ａ（Ｃとして再標識される）が０から１に切り替わるとき、レベルシフタ８００は３倍速く、Ａ（Ｃとして再標識される）が１から０に切り替わるとき、５倍速かった。このように、レベルシフタ８００は、その切り替え時間がレベルシフタ３００及び４００よりも少なくとも３倍速い。
ＶＤＤＬが０．８７Ｖよりも大きい場合、レベルシフタ８００は、レベルシフタ５００ほど高速でない。しかしながら、レベルシフタ８００は、レベルシフタ５００よりもはるかに少ない半導体ダイ上の空間しか必要とせず、より単純な設計を有する。加えて、ＶＤＤＬが０．７５Ｖの低さである場合、レベルシフタ８００は、レベルシフタ５００よりも良好に機能する。
本明細書で使用される場合、「の上方に（over）」及び「に（on）」という用語は両方とも、「の上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「に直接電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にない）、及び「に間接的に電気的に結合された」（要素を一緒に電気的に接続する中間材料又は要素がそれらの間にある）を含む。例えば、要素を「基板の上方に」形成することは、その要素を基板に直接、中間材料／要素をそれらの間に伴わずに形成すること、及びその要素を基板に間接的に１つ以上の中間材料／要素をそれらの間に伴って形成することを含み得る。

Claims (9)

  1. 第１の電圧領域の入力を受信し、第２の電圧領域の出力を生成するためのレベルシフタであって、前記第１の電圧領域内の「０」は第１の電圧であり、前記第１の電圧領域内の「１」は第２の電圧であり、前記第２の電圧領域内の「０」は前記第１の電圧であり、前記第２の電圧領域内の「１」は、前記第２の電圧とは異なる第３の電圧であり、前記レベルシフタは、
    前記第３の電圧を提供する第１の電源と、
    前記第１の電源に結合された第１の端子、ゲート、及び第２の端子を含む、第１のＰＭＯＳトランジスタと、
    前記第１の電源に結合された第１の端子、前記第１のＰＭＯＳトランジスタの前記第２の端子に結合されたゲート、及び、前記第１のＰＭＯＳトランジスタの前記ゲートに結合され、前記出力を提供するための出力ノードにも結合された第２の端子を含む、第２のＰＭＯＳトランジスタと、
    前記第１のＰＭＯＳトランジスタの前記第２の端子に結合された第１の端子、第１の信号を受信するように構成されたゲート、及び第２の端子を含む、第１のＮＭＯＳトランジスタと、
    前記第１のＮＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力を受信するように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第２のＮＭＯＳトランジスタと、
    前記出力ノードに結合された第１の端子、第２の信号を受信するように結合されたゲート、及び第２の端子を含む、第３のＮＭＯＳトランジスタと、
    前記第３のＮＭＯＳトランジスタの前記第２の端子に結合された第１の端子、前記入力の補数を受信するように構成されたゲート、及び前記第１の電圧に結合された第２の端子を含む、第４のＮＭＯＳトランジスタと、を含み、
    前記第１の信号は、前記入力が前記第２の電圧であるとき、前記第２の電圧の２倍であり、かつ、前記入力が前記第１の電圧であるとき、前記第２の電圧であり、
    前記第２の信号は、前記入力が前記第１の電圧であるとき、前記第２の電圧の２倍であり、かつ、前記入力が前記第２の電圧であるとき、前記第２の電圧であり、
    前記入力が前記第１の電圧であるとき、前記出力は、前記第１の電圧であり、前記入力が前記第２の電圧であるとき、前記出力は、前記第３の電圧である、レベルシフタ。
  2. 前記第２の電圧を提供する第２の電源を更に含む、請求項１に記載のレベルシフタ。
  3. 前記第１の信号は、
    前記第２の電源に結合された第１の端子、ゲート、第２の端子、及びバルクを含む、第３のＰＭＯＳトランジスタと、
    前記第３のＰＭＯＳトランジスタの前記ゲートに結合された第１の端子、並びに前記第３のＰＭＯＳトランジスタの前記第２の端子及び前記第３のＰＭＯＳトランジスタの前記バルクに結合された第２の端子を含む、第１のコンデンサと、を含む、第１の回路によって生成される、請求項２に記載のレベルシフタ。
  4. 前記第２の信号は、
    前記第２の電源に結合された第１の端子、ゲート、第２の端子、及びバルクを含む、第４のＰＭＯＳトランジスタと、
    前記第４のＰＭＯＳトランジスタの前記ゲートに結合された第１の端子、並びに前記第４のＰＭＯＳトランジスタの前記第２の端子及び前記第４のＰＭＯＳトランジスタの前記バルクに結合された第２の端子を含む、第２のコンデンサと、を含む第２の回路によって生成される、請求項３に記載のレベルシフタ。
  5. 前記第２の電圧は、０．７５ボルト～１．２６ボルトである、請求項１に記載のレベルシフタ。
  6. 前記第２の電圧は、０．７５ボルト～１．２６ボルトである、請求項２に記載のレベルシフタ。
  7. 前記第２の電圧は、０．７５ボルト～１．２６ボルトである、請求項３に記載のレベルシフタ。
  8. 前記第２の電圧は、０．７５ボルト～１．２６ボルトである、請求項４に記載のレベルシフタ。
  9. 第１の電圧領域から第２の電圧領域にシフトする方法であって、前記方法は、
    第１の電圧領域の入力を受信するステップであって、前記第１の電圧領域内の「０」は第１の電圧であり、前記第１の電圧領域内の「１」は第２の電圧である、受信するステップと、
    前記第２の電圧の２倍に等しい切り替え電圧を生成するステップと、
    前記切り替え電圧を使用して第２の電圧領域の出力を生成するステップであって、前記第２の電圧領域内の「０」は、前記第１の電圧であり、前記入力が「０」であるときに生成され、前記第２の電圧領域内の「１」は、第３の電圧であり、前記入力が「１」であるときに生成される、生成するステップと、を含み、
    前記第１の電圧は、０．７５ボルト～１．２６ボルトである、方法。
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