CN113345359A - 用于驱动显示装置的数据处理装置、数据驱动装置和系统 - Google Patents

用于驱动显示装置的数据处理装置、数据驱动装置和系统 Download PDF

Info

Publication number
CN113345359A
CN113345359A CN202010878174.3A CN202010878174A CN113345359A CN 113345359 A CN113345359 A CN 113345359A CN 202010878174 A CN202010878174 A CN 202010878174A CN 113345359 A CN113345359 A CN 113345359A
Authority
CN
China
Prior art keywords
signal
speed communication
level
clock
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010878174.3A
Other languages
English (en)
Inventor
金道锡
文龙焕
金洺猷
曹贤杓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LX Semicon Co Ltd
Original Assignee
Silicon Works Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020200086030A external-priority patent/KR20210111664A/ko
Application filed by Silicon Works Co Ltd filed Critical Silicon Works Co Ltd
Publication of CN113345359A publication Critical patent/CN113345359A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2003—Display of colours
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2007—Display of intermediate tones
    • G09G3/2074—Display of intermediate tones using sub-pixels
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/04—Structural and physical details of display devices
    • G09G2300/0439—Pixel structures
    • G09G2300/0452—Details of colour pixel setup, e.g. pixel composed of a red, a blue and two green components
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2300/00—Aspects of the constitution of display devices
    • G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0267—Details of drivers for scan electrodes, other than drivers for liquid crystal, plasma or OLED displays
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0275—Details of drivers for data electrodes, other than drivers for liquid crystal, plasma or OLED displays, not related to handling digital grey scale data or to communication of data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G09G2320/0252—Improving the response speed
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal

Abstract

本发明涉及用于驱动显示装置的数据处理装置、数据驱动装置和系统，并且更特别地涉及用于对显示装置中的数据通信进行加速的数据处理装置、数据驱动装置和系统。

Description

用于驱动显示装置的数据处理装置、数据驱动装置和系统
技术领域
本发明涉及用于驱动显示装置的技术。
背景技术
在显示面板上，布置有以矩阵的形式配置的多个像素，并且各像素包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素。各子像素根据从图像数据获得的灰度值来进行发光，以在显示面板上显示图像。
将图像数据从被称为定时控制器的数据处理装置发送至被称为源极驱动器的数据驱动装置。图像数据是以数字信号的形式发送的，并且数据驱动装置将以数字信号的形式接收到的图像数据转换成模拟电压以驱动各像素。
由于各图像数据表示各像素的灰度值，因此随着显示面板上所布置的像素的数量的增加，图像数据的量增加。另外，随着帧速率的增加，在单位时间内要发送的图像数据的量增加。
进来，存在如下的趋势：随着显示面板的分辨率变高，显示面板上所布置的像素的数量和帧速率都增加。为了处理增加了的图像数据的量，需要对显示装置中的数据通信进行加速。
发明内容
在该背景下，本发明的一方面是提供用于对显示装置中的数据通信进行加速的技术。
为此，在一方面，本发明提供一种数据驱动装置，包括：低速通信电路，用于在低速通信模式中使用从数据处理装置接收到的低速通信时钟信号来进行低速时钟训练，并且在完成所述低速时钟训练之后输出第一电平的低速通信状况信号；高速通信电路，用于在高速通信模式中在时钟训练区段中使用从所述数据处理装置接收到的高速通信时钟信号来进行高速时钟训练，并且在根据所述高速时钟训练的结果调整高速通信状况信号的电平之后输出所述高速通信状况信号；以及锁定控制电路，用于根据所述低速通信状况信号和所述高速通信状况信号来生成锁定信号以将所述锁定信号发送至所述数据处理装置，并且从所述低速通信模式结束起直到所述高速通信模式中的所述时钟训练区段为止维持所述锁定信号的电平。
所述锁定控制电路可以在所述低速通信电路完成所述低速时钟训练之前发送第二电平的所述锁定信号，在从所述低速通信电路接收到的所述低速通信状况信号处于第一电平时、将所述锁定信号的电平改变为第一电平以将所述锁定信号发送至所述数据处理装置，并且发送从所述低速通信模式结束起直到所述时钟训练区段为止固定在第一电平的所述锁定信号。
所述锁定控制电路可以在所述低速通信模式中根据所述低速通信状况信号、并且在所述高速通信模式中在所述时钟训练区段之后根据所述高速通信状况信号，来生成所述锁定信号。
所述高速通信电路可以包括时钟恢复电路和均衡器。所述高速通信电路可以在所述时钟恢复电路中进行高速时钟训练，将所述高速通信状况信号输出至所述锁定控制电路。
在所述时钟训练区段之前的均衡器调谐区段中，所述时钟恢复电路可以多次重复进行时钟初始化和高速时钟训练以进行均衡器调谐。这里，所述时钟恢复电路可以在所述时钟初始化期间输出第二电平的所述高速通信状况信号，并且在所述高速时钟训练完成时输出第一电平的所述高速通信状况信号。
在所述均衡器调谐区段中，所述锁定控制电路可以将不管从所述时钟恢复电路接收到的所述高速通信状况信号的电平的变化如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
所述时钟恢复电路可以包括振荡器。在所述时钟训练区段之前的时钟恢复电路调谐区段中，所述时钟恢复电路可以在进行高速时钟训练期间按每预定时间改变所述振荡器的设置值，在所述高速时钟训练完成时输出第一电平的所述高速通信状况信号，并且在所述高速时钟训练未完成时输出第二电平的所述高速通信状况信号。
所述锁定控制电路可以将不管从所述时钟恢复电路接收到的所述高速通信状况信号的电平的变化如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
所述振荡器可以是电流控制振荡器和电压控制振荡器其中之一，并且所述设置值可以包括输入至所述电流控制振荡器的参考电流的电流值或者输入至所述电压控制振荡器的参考电压的电压值。
在所述低速通信模式中，在所述低速通信电路输出了第一电平的所述低速通信状况信号之后、在与所述数据处理装置的低速通信中存在任何异常的情况下，所述低速通信电路可以将所述低速通信状况信号从第一电平改变为第二电平并输出该信号，并且所述锁定控制电路可以将所述锁定信号的电平改变为第二电平并将所述锁定信号发送至所述数据处理装置。
在紧接在所述时钟训练区段之后输入到所述锁定控制电路中的所述高速通信状况信号处于第一电平的情况下，所述锁定控制电路可以将所述锁定信号维持在第一电平，以及在紧接在所述时钟训练区段之后输入到所述锁定控制电路中的所述高速通信状况信号处于第二电平的情况下，所述锁定控制电路可以将所述锁定信号改变为第二电平并将所述锁定信号发送至所述数据处理装置。
在另一方面，本发明提供一种数据处理装置，包括：锁定监视电路，用于从数据驱动装置接收锁定信号并且检查所述锁定信号的电平；发送电路，用于在低速通信模式中将低速通信时钟信号和设置数据信号发送至所述数据驱动装置，然后在将模式改变为高速通信模式之后将高速通信时钟信号发送至所述数据驱动装置，其中所述设置数据信号包括用于设置所述数据驱动装置中的高速通信环境的数据；以及控制电路，用于在供给电力时启用所述低速通信模式以使用所述发送电路发送所述低速通信时钟信号，在所述锁定监视电路确认为在所述发送电路发送所述低速通信时钟信号时所述锁定信号的电平从第二电平改变为第一电平之后使用所述发送电路发送所述设置数据信号，并且在所述锁定监视电路确认为所述锁定信号的电平维持在第一电平时启用所述高速通信模式以使用所述发送电路发送所述高速通信时钟信号。
在所述高速通信模式下，所述控制电路可以在使用所述发送电路发送所述高速通信时钟信号之前，使用所述发送电路将用以使得在所述数据驱动装置中重复高速时钟训练的一个或多个信号发送至所述数据驱动装置。
在所述锁定监视电路确认为从所述一个或多个信号的发送的开始起直到结束为止所述锁定信号的电平维持在第一电平的情况下，所述控制电路可以使用所述发送电路来发送所述高速通信时钟信号。
在所述锁定监视电路确认为从所述锁定信号的电平改变为第一电平的时间点起直到所述发送电路完成所述设置数据信号的发送的时间点为止所述锁定信号的电平维持在第一电平的情况下，所述控制电路可以启用所述高速通信模式，并且在所述锁定监视电路确认为所述锁定信号的电平维持在第一电平直到从启用所述高速通信模式的时间点起经过了预定时间量为止的情况下，所述控制电路可以使用所述发送电路来发送所述高速通信时钟信号。
在又一方面，本发明提供一种系统，包括：数据处理装置，用于在供给电力时，启用低速通信模式，以发送低速通信时钟信号、然后发送设置数据信号，并且在连续接收到第一电平的锁定信号的情况下启用高速通信模式以发送高速通信时钟信号，其中，所述数据处理装置在发送所述低速通信时钟信号期间接收到第一电平的所述锁定信号的情况下发送所述设置数据信号；以及数据驱动装置，用于接收所述低速通信时钟信号以进行低速时钟训练，在所述低速时钟训练完成时将第一电平的所述锁定信号发送至所述数据处理装置，并且接收所述高速通信时钟信号以进行高速时钟训练，其中，所述数据驱动装置从在所述低速通信模式中接收到所述设置数据信号起直到进行所述高速时钟训练为止，将第一电平的所述锁定信号连续发送至所述数据处理装置。
所述数据驱动装置可以包括时钟恢复电路和均衡器，并且所述数据处理装置可以在所述高速通信模式中发送所述高速通信时钟信号之前，将时钟恢复电路调谐信号和均衡器调谐信号中的一个或多个发送至所述数据驱动装置。
所述时钟恢复电路调谐信号可以包括高速通信时钟，并且所述数据驱动装置可以在使用所述时钟恢复电路调谐信号对所述时钟恢复电路进行调谐时多次进行高速时钟训练。这里，所述数据驱动装置可以将不管多次高速时钟训练如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
所述均衡器调谐信号可以包括高速通信时钟，并且所述数据驱动装置可以在使用所述均衡器调谐信号对所述均衡器进行调谐时多次进行高速时钟训练。这里，所述数据驱动装置可以将不管多次高速时钟训练如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
如上所述，本发明允许对显示装置中的数据通信进行加速。另外，本发明通过简化低速通信的反馈来提高反馈的准确性。
附图说明
图1是根据实施例的显示装置的结构图；
图2是根据实施例的系统的结构图；
图3是示出根据实施例的数据处理装置和数据驱动装置中的第一协议信号的处理的图；
图4是示出根据实施例的数据处理装置和数据驱动装置之间的一般信号序列的图；
图5是示出根据实施例的数据处理装置和数据驱动装置中的第二协议信号的处理的图；
图6和图7是示出根据实施例的时钟恢复电路调谐区段的图，该时钟恢复电路调谐区段进一步包括在时钟训练区段之前的信号序列中；
图8是示出根据实施例的均衡器调谐区段的图，该均衡器调谐区段进一步包括在时钟训练区段之前的信号序列中；以及
图9A和图9B是示出时钟恢复电路调谐区段和均衡器调谐区段中的信号序列的图。
具体实施方式
图1是根据实施例的显示装置的结构图。
参考图1，显示装置100可以包括显示面板110、数据驱动装置120、栅极驱动装置130和数据处理装置140。
在显示面板110上，可以布置有多个数据线DL和多个栅极线GL，并且还可以布置有多个像素。各像素可以包括多个子像素SP。子像素可以是红色(R)子像素、绿色(G)子像素、蓝色(B)子像素和白色(W)子像素。像素可以包括RGB子像素SP、RGBG子像素SP或RGBW子像素SP。为了便于说明，以下将说明像素包括RGB子像素的情况。
数据驱动装置120、栅极驱动装置130和数据处理装置140用于生成用于在显示面板110上显示图像的信号。
栅极驱动装置130可以经由栅极线GL供给作为栅极驱动信号的接通电压或断开电压。在将作为栅极驱动信号的接通电压供给至子像素SP时，子像素SP与数据线DL连接。在将作为栅极驱动信号的断开电压供给至子像素SP时，子像素从数据线DL断开。栅极驱动装置130可被称为栅极驱动器。
数据驱动装置120可以将数据电压Vp经由数据线DL供给至子像素。可以根据栅极驱动信号将经由数据线DL供给的数据电压Vp供给至子像素。数据驱动装置120可被称为源驱动器。
数据驱动装置120可以包括至少一个集成电路，并且该至少一个集成电路可以以带式自动键合(TAB)型或玻璃覆晶(COG)型连接至显示面板110的接合垫(bonding pad)，其中该至少一个集成电路可以根据情况，直接形成在显示面板110上，或者集成在显示面板110上。另外，数据驱动装置120可以以薄膜覆晶(COF)型形成。
数据处理装置140可以将控制信号供给至栅极驱动装置130和数据驱动装置120。例如，数据处理装置140可以将用以发起扫描的栅极控制信号GCS发送至栅极驱动装置130，将图像数据输出至数据驱动装置120，并且发送数据控制信号以控制数据驱动装置120将数据电压Vp供给至各子像素SP。数据处理装置140可被称为定时控制器。
数据处理装置140可以使用嵌入有时钟的第一协议信号PS1来发送图像数据和数据控制信号。
数据驱动装置120可以使用辅助通信信号ALP来将第一协议信号PS1中所嵌入的时钟的训练状态发送至数据处理装置140。
数据处理装置140和数据驱动装置120可以使用第一协议信号PS1来执行高速数据通信。高速数据通信与低速数据通信相比，可能具有相对较高的数据丢失率。由于该原因，数据处理装置140可以使用低速数据通信来将高速数据通信所需的数据驱动装置120的各种设置的数据传送至数据驱动装置120。
换句话说，数据处理装置140使用数据丢失率低的低速数据通信来将数据驱动装置120的设置数据发送至数据驱动装置120，使得数据驱动装置120可以精确地接收设置数据。
数据驱动装置120的设置数据可以包括数据驱动装置120中所包括的均衡器的基本增益电平、加扰信息或线极性(line polarity)信息等。加扰信息可以是与数据处理装置140是否原样发送数据有关的信息、或者在向数据驱动装置120发送数据时的加扰数据，并且线极性信息可以是表示像素的第一线的极性的信息。
数据处理装置140可以使用第二协议信号PS2来执行低速数据通信。数据处理装置140可以将第一协议信号PS1和第二协议信号PS2经由第一通信线LN1发送至数据驱动装置120。
数据处理装置140可以将用于优化高速数据通信的信号经由第一通信线LN1发送至数据驱动装置120。例如，数据处理装置140可以发送用于数据驱动装置120的均衡器的调谐信号，并且数据驱动装置120可以使用这样的调谐信号来对要优化的均衡器的增益进行调谐。
数据驱动装置120可以使用辅助通信信号ALP来将数据驱动装置120的状态反馈到数据处理装置140。数据驱动装置120可以使用辅助通信信号ALP来将用于低速数据通信的时钟训练状态和用于高速数据通信的时钟训练状态反馈到数据处理装置140。与用于低速数据通信的时钟训练状态和用于高速数据通信的时钟训练状态有关的辅助通信信号ALP可被称为锁定信号LOCK。数据驱动装置120可以将锁定信号经由第二通信线LN2发送至数据处理装置140。
数据驱动装置120可以使用辅助通信信号ALP来将信号的接收状态经由第一通信线LN1反馈到数据处理装置140。数据驱动装置120可以使用辅助通信信号ALP来发送由第一协议信号PS1和/或第二协议信号PS2传送的特定信息的接收状态的反馈。数据驱动装置120可以生成与接收状态有关的状况数据，并且将该状况数据包括在辅助通信信号ALP中以将该状况数据发送(反馈)至数据处理装置140。
根据实施例，可以经由第一通信线LN1来发送或接收第一协议信号PS1和第二协议信号PS2，并且可以经由第二通信线LN2来发送或接收辅助通信信号ALP。第一通信线LN1可以是AC差分信号线，并且第二通信线LN2可以是晶体管-晶体管线TTL或包括开漏电路的单个通信线。
数据处理装置140和数据驱动装置120可以经由第一通信线LN1进行1:1通信，或者经由第二通信线LN2以链的形式进行级联通信。
例如，在存在多个数据驱动装置120的情况下，多个数据驱动装置120可以通过经由第二通信线LN2连接相邻的数据驱动装置来以级联的形式彼此连接，并且多个数据驱动装置至少之一可以经由第二通信线LN2与数据处理装置140连接。
以下将详细说明第一通信线LN1和第二通信线LN2的结构。
图2是根据实施例的系统的结构图。
参考图2，系统可以包括至少一个数据处理装置140以及多个数据驱动装置120a、120b、120c、120d。
数据处理装置140可以布置在第一印刷电路板PCB1上。数据处理装置140可以经由第一通信线LN1和第二通信线LN2与多个数据驱动装置120a、120b、120c、120d连接。
第一通信线LN1和第二通信线LN2可以经由第一印刷电路板PCB1和第二印刷电路板PCB2到达多个数据驱动装置120a、120b、120c、120d。第一印刷电路板PCB1和第二印刷电路板PCB2可以通过由柔性材料制成的第一膜FL1彼此连接，并且第一通信线LN1和第二通信线LN2可以从第一印刷电路板PCB1经由第一膜FL1延伸到第二印刷电路板PCB2。
数据驱动装置120a、120b、120c、120d各自可以以薄膜覆晶(COF)型布置在第二膜FL2上。第二膜FL2可以是连接第二印刷电路板PCB2和面板110的由柔性材料制成的支撑基板。第一通信线LN1和第二通信线LN2可以从第二印刷电路板PCB2经由第二膜FL2延伸到各个数据驱动装置120a、120b、120c、120d。
第一通信线LN1各自可以以1:1的方式连接数据处理装置140与数据驱动装置120a、120b、120c、120d中的各数据驱动装置。
第二通信线LN2各自在不与第一通信线LN1重叠的状态下，可以连接相邻的数据驱动装置120a、120b、120c、120d或者数据驱动装置120d与数据处理装置140。例如，第一数据驱动装置120a可以经由第二通信线LN2与第二数据驱动装置120b连接，并且第二数据驱动装置120b可以经由第二通信线LN2与第三数据驱动装置120c连接。这里，第二数据驱动装置120b和第三数据驱动装置120c可以分别与不同的第二印刷电路板PCB2连接。因此，布置在第二数据驱动装置120b和第三数据驱动装置120c之间的第二通信线LN2可以经由第二印刷电路板PCB2、第一膜FL1、第一印刷电路板PCB1、第一膜FL1和第二印刷电路板PCB2连接这两者。第三数据驱动装置120c可以经由第二通信线LN2与第四数据驱动装置120d连接，并且第四数据驱动装置120d可以经由第二通信线LN2与数据处理装置140连接。
图3是示出根据实施例的数据处理装置和数据驱动装置中的第一协议信号的处理的图。
参考图3，数据处理装置140可以包括加扰器312、编码器314、第一发送电路318和第二发送电路319，并且数据驱动装置120可以包括第一接收电路328、字节排列电路325、解码器324、解扰器322、像素排列电路321和第二接收电路329。
数据(例如，图像数据)由加扰器312加扰。加扰是使要发送的数据的位混乱的处理。这使得能够防止将相同的至少K个(K是2或更大的自然数)位(例如，1或0)连续布置在数据的传输流中。根据先前规定的协议来执行加扰。数据驱动装置120的解扰器322可以将流中的位被加扰的数据还原成处于其原始状态。
加扰器312可以选择性地对第一协议信号PS1的数据的一部分进行加扰。例如，加扰器312可以仅对用于均衡器的调谐信号(以下称为“均衡器调谐信号”)的零数据部分进行加扰，并且发送该零数据部分。
编码器314可以将数据的传输流中的P个位编码为Q个位。例如，P可以是8，并且Q可以是10。将8位的数据编码为10位的数据可被称为8B10B编码。8B10B编码是向DC平衡码的形式的一种编码方法。
编码器314可以对数据进行编码，使得该数据的传输流包括增加的位数。编码后的数据可以由解码器324解码为DC平衡码(例如，8B10B)。在另一方面，编码后的数据可以由解码器324还原为具有原始位数。
编码器314可以在对数据进行编码时使用游程长度受限编码(LRLC)方法。“游程长度”意味着连续布置相同的位，并且根据LRLC方法，按一定间隔控制数据的特定位，使得“游程长度”的大小不大于预定大小。
在编码器314使用LRLC方法对数据进行编码的情况下，解码器314可以使用编码器314所使用的LRLC方法来对数据进行解码。
在数据处理装置140中并行发送的数据可被串行转换，以在数据处理装置140和数据驱动装置120之间发送。在数据处理装置140中，数据的串行-并行转换可以由串行化电路(图5中的620)进行。数据驱动装置120的并行化电路526可以将串行接收到的数据转换成并行形式的数据。
串行转换后的数据可以由数据处理装置140的第一发送电路318发送至数据驱动装置120。在这种情况下，该数据可以以第一协议信号PS1的形式经由第一通信线LN1来发送。
数据驱动装置120所接收到的数据可被发送至第一接收电路328、字节排列电路325、解码器324、解扰器322和像素排列电路321。
第一发送电路318可以经由至少一个第一通信线LN1发送数据。各第一通信线LN1可以包括两个信号线以采用差分方法发送信号。在使用多个第一通信线LN1的情况下，第一发送电路318可以分散数据以经由多个第一通信线LN1发送数据。第一接收电路328可以收集经由多个第一通信线LN1以分散状态接收到的信号以形成数据。
数据驱动装置120可以根据第一协议信号PS1中所包括的链路数据来训练链路时钟(例如，符号时钟或像素时钟)。字节排列电路325和像素排列电路321可以根据训练后的数据链路按字节(例如，按符号)和按像素排列数据。
字节排列电路325可以按字节排列数据。作为用以形成数据中所包括的信息的基本单位的字节例如可以是8位或10位。字节排列电路325可以排列串行发送的数据，使得可以按字节读取数据。
像素排列电路321可以按像素排列数据。数据可以包括与RGB子像素等相对应的顺次排列的信息。像素排列电路321可以排列串行发送的数据，使得可以按像素读取数据。
在像素排列电路321按像素排列图像数据的情况下，可以生成针对各子像素的灰度数据(图像数据)。
数据处理装置140的第二发送电路319可以使用第二协议信号PS2将设置数据等发送至数据驱动装置120。数据驱动装置120可以通过第二接收电路329接收第二协议信号PS2，并且检查第二协议信号PS2中所包括的设置数据等。
第一协议信号PS1和第二协议信号PS2可以通过一个相同的通信线(图3中的LN1)来发送和接收。然而，第一协议信号PS1和第二协议信号PS2可以在不同的时间分别发送。
图4是示出根据实施例的数据处理装置和数据驱动装置之间的一般信号序列的图。
在将驱动电压VCC供给至数据处理装置140时，数据处理装置140可以启用低速通信模式LS模式。然后，在预定时间内，数据处理装置140可以将第二协议信号PS2发送至数据驱动装置120。
换句话说，数据处理装置140和数据驱动装置120可以经由第一通信线LN1进行低速数据通信。
在经过了预定时间量之后(例如，在图4中的CFG完成(CFG Done)区段之后)，数据处理装置140可以启用高速通信模式HS模式并将第一协议信号PS1发送至数据驱动装置120。
换句话说，数据处理装置140和数据驱动装置120可以经由第一通信线LN1进行高速数据通信。
这里，作为基于在数据处理装置140和数据驱动装置120之间规定的第二协议的信号的第二协议信号PS2是根据低速数据通信协议的信号，而作为基于数据处理装置140和数据驱动装置120之间规定的第一协议的信号的第一协议信号PS1是根据高速数据通信协议的信号。
第一协议信号PS1的通信频率可以比第二协议信号PS2的通信频率高10倍。根据这样的特点，第一协议信号PS1可被分类在高速数据通信协议中，并且第二协议信号PS2可被分类在低速数据协议中。
另一方面，在高速数据通信中，根据作为接收部的数据驱动装置120的设置，数据丢失率可能会极大地改变，或者通信可能无法顺利地进行。
根据实施例，在执行数据处理装置140和数据驱动装置120之间的高速数据通信之前，可以使用与低速数据通信相对应的第二协议信号PS2将用于执行顺利的高速数据通信的设置数据发送至数据驱动装置120。其原因在于，根据低速数据通信中的数据驱动装置120的设置，在数据丢失率方面不存在大的差异，因而可以将设置数据相对准确地发送至数据驱动装置120。
根据实施例，数据处理装置140和数据驱动装置120发送和接收第二协议信号PS2的区段、即与数据处理装置140和数据驱动装置120的低速通信模式相对应的区段可以是前导码(Preamble)区段、CFG数据(CFG Data)区段和CFG完成(CFG Done)区段。
在前导码区段中，数据处理装置140可以将作为第二协议信号PS2的低速通信时钟信号发送至数据驱动装置120。这里，在将AC耦合电容器添加到第一通信线LN1的情况下，数据处理装置140可以将低速通信时钟信号编码为诸如曼彻斯特码或8B10B码等的DC平衡码的形式。
数据驱动装置120可以使用低速通信时钟信号来进行低速时钟训练，并且使用训练后的低速通信时钟来接收低速数据。
在CFG数据区段中，数据处理装置140可以将作为第二协议信号PS2的设置数据信号发送至数据驱动装置120。在CFG数据区段中，数据驱动装置120可以使用上述低速通信时钟来接收设置数据信号，并且使用设置数据信号中所包括的设置数据来设置用于高速数据通信的电路部。这里，设置数据可以包括数据驱动装置120中所包括的均衡器的基本增益电平、加扰信息和线极性信息。另外，设置数据还可以包括在以下所述的均衡器调谐区段中使用的多个均衡器(EQ)设置信息。
在CFG完成区段中，第二协议信号PS2可以包括表示低速通信模式的结束的消息。数据驱动装置120可以检查这样的消息，并且结束使用第二协议信号PS2的通信、即结束低速通信模式。这里，表示低速通信模式的结束的消息可以包括电压的电平维持高并持续预定时间量的信号。
另一方面，作为由数据驱动装置120经由第二通信线LN2发送至数据处理装置140发送的辅助通信信号ALP的锁定信号可以在数据驱动装置120开始工作之后维持在第二电平，然后在用于低速通信时钟信号的低速时钟训练完成时改变为第一电平。
换句话说，数据驱动装置120可以在被供给驱动电压VCC时，将锁定信号维持在第二电平，并且在前导码区段中完成用于低速通信时钟信号的低速时钟训练时，将锁定信号的电平改变为第一电平。在锁定信号的电平已改变为第一电平之后，数据处理装置140可以将包括设置数据的设置数据信号发送至数据驱动装置120。这里，第二电平可以是低电平(低电压电平)，并且第一电平可以是高电平(高电压电平)。
在数据驱动装置120中在将锁定信号的电平改变为第一电平之后存在任何异常情形或任何意外通信错误的情况下，数据驱动装置120可以将锁定信号的电平改变为第二电平。例如，在CFG数据区段或CFG完成区段中没有接收到设置数据信号或时钟处于异常状态的情况下，数据驱动装置120可以将锁定信号的电平改变为低(参见图4中的FT1)。
另一方面，数据处理装置140和数据驱动装置120可以在CFG完成区段中结束低速通信模式，然后启用高速通信模式，并使用第一协议信号PS1进行高速通信。
这里，与高速通信模式相对应的区段可以是时钟训练(clock training)区段、链路训练(link training)区段和显示区段DP。还可以添加时钟恢复电路调谐区段和均衡器调谐区段其中之一。
在时钟训练区段中，第一协议信号PS1可以包括高速通信时钟信号。
换句话说，数据驱动装置120可以在时钟训练区段中从数据处理装置140接收高速通信时钟信号。
另外，数据驱动装置120可以使用高速通信时钟信号进行高速时钟训练，并且使用训练后的高速通信时钟接收高速数据。
在链路训练区段中，第一协议信号PS1可以包括链路数据。数据驱动装置120可以根据链路数据训练诸如符号时钟或像素时钟等的链路时钟。
在显示区段DP中，第一协议信号PS1可以包括图像数据和控制数据。数据驱动装置120可以根据控制数据设置驱动显示器所需的参数，并且根据图像数据检查各像素的灰度值以驱动像素。
在数据驱动装置120中在高速通信模式中存在任何异常情形或任何意外通信错误的情况下，数据驱动装置120可以将锁定信号的电平改变为第二电平。例如，在时钟训练区段中未完成(失败)针对时钟(高速通信时钟)的高速时钟训练的情况下，数据驱动装置120可以将锁定信号的电平改变为第二电平(参见图4中的FT2)。又例如，在链路训练区段中针对链路时钟的训练失败的情况下，数据驱动装置120可以将辅助通信信号ALP的电平改变为低(参见图4中的FT3)。再例如，在由于例如静电放电(ESD)因而高速通信时钟处于异常状况、或者在数据驱动装置120中存在任何异常情形的情况下，数据驱动装置120可以将锁定信号的电平改变为第二电平(参见图4中的FT4)。
如上所述，根据实施例，仅当在数据驱动装置中(而不是在每个区段中)存在任何异常情形或任何意外通信错误时，数据驱动装置才可以使用作为辅助通信信号ALP的锁定信号将其状况反馈到数据处理装置。相反，根据传统技术，数据驱动装置在各区段中使用辅助通信信号将其状况反馈到数据处理装置。根据这样的方式，反馈信号不能很好地传送至数据处理装置，因而存在正常状况被认为是异常状况的问题。特别地，在发送辅助通信信号ALP所经由的第二通信线LN2以级联的形式连接的情况下，更有可能发生这样的问题。然而，根据本发明的实施例，简化了使用辅助通信信号ALP的反馈，并且这降低了发生这样的问题的可能性。以下将详细说明这一点。
图5是示出根据实施例的数据处理装置和数据驱动装置中的第二协议信号的处理的图。
参考图5，数据驱动装置120可以包括低速通信电路510、高速通信电路520、接收控制电路530和锁定控制电路540。
低速通信电路510可以经由第一通信线LN1与数据处理装置140进行低速数据通信。
换句话说，低速通信电路510可以在低速通信模式中使用从数据处理装置140接收到的低速通信时钟信号来进行低速时钟训练，并且可以在完成低速时钟训练之后将第一电平的低速通信状况信号CMD_L输出至锁定控制电路540。
在低速时钟训练未完成(失败)的情况下，低速通信电路510可以将第二电平的低速通信状况信号输出至锁定控制电路540。低速通信电路510可以在图4所示的前导码区段中接收低速通信时钟信号。
在完成低速时钟训练之后，低速通信电路510可以从数据处理装置140接收与高速通信环境有关的设置数据信号。
低速通信电路510可以将设置数据信号处理(例如，信号解码或数据排列等)为设置数据，并且将该设置数据发送至接收控制电路530。低速通信电路510可以在图4所示的CFG数据区段中接收设置数据信号。
在低速通信电路510完成低速时钟训练之后在与数据处理装置的低速通信中存在任何异常的情况下，低速通信电路510可以将低速通信状况信号从第一电平改变为第二电平并输出。
然后，低速通信电路510可以从数据处理装置140重新接收低速通信时钟信号。
在向数据驱动装置120供给电力时，可以通过接收控制电路530的控制来启用低速通信电路510。在图4所示的CFG完成区段中低速通信模式结束时，可以通过接收控制电路530的控制来停用低速通信电路510。
在低速通信模式结束并且高速通信模式HS模式开始时，可以通过接收控制电路530的控制来启用高速通信电路520。
然后，高速通信电路520可以经由第一通信线LN1与数据处理装置140进行高速通信。这样，高速通信电路520可以从数据处理装置140接收图像数据信号。例如，高速通信电路530可以在图4所示的显示区段DP中接收图像数据信号。
高速通信电路520可以将图像数据信号处理为图像数据。
高速通信电路520可以包括均衡器522、时钟恢复电路524和并行化电路526。
高速通信电路520可以在高速通信模式中接收图像数据信号之前，从数据处理装置140接收高速通信时钟信号。高速通信电路510可以在图4所示的时钟训练区段中接收高速通信时钟信号。
高速通信电路520可以使用高速通信时钟信号进行高速时钟训练，并且根据高速时钟训练的结果来调整高速通信状况信号CDR_L的电平，以将该电平输出至锁定控制电路540。
例如，在高速通信电路520完成高速时钟训练时，高速通信电路520可以输出第一电平的高速通信状况信号。在高速通信电路520未完成(失败)高速时钟训练时，高速通信电路520可以输出第二电平的高速通信状况信号。这里，可以从时钟恢复电路524输出高速通信状况信号。
在实施例中，高速通信模式中的区段可以是时钟训练区段之前的时钟恢复电路调谐区段(CDR调谐(CDR Tuning))和均衡器调谐区段(EQ调谐(EQ Tuning))中的一个或多个。
高速通信电路520可以在时钟训练区段之前的时钟恢复电路调谐区段中从数据处理装置140接收时钟恢复电路调谐信号。
时钟恢复电路调谐信号可以包括如图6所示的高速通信时钟。高速通信电路520中所包括的时钟恢复电路524可以在进行高速时钟训练时，按每预定时间Ts改变振荡器的设置值。
在时钟恢复电路524按每预定时间Ts改变振荡器的设置值时，如图7所示的用于高速时钟训练的反馈时钟FEB_CLK的周期可以按每预定时间Ts改变。这里，可以通过将从振荡器输出的振荡时钟的周期与预定比率相乘来获得反馈时钟。
时钟恢复电路524可以将高速通信时钟处理为输入时钟IN_CLK，按每预定时间Ts检测输入时钟和反馈时钟之间的相位差，根据该相位差确定高速时钟训练的结果，并且根据高速时钟训练的结果来将高速通信状况信号的电平调整为第一电平或第二电平。这里，输入时钟IN_CLK可以具有通过将高速通信时钟的周期与预定比率相乘所获得的周期。
根据实施例，时钟恢复电路524中所包括的振荡器可以是电流控制振荡器和电压控制振荡器中的任一个，并且振荡器的设置值可以包括输入到电流控制振荡器中的参考电流的电流值或输入到电压控制振荡器中的参考电压的电压值。
高速通信电路520可以在时钟训练区段之前的均衡器调谐区段中从数据处理装置140接收均衡器调谐信号。
这里，均衡器调谐信号可以包括如图8所示的按每时间段Tp重复的调谐序列。调谐序列可以包括用于表示时间段的分割的标志信号Flag(标志)、布置在标志信号的末尾的EQ时钟训练信号EQCP和布置在EQ时钟训练信号的末尾的EQ测试信号EQTP。这里，EQ时钟训练信号的通信频率可以与高速通信时钟信号的通信频率相同。
在图5中将AC耦合电容器(未示出)添加到第一通信线LN1的情况下，标志信号可以是如下的信号，该信号的频率低于EQ时钟训练信号的通信频率，并且在该信号中，如图9A所示，第一电平(例如，高电平)和第二电平(例如，低电平)彼此交替。
在图5中没有将AC耦合电容器(未示出)添加到第一通信线LN1的情况下，标志信号可以是如图9B所示的具有均匀电平(例如，高电平)的信号。
EQ测试信号EQTP可以包括伪随机二进制序列(PRBS)模式。PRBS模式可被实现为PRBS7模式、PRBS9模式或PRBS10模式等。
或者，EQ测试信号EQTP可以包括以DC平衡码方法编码的测试数据。以DC平衡码方法编码的测试数据可以包括多个码组，其中在各个码组中，“0”和“1”的数量是相同的。
高速通信电路520可以在接收到均衡器调谐信号的多个时间段期间，根据多个EQ设置信息，在每个时间段中改变均衡器522的设置。这里，高速通信电路520的时钟恢复电路524可以在每个时间段中重复地进行如下的操作，该操作用于在接收到标志信号时，初始化已训练的时钟，然后使用EQ时钟训练信号进行高速时钟训练。
多个EQ设置信息中的各EQ设置信息可以包括均衡器522的增益电平，并且还可以包括均衡器522的抽头(tab)的数量。这样的多个EQ设置信息可以包括在设置数据中，并且接收控制电路530可以从所存储的设置数据提取多个EQ设置信息。
根据实施例，高速通信电路520的时钟恢复电路524可以在时钟恢复电路调谐区段和均衡器调谐区段中重复地进行高速时钟训练。
因此，时钟恢复电路524可以在时钟恢复电路调谐区段和均衡器调谐区段中交替地输出第一电平和第二电平的高速通信状况信号。
接收控制电路530可以控制低速通信电路510和高速通信电路520的操作。
换句话说，在向数据驱动装置120施加电力时，接收控制电路530可以通过将使能信息LS_E传送至低速通信电路510来启用低速通信电路510。
这样，可以执行经由第一通信线LN1的低速数据通信。
接收控制电路530可以根据从低速通信电路510传送来的设置数据来建立高速通信环境。这里，接收控制电路530可以根据设置数据中所包括的均衡器522的基本增益电平来建立均衡器522。
然后，接收控制电路530可以通过将使能信息HS_E传送至高速通信电路520来启用均衡器522、时钟恢复电路524和并行化电路526。
这样，可以执行经由第一通信线LN1的高速数据通信。
这里，接收控制电路530可以通过时钟恢复电路调谐区段中的时钟恢复电路524的调谐处理来优化时钟恢复电路524的设置。
换句话说，接收控制电路530可以在每个时间段中检查时钟恢复电路524的高速时钟训练的结果。假定如图7所示存在多个时间段(例如，Ts1～Ts4)，并且在存在时钟恢复电路524完成了高速时钟训练的一个时间段的情况下，接收控制电路530可以按与该时间段相对应的设置值来对振荡器进行调谐。
在存在时钟恢复电路524完成了高速时钟训练的两个或更多个时间段的情况下，接收控制电路530可以按与这两个或更多个时间段相对应的两个或更多个设置值的中值来对振荡器进行调谐。
接收控制电路530可以通过均衡器调谐区段中的均衡器522的这样的调谐处理来优化均衡器522的设置。
换句话说，接收控制电路530可以在每个时间段中评价用于在多个时间段中接收均衡器调谐信号的高速通信电路520的接收性能，然后使用与高速通信电路520具有最佳接收性能的时间段相对应的EQ设置信息来对均衡器522进行调谐。
这里，接收控制电路530可以在每个时间段中计算与PRBS模式有关的EQ测试信号的误码率，并且使用与误码率最低的时间段相对应的EQ设置信息来对均衡器522进行调谐。
接收控制电路530可以在每个时间段中检查EQ测试信号中所包括的测试数据中的误差，并且使用与发生最小误差的时间段相对应的EQ设置信息来对均衡器522进行调谐。
根据实施例，接收控制电路530在将使能信息HS_E传送至高速通信电路520时，可以通过将禁用信息传送至低速通信电路510来停用低速通信电路510。
在低速通信电路510完成低速时钟训练之前，即在锁定控制电路540从低速通信电路510接收到第一电平的低速通信状况信号之前，锁定控制电路540可以生成第二电平的锁定信号，并将其发送至数据处理装置140中的锁定监视电路640。
在从低速通信电路510接收到第一电平的低速通信状况信号时，锁定控制电路540可以将锁定信号的电平改变为第一电平并将其发送至数据处理装置140。这里，电平可以意味着电压的电平。
在低速通信模式中将锁定信号的电平改变为第一电平之后、在低速通信电路510和数据处理装置140之间的低速数据通信中存在异常的情况下，锁定控制电路540可以从低速通信电路510接收第二电平的低速通信状况信号。在这种情况下，锁定控制电路540可以将锁定信号的电平改变为第二电平，并且将其发送至数据处理装置140。
如上所述，在低速通信模式中，锁定控制电路540可以将锁定信号的电平改变为与低速通信状况信号的电平相同的电平。
另一方面，锁定控制电路540可以从低速通信模式结束起直到时钟训练区段为止维持锁定信号的电平。
其原因在于，在高速通信模式中，锁定控制电路540可以在时钟训练区段之前的时钟恢复电路调谐区段或均衡器调谐区段中从高速通信电路520的时钟恢复电路524接收电平交替地改变为第一电平或第二电平的高速通信状况信号，并且如果锁定控制电路540根据高速通信状况信号的电平频繁地改变锁定信号的电平，则锁定信号发送误差的可能性增加。
例如，时钟恢复电路524可以在时钟训练区段之前的时钟恢复调谐区段中进行高速时钟训练时，按每预定时间改变振荡器的设置值。时钟恢复电路524在高速时钟训练完成时输出第一电平的高速通信状况信号，并且在高速时钟训练未完成时输出第二电平的高速通信状况信号。然而，不论从时钟恢复电路524输入的高速通信状况信号的电平如何，锁定控制电路540都可以将锁定信号的电平维持在第一电平。
又例如，时钟恢复电路524可以在时钟训练区段之前的均衡器调谐区段中多次重复地进行时钟初始化和高速时钟训练以进行均衡器调谐。时钟恢复电路524在时钟初始化期间输出第二电平的高速通信状况信号，并且在高速时钟训练完成时输出第一电平的高速通信状况信号。然而，不论从时钟恢复电路524输入的高速通信状况信号的电平如何，锁定控制电路540都可以将锁定信号的电平维持在第一电平。
锁定控制电路540可以维持锁定信号的电平直到时钟训练区段为止，并且在时钟训练区段之后将锁定信号的电平改变为与高速通信状况信号的电平相同。
具体地，如果紧接在时钟训练区段之后输入到锁定控制电路540中的高速通信状况信号的电平为第一电平，则锁定控制电路540可以将锁定信号维持在第一电平。如果紧接在时钟训练区段之后输入到锁定控制电路540中的高速通信状况信号的电平为第二电平，则锁定控制电路540可以将锁定信号的电平改变为第二电平，并将该锁定信号发送至数据处理装置140。
参考图5，数据处理装置140可以包括锁定监视电路610、发送控制电路620、串行化电路630和发送电路640。
锁定监视电路610可以从数据驱动装置120接收锁定信号并检查锁定信号的电平。这里，锁定监视电路610可以经由第二通信线LN2接收锁定信号。
根据实施例，在显示装置100包括多个数据驱动装置并且第二通信线LN2以级联方法连接的情况下，要与锁定监视电路610连接的数据驱动装置的数量可以是一个。
在向数据处理装置140供给电力时，发送控制电路620可以启用低速通信模式。
然后，发送控制电路620可以使用发送电路640来将低速通信时钟信号发送至数据驱动装置120。
在锁定监视电路610确认为在低速通信时钟信号的发送期间锁定信号的电平从第二电平改变为第一电平时，发送控制电路620可以使用发送电路640将包括设置数据的设置数据信号发送至数据驱动装置120。这里，低速通信时钟信号和设置数据信号可以是第二协议信号PS2。在将AC耦合电容器添加到第一通信线LN1的情况下，发送控制电路620可以使用DC平衡码来对低速通信时钟信号和设置数据信号进行编码，该DC平衡码可以是曼彻斯特码和8B10B码中的任一个。
在发送电路640发送了设置数据信号之后，发送控制电路620可以生成包括表示低速通信模式的结束的消息的第二协议信号PS2，并且使用发送电路640将第二协议信号PS2发送至数据驱动装置120。这样，发送控制电路620可以结束低速通信模式。
在锁定监视电路610确认为锁定信号的电平维持在第一电平时，发送控制电路620可以启用高速通信模式，并且使用发送电路640将作为第一协议信号PS1的高速通信时钟信号发送至数据驱动装置120。
具体地，在锁定监视电路610确认为从锁定信号的电平改变为第一电平的时间点起直到发送电路640完成了设置数据信号的发送为止、锁定信号的电平维持在第一电平的情况下，发送控制电路620可以确定为数据驱动装置120处于正常情形。
在这种情况下，发送控制电路620可以启用高速通信模式。
另外，在锁定监视电路610确认为锁定信号的电平维持在第一电平直到从高速通信模式启用的时间点起经过了预定时间为止的情况下，发送控制电路620可以确定为数据驱动装置120处于正常情形。
在这种情况下，发送控制电路620可以生成高速通信时钟信号，并且使用发送电路640将高速通信时钟信号发送至数据驱动装置120。
在发送了高速通信时钟信号之后、由锁定监视电路610接收到并检查的锁定信号具有第一电平的情况下，发送控制电路620可以使用发送电路640将包括图像数据和控制数据的第一协议信号发送至数据驱动装置120。
另一方面，根据实施例，发送控制电路620可以在高速通信模式中发送高速通信时钟信号之前，生成用以使得在数据驱动装置120中重复高速时钟训练的一个或多个信号，并且使用发送电路640将该一个或多个信号发送至数据驱动装置120。这里，该一个或多个信号可以包括时钟恢复电路调谐信号和均衡器调谐信号，并且发送控制电路620可以紧接在高速通信模式已启用之后使用发送电路640开始发送信号，并且在从该开始起经过了预定时间量时结束发送信号。
在发送电路640将一个或多个信号发送至数据驱动电路120并持续了预定时间量的情况下，数据驱动装置120可以将固定在第一电平的锁定信号发送至锁定监视电路610。
因此，在锁定监视电路610确认为锁定信号的电平维持在第一电平直到从高速通信模式已启用的时间点起经过了预定时间量为止的情况下，发送控制电路620可以确定为数据驱动装置120处于正常情形。
换言之，在从开始发送一个或多个信号起直到其结束为止、锁定信号的电平维持在第一电平的情况下，发送控制电路620可以确定为数据驱动装置120处于正常情形。
相反，在锁定监视电路610没有接收到任何锁定信号或者所接收到的锁定信号不具有第一电平、直到从高速通信模式已启用的时间点起经过了预定时间量为止的情况下，发送控制电路620可以确定为数据驱动装置120处于异常情形。
在这种情况下，发送控制电路620可以重新启用低速通信模式，并且使用发送电路640将低速通信时钟信号和设置数据信号发送至数据驱动装置120。
串行化电路630可以将发送控制电路620所生成的第二协议信号PS2和第一协议信号PS1中的采用并行数据的形式的信号转换成采用串行数据的形式的信号，并将该信号发送至发送电路640。
发送电路640可以经由第一通信线LN1与数据驱动装置120连接。经由该线，发送电路640可以在低速通信模式中将低速通信时钟信号和设置数据信号发送至数据驱动装置120。
发送电路640可以将其模式转换成高速通信模式(低速数据通信→高速数据通信)，并将高速通信时钟信号发送至数据驱动装置120。
在发送高速通信时钟信号之后，发送电路640可以将包括图像数据和控制数据的第一协议信号发送至数据驱动装置120。
另一方面，在发送高速通信时钟信号之前，发送电路640可以将用以使得在数据驱动装置120中重复高速时钟训练的一个或多个信号发送至数据驱动装置120。
发送电路640可以包括如图3所示的第一发送电路和第二发送电路。
如上所述，根据实施例，数据处理装置140可以在将高速通信时钟信号发送至数据驱动装置120之前，将用以使得在数据驱动装置120中重复高速时钟训练的一个或多个信号发送至数据驱动装置120。这里，一个或多个信号可以是时钟恢复电路调谐信号和均衡器调谐信号中的一个或多个，以优化数据驱动装置120的高速通信环境。
数据驱动装置120可以使用时钟恢复电路调谐信号来多次进行高速时钟训练，并且将与多次高速时钟训练无关地固定在第一电平的锁定信号发送至数据处理装置140。
另外，数据驱动装置120可以使用均衡器调谐信号来多次进行高速时钟训练，并且将与多次高速时钟训练无关地固定在第一电平的锁定信号发送至数据处理装置140。
在数据驱动装置120连续发送第一电平的锁定信号的情况下，数据处理装置140可以根据预定协议确定为数据驱动装置120处于正常情形。因此，即使当数据驱动装置120重复高速时钟训练以优化高速通信环境时，数据处理装置140也可以精确地确定数据驱动装置120的状况，并且这允许在数据处理装置140和数据驱动装置120之间进行顺利的高速数据通信。
相关申请的交叉引用
本申请要求2020年3月3日提交的韩国专利申请10-2020-0026473和2020年7月13日提交的韩国专利申请10-2020-0086030的优先权，这两个申请的全部内容通过引用而被包含于此。

Claims (19)

1.一种数据驱动装置，包括：
低速通信电路，用于在低速通信模式中使用从数据处理装置接收到的低速通信时钟信号来进行低速时钟训练，并且在完成所述低速时钟训练之后输出第一电平的低速通信状况信号；
高速通信电路，用于在高速通信模式中在时钟训练区段中使用从所述数据处理装置接收到的高速通信时钟信号来进行高速时钟训练，并且在根据所述高速时钟训练的结果调整高速通信状况信号的电平之后输出所述高速通信状况信号；以及
锁定控制电路，用于根据所述低速通信状况信号和所述高速通信状况信号来生成锁定信号以将所述锁定信号发送至所述数据处理装置，并且从所述低速通信模式结束起直到所述高速通信模式中的所述时钟训练区段为止维持所述锁定信号的电平。
2.根据权利要求1所述的数据驱动装置，其中，所述锁定控制电路在所述低速通信电路完成所述低速时钟训练之前发送第二电平的所述锁定信号，在从所述低速通信电路接收到的所述低速通信状况信号处于第一电平时、将所述锁定信号的电平改变为第一电平以将所述锁定信号发送至所述数据处理装置，并且发送从所述低速通信模式结束起直到所述时钟训练区段为止固定在第一电平的所述锁定信号。
3.根据权利要求1所述的数据驱动装置，其中，所述锁定控制电路在所述低速通信模式中根据所述低速通信状况信号、并且在所述高速通信模式中在所述时钟训练区段之后根据所述高速通信状况信号，来生成所述锁定信号。
4.根据权利要求1所述的数据驱动装置，其中，所述高速通信电路包括时钟恢复电路和均衡器，所述时钟恢复电路进行高速时钟训练，然后所述高速通信状况信号被输出至所述锁定控制电路。
5.根据权利要求4所述的数据驱动装置，其中，在所述时钟训练区段之前的均衡器调谐区段中，所述时钟恢复电路多次重复进行时钟初始化和高速时钟训练以进行均衡器调谐，其中，所述时钟恢复电路在所述时钟初始化期间输出第二电平的所述高速通信状况信号，并且在所述高速时钟训练完成时输出第一电平的所述高速通信状况信号。
6.根据权利要求5所述的数据驱动装置，其中，在所述均衡器调谐区段中，所述锁定控制电路将不管从所述时钟恢复电路接收到的所述高速通信状况信号的电平的变化如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
7.根据权利要求4所述的数据驱动装置，其中，所述时钟恢复电路包括振荡器，并且在所述时钟训练区段之前的时钟恢复电路调谐区段中，所述时钟恢复电路在进行高速时钟训练期间按每预定时间改变所述振荡器的设置值，在所述高速时钟训练完成时输出第一电平的所述高速通信状况信号，并且在所述高速时钟训练未完成时输出第二电平的所述高速通信状况信号。
8.根据权利要求7所述的数据驱动装置，其中，所述锁定控制电路将不管从所述时钟恢复电路接收到的所述高速通信状况信号的电平的变化如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
9.根据权利要求7所述的数据驱动装置，其中，所述振荡器是电流控制振荡器和电压控制振荡器其中之一，并且所述设置值包括输入至所述电流控制振荡器的参考电流的电流值或者输入至所述电压控制振荡器的参考电压的电压值。
10.根据权利要求1所述的数据驱动装置，其中，在所述低速通信模式中，在所述低速通信电路输出了第一电平的所述低速通信状况信号之后、在与所述数据处理装置的低速通信中存在任何异常的情况下，所述低速通信电路将所述低速通信状况信号的电平从第一电平改变为第二电平并输出该信号，并且所述锁定控制电路将所述锁定信号的电平改变为第二电平并将所述锁定信号发送至所述数据处理装置。
11.根据权利要求1所述的数据驱动装置，其中，在紧接在所述时钟训练区段之后输入到所述锁定控制电路中的所述高速通信状况信号具有第一电平的情况下，所述锁定控制电路将所述锁定信号的电平维持在第一电平，以及在紧接在所述时钟训练区段之后输入到所述锁定控制电路中的所述高速通信状况信号具有第二电平的情况下，所述锁定控制电路将所述锁定信号的电平改变为第二电平并将所述锁定信号发送至所述数据处理装置。
12.一种数据处理装置，包括：
锁定监视电路，用于从数据驱动装置接收锁定信号并且检查所述锁定信号的电平；
发送电路，用于在低速通信模式中将低速通信时钟信号和设置数据信号发送至所述数据驱动装置，然后在将模式改变为高速通信模式之后将高速通信时钟信号发送至所述数据驱动装置，其中所述设置数据信号包括用于设置所述数据驱动装置中的高速通信环境的数据；以及
控制电路，用于在供给电力时启用所述低速通信模式以使用所述发送电路发送所述低速通信时钟信号，在所述锁定监视电路确认为在所述发送电路发送所述低速通信时钟信号时所述锁定信号的电平从第二电平改变为第一电平之后使用所述发送电路发送所述设置数据信号，并且在所述锁定监视电路确认为所述锁定信号的电平维持在第一电平时启用所述高速通信模式以使用所述发送电路发送所述高速通信时钟信号。
13.根据权利要求12所述的数据处理装置，其中，在所述高速通信模式下，所述控制电路在使用所述发送电路发送所述高速通信时钟信号之前，使用所述发送电路将用以使得在所述数据驱动装置中重复高速时钟训练的一个或多个信号发送至所述数据驱动装置。
14.根据权利要求13所述的数据处理装置，其中，在所述锁定监视电路确认为从所述一个或多个信号的发送的开始起直到结束为止所述锁定信号的电平维持在第一电平的情况下，所述控制电路使用所述发送电路来发送所述高速通信时钟信号。
15.根据权利要求12所述的数据处理装置，其中，在所述锁定监视电路确认为从所述锁定信号的电平改变为第一电平的时间点起直到所述发送电路完成所述设置数据信号的发送的时间点为止所述锁定信号的电平维持在第一电平的情况下，所述控制电路启用所述高速通信模式，并且在所述锁定监视电路确认为所述锁定信号的电平维持在第一电平直到从启用所述高速通信模式的时间点起经过了预定时间量为止的情况下，所述控制电路使用所述发送电路来发送所述高速通信时钟信号。
16.一种系统，包括：
数据处理装置，用于在供给电力时，启用低速通信模式，以发送低速通信时钟信号、然后发送设置数据信号，并且在连续接收到第一电平的锁定信号的情况下启用高速通信模式以发送高速通信时钟信号，其中，所述数据处理装置在发送所述低速通信时钟信号期间接收到第一电平的所述锁定信号的情况下发送所述设置数据信号；以及
数据驱动装置，用于接收所述低速通信时钟信号以进行低速时钟训练，在所述低速时钟训练完成时将第一电平的所述锁定信号发送至所述数据处理装置，并且接收所述高速通信时钟信号以进行高速时钟训练，其中，所述数据驱动装置从在所述低速通信模式中接收到所述设置数据信号起直到进行所述高速时钟训练为止，将第一电平的所述锁定信号连续发送至所述数据处理装置。
17.根据权利要求16所述的系统，其中，所述数据驱动装置包括时钟恢复电路和均衡器，并且所述数据处理装置在所述高速通信模式中发送所述高速通信时钟信号之前，将时钟恢复电路调谐信号和均衡器调谐信号中的一个或多个发送至所述数据驱动装置。
18.根据权利要求17所述的系统，其中，所述时钟恢复电路调谐信号包括高速通信时钟，并且所述数据驱动装置在使用所述时钟恢复电路调谐信号对所述时钟恢复电路进行调谐时多次进行高速时钟训练，其中所述数据驱动装置将不管多次高速时钟训练如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
19.根据权利要求17所述的系统，其中，所述均衡器调谐信号包括高速通信时钟，并且所述数据驱动装置在使用所述均衡器调谐信号对所述均衡器进行调谐时多次进行高速时钟训练，其中所述数据驱动装置将不管多次高速时钟训练如何都固定在第一电平的所述锁定信号发送至所述数据处理装置。
CN202010878174.3A 2020-03-03 2020-08-27 用于驱动显示装置的数据处理装置、数据驱动装置和系统 Pending CN113345359A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20200026473 2020-03-03
KR10-2020-0026473 2020-03-03
KR1020200086030A KR20210111664A (ko) 2020-03-03 2020-07-13 디스플레이장치를 구동하기 위한 데이터처리장치, 데이터구동장치 및 시스템
KR10-2020-0086030 2020-07-13

Publications (1)

Publication Number Publication Date
CN113345359A true CN113345359A (zh) 2021-09-03

Family

ID=77467490

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010878174.3A Pending CN113345359A (zh) 2020-03-03 2020-08-27 用于驱动显示装置的数据处理装置、数据驱动装置和系统

Country Status (2)

Country Link
US (2) US11455927B2 (zh)
CN (1) CN113345359A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115100998A (zh) * 2022-08-24 2022-09-23 成都利普芯微电子有限公司 一种驱动电路、驱动ic、驱动设备、显示设备

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210129327A (ko) * 2020-04-20 2021-10-28 주식회사 엘엑스세미콘 데이터구동장치 및 이의 구동 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8149972B2 (en) * 2007-05-30 2012-04-03 Rambus Inc. Signaling with superimposed clock and data signals
ES2394262T3 (es) * 2008-11-05 2013-01-30 Thine Electronics, Inc. Dispositivo de transmisor, dispositivo de receptor y sistema de comunicación
KR101121958B1 (ko) 2010-09-08 2012-03-09 주식회사 실리콘웍스 액정 디스플레이 시스템의 엘씨디 모듈 테스트 장치 및 방법
US8755480B1 (en) * 2011-12-30 2014-06-17 Altera Corporation Integrated circuit (IC) clocking techniques
KR101978937B1 (ko) 2012-03-16 2019-05-15 주식회사 실리콘웍스 전원 잡음에 둔감한 표시장치용 소스 드라이버
JP5805725B2 (ja) * 2013-10-04 2015-11-04 ザインエレクトロニクス株式会社 送信装置、受信装置、送受信システムおよび画像表示システム
KR102161735B1 (ko) * 2014-07-14 2020-10-05 삼성전자주식회사 펄스폭 변조 데이터 복원 장치 및 이의 구동 방법
KR102321216B1 (ko) 2015-05-29 2021-11-04 삼성디스플레이 주식회사 표시 장치
WO2017098871A1 (ja) * 2015-12-11 2017-06-15 ソニー株式会社 通信システムおよび通信方法
DE112017002540T5 (de) * 2016-05-17 2019-02-14 Sony Corporation Kommunikationssystem und sendevorrichtung
CN109036317A (zh) * 2018-09-10 2018-12-18 惠科股份有限公司 显示装置和驱动方法
KR102366556B1 (ko) * 2018-10-11 2022-02-22 매그나칩 반도체 유한회사 동작 주파수를 조절할 수 있는 디스플레이 구동 ic 및 그 동작 주파수 조절 방법
KR20220167849A (ko) * 2021-06-14 2022-12-22 삼성디스플레이 주식회사 송수신기 및 그 구동 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115100998A (zh) * 2022-08-24 2022-09-23 成都利普芯微电子有限公司 一种驱动电路、驱动ic、驱动设备、显示设备
CN115100998B (zh) * 2022-08-24 2022-11-15 成都利普芯微电子有限公司 一种驱动电路、驱动ic、驱动设备、显示设备

Also Published As

Publication number Publication date
US11455927B2 (en) 2022-09-27
US20210280110A1 (en) 2021-09-09
US20220392387A1 (en) 2022-12-08
US11817027B2 (en) 2023-11-14

Similar Documents

Publication Publication Date Title
US11043155B2 (en) Data processing device, data driving device and system for driving display device
US11817027B2 (en) Data processing device, data driving device and system for driving display device
TW202134854A (zh) 用於驅動顯示裝置的資料處理裝置、資料驅動裝置和系統
US11893921B2 (en) Data processing device and data driving device for driving display panel, and display device
US11164493B2 (en) Data processing device, data driving device, and system for driving display device
KR102514636B1 (ko) 디스플레이장치를 구동하기 위한 데이터처리장치, 데이터구동장치 및 시스템
TW202213320A (zh) 用於驅動顯示裝置的資料驅動裝置、方法和系統
US11610527B2 (en) Data processing device, data driving device, and system for driving display device
CN111508407B (zh) 数据处理装置、数据驱动装置和用于驱动显示装置的系统
CN109872672B (zh) 数据驱动装置、数据处理装置以及显示驱动系统
US11521532B2 (en) Data processing device, data driving device, and system for driving display device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination