KR20220167849A - 송수신기 및 그 구동 방법 - Google Patents

송수신기 및 그 구동 방법 Download PDF

Info

Publication number
KR20220167849A
KR20220167849A KR1020210077052A KR20210077052A KR20220167849A KR 20220167849 A KR20220167849 A KR 20220167849A KR 1020210077052 A KR1020210077052 A KR 1020210077052A KR 20210077052 A KR20210077052 A KR 20210077052A KR 20220167849 A KR20220167849 A KR 20220167849A
Authority
KR
South Korea
Prior art keywords
training pattern
clock
information
clock training
frequency information
Prior art date
Application number
KR1020210077052A
Other languages
English (en)
Inventor
김현수
박동원
김준달
민경율
배종만
송준용
진태영
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020210077052A priority Critical patent/KR20220167849A/ko
Priority to US17/574,860 priority patent/US11677536B2/en
Priority to CN202210441985.6A priority patent/CN115482778A/zh
Priority to EP22169763.4A priority patent/EP4120236A1/en
Publication of KR20220167849A publication Critical patent/KR20220167849A/ko
Priority to US18/208,127 priority patent/US20230327845A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G5/006—Details of the interface to the display terminal
    • G09G5/008—Clock recovery
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/2092—Details of a display terminals using a flat panel, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G09G3/2096—Details of the interface to the display terminal specific for a flat panel
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0243—Details of the generation of driving signals
    • G09G2310/0251—Precharge or discharge of pixel before applying new pixel voltage
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/04—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller
    • G09G2370/045—Exchange of auxiliary data, i.e. other than image data, between monitor and graphics controller using multiple communication channels, e.g. parallel and serial
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3225—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix
    • G09G3/3233—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element
    • G09G3/3241—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED] using an active matrix with pixel circuitry controlling the current through the light-emitting element the current through the light-emitting element being set using a data current provided by the data driver, e.g. by using a two-transistor current mirror

Abstract

일 실시예에 따른 송수신기는 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고, 상기 송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 상기 송신기는 상기 수신기로 제1-1 페이로드(payload)를 송신함에 있어서, 상기 제1 모드, 상기 제2 모드, 및 상기 제1 모드로 순차적으로 구동되고, 상기 제2 모드에서 제1 클록 트레이닝 패턴과 상기 제1-1 페이로드를 송신하며, 상기 수신기는 수신된 상기 제1 클록 트레이닝 패턴에 대응하는 제1 클록 신호를 생성하는 클록 데이터 복원 회로 및 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하는 레지스터를 포함한다.

Description

송수신기 및 그 구동 방법{TRANSCEIVER AND DRIVING METHOD THEREOF}
본 발명은 송수신기 및 그 구동 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
일반적으로 표시 장치는 MIPI(Mobile Industry Processor Interface) 프로토콜을 사용하여 내부 통신을 수행할 수 있다. 이때, MIPI 프로토콜을 사용함에 있어서 클록 라인이 별도로 필요할 수 있다. 클록 라인이 존재하는 경우, 물리적/공간적 비용이 증가하고, 소모 전력이 증가하는 단점이 있다.
본 발명은 클록 트레이닝 패턴의 락킹(locking) 시간을 단축시킬 수 있는 송신기 및 그 구동 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 송수신기는 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고, 상기 송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 상기 송신기는 상기 수신기로 제1-1 페이로드(payload)를 송신함에 있어서, 상기 제1 모드, 상기 제2 모드, 및 상기 제1 모드로 순차적으로 구동되고, 상기 제2 모드에서 제1 클록 트레이닝 패턴과 상기 제1-1 페이로드를 송신하며, 상기 수신기는 수신된 상기 제1 클록 트레이닝 패턴에 대응하는 제1 클록 신호를 생성하는 클록 데이터 복원 회로 및 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하는 레지스터를 포함한다.
상기 클록 데이터 복원 회로는 상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제2 클록 트레이닝 패턴 및 제1-2 페이로드를 수신하며, 상기 클록 데이터 복원 회로는 상기 제2 클록 트레이닝 패턴에 대응하는 제2 클록 신호를 생성할 수 있다.
상기 클록 데이터 복원 회로는 상기 제1 주파수 정보 및 상기 제1 위상 정보를 이용하여 상기 제1 클록 신호를 생성할 수 있다.
상기 레지스터는 상기 클록 데이터 복원 회로에 상기 제1 주파수 정보 및 상기 제1 위상 정보를 제공하고, 상기 클록 데이터 복원 회로는 상기 제1 주파수 정보에 기초하여 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보를 생성하고, 상기 제1 위상 정보에 기초하여 상기 제2 위상 정보를 생성할 수 있다.
상기 제2 주파수 정보 및/또는 상기 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간과 상이할 수 있다.
상기 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧을 수 있다.
상기 클록 데이터 복원 회로는 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하고, 이후에 소정의 구간을 두고 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신할 수 있다.
상기 레지스터는 상기 제2 주파수 정보 및 상기 제2 위상 정보를 저장하고, 상기 클록 데이터 복원 회로에 상기 제2 주파수 정보 및 상기 제2 위상 정보를 제공하며, 상기 클록 데이터 복원 회로는 상기 제2 주파수 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보를 생성하고, 상기 제2 위상 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성할 수 있다.
상기 제3 주파수 정보 및/또는 상기 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이할 수 있다.
상기 레지스터는 상기 제2 클록 트레이닝 패턴의 제2 위상 정보를 저장하고, 상기 클록 데이터 복원 회로에 상기 제1 주파수 정보 및 상기 제2 위상 정보를 제공하며, 상기 클록 데이터 복원 회로는 상기 제1 주파수 정보를 반영하여 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보로 이용하고, 상기 제2 위상 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성할 수 있다.
일 실시예에 따른 송수신기는 제1 데이터 송신 유닛을 포함하는 송신기; 및 상기 제1 데이터 송신 유닛과 제1 라인 및 제2 라인으로 연결된 제1 데이터 수신 유닛을 포함하는 수신기를 포함하고, 상기 제1 데이터 수신 유닛은, 제1 클록 트레이닝 패턴에 대응하는 제1 클록 신호를 생성하는 클록 데이터 복원 회로; 및 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하는 레지스터를 포함하고, 상기 클록 데이터 복원 회로는 상기 제1 데이터 송신 유닛으로부터 제1 클록 트레이닝 패턴 및 제1-1 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제2 클록 트레이닝 패턴 및 제1-2 페이로드를 수신하며, 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧다.
상기 클록 데이터 복원 회로는, 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보를 카운팅하고, 상기 제1 주파수 정보를 상기 레지스터에 제공하는 주파수 카운터; 및 상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드의 제1 위상 정보를 카운팅하고, 상기 제1 위상 정보를 상기 레지스터에 제공하는 위상 카운터를 포함할 수 있다.
상기 제2 클록 트레이닝 패턴에서, 상기 레지스터는 상기 주파수 카운터에 상기 제1 주파수 정보를 제공하고, 상기 주파수 카운터는 상기 제1 주파수 정보에 기초하여, 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보를 카운팅할 수 있다.
상기 제2 클록 트레이닝 패턴에서, 상기 레지스터는 상기 위상 카운터에 상기 제1 위상 정보를 제공하고, 상기 위상 카운터는 상기 제1 위상 정보에 기초하여, 상기 제2 클록 트레이닝 패턴의 제2 위상 정보를 카운팅할 수 있다.
상기 클록 데이터 복원 회로는 상기 제1 데이터 송신 유닛으로부터 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신하며, 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이할 수 있다.
상기 제3 클록 트레이닝 패턴에서, 상기 레지스터는 상기 주파수 카운터에 상기 제2 주파수 정보를 제공하고, 상기 주파수 카운터는 상기 제2 주파수 정보에 기초하여, 상기 제3 주파수 정보를 카운팅할 수 있다.
상기 제3 클록 트레이닝 패턴에서, 상기 레지스터는 상기 위상 카운터에 상기 제2 위상 정보를 제공하고, 상기 위상 카운터는 상기 제2 위상 정보에 기초하여, 상기 제3 위상 정보를 카운팅할 수 있다.
상기 제3 클록 트레이닝 패턴에서, 상기 레지스터는 상기 주파수 카운터에 상기 제1 주파수 정보를 제공하고, 상기 주파수 카운터는 상기 제1 주파수 정보를 반영하여, 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보로 이용할 수 있다.
일 실시예에 따른 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하는 송수신기의 구동 방법으로서, 상기 송수신기의 구동 방법은: 상기 송신기가 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계; 상기 송신기가 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계; 및 상기 송신기가 상기 제1 모드에서 상기 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계를 순차적으로 포함하고, 상기 송신기는 상기 수신기로 제1-1 페이로드 및 제1-2 페이로드를 송신함에 있어서, 상기 제2 모드에서 제1 클록 트레이닝 패턴과 상기 제1-1 페이로드를 송신하고, 소정의 구간을 두고 제2 클록 트레이닝 패턴과 상기 제1-2 페이로드를 송신하며, 상기 수신기는 상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드를 수신한 후에 소정의 구간을 두고, 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하며, 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 트래킹하는 시간은 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 트래킹하는 시간보다 짧다.
상기 수신기는 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신한 후에 소정의 구간을 두고, 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신하며, 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이할 수 있다.
일 실시예에 따르면, 현재 클록 트레이닝 패턴의 주파수 정보 및/또는 위상 정보를 트래킹할 때, 이전 클록 트레이닝 패턴의 주파수 정보 및/또는 위상 정보를 이용하므로, 현재 클록 트레이닝 패턴의 주파수 정보 및/또는 위상 정보를 트래킹하는 락킹 시간을 단축시킬 수 있다.
따라서, 일 실시예에서는, 클록 트레이닝 패턴을 복원하여 클록 신호를 생성하는 시간을 단축시킬 수 있다.
일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 송수신기를 설명하기 위한 도면들이다.
도 3 및 도 4는 도 1 및 도 2에 도시된 송신기의 동작을 설명하기 위한 도면들이다.
도 5는 일 실시예에 따른 수신기의 동작을 설명하기 위한 도면이다.
도 6은 일 실시예에 따른 수신기의 구성을 설명하기 위한 도면이다.
도 7은 일 실시예에 따른 클록 데이터 복원 회로 및 레지스터를 설명하기 위한 도면이다.
도 8 및 도 9는 일 실시예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 10 및 도 11은 일 실시예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면들이다.
도 12 및 도 13은 일 실시예에 따른 수신기의 효과를 설명하기 위한 도면들이다.
도 14는 일 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.
도 15는 도 14에 포함되는 화소를 도시한 회로도이다.
도 16은 도 15에 도시된 화소의 구동 방법을 설명하기 위한 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 본 발명의 실시예들과 관련된 도면들을 참고하여, 본 발명의 실시예에 따른 송수신기에 대해 설명하도록 한다.
도 1 및 도 2는 일 실시예에 따른 송수신기를 설명하기 위한 도면들이다.
도 1 및 도 2를 참조하면, 일 실시예에 따른 송수신기(TSCV)는 송신기(TXD) 및 수신기(RXD)를 포함할 수 있다.
송신기(TXD)는 송신 제어기(TXC), 제1 데이터 송신 유닛(TX1), 및 인코더(ENC)를 포함할 수 있다. 수신기(RXD)는 수신 제어기(RXC), 제1 데이터 수신 유닛(RX1), 디코더(DEC), 및 지연 유닛(DLY)을 포함할 수 있다.
제1 데이터 송신 유닛(TX1)은 제1 라인(dp1) 및 제2 라인(dn1)을 통해서 제1 데이터 수신 유닛(RX1)과 연결될 수 있다. 제1 데이터 송신 유닛(TX1) 및 제1 데이터 수신 유닛(RX1)을 제1 데이터 채널이라고 할 수 있다. 제1 데이터 송신 유닛(TX1) 및 제1 데이터 수신 유닛(RX1)은 OSI 7 계층 모델 중 물리 계층(physical layer) 및 데이터 링크 계층(datalink layer)에 해당하거나, TCP/IP 프로토콜의 네트워크 인터페이스(network interface)에 해당하거나, MIPI(Mobile Industry Processor Interface) 프로토콜의 물리 계층에 해당할 수 있다. MIPI 프로토콜의 물리 계층은 D-PHY, C-PHY, M-PHY 등 미리 정해진 다양한 사양(specification)에 따라 구성될 수 있다. 이하에서는 제1 데이터 송신 유닛(TX1) 및 제1 데이터 수신 유닛(RX1)이 MIPI 프로토콜의 물리 계층 중 D-PHY 사양에 따라 구성된 경우를 예로 들어 설명한다.
송신 제어기(TXC) 및 수신 제어기(RXC)는 OSI 7 계층 모델 중 네트워크 계층(network layer) 및 트랜스포트 계층(transport layer)에 해당하거나, TCP/IP 프로토콜의 인터넷(internet) 및 트랜스포트(transport)에 해당하거나, MIPI 프로토콜의 프로토콜 계층(protocol layer)에 해당할 수 있다. MIPI 프로토콜의 프로토콜 계층은 DSI(Display Serial Interface), CSI(Camera Serial Interface) 등 미리 정의된 다양한 사양에 따라 구성될 수 있다. 이하에서는 송신 제어기(TXC) 및 수신 제어기(RXC)가 MIPI 프로토콜의 프로토콜 계층 중 DSI 사양에 따라 구성된 경우를 예로 들어 설명한다.
송신 제어기(TXC), 제1 데이터 송신 유닛(TX1), 및 인코더(ENC)는 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 한편, 송신 제어기(TXC), 제1 데이터 송신 유닛(TX1), 및 인코더(ENC)는 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 한편, 송신기(TXD)는 다른 제어기(예를 들어, AP(application processor), GPU(Graphics Processing Unit), CPU(central processing unit) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 송신 전용 IC)로 구성될 수도 있다.
수신 제어기(RXC), 제1 데이터 수신 유닛(RX1), 디코더(DEC), 및 지연 유닛(DLY)은 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 한편, 수신 제어기(RXC), 제1 데이터 수신 유닛(RX1), 디코더(DEC), 및 지연 유닛(DLY)은 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 2 개 이상이 통합된 구성일 수도 있다. 한편, 수신기(RXD)는 다른 제어기(예를 들어, TCON(timing controller), TED(TCON Embedded Driver IC), D-IC(Driver IC) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 수신 전용 IC)로 구성될 수도 있다.
송신 제어기(TXC)는 제3 페이로드(즉, 오리지널 페이로드(original payload))를 포함하는 제1 데이터(Data1)를 인코더(ENC)로 제공할 수 있다. 인코더(ENC)는 제1 데이터(Data1)를 인코딩하여 제1 페이로드(즉, 인코디드 페이로드(encoded payload))를 포함하는 제1 인코디드 데이터(eData1)를 생성하고, 제1 인코디드 데이터(eData1)를 제1 데이터 송신 유닛(TX1)에 제공할 수 있다. 제1 데이터 송신 유닛(TX1)은 미리 정해진 프로토콜에 따라서, 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 송신할 수 있다.
제1 데이터 수신 유닛(RX1)은 제1 인코디드 데이터(eData1)를 이용하여 클록 신호를 생성하고, 생성된 클록 신호를 기준으로 제1 라인(dp1) 및 제2 라인(dn1)을 통해서 수신된 데이터를 샘플링할 수 있다. 예를 들어, 제1 데이터 수신 유닛(RX1)은 클록 데이터 복원 회로(CDR; clock data recovery circuit), 디시리얼라이저(DES; de-serializer), 레지스터(REG; register) 등을 포함할 수 있다. 제1 데이터 수신 유닛(RX1)은 제1 인코디드 데이터(eData1)와 동일한 제1 페이로드를 포함하는 제2 인코디드 데이터(eData2)를 디코더(DEC)에 제공할 수 있다. 디코더(DEC)는 제2 인코디드 데이터(eData2)를 디코딩하여 제1 데이터(Data1)와 동일한 페이로드를 포함하는 제2 데이터(Data2)를 생성하고, 제2 데이터(Data2)를 수신 제어기(RXC)에 제공할 수 있다.
한편, 제1 데이터 수신 유닛(RX1)은 프로토콜에 따라서 필요한 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 생성할 수 있다. 이때, 지연 유닛(DLY)은 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을, 디코딩 시간만큼 지연시켜, 수신 제어기(RXC)에 제공할 수 있다. 여기서 디코딩 시간은 디코더(DEC)가 제2 인코디드 데이터(eData2)를 디코딩하여 제2 데이터(Data2)를 생성하는데 소요되는 시간일 수 있다.
또한, 제어 신호(RxByteClkHS)는 바이트(Byte) 단위의 데이터 전송 단위를 알리기 위한 클록 신호일 수 있다. 예를 들어, 제어 신호(RxByteClkHS)의 한 주기마다 제2 데이터(Data2)의 한 바이트가 전송됨을 가리킬 수 있다. 또한, 제어 신호(RxByteClkHS)는 수신 제어기(RXC)에서 데이터 처리를 위해 사용되는 클록 신호일 수 있다. 예를 들어, 제어 신호(RxByteClkHS)는 디시리얼라이저(deserializer) 이후 데이터 처리를 위한 전체 시스템 클록(system clock)일 수 있다.
한편, 도 1의 송수신기(TSCV)는 하나의 데이터 채널로 구성됨을 예로 들지만, 송수신기(TSCV)는 도 2와 같이 복수의 데이터 채널들(예를 들어, 4 개의 데이터 채널들)로 구성될 수도 있다.
도 2를 참조하면, 송신기(TXD)는 제2 내지 제4 데이터 송신 유닛들(TX2, TX3, TX4) 및 대응하는 인코더들(ENCb, ENCc, ENCd)을 포함할 수 있다. 수신기(RXD)는 제2 내지 제4 데이터 수신 유닛들(RX2, RX3, RX4) 및 대응하는 디코더들(DECb, DECc, DECd)를 포함할 수 있다. 또한, 수신기(RXD)는 제어 신호 생성부(CSG) 및 지연 유닛(DLY)을 포함할 수 있다.
제2 데이터 송신 유닛(TX2)은 제1 라인(dp2) 및 제2 라인(dn2)을 통해서 제2 데이터 수신 유닛(RX2)과 연결될 수 있다. 제2 데이터 송신 유닛(TX2) 및 제2 데이터 수신 유닛(RX2)을 제2 데이터 채널이라고 할 수 있다. 제3 데이터 송신 유닛(TX3)은 제1 라인(dp3) 및 제2 라인(dn3)을 통해서 제3 데이터 수신 유닛(RX3)과 연결될 수 있다. 제3 데이터 송신 유닛(TX3) 및 제3 데이터 수신 유닛(RX3)을 제3 데이터 채널이라고 할 수 있다. 제4 데이터 송신 유닛(TX4)은 제1 라인(dp4) 및 제2 라인(dn4)을 통해서 제4 데이터 수신 유닛(RX4)과 연결될 수 있다. 제4 데이터 송신 유닛(TX4) 및 제4 데이터 수신 유닛(RX4)을 제4 데이터 채널이라고 할 수 있다. 복수의 데이터 채널들은 서로 독립적인 데이터들을 송수신할 수 있다.
인코더들(ENCb, ENCc, ENCd)이 데이터들(Data1b, Data1c, Data1d)을 인코딩하여 인코디드 데이터들(eData1b, eData1c, eData1d)을 생성하는 동작은 인코더(ENC)의 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
디코더들(DECb, DECc, DECd)이 인코디드 데이터들(eData2b, eData2c, eData2d)을 디코딩하여 데이터들(Data2b, Data2c, Data2d)을 생성하는 동작은 디코더(DEC)의 동작과 실질적으로 동일하므로 중복된 설명을 생략한다.
제어 신호 생성부(CSG)는 제2 내지 제4 데이터 수신 유닛들(RX2, RX3, RX4)이 수신한 데이터들을 이용하여 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 생성할 수 있다. 예를 들어, 제어 신호 생성부(CSG)는 제2 내지 제4 데이터 수신 유닛들(RX2, RX3, RX4)이 수신한 데이터들의 타이밍을 정렬(align)하고, 정렬된 데이터들에 기초하여 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 생성할 수 있다.
지연 유닛(DLY)은 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 디코딩 시간만큼 지연시켜, 수신 제어기(RXC)에 제공할 수 있다. 여기서 디코딩 시간은 디코더들(DEC, DECb, DECc, DECd)이 제2 인코디드 데이터들(eData2, eData2b, eData2c, eData2d)을 디코딩하여 제2 데이터들(Data2, Data2b, Data2c, Data2d)을 생성하는데 소요되는 시간일 수 있다. 예를 들어, 디코더들(DEC, DECb, DECc, DECd)의 디코딩 시간들이 각각 다르다면, 지연 유닛(DLY)은 가장 느린 디코딩 시간에 기초하여 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)을 지연시킬 수 있다.
이하에서는, 도 3 및 도 4를 참조하여, 송신기에 관하여 살펴본다.
도 3 및 도 4는 도 1 및 도 2에 도시된 송신기의 동작을 설명하기 위한 도면들이다.
도 3을 참조하면, 인코더(ENC)는 제3 페이로드(Payload)를 포함하는 제1 데이터(Data1)를 수신할 수 있다. 인코더(ENC)는 제3 페이로드(Payload)를 인코딩하여 제1 페이로드(ePayload)를 생성하고, 제1 페이로드(ePayload)의 전후에 데이터를 추가하여, 제1 인코디드 데이터(eData1)를 생성할 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)는 클록 트레이닝 패턴(CLK-T), 시작 패턴(STP), 제1 페이로드(ePayload), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다.
클록 트레이닝 패턴(CLK-T)은 클록 정보를 포함할 수 있다. 수신기(RXD)는 이러한 클록 정보를 이용하여, 특정 주파수 및 특정 위상을 갖는 클록 신호를 생성할 수 있다. 예를 들어, 클록 트레이닝 패턴(CLK-T)은 하나의 1과 하나의 0이 반복되는 패턴일 수 있다 (예를 들어, 01010101...). 수신기(RXD)의 클록 데이터 복원 회로에서 생성된 클록 신호는 외부 요인(노이즈, 온도 등)에 의해서 주파수 및 위상이 바람직하지 않게 변경될 수 있다. 수신기(RXD)는 클록 트레이닝 패턴(CLK-T)을 이용하여 클록 신호의 주파수 및 위상을 보정할 수 있다. 다른 예에서, 클록 트레이닝 패턴(CLK-T)은 복수의 연속된 0들 및 복수의 연속된 1들을 반복하여 포함할 수 있다(예를 들어, 0000111100001111...). 한 실시예에서, 복수의 연속된 0들의 개수 또는 복수의 연속된 1들의 개수에 따라서, 클록 트레이닝 패턴(CLK-T)이 가리키는 주파수 정보 및 위상 정보가 달라질 수도 있다.
시작 패턴(STP)은 제1 페이로드(ePayload)의 전송 시작을 알리는 패턴일 수 있다. 시작 패턴(STP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다. 예를 들어, 시작 패턴(STP)은 24b’011100_000000_111111_110001’로 구성될 수 있다.
제1 페이로드(ePayload)는 클록 정보를 포함할 수 있다. 예를 들어, 제3 페이로드(Payload)에서 복수의 연속된 0이 많거나 복수의 연속된 1이 많으면 신호의 트랜지션(transition)이 적게 되어, 제1 데이터 수신 유닛(RX1)에서 클록 신호의 위상 보정이 충분히 수행되지 못할 수 있고, 클록 신호의 스큐(skew)가 발생할 수 있다. 따라서, 인코더(ENC)는 제3 페이로드(Payload)에 비해서 제1 페이로드(ePayload)의 트랜지션(0에서 1로 변경 또는 0에서 1로 변경)이 많도록, 인코딩할 수 있다. 한편, 인코더(ENC)는 제1 페이로드(ePayload)가 주기적으로 특정 규칙의 비트를 갖도록 인코딩할 수도 있다.
종료 패턴(EDP)은 제1 페이로드(ePayload)의 전송 종료를 알리는 패턴일 수 있다. 예를 들어, 종료 패턴(EDP)은 24b’011100_111111_000000_110001’로 구성될 수 있다. 종료 패턴(EDP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다.
제1 데이터 송신 유닛(TX1)은 제1 페이로드(ePayload)를 포함하는 제1 인코디드 데이터(eData1)를 수신할 수 있다. 제1 데이터 송신 유닛(TX1)은 미리 정해진 프로토콜에 따라서, 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 송신할 수 있다. 예를 들어, 미리 정해진 프로토콜이 MIPI 프로토콜이라면, 제1 데이터 송신 유닛(TX1)은 패턴(HS-zero), 패턴(HS-sync), 제1 인코디드 데이터(eData1), 패턴(HS-trail), 및 패턴(HS-exit)을 순차적으로 송신할 수 있다.
도 4를 참조하면, 송신기(TXD)(특히, 제1 데이터 송신 유닛(TX1))는 제1 모드(mode1)에서 제1 전압 범위(vr1)를 갖는 신호들을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다. 한편, 송신기(TXD)는 제2 모드(mode2)에서 제1 전압 범위(vr1)보다 작은 제2 전압 범위(vr2)를 갖는 신호들을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다.
예를 들어, 제1 전압 범위(vr1)의 상한은 제2 전압 범위(vr2)의 상한보다 크고, 제1 전압 범위(vr1)의 하한은 제2 전압 범위(vr2)의 하한보다 작을 수 있다. 송수신기(TSCV)에 MIPI 프로토콜이 적용되는 경우, 제1 모드(mode1)는 LP(Low Power) 모드이고, 제2 모드(mode2)는 HS(High Speed) 모드일 수 있다.
제1 모드(mode1)에서 제1 라인(dp1) 및 제2 라인(dn1)은 싱글-엔디드(single-ended) 방식으로 사용될 수 있다. 즉, 제1 모드(mode1)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 동일할 수도 있고, 서로 다를 수도 있다. 한편, 제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1)은 차분(differential) 방식으로 사용될 수 있다. 즉, 제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 다르다. 제1 라인(dp1r)은 포지티브 라인이고, 제2 라인(dn1r)은 네거티브 라인일 수 있다.
송신기(TXD)는 수신기(RXD)로 제1 페이로드(ePayload)를 송신함에 있어서, 제1 모드(mode1), 제2 모드(mode2), 및 제1 모드(mode1)로 순차적으로 구동되고, 제2 모드(mode2)에서 클록 트레이닝 패턴(CLK-T)과 제1 페이로드(ePayload)를 송신할 수 있다.
송신기(TXD)는 제1 모드(mode1)에서 제2 모드(mode2)로 전환됨을 알리기 위해서, 미리 정의된 패턴들(예를 들어, 패턴(LP-11), 패턴(LP-01), 패턴(LP-00))을 제1 라인(dp1) 및 제2 라인(dn1)으로 송신할 수 있다.
예를 들어, 송신기(TXD)는 시점(t1c) 이전에 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 유지할 수 있다(LP-11 패턴). 신호의 전압 레벨이 미리 정의된 제1 임계 전압 레벨보다 크면 로직 하이 레벨로 결정되고, 신호의 전압 레벨이 미리 정의된 제2 임계 전압 레벨보다 작으면 로직 로우 레벨로 결정될 수 있다. 다음으로, 송신기(TXD)는 시점(t1c)에서 제1 라인(dp1)의 신호를 로직 로우 레벨로 변경하고, 제2 라인(dn1)의 신호를 로직 하이 레벨로 유지할 수 있다(즉, 패턴(LP-01)). 다음으로, 송신기(TXD)는 시점(t2c)에서 제1 라인(dp1)의 신호를 로직 로우 레벨로 유지하고, 제2 라인(dn1)의 신호를 로직 로우 레벨로 변경할 수 있다(즉, 패턴(LP-00)).
다음으로, 송신기(TXD)는, 제2 모드(mode2)에서, 전술한 패턴(HS-zero), 패턴(HS-sync), 제1 인코디드 데이터(eData1), 패턴(HS-trail), 및 패턴(HS-exit)을 순차적으로 송신할 수 있다. 예를 들어, 송신기(TXD)는 기간(t3c~t4c) 동안 패턴(HS-zero)을 송신하고, 기간(t4c~t5c) 동안 패턴(HS-sync)을 송신하고, 기간(t5c~t6c) 동안 클록 트레이닝 패턴(CLK-T)을 송신하고, 기간(t6c~t7c) 동안 시작 패턴(STP)을 송신하고, 기간(t7c~t8c) 동안 제1 페이로드(ePayload)를 송신하고, 기간(t8c~t9c) 동안 종료 패턴(EDP)을 송신하고, 기간(t9c~t10c) 동안 패턴(HS-trail)을 송신하고, 시점(t10c) 이후 패턴(HS-exit)을 송신할 수 있다.
패턴(HS-zero)은 제1 모드(mode1)에서 제2 모드(mode2)로 진입한 이후 대기 구간을 알리기 위한 패턴일 수 있다. 예를 들어, 패턴(HS-zero)은 0이 반복되는 패턴일 수 있다.
패턴(HS-sync)은 제1 인코디드 데이터(eData1)의 전송 시작을 알리는 패턴일 수 있다. 예를 들어, 패턴(HS-sync)은 OxB8h 값 또는 00011101 값을 가질 수 있다.
패턴(HS-trail)은 제1 인코디드 데이터(eData1)의 전송 종료를 알리는 패턴일 수 있다. 패턴(HS-trail)은 제1 인코디드 데이터(eData1)의 마지막 데이터와 반대되는 값이 반복되는 패턴일 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)의 마지막 데이터(비트)가 0인 경우, 패턴(HS-trail)은 1이 반복되는 패턴일 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)의 마지막 데이터(비트)가 1인 경우, 패턴(HS-trail)은 0이 반복되는 패턴일 수 있다.
패턴(HS-exit)은 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알리는 패턴일 수 있다. 패턴(HS-exit)은 특정한 비트로 구성되는 것이 아니라, 제2 전압 범위(vr2)를 초과하도록 전압이 증가하는 과도기적인 패턴일 수 있다.
송신기(TXD)는 시점(t11c)부터 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 변경할 수 있다(즉, 패턴(LP-11)). 이에 따라서, 송신기(TXD)는 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알릴 수 있다.
수신기(RXD)는 클록 트레이닝 패턴(CLK-T) 및 제1 페이로드(ePayload)를 이용하여 클록 신호를 생성할 수 있다. 제1 데이터 수신 유닛(RX1)은 클록 데이터 복원 회로(CDR, 도 6, 도 7 참조)를 포함할 수 있고, 클록 트레이닝 패턴(CLK-T)을 이용하여 특정 주파수 및 위상을 갖는 클록 신호를 생성할 수 있다. 또한, 제1 데이터 수신 유닛(RX1)은 제1 인코디드 데이터(eData1)를 이용하여 클록 신호의 스큐(skew)를 방지하도록 클록 신호의 위상을 지속적으로 보정할 수 있다. 제1 데이터 수신 유닛(RX1)은 생성된 클록 신호를 이용하여 수신된 데이터를 샘플링할 수 있다. 따라서, 본 실시예에 의하면, 클록 라인 없이도 MIPI 프로토콜을 이용하여 통신할 수 있는 송수신기(TSCV)가 제공될 수 있다.
이하에서는, 도 5 및 도 6을 참조하여, 수신기에 관하여 살펴본다.
도 5는 일 실시예에 따른 수신기의 동작을 설명하기 위한 도면이고, 도 6은 일 실시예에 따른 수신기의 구성을 설명하기 위한 도면이다. 이하에서는 도 1 내지 도 4를 함께 참조하여 설명한다.
도 5를 참조하면, 제1 데이터 수신 유닛(RX1)은 수신된 데이터들 중 제1 페이로드(ePayload)를 포함하는 제2 인코디드 데이터(eData2)를 디코더(DEC)로 제공할 수 있다.
디코더(DEC)는 제2 인코디드 데이터(eData2)(즉, 제1 페이로드(ePayload))를 디코딩하여 제2 데이터(Data2)를 생성하고, 생성된 제2 데이터(Data2)를 수신 제어기(RXC)에 제공할 수 있다. 제2 데이터(Data2)는 제2 페이로드(Payload) 및 더미 패턴(Dummy)을 포함할 수 있다. 제2 페이로드(Payload)는 송신 제어기(TXC)에서 제공한 제1 데이터(Data1)의 제3 페이로드와 동일하다.
더미 패턴(Dummy)은 인코더(ENC)에서 제1 페이로드(ePayload)에 내재되도록 미리 인코딩된 것일 수도 있고, 디코더(DEC)에서 부가된 것일 수도 있다. 더미 패턴(Dummy)은 동일한 값이 반복되는 데이터일 수 있다. 예를 들어, 제2 페이로드(Payload)의 마지막 값이 0일 때, 더미 패턴(Dummy)은 1이 반복되는 데이터이고, 제2 페이로드(Payload)의 마지막 값이 1일 때, 더미 패턴(Dummy)은 0이 반복되는 데이터일 수 있다. 따라서, 도 1의 수신 제어기(RXC)가 수신하는 제2 데이터(Data2)의 형식(페이로드 및 더미 패턴(Dummy))은 별도의 클록 라인을 더 포함하는 비교예에 따른 송수신기의 수신 제어기가 수신하는 제2 데이터의 형식(페이로드 및 부가 정보)과 동일할 수 있으므로, 송수신기(TSCV)에서 클록 라인을 제거하더라도 MIPI 프로토콜 인터페이스를 변경할 필요가 없는 장점이 있다.
제2 데이터(Data2)의 경우와 유사하게, 수신기(RXD)(특히, 제1 데이터 수신 유닛(RX1))에서 생성하는 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS)의 형식은 수신기(RXDr)(특히, 제1 데이터 수신 유닛(RX1r))에서 생성하는 복수의 제어 신호들(RxActiveHS, RxValidHS, RxSyncHS, RxByteClkHS) 형식과 동일할 수 있다. 따라서, 본 실시예에 따르면, 송수신기(TSCV)에서 클록 라인을 제거하더라도 MIPI 프로토콜 인터페이스를 변경할 필요가 없는 장점이 있다.
도 6을 참조하면, 제1 데이터 수신 유닛(RX1)은 클록 데이터 복원 회로(CDR), 디시리얼라이저(DES; deserializer), 레지스터(REG; Register), 및 데이터 수신 제어기(DRX)를 포함할 수 있다.
클록 데이터 복원 회로(CDR)는 수신된 클록 트레이닝 패턴에 대응하는 클록 신호를 생성할 수 있다. 즉, 클록 데이터 복원 회로(CDR)는 수신된 트레이닝 패턴의 주파수 정보(FI) 및 위상 정보(PI)를 생성할 수 있다.
예를 들면, 클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴을 수신하고, 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 이용하여 제1 클록 신호를 생성할 수 있고, 제2 클록 트레이닝 패턴을 수신하고, 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 이용하여 제2 클록 신호를 생성할 수 있으며, 제3 클록 트레이닝 패턴을 수신하고, 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 이용하여 제3 클록 신호를 생성할 수 있다.
클록 데이터 복원 회로(CDR)는 클록 트레이닝 패턴의 주파수 정보(FI) 및 위상 정보(PI)를 레지스터(REG)에 저장하여, 저장된 주파수 정보(FI) 및 위상 정보(PI)를 레지스터(REG)로부터 제공받을 수 있다. 즉, 클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 레지스터(REG)에 저장하여, 이후 클록 트레이닝 패턴의 주파수 정보(FI) 및 위상 정보(PI)를 생성할 때 레지스터(REG)에 저장된 주파수 정보(FI) 및 위상 정보(PI)를 이용할 수 있다.
예를 들면, 클록 데이터 복원 회로(CDR)는 제1 주파수 정보에 기초하여 제2 클록 트레이닝 패턴의 제2 주파수 정보를 생성할 수 있고, 제1 위상 정보에 기초하여 제2 클록 트레이닝 패턴의 제2 위상 정보를 생성할 수 있다. 또한, 클록 데이터 복원 회로(CDR)는 제2 주파수 정보에 기초하여 제3 클록 트레이닝 패턴의 제3 주파수 정보를 생성할 수 있고, 제2 위상 정보에 기초하여 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성할 수 있다.
실시예에 따라, 클록 데이터 복원 회로(CDR)는 제1 주파수 정보를 제3 클록 트레이닝 패턴의 제3 주파수 정보로 이용하고, 제2 위상 정보에 기초하여 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성할 수 있다.
디시리얼라이저(DES)는 위상 검출기(PD)가 출력하는 데이터를 버스 신호로 변환하여 출력할 수 있다. 예를 들면, 디시리얼라이저(DES)는 위상 검출기(PD)가 출력하는 데이터를 2:24의 버스 신호로 변환할 수 있다.
레지스터(REG)는 클록 데이터 복원 회로(CDR)로부터 제공된 클록 트레이닝 패턴의 주파수 정보(FI) 및 위상 정보(PI)를 저장하고, 다시 클록 데이터 복원 회로(CDR)에 제공할 수 있다.
예를 들면, 레지스터(REG)는 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하고, 제2 클록 트레이닝 패턴에서, 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 클록 데이터 복원 회로(CDR)에 제공하여, 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 생성하게 할 수 있다. 이에 따라, 제2 클록 트레이닝 패턴의 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간, 즉 락킹(locking) 시간은 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 트래킹하는 시간, 즉 락킹 시간보다 짧을 수 있다.
또한, 레지스터(REG)는 제3 클록 트레이닝 패턴에서, 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 클록 데이터 복원 회로(CDR)에 제공하여, 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 생성하게 할 수 있다. 이에 따라, 제3 클록 트레이닝 패턴의 제3 주파수 정보 및/또는 제3 위상 정보를 트래킹하는 락킹 시간은 제1 클록 트레이닝 패턴의 락킹 시간보다 짧을 수 있고, 제2 클록 트레이닝 패턴의 락킹 시간과 상이할 수 있다.
실시예에 따라, 레지스터(REG)는 제3 클록 트레이닝 패턴에서, 제1 주파수 정보 및 제2 위상 정보를 클록 데이터 복원 회로(CDR)에 제공하여, 제1 주파수 정보를 제3 클록 트레이닝 패턴의 제3 주파수 정보에 이용하게 할 수 있고, 제2 위상 정보에 기초하여 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성하게 할 수 있다. 이는, 소정의 구간에서 클록 데이터 복원 회로(CDR)에 인가되는 전압, 온도 등의 외부 요인이 클록 데이터 복원 회로(CDR)의 성능 변화에 영향을 미치지 않을 정도에 해당할 때 적용될 수 있다.
데이터 수신 제어기(DRX)는 수신 제어기(RXC)와 수신할 수 있는 아날로그 로직일 수 있다. 데이터 수신 제어기(DRX)는 제1 데이터 수신 유닛(RX1)에 포함될 수 있다. 데이터 수신 제어기(DRX)는 수신 제어기(RXC)와 파이 프로토콜 인터페이스(PPI; PHY protocol interface) 통신을 할 수 있다.
이하에서는, 도 7 내지 도 11을 참조하여 클록 데이터 복원 회로에 관하여 상세히 살펴본다.
도 7은 일 실시예에 따른 클록 데이터 복원 회로 및 레지스터를 설명하기 위한 도면이고, 도 8 및 도 9는 일 실시예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면들이며, 도 10 및 도 11은 일 실시예에 따른 클록 데이터 복원 회로의 동작을 설명하기 위한 도면들이다. 이하에서는, 도 1 내지 도 6을 함께 참조하여 설명한다.
도 7을 참조하면, 클록 데이터 복원 회로(CDR)는 이퀄라이저(EQ), 위상 검출기(PD), 데시메이터(DECI), 주파수 카운터(FCON), 위상 카운터(PCON), 제1 디지털 아날로그 컨버터(DAC1), 제2 디지털 아날로그 컨버터(DAC2), 제3 디지털 아날로그 컨버터(DAC3), 및 전압 제어 발진기(VCO)를 포함할 수 있다.
이퀄라이저(EQ)는 입력된 제1 인코디드 데이터(eData1)를 이퀄라이징할 수 있다. 이퀄라이저(EQ)는 입력된 데이터가 왜곡된 경우, 특정 주파수 대역을 강조하거나 감소시킬 수 있다. 예를 들면, 이퀄라이저(EQ)는 CTLE(Continuous Time Linear Equalizer)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위상 검출기(PD)는 이퀄라이저(EQ)를 통해 제공된 데이터와 전압 제어 발진기(VCO)를 통해 제공된 클록 신호 간의 위상 및/또는 주파수를 비교할 수 있다. 예를 들면, 위상 검출기(PD)는 BBPD(differential Bang-Bang Phase Detector)로 구현될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
데시메이터(DECI)는 위상 검출기(PD)로부터 제공된 비교값을 통해 업/다운 디지털화할 수 있다.
주파수 카운터(FCON)는 클록 트레이닝 패턴의 에지를 검출하여 주파수 정보(FI)를 카운팅할 수 있다. 주파수 카운터(FCON)는 주파수 카운팅 결과에 따른 주파수 카운트 신호를 생성할 수 있다. 이때, 주파수 카운터(FCON)는 이전 클록 트레이닝 패턴의 주파수 카운팅 결과를 반영하여, 현재 클록 트레이닝 패턴의 주파수 카운팅 결과에 따른 주파수 카운트 신호를 생성할 수 있다.
주파수 카운터(FCON)는 제1 클록 트레이닝 패턴에서 카운팅한 결과(예를 들면, 제1 주파수 정보(FI1))를 레지스터(REG)에 제공할 수 있다. 레지스터(REG)는 제1 클록 트레이닝 패턴에서 카운팅한 제1 카운팅 결과(예를 들면, 제1 주파수 정보(FI1))를 저장하고, 제2 클록 트레이닝 패턴에 대하여 주파수 카운터(FCON)에 제1 카운팅 결과(예를 들면, 제1 주파수 정보(FI1))를 제공할 수 있다. 이후, 제2 클록 트레이닝 패턴에서, 주파수 카운터(FCON)는 레지스터(REG)로부터 제공받은 제1 카운팅 결과(예를 들면, 제1 주파수 정보(FI1))에 기초하여, 제2 클록 트레이닝 패턴에서 주파수 정보를 카운팅하여 주파수 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))를 업데이트할 수 있다. 즉, 주파수 카운터(FCON)는 제1 카운팅 결과(예를 들면, 제1 주파수 정보(FI1))에 제2 클록 트레이닝 패턴의 주파수 카운팅 결과를 합산하여 제2 주파수 정보(FI2)를 생성할 수 있다.
구체적으로, 제2 주파수 정보(FI2)를 생성하기 위해 주파수 카운터(FCON)는 위상 검출기(PD)에서 제공된 업/다운 신호(UP/DN)를 통해 전압 제어 발진기(VCO)에 인가되는 신호(또는, 전압)를 제어할 수 있다. 예를 들면, 제1 클록 트레이닝 패턴에 의해 최초 전압 제어 발진기(VCO)에서 출력되는 값이 2GHz이고, 클록 데이터 복원 회로(CDR)에 인가되는 제2 클록 트레이닝 패턴의 값이 3GHz일 때, 위상 검출기(PD)는 업 신호를 주파수 카운터(FCON)에 제공할 수 있고, 주파수 카운터(FCON)는 전압 제어 발진기(VCO)에 출력되는 신호(또는, 전압)가 커지도록 제어할 수 있다.
또한, 주파수 카운터(FCON)는 제2 클록 트레이닝 패턴에 대한 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))를 레지스터(REG)에 제공할 수 있다. 레지스터(REG)는 제2 클록 트레이닝 패턴에서 카운팅한 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))를 저장하고, 제3 클록 트레이닝 패턴에 대하여 주파수 카운터(FCON)에 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))를 제공할 수 있다. 이후, 제3 클록 트레이닝 패턴에서, 주파수 카운터(FCON)는 레지스터(REG)로부터 제공받은 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))에 기초하여, 제3 클록 트레이닝 패턴에서 주파수 정보를 카운팅하여 제3 주파수 정보(FI3)로 업데이트할 수 있다. 즉, 주파수 카운터(FCON)는 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))에 제3 클록 트레이닝 패턴의 주파수 카운팅 결과를 합산하여 제3 주파수 정보(FI3)를 생성할 수 있다.
반면, 레지스터(REG)는 제2 카운팅 결과(예를 들면, 제2 주파수 정보(FI2))를 저장하지 않고, 제3 클록 트레이닝 패턴에 대하여 주파수 카운터(FCON)에 제1 카운팅 결과(예를 들면, 제1 주파수 정보(FI1))를 제공할 수 있다. 이는, 소정의 구간에서 클록 데이터 복원 회로(CDR)에 인가되는 전압, 온도 등의 외부 요인이 클록 데이터 복원 회로(CDR)의 성능 변화에 영향을 미치지 않을 정도에 해당할 때 적용될 수 있다.
위상 카운터(PCON)는 클록 트레이닝 패턴 및 제1 페이로드(ePayload)의 위상 정보(PI)를 카운팅할 수 있다. 위상 카운터(PCON)는 위상 카운팅 결과에 따른 위상 카운트 신호를 생성할 수 있다. 이때, 위상 카운터(PCON)는 이전 클록 트레이닝 패턴의 위상 카운팅 결과를 반영하여, 현재 클록 트레이닝 패턴의 위상 카운팅 결과에 따른 위상 카운팅 신호를 생성할 수 있다.
위상 카운터(PCON)는 제1 클록 트레이닝 패턴에서 카운팅한 결과를 레지스터(REG)에 제공할 수 있다. 레지스터(REG)는 제1 클록 트레이닝 패턴에서 카운팅한 제1 카운팅 결과(예를 들면, 제1 위상 정보(PI1))를 저장하고, 제2 클록 트레이닝 패턴에 대하여 위상 카운터(PCON)에 제1 카운팅 결과(예를 들면, 제1 위상 정보(PI1))를 제공할 수 있다. 이후, 제2 클록 트레이닝 패턴에서, 위상 카운터(PCON)는 레지스터(REG)로부터 제공받은 제1 카운팅 결과(예를 들면, 제1 위상 정보(PI1))에 기초하여, 제2 클록 트레이닝 패턴에서 위상 정보를 카운팅하여 위상 카운팅 결과(예를 들면, 제2 위상 정보(PI2))를 업데이트할 수 있다. 즉, 위상 카운터(PCON)는 제1 카운팅 결과(예를 들면, 제1 위상 정보(PI1))에 제2 클록 트레이닝 패턴의 위상 카운팅 결과를 합산하여 제2 위상 정보(PI2)를 생성할 수 있다.
구체적으로, 제2 위상 정보(PI2)를 생성하기 위해 위상 카운터(PCON)는 위상 검출기(PD)에서 제공된 업/다운 신호(UP/DN)를 통해 전압 제어 발진기(VCO)에 인가되는 신호(또는, 전압)를 제어할 수 있다.
또한, 위상 카운터(PCON)는 제2 클록 트레이닝 패턴에 대한 제2 카운팅 결과(예를 들면, 제2 위상 정보(PI2))를 레지스터(REG)에 제공할 수 있다. 레지스터(REG)는 제2 클록 트레이닝 패턴에서 카운팅한 제2 카운팅 결과(예를 들면, 제2 위상 정보(PI2))를 저장하고, 제3 클록 트레이닝 패턴에 대하여 위상 카운터(PCON)에 제2 카운팅 결과(예를 들면, 제2 위상 정보(PI2))를 제공할 수 있다. 이후, 제3 클록 트레이닝 패턴에서, 위상 카운터(PCON)는 레지스터(REG)로부터 제공받은 제2 카운팅 결과(예를 들면, 제2 위상 정보(PI2))에 기초하여, 제3 클록 트레이닝 패턴에서 위상 정보를 카운팅하여 제3 위상 정보(PI3)로 업데이트할 수 있다. 즉, 위상 카운터(PCON)는 제2 카운팅 결과(예를 들면, 제2 주파수 정보(PI2))에 제3 클록 트레이닝 패턴의 위상 카운팅 결과를 합산하여 제3 위상 정보(PI3)를 생성할 수 있다.
제1 디지털 아날로그 컨버터(DAC1)는 위상 검출기(PD)로부터 출력된 데이터를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다. 예를 들면, 제1 디지털 아날로그 컨버터(DAC1)는 제1 페이로드(ePayload)를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다.
제2 디지털 아날로그 컨버터(DAC2)는 주파수 카운터(FCON)로부터 출력된 데이터를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다. 예를 들면, 제2 디지털 아날로그 컨버터(DAC2)는 주파수 카운팅 신호에 대응한 데이터를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다.
제3 디지털 아날로그 컨버터(DAC3)는 위상 카운터(PCON)로부터 출력된 데이터를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다. 예를 들면, 제3 디지털 아날로그 컨버터(DAC3)는 위상 카운팅 신호에 대응한 데이터를 아날로그 전압으로 변환하여, 전압 제어 발진기(VCO)에 제공할 수 있다.
전압 제어 발진기(VCO)는 제1 디지털 아날로그 컨버터(DAC1), 제2 디지털 아날로그 컨버터(DAC2), 제3 디지털 아날로그 컨버터(DAC3)로부터 각각 전압을 제공받아 입력 전압의 진폭에 따라 주파수가 달라지는 출력 신호를 생성하여, 위상 검출기(PD)로 제공할 수 있다.
도 8 내지 도 11을 참조하면, 클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1), 제1-1 페이로드(ePayload1)를 수신할 수 있다. 제1-1 페이로드(ePayload1)를 수신하고, 소정의 구간(예를 들면, 아이들(Idle) 구간)이 지난 후, 클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2), 제1-2 페이로드(ePayload2)를 수신할 수 있다.
클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1)에서 주파수 정보를 트래킹(Freq. Tracking)할 수 있다. 제1 클록 트레이닝 패턴(CLK-T1)에서 트래킹한 주파수 정보를 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))라 할 수 있다. 이때, 주파수 카운터(FCON) 및 제2 디지털 아날로그 컨버터(DAC2)는 인에이블될 수 있다.
클록 데이터 복원 회로(CDR)의 주파수 카운터(FCON)는 제1 주파수 카운팅 결과를 생성하고, 제1 시점(tt1a)에서 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 레지스터(REG)에 저장할 수 있다. 여기서, 제1 시점(tt1a)까지 제1 주파수 정보(FI1)를 트래킹한 시간을 제1 주파수 락킹 시간(TL1a)이라 지칭할 수 있다.
클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1)에서 위상 정보를 트래킹(Phase Tracking)할 수 있다. 제1 클록 트레이닝 패턴(CLK-T1)에서 트래킹한 위상 정보를 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))라 할 수 있다. 이때, 위상 카운터(PCON) 및 제3 디지털 아날로그 컨버터(DAC3)는 인에이블될 수 있다. 또한, 제1 페이로드(ePayload)(또는, 제1-1 페이로드(ePayload1))를 변환하는 제1 디지털 아날로그 컨버터(DAC1)는 인에이블될 수 있다.
클록 데이터 복원 회로(CDR)의 위상 카운터(PCON)는 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 생성하고, 제2 시점(tt2a)에서 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 레지스터(REG)에 제공할 수 있다. 제1 클록 트레이닝 패턴(CLK-T1) 이후 수신되는 제1-1 페이로드(ePayload1)는 제1 클록 트레이닝 패턴(CLK-T1)의 위상 정보를 포함할 수 있으므로, 위상 카운터(PCON)는 제1-1 페이로드(ePayload1)가 수신된 이후인, 제2 시점(tt2a)에 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 생성하고, 레지스터(REG)에 저장할 수 있다. 여기서, 제1 시점(tt1a) 부터 제2 시점(tt2a)까지 제1 위상 정보(PI1)를 트래킹한 시간을 제1 위상 락킹 시간(LT2a)이라 지칭할 수 있다.
아이들(Idle) 구간이 지나고, 제3 시점(tt3a)에서 클록 데이터 복원 회로(CDR)는 레지스터(REG)로부터 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 로딩(load)할 수 있다.
클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2)에서 주파수 정보(또는, 제2 주파수 정보(FI2))를 트래킹(Freq. Tracking)할 수 있다. 제2 클록 트레이닝 패턴(CLK-T2)에서 트래킹한 주파수 정보를 제2 주파수 카운팅 결과(또는, 제2 주파수 정보(FI2))라 할 수 있다. 이때, 주파수 카운터(FCON) 및 제2 디지털 아날로그 컨버터(DAC2)는 인에이블될 수 있다.
클록 데이터 복원 회로(CDR)의 주파수 카운터(FCON)는 제2 주파수 카운팅 결과(또는, 제2 주파수 정보(FI2))를 생성하고, 제4 시점(tt4a)에서 레지스터(REG)에 저장할 수 있다. 여기서, 제3 시점(tt3a) 부터 제4 시점(tt4a)까지 제2 주파수 정보(FI2)를 트래킹한 시간을 제2 주파수 락킹 시간(LT3a)이라 지칭할 수 있다. 이 때, 주파수 카운터(FCON)는 제1 클록 트레이닝 패턴(CLK-T1)의 제1 주파수 정보(FI1)에 기초하여, 제2 클록 트레이닝 패턴(CLK-T2)의 주파수 정보를 트래킹하므로, 제1 클록 트레이닝 패턴(CLK-T1)의 트래킹 시간보다 짧은 시간 동안 제2 클록 트레이닝 패턴(CLK-T2)에서 제2 주파수 카운팅 결과(또는, 제2 주파수 정보(FI2))를 생성할 수 있다.
일 실시예에서는, 현재 클록 트레이닝 패턴의 주파수 정보를 트래킹할 때, 이전 클록 트레이닝 패턴의 주파수 정보를 이용하므로, 현재 클록 트레이닝 패턴의 주파수 정보를 트래킹하는 시간을 단축시킬 수 있다. 따라서, 일 실시예에서는, 클록 트레이닝 패턴의 락킹 시간을 단축시킬 수 있다.
제2 주파수 카운팅 결과(또는, 제2 주파수 정보(FI2))를 저장하고, 제5 시점(tt5a)에서 클록 데이터 복원 회로(CDR)는 레지스터(REG)로부터 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 로딩(load)할 수 있다.
클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2)에서 위상 정보를 트래킹(Phase Tracking)할 수 있다. 제2 클록 트레이닝 패턴(CLK-T2)에서 트래킹한 위상 정보를 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))라 할 수 있다. 이때, 위상 카운터(PCON) 및 제3 디지털 아날로그 컨버터(DAC3)는 인에이블될 수 있다. 또한, 제1 페이로드(ePayload)(또는, 제1-2 페이로드(ePayload2))를 변환하는 제1 디지털 아날로그 컨버터(DAC1)는 인에이블될 수 있다.
클록 데이터 복원 회로(CDR)의 위상 카운터(PCON)는 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 생성하고, 제6 시점(tt6a)에서 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 레지스터(REG)에 저장할 수 있다. 제1 클록 트레이닝 패턴(CLK-T1)에서 생성된 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))와 마찬가지로, 제1-2 페이로드(ePayload2)는 제2 클록 트레이닝 패턴(CLK-T2)의 위상 정보를 포함할 수 있으므로, 위상 카운터(PCON)는 제1-2 페이로드(ePayload2)가 수신된 이후인, 제6 시점(tt6a)에서 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 생성하고, 레지스터(REG)에 저장할 수 있다. 이때, 제5 시점(tt5a) 부터 제6 시점(tt6a)까지 제2 위상 정보(PI2)를 트래킹한 시간을 제2 위상 락킹 시간(LT4a)이라 지칭할 수 있다.
이때, 위상 카운터(PCON)는 제1 클록 트레이닝 패턴(CLK-T1)의 제1 위상 정보(PI1) 트래킹 시간보다 짧은 시간 동안 제2 클록 트레이닝 패턴(CLK-T2)에서 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 생성할 수 있다.
일 실시예에서는, 현재 클록 트레이닝 패턴의 위상 정보를 트래킹할 때, 이전 클록 트레이닝 패턴의 위상 카운팅 결과를 이용하므로, 현재 클록 트레이닝 패턴의 위상 정보를 트래킹하는 시간을 단축시킬 수 있다. 따라서, 일 실시예에서는, 클록 트레이닝 패턴의 락킹 시간을 단축시킬 수 있다.
도 10 및 도 11을 참조하면, 일 실시예에 따른 클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1)의 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 제1 클록 트레이닝 패턴(CLK-T1) 이후의 클록 트레이닝 패턴의 주파수 정보에 이용할 수 있다. 도 10은 도 8에 도시된 도면과 유사한바, 이하에서는 중복된 설명을 방지하기 위해 차이점을 중심으로 서술한다.
아이들(Idle) 구간에서 클록 데이터 복원 회로(CDR)는 클록 데이터 복원 회로(CDR)에 인가되는 전압, 온도 등의 외부 요인이 클록 데이터 복원 회로(CDR)의 성능 변화에 영향을 미치지 않을 정도에 해당할 때, 제1 클록 트레이닝 패턴(CLK-T1)의 주파수 정보를 이후 클록 트레이닝 패턴의 주파수 정보에 이용할 수 있다.
구체적으로, 클록 데이터 복원 회로(CDR)의 주파수 카운터(FCON)는 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 생성하고, 제1 시점(tt1b)에서 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 레지스터(REG)에 저장할 수 있다. 여기서, 제1 시점(tt1b)까지 제1 주파수 정보(FI1)를 트래킹한 시간을 제1 주파수 락킹 시간(TL1b)이라 지칭할 수 있다.
클록 데이터 복원 회로(CDR)의 위상 카운터(PCON)는 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 생성하고, 제2 시점(tt2b)에서 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 레지스터(REG)에 제공할 수 있다. 여기서, 제1 시점(tt1b) 부터 제2 시점(tt2b)까지 제1 위상 정보(PI1)를 트래킹한 시간을 제1 위상 락킹 시간(LT2b)이라 지칭할 수 있다.
아이들(Idle) 구간이 지나고, 제3 시점(tt3b)에서 클록 데이터 복원 회로(CDR)는 레지스터(REG)로부터 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1)) 및 제1 위상 카운팅 결과(또는, 제1 위상 정보(PI1))를 로딩(load)할 수 있다. 이에 따라, 일 실시예에서는, 제2 클록 트레이닝 패턴(CLK-T2)의 주파수 정보를 트래킹하지 않고, 제1 주파수 정보(FI1)를 제2 주파수 정보(FI2)로 이용하므로, 제2 클록 트레이닝 패턴(CLK-T2)의 트래킹하는 락킹 시간(LT3b)을 단축시킬 수 있다.
클록 데이터 복원 회로(CDR)의 위상 카운터(PCON)는 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 생성하고, 제4 시점(tt4b)에서 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 레지스터(REG)에 저장할 수 있다. 여기서, 제3 시점(tt3b)부터 제4 시점(tt4b)까지 제2 위상 정보(PI2)를 트래킹한 시간을 제2 위상 락킹 시간(LT4b)이라 지칭할 수 있다.
이때, 위상 카운터(PCON)는 제1 클록 트레이닝 패턴(CLK-T1)의 제1 위상 정보(PI1) 트래킹 시간보다 짧은 시간 동안 제2 클록 트레이닝 패턴(CLK-T2)에서 제2 위상 카운팅 결과(또는, 제2 위상 정보(PI2))를 생성할 수 있다. 즉, 일 실시예에서는, 현재 클록 트레이닝 패턴의 위상 정보를 트래킹할 때, 이전 클록 트레이닝 패턴의 위상 카운팅 결과를 이용하므로, 현재 클록 트레이닝 패턴의 위상 정보를 트래킹하는 락킹 시간을 단축시킬 수 있다.
또한, 일 실시예에서는, 제1 클록 트레이닝 패턴(CLK-T1)의 제1 주파수 카운팅 결과(또는, 제1 주파수 정보(FI1))를 제1 클록 트레이닝 패턴(CLK-T1) 이후의 클록 트레이닝 패턴의 주파수 정보에 이용할 수 있으므로, 클록 트레이닝 패턴을 복원하여 클록 신호를 생성하는 시간을 단축시킬 수 있다.
이하에서는, 도 12 및 도 13을 참조하여 일 실시예에 따른 수신기의 효과를 살펴본다.
도 12 및 도 13은 일 실시예에 따른 수신기의 효과를 설명하기 위한 도면들이다. 이하에서는, 도 1 내지 도 11을 함께 참조하여 설명한다.
도 12를 참조하면, 일 실시예에서, 클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1), 제1-1 페이로드(ePayload1)를 수신할 수 있다. 제1-1 페이로드(ePayload1)를 수신하고, 소정의 구간(예를 들면, 아이들(Idle) 구간)이 지난 후, 클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2), 제1-2 페이로드(ePayload2)를 수신할 수 있다.
클록 데이터 복원 회로(CDR)는 제1 클록 트레이닝 패턴(CLK-T1)의 위상 및 주파수 정보를 제1 시간(tr1) 동안 트래킹할 수 있다. 여기서, 제1 시간(tr1)은 제1 주파수 정보 및/또는 제1 위상 정보를 락킹하는 시간에 대응할 수 있다. 즉, 제1 시간(tr1)은 도 8을 참조하여 설명한, 제1 주파수 락킹 시간(LT1a) 및 제1 위상 락킹 시간(LT2a)의 일부분을 포함할 수 있다.
이후, 클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2)의 위상 및/또는 주파수 정보를 제2 시간(tr2) 동안 트래킹할 수 있다. 여기서, 제2 시간(tr2)은 제2 주파수 정보(FI2) 및/또는 제2 위상 정보(PI2)를 락킹하는 시간에 대응할 수 있다. 즉, 제2 시간(tr2)은 도 8을 참조하여 설명한 제2 주파수 락킹 시간(LT3a) 및 제2 위상 락킹 시간(LT4a)의 일부분을 포함하거나 도 10을 참조하여 설명한 제2 위상 락킹 시간(LT3b)의 일부분을 포함할 수 있다.
제2 클록 트레이닝 패턴(CLK-T2)의 위상 및/또는 주파수 정보를 트래킹하는 제2 시간(tr2)은 제1 클록 트레이닝 패턴(CLK-T1)의 위상 및/또는 주파수 정보를 트래킹하는 제1 시간(tr1)보다 단축될 수 있음을 확인할 수 있다. 제2 클록 트레이닝 패턴(CLK-T2)의 락킹 시간은 제1 클록 트레이닝 패턴(CLK-T1)의 락킹 시간보다 짧을 수 있다. 즉, 일 실시예에서는 클록 트레이닝 패턴의 락킹 시간을 단축시킬 수 있다.
도 13을 참조하면, 일 실시예에서, 클록 데이터 복원 회로(CDR)는 제1-2 페이로드(ePayload2)를 수신하고, 소정의 구간(예를 들면, 아이들(Idle) 구간)이 지난 후, 제3 클록 트레이닝 패턴(CLK-T3), 제1-3 페이로드(ePayload3)를 수신할 수 있다.
클록 데이터 복원 회로(CDR)는 제2 클록 트레이닝 패턴(CLK-T2)의 위상 및 주파수 정보를 제2 시간(tr2) 동안 트래킹할 수 있다. 이후, 클록 데이터 복원 회로(CDR)는 제3 클록 트레이닝 패턴(CLK-T3)의 위상 및 주파수 정보를 제3 시간(tr3) 동안 트래킹할 수 있다.
제3 클록 트레이닝 패턴(CLK-T3)의 위상 및/또는 주파수 정보를 트래킹하는 시간(tr3)은 제1 클록 트레이닝 패턴(CLK-T1)의 위상 및/또는 주파수 정보를 트래킹하는 시간(tr1)보다 단축될 수 있음을 확인할 수 있다. 제3 클록 트레이닝 패턴(CLK-T3)의 락킹 시간은 제1 클록 트레이닝 패턴(CLK-T1)의 락킹 시간보다 짧을 수 있고, 제2 클록 트레이닝 패턴(CLK-T2)과 상이할 수 있다. 즉, 일 실시예에서는 클록 트레이닝 패턴의 락킹 시간을 단축시킬 수 있다.
일 실시예에서는, 현재 클록 트레이닝 패턴의 위상 및/또는 주파수 정보를 트래킹할 때, 이전 클록 트레이닝 패턴의 위상 및/또는 주파수 카운팅 결과를 이용하므로, 현재 클록 트레이닝 패턴의 위상 및/또는 주파수 정보를 트래킹하는 시간을 단축시킬 수 있다. 즉, 클록 트레이닝 패턴의 락킹 시간을 단축시킬 수 있다.
이하에서는 도 14를 참조하여, 송수신기가 적용될 수 있는 표시 장치에 관하여 살펴본다.
도 14는 일 실시예에 따른 표시 장치를 개략적으로 도시한 도면이다.
도 14를 참조하면, 표시 장치는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 및 발광 구동부(15)를 포함할 수 있다. 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지, 표시 기판에 마운트할 것인지는 표시 장치의 사양(specification)에 따라 다양하게 구성될 수 있다.
타이밍 제어부(11) 및 데이터 구동부(12)는 하나의 IC에 집적되어 하나의 표시 구동부(210)로 구성될 수도 있다. 이때, 표시 구동부(210)를 전술한 TED(TCON Embedded Driver IC)라고 할 수 있다. 종류에 따라서, 표시 구동부(210)는 주사 구동부(13) 및 발광 구동부(15) 중 적어도 하나를 더 포함하여 구성될 수도 있다.
프로세서(9)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 프로세서(9)는 전술한 송신기(TXD)에 해당할 수 있다. 한편, 타이밍 제어부(11), 데이터 구동부(12), 또는 표시 구동부(210)는 전술한 수신기(RXD)에 해당할 수 있다(도 1 참조).
타이밍 제어부(11)는 프로세서(9)로부터 각각의 표시 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 타이밍 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다.
수직 동기 신호의 각각의 주기(cycle)는 각각의 표시 프레임 기간과 대응할 수 있다. 수평 동기 신호의 각각의 주기(cycle)는 각각의 수평 기간(horizontal period)과 대응할 수 있다. 계조들은 데이터 인에이블 신호의 펄스에 대응하여 각 수평 기간에 수평 라인(horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인 및 발광 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
타이밍 제어부(11)는 표시 장치의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILETMTM) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공하고, 발광 구동부(15)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4 내지 DLn)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 주사 제어 신호(예를 들어, 클록 신호, 주사 시작 신호 등)을 이용하여, 주사 라인들(SL0, SL1, SL2 내지 SLm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL0~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 제어 신호(예를 들어, 클록 신호, 발광 중지 신호 등)을 이용하여, 발광 라인들(EL1, EL2, EL3 내지 ELo)에 제공할 발광 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 라인들(EL1, EL2, EL3 내지 ELo)에 턴-오프 레벨의 펄스를 갖는 발광 신호들을 순차적으로 공급할 수 있다. 발광 구동부(15)는 시프트 레지스터 형태로 구성된 발광 스테이지들을 포함할 수 있다. 발광 구동부(15)는 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
이하에서는 도 15 및 도 16을 참조하여, 도 14에 포함되는 화소에 관하여 살펴본다.
도 15는 도 14에 포함되는 화소를 도시한 회로도이고, 도 16은 도 14에 도시된 화소의 구동 방법을 설명하기 위한 타이밍도이다.
도 15를 참조하면, 화소(PXij)는 트랜지스터들(T1, T2, T3, T4, T5, T6, T7), 스토리지 커패시터(Cst), 및 발광 소자(LD)를 포함한다.
이하에서는 P형 트랜지스터로 구성된 회로를 예로 들어 설명한다. 하지만 당업자라면 게이트 단자에 인가되는 전압의 극성을 달리하여, N형 트랜지스터로 구성된 회로를 설계할 수 있을 것이다. 유사하게, 당업자라면 P형 트랜지스터 및 N형 트랜지스터의 조합으로 구성된 회로를 설계할 수 있을 것이다. P형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 음의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. N형 트랜지스터란 게이트 전극과 소스 전극 간의 전압 차가 양의 방향으로 증가할 때 전류량이 증가하는 트랜지스터를 통칭한다. 트랜지스터는 TFT(thin film transistor), FET(field effect transistor), BJT(bipolar junction transistor) 등 다양한 형태로 구성될 수 있다.
제1 트랜지스터(T1)는 게이트 전극이 제1 노드(N1)에 연결되고, 제1 전극이 제2 노드(N2)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제1 트랜지스터(T1)를 구동 트랜지스터로 명명할 수 있다.
제2 트랜지스터(T2)는 게이트 전극이 주사 라인(SLi1)에 연결되고, 제1 전극이 데이터 라인(DLj)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 제2 트랜지스터(T2)를 스캔 트랜지스터로 명명할 수 있다.
제3 트랜지스터(T3)는 게이트 전극이 주사 라인(SLi2)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 제3 노드(N3)에 연결될 수 있다. 제3 트랜지스터(T3)를 다이오드 연결 트랜지스터로 명명할 수 있다.
제4 트랜지스터(T4)는 게이트 전극이 주사 라인(SLi3)에 연결되고, 제1 전극이 제1 노드(N1)에 연결되고, 제2 전극이 초기화 라인(INTL)에 연결될 수 있다. 제4 트랜지스터(T4)는 게이트 초기화 트랜지스터로 명명될 수 있다.
제5 트랜지스터(T5)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극이 제2 노드(N2)에 연결될 수 있다. 제5 트랜지스터(T5)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 제5 트랜지스터(T5)의 게이트 전극은 제6 트랜지스터(T6)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
제6 트랜지스터(T6)는 게이트 전극이 i 번째 발광 라인(ELi)에 연결되고, 제1 전극이 제3 노드(N3)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 제6 트랜지스터(T6)는 발광 트랜지스터로 명명될 수 있다. 다른 실시예에서, 제6 트랜지스터(T6)의 게이트 전극은 제5 트랜지스터(T5)의 게이트 전극과 연결된 발광 라인과 다른 발광 라인에 연결될 수도 있다.
제7 트랜지스터(T7)는 게이트 전극이 주사 라인(SLi4)에 연결되고, 제1 전극이 초기화 라인(INTL)에 연결되고, 제2 전극이 발광 소자(LD)의 애노드에 연결될 수 있다. 제7 트랜지스터(T7)는 발광 소자 초기화 트랜지스터로 명명될 수 있다.
스토리지 커패시터(Cst)의 제1 전극은 제1 전원 라인(ELVDDL)에 연결되고, 제2 전극은 제1 노드(N1)에 연결될 수 있다.
발광 소자(LD)는 애노드가 제6 트랜지스터(T6)의 제2 전극에 연결되고, 캐소드가 제2 전원 라인(ELVSSL)에 연결될 수 있다. 발광 소자(LD)는 발광 다이오드일 수 있다. 발광 소자(LD)는 유기 발광 소자(organic light emitting diode), 무기 발광 소자(inorganic light emitting diode), 퀀텀 닷/웰 발광 소자(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 발광 소자(LD)는 제1 색상, 제2 색상, 및 제3 색상 중 어느 하나의 색상으로 발광할 수 있다. 또한, 본 실시예에서는 각 화소에 발광 소자(LD)가 하나만 구비되었으나, 다른 실시예에서 각 화소에 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다.
제1 전원 라인(ELVDDL)에는 제1 전원 전압이 인가되고, 제2 전원 라인(ELVSSL)에는 제2 전원 전압이 인가되고, 초기화 라인(INTL)에는 초기화 전압이 인가될 수 있다. 예를 들어, 제1 전원 전압은 제2 전원 전압보다 클 수 있다. 예를 들어, 초기화 전압은 제2 전원 전압과 동일하거나 더 클 수 있다. 예를 들어, 초기화 전압은 제공 가능한 데이터 전압들 중 가장 작은 크기의 데이터 전압과 대응할 수 있다. 다른 예에서, 초기화 전압의 크기는 제공 가능한 데이터 전압들의 크기들보다 작을 수 있다.
도 16을 참조하면, 이하에서는 설명의 편의를 위해서 주사 라인들(SLi1, SLi2, SLi4)이 i 번째 주사 라인(SLi)이고, 주사 라인(SLi3)이 i-1 번째 주사 라인(SL(i-1))인 경우를 가정한다. 다만, 주사 라인들(SLi1, SLi2, SLi3, SLi4)은 실시예들에 따라 연결 관계가 다양할 수 있다. 예를 들어, 주사 라인(SLi4)은 i-1 번째 주사 라인이거나, i+1 번째 주사 라인일 수도 있다.
먼저, i 번째 발광 라인(ELi)에는 턴-오프 레벨(로직 하이 레벨)의 발광 신호가 인가되고, 데이터 라인(DLj)에는 i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 인가되고, 주사 라인(SLi3)에는 턴-온 레벨(로직 로우 레벨)의 주사 신호가 인가된다. 로직 레벨의 하이/로우는 트랜지스터가 P형인지 N형인지에 따라서 달라질 수 있다.
이때, 주사 라인들(SLi1, SLi2)에는 턴-오프 레벨의 주사 신호가 인가되므로, 제2 트랜지스터(T2)는 턴-오프 상태이고, i-1 번째 화소에 대한 데이터 전압(DATA(i-1)j)이 화소(PXij)로 인입되는 것이 방지된다.
이때, 제4 트랜지스터(T4)는 턴-온 상태가 되므로, 제1 노드(N1)가 초기화 라인(INTL)과 연결되어, 제1 노드(N1)의 전압이 초기화된다. 발광 라인(ELi)에는 턴-오프 레벨의 발광 신호가 인가되므로, 트랜지스터들(T5, T6)은 턴-오프 상태이고, 초기화 전압 인가 과정에 따른 불필요한 발광 소자(LD)의 발광이 방지된다.
다음으로, 데이터 라인(DLj)에는 i 번째 화소(PXij)에 대한 데이터 전압(DATAij)이 인가되고, 주사 라인들(SLi1, SLi2)에는 턴-온 레벨의 주사 신호가 인가된다. 이에 따라 트랜지스터들(T2, T1, T3)이 도통 상태가 되며, 데이터 라인(DLj)과 제1 노드(N1)가 전기적으로 연결된다. 따라서, 데이터 전압(DATAij)에서 제1 트랜지스터(T1)의 문턱 전압을 감한 보상 전압이 스토리지 커패시터(Cst)의 제2 전극(즉, 제1 노드(N1))에 인가되고, 스토리지 커패시터(Cst)는 제1 전원 전압과 보상 전압의 차이에 해당하는 전압을 유지한다. 이러한 기간을 문턱 전압 보상 기간 또는 데이터 기입 기간이라고 명명할 수 있다.
또한, 주사 라인(SLi4)이 i 번째 주사 라인인 경우, 제7 트랜지스터(T7)는 턴-온 상태이므로, 발광 소자(LD)의 애노드와 초기화 라인(INTL)이 연결되고, 발광 소자(LD)는 초기화 전압과 제2 전원 전압의 전압 차이에 해당하는 전하량으로 초기화된다.
이후, i 번째 발광 라인(ELi)에 턴-온 레벨의 발광 신호가 인가됨에 따라, 트랜지스터들(T5, T6)이 도통될 수 있다. 따라서, 제1 전원 라인(ELVDDL), 제5 트랜지스터(T5), 제1 트랜지스터(T1), 제6 트랜지스터(T6), 발광 소자(LD), 및 제2 전원 라인(ELVSSL)을 연결하는 구동 전류 경로가 형성된다.
스토리지 커패시터(Cst)에 유지된 전압에 따라 제1 트랜지스터(T1)의 제1 전극과 제2 전극에 흐르는 구동 전류량이 조절된다. 발광 소자(LD)는 구동 전류량에 대응하는 휘도로 발광한다. 발광 소자(LD)는 발광 라인(ELi)에 턴-오프 레벨의 발광 신호가 인가되기 전까지 발광한다.
발광 신호가 턴-온 레벨일 때, 해당 발광 신호를 수신하는 화소들은 표시 상태일 수 있다. 따라서, 발광 신호가 턴-온 레벨인 기간을 발광 기간(EP)(또는, 발광 허용 기간)이라고 할 수 있다. 또한, 발광 신호가 턴-오프 레벨일 때, 해당 발광 신호를 수신하는 화소들은 비표시 상태일 수 있다. 따라서, 발광 신호가 턴-오프 레벨인 기간을 비발광 기간(NEP)(또는, 발광 불허용 기간)이라고 할 수 있다.
도 16에서 설명된 비발광 기간(NEP)은, 화소(PXij)가 초기화 기간 및 데이터 기입 기간을 거치는 동안 원하지 않는 휘도로 발광하는 것을 방지하기 위한 것이다.
화소(PXij)에 기입된 데이터가 유지되는 동안(예를 들어, 한 프레임 기간) 한 번 이상의 비발광 기간(NEP)이 추가로 제공될 수 있다. 이는 화소(PXij)의 발광 기간(EP)을 줄임으로써 저계조를 효과적으로 표현하거나, 영상의 모션(motion)을 부드럽게 블러(blur)처리하기 위함일 수 있다.
도 14 내지 16의 표시 장치, 화소, 및 이들의 구동 방법은 전술한 송수신기(TSCV)의 하나의 적용예를 설명하기 위한 것으로서, 본 발명은 이러한 실시예에 한정되지 않는다(도 1 참조). 예를 들어, 송수신기(TSCV)는 표시 장치에 포함된 프로세서(9)와 카메라 장치의 통신에 사용되거나, 프로세서(9)와 터치 센서(또한, 다른 센서들)의 통신에 사용될 수도 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.
TXD: 송신기
RXD: 수신기
CLK-T: 클록 트레이닝 패턴
ePayload: 제1 페이로드
CDR: 클록 데이터 복원 회로
REG: 레지스터

Claims (20)

  1. 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하고,
    상기 송신기는 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하고,
    상기 송신기는 상기 수신기로 제1-1 페이로드(payload)를 송신함에 있어서, 상기 제1 모드, 상기 제2 모드, 및 상기 제1 모드로 순차적으로 구동되고, 상기 제2 모드에서 제1 클록 트레이닝 패턴과 상기 제1-1 페이로드를 송신하며,
    상기 수신기는 수신된 상기 제1 클록 트레이닝 패턴에 대응하는 제1 클록 신호를 생성하는 클록 데이터 복원 회로 및 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하는 레지스터를 포함하는 송수신기.
  2. 제1항에서,
    상기 클록 데이터 복원 회로는 상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제2 클록 트레이닝 패턴 및 제1-2 페이로드를 수신하며,
    상기 클록 데이터 복원 회로는 상기 제2 클록 트레이닝 패턴에 대응하는 제2 클록 신호를 생성하는 송수신기.
  3. 제2항에서,
    상기 클록 데이터 복원 회로는 상기 제1 주파수 정보 및 상기 제1 위상 정보를 이용하여 상기 제1 클록 신호를 생성하는 송수신기.
  4. 제3항에서,
    상기 레지스터는 상기 클록 데이터 복원 회로에 상기 제1 주파수 정보 및 상기 제1 위상 정보를 제공하고,
    상기 클록 데이터 복원 회로는 상기 제1 주파수 정보에 기초하여 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보를 생성하고, 상기 제1 위상 정보에 기초하여 상기 제2 위상 정보를 생성하는 송수신기.
  5. 제3항에서,
    상기 제2 주파수 정보 및/또는 상기 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간과 상이한 송수신기.
  6. 제5항에서,
    상기 제2 주파수 정보 및/또는 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧은 송수신기.
  7. 제6항에서,
    상기 클록 데이터 복원 회로는 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하고, 이후에 소정의 구간을 두고 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신하는 송수신기.
  8. 제7항에서,
    상기 레지스터는 상기 제2 주파수 정보 및 상기 제2 위상 정보를 저장하고, 상기 클록 데이터 복원 회로에 상기 제2 주파수 정보 및 상기 제2 위상 정보를 제공하며,
    상기 클록 데이터 복원 회로는 상기 제2 주파수 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보를 생성하고, 상기 제2 위상 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성하는 송수신기.
  9. 제8항에서,
    상기 제3 주파수 정보 및/또는 상기 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이한 송수신기.
  10. 제2항에서,
    상기 레지스터는 상기 제2 클록 트레이닝 패턴의 제2 위상 정보를 저장하고, 상기 클록 데이터 복원 회로에 상기 제1 주파수 정보 및 상기 제2 위상 정보를 제공하며,
    상기 클록 데이터 복원 회로는 상기 제1 주파수 정보를 반영하여 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보로 이용하고, 상기 제2 위상 정보에 기초하여 상기 제3 클록 트레이닝 패턴의 제3 위상 정보를 생성하는 송수신기.
  11. 제1 데이터 송신 유닛을 포함하는 송신기; 및
    상기 제1 데이터 송신 유닛과 제1 라인 및 제2 라인으로 연결된 제1 데이터 수신 유닛을 포함하는 수신기를 포함하고,
    상기 제1 데이터 수신 유닛은,
    제1 클록 트레이닝 패턴에 대응하는 제1 클록 신호를 생성하는 클록 데이터 복원 회로; 및
    상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 저장하는 레지스터를 포함하고,
    상기 클록 데이터 복원 회로는 상기 제1 데이터 송신 유닛으로부터 제1 클록 트레이닝 패턴 및 제1-1 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제2 클록 트레이닝 패턴 및 제1-2 페이로드를 수신하며,
    상기 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧은 송수신기.
  12. 제11항에서,
    상기 클록 데이터 복원 회로는,
    상기 제1 클록 트레이닝 패턴의 제1 주파수 정보를 카운팅하고, 상기 제1 주파수 정보를 상기 레지스터에 제공하는 주파수 카운터; 및
    상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드의 제1 위상 정보를 카운팅하고, 상기 제1 위상 정보를 상기 레지스터에 제공하는 위상 카운터를 포함하는 송수신기.
  13. 제12항에서,
    상기 제2 클록 트레이닝 패턴에서,
    상기 레지스터는 상기 주파수 카운터에 상기 제1 주파수 정보를 제공하고,
    상기 주파수 카운터는 상기 제1 주파수 정보에 기초하여, 상기 제2 클록 트레이닝 패턴의 제2 주파수 정보를 카운팅하는 송수신기.
  14. 제13항에서,
    상기 제2 클록 트레이닝 패턴에서,
    상기 레지스터는 상기 위상 카운터에 상기 제1 위상 정보를 제공하고,
    상기 위상 카운터는 상기 제1 위상 정보에 기초하여, 상기 제2 클록 트레이닝 패턴의 제2 위상 정보를 카운팅하는 송수신기.
  15. 제14항에서,
    상기 클록 데이터 복원 회로는 상기 제1 데이터 송신 유닛으로부터 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하고, 이후에 소정의 구간을 두고, 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신하며,
    상기 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이한 송수신기.
  16. 제15항에서,
    상기 제3 클록 트레이닝 패턴에서,
    상기 레지스터는 상기 주파수 카운터에 상기 제2 주파수 정보를 제공하고,
    상기 주파수 카운터는 상기 제2 주파수 정보에 기초하여, 상기 상기 제3 주파수 정보를 카운팅하는 송수신기.
  17. 제16항에서,
    상기 제3 클록 트레이닝 패턴에서,
    상기 레지스터는 상기 위상 카운터에 상기 제2 위상 정보를 제공하고,
    상기 위상 카운터는 상기 제2 위상 정보에 기초하여, 상기 제3 위상 정보를 카운팅하는 송수신기.
  18. 제14항에서,
    상기 제3 클록 트레이닝 패턴에서,
    상기 레지스터는 상기 주파수 카운터에 상기 제1 주파수 정보를 제공하고,
    상기 주파수 카운터는 상기 제1 주파수 정보를 반영하여, 상기 제3 클록 트레이닝 패턴의 제3 주파수 정보로 이용하는 송수신기.
  19. 제1 라인 및 제2 라인으로 연결된 송신기 및 수신기를 포함하는 송수신기의 구동 방법으로서, 상기 송수신기의 구동 방법은:
    상기 송신기가 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계;
    상기 송신기가 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계; 및
    상기 송신기가 상기 제1 모드에서 상기 제1 전압 범위를 갖는 신호들을 상기 제1 라인 및 상기 제2 라인으로 송신하는 단계를 순차적으로 포함하고,
    상기 송신기는 상기 수신기로 제1-1 페이로드 및 제1-2 페이로드를 송신함에 있어서, 상기 제2 모드에서 제1 클록 트레이닝 패턴과 상기 제1-1 페이로드를 송신하고, 소정의 구간을 두고 제2 클록 트레이닝 패턴과 상기 제1-2 페이로드를 송신하며,
    상기 수신기는 상기 제1 클록 트레이닝 패턴 및 상기 제1-1 페이로드를 수신한 후에 소정의 구간을 두고, 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신하며,
    상기 제2 클록 트레이닝 패턴의 제2 주파수 정보 및 제2 위상 정보를 트래킹하는 시간은 상기 제1 클록 트레이닝 패턴의 제1 주파수 정보 및 제1 위상 정보를 트래킹하는 시간보다 짧은 송수신기의 구동 방법.
  20. 제19항에서,
    상기 수신기는 상기 제2 클록 트레이닝 패턴 및 상기 제1-2 페이로드를 수신한 후에 소정의 구간을 두고, 제3 클록 트레이닝 패턴 및 제1-3 페이로드를 수신하며,
    상기 제3 클록 트레이닝 패턴의 제3 주파수 정보 및 제3 위상 정보를 트래킹하는 시간은 상기 제1 주파수 정보 및 상기 제1 위상 정보를 트래킹하는 시간보다 짧고, 상기 제2 주파수 정보 및 상기 제2 위상 정보를 트래킹하는 시간과 상이한 송수신기의 구동 방법.
KR1020210077052A 2021-06-14 2021-06-14 송수신기 및 그 구동 방법 KR20220167849A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020210077052A KR20220167849A (ko) 2021-06-14 2021-06-14 송수신기 및 그 구동 방법
US17/574,860 US11677536B2 (en) 2021-06-14 2022-01-13 Transceiver and method of driving the same
CN202210441985.6A CN115482778A (zh) 2021-06-14 2022-04-25 收发器及驱动收发器的方法
EP22169763.4A EP4120236A1 (en) 2021-06-14 2022-04-25 Transceiver and method of driving the same
US18/208,127 US20230327845A1 (en) 2021-06-14 2023-06-09 Transceiver and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210077052A KR20220167849A (ko) 2021-06-14 2021-06-14 송수신기 및 그 구동 방법

Publications (1)

Publication Number Publication Date
KR20220167849A true KR20220167849A (ko) 2022-12-22

Family

ID=81386832

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210077052A KR20220167849A (ko) 2021-06-14 2021-06-14 송수신기 및 그 구동 방법

Country Status (4)

Country Link
US (2) US11677536B2 (ko)
EP (1) EP4120236A1 (ko)
KR (1) KR20220167849A (ko)
CN (1) CN115482778A (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345359A (zh) * 2020-03-03 2021-09-03 硅工厂股份有限公司 用于驱动显示装置的数据处理装置、数据驱动装置和系统
KR20220167851A (ko) * 2021-06-14 2022-12-22 삼성디스플레이 주식회사 송수신 장치 및 그 구동 방법
TWI757212B (zh) * 2021-07-13 2022-03-01 瑞昱半導體股份有限公司 具有快速追鎖及頻寬穩定機制的時脈資料恢復電路及方法

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7190931B2 (en) * 2003-09-29 2007-03-13 Intel Corporation Receiver calibration apparatus, method, and system
KR100574980B1 (ko) 2004-04-26 2006-05-02 삼성전자주식회사 빠른 주파수 락을 위한 위상 동기 루프
KR100915387B1 (ko) 2006-06-22 2009-09-03 삼성전자주식회사 병렬 인터페이스의 데이터 신호와 클럭 신호 간의 스큐를보상하는 방법 및 장치
KR20080011527A (ko) 2006-07-31 2008-02-05 주식회사 하이닉스반도체 클럭 및 데이터 복원장치 및 그 제어방법
ES2547204T3 (es) 2009-02-25 2015-10-02 Purac Biochem Bv Composición para mejorar las propiedades sensoriales y la resistencia a microorganismos de alimentos y bebidas
JP4766128B2 (ja) * 2009-02-27 2011-09-07 ソニー株式会社 スレーブ装置、スレーブ装置の時刻同期化方法および電子機器システム
US20120215952A1 (en) * 2010-01-21 2012-08-23 Rambus Inc. Protocol for Transmission of Data Over a Communication Link
KR102071573B1 (ko) 2013-06-13 2020-03-02 삼성전자주식회사 외부 클락 신호를 이용하여 오실레이터의 주파수를 조절할 수 있는 디스플레이 드라이버 ic, 이를 포함하는 장치, 및 이들의 동작 방법
KR102166908B1 (ko) * 2014-02-13 2020-10-19 삼성전자주식회사 고속 데이터 인터페이스 장치 및 상기 장치의 스큐 보정 방법
US10007639B2 (en) * 2015-04-08 2018-06-26 Microsemi Semiconductor Ulc PLL system with master and slave devices
KR101671018B1 (ko) 2015-04-22 2016-10-31 (주)이즈미디어 스큐 자동 보정 방법 및 장치
KR102429907B1 (ko) 2015-11-06 2022-08-05 삼성전자주식회사 소스 드라이버의 동작 방법, 디스플레이 구동 회로 및 디스플레이 구동 회로의 동작 방법
US10587491B1 (en) * 2016-12-27 2020-03-10 Amazon Technologies, Inc. Testing computer networks in real time
KR102391480B1 (ko) 2017-11-06 2022-04-29 삼성디스플레이 주식회사 디스플레이 구동 집적 회로 및 이를 포함하는 디스플레이 장치
KR102392336B1 (ko) 2017-11-15 2022-04-28 삼성전자주식회사 디스플레이 구동 장치 및 이를 포함하는 디스플레이 시스템
KR101938674B1 (ko) 2017-11-27 2019-01-15 주식회사 아나패스 위상 고정 루프 및 지연 고정 루프
KR102546646B1 (ko) 2018-08-28 2023-06-23 매그나칩 반도체 유한회사 오실레이터 주파수 컨트롤러를 포함하는 디스플레이 구동 ic
KR102366556B1 (ko) 2018-10-11 2022-02-22 매그나칩 반도체 유한회사 동작 주파수를 조절할 수 있는 디스플레이 구동 ic 및 그 동작 주파수 조절 방법

Also Published As

Publication number Publication date
US20230327845A1 (en) 2023-10-12
US20220399986A1 (en) 2022-12-15
US11677536B2 (en) 2023-06-13
EP4120236A1 (en) 2023-01-18
CN115482778A (zh) 2022-12-16

Similar Documents

Publication Publication Date Title
KR20220167849A (ko) 송수신기 및 그 구동 방법
EP3188171B1 (en) Display device, source drive integrated circuit, timing controller and driving method thereof
US11488548B2 (en) Backlight system, display device including the backlight system and method of transferring data in the backlight system
US11968289B2 (en) Clock data recovery circuit and display device including the same
EP4105774A1 (en) Transceiver, driving method thereof, and display system including the transceiver
KR20180003163A (ko) Oled 표시 장치
US20220399915A1 (en) Transceiver and method of driving the same
US8319758B2 (en) Interface system and flat panel display using the same
KR20220047113A (ko) 백라이트 시스템, 이를 포함하는 디스플레이 장치 및 백라이트 시스템의 데이터 전달 방법
KR20220167850A (ko) 데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법
EP4109233A1 (en) Transceiver device and method of driving the same
KR20210071207A (ko) 표시장치 및 그 동작방법
US20230170997A1 (en) Transceiver
US11799696B2 (en) Transceiver and driving method thereof
US20230318860A1 (en) Transmitter and transceiver including the same
KR20200051226A (ko) 영상 표시장치 및 그 구동방법
KR20230074373A (ko) 송수신기 및 그 구동 방법
KR101957739B1 (ko) 표시장치 및 그 구동방법
KR102223496B1 (ko) 표시장치
KR20230074374A (ko) 표시 장치 및 이의 구동 방법
KR20120051239A (ko) 유기발광다이오드 표시장치 및 그 구동방법