KR20220167850A - 데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법 - Google Patents

데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법 Download PDF

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KR20220167850A
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배종만
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Abstract

복수의 레인들을 통해 데이터 송신기와 통신하는 데이터 수신기는, 제1 레인을 통해 제1 데이터를 수신하는 제1 수신 유닛, 제2 레인을 통해 제2 데이터를 수신하는 제2 수신 유닛, 및 제1 데이터 및 제2 데이터를 비교하여 제1 레인과 제2 레인 간의 스큐(skew)를 감지하는 검출기를 포함한다. 제1 수신 유닛은 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 제1 클록 데이터 복원기를 포함한다. 제1 수신 유닛은 스큐의 스큐 레벨에 기초하여 제1 클록 데이터 복원기의 루프 스피드를 제어한다.

Description

데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법{DATA RECEIVER, DISPLAY DEVICE INCLUDING THE SAME, AND METHOD OR RECEIVING DATA}
본 발명은 데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법에 관한 것이다.
정보화 기술이 발달함에 따라 사용자와 정보간의 연결매체인 표시 장치의 중요성이 부각되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display Device), 유기 발광 표시 장치(Organic Light Emitting Display Device) 등과 같은 표시 장치의 사용이 증가하고 있다.
일반적으로 표시 장치는 MIPI(Mobile Industry Processor Interface) 프로토콜을 사용하여 내부 통신을 수행할 수 있다.
데이터 전송 속도를 향상시키기 위해, 송신 장치(예를 들어, 어플리케이션 프로세서)는 복수의 레인들(lanes)을 이용하여 수신기(예를 들어, 표시 장치)에 데이터를 전송할 수 있다.
송신 장치에서는 레인들에 데이터를 동시에 출력하나, 수신기에서 레인들을 통해 수신하는 데이터들(예를 들어, 제1 데이터 및 제2 데이터) 간에 스큐(skew)가 발생할 수 있다. 레인들을 통해 전송된 데이터들을 재배열(또는, 재구성, 리매핑)하여 원시 데이터가 복원되는데, 상기 스큐에 의해 원시 데이터가 제대로 복원되지 못할 수 있다.
해결하고자 하는 기술적 과제는, 레인들 사이에서 발생하는 스큐(또는, inter-lane skew)를 보상할 수 있는 데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법을 제공하는 것이다.
본 발명의 실시예들에 따른 데이터 수신기는, 복수의 레인들을 통해 데이터 송신기와 통신한다. 상기 데이터 수신기는, 제1 레인을 통해 제1 데이터를 수신하는 제1 수신 유닛; 제2 레인을 통해 제2 데이터를 수신하는 제2 수신 유닛; 및 상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 검출기를 포함한다. 상기 제1 수신 유닛은 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 제1 클록 데이터 복원기를 포함하며, 상기 제1 수신 유닛은 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어한다.
일 실시예에 의하면, 상기 검출기는, 상기 제1 데이터와 상기 제2 데이터를 비교하여 데이터 전송이 상대적으로 지연되는 슬로우 레인을 결정하고, 상기 슬로우 레인에 연결된 수신 유닛에 상기 스큐 레벨에 관한 정보를 제공할 수 있다.
일 실시예에 의하면, 상기 제1 레인이 상기 슬로우 레인으로 결정된 경우, 상기 제1 레인에 연결된 상기 제1 클록 데이터 복원기의 상기 루프 스피드를 제어함으로써 상기 제1 페이로드 데이터의 위상이 시프트될 수 있다.
일 실시예에 의하면, 상기 제1 클록 데이터 복원기는, 비례 적분(proportional integral; PI) 제어 기술을 이용하여 상기 제1 클록 및 상기 제1 페이로드 데이터를 복원하되, 상기 스큐 레벨에 기초하여 상기 PI 제어 기술의 비례 게인(proportional gain)을 조절할 수 있다.
일 실시예에 의하면, 상기 제1 클록 데이터 복원기는, 입력 신호에 따른 주파수를 가지는 클록을 출력하는 오실레이터; 상기 제1 데이터와 상기 클록을 비교하는 위상 검출기; 및 상기 위상 검출기의 출력에 기초하여 상기 입력 신호를 조절하는 제어 회로를 포함하고, 상기 제어 회로는 상기 PI 제어 기술을 이용하여 상기 입력 신호를 조절하며, 상기 클록은 상기 제1 클록에 대응할 수 있다.
일 실시예에 의하면, 상기 제어 회로는, 상기 위상 검출기의 상기 출력에 비례하는 제1 아날로그 신호를 출력하는 제1 디지털-아날로그 컨버터; 상기 위상 검출기의 상기 출력을 적분하는 적분기; 및 상기 적분기의 출력을 제2 아날로그 신호로 변환하는 제2 디지털-아날로그 컨버터를 포함하고, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호는 상기 입력 신호에 포함될 수 있다.
일 실시예에 의하면, 상기 제어 회로는 상기 스큐 레벨에 기초하여 상기 제1 디지털-아날로그 컨버터의 스텝을 조절하며, 상기 위상 검출기의 동일한 출력에 대하여, 상기 스큐 레벨이 커질수록 상기 제1 아날로그 신호의 레벨이 커질 수 있다.
일 실시예에 의하면, 상기 제어 회로는 상기 스큐 레벨에 기초하여 상기 제1 디지털-아날로그 컨버터의 게인을 조절하며, 상기 스큐 레벨이 커질수록 상기 제1 아날로그 신호의 레벨은 상기 스큐 레벨에 비례하여 커질 수 있다.
일 실시예에 의하면, 상기 제어 회로는 상기 제1 디지털-아날로그 컨버터에 제공되는 상기 위상 검출기의 상기 출력을 상기 스큐 레벨에 기초하여 조절할 수 있다.
일 실시예에 의하면, 상기 데이터 수신기는, 제3 레인을 통해 제3 데이터를 수신하는 제3 수신 유닛을 더 포함하고, 상기 검출기는 상기 제2 레인과 상기 제3 레인 간의 스큐를 감지하며, 상기 제3 수신 유닛은 상기 제3 데이터로부터 제3 클록 및 제3 페이로드 데이터를 복원하는 제3 클록 데이터 복원기를 포함하며, 상기 제2 레인과 상기 제3 레인 간의 스큐의 스큐 레벨에 기초하여 상기 제3 클록 데이터 복원기의 루프 스피드를 제어할 수 있다.
일 실시예에 의하면, 상기 데이터 수신기는, 상기 제1 클록에 응답하여 상기 제1 데이터를 저장하는 제1 버퍼; 및 제2 클록에 응답하여 상기 제2 데이터를 저장하는 제2 버퍼를 더 포함하고, 상기 제2 수신 유닛은 상기 제2 데이터로부터 상기 제2 클록 및 제2 페이로드 데이터를 복원하는 제2 클록 데이터 복원기를 포함할 수 있다.
일 실시예에 의하면, 상기 제1 수신 유닛 및 상기 제2 수신 유닛은 MIPI(Mobile Industry Processor Interface) 프로토콜에 따라서 데이터를 수신할 수 있다.
일 실시예에 의하면, 상기 제1 및 제2 수신 유닛들 각각은, 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 및 제2 레인들을 통해 수신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 및 제2 레인들을 통해 수신하며, 상기 제1 수신 유닛은 상기 제1 데이터를 수신함에 있어서 상기 제1 모드, 상기 제2 모드, 및 상기 제1 모드로 순차적으로 구동될 수 있다.
일 실시예에 의하면, 상기 제1 모드에서 상기 제1 및 제2 레인들은 싱글-엔디드(single-ended) 방식으로 사용되고, 상기 제2 모드에서 상기 제1 및 제2 레인들은 디퍼런셜(differential) 방식으로 사용될 수 있다.
본 발명의 실시예들에 따른 표시 장치는, MIPI(Mobile Industry Processor Interface) 인터페이스를 통해 호스트와 통신하며 영상 데이터를 생성하는 타이밍 제어부; 및 상기 영상 데이터에 대응하는 영상을 표시하는 표시 패널을 포함한다. 상기 타이밍 제어부는, 제1 레인을 통해 제1 데이터를 수신하는 제1 수신 유닛; 제2 레인을 통해 제2 데이터를 수신하는 제2 수신 유닛; 상기 제1 데이터 및 제2 데이터를 재배열하여 상기 영상 데이터를 생성하는 리맵퍼; 및 상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 검출기를 포함한다. 상기 제1 수신 유닛은 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 제1 클록 데이터 복원기을 포함하며, 상기 제1 수신 유닛은 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어한다.
본 발명의 실시예들에 따른 데이터 수신 방법은, 복수의 레인들을 통해 호스트와 통신하는 타이밍 제어부에 수행된다. 상기 데이터 수신 방법은, 제1 수신 유닛에서 제1 레인을 통해 제1 데이터를 수신하는 단계; 제2 수신 유닛에서 제2 레인을 통해 제2 데이터를 수신하는 단계; 상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 단계; 상기 제1 수신 유닛에서 제1 클록 데이터 복원기를 이용하여 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 단계; 및 상기 제2 수신 유닛에서 제2 클록 데이터 복원기를 이용하여 상기 제2 데이터로부터 제2 클록 및 제2 페이로드 데이터를 복원하는 단계를 포함한다. 상기 스큐를 감지하는 단계는 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어하는 단계를 포함한다.
일 실시예에 의하면, 상기 스큐를 감지하는 단계는, 상기 제1 데이터와 상기 제2 데이터를 비교하여 데이터 전송이 상대적으로 지연되는 슬로우 레인을 결정하는 단계; 및 상기 슬로우 레인에 연결된 수신 유닛에 상기 스큐 레벨에 관한 정보를 제공하는 단계를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 레인이 상기 슬로우 레인으로 결정된 경우, 상기 루프 스피드를 제어함으로써 상기 제1 페이로드 데이터의 위상은 상기 제2 페이로드 데이터의 위상과 같아지도록 시프트될 수 있다.
일 실시예에 의하면, 상기 제1 클록 및 상기 제1 페이로드 데이터를 복원하는 단계는, 오실레이터를 이용하여 입력 신호에 따른 주파수를 가지는 클록을 출력하는 단계; 위상 검출기를 이용하여 상기 제1 데이터와 상기 클록을 비교하는 단계; 및 상기 위상 검출기의 출력과 상기 스큐 레벨에 기초하여 상기 입력 신호를 조절하는 단계를 포함할 수 있다.
일 실시예에 의하면, 상기 입력 신호를 조절하는 단계는, 제1 디지털-아날로그 컨버터를 이용하여 상기 위상 검출기의 상기 출력에 비례하는 제1 아날로그 신호를 출력하는 단계; 적분기를 이용하여 상기 위상 검출기의 상기 출력을 적분하는 단계; 및 제2 디지털-아날로그 컨버터를 이용하여 상기 적분기의 출력을 제2 아날로그 신호로 변환하는 단계를 포함하고, 상기 제1 아날로그 신호 및 상기 제2 아날로그 신호는 상기 입력 신호에 포함되며, 상기 제1 아날로그 신호를 출력하는 단계는, 상기 스큐 레벨에 기초하여, 상기 제1 디지털-아날로그 컨버터의 스텝, 상기 제1 디지털-아날로그 컨버터의 게인, 및 상기 제1 디지털-아날로그 컨버터에 제공되는 상기 위상 검출기의 상기 출력 중 적어도 하나를 조절하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따른 데이터 수신기, 이를 포함하는 표시 장치, 및 데이터 수신 방법은 레인들을 통해 전송되는 제1 데이터 및 제2 데이터를 비교하여 스큐를 감지하고, 데이터 전송이 상대적으로 빠른 패스트 레인과 데이터 전송이 상대적으로 지연되는 슬로우 레인을 결정하며, 상기 슬로우 레인에 연결된 클록 데이터 복원기(clock data recovery)의 루프 스피드(또는, 대역폭)를 스큐의 레벨에 기초하여 제어(또는, 조절)할 수 있다. 이에 따라, 상기 클록 데이터 복원기에 대응하는 데이터(예를 들어, 제1 데이터)의 위상이 쉬프트되며, 제1 데이터 위상 및 제2 데이터의 위상이 같아질 수 있다. 즉, 스큐가 보정되거나 보상될 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 데이터 송수신기를 나타내는 도면이다.
도 3 및 도 4는 도 2의 데이터 송수신기에 포함된 송신기의 동작을 설명하기 위한 도면이다.
도 5는 도 2의 송수신기에 포함된 수신기의 동작을 설명하기 위한 도면이다.
도 6은 도 1의 데이터 송수신기의 일 실시예를 나타내는 도면이다.
도 7은 도 6의 데이터 송수신기에 포함된 검출기의 동작을 설명하기 위한 도면이다.
도 8은 도 6의 데이터 송수신기에 포함된 클록 데이터 복원기의 일 실시예를 나타내는 도면이다.
도 9는 도 8의 클록 데이터 복원기에 포함된 제어 회로의 일 실시예를 나타내는 도면이다.
도 10a 및 도 10b는 도 8의 클록 데이터 복원기에 포함된 제어 회로의 다른 실시예를 나타내는 도면들이다.
도 10c는 도 10a의 제어 회로의 동작을 설명하는 도면이다.
도 11은 도 8의 클록 데이터 복원기의 동작을 설명하기 위한 도면이다.
도 12는 도 6의 데이터 송수신기에 포함된 검출기의 동작을 설명하기 위한 도면이다.
도 13은 도 1의 데이터 송수신기의 다른 실시예를 나타내는 도면이다.
도 14는 도 1의 데이터 송수신기의 다른 실시예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 16은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 도면이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다. 따라서 앞서 설명한 참조 부호는 다른 도면에서도 사용할 수 있다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
또한, 설명에서 "동일하다"라고 표현한 것은, "실질적으로 동일하다"는 의미일 수 있다. 즉, 통상의 지식을 가진 자가 동일하다고 납득할 수 있을 정도의 동일함일 수 있다. 그 외의 표현들도 "실질적으로"가 생략된 표현들일 수 있다.
도 1 및 도 2는 본 발명의 실시예들에 따른 데이터 송수신기를 나타내는 도면이다.
먼저 도 1을 참조하면, 송수신기(TSCV)는 송신기(TXD)(또는, 데이터 송신기) 및 수신기(RXD)(또는, 데이터 수신기)를 포함할 수 있다.
송신기(TXD)는 송신 제어기(TXC), 및 복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4)을 포함할 수 있다. 수신기(RXD)는 수신 제어기(RXC) 및 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)을 포함할 수 있다.
제1 데이터 송신 유닛(TX1)은 제1 레인(LANE1)을 통해서 제1 데이터 수신 유닛(RX1)과 연결될 수 있다. 제1 레인(LANE1)은 제1 라인(dp1) 및 제2 라인(dn1)을 포함할 수 있다. 제1 데이터 송신 유닛(TX1), 제1 레인(LANE1), 및 제1 데이터 수신 유닛(RX1)을 제1 데이터 채널이라고 할 수 있다. 제2 데이터 송신 유닛(TX2)은 제2 레인(LANE2)을 통해서 제2 데이터 수신 유닛(RX2)과 연결될 수 있다. 제2 레인(LANE2)은 제1 라인(dp2) 및 제2 라인(dn2)을 포함할 수 있다. 제2 데이터 송신 유닛(TX2) 및 제2 데이터 수신 유닛(RX2)을 제2 데이터 채널이라고 할 수 있다. 제3 데이터 송신 유닛(TX3)은 제3 레인(LANE3)을 통해서 제3 데이터 수신 유닛(RX3)과 연결될 수 있다. 제3 레인(LANE3)은 제1 라인(dp3) 및 제2 라인(dn3)을 포함할 수 있다. 제3 데이터 송신 유닛(TX3) 및 제3 데이터 수신 유닛(RX3)을 제3 데이터 채널이라고 할 수 있다. 제4 데이터 송신 유닛(TX4)은 제4 레인(LANE4)을 통해서 제4 데이터 수신 유닛(RX4)과 연결될 수 있다. 제4 레인(LANE4)은 제1 라인(dp4) 및 제2 라인(dn4)을 포함할 수 있다. 제4 데이터 송신 유닛(TX4) 및 제4 데이터 수신 유닛(RX4)을 제4 데이터 채널이라고 할 수 있다.
복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4) 및 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)은 OSI 7 계층 모델 중 물리 계층(physical layer) 및 데이터 링크 계층(datalink layer)에 해당하거나, TCP/IP 프로토콜의 네트워크 인터페이스(network interface)에 해당하거나, MIPI(Mobile Industry Processor Interface) 프로토콜의 물리 계층에 해당할 수 있다. MIPI 프로토콜의 물리 계층은 D-PHY, C-PHY, M-PHY 등 미리 정해진 다양한 사양(specification)에 따라 구성될 수 있다. 이하에서는 복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4) 및 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)이 MIPI 프로토콜의 물리 계층 중 D-PHY 사양에 따라 구성된 경우를 예로 들어 설명한다.
송신 제어기(TXC) 및 수신 제어기(RXC)는 OSI 7 계층 모델 중 네트워크 계층(network layer) 및 트랜스포트 계층(transport layer)에 해당하거나, TCP/IP 프로토콜의 인터넷(internet) 및 트랜스포트(transport)에 해당하거나, MIPI 프로토콜의 프로토콜 계층(protocol layer)에 해당할 수 있다. MIPI 프로토콜의 프로토콜 계층은 DSI(Display Serial Interface), CSI(Camera Serial Interface) 등 미리 정의된 다양한 사양에 따라 구성될 수 있다. 이하에서는 송신 제어기(TXC) 및 수신 제어기(RXC)가 MIPI 프로토콜의 프로토콜 계층 중 DSI 사양에 따라 구성된 경우를 예로 들어 설명한다.
송신 제어기(TXC) 및 복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4)은 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 한편, 송신 제어기(TXC) 및 복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4)은 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 한편, 송신기(TXD)는 다른 제어기(예를 들어, AP(application processor), GPU(Graphics Processing Unit), CPU(central processing unit) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 송신 전용 IC)로 구성될 수도 있다.
수신 제어기(RXC) 및 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)은 하드웨어적으로 서로 분리된 구성일 수도 있고, 하드웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 한편, 수신 제어기(RXC) 및 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)은 소프트웨어적으로 서로 분리된 구성일 수도 있고, 소프트웨어적으로 적어도 2 개 이상이 통합된 구성일 수도 있다. 한편, 수신기(RXD)는 다른 제어기(예를 들어, TCON(timing controller), TED(TCON Embedded Driver IC), D-IC(Driver IC) 등)의 일부(하드웨어 또는 소프트웨어)로 구성될 수도 있고, 독립된 하드웨어(예를 들어, 수신 전용 IC)로 구성될 수도 있다.
도 1의 송수신기(TSCV)는 4 개의 데이터 채널들을 포함할 수 있고, 4 개의 데이터 채널들은 서로 독립된 데이터들을 송수신할 수 있다.
도 1 및 도 2를 참조하면, 도 1의 복수의 데이터 송신 유닛들(TX1, TX2, TX3, TX4)은 상호 실질적으로 동일하거나 유사하며, 복수의 데이터 수신 유닛들(RX1, RX2, RX3, RX4)은 상호 실질적으로 동일하거나 유사할 수 있다. 도 2에서는 제1 데이터 송신 유닛(TX1) 및 제1 데이터 수신 유닛(RX1)을 중심으로, 송수신기(TSCV)가 간략하게 도시되었다.
송신기(TXD)는 인코더(ENC)를 더 포함할 수 있다. 수신기(RXD)는 디코더(DEC)를 더 포함할 수 있다.
송신 제어기(TXC)는 제1 페이로드 데이터(pData1)(또는, 페이로드 데이터(Payload))를 인코더(ENC)로 제공할 수 있다. 인코더(ENC)는 제1 페이로드 데이터(pData1)를 인코딩하여 제1 인코디드 데이터(eData1)를 생성하고, 제1 인코디드 데이터(eData1)를 제1 데이터 송신 유닛(TX1)에 제공할 수 있다. 제1 데이터 송신 유닛(TX1)은 미리 정해진 프로토콜에 따라서, 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 제1 데이터(Data1)를 생성할 수 있다. 제1 데이터 송신 유닛(TX1)은 제1 데이터(Data1)를 송신할 수 있다.
제1 데이터 수신 유닛(RX1)은 제1 데이터(Data1)를 이용하여 클록 신호를 생성하고, 생성된 클록 신호를 기준으로 제1 데이터(Data1)(또는, 제1 인코디드 페이로드 데이터(epData1))를 샘플링할 수 있다. 예를 들어, 제1 데이터 수신 유닛(RX1)은 클록 데이터 복원 회로(clock data recovery circuit)(또는, 클록 데이터 복원기)를 포함할 수 있다. 제1 데이터 수신 유닛(RX1)은 제1 인코디드 페이로드 데이터(epData1)를 디코더(DEC)에 제공할 수 있다. 디코더(DEC)는 제1 인코디드 페이로드 데이터(epData1)를 디코딩하여 제1 페이로드 데이터(pData1')를 생성하고, 제1 페이로드 데이터(pData1')를 수신 제어기(RXC)에 제공할 수 있다.
한편, 도 2의 실시예는 도 1의 다른 데이터 채널들에도 적용될 수 있다. 예를 들어, 송신기(TXD)는 제2 내지 제4 데이터 송신 유닛들(TX2, TX3, TX4)에 각각 대응하는 인코더들을 포함할 수 있다. 수신기(RXD)는 제2 내지 제4 데이터 수신 유닛들(RX2, RX3, RX4)에 각각 대응하는 디코더들을 포함할 수 있다.
도 3 및 도 4는 도 2의 데이터 송수신기에 포함된 송신기의 동작을 설명하기 위한 도면이다.
먼저 도 2 및 도 3을 참조하면, 인코더(ENC)는 제1 페이로드 데이터(pData1)를 수신할 수 있다. 인코더(ENC)는 제1 페이로드 데이터(pData1)를 인코딩하여 인코디드 페이로드 데이터(ePayload)를 생성하고, 인코디드 페이로드 데이터(ePayload)의 전후에 데이터를 추가하여 제1 인코디드 데이터(eData1)를 생성할 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)는 클록 트레이닝 패턴(CLK-T), 시작 패턴(STP), 인코디드 페이로드 데이터(ePayload), 및 종료 패턴(EDP)을 순차적으로 포함할 수 있다.
클록 트레이닝 패턴(CLK-T)은 클록 정보를 포함할 수 있다. 예를 들어, 클록 트레이닝 패턴(CLK-T)은 1과 0을 반복하여 포함함으로써, 클록 신호(또는, 클록)의 주파수 및 위상을 가리킬 수도 있다(예를 들어, 01010101...). 다른 예로, 클록 트레이닝 패턴(CLK-T)은 복수의 연속된 0들 및 복수의 연속된 1들을 반복하여 포함함으로써, 클록 신호의 주파수 및 위상을 가리킬 수 있다(예를 들어, 0000111100001111...). 클록 트레이닝 패턴(CLK-T)에서 0의 반복 횟수 및 1의 반복 횟수는 실시예에 따라 달라질 수 있다.
시작 패턴(STP)은 인코디드 페이로드 데이터(ePayload)의 전송 시작을 알리는 패턴일 수 있다. 시작 패턴(STP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다. 예를 들어, 시작 패턴(STP)은 24b'011100_000000_111111_110001'로 구성될 수 있다.
인코디드 페이로드 데이터(ePayload)는 클록 정보를 포함할 수 있다. 예를 들어, 인코디드 페이로드 데이터(ePayload)에서 복수의 연속된 0이 많거나 복수의 연속된 1이 많으면 신호의 트랜지션(transition)이 적게 되어, 제1 데이터 수신 유닛(RX1)에서 클록 신호의 위상 보정이 충분히 수행되지 못할 수 있고, 클록 신호의 스큐(skew)가 발생할 수 있다. 따라서, 인코더(ENC)는 페이로드 데이터(pDATA1)에 비해서 인코디드 페이로드 데이터(ePayload)의 트랜지션(0에서 1로 변경 또는 0에서 1로 변경)이 충분히 많도록, 인코딩할 수 있다. 한편, 인코더(ENC)는 인코디드 페이로드 데이터(ePayload)가 주기적으로 특정 규칙의 비트를 갖도록 인코딩할 수도 있다.
종료 패턴(EDP)은 인코디드 페이로드 데이터(ePayload)의 전송 종료를 알리는 패턴일 수 있다. 예를 들어, 종료 패턴(EDP)은 24b'011100_111111_000000_110001'로 구성될 수 있다. 종료 패턴(EDP)은 인코딩된 상태인 제1 페이로드(ePayload)가 포함할 수 없는(=사용 금지된) 패턴일 수 있다.
제1 데이터 송신 유닛(TX1)은 제1 인코디드 데이터(eData1)를 수신할 수 있다. 제1 데이터 송신 유닛(TX1)은 미리 정해진 프로토콜에 따라서, 제1 인코디드 데이터(eData1)의 전후로 다른 데이터를 추가하여 제1 데이터(Data1)를 생성하고, 제1 데이터(Data1)를 송신할 수 있다. 예를 들어, 미리 정해진 프로토콜이 MIPI 프로토콜이라면, 제1 데이터 송신 유닛(TX1)은 제1 코드(HS-zero), 제2 코드(HS-sync), 제1 인코디드 데이터(eData1), 제3 코드(HS-trail), 및 제4 코드(HS-exit)를 순차적으로 송신할 수 있다.
도 4를 참조하면, 송신기(TXD)(특히, 제1 데이터 송신 유닛(TX1))는 제1 모드(mode1)에서 제1 전압 범위(vr1)를 갖는 신호들을 제1 레인(LANE1)으로 송신할 수 있다. 한편, 송신기(TXD)는 제2 모드(mode2)에서 제1 전압 범위(vr1)보다 작은 제2 전압 범위(vr2)를 갖는 신호들을 제1 레인(LANE1)으로 송신할 수 있다.
예를 들어, 제1 전압 범위(vr1)의 상한은 제2 전압 범위(vr2)의 상한보다 크고, 제1 전압 범위(vr1)의 하한은 제2 전압 범위(vr2)의 하한보다 작을 수 있다. 송수신기(TSCV)에 MIPI 프로토콜이 적용되는 경우, 제1 모드(mode1)는 LP(Low Power) 모드이고, 제2 모드(mode2)는 HS(High Speed) 모드일 수 있다.
제1 모드(mode1)에서 제1 레인(LANE1)은 싱글-엔디드(single-ended) 방식으로 사용될 수 있다. 즉, 제1 모드(mode1)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 동일할 수도 있고, 서로 다를 수도 있다. 한편, 제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1)은 디퍼런셜(differential) 방식으로 사용될 수 있다. 즉, 제2 모드(mode2)에서 제1 라인(dp1) 및 제2 라인(dn1) 각각에 전송되는 신호는 서로 다르다. 제1 라인(dp1)은 포지티브 라인고, 제2 라인(dn1)은 네거티브 라인일 수 있다.
송신기(TXD)는 수신기(RXD)로 제1 데이터(Data1)를 송신함에 있어서, 제1 모드(mode1), 제2 모드(mode2), 및 제1 모드(mode1)로 순차적으로 구동되고, 제2 모드(mode2)에서 제1 데이터(Data1)(즉, 클록 트레이닝 패턴(CLK-T)과 인코디드 페이로드 데이터(ePayload))를 송신할 수 있다.
송신기(TXD)는 제1 모드(mode1)에서 제2 모드(mode2)로 전환됨을 알리기 위해서, 미리 정의된 패턴들(예를 들어, 제1 패턴(LP-11), 제2 패턴(LP-01), 제3 패턴(LP-00))을 제1 레인(LANE1)으로 송신할 수 있다.
예를 들어, 송신기(TXD)는 제1 시점(t1c) 이전에 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 유지할 수 있다(즉, 제1 패턴(LP-11)). 신호의 전압 레벨이 미리 정의된 제1 임계 전압 레벨보다 크면 로직 하이 레벨로 결정되고, 신호의 전압 레벨이 미리 정의된 제2 임계 전압 레벨보다 작으면 로직 로우 레벨로 결정될 수 있다. 다음으로, 송신기(TXD)는 제1 시점(t1c)에서 제1 라인(dp1)의 신호를 로직 로우 레벨로 변경하고, 제2 라인(dn1)의 신호를 로직 하이 레벨로 유지할 수 있다(즉, 제2 패턴(LP-01)). 다음으로, 송신기(TXD)는 제2 시점(t2c)에서 제1 라인(dp1)의 신호를 로직 로우 레벨로 유지하고, 제2 라인(dn1)의 신호를 로직 로우 레벨로 변경할 수 있다(즉, 제3 패턴(LP-00)).
다음으로, 송신기(TXD)는, 제2 모드(mode2)에서, 전술한 제1 코드(HS-zero), 제2 코드(HS-sync), 제1 인코디드 데이터(eData1), 제3 코드(HS-trail), 및 제4 코드(HS-exit)를 순차적으로 송신할 수 있다. 예를 들어, 송신기(TXD)는 제3 시점(t3c) 및 제4 시점(t4c) 사이의 기간 동안 제1 코드(HS-zero)를 송신하고, 제4 시점(t4c) 및 제5 시점(t5c) 사이의 기간 동안 제2 코드(HS-sync)를 송신하고, 제5 시점(t5c) 및 제6 시점(t6c) 사이의 기간 동안 클록 트레이닝 패턴(CLK-T)을 송신하고, 제6 시점(t6c) 및 제7 시점(t7c) 사이의 기간 동안 시작 패턴(STP)을 송신하고, 제7 시점(t7c) 및 제8 시점(t8c) 사이의 기간 동안 인코디드 페이로드 데이터(ePayload)를 송신하고, 제8 시점(t8c) 및 제9 시점(t9c) 사이의 기간 동안 종료 패턴(EDP)을 송신하고, 제9 시점(t9c) 및 제10 시점(t10c) 사이의 기간 동안 제3 코드(HS-trail)를 송신하고, 제10 시점(t10c) 이후에 제4 코드(HS-exit)를 송신할 수 있다.
제1 코드(HS-zero)는 제1 모드(mode1)에서 제2 모드(mode2)로 진입한 이후 대기 구간을 알리기 위한 패턴일 수 있다. 예를 들어, 제1 코드(HS-zero)는 0이 반복되는 패턴일 수 있다.
제2 코드(HS-sync)는 제1 인코디드 데이터(eData1)의 전송 시작을 알리는 패턴일 수 있다. 예를 들어, 제2 코드(HS-sync)는 OxB8h 값 또는 00011101 값을 가질 수 있다.
제3 코드(HS-trail)는 제1 인코디드 데이터(eData1)의 전송 종료를 알리는 패턴일 수 있다. 제3 코드(HS-trail)는 제1 인코디드 데이터(eData1)의 마지막 데이터와 반대되는 값이 반복되는 패턴일 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)의 마지막 데이터(비트)가 0인 경우, 제3 코드(HS-trail)는 1이 반복되는 패턴일 수 있다. 예를 들어, 제1 인코디드 데이터(eData1)의 마지막 데이터(비트)가 1인 경우, 제3 코드(HS-trail)는 0이 반복되는 패턴일 수 있다.
제4 코드(HS-exit)는 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알리는 패턴일 수 있다. 제4 코드(HS-exit)는 특정한 비트로 구성되는 것이 아니라, 제2 전압 범위(vr2)를 초과하도록 전압이 증가하는 과도기적인 패턴일 수 있다.
송신기(TXD)는 제11 시점(t11c)부터 제1 라인(dp1) 및 제2 라인(dn1)에 인가된 신호들을 로직 하이 레벨로 변경할 수 있다(즉, 즉, 제1 패턴(LP-11)). 이에 따라서, 송신기(TXD)는 제2 모드(mode2)가 종료되고 제1 모드(mode1)가 시작됨을 알릴 수 있다.
수신기(RXD)는 클록 트레이닝 패턴(CLK-T) 및 인코디드 페이로드 데이터(ePayload)를 이용하여 클록 신호를 생성할 수 있다. 제1 데이터 수신 유닛(RX1)은 클록 데이터 복원 회로를 포함할 수 있고, 클록 트레이닝 패턴(CLK-T)을 이용해서 특정 주파수 및 위상을 갖는 클록 신호를 생성할 수 있다. 또한, 제1 데이터 수신 유닛(RX1)은 인코디드 페이로드 데이터(ePayload)를 이용하여 클록 신호의 스큐를 방지하도록 클록 신호의 위상을 지속적으로 보정할 수 있다. 제1 데이터 수신 유닛(RX1)은 생성된 클록 신호를 이용하여 수신된 데이터를 샘플링할 수 있다. 따라서, 본 실시예에 의하면, 클록 라인 없이도 MIPI 프로토콜을 이용하여 통신할 수 있는 송수신기(TSCV)가 제공될 수 있다.
도 5는 도 2의 송수신기에 포함된 수신기의 동작을 설명하기 위한 도면이다.
도 2 내지 도 5를 참조하면, 제1 데이터 수신 유닛(RX1)은 제1 데이터(Data1)를 수신하며, 제1 데이터(Data1) 내 제1 인코디드 페이로드 데이터(epData1)(또는, 인코디드 페이로드 데이터(ePayload))를 디코더(DEC)로 제공할 수 있다.
디코더(DEC)는 제1 인코디드 페이로드 데이터(epData1)를 디코딩하여 제1 페이로드 데이터(pData1')를 생성하고, 생성된 제1 페이로드 데이터(pData1')를 수신 제어기(RXC)에 제공할 수 있다. 제1 페이로드 데이터(pData1')는 페이로드 데이터(Payload) 및 더미 패턴(Dummy)을 포함할 수 있다. 페이로드 데이터(Payload)는 송신 제어기(TXC)에서 제공한 페이로드 데이터(Payload)와 동일할 수 있다.
더미 패턴(Dummy)은 인코더(ENC)에서 인코디드 페이로드 데이터(ePayload)에 내재되도록 미리 인코딩된 것일 수도 있고, 디코더(DEC)에서 부가된 것일 수도 있다. 더미 패턴(Dummy)은 동일한 값이 반복되는 데이터일 수 있다. 예를 들어, 페이로드 데이터(Payload)의 마지막 값이 0일 때, 더미 패턴(Dummy)은 1이 반복되는 데이터이고, 페이로드 데이터(Payload)의 마지막 값이 1일 때, 더미 패턴(Dummy)은 0이 반복되는 데이터일 수 있다.
도 6은 도 1의 데이터 송수신기의 일 실시예를 나타내는 도면이다. 도 7은 도 6의 데이터 송수신기에 포함된 검출기의 동작을 설명하기 위한 도면이다.
도 1 및 도 6을 참조하면, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐(또는, inter-lane skew) 및 스큐에 대한 보정(또는, 교정)을 설명하기 위해, 제1 및 제2 레인들(LANE1, LANE2)을 중심을 송수신기(TSCV)가 간략하게 도시되었다.
송신기(TXD)는 제1 및 제2 레인들(LANE1, LANE2)을 통해 데이터를 전송할 수 있다. 예를 들어, 송신기(TXD)는 제1 데이터 송신 유닛(TX1)을 통해 제1 데이터(Data1)(또는, 제1 데이터 신호)를 전송하고, 동시에 제2 데이터 송신 유닛(TX2)을 통해 제2 데이터(Data2)(또는, 제2 데이터 신호)를 전송할 수 있다. 예를 들어, 제1 데이터(Data1)는 원시 데이터의 홀수 번째 비트들(a, c, e, g, i, k 비트들 또는 비트열들) 또는 이에 대응하는 신호들을 포함하고, 제2 데이터(Data2)는 원시 데이터의 짝수 번째 비트들(b, d, f, h, j, l 비트들 또는 비트열들) 또는 이에 대응하는 신호들을 포함할 수 있다.
제1 및 제2 레인들(LANE1, LANE2)의 비대칭 설계로 인하여 스큐가 발생할 수 있다. 여기서, 스큐는 제1 및 제2 레인들(LANE1, LANE2)에 제공된 동일한 위상을 가진 신호들이 도착점(즉, 수신기(RXD))에서 어긋남을 의미하며, 상기 신호들이 시간차를 가지고 수신기(RXD)에 도달하는 것을 타이밍 스큐라고도 한다. 예를 들어, 수신기(RXD)가 제2 레인(LANE2)을 통해 제2 데이터(Data2)(예를 들어, b 비트 또는 비트열)를 수신하는 타이밍은, 수신기(RXD)가 제1 레인(LANE1)을 통해 제1 데이터(Data1)(예를 들어, a 비트 또는 비트열)을 수신하는 타이밍보다 늦을 수 있다.
실시예들에서, 수신기(RXD)는 제1 데이터(Data1)와 제2 데이터(Data2)를 비교하여 스큐를 감지하고, 데이터 전송이 상대적으로 지연되는 슬로우 레인(및 데이터 전송이 상대적으로 빠른 패스트 레인)을 결정하며, 슬로우 레인에 연결된 클록 데이터 복원기의 루프 스피드(또는, 대역폭)을 조절할 수 있다. 이를 통해, 수신기(RXD)는 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐를 보정하거나 교정할 수 있다. 참고로, 클록 데이터 복원기는 데이터(예를 들어, 제1 데이터(Data1) 또는 제2 데이터(Data2))를 트래킹하여 특정 주파수 및 위상(예를 들어, 데이터의 클록 트레이닝 패턴과 동일한 주파수 및 위상)을 가지는 클록 신호를 복원(또는, 생성)하기 위한 루프 회로를 포함하며, 루프 스피드는 클럭 신호를 복원하는 과정에서 루프 회로에 의해 클록 신호의 주파수 및/또는 위상이 변화하는 속도로 정의될 수 있다. 클록 데이터 복원기의 대역폭은 클록 신호의 주파수가 가변될 수 있는 범위를 의미할 수 있다.
수신기(RXD)는 제1 데이터 수신 유닛(RX1) 및 제2 데이터 수신 유닛(RX2), 검출기(DETEC)(또는, 검출 유닛, 위상 검출기), 및 리매퍼(re-mapper, REMAP)(또는, 리매핑 유닛)를 포함할 수 있다. 제1 데이터 수신 유닛(RX1)은 제1 아날로그 프론트 엔드(AFE1) 및 제1 클록 데이터 복원기(CDR1)를 포함할 수 있다. 제2 데이터 수신 유닛(RX2)은 제2 아날로그 프론트 엔드(AFE2) 및 제2 클록 데이터 복원기(CDR2)를 포함할 수 있다. 제2 데이터 수신 유닛(RX2)(예를 들어, 제2 아날로그 프론트 엔드(AFE2) 및 제2 클록 데이터 복원기(CDR2))은 제1 데이터 수신 유닛(RX1)(예를 들어, 제1 아날로그 프론트 엔드(AFE1) 및 제1 클록 데이터 복원기(CDR1))과 실질적으로 동일하거나 유사하므로, 제1 데이터 수신 유닛(RX1)을 중심으로 설명한다.
제1 아날로그 프론트 엔드(AFE1)는 특정 주파수 대역에서 제1 데이터(Data1)를 증폭시키거나, 제1 데이터(Data1)의 노이즈(예를 들어, 고주파 노이즈)를 필터링할 수 있다. 제1 아날로그 프론트 엔드(AFE1)는 제1 레인(LANE1)을 통해 제1 데이터(Data1)를 고속으로 전송하는 과정에서 발생하는 신호 왜곡을 보상할 수 있다.
검출기(DETEC)는 제1 데이터(Data1)와 제2 데이터(Data2)를 비교하여 스큐를 감지(또는, 검출)하고, 스큐에 기초하여 슬로우 레인 및 패스트 레인을 결정하며, 슬로우 레인에 연결된 클록 데이터 복원기(예를 들어, 제1 클록 데이터 복원기(CDR1) 또는 제2 클록 데이터 복원기(CDR2))에 스큐의 레벨(이하 "스큐 레벨"이라 함)(또는, 스큐 레벨에 관한 정보)을 제공할 수 있다. 여기서, 슬로우 레인은 데이터 전송이 상대적으로 지연되거나 느린 레인을 의미하며, 패스트 레인 데이터 전송이 상대적으로 빠른 레인을 의미할 수 있다.
검출기(DETEC)는 위상 검출기(또는, 위상 비교기)로 구현될 수 있다. 예를 들어, 검출기(DETEC)는 제1 데이터(Data1)의 제1 위상과 제2 데이터(Data2)의 제2 위상을 비교하며, 제1 위상과 제2 위상 간의 위상 차이에 대응하는 신호를 출력할 수 있다. 스큐 레벨은 제1 위상과 제2 위상 간의 위상 차이에 대응할 수 있다.
도 7을 참조하여 예를 들면, 제2 레인(LANE2)을 통해 전송되는 제2 데이터(Data2)의 제2 위상은 제1 데이터(Data1)의 제1 위상보다 늦을 수 있다. 이 경우, 검출기(DETEC)는 제1 레인(LANE1)을 패스트 레인으로 결정하고, 제2 레인(LANE2)을 슬로우 레인으로 결정할 수 있다. 또한, 검출기(DETEC)는 슬로우 레인인 제2 레인(LANE2)에 연결된 제2 클록 데이터 복원기(CDR2)에 스큐 레벨(LEV_SKEW)에 관한 정보를 제공할 수 있다.
다시 도 6을 참조하면, 제1 클록 데이터 복원기(CDR1)는 제1 데이터(Data1)로부터 제1 클록 신호 및 제1 페이로드 데이터(또는, 제1 인코디드 페이로드 데이터(epData1, 도 2 및 도 5 참고))를 복원할 수 있다. 또한, 제1 클록 데이터 복원기(CDR1)가 스큐 레벨(LEV_SKEW)에 관한 정보를 수신하는 경우, 제1 클록 데이터 복원기(CDR1)는 스큐 레벨(LEV_SKEW)에 기초하여 루프 스피드를 조절할 수 있다. 즉, 제1 클록 데이터 복원기(CDR1)의 루프 스피드는 스큐 레벨(LEV_SKEW)에 기초하여 제어될 수 있다.
제1 클록 데이터 복원기(CDR1)의 루프 스피드가 상승하는 경우, 제1 클록 데이터 복원기(CDR1)가 상대적으로 빠르게 락(lock) 상태가 되고, 제1 데이터(Data1)(또는, 제1 클록 데이터 복원기(CDR1)에 의해 복원되는 제1 클록 신호 및 제1 페이로드 데이터)의 위상이 빨라지도록 시프트될 수 있다. 여기서, 락 상태는, 제1 클록 데이터 복원기(CDR1)가 고정된 주파수와 고정된 위상을 가지는 클록 신호를 생성하는 상태를 의미할 수 있다. 예를 들어, 제1 클록 데이터 복원기(CDR1)의 동작에 따라, 클록 신호의 주파수는 초기 주파수에서 목표 주파수까지 변화하다가 목표 주파수로 고정(lock)되며, 루프 스피드가 빠를수록 클록 신호의 주파수는 목표 주파수까지 보다 빠르게 도달할 수 있다. 예를 들어, 제1 클록 데이터 복원기(CDR1)는 클록 신호의 주파수를 고정한 상태에서 클록 신호의 위상을 쉬프트시키면서 특정 위상으로 고정시킬 수 있으며, 루프 스피드(또는, 스큐 레벨)에 따라 클록 신호의 위상은 목표 위상(즉, 스큐 레벨을 고려하지 않은 경우, 고정될 위상)보다 빠른 상태로 고정될 수 있다.
예를 들어, 제2 레인(LANE2)이 슬로우 레인인 경우, 제2 클록 데이터 복원기(CDR2)의 루프 스피드가 스큐 레벨(LEV_SKEW)에 의해 상승하고, 제2 데이터(Data2)의 위상이 제1 데이터(Data1)의 위상과 같아지도록 시프트될 수 있다.
일 실시예에서, 제1 클록 데이터 복원기(CDR1)는 비례 적분(proportional integral; PI) 제어 기술을 이용하거나, 제1 클록 데이터 복원기(CDR1)는 PI-클록 데이터 복원기로 구현될 수 있다. 이 경우, 제1 클록 데이터 복원기(CDR1)는 스큐 레벨에 기초하여 PI 제어 기술의 비례 게인(proportional gain)을 조절할 수 있다. 비례 게인을 조절하는 구성에 대해서는 도 10a 및 도 10b를 참조하여 후술하기로 한다.
리매퍼(REMAP)는 제1 데이터(Data1) 및 제2 데이터(Data2)를 재배열(또는, 재구성, 리매핑)하여 원시 데이터를 복원할 수 있다. 리매퍼(REMAP)는 직병렬 변환기(deserializer), 직렬 변환기(serializer) 등으로 구현될 수 있다.
상술한 바와 같이, 수신기(RXD)는 제1 및 제2 레인들(LANE1, LANE2)을 통해 각각 전송되는 제1 및 제2 데이터들(Data1, Data2)를 상호 비교하여 스큐를 검출하고, 슬로우 레인(즉, 제1 및 제2 레인들(LANE1, LANE2) 중 데이터 전송이 지연되거나 느린 레인)에 연결된 클록 데이터 복원기의 루프 스피드(또는, 대역폭)를 스큐의 스큐 레벨에 기초하여 제어할 수 있다. 슬로우 레인을 통해 전송되는(또는, 상기 클록 데이터 복원기에 의해 복원되는) 데이터의 위상이 시프트되면서, 제1 및 제2 데이터들(Data1, Data2)간의 위상이 같아지거나 스큐가 보정될 수 있다.
도 8은 도 6의 데이터 송수신기에 포함된 클록 데이터 복원기의 일 실시예를 나타내는 도면이다.
도 6 및 도 8을 참조하면, 제1 클록 데이터 복원기(CDR1)는 위상 검출기(PD)(또는, 위상 주파수 검출기), 제어 회로(CC), 및 오실레이터(OSC)를 포함할 수 있다. 위상 검출기(PD), 제어 회로(CC), 및 오실레이터(OSC)는 루프(또는, 루프 회로)를 구성할 수 있다. 또한, 제1 클록 데이터 복원기(CDR1)는 샘플러(FF)를 더 포함할 수 있다.
위상 검출기(PD)는 제1 데이터(Data1)와 제1 클록 신호(CLK1)(또는, 클록 신호)를 비교할 수 있다. 여기서, 제1 클록 신호(CLK1)는 오실레이터(OSC)로부터 제공될 수 있다. 예를 들어, 위상 검출기(PD)는 제1 데이터(Data1)와 제1 클록 신호(CLK1)(또는, 클록 신호)를 비교하여 위상차를 검출하고, 위상차에 대응하는 출력(PD_OUT)을 출력할 수 있다. 예를 들어, 레퍼런스 클록인(또는, 목표 주파수와 목표 위상을 가지는) 제1 데이터(Data1)의 위상이 제1 클록 신호(CLK1)의 위상보다 빠른 경우, 위상 검출기(PD)의 출력(PD_OUT)은 업(up) 신호를 포함하고, 제1 클록 신호(CLK1)의 위상이 제1 데이터(Data1)의 위상보다 빠른 경우, 위상 검출기(PD)의 출력(PD_OUT)은 다운(down) 신호를 포함할 수 있다.
제어 회로(CC)는 위상 검출기(PD)의 출력(PD_OUT)에 기초하여 제어 신호(CC_OUT)를 생성할 수 있다. 예를 들어, 제어 회로(CC)는 위상 검출기(PD)의 출력(PD_OUT)(예를 들어, up/down 신호)의 펄스 폭의 비율로 전하를 푸쉬(push)/풀(pull)하여 제어 신호(CC_OUT)를 생성할 수 있다. 오실레이터(OSC)가 전압 제어 오실레이터(voltage controlled oscillator; VCO)로 구현되는 경우, 제어 신호(CC_OUT)는 전압일 수 있다. 오실레이터(OSC)가 전류 제어 오실레이터로 구현되는 경우, 제어 신호(CC_OUT)는 전류일 수 있다. 또한, 제어 회로(CC)는 로우 필터 기능을 가지며, 루프(즉, 위상 검출기(PD), 제어 회로(CC), 및 오실레이터(OSC)로 구성된 루프)에서 발생하는 노이즈를 제거할 수 있다. 즉, 제어 회로(CC)는 차지 펌프 및 루프 필터의 기능을 수행할 수 있다.
오실레이터(OSC)는 제어 신호(CC_OUT)에 따른 주파수를 가지는 제1 클록 신호(CLK1)를 출력할 수 있다. 예를 들어, 제어 신호(CC_OUT)가 제1 값(S1)(예를 들어, 1.9V)을 가지는 경우, 오실레이터(OSC)는 제1 주파수(F1)(예를 들어, 490MHz)의 제1 클록 신호(CLK1)를 출력할 수 있다. 예를 들어, 제어 신호(CC_OUT)가 제2 값(S2)(예를 들어, 2.0V)을 가지는 경우, 오실레이터(OSC)는 제2 주파수(F2)(예를 들어, 500MHz)의 제1 클록 신호(CLK1)를 출력할 수 있다. 예를 들어, 제어 신호(CC_OUT)가 제3 값(S3)(예를 들어, 2.1V)을 가지는 경우, 오실레이터(OSC)는 제3 주파수(F3)(예를 들어, 510MHz)의 제1 클록 신호(CLK1)를 출력할 수 있다.
제1 클록 신호(CLK1)의 주파수 및 위상이 제1 데이터(Data1)의 주파수 및 위상과 실질적으로 같아지는 경우, 클록 데이터 복원기(CDR)는 락 상태가 될 수 있다. 이 경우, 제1 클록 신호(CLK1)는 샘플러(FF)에 제공되고, 샘플러(FF)는 제1 클록 신호(CLK1)에 기초하여 제1 데이터(Data1)를 샘플링할 수 있다. 예를 들어, 샘플러(FF)는 제1 클록 신호(CLK1)의 에지(예를 들어, 상승 에지 및/또는 하강 에지)에 응답하여 제1 데이터(Data1)를 샘플링할 수 있다. 예를 들어, 샘플러(FF)는 제1 데이터(Data1)로부터 인코디드 페이로드 데이터(epData1)(또는, 페이로드 데이터)를 복원할 수 있다.
실시예들에서, 제어 회로(CC)는 스큐 레벨(LEV_SKEW)에 기초하여 제어 신호(CC_OUT)의 변화율(또는, 루프 스피드)를 조절할 수 있다.
제어 신호(CC_OUT)의 변화율이 커질수록 또는 제1 클록 데이터 복원기(CDR1)의 루프 스피드가 빨라질수록 제1 클록 신호(CLK1)가 초기 주파수로부터 목표 주파수로 빠르게 변화하며, 즉, 제1 클록 신호(CLK1)가 보다 빠르게 복원되며, 제1 클록 데이터 복원기(CDR1)의 상태가 언락(unlock) 상태로부터 락(lock) 상태(즉, 데이터 복원 동작이 가능한 상태)로 보다 빠르게 전환될 수 있다. 이에 따라, 제1 인코디드 페이로드 데이터(epData1)의 복원이 상대적으로 빨라질 수 있으며, 제1 인코디드 페이로드 데이터(epData1)(또는, 제1 데이터(Data1))의 위상이 쉬프트되고, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐가 보정될 수 있다.
도 9는 도 8의 클록 데이터 복원기에 포함된 제어 회로의 일 실시예를 나타내는 도면이다. 도 10a 및 도 10b는 도 8의 클록 데이터 복원기에 포함된 제어 회로의 다른 실시예를 나타내는 도면들이다. 도 10a 및 도 10b에는 스큐 레벨(LEV_SKEW)에 기초하여 비례 경로의 게인(즉, 비례 적분 제어 기술에서 비례 제어 기능이 수행되거나 구현된 경로의 게인, 비례 게인)을 조절하는 다른 실시예들이 도시되었다. 도 10c는 도 10a의 제어 회로의 동작을 설명하는 도면이다.
먼저 도 8 및 도 9를 참조하면, 제1 클록 데이터 복원기(CDR1)는 디지털 클록 데이터 복원기로 구현될 수 있다.
제어 회로(CC)는 데시메이터(DECIM)(또는, decimation 회로, 루프 필터), 제1 및 제2 적분기들(INTEG1, INTEG2)(또는, 제1 및 제2 적분 회로들), 및 제1 내지 제3 디지털-아날로그 컨버터들(DAC1 내지 DAC3)을 포함할 수 있다. 실시예에 따라, 제어 회로(CC)는 제4 디지털-아날로그 컨버터(DAC4)를 더 포함할 수도 있다. 데시메이터(DECIM) 및 제1 및 제2 적분기들(INTEG1, INTEG2)은 디지털 회로로 구현되고, 제1 내지 제3 디지털-아날로그 컨버터들(DAC1 내지 DAC3)은 아날로그 회로로 구현될 수 있다.
제1 디지털-아날로그 컨버터(DAC1)는 비례 경로(Proportional Path)를 구성할 수 있다. 비례 경로는 제1 클록 신호(CLK1)의 현재 주파수와 목표 주파수(즉, 제1 데이터(Data1)를 복원하는데 요구되는 주파수)간의 차이를 비례적으로 줄이기 위한 회로일 수 있다. 비례 경로의 게인(즉, 비례 게인)이 커질수록 제1 클록 신호(CLK1)가 목표 주파수까지 보다 빠르게 변화될 수 있다.
제1 디지털-아날로그 컨버터(DAC1)는 위상 검출기(PD)의 출력(PD_OUT)에 비례하는 제1 아날로그 신호(AS1)를 출력할 수 있다.
데시메이터(DECIM), 제1 및 제2 적분기들(INTEG1, INTEG2)(또는, 제1 및 제2 적분 회로들), 및 제2 및 제3 디지털-아날로그 컨버터들(DAC2, DAC3)은 적분 경로(Integral Path)를 구성할 수 있다. 적분 경로는 제1 클록 신호(CLK1)의 정상 상태(즉, 제1 클록 신호(CLK1)가 목표 주파수 및 목표 위상을 실질적으로 가진 상태)에서의 오차를 줄이기 위한 회로일 수 있다.
제1 적분기(INTEG1) 및 제2 디지털-아날로그 컨버터(DAC2)는 주파수 루프(또는, frequency locked loop)를 구성하고, 제2 적분기(INTEG2) 및 제3 디지털-아날로그 컨버터(DAC3)는 위상 루프(또는, phase locked loop)를 구성할 수 있다.
데시메이터(DECIM)는 위상 검출기(PD)의 출력(PD_OUT)에 디지털 처리를 수행할 수 있다. 데시메이터(DECIM)는 위상 검출기(PD)의 출력(PD_OUT)을 다운 샘플링하되(또는, 샘플링 레이트를 조절하거나 감소시키되), 루프에서 발생하는 왜곡(예를 들어, 위상 검출 과정 및/또는 다운 샘플링 과정에서 발생하는 고조파 주파수)을 완화시키거나 제거할 수 있다. 즉, 데시메이터(DECIM)는 로우 패스 필터로 기능할 수 있다.
제1 적분기(INTEG1)는 데시메이터(DECIM)의 출력(DECIM_OUT)을 적분할 수 있다. 예를 들어, 제1 적분기(INTEG1)는 카운터로 구현되고, 데시메이터(DECIM)의 출력(DECIM_OUT)에 포함된 펄스들을 카운팅할 수 있다. 제2 디지털-아날로그 컨버터(DAC2)는 제1 적분기(INTEG1)의 출력(INTEG1_OUT)을 제2 아날로그 신호(AS2)로 변환할 수 있다.
제2 적분기(INTEG2)는 데시메이터(DECIM)의 출력(DECIM_OUT)을 적분할 수 있다. 예를 들어, 제2 적분기(INTEG2)는 데시메이터(DECIM)의 출력(DECIM_OUT)에 포함된 펄스들을 카운팅하고 또한 누적할 수 있다. 제3 디지털-아날로그 컨버터(DAC3)는 제2 적분기(INTEG2)의 출력(INTEG2_OUT)을 제2 아날로그 신호(AS2)로 변환할 수 있다.
제4 디지털-아날로그 컨버터(DAC4)는 고정된 제4 아날로그 신호(AS4)를 출력할 수 있다. 오실레이터(OSC)가 고정된 주파수를 출력하도록, 제4 아날로그 신호(AS4)를 출력하는 제4 디지털-아날로그 컨버터(DAC4)가 별도로 구비될 수 있다. 실시예에 따라, 제4 디지털-아날로그 컨버터(DAC4)는 생략될 수도 있다.
제1 내지 제4 아날로그 신호들(AS1 내지 AS4)은 제어 신호(CC_OUT)에 포함될 수 있다. 예를 들어, 제1 내지 제4 아날로그 신호들(AS1 내지 AS4)를 합산함으로써 제어 신호(CC_OUT)가 생성될 수 있다.
실시예들에서, 제어 회로(CC)는 스큐 레벨(LEV_SKEW)에 기초하여 비례 경로의 게인(즉, 비례 게인)을 조절할 수 있다. 예를 들어, 제어 회로(CC)는 스큐 레벨(LEV_SKEW)에 기초하여 제1 디지털-아날로그 컨버터(DAC1)의 스텝, 제1 디지털-아날로그 컨버터(DAC1)의 게인, 또는 제1 디지털-아날로그 컨버터(DAC1)에 제공되는 신호(예를 들어, 위상 검출기(PD)의 출력(PD_OUT), 또는, "비례 경로의 구동 전류"라고 함)를 조절할 수 있다.
도 10a를 참조하면, 스큐 레벨(LEV_S KEW)(또는, 스큐 레벨(LEV_SKEW)에 관한 정보)은 제1 디지털-아날로그 컨버터(DAC1)에 제공될 수 있다. 스큐 레벨(LEV_SKEW)은 스텝 제어 신호(CS_STEP) 또는 게인 제어 신호(CS_GAIN)로서 제1 디지털-아날로그 컨버터(DAC1)에 제공될 수 있다.
일 실시예에서, 스큐 레벨(LEV_SKEW)(예를 들어, 스텝 제어 신호(CS_STEP))에 기초하여 제1 디지털-아날로그 컨버터(DAC1)의 스텝이 조절될 수 있다. 예를 들어, 제1 디지털-아날로그 컨버터(DAC1)는 제1 아날로그 신호(AS1)의 레벨(또는, 스텝)을 적어도 하나의 스텝만큼 높여 출력할 수 있다. 위상 검출기(PD)의 동일한 출력(PD_OUT)에 대하여, 스큐 레벨(LEV_SKEW)이 커질수록 제1 아날로그 신호(AS1)의 레벨이 커질 수 있다. 도 10c를 참조하여 예를 들어, 스큐 레벨(LEV_SKEW)이 0인 경우, 제1 디지털-아날로그 컨버터(DAC1)는 1의 값(또는, 디지털 값)을 가지는 입력(즉, 위상 검출기(PD)의 출력(PD_OUT))에 대하여 첫번째 레벨(예를 들어, 기 설정된 첫번째 전압 레벨 또는 첫번째 전류 레벨)을 가지는 제1 아날로그 신호(AS1)를 출력하고, 2의 입력에 대하여 두번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력하며, 3의 입력에 대하여 세번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 1(또는, 1도)인 경우, 제1 디지털-아날로그 컨버터(DAC1)는 1의 입력에 대하여 두번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력하고, 2의 입력에 대하여 세번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력하며, 3의 입력에 대하여 네번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다. 즉, 1의 스큐 레벨(LEV_SKEW)에 대응하여, 제1 디지털-아날로그 컨버터(DAC1)는 제1 아날로그 신호(AS1)를 전체적으로 1(또는, 하나의 스텝)만큼 높여서 출력할 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 2(또는, 2도)인 경우, 제1 디지털-아날로그 컨버터(DAC1)는 1의 입력(즉, 위상 검출기(PD)의 출력(PD_OUT)에 대하여 세번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력하고, 2의 입력에 대하여 네번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력하며, 3의 입력에 대하여 다섯번째 레벨을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다. 즉, 2의 스큐 레벨(LEV_SKEW)에 대응하여, 제1 디지털-아날로그 컨버터(DAC1)는 제1 아날로그 신호(AS1)를 전체적으로 2(또는, 2개의 스텝)만큼 높여서 출력할 수 있다.
다른 실시예에서, 스큐 레벨(LEV_SKEW)(예를 들어, 게인 제어 신호(CS_GAIN))에 기초하여 제1 디지털-아날로그 컨버터(DAC1)의 게인이 조절될 수 있다. 예를 들어, 제1 디지털-아날로그 컨버터(DAC1)는 제1 아날로그 신호(AS1)의 레벨을 상기 게인에 비례하여 가변시킬 수 있다. 스큐 레벨(LEV_SKEW)이 커질수록 제1 아날로그 신호(AS1)의 레벨은 스큐 레벨(LEV_SKEW)에 비례하여 커질 수 있다. 도 10c를 참조하여 예를 들어, 스큐 레벨(LEV_SKEW)이 0인 경우, 제1 디지털-아날로그 컨버터(DAC)의 게인은 1이며, 제1 디지털-아날로그 컨버터(DAC1)는 4의 입력(즉, 위상 검출기(PD)의 출력(PD_OUT))에 대하여 특정 레벨(예를 들어, 전압 레벨 또는 전류 레벨)을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 1인 경우, 제1 디지털-아날로그 컨버터(DAC)의 게인은 1.1이며, 제1 디지털-아날로그 컨버터(DAC1)는 4의 입력에 대하여 "1.1 * 특정 레벨"을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 2인 경우, 제1 디지털-아날로그 컨버터(DAC)의 게인은 1.2이며, 제1 디지털-아날로그 컨버터(DAC1)는 4의 입력에 대하여 "1.2 * 특정 레벨"을 가지는 제1 아날로그 신호(AS1)를 출력할 수 있다.
스큐 레벨(LEV_SKEW)에 따라 제1 아날로그 신호(AS1)의 레벨이 높아지는 경우, 오실레이터(OSC)에 제공되는 제어 신호(CC_OUT)의 크기가 커지며, 오실레이터(OSC)는 상기 제어 신호(CC_OUT)에 응답하여 보다 큰 주파수를 가지는 제1 클록 신호(CLK1)를 출력할 수 있다. 즉, 제1 클록 신호(CLK1)는 목표 주파수까지 보다 빠르게 변할 수 있다. 또한, 스큐 레벨(LEV_SKEW)에 따라 제1 아날로그 신호(AS1)의 레벨이 높아지는 경우, 오실레이터(OSC)에 제공되는 제어 신호(CC_OUT)의 크기가 커지며, 오실레이터(OSC)는 상기 제어 신호(CC_OUT)에 응답하여 보다 빠른 위상을 가지는 제1 클록 신호(CLK1)를 출력할 수 있다. 즉, 제1 클록 신호(CLK1)의 위상은 스큐 레벨(LEV_SKEW)가 제거될 때까지 쉬프트될 수 있다.
도 10b를 참조하면, 제어 회로(CC)는 데시메이터(DECIM)와 제1 디지털-아날로그 컨버터(DAC1) 사이에 연결되는 구동 회로(DRV)를 더 포함하고, 스큐 레벨(LEV_SKEW)(또는, 스큐 레벨(LEV_SKEW)에 관한 정보)은 구동 회로(DRV)에 제공될 수 있다. 스큐 레벨(LEV_SKEW)은 구동 전류 제어 신호(CS_I)로서 구동 회로(DRV)에 제공될 수 있다.
구동 회로(DRV)는 버퍼로 구현될 수 있으며, 위상 검출기(PD)의 출력(PD_OUT)을 제1 디지털-아날로그 컨버터(DAC1)에 전달할 수 있다. 또한, 구동 회로(DRV)는 스큐 레벨(LEV_SKEW)(예를 들어, 구동 전류 제어 신호(CS_I))에 기초하여 위상 검출기(PD)의 출력(PD_OUT)을 가변시킬 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)(예를 들어, 구동 전류 제어 신호(CS_I))에 따라 비례 경로의 구동 전류가 상승하고, 상승된 구동 전류에 대응하여 위상 검출기(PD)의 출력(PD_OUT)(즉, 제1 디지털-아날로그 컨버터(DAC1)에 제공되는 위상 검출기(PD)의 출력(PD_OUT))이 상승할 수 있다. 이에 따라, 제1 디지털-아날로그 컨버터(DAC1)로부터 출력되는 제1 아날로그 신호(AS1)의 레벨이 가변되거나 상승할 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 0인 경우, 1의 값을 가지는 위상 검출기(PD)의 출력(PD_OUT)은 구동 회로(DRV)에 의해 그대로 제1 디지털-아날로그 컨버터(DAC)에 제공될 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 1인 경우, 1의 값을 가지는 위상 검출기(PD)의 출력(PD_OUT)은 구동 회로(DRV)에 의해 1.1로 증폭되고, 1.1의 신호(즉, 1.1로 가변된 위상 검출기(PD)의 출력(PD_OUT))가 제1 디지털-아날로그 컨버터(DAC)에 제공될 수 있다. 예를 들어, 스큐 레벨(LEV_SKEW)이 2인 경우, 1의 값을 가지는 위상 검출기(PD)의 출력(PD_OUT)은 구동 회로(DRV)에 의해 1.2로 증폭되고, 1.2의 신호가 제1 디지털-아날로그 컨버터(DAC)에 제공될 수 있다. 제1 디지털-아날로그 컨버터(DAC1)의 게인을 조절하는 경우와 유사하게, 제1 아날로그 신호(AS1)의 레벨이 가변될 수 있다.
상술한 바와 같이, 제어 회로(CC)는 스큐 레벨(LEV_SKEW)에 기초하여 비례 경로의 게인을 가변시킬 수 있다. 스큐 레벨(LEV_SKEW)이 커질수록 비례 경로의 게인이 커질 수 있고, 이에 따라, 제1 디지털-아날로그 컨버터(DAC1)로부터 출력되는 제1 아날로그 신호(AS1)의 레벨이 상승하며, 제1 아날로그 신호(AS1)를 포함하는 제어 신호(CC_OUT)에 응답하여 오실레이터(OSC)로부터 출력되는 제1 클록 신호(CLK1)는 목표 주파수까지 보다 빠르게 변할 수 있다.
도 11은 도 8의 클록 데이터 복원기의 동작을 설명하기 위한 도면이다. 도 11에는 도 8을 참조하여 설명한 제1 클록 데이터 복원기(CDR1) 및 도 9 내지 도 10b를 참조하여 설명한 제어 회로(CC)의 동작(즉, 스큐 보상 동작)에 따른 데이터의 위상 변화를 나타낸다.
도 7 내지 도 11을 참조하면, 제2 레인(LANE2)이 슬로우 레인인 경우, 제2 레인(LANE2)에 연결된 제2 클록 데이터 복원기(CDR2)에 스큐 레벨(LEV_SKEW)이 제공될 수 있다. 도 8 내지 도 10b를 참조하여 설명한 제1 클록 데이터 복원기(CDR1)의 동작과 동일하게, 스큐 레벨(LEV_SKEW)에 기초하여 제2 클록 데이터 복원기(CDR2)의 루프 스피드가 상승하거나, 제2 클록 데이터 복원기(CDR2)의 비례 경로의 게인이 상승할 수 있다. 이에 따라, 제2 클록 데이터 복원기(CDR2)에서 클록 신호(또는, 제2 클록 신호)가 제1 데이터(Data1)의 위상(즉, 상대적으로 빠른 위상)을 쫓아(follow) 보다 빠르게 복원되며, 제2 클록 데이터 복원기(CDR2)에서의 제2 데이터(Data2)의 복원이 상대적으로 빨라질 수 있다. 이에 따라, 제2 데이터(Data2)의 위상이 쉬프트될 수 있다. 제2 데이터(Data2)의 위상이 제1 데이터(Data1)의 위상과 같아지는 경우, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐가 보정될 수 있다.
도 12는 도 6의 데이터 송수신기에 포함된 검출기의 동작을 설명하기 위한 도면이다. 도 12에는 도 7에 대응하는 도면이 도시되었다.
도 1 및 도 6 내지 도 12를 참조하면, 수신기(RXD)는 제1 데이터(Data1)과 제2 데이터(Data2)를 비교하여 스큐를 감지하는 동작, 데이터 전송이 상대적으로 지연되는 슬로우 레인(및 데이터 전송이 상대적으로 빠른 패스트 레인)을 결정하는 동작, 슬로우 레인에 연결된 클록 데이터 복원기의 루프 스피드(또는, 대역폭)을 조절하는 동작을 순차 반복적으로 수행할 수 있다.
도 7의 실시예와 달리, 도 12에 도시된 바와 같이, 제1 레인(LANE1)을 통해 전송되는 제1 데이터(Data1)의 제1 위상은 제2 데이터(Data2)의 제2 위상보다 늦을 수 있다. 이 경우, 검출기(DETEC)는 제2 레인(LANE2)을 패스트 레인으로 결정하고, 제1 레인(LANE1)을 슬로우 레인으로 결정할 수 있다. 또한, 검출기(DETEC)는 슬로우 레인인 제1 레인(LANE1)에 연결된 제1 클록 데이터 복원기(CDR1)에 스큐 레벨(LEV_SKEW)에 관한 정보를 제공할 수 있다. 이 경우, 도 8 내지 도 10b를 참조하여 설명한 바와 같이, 스큐 레벨(LEV_SKEW)에 기초하여 제1 클록 데이터 복원기(CDR1)의 루프 스피드가 상승하거나, 제1 클록 데이터 복원기(CDR1)의 비례 경로의 게인이 상승할 수 있다. 이에 따라, 제1 클록 데이터 복원기(CDR1)에서 제1 클록 신호(CLK1)가 제2 데이터(Data2)의 위상을 쫓아 보다 빠르게 복원되며, 제1 클록 데이터 복원기(CDR1)에서의 제1 데이터(Data1)의 복원이 상대적으로 빨라질 수 있다. 이에 따라, 제1 데이터(Data1)의 위상이 쉬프트될 수 있다. 제1 데이터(Data1)의 위상의 쉬프트와 도 11를 참조하여 설명한 제2 데이터(Data2)의 위상 쉬프트가 반복적으로 수행되면서, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐가 보정될 수 있다.
도 13은 도 1의 데이터 송수신기의 다른 실시예를 나타내는 도면이다. 도 13에는 도 6에 대응하는 도면이 도시되었다. 도 6과의 차이점을 중심으로 설명하며, 중복되는 설명은 반복하지 않기로 한다.
도 1, 도 6, 및 도 13을 참조하면, 송신기(TXD)는 제1 내지 제3 레인들(LANE1, LANE2, LANE3)을 통해 데이터를 전송할 수 있다. 예를 들어, 송신기(TXD)는 제1 데이터 송신 유닛(TX1)을 통해 제1 데이터(Data1)를 전송하고, 동시에 제2 데이터 송신 유닛(TX2)을 통해 제2 데이터(Data2)를 전송하며, 동시에 제3 데이터 송신 유닛(TX3)을 통해 제3 데이터(Data3)를 전송할 수 있다.
제1 내지 제3 레인들(LANE1, LANE2, LANE3)의 비대칭 설계로 인하여 스큐가 발생할 수 있다. 예를 들어, 제1 레인(LANE1)과 제2 레인(LANE2) 사이에 제1 스큐(Skew1)가 발생하고, 제2 레인(LANE2)과 제3 레인(LANE3) 사이에 제2 스큐(Skew2)가 발생할 수 있다.
수신기(RXD)는 제1 내지 제3 데이터들(Data1, Data2, Data3)을 비교하여 제1 내지 제3 레인들(LANE1, LANE2, LANE3) 간의 스큐(즉, 제1 스큐(Skew1) 및 제2 스큐(Skew2))를 감지하고, 상기 스큐에 기초하여 패스트 레인 및 슬로우 레인들을 결정하며, 슬루 레인들에 연결된 클록 데이터 복원기들 각각의 루프 스피드를 조절할 수 있다.
제3 데이터 수신 유닛(RX3)은 제3 아날로그 프론트 엔드(AFE3) 및 제3 클록 데이터 복원기(CDR3)를 포함할 수 있다. 제3 데이터 수신 유닛(RX3)(예를 들어, 제3 아날로그 프론트 엔드(AFE3) 및 제3 클록 데이터 복원기(CDR3))은 제1 데이터 수신 유닛(RX1)(예를 들어, 제1 아날로그 프론트 엔드(AFE1) 및 제1 클록 데이터 복원기(CDR1))과 실질적으로 동일하거나 유사하므로, 제3 데이터 수신 유닛(RX3)에 대한 설명은 생략한다.
검출기(DETEC)는 제1 내지 제3 레인들(LANE1, LANE2, LANE3)를 비교하여 스큐들(즉, 제1 스큐(Skew1) 및 제2 스큐(Skew2))를 감지하고, 스큐들에 기초하여 패스트 레인 및 슬로우 레인들을 결정하며, 슬로우 레인들에 연결된 클록 데이터 복원기에 대응되는 스큐의 스큐 레벨(또는, 스큐 레벨에 관한 정보)을 제공할 수 있다.
예를 들어, 검출기(DETEC)는 제1 레인(LANE1)을 패스트 레인으로 결정하고, 제2 레인(LANE2) 및 제3 레인(LANE3)을 슬로우 레인으로 결정할 수 있다. 또한, 검출기(DETEC)는 제2 레인(LANE2)에 연결된 제2 클록 데이터 복원기(CDR2)에 제1 스큐(Skew1)에 관한 정보(즉, 스큐 레벨)를 제공하고, 제3 레인(LANE3)에 연결된 제3 클록 데이터 복원기(CDR3)에 제2 스큐(Skew2)에 관한 정보(즉, 스큐 레벨)를 제공할 수 있다.
제2 클록 데이터 복원기(CDR2)의 루프 스피드는 제1 스큐(Skew1)에 기초하여 조절되며, 제3 클록 데이터 복원기(CDR3)의 루프 스피드는 제2 스큐(Skew2)에 기초하여 조절될 수 있다. 제2 클록 데이터 복원기(CDR2) 및 제3 클록 데이터 복원기(CDR3) 각각은 도 8 내지 도 10b를 참조하여 설명한 제1 클록 데이터 복원기(CDR1)와 동일한 방식으로 동작할 수 있다. 이에 따라, 제2 데이터(Data2)의 위상이 쉬프트되며, 제2 데이터(Data2)의 위상이 제1 데이터(Data1)의 위상과 같아질 수 있다. 유사하게, 제3 데이터(Data3)의 위상이 쉬프트되며, 제3 데이터(Data3)의 위상이 제1 데이터(Data1)의 위상과 같아질 수 있다. 즉, 제1 내지 제3 레인들(LANE1, LANE2, LANE3) 간의 스큐가 보정될 수 있다.
한편, 리매퍼(REMAP)는 제1 내지 제3 데이터들(Data1, Data2, Data3)을 재배열(또는, 재구성, 리매핑)하여 원시 데이터를 복원할 수 있다.
도 13에서 3개의 레인들, 즉, 제1 내지 제3 레인들(LANE1, LANE2, LANE3)을 예시하여 설명하였으나, 이에 한정되는 것은 아니다. 예를 들어, 도 1에 도시된 4개의 레인들(즉, 제1 내지 제4 레인들(LANE1 내지 LANE4))을 통해 데이터가 전송될 수 있으며, 제1 내지 제4 레인들(LANE1 내지 LANE4) 사이의 스큐도 도 12의 실시예와 동일한 방식으로 보정될 수 있다.
도 14는 도 1의 데이터 송수신기의 다른 실시예를 나타내는 도면이다.
도 1, 도 6, 및 도 14를 참조하면, 도 14의 수신기(RXD_1)는, 도 6의 수신기(RXD)와 비교하여, 제1 및 제2 버퍼들(BUFF1, BUFF2)을 더 포함할 수 있다. 설명의 편의상 도 6의 수신기(RXD)에 포함된 제1 및 제2 아날로그 프론트 엔드(AFE1, AFE2), 제1 및 제2 클록 데이터 복원기들(CDR1, CDR2) 등이 생략되었으나, 도 14의 수신기(RXD_1)는 도 6의 수신기(RXD)의 내부 구성들을 포함할 수 있다. 제1 및 제2 버퍼들(BUFF1, BUFF2)을 제외하고, 도 14의 수신기(RXD_1)는 도 6의 수신기(RXD)와 실질적으로 동일하거나 유사하므로, 중복되는 설명은 반복하지 않기로 한다.
송신기(TXD_1)는 제1 및 제2 레인들(LANE1, LANE2)을 통해 데이터를 전송할 수 있다.
제1 및 제2 레인들(LANE1, LANE2) 간에 스큐가 발생할 수 있다. 특히, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐가 하나의 비트 이하인 경우에는, 도 6의 수신기(RXD)를 통해 스큐가 보정될 수 있다. 이와 달리, 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐가 하나의 비트를 초과하는 경우, 도 14의 수신기(RXD_1)를 통해 스큐가 보정될 수 있다.
제1 버퍼(BUFF1)는 제1 레인(LANE1)에 연결되며, 제1 클록 신호(CLK1)에 응답하여 제1 데이터(Data1)(또는, 제1 페이로드 데이터)의 비트들을 순차적으로 저장할 수 있다. 예를 들어, 제1 버퍼(BUFF1)는 메모리 장치, 또는 메모리 버퍼로 구현될 수 있다. 실시예에 따라, 제1 버퍼(BUFF1)의 용량은 다르게 설계될 수 있으며, 예를 들어, 제1 버퍼(BUFF1)의 용량은 적어도 160 비트일 수 있다.
제1 클록 신호(CLK1)는 제1 클록 데이터 복원기(CDR1, 도 6 참고)에서 복원된 클록 신호일 수 있다. 예를 들어, 제1 버퍼(BUFF1)는 제1 클록 데이터 복원기(CDR1) 및 리매퍼(REMAP) 사이에 연결되며, 제1 클록 데이터 복원기(CDR1)에서 생성된 제1 클록 신호(CLK1)에 응답하여 제1 데이터(Data1)를 저장하며, 저장된 제1 데이터(Data1)를 리매퍼(REMAP)에 제공할 수 있다.
제2 버퍼(BUFF2)는 제2 레인(LANE2)에 연결되며, 제2 클록 신호(CLK2)에 응답하여 제2 데이터(Data2)(또는, 제2 페이로드 데이터)의 비트들을 순차적으로 저장할 수 있다. 제2 버퍼(BUFF2)는 제1 버퍼(BUFF1)와 실질적으로 동일하거나 유사할 수 있다.
제2 클록 신호(CLK2)는 제2 클록 데이터 복원기(CDR2, 도 6 참고)에서 복원된 클록 신호일 수 있다. 제1 및 제2 레인들(LANE1, LANE2) 간의 스큐에 의해 제2 클록 신호(CLK2)(또는, 제2 클록 신호(CLK2)의 위상)은 제1 클록 신호(CLK1)(또는, 제1 클록 신호(CLK1)의 위상)와 다를 수 있다. 스큐 보정에 따라, 제2 클록 신호(CLK2)의 위상은 제1 클록 신호(CLK1)의 위상과 같아질 수도 있다.
예를 들어, 제2 버퍼(BUFF2)는 제2 클록 데이터 복원기(CDR2) 및 리매퍼(REMAP) 사이에 연결되며, 제2 클록 데이터 복원기(CDR2)에서 생성된 제2 클록 신호(CLK2)에 응답하여 제2 데이터(Data2)를 저장하며, 저장된 제2 데이터(Data2)를 리매퍼(REMAP)에 제공할 수 있다.
리매퍼(REMAP)는 기준 클록 신호(CLK_REF)(또는, 기준 클록)에 응답하여 제1 데이터(Data1) 및 제2 데이터(Data2)를 재배열(또는, 재구성, 리매핑)하여 원시 데이터를 복원할 수 있다. 여기서, 기준 클록 신호(CLK_REF)는 제1 클록 신호(CLK1) 또는 제2 클록 신호(CLK2)이거나, 스큐 보정된 클록 신호(예를 들어, 스큐가 보정된 제1 클록 신호(CLK1) 또는 제2 클록 신호(CLK2))일 수 있다.
즉, 제1 및 제2 버퍼들(BUFF1, BUFF2)은 제1 및 제2 클록 신호들(CLK1, CLK2)를 각각 이용하여 개별적으로 제1 및 제2 데이터들(Data1, Data2)를 일시적으로 저장하며, 리매퍼(REMAP)는 기준 클록 신호(CLK_REF)를 이용하여 제1 및 제2 데이터들(Data1, Data2)을 수신하며(즉, 제1 및 제2 데이터들(Data1, Data2)이 제1 및 제2 버퍼들(BUFF1, BUFF2)에 저장된 순서에 따라 제1 및 제2 데이터들(Data1, Data2)을 수신하며), 제1 및 제2 데이터들(Data1, Data2)을 재배열할 수 있다.
한편, 도 14에서 제1 및 제2 레인들(LANE1, LANE2)에 대한 제1 및 제2 버퍼들(BUFF1, BUFF2)만이 도시되었으나, 이에 한정되는 것은 아니다. 예를 들어, 도 1에 도시된 제1 내지 제4 레인들(LANE1 내지 LANE4)에 각각 대응하는 4개의 버퍼들이 수신기(RXD_1)에 구비될 수도 있다.
도 15는 본 발명의 실시예들에 따른 표시 장치를 나타내는 도면이다.
도 15를 참조하면, 표시 장치는 타이밍 제어부(11), 데이터 구동부(12), 주사 구동부(13), 화소부(14), 및 발광 구동부(15)를 포함할 수 있다. 하지만, 각각의 기능부를 하나의 IC에 집적할 것인지, 복수의 IC들에 집적할 것인지, 표시 기판에 마운트할 것인지는 표시 장치의 사양(specification)에 따라 다양하게 구성될 수 있다. 타이밍 제어부(11) 및 데이터 구동부(12)는 하나의 IC에 집적되어 하나의 표시 구동부(210)로 구성될 수도 있다. 이때, 표시 구동부(210)를 전술한 TED(TCON Embedded Driver IC)라고 할 수 있다. 종류에 따라서, 표시 구동부(210)는 주사 구동부(13) 및 발광 구동부(15) 중 적어도 하나를 더 포함하여 구성될 수도 있다.
프로세서(9)는 GPU(Graphics Processing Unit), CPU(Central Processing Unit), AP(Application Processor) 등 중 적어도 하나에 해당할 수 있다. 프로세서(9)는 전술한 송신기(TXD)에 해당할 수 있다. 한편, 타이밍 제어부(11), 데이터 구동부(12), 또는 표시 구동부(210)는 전술한 수신기(RXD)에 해당할 수 있다(도 1 참조).
타이밍 제어부(11)는 프로세서(9)로부터 각각의 표시 프레임 기간에 대한 계조들 및 타이밍 신호들을 수신할 수 있다. 타이밍 신호들은 수직 동기 신호(vertical synchronization signal), 수평 동기 신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable signal) 등을 포함할 수 있다.
수직 동기 신호의 각각의 주기(cycle)는 각각의 표시 프레임 기간과 대응할 수 있다. 수평 동기 신호의 각각의 주기(cycle)는 각각의 수평 기간(horizontal period)과 대응할 수 있다. 계조들은 데이터 인에이블 신호의 펄스에 대응하여 각 수평 기간에 수평 라인(horizontal line) 단위로 공급될 수 있다. 수평 라인은 동일한 주사 라인 및 발광 라인에 연결된 화소들(예를 들어, 화소행)을 의미할 수 있다.
타이밍 제어부(11)는 표시 장치의 사양에 대응하도록 계조들을 렌더링(rendering)할 수 있다. 예를 들어, 프로세서(9)는 각각의 단위 도트(unit dot)에 대해서 적색 계조, 녹색 계조, 청색 계조를 제공할 수 있다. 예를 들어, 화소부(14)가 RGB stripe 구조인 경우, 각각의 계조에 화소가 1대 1 대응할 수 있다. 이러한 경우 계조들의 렌더링이 불필요할 수 있다. 하지만, 예를 들어, 화소부(14)가 펜타일(PENTILE™) 구조인 경우, 인접한 단위 도트끼리 화소를 공유하므로, 각각의 계조에 화소가 1대 1 대응하지 않을 수 있다. 이러한 경우, 계조들의 렌더링이 필요할 수 있다. 렌더링되거나 렌더링되지 않은 계조들은 데이터 구동부(12)로 제공될 수 있다. 또한, 타이밍 제어부(11)는 데이터 구동부(12)에 데이터 제어 신호를 제공할 수 있다. 또한, 타이밍 제어부(11)는 주사 구동부(13)에 주사 제어 신호를 제공하고, 발광 구동부(15)에 발광 제어 신호를 제공할 수 있다.
데이터 구동부(12)는 타이밍 제어부(11)로부터 수신한 계조들 및 데이터 제어 신호를 이용하여 데이터 라인들(DL1, DL2, DL3, DL4, ..., DLn)로 제공할 데이터 전압들(즉, 데이터 신호들)을 생성할 수 있다. n은 0보다 큰 정수일 수 있다.
주사 구동부(13)는 타이밍 제어부(11)로부터 수신한 주사 제어 신호(예를 들어, 클록 신호, 주사 시작 신호 등)을 이용하여, 주사 라인들(SL0, SL1, SL2, ..., SLm)에 제공할 주사 신호들을 생성할 수 있다. 주사 구동부(13)는 주사 라인들(SL0~SLm)에 턴-온 레벨의 펄스를 갖는 주사 신호들을 순차적으로 공급할 수 있다. 주사 구동부(13)는 시프트 레지스터(shift register) 형태로 구성된 주사 스테이지들을 포함할 수 있다. 주사 구동부(13)는 클록 신호의 제어에 따라 턴-온 레벨의 펄스 형태인 주사 시작 신호를 다음 주사 스테이지로 순차적으로 전달하는 방식으로 주사 신호들을 생성할 수 있다. m은 0보다 큰 정수일 수 있다.
발광 구동부(15)는 타이밍 제어부(11)로부터 수신한 발광 제어 신호(예를 들어, 클록 신호, 발광 중지 신호 등)을 이용하여, 발광 라인들(EL1, EL2, EL3, ..., ELo)에 제공할 발광 신호들을 생성할 수 있다. 발광 구동부(15)는 발광 라인들(EL1~ELo)에 턴-오프 레벨의 펄스를 갖는 발광 신호들을 순차적으로 공급할 수 있다. 발광 구동부(15)는 시프트 레지스터 형태로 구성된 발광 스테이지들을 포함할 수 있다. 발광 구동부(15)는 클록 신호의 제어에 따라 턴-오프 레벨의 펄스 형태인 발광 중지 신호를 다음 발광 스테이지로 순차적으로 전달하는 방식으로 발광 신호들을 생성할 수 있다. o는 0보다 큰 정수일 수 있다. 실시예에 따라, 발광 구동부(15)는 생략될 수도 있다.
화소부(14)는 화소들을 포함한다. 각각의 화소(PXij)는 대응하는 데이터 라인, 주사 라인, 및 발광 라인에 연결될 수 있다. 화소들은 제1 색상의 광을 방출하는 화소들, 제2 색상의 광을 방출하는 화소들, 및 제3 색상의 광을 방출하는 화소들을 포함할 수 있다. 제1 색상, 제2 색상, 및 제3 색상은 서로 다른 색상일 수 있다. 예를 들어, 제1 색상은 적색, 녹색, 및 청색 중 한가지 색상일 수 있고, 제2 색상은 적색, 녹색, 및 청색 중 제1 색상이 아닌 한가지 색상일 수 있고, 제3 색상은 적색, 녹색, 및 청색 중 제1 색상 및 제2 색상이 아닌 나머지 색상일 수 있다. 또한, 제1 내지 제3 색상들로 적색, 녹색, 및 청색 대신 마젠타(magenta), 시안(cyan), 및 옐로우(yellow)가 사용될 수도 있다.
화소(Pxij)는 적어도 하나의 트랜지스터 및 발광 소자를 포함할 수 있다. 발광 소자는 발광 다이오드일 수 있다. 발광 소자는 유기 발광 소자(organic light emitting diode), 무기 발광 소자(inorganic light emitting diode), 퀀텀 닷/웰 발광 소자(quantum dot/well light emitting diode) 등으로 구성될 수 있다. 발광 소자는 제1 색상, 제2 색상, 및 제3 색상 중 어느 하나의 색상으로 발광할 수 있다. 각 화소에는 복수의 발광 소자들이 구비될 수도 있다. 이때, 복수의 발광 소자들은 직렬, 병렬, 직병렬 등으로 연결될 수 있다.
도 16은 본 발명의 실시예들에 따른 데이터 수신 방법을 나타내는 도면이다.
도 1, 도 6, 도 8, 도 15, 및 도 16을 참조하면, 데이터 수신 방법은 복수의 레인들(LANE1 내지 LANE4)을 통해 데이터 송신기(TXD)(또는, 호소트, 도 15의 프로세서(9))와 통신하는 수신기(RXD)(또는, 도 15의 타이밍 제어부(11))에서 수행될 수 있다.
도 16의 방법은 제1 데이터 수신 유닛(RX1)에서 제1 레인(RANE1)을 통해 제1 데이터(Data1)를 수신할 수 있다(S100). 또한, 이와 동시에, 도 16의 방법은 제2 수신 유닛(RX2)에서 제2 레인(LANE2)을 통해 제2 데이터(Data2)를 수신할 수 있다(S200).
도 16의 방법은, 제1 데이터(Data1) 및 제2 데이터(Data2)를 비교하여 제1 레인(LANE1)과 제2 레인(LANE2) 간의 스큐(skew)를 감지할 수 있다(S300).
도 6 및 도 7을 참조하여 설명한 바와 같이, 도 16의 방법은, 검출기(DETEC)를 통해, 제1 데이터(Data1) 및 제2 데이터(Data2)를 비교하여 패스트 레인 및 슬로우 레인을 결정하며, 슬로우 레인에 연결된 수신 유닛에 스큐 레벨에 관한 정보를 제공할 수 있다.
도 16의 방법은, 제1 데이터 수신 유닛(RX1)에서 제1 클록 데이터 복원기(CDR1)를 이용하여 제1 데이터(Data1)(또는, 제1 데이터 신호)로부터 제1 클록 신호 및 제1 페이로드 데이터를 복원할 수 있다(S400). 또한, 이와 동시에, 도 16의 방법은, 제2 수신 유닛(RX2)에서 제2 클록 데이터 복원기(CDR2)를 이용하여 제2 데이터(Data2)(또는, 제2 데이터 신호)로부터 제2 클록 신호 및 제2 페이로드 데이터를 복원할 수 있다(S500).
클록 신호 및 페이로드 데이터를 복원하는 구성에 대해서는 도 8 및도 9를 참조하여 설명하였으므로, 이에 대한 설명은 생략한다.
실시예들에서, 도 16의 방법은, 스큐의 스큐 레벨에 기초하여 슬로우 레인에 연결된 클록 데이터 복원기의 루프 스피드를 제어할 수 있다.
도 7을 참조하여 예를 들어, 제1 레인(LANE1)이 슬로우 레인으로 결정된 경우, 도 16의 방법은 스큐 레벨(LEV_SKEW)에 기초하여 제2 클록 데이터 복원기(CDR2)의 루프 스피드를 제어할 수 있다.
도 7 및 도 11을 참조하여 설명한 바와 같이, 제1 레인(LANE1)이 슬로우 레인으로 결정된 경우, 도 16의 방법은 제2 클록 데이터 복원기(CDR2)의 루프 스피드를 제어함으로써 제2 데이터(Data2)(또는, 제2 페이로드 데이터)의 위상을 쉬프트시킬 수 있으며, 제2 데이터(Data2)(또는, 제2 페이로드 데이터)의 위상은 제1 데이터(Data1)(또는, 제1 페이로드 데이터)의 위상과 같아질 수 있다.
실시예들에서, 도 16의 방법은, 클록 데이터 복원기가 비례 적분(proportional integral; PI) 제어 기술을 이용하거나, PI-클록 데이터 복원기로 구현되는 경우, 비례 게인을 조절할 수 있다.
도 9를 참조하여 설명한 바와 같이, 위상 검출기(PD)와 제1 디지털-아날로그 컨버터(DAC1)에 의해 비례 경로가 형성되며, 도 16의 방법은 비례 경로의 게인, 즉, 비례 게인을 조절할 수 있다.
도 10a 및 도 10b를 참조하여 설명한 바와 같이, 도 16의 방법은, 스큐 레벨(LEV_SKEW)에 기초하여, 제1 디지털-아날로그 컨버터(DAC1)의 스텝, 제1 디지털-아날로그 컨버터(DAC1)의 게인, 및 비례 경로의 구동 전류(즉, 제1 디지털-아날로그 컨버터(DAC1)에 제공되는, 위상 검출기(PD)의 출력(PD_OUT)) 중 적어도 하나를 조절할 수 있다.
상술한 바와 같이, 데이터 수신 방법은 슬로우 레인에 연결된 클록 데이터 복원기의 루프 스피드를 스큐 레벨(LEV_SKEW)에 기초하여 조절할 수 있다. 데이터 수신 방법은 스큐 레벨(LEV_SKEW)에 기초하여 상기 클록 데이터 복원기 내 비례 경로의 게인을 가변시킬 수 있다. 이에 따라, 슬로우 레인을 통해 전송되는 데이터의 위상이 쉬프트될 수 있다. 슬로우 레인에 대한 스큐 보정 동작이 반복적으로 수행되면서, 슬로우 레인에 대응하는 데이터의 위상이 패스트 레인에 대응하는 데이터의 위상과 같아질 수 있다. 즉, 레인들 간의 스큐가 보정될 수 있다.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
CC: 제어 회로
CDR: 클록 데이터 복원기
DAC: 디지털-아날로그 컨버터
DECIM: 데시메이터
DETEC: 검출기
DRV: 구동 회로
FF: 샘플러
INTEG: 적분기
LANE: 레인
OSC: 오실레이터
PD: 위상 검출기
REMAP: 리매퍼
RX: 데이터 수신 유닛
RXC: 수신 제어기
RXD: 수신기
TX: 데이터 송신 유닛
TXC: 송신 제어기
TXD: 송신기
9: 프로세서
11: 타이밍 제어부

Claims (20)

  1. 복수의 레인들을 통해 데이터 송신기와 통신하는 데이터 수신기에서,
    제1 레인을 통해 제1 데이터를 수신하는 제1 수신 유닛;
    제2 레인을 통해 제2 데이터를 수신하는 제2 수신 유닛; 및
    상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 검출기를 포함하고,
    상기 제1 수신 유닛은 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 제1 클록 데이터 복원기를 포함하며,
    상기 제1 수신 유닛은 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어하는, 데이터 수신기.
  2. 제1 항에 있어서, 상기 검출기는, 상기 제1 데이터와 상기 제2 데이터를 비교하여 데이터 전송이 상대적으로 지연되는 슬로우 레인을 결정하고, 상기 슬로우 레인에 연결된 수신 유닛에 상기 스큐 레벨에 관한 정보를 제공하는, 데이터 수신기.
  3. 제2 항에 있어서, 상기 제1 레인이 상기 슬로우 레인으로 결정된 경우, 상기 제1 레인에 연결된 상기 제1 클록 데이터 복원기의 상기 루프 스피드를 제어함으로써 상기 제1 페이로드 데이터의 위상이 시프트되는, 데이터 수신기.
  4. 제1 항에 있어서, 상기 제1 클록 데이터 복원기는, 비례 적분(proportional integral; PI) 제어 기술을 이용하여 상기 제1 클록 및 상기 제1 페이로드 데이터를 복원하되, 상기 스큐 레벨에 기초하여 상기 PI 제어 기술의 비례 게인(proportional gain)을 조절하는, 데이터 수신기.
  5. 제4 항에 있어서, 상기 제1 클록 데이터 복원기는,
    입력 신호에 따른 주파수를 가지는 클록을 출력하는 오실레이터;
    상기 제1 데이터와 상기 클록을 비교하는 위상 검출기; 및
    상기 위상 검출기의 출력에 기초하여 상기 입력 신호를 조절하는 제어 회로를 포함하고,
    상기 제어 회로는 상기 PI 제어 기술을 이용하여 상기 입력 신호를 조절하며,
    상기 클록은 상기 제1 클록에 대응하는, 데이터 수신기.
  6. 제5 항에 있어서, 상기 제어 회로는,
    상기 위상 검출기의 상기 출력에 비례하는 제1 아날로그 신호를 출력하는 제1 디지털-아날로그 컨버터;
    상기 위상 검출기의 상기 출력을 적분하는 적분기; 및
    상기 적분기의 출력을 제2 아날로그 신호로 변환하는 제2 디지털-아날로그 컨버터를 포함하고,
    상기 제1 아날로그 신호 및 상기 제2 아날로그 신호는 상기 입력 신호에 포함되는, 데이터 수신기.
  7. 제6 항에 있어서, 상기 제어 회로는 상기 스큐 레벨에 기초하여 상기 제1 디지털-아날로그 컨버터의 스텝을 조절하며,
    상기 위상 검출기의 동일한 출력에 대하여, 상기 스큐 레벨이 커질수록 상기 제1 아날로그 신호의 레벨이 커지는, 데이터 수신기.
  8. 제6 항에 있어서, 상기 제어 회로는 상기 스큐 레벨에 기초하여 상기 제1 디지털-아날로그 컨버터의 게인을 조절하며,
    상기 스큐 레벨이 커질수록 상기 제1 아날로그 신호의 레벨은 상기 스큐 레벨에 비례하여 커지는, 데이터 수신기.
  9. 제6 항에 있어서, 상기 제어 회로는 상기 제1 디지털-아날로그 컨버터에 제공되는 상기 위상 검출기의 상기 출력을 상기 스큐 레벨에 기초하여 조절하는, 데이터 수신기.
  10. 제1 항에 있어서,
    제3 레인을 통해 제3 데이터를 수신하는 제3 수신 유닛을 더 포함하고,
    상기 검출기는 상기 제2 레인과 상기 제3 레인 간의 스큐를 감지하며,
    상기 제3 수신 유닛은 상기 제3 데이터로부터 제3 클록 및 제3 페이로드 데이터를 복원하는 제3 클록 데이터 복원기를 포함하며, 상기 제2 레인과 상기 제3 레인 간의 스큐의 스큐 레벨에 기초하여 상기 제3 클록 데이터 복원기의 루프 스피드를 제어하는, 데이터 수신기.
  11. 제1 항에 있어서,
    상기 제1 클록에 응답하여 상기 제1 데이터를 저장하는 제1 버퍼; 및
    제2 클록에 응답하여 상기 제2 데이터를 저장하는 제2 버퍼를 더 포함하고,
    상기 제2 수신 유닛은 상기 제2 데이터로부터 상기 제2 클록 및 제2 페이로드 데이터를 복원하는 제2 클록 데이터 복원기를 포함하는, 데이터 수신기.
  12. 제1 항에 있어서, 상기 제1 수신 유닛 및 상기 제2 수신 유닛은 MIPI(Mobile Industry Processor Interface) 프로토콜에 따라서 데이터를 수신하는, 데이터 수신기.
  13. 제1 항에 있어서, 상기 제1 및 제2 수신 유닛들 각각은, 제1 모드에서 제1 전압 범위를 갖는 신호들을 상기 제1 및 제2 레인들을 통해 수신하고, 제2 모드에서 상기 제1 전압 범위보다 작은 제2 전압 범위를 갖는 신호들을 상기 제1 및 제2 레인들을 통해 수신하며,
    상기 제1 수신 유닛은 상기 제1 데이터를 수신함에 있어서 상기 제1 모드, 상기 제2 모드, 및 상기 제1 모드로 순차적으로 구동되는, 데이터 수신기.
  14. 제13 항에 있어서, 상기 제1 모드에서 상기 제1 및 제2 레인들은 싱글-엔디드(single-ended) 방식으로 사용되고,
    상기 제2 모드에서 상기 제1 및 제2 레인들은 디퍼런셜(differential) 방식으로 사용되는, 데이터 수신기.
  15. MIPI(Mobile Industry Processor Interface) 인터페이스를 통해 호스트와 통신하며 영상 데이터를 생성하는 타이밍 제어부; 및
    상기 영상 데이터에 대응하는 영상을 표시하는 표시 패널을 포함하고,
    상기 타이밍 제어부는,
    제1 레인을 통해 제1 데이터를 수신하는 제1 수신 유닛;
    제2 레인을 통해 제2 데이터를 수신하는 제2 수신 유닛;
    상기 제1 데이터 및 제2 데이터를 재배열하여 상기 영상 데이터를 생성하는 리맵퍼; 및
    상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 검출기를 포함하고,
    상기 제1 수신 유닛은 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 제1 클록 데이터 복원기을 포함하며,
    상기 제1 수신 유닛은 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어하는, 표시 장치.
  16. 복수의 레인들을 통해 호스트와 통신하는 타이밍 제어부에 수행되는 데이터 수신 방법에서,
    제1 수신 유닛에서 제1 레인을 통해 제1 데이터를 수신하는 단계;
    제2 수신 유닛에서 제2 레인을 통해 제2 데이터를 수신하는 단계;
    상기 제1 데이터 및 상기 제2 데이터를 비교하여 상기 제1 레인과 상기 제2 레인 간의 스큐(skew)를 감지하는 단계;
    상기 제1 수신 유닛에서 제1 클록 데이터 복원기를 이용하여 상기 제1 데이터로부터 제1 클록 및 제1 페이로드 데이터를 복원하는 단계; 및
    상기 제2 수신 유닛에서 제2 클록 데이터 복원기를 이용하여 상기 제2 데이터로부터 제2 클록 및 제2 페이로드 데이터를 복원하는 단계를 포함하되,
    상기 스큐를 감지하는 단계는 상기 스큐의 스큐 레벨에 기초하여 상기 제1 클록 데이터 복원기의 루프 스피드를 제어하는 단계를 포함하는, 데이터 수신 방법.
  17. 제16 항에 있어서, 상기 스큐를 감지하는 단계는,
    상기 제1 데이터와 상기 제2 데이터를 비교하여 데이터 전송이 상대적으로 지연되는 슬로우 레인을 결정하는 단계; 및
    상기 슬로우 레인에 연결된 수신 유닛에 상기 스큐 레벨에 관한 정보를 제공하는 단계를 더 포함하는, 데이터 수신 방법.
  18. 제17 항에 있어서, 상기 제1 레인이 상기 슬로우 레인으로 결정된 경우, 상기 루프 스피드를 제어함으로써 상기 제1 페이로드 데이터의 위상은 상기 제2 페이로드 데이터의 위상과 같아지도록 시프트되는, 데이터 수신 방법.
  19. 제16 항에 있어서, 상기 제1 클록 및 상기 제1 페이로드 데이터를 복원하는 단계는,
    오실레이터를 이용하여 입력 신호에 따른 주파수를 가지는 클록을 출력하는 단계;
    위상 검출기를 이용하여 상기 제1 데이터와 상기 클록을 비교하는 단계; 및
    상기 위상 검출기의 출력과 상기 스큐 레벨에 기초하여 상기 입력 신호를 조절하는 단계를 포함하는, 데이터 수신 방법.
  20. 제19 항에 있어서, 상기 입력 신호를 조절하는 단계는,
    제1 디지털-아날로그 컨버터를 이용하여 상기 위상 검출기의 상기 출력에 비례하는 제1 아날로그 신호를 출력하는 단계;
    적분기를 이용하여 상기 위상 검출기의 상기 출력을 적분하는 단계; 및
    제2 디지털-아날로그 컨버터를 이용하여 상기 적분기의 출력을 제2 아날로그 신호로 변환하는 단계를 포함하고,
    상기 제1 아날로그 신호 및 상기 제2 아날로그 신호는 상기 입력 신호에 포함되며,
    상기 제1 아날로그 신호를 출력하는 단계는, 상기 스큐 레벨에 기초하여, 상기 제1 디지털-아날로그 컨버터의 스텝, 상기 제1 디지털-아날로그 컨버터의 게인, 및 상기 제1 디지털-아날로그 컨버터에 제공되는 상기 위상 검출기의 상기 출력 중 적어도 하나를 조절하는 단계를 포함하는, 데이터 수신 방법.
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