JP2008243328A - 半導体装置及びそのテスト方法 - Google Patents
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Abstract
【課題】本発明は、このような事情に鑑みてなされたもので、レジスタのフィールド数を増加させることなく、複雑な回路を用いずに、MRSのレジスタ設定において、EMRSのレジスタ設定を可能とする半導体装置及びそのテスト方法を提供する。
【解決手段】本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、レジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有する。
【選択図】図1
【解決手段】本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、レジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有する。
【選択図】図1
Description
本発明は、テストを容易にする機能が設けられた半導体装置、例えばDRAM(ダイナミック・ランダム・アクセス・メモリ)及びその試験方法に関する。
従来の半導体装置、例えばDRAMには、動作を設定するため、MRS(モードレジスタセット)及びEMRS(拡張モードレジスタセット)の2つのモードレジスタが設けられており、DRAMの動作モードを設定するために使用される。
MRSにおいて、DDR−SDRAMの場合、レーテンシモード,バーストシーケンスやバースト長などを設定するために用いられる。
また、EMRSにおいて、DDR−SDRAMの場合、DLLの動作モードの設定、OCD(オンチップドライバのインピーダンス調整)、PASLなどを設定するために用いられる。
半導体装置の試験を行う際、上記各モードレジスタにより、テストのコマンドを入力して、対応した試験を行わせている。
MRSにおいて、DDR−SDRAMの場合、レーテンシモード,バーストシーケンスやバースト長などを設定するために用いられる。
また、EMRSにおいて、DDR−SDRAMの場合、DLLの動作モードの設定、OCD(オンチップドライバのインピーダンス調整)、PASLなどを設定するために用いられる。
半導体装置の試験を行う際、上記各モードレジスタにより、テストのコマンドを入力して、対応した試験を行わせている。
このため、テストの効率化のため、半導体装置におけるテスト回路において、モードレジスタの簡略化を行う構成も用いられている(例えば、特許文献1参照)。
しかしながら、テストによっては、試験対象のパッケージのピンの数に対して、少ないピンしか利用できない装置を用いるため、実際に行いたいEMRSにて設定する動作を行えず、必要な試験が行えない場合がある。
例えば、半導体装置の初期不良を検出するため、バーインテスト(以下BT:Burn−in Test)を行い、初期故障モードを有する不具合品を除去するスクリーニングテストが行われている。
しかしながら、テストによっては、試験対象のパッケージのピンの数に対して、少ないピンしか利用できない装置を用いるため、実際に行いたいEMRSにて設定する動作を行えず、必要な試験が行えない場合がある。
例えば、半導体装置の初期不良を検出するため、バーインテスト(以下BT:Burn−in Test)を行い、初期故障モードを有する不具合品を除去するスクリーニングテストが行われている。
このバーインテストにおいては、初期不良のスクリーニングという目的から、多数の半導体装置に対して、高温のオーブン内で同時に通電を行い、初期故障モードを示す半導体装置を除去する必要がある。
このため、バーインテスト用装置においては、半導体装置を動作させるピン数を減少させ、すなわちテストピンの共通化を行い、半導体装置を駆動させるドライバ回路を減少させている。
したがって、DRAMにおける各バンクを一斉に動作させており、バンクの切り替えが必要な動作を行うことができない。
このため、バーインテスト用装置においては、半導体装置を動作させるピン数を減少させ、すなわちテストピンの共通化を行い、半導体装置を駆動させるドライバ回路を減少させている。
したがって、DRAMにおける各バンクを一斉に動作させており、バンクの切り替えが必要な動作を行うことができない。
このため、バーインテスト用装置の制御信号を出力する信号ピンの数に対応して、内部にシリアルに入力した複数ビットからなるモード信号を用い、テストのモード選択を行わせることにより、機能選択の制御を行う信号を入力する、半導体装置のピン数を削減することが考えられる(例えば、特許文献2参照)
特開平07−312098号公報
特開平07−079155号広報
しかしながら、特許文献1に示す方式においては、フィールド数が増加するため、ピン数が増加することとなり、ドライバ回路を削減することができないという問題がある。
また、特許文献2に示す方式においては、フィールド数を減少させることができ、ピン数を削減できるが、クロック回路等を使用し、複雑な回路を用いることにより、初期不良となる回路部分を増加させてしまう欠点がある。
本発明は、このような事情に鑑みてなされたもので、レジスタのフィールド数を増加させることなく、複雑な回路を用いずに、MRSのレジスタ設定において、EMRSのレジスタ設定を可能とする半導体装置及びそのテスト方法を提供することを目的とする。
また、特許文献2に示す方式においては、フィールド数を減少させることができ、ピン数を削減できるが、クロック回路等を使用し、複雑な回路を用いることにより、初期不良となる回路部分を増加させてしまう欠点がある。
本発明は、このような事情に鑑みてなされたもので、レジスタのフィールド数を増加させることなく、複雑な回路を用いずに、MRSのレジスタ設定において、EMRSのレジスタ設定を可能とする半導体装置及びそのテスト方法を提供することを目的とする。
本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有し、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有することを特徴とする。
本発明の半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有し、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第1のモードレジスタと、該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第2のモードレジスタと、該第2のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路とを有することを特徴とする。
本発明の半導体装置のテスト方法は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有するテスト方法であり、半導体装置の動作を規定するモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従った半導体装置のテスト動作を行う過程とを有することを特徴とする。
本発明の半導体装置のテスト方法は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、半導体装置の動作を規定する第1のモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて第2のモードレジスタに対し、パラレルテストモードで行う動作モード情報を設定する過程と、テスト回路が該第2のモードレジスタに設定された動作モード情報に従った半導体装置のテスト動作を行う過程とを有することを特徴とする。
以上説明したように、本発明によれば、バーインテストなどの複数の半導体装置を一括してテストするパラレルテストを行う場合、バーインテストのドライバ回路が少なく、従来行うことができなかったEMRSの機能をパラレルテストにおいてテストすることができ、初期不良の検出効率を向上させることが可能となる効果が得られる。
<第1の実施形態>
本発明における第1の実施形態による半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、これら半導体装置を一括してテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、モードレジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応した端子のピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有している。ここで、上記テストモード情報及び動作モード情報は、本実施形態における設定信号である。
MRS及びEMRSにおける各モードとも、JEDEC(Joint Electron Device Engineering Council)にて規定されているため、半導体装置の起動時に行う初期化シーケンスに含まれており、バーインテストなどにて初期不良の検出を行うことは必要である。
本発明における第1の実施形態による半導体装置は、複数の半導体装置各々における同一の機能端子を共通に接続し、これら半導体装置を一括してテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、モードレジスタに入力されるテストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応した端子のピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路とを有している。ここで、上記テストモード情報及び動作モード情報は、本実施形態における設定信号である。
MRS及びEMRSにおける各モードとも、JEDEC(Joint Electron Device Engineering Council)にて規定されているため、半導体装置の起動時に行う初期化シーケンスに含まれており、バーインテストなどにて初期不良の検出を行うことは必要である。
以下、本発明の第1の実施形態による半導体装置を図面を参照して説明する。図1は同実施形態による半導体装置のモードレジスタの構成例を示すブロック図である。
バッファ101〜110は、それぞれ端子CLK,A7,A8,A9,A10,A11,A12,A4,A5,A6から入力される信号の波形整形及びレベル調整を行い次段へ出力する。ディレイ121は、バッファ101から入力されるCLK信号を、予め設定されているディレイ時間だけ遅らせて出力する。A7,A8,A9,A10,A11,A12,A4,A5,A6は、アドレス端子である。
ラッチ122〜130(モードレジスタ)は、「H」レベルにて入力信号を設定して出力信号として出力し、「L」レベルにて出力信号を保持するものであり、ディレイ121から出力されるCLK信号が「H」レベルとなったタイミングにより、それぞれバッファ102,103,104,105,106,107,108,109,110から出力されている信号をラッチする。
バッファ101〜110は、それぞれ端子CLK,A7,A8,A9,A10,A11,A12,A4,A5,A6から入力される信号の波形整形及びレベル調整を行い次段へ出力する。ディレイ121は、バッファ101から入力されるCLK信号を、予め設定されているディレイ時間だけ遅らせて出力する。A7,A8,A9,A10,A11,A12,A4,A5,A6は、アドレス端子である。
ラッチ122〜130(モードレジスタ)は、「H」レベルにて入力信号を設定して出力信号として出力し、「L」レベルにて出力信号を保持するものであり、ディレイ121から出力されるCLK信号が「H」レベルとなったタイミングにより、それぞれバッファ102,103,104,105,106,107,108,109,110から出力されている信号をラッチする。
アンド回路142〜146及び148は、入力端子が2つあるいは3つあり、入力端子に接続された各端子からの信号の組み合わせにより、動作モード及びテストモードの設定のための信号を生成する。
インバータ149は、ラッチ122から出力される信号(A7信号)を反転して、/A7信号として出力する。
アンド回路151,152,153,156は、入力端子が2つあり、インバータ149の出力が「H」レベルの時、それぞれラッチ123,アンド回路142,ラッチ126,アンド回路145の出力する信号を出力し、インバータ149の出力が「L」のとき、「L」レベルを出力する。
インバータ149は、ラッチ122から出力される信号(A7信号)を反転して、/A7信号として出力する。
アンド回路151,152,153,156は、入力端子が2つあり、インバータ149の出力が「H」レベルの時、それぞれラッチ123,アンド回路142,ラッチ126,アンド回路145の出力する信号を出力し、インバータ149の出力が「L」のとき、「L」レベルを出力する。
アンド回路154,155,157は、入力端子が2つあり、ラッチ122の出力が「H」レベルの時、それぞれアンド回路143,アンド回路144,アンド回路146の出力する信号を出力し、ラッチ122の出力が「L」のとき、「L」レベルを出力する。
アンド回路141は、CLK(外部から供給される駆動クロック)信号とMRSイネーブル信号とがともに「H」となった後、CLK信号が「L」レベルとなったタイミングにおいて、ラッチ161〜167に対してラッチ信号を出力する。
アンド回路147は、上記CLK信号とEMRSイネーブル信号とがともに「H」となった後、CLK信号が「L」レベルとなったタイミングにおいて、ラッチ168に対してラッチ信号を出力する。
アンド回路141は、CLK(外部から供給される駆動クロック)信号とMRSイネーブル信号とがともに「H」となった後、CLK信号が「L」レベルとなったタイミングにおいて、ラッチ161〜167に対してラッチ信号を出力する。
アンド回路147は、上記CLK信号とEMRSイネーブル信号とがともに「H」となった後、CLK信号が「L」レベルとなったタイミングにおいて、ラッチ168に対してラッチ信号を出力する。
ラッチ回路161〜167は、「L」レベルにて入力信号を設定して出力信号として出力し、「H」レベルにて出力信号を保持するものであり、アンド回路141が出力するラッチ信号により、それぞれアンド回路151,152,153,154,155,156,157の出力をラッチする。
ラッチ回路169は、「L」レベルにて入力信号を設定して出力信号として出力し、「H」レベルにて出力信号を保持するものであり、アンド回路147が出力するラッチ信号により、アンド回路148の出力をラッチする。
セレクタ168は、ラッチ164の出力レベル(「H」または「L」レベル)により、ラッチ167またはラッチ169の出力のいずれか、例えば、ラッチ164の出力が「H」レベルの場合、ラッチ169の出力信号を出力し、ラッチ164の出力が「L」レベルの場合、ラッチ167の出力信号を出力する。
ラッチ回路169は、「L」レベルにて入力信号を設定して出力信号として出力し、「H」レベルにて出力信号を保持するものであり、アンド回路147が出力するラッチ信号により、アンド回路148の出力をラッチする。
セレクタ168は、ラッチ164の出力レベル(「H」または「L」レベル)により、ラッチ167またはラッチ169の出力のいずれか、例えば、ラッチ164の出力が「H」レベルの場合、ラッチ169の出力信号を出力し、ラッチ164の出力が「L」レベルの場合、ラッチ167の出力信号を出力する。
次に、図1及び図2を用い、本実施形態の半導体装置のテスト方法における動作を説明する。例えば、半導体装置がSDRAMである場合、起動時の初期化シーケンスによって、各レジスタへの情報(MRSテストモード、MRS通常動作モード、EMRSの拡張動作モード)の書き込みを、コマンド書き込みによって、モードレジスタ、すなわちラッチ122〜130の設定を、アドレスの端子A7,A8,A9,A10,A11,A12,A4,A5,A6から各対応する設定信号を入力して行う。ここで、オペレータがこの設定信号を入力、あるいは、検査装置が予め設定されている設定信号を半導体装置に与える。
また、第1の実施形態においては、初期状態、すなわち、半導体装置の電源投入時には、図3におけるすべてのラッチがリセット(「L」レベル出力)される。図2(a)は半導体装置の各端子(ピン)とMRSにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するモード設定における設定信号のビット範囲を示している。本実施形態の場合、設定信号TMがテストモード(「H」レベル)とするか、通常動作モード(「L」レベル)とするかが設定され、図2(a)の下の欄は設定信号TM(端子A7から入力される信号)が「L」レベルの場合であり、通常動作モードにおける設定信号の組み合わせとなっている。
例えば、半導体装置がSDRAMである場合、設定信号PDがアクティブパワーダウン制御信号であり、設定信号WRがオートプリチャージのライトリカバリ制御信号であり、設定信号DLRがDLL回路のリセット制御信号であり、設定信号CLがCASレイテンシ制御信号であり、設定信号BTがバーストタイプ制御信号であり、設定信号BLがバースト長指定信号である。すなわち、図1のラッチ161の出力がDLRのモードを設定し、ラッチ162の出力がWRのモードを設定し、ラッチ163の出力がPDのモードを設定し、ラッチ166の出力がCLのモードの設定を行う。
一方、図2(b)は、半導体装置の各端子(ピン)とMRSにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するMRSのテストモード設定における設定信号のビット範囲を示している。この図2(b)においては、設定信号TMが「H」レベルの場合であり、テストモードにおける設定信号の組み合わせとなっている。例えば、設定信号Test_A及び設定信号Test_BがMRSのテストモードを設定し、この設定信号Test_Aがパラレルテストのモード設定を行うとすると、ラッチ164の出力する設定信号Test_Aが「H」レベルの場合、セレクタ168はEMRSにおけるテストのOCDのモードの設定を行うこととなる。そして、後段のテスト回路(図示せず)は、上述のように設定されたMRSのテストモード及びEMRSの動作モードにより、対応する各回路を動作させて動作テストを行う。
すなわち、セレクタ168は設定信号Test_Aが「H」レベルとなり、パラレルテストモードとなったことを検出すると、EMRSのモードレジスタに含まれるテストモードを設定することができる。
したがって、本実施形態においては、MRSのテストモードによって、各々のテストモードに対応させて、組み合わせて動作させるEMRSのテストモードを設定しておくことにより、MRSのテストモードの設定時に、パラレルテスト等にて同時に必要なEMRSのテストモードの設定を行うことができる。
したがって、本実施形態においては、MRSのテストモードによって、各々のテストモードに対応させて、組み合わせて動作させるEMRSのテストモードを設定しておくことにより、MRSのテストモードの設定時に、パラレルテスト等にて同時に必要なEMRSのテストモードの設定を行うことができる。
図2(c)は、半導体装置の各端子(ピン)とEMRSにおけるレジスタとの対応関係を示す概念図であり、上の欄が端子を示し、下の欄が端子に対応するEMRSのモード設定における設定信号のビット範囲を示している。例えば、半導体装置がSDRAMである場合、設定信号QoffがDQ端子ディセーブル信号であり、設定信号RDQSがRDQS端子イネーブル信号であり、設定信号DQSがDQS端子イネーブル信号であり、設定信号OCDがOCDキャリブレーション設定信号であり、設定信号ALが負荷レイテンシ制御信号であり、設定信号RttがODTイネーブル信号であり、設定信号DICが出力インピーダンス信号であり、設定信号DLLがDLL回路イネーブル信号である。すなわち、図1のラッチ161の出力がDLRのモードを設定し、ラッチ162の出力がWRのモードを設定し、ラッチ163の出力がPDのモードを設定し、ラッチ166の出力がCLのモードの設定を行う。EMRSは、バンクアドレスの端子BA0,BA1,BA2がいずれか「H」レベルである場合に設定される。パラレルテストにおいては、すでに述べたように、端子BA0,BA1,BA2をすべて共通化して用いるため、オール「L」レベルのMRSのテストモードしか設定できない。
本実施形態においては、図2(c)のEMRSのモードから予め、MRSのテスト時に組み合わせて行いたい動作モードを設定できるようにすることが特徴である。
また、図1にて記載したテストモード以外にも、アドレス端子から入力される設定信号の信号レベル(「H」レベル及び「L」レベル)の組み合わせから、より多くのMRSのテストモードに対応させて、EMRSの動作モードを組み合わせてテストすることが可能である。
本実施形態においては、図2(c)のEMRSのモードから予め、MRSのテスト時に組み合わせて行いたい動作モードを設定できるようにすることが特徴である。
また、図1にて記載したテストモード以外にも、アドレス端子から入力される設定信号の信号レベル(「H」レベル及び「L」レベル)の組み合わせから、より多くのMRSのテストモードに対応させて、EMRSの動作モードを組み合わせてテストすることが可能である。
<第2の実施形態>
本発明の第2の実施形態は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第1のモードレジスタ(例えば、ラッチ122〜130)と、第1のモードレジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第2のモードレジスタ(例えば、ラッチ169)と、第2のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路とを有する。
本発明の第2の実施形態は、複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有するものであり、半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第1のモードレジスタ(例えば、ラッチ122〜130)と、第1のモードレジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、テストモード情報がパラレルテストモードであることが検出された場合、パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第2のモードレジスタ(例えば、ラッチ169)と、第2のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路とを有する。
第2の実施形態において、第1の実施形態と同様な構成については同一の符号を付し、説明を省略する。以下、第1の実施形態と異なる構成について説明する。また、第1の実施形態と同様に、初期状態、すなわち、半導体装置の電源投入時には、図3におけるすべてのラッチがリセット(「L」レベル出力)される。
大きく異なる点は、設定信号TM及び設定信号Test_Aをともに「H」レベルとした状態にて、設定信号Test_Aを2回(CLK信号を2回入力する)書き込むことにより、ラッチ201の出力が「H」レベルとなる。これにより、セレクタ168は、第1の実施形態と同様に、ラッチ169に設定されているEMRSにおける動作モードの設定を行う。
1回目の書き込みによって、MRSのテストモードへ遷移し、2回目の書き込みによって、設定信号Test_Aの「H」レベル入力により、パラレルテストのモードを設定し、このパラレルテストのモードにてEMRSに含まれるテスト項目を行うレジスタ設定が行われる。
大きく異なる点は、設定信号TM及び設定信号Test_Aをともに「H」レベルとした状態にて、設定信号Test_Aを2回(CLK信号を2回入力する)書き込むことにより、ラッチ201の出力が「H」レベルとなる。これにより、セレクタ168は、第1の実施形態と同様に、ラッチ169に設定されているEMRSにおける動作モードの設定を行う。
1回目の書き込みによって、MRSのテストモードへ遷移し、2回目の書き込みによって、設定信号Test_Aの「H」レベル入力により、パラレルテストのモードを設定し、このパラレルテストのモードにてEMRSに含まれるテスト項目を行うレジスタ設定が行われる。
ラッチ201及び202は、「L」レベルにて入力信号を設定して出力信号として出力し、「H」レベルにて出力信号を保持するものである。
すなわち、1回目の設定信号Test_Aの「H」レベル入力により、ラッチ164の出力が「H」レベルとなり、ラッチ201の出力が「L」レベルとなる。そして、2回目の設定信号Test_Aの「H」レベル入力により、ラッチ164の出力が「H」レベルとなり、ラッチ201の出力も「H」レベルとなる。これにより、セレクタ168は、ラッチ169にラッチされているOCDのモードの設定信号を出力する。そして、後段のテスト回路(図示せず)は、上述のように設定されたMRSのテストモード及びEMRSの動作モードにより、対応する各回路を動作させて動作テストを行う。
すなわち、1回目の設定信号Test_Aの「H」レベル入力により、ラッチ164の出力が「H」レベルとなり、ラッチ201の出力が「L」レベルとなる。そして、2回目の設定信号Test_Aの「H」レベル入力により、ラッチ164の出力が「H」レベルとなり、ラッチ201の出力も「H」レベルとなる。これにより、セレクタ168は、ラッチ169にラッチされているOCDのモードの設定信号を出力する。そして、後段のテスト回路(図示せず)は、上述のように設定されたMRSのテストモード及びEMRSの動作モードにより、対応する各回路を動作させて動作テストを行う。
また、図2(d)は、半導体装置の各端子(ピン)とEMRSにおけるレジスタとの対応関係を示す概念図であり、1段目(最上部)の欄が端子を示し、2段目(中央)の欄が端子に対応するMRSのテストモード設定(1回目の書き込み)における設定信号のビット範囲を示し、3段目(最下部)の欄が端子に対応するMRSのテストモード設定及びEMRSの動作設定(2回目の書き込み)における設定信号のビット範囲を示している。
ここで、図2(d)からもわかるように、2回目の読み込みタイミングに対応して、OCDの動作モードを規定する設定信号を入力する。この結果、2回目のコマンドの読み込みにより、端子A4,A5、A6にて設定したOCDのモードがセレクタ168から出力され、このOCDのモードに対応した動作のテストをパラレルテストにて行うことができる。また、このとき、設定信号Test_Bのテストモードは、2回目の読み込みタイミングにより、ラッチ202に設定されることとなる。
ここで、図2(d)からもわかるように、2回目の読み込みタイミングに対応して、OCDの動作モードを規定する設定信号を入力する。この結果、2回目のコマンドの読み込みにより、端子A4,A5、A6にて設定したOCDのモードがセレクタ168から出力され、このOCDのモードに対応した動作のテストをパラレルテストにて行うことができる。また、このとき、設定信号Test_Bのテストモードは、2回目の読み込みタイミングにより、ラッチ202に設定されることとなる。
101,102,103,104,105…バッファ
106,107,1−8,109,110…バッファ
121…ディレイ
122,123,124,125,126,127,128,129,130…ラッチ
141,142,143,144,145,146,147,148…アンド回路
149…インバータ
151,152,153,154,155,156,157…アンド回路
161,162,163,164,165,166,167,169…ラッチ
168…セレクタ
201,202…ラッチ
203,204…アンド回路
106,107,1−8,109,110…バッファ
121…ディレイ
122,123,124,125,126,127,128,129,130…ラッチ
141,142,143,144,145,146,147,148…アンド回路
149…インバータ
151,152,153,154,155,156,157…アンド回路
161,162,163,164,165,166,167,169…ラッチ
168…セレクタ
201,202…ラッチ
203,204…アンド回路
Claims (4)
- 複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、
半導体装置の動作を規定する、テストモード情報と動作モード情報を設定するモードレジスタと、
該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従ったテスト動作を行うテスト回路と
を有することを特徴とする半導体装置。 - 複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置であり、
半導体装置の動作を規定する、テストモード情報と動作モード情報を設定する第1のモードレジスタと、
該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する判定回路と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、パラレルテストモードで行う動作モード情報を設定する第2のモードレジスタと、
該第2のモードレジスタに設定された動作モード情報に従ったテスト動作を行うテスト回路と
を有することを特徴とする半導体装置。 - 複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、
半導体装置の動作を規定するモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、
判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて、動作モード情報に従った半導体装置のテスト動作を行う過程と
を有することを特徴とする半導体装置のテスト方法。 - 複数の半導体装置各々における同一の機能端子を共通に接続し、該半導体装置のテストを行うパラレルテストモードを有する半導体装置のテスト方法であり、
半導体装置の動作を規定する第1のモードレジスタに対し、テストモード情報と動作モード情報を設定する過程と、
判定回路が該レジスタに入力される前記テストモード情報がパラレルテストモードであるか否かを検出する過程と、
前記テストモード情報がパラレルテストモードであることが検出された場合、該パラレルテストモードに対応したピンアサインにて第2のモードレジスタに対し、パラレルテストモードで行う動作モード情報を設定する過程と、
テスト回路が該第2のモードレジスタに設定された動作モード情報に従った半導体装置のテスト動作を行う過程と
を有することを特徴とする半導体装置のテスト方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007085583A JP2008243328A (ja) | 2007-03-28 | 2007-03-28 | 半導体装置及びそのテスト方法 |
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- 2007-03-28 JP JP2007085583A patent/JP2008243328A/ja active Pending
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