JP2012103163A - 半導体装置 - Google Patents
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Abstract
【解決手段】動作指定コマンドがテスト動作モードの設定を示すときに、コマンド信号CMD1及びコマンド信号CMD2に応じて、第1のテスト信号(テスト信号DFT1〜DFTn)のうち所定の信号を活性化するコマンドデコーダ106と、動作指定コマンドがテスト動作モードの設定を示すときに第1のテスト信号を受け取り、第2のテスト信号(制御用テスト信号DFTF1〜DFTFn)として並列に出力し、テスト動作モードの設定以外の動作を指定するときに、スキャンチェーン接続され、第1のテスト信号を第3のテスト信号としてスキャン出力端子TSOUTへ直列に出力するレジスタ部107と、テスト動作モードの設定を示すときに、第2のテスト信号に応じてメモリセルアレイの動作を制御する読み出し及び書き込み制御部104と、を備える。
【選択図】図1
Description
図8、図9及び図10は、テスト回路を備えた半導体装置における問題点を説明するため、本願発明者が作成した図面である。図8は、半導体装置におけるテスト信号の発生に係る入出力インターフェース回路101bの回路ブロック図である。また、図9は、図8に示す入出力インターフェース回路101bの誤動作(テスト動作モードへの誤エントリ)を説明するためのタイミングチャートである。また、図10は、特許文献1に開示されたテストモード選択回路を示す。図10に示すテストモード選択回路は、特許文献1記載の半導体装置において、テスト動作モードへの誤エントリを防ぐため、図8に示す入出力インターフェース回路101bにおけるD型フリップフロップDFTrB1〜D型フリップフロップDFTrB4に置き換えられる回路である。
レジスタ部107bは、外部リセット信号RSTBがLレベルになると、制御用テスト信号DFTF1〜制御用テスト信号DFTF4をLレベルへリセットする。
時刻t1において、コマンドデコーダ106は、外部クロック信号CLK1の立ち上がりに同期して、コマンド信号CMD1及びコマンド信号CMD2を取り込む。また、コマンドデコーダ106は、取り込んだCMD1及びコマンド信号CMD1の論理レベルの組合せ(CMD1、CMD2)を(1、0)と解読し、テスト信号DFT1をLレベルからHレベルへと変化させる。
続いて、D型フリップフロップDFTrB1は、外部クロック信号CLK2(図9において不図示)の立ち上がりに同期して、データ入力D端子に入力されるテスト信号DFT1を取り込み、データ出力Q端子からHレベルの制御用テスト信号DFTF1(テストモード選択信号1)を出力する。
なお、コマンドデコーダ106が出力する他のテスト信号は全てLレベルであるので、D型フリップフロップDFTrB2〜D型フリップフロップDFTrB4各々は、データ入力D端子に入力されるLレベルのテスト信号DFT2〜テスト信号DFT4を取り込み、データ出力Q端子からLレベルの制御用テスト信号DFTF2(テストモード選択信号2)2〜制御用テスト信号DFTF4を出力する。
例えば、図9における時刻t2は、外部クロック信号CLK1の立ち上がり時刻である。この時刻t2において、コマンド信号CMD2にノイズが重畳する現象P1が生じた場合、コマンドデコーダ106は、外部クロック信号CLK1の立ち上がりでコマンド信号CMD1及びコマンド信号CMD2を取り込み、取り込んだCMD1及びコマンド信号CMD1の論理レベルの組合せ(CMD1、CMD2)を(0、1)と解読し、テスト信号DFT1をHレベルからLレベルへと変化させる。また、D型フリップフロップDFTrB1は、外部クロック信号CLK2の立ち上がりに同期して、データ入力D端子に入力されるテスト信号DFT1を取り込み、データ出力Q端子から出力する制御用テスト信号DFTF1をHレベルからLレベルに変化させる(図9に示す現象P2)。
そこで、このような外部ノイズによるテストモード解除を防ぐための回路が、本願発明者により、特許文献1において開示された。
図10は、本願発明者が特許文献1において開示したテストモード選択回路であり、図8に示すレジスタ部107bにおけるD型フリップフロップDFTrB1〜D型フリップフロップDFTrB4に代替される回路である。
D型フリップフロップDFF2においては、クロック端子(イネーブル端子EN)にD型フリップフロップDFF1の出力信号が入力され、データ入力端子Dには抵抗を介して電源からHレベルに固定された信号が入力され、リセット端子には外部リセット信号RSTBが、それぞれ入力される。D型フリップフロップDFF2は、データ出力端子Qから制御用テスト信号DFTFk(テストモード選択信号)を出力する。
これにより、制御用テスト信号DFTFkはHレベルのまま維持されるので、被制御回路CKT1に設定されたテストモードが解除されることはない。テストモードが解除されるのは、各D型フリップフロップのリセット端子RBにLレベルの外部リセット信号RSTBが入力される場合である。
つまり、図10に示すテストモード選択回路を用いることで、コマンド信号CMD2等に外部ノイズが重畳した場合においても、テスト動作モードの設定後において、被制御回路CKT1に一度設定されたテスト動作モードが、外部リセット信号RSTBが入力さるまでの間に解除されることはない。
図9の時刻t2において、コマンドデコーダ106は、テスト信号DFT1をHレベルからLレベルへと変化させるが、同時に、テスト信号DFT2をLレベルからHレベルへと変化させる。
図10に示したテストモード選択回路によれば、上述の様に、テスト信号DFT1がHレベルからLレベルへと変化しても、テストモード選択回路の出力である制御用テスト信号DFTF1はHレベルのまま維持される。しかし、テスト信号DFT2が入力されるテストモード選択回路において、D型フリップフロップDFF1は、外部クロック信号CLK2の立ち上がりに同期して、データ入力端子DからHレベルのテスト信号DFT2を取り込み、データ出力端子QからHレベルの信号を出力する。また、D型フリップフロップDFF2は、D型フリップフロップDFF1データ出力端子Qから出力されるHレベルの信号の立ち上がりに同期して、データ入力端子DからHレベルの信号を取り込み、Hレベルの制御用テスト信号DFTFkを出力する(現象P3)。
つまり、図10に示したテストモード選択回路を用いてレジスタ部107bを構成しても、外部ノイズによりコマンドデコーダが入力されるテストコード信号を誤解読した場合、テスト動作モードの設定を意図していない被制御回路にテスト動作モードが設定されてしまうという問題があった。
これにより、半導体装置を含む電子システムの動作開始において、半導体装置の被制御回路にテスト動作モードが設定されたまま、すなわち通常動作モードに復帰することのないまま開始し、結果として電子システムの誤動作を引き起こしてしまう場合もある。
また、ユーザーまたは半導体装置を含む電子システムが、半導体装置が実際にどのようなテスト動作モードに移行しているという現象の把握をすることは、テスト回路を備えた半導体装置の可観測性(テスト信号の論理レベルを外部から確認できる機能)が低いため、困難であった。そのため、半導体装置が実際にどのようなテスト動作モードに移行しているかを調査するための解析工数が増大するという問題もあった。
これにより、動作指定コマンドがテスト動作モードの設定を示すとき、制御部は外部から供給されるテストコード信号に応じてテスト動作モードが設定され、以降の動作において動作タイミング等が調整される。
これにより、制御部は、テスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされ、第2のテスト信号を受け取ることがないので、意図しないテスト動作モードが設定されることを防ぐことができる。例えば、テスト動作モードの設定後において、動作コマンドあるいはテストコード信号が供給される外部端子にノイズが重畳されても、制御部に他のテスト動作モードが設定されることはない。また、半導体装置を含む電子システムの電源投入時において、制御部は、レジスタ部と電気的に非接続とされるので、テスト動作モードが設定されることはなくなり、電源投入後において半導体装置がテスト動作モードに設定された状態で動作することを防ぐことができる。
図1は、本発明の技術思想を説明するための図であり、本発明の実施形態における半導体装置100の構成を示している。図1においては、後述する半導体装置100のうち、テスト動作モードの設定にかかわる回路部分を抜き出し、読み出し及び書き込み制御部104、コマンドデコーダ106、レジスタ部107を示している。
コマンドデコーダ106は、読み出し及び書き込み制御部104(テスト動作モードにおいて制御される被制御回路CKT1〜CKTnを備える)の特性、動作を調整するため、外部から入力されるテストコードに応じて、テスト信号DFT1〜DFTnを活性化する。
そのため、半導体装置100において、コマンドデコーダ106と読み出し及び書き込み制御部104との間に、レジスタDFTrA1〜レジスタDFTrAnから構成されるレジスタ部107を設ける。レジスタDFTrA1〜レジスタDFTrAn各々は、テスト動作モード設定の動作において、外部クロック端子TCLK2から入力される外部クロック信号CLK2に同期して、テスト動作モード設定コマンドデコーダ106が出力するテスト信号DFT1〜テスト信号DFTn(複数の第1のテスト信号)を受け取る。
これにより、テスト動作モードにおいて制御される被制御回路CKT1〜CKTnに、テスト動作モードが設定される。
これにより、テスト動作モードを設定する以外の期間、例えば半導体装置100を含む電子システムの電源投入期間、あるいはテスト動作へ移行する期間等に、テスト動作モードを設定した被制御回路のテスト動作モードが解除され、或いは、テスト動作モードを設定していない被制御回路にテスト動作モードが設定されることを防止する。
図1において、レジスタ部107は、スキャンイネーブル端子TSEにスキャンイネーブル信号SEが入力されると、レジスタDFTrA1〜レジスタDFTrAnがスキャン入力端子TSINからスキャン出力端子TSOUTまで数珠繋ぎに接続(スキャンチェーン接続という)される。
これにより、テスト動作モードを設定する以外の期間、例えば半導体装置100を含む電子システムの電源投入期間に、コマンドデコーダ106がパワーオンリセットされずに、テスト信号DFTを活性化し、被制御回路にテスト動作モードが設定された場合であっても、レジスタ部107の記憶情報を読み出すことができる。
例えば、そのまま半導体装置100を含む電子システムの動作が開始し、誤動作に至った場合であっても、レジスタ部107の記憶する情報(複数の第3の信号。電源投入時にパワーオンリセット回路が正常に働けば、オール0が各レジスタに記憶されているので、複数の第3の信号の論理はオール0である。)を直列に読み出すことで、どのテスト信号DFTがHレベル(論理1)に変わり、レジスタに論理1が設定されたかを知ることができる。
レジスタ部107は、半導体装置に入力される動作指定コマンドがテスト動作モードの設定を示すときにコマンドデコーダ106から並列に供給されるテスト信号DFTを受け取り、テスト信号DFTを制御用テスト信号DFTFとして並列に出力する。また、レジスタ部107は、動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに、スキャンチェーン接続され、テスト信号DFTを複数の第3のテスト信号として自半導体装置の外部へ直列に出力する。
以下、添付図面の図2〜図7を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
半導体装置100における入出力インターフェース回路101は、MPU200から制御信号、アドレス信号、データ信号Dinを受け取り、MPUに対してデータ信号Doutを出力する。MPU200は、例えば半導体装置100を選別するための半導体試験装置(テスタ)であり、或いは半導体装置100が組み込まれる電子システムにおけるCPUである。
半導体装置100がDRAMである場合、制御信号として、クロック信号CK、クロック信号CKの相補的信号である反転クロック信号/CKと、入力されるクロック信号CK及び反転クロック信号/CKが有効か否かを示すクロックイネーブル信号CKEがある。
半導体装置100における入出力インターフェース回路101は、例えば、クロック発生回路(不図示)、アドレスラッチ(不図示)及びコマンドデコーダ(後述するコマンドデコーダ106)を備える。
入出力インターフェース回路101内のコマンドデコーダ106は、コマンド信号を上記内部クロック信号に同期してラッチした後デコードし、デコード結果に応じて、読み出し及び書き込み制御部104に対して、動作を指示する制御信号(内部コマンド信号)を出力する。
そして、コマンドデコーダ106は、半導体装置100の入出力インターフェース回路101に入力されるコマンド信号が、テスト動作モードの設定を示すとき、アドレスラッチを制御してテストコード信号を取り込ませるととともに、後述するようにテストコード信号をデコードして、テスト信号DFTを出力する。
また、メモリセルアレイ103は、メモリセルからビット線へ読み出されたデータを増幅する等の動作を行う複数のセンスアンプと、複数のワード線を駆動する複数のワードドライバと、ビット線とIO線を接続する複数の列スイッチを備えている。センスアンプは、読み出し動作において、ビット線上に現れるメモリセルからの微弱なデータ信号を増幅する回路である。また、書き込み動作においては、ビット線を介してメモリセルへデータを書き込む回路である。センスアンプの動作タイミングは、後述の行デコーダ及び行タイミング回路104aが出力するセンスアンプ駆動信号により制御される。また、列スイッチは、開閉及び開閉のタイミングを、後述の列デコーダ及び列タイミング回路104cにより制御される。
行デコーダ及び行タイミング回路104aは、アドレスラッチから入力されるロウ・アドレス(内部アドレス信号、行アドレスN組)をデコードして、デコード結果に応じてメモリセルアレイ103のメモリセルを、ワード線を用いて選択する。また、行デコーダ及び行タイミング回路104aは、ビット線の差電位を増幅するセンスアンプの動作タイミングの制御を行う。
列デコーダ及び列タイミング回路104cは、アドレスラッチから入力されるカラム・アドレス(内部アドレス信号、列アドレスM組)をデコードして、デコード結果に応じてビット線とIO線の間に介在する列スイッチを選択するタイミング制御等を行う。
図3は、テスト動作に係る部分の回路ブロック図であり、コマンドデコーダ106、レジスタ部107aを示している。図3において、図1に示す読み出し及び書き込み制御部104は省略しているが、行デコーダ及び行タイミング回路104aにおける被制御回路を被制御回路CKT1、IO制御回路104bにおける被制御回路を被制御回路CKT2及び被制御回路CKT3、列デコーダ及び列タイミング回路104cにおける被制御回路を被制御回路CKT4として説明する。
また、上記説明において、コマンドデコーダ106は、コマンド端子に入力されるコマンド信号がテスト動作モードの設定を示す場合、アドレス入力端子から入力されるテストコード信号をデコードするものとした。以下では、説明を簡単にするため、コマンドデコーダ106に入力されるコマンド信号CMD1、コマンド信号CMD2が、コマンド信号とテストコード信号を兼ねるものとして説明する。
また、上記説明において、コマンドデコーダ106は内部クロックが入力されるものとしたが、外部クロック信号CLK1が直接入力され、この外部クロック信号CLK1に同期してコマンド信号を取り込み、入力されるコマンド信号を解読するものとして説明する。
レジスタ部107aは、各レジスタDFTrAkのデータ出力端子Qの出力レベルをLレベルへリセットする外部リセット信号RSTBが入力される外部リセット端子TRSTBに接続される。
また、レジスタ部107aは、外部クロック信号CLK2が供給される外部クロック端子TCLK2に接続される。レジスタ部107a内における各レジスタDFTrAkは、外部クロック信号CLK2に同期してデータ入力端子Dからデータを取り込む。
なお、外部クロック信号CLK2は、例えばテスタが供給する信号であり、テスタ内において外部クロック信号CLK1を遅延させて生成され、半導体装置100に制御信号として供給される。外部クロック信号CLK2は、テスタ内において、外部クロック信号CLK1がコマンドデコーダ106に入力されてから、コマンドデコーダ106がテスト信号DFTを出力し、各レジスタDFTrAkがテスト信号の論理レベルを取り込むことのできる時間だけ、外部クロック信号CLK1を遅延させて生成される。
また、レジスタ部107aに入力されるクロック信号は、コマンドデコーダ106に入力される外部クロック信号CLK1より、上記時間分遅延していればよいので、半導体装置100の内部に遅延回路を設け、この遅延回路により外部クロック信号CLK1を遅延させ生成し、レジスタ部107aに供給してもよい。以下では、外部クロック端子TCLK2から外部クロック信号CLK2が供給されるものとして説明する。
スキャンイネーブル信号SEは、半導体装置100にテスト動作モードを設定する期間において、非活性化される信号(ここでは論理レベル0であり、電圧レベルではLレベルの信号)であり、テスト動作モードを設定する期間以外の期間において活性化される信号(論理1であり、電圧レベルではHレベルの信号)である。
図4に示すレジスタDFTrAkは、マルチプレクサSELA、D型フリップフロップDFFA、及びデマルチプレクサSELBから構成される。
2入力信号のうち一方は、コマンドデコーダ106の出力信号であるテスト信号DFTkであり、他方は、スキャン入力信号SINkである。スキャン入力信号SINkは、スキャンチェーン接続される場合にレジスタDFTrAkの前段となるレジスタDFTrA(k−1)におけるデマルチプレクサSELBの一方の出力信号であるスキャン出力信号SOUT(k−1)である。また、レジスタDFTrAkにおけるD型フリップフロップDFFAのデータ入力端子Dは、マルチプレクサSELAの出力信号が入力される。
また、レジスタDFTrAkにおけるマルチプレクサSELAは、スキャンイネーブル信号SEがHレベル(論理1)のとき、スキャン入力信号SINkを選択して、レジスタDFTrAkにおけるD型フリップフロップDFFAのデータ入力端子Dに出力する。
なお、レジスタDFTrAkにおけるD型フリップフロップDFFAは、外部リセット端子TRSTBにLレベルの外部リセット信号RSTBが入力されると、データ出力端子QのレベルをLレベルへリセットする。
レジスタDFTrAkにおけるデマルチプレクサSELBの1入力には、レジスタDFTrAkにおけるD型フリップフロップDFFAがデータ出力端子Qから出力する信号が入力される。また、レジスタDFTrAkにおけるデマルチプレクサSELBは、2出力の一方から、スキャン出力信号SOUTkを出力し、2出力の他方から制御用テスト信号DFTFkを出力する。
また、レジスタDFTrAkにおけるデマルチプレクサSELBは、スキャンイネーブル信号SEがHレベル(論理1)のとき、レジスタDFTrAkにおけるD型フリップフロップDFFAがデータ出力端子Qから出力する信号を、スキャン出力信号SOUTkとして出力する。
レジスタ部107aは、上記レジスタDFTrA1〜DFTrA4を備えることから、Lレベルのスキャンイネーブル信号SEが入力されると、入力側がコマンドデコーダ106に、読み出し及び書き込み制御部104に接続される。この状態で、レジスタ部107aは、外部クロック端子TCLK2から外部クロック信号CLK2が入力されると、入力される外部クロック信号CLK2の立ち上がりに同期して、コマンドデコーダ106の出力であるテスト信号DFT1〜テスト信号DFT4を受け取り、内部に保持する。また、レジスタ部107aは、テスト信号DFT1〜テスト信号DFT4を、制御用テスト信号DFTF1〜制御用テスト信号DFTF4として、自身の出力から読み出し及び書き込み制御部104における被制御回路CKT1〜被制御回路CKT4へと出力する。
図5は、テスト動作モード設定期間において、コマンドデコーダ106が出力するテスト信号DFT(複数の第1のテスト信号)がレジスタ部107aを介して、制御用テスト信号DFTF(複数の第2のテスト信号)として、読み出し及び書き込み制御部104における被制御回路CKTnに入力される際の信号の伝達経路を太線で示している。
また、図7は、入出力インターフェース回路101aにおける主要信号の論理レベルの変化を示すタイミングチャートである。
なお、以下の動作説明では、テスタが、入出力インターフェース回路101aに信号を供給するものとして説明する。また、本実施形態の説明では、スキャン入力端子に供給する電圧はLレベルであるとして説明する。
レジスタDFTrA1におけるマルチプレクサSELAは、スキャン入力端子TSINからLレベルのスキャン入力信号SINを取り込み、レジスタDFTrA1におけるD型フリップフロップDFFAのデータ入力端子Dに出力する。レジスタDFTrA2〜レジスタDFTrA4におけるマルチプレクサSELA各々は、前段のレジスタDFTrA1〜レジスタDFTrA3におけるデマルチプレクサSELBの一方の出力から、スキャン出力信号SOUT1〜スキャン出力信号SOUT3を取り込み、それぞれのレジスタDFTrAにおけるD型フリップフロップDFFAのデータ入力端子Dに出力する。
そのため、図8を用いて説明したコマンド入力端子へのノイズによる被制御回路CKTにおけるテスト動作モードの誤解除、被制御回路CKTへのテスト動作モードの誤設定(図8における時刻t2に示す現象P2、現象P3)は、図7における時刻t5以降において発生しない。
また、時刻t3以前においても、スキャンイネーブル信号SEのレベルはHレベルであるので、制御用テスト信号DFTF1〜制御用テスト信号DFTF4はハイインピーダンスとなる。そのため、被制御回路CKT1〜被制御回路CKT4は、レジスタ部107aから電気的に非接続とされ、例えば、電源投入時に、パワーオンリセット回路が誤動作してコマンドデコーダ106がHレベルのテスト信号DFTkを出力しても、被制御回路CKT1〜被制御回路CKT4にテスト動作モードが設定されることはない。
テスト動作モード期間後の時刻t6において、外部クロック信号CLK2が入力されると、レジスタDFTrA1におけるD型フリップフロップDFFAは、データ入力端子Dにスキャン入力端子TSINからLレベルの信号が入力されるので、外部クロック信号CLK2の立ち上がりに同期してLレベルの信号を取り込み、データ出力端子QからLレベルの信号を出力する。レジスタDFTrA1におけるデマルチプレクサSELBは、データ出力端子Qが出力するLレベルの信号を選択し、スキャン出力信号SOUT1をHレベルからLレベルへ変化させる。
レジスタDFTrA2におけるD型フリップフロップDFFAは、前段のレジスタDFTrA1におけるデマルチプレクサSELBが出力するHレベルの信号がデータ入力端子Dに入力され、外部クロック信号CLK2の立ち上がりに同期してHレベルの信号を取り込み、データ出力端子QからHレベルの信号を出力する。レジスタDFTrA2におけるデマルチプレクサSELBは、データ出力端子Qが出力するHレベルの信号を選択し、スキャン出力信号SOUT2をLレベルからHレベルへ変化させる。
以下同様に、レジスタDFTrA1〜レジスタDFTrA4がスキャンチェーン接続されたレジスタ部107aは、時刻t7、時刻t8、時刻t9における外部クロック信号CLK2の立ち上がり各々に同期して、スキャン入力端子TSINに入力される論理0(Lレベル)を、順次転送し、時刻t9においてスキャン出力端子TSOUTから出力する。なお、レジスタ部107aは、レジスタDFTrA1がテスト動作モード設定期間においてコマンドデコーダ106から受け取ったテスト信号DFT1を、テスト動作モード設定後に半導体装置100に入力される外部クロック信号CLK2の3回目の立ち上がり(時刻t8)でスキャン出力端子TSOUTから出力する。
このように、レジスタDFTrA1〜レジスタDFTrA4においてラッチされたデータを順次スキャン出力端子TSOUTから読み出すことにより、レジスタ部が受け取ったテスト信号DFT1〜テスト信号DFT4(第1のテスト信号)を、半導体装置100の外部から観測できる。
これにより、動作指定コマンドがテスト動作モードの設定を示すとき、制御部における複数の被制御回路(被制御回路CKT1〜被制御回路CKT4)は、外部から供給されるテストコード信号に応じてテスト動作モードが設定され、以降の動作において動作タイミング等が調整される。
これにより、制御部は、テスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされ、第2のテスト信号を受け取ることがないので、制御部における被制御回路に意図しないテスト動作モードが設定されることを防ぐことができる。例えば、テスト動作モードの設定後において、動作コマンドあるいはテストコード信号が供給される外部端子にノイズが重畳されても、他のテスト動作モードが設定されることはない。また、半導体装置を含む電子システムの電源投入時において、制御部はテスト動作モードの設定以外の動作において、レジスタ部と電気的に非接続とされるので、制御部における被制御回路にテスト動作モードが設定されることはなくなり、電源投入後において半導体装置がテスト動作モードに設定された状態で動作することを防ぐことができる。
また、論理回路を構成するトランジスタは、電界効果トランジスタ(Field Eeffect Transistor;FET)であれば良く、MOS(Metal Oxide Semiconductor)以外にもMIS(Metal-Insulator Semiconductor)、TFT(Thin Film Transistor)等の様々なFETに適用できる。トランジスタ等の様々なFETに適用できる。バイポーラ型トランジスタであっても良い。FET以外のトランジスタであっても良い。
また、本発明の請求の範囲の枠内において、種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろうと考えられる各種変形、修正を含むことは勿論である。
また、コマンドデコーダ106において、外部クロック信号CLK2が外部クロック端子TCLK2から、レジスタ部107aにおいて、外部クロック信号CLK2が外部クロック端子TCLK2から、それぞれ入力されるものとして説明した。しかし、上記実施形態で述べたクロック発生回路がクロック信号CK、反転クロック信号/CKに同期して発生し、コマンドデコーダ106に出力する内部クロック信号を、上記外部クロック信号CLK1とし、コマンドデコーダ106に入力される内部クロック信号を遅延させた信号を、上記外部クロック信号CLK2とする構成としてもよい。或いは、コマンドデコーダ106に入力される上記外部クロック信号CLK1に対応する内部クロックを、各レジスタDFTrA内において遅延させ、遅延させた上記外部クロック信号CLK2に相当する信号により、テスト信号DFTを取り込む構成としてもよい。
また、スキャン入力端子TSIN、スキャン出力端子TSOUTを、半導体装置100において用いられている外部端子と兼用する構成であってもよい。
Claims (7)
- 自半導体装置に動作モードの設定することを示す動作指定コマンドが外部から供給され、前記動作指定コマンドがテスト動作モードの設定を示すときに、外部から供給されるテストコード信号に応じて、複数の第1のテスト信号のうち当該テストコード信号が示す所定の第1のテスト信号を活性化して前記複数の第1のテスト信号を出力するデコーダと、
前記動作指定コマンドがテスト動作モードの設定を示すときに、前記デコーダから並列に供給される前記複数の第1のテスト信号を受け取り、前記複数の第1のテスト信号を複数の第2のテスト信号として並列に出力し、
前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、前記複数の第1のテスト信号を複数の第3のテスト信号として自半導体装置の外部へ直列に出力するレジスタ部と、
前記動作指定コマンドがテスト動作モードの設定を示すときに、前記レジスタ部から並列に供給される前記複数の第2のテスト信号を受け取り、前記複数の第2のテスト信号に応じてメモリセルアレイの動作を制御する制御部と、
を備えることを特徴とする半導体装置。 - 前記レジスタ部は、複数のレジスタを有し、
前記複数のレジスタは、
前記動作指定コマンドがテスト動作モードの設定の動作を示すときに、夫々が前記デコーダに接続され、夫々が前記複数の第1のテスト信号のうちの対応する1つのテスト信号を受け取り、第2のテスト信号として前記制御部に出力し、
前記動作指定コマンドがテスト動作モードの設定以外の動作を示すときに、夫々がスキャンチェーン接続され、夫々のレジスタが記憶するデータを次段のレジスタへと順次転送することを特徴とする請求項1に記載の半導体装置。 - 前記レジスタ部は、夫々が、前記複数の第1のテスト信号の一つが一方の入力信号として入力されるマルチプレクサと、入力が前記第1のセレクタの出力に接続されるフリップフロップと、入力が前記フリップフロップの出力に接続されるデマルチプレクサとから構成される第1〜第n個(n>1)のレジスタを含み、
第j(1≦j<n)番目の前記レジスタの前記デマルチプレクサは、前記第j番目の前記レジスタの前記フリップフロップの出力を、前記動作指定コマンドがテスト動作モードの設定以外の動作を指定するときに活性化される、スキャンチェーン接続の実行を示すスキャンイネーブル信号の論理レベルに応じて、前記複数の第2のテスト信号の一つと、第(j+1)番目の前記レジスタの前記マルチプレクサの他方の入力信号とのいずれか一つの信号として出力する回路であり、
第n番目の前記レジスタの前記デマルチプレクサは、前記第n番目の前記フリップフロップの出力を、前記スキャンイネーブル信号の論理レベルに応じて、前記複数の第2のテスト信号の一つと、自半導体装置の外部端子であるスキャン出力端子への出力信号とのいずれか一つの信号として出力する回路であり、
第1番目の前記レジスタの前記マルチプレクサは、前記複数の第1のテスト信号の一つと、自半導体装置の外部から入力されるスキャン入力信号とを、前記スキャンイネーブル信号の論理レベルに応じて選択して出力する回路であり、
第k番目(1<k≦n)番目の前記レジスタの前記マルチプレクサは、前記複数の第1のテスト信号の一つと、第(k−1)番目の前記レジスタの前記デマルチプレクサが出力する信号とを、前記スキャンイネーブル信号の論理レベルに応じて選択して出力する、
ことを特徴とする請求項1に記載の半導体装置。 - 前記動作指定コマンドがテスト動作モードの設定以外の動作を指定するとき、前記スキャンイネーブル信号を活性化することにより、最終段を除く前記複数のレジスタ各々の前記デマルチプレクサの一方の出力は次段の前記マルチプレクサの入力に接続され、最終段のレジスタの前記デマルチプレクサの一方の出力は前記スキャン出力端子に接続され、前記複数のレジスタ各々のデマルチプレクサの他方の出力は、前記制御部と電気的に非接続となることを特徴とする請求項3に記載の半導体装置。
- 自半導体装置の外部から入力されるクロック信号に同期して、前記スキャン出力端子から前記第3のテスト信号を出力することを特徴とする請求項4に記載の半導体装置。
- 前記動作指定コマンドがテスト動作モードの設定を示すとき、前記スキャンイネーブル信号を非活性化することにより、前記複数のレジスタ各々の前記マルチプレクサは前記第1のテスト信号を選択して出力し、前記複数のレジスタ各々の前記フリップフロップは自半導体装置の外部から入力されるクロック信号に同期して前記マルチプレクサの出力を取り込み保持し、前記複数のレジスタ各々の前記デマルチプレクサは前記フリップフロップが保持したデータを選択して前記第2のテスト信号として出力することを特徴とする請求項4に記載の半導体装置。
- 外部から供給されるテストコード信号に基づく複数のテスト信号を、自レジスタ部を構成する複数のレジスタ各々に取り込み、前記複数のレジスタから、メモリセルアレイの動作を制御する制御部に前記複数のテスト信号を複数の制御用テスト信号として並列に出力し、当該制御用テスト信号により前記制御部に通常動作モードとは異なるテスト動作モードを設定し、前記テスト動作モードを設定する期間以外の期間において、前記複数のレジスタがスキャンチェーン接続され、自レジスタ部に保持するデータを直列に自半導体装置の外部へ出力するレジスタ部を備えたことを特徴とする半導体装置。
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