JP2021043909A - メモリシステム、コントローラおよびデータ転送方法 - Google Patents

メモリシステム、コントローラおよびデータ転送方法 Download PDF

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Abstract

【課題】好適に省電力化できるメモリシステムを提供する。【解決手段】メモリシステム１は、ストレージ装置１２と、コントローラ１１と、を具備する。コントローラは、ホスト装置２からの要求に基づき、ストレージ装置へのデータの書き込みおよびストレージ装置からのデータの読み出しを制御する。コントローラは、Ｎ（Ｎは１以上の自然数）本のデータ信号線を介してストレージ装置へ１ＵＩ（ｕｎｉｔ ｉｎｔｅｒｖａｌ）あたりＮビットずつ転送される送信データの一部である第１データの論理を維持又は反転して、第１データの論理の反転有無を示す第２データを作成し、第１データと作成された第２データとをＮ本のデータ信号線を介してストレージ装置へ転送する。【選択図】図１

Description

本発明の実施形態は、メモリシステム、コントローラおよびデータ転送方法に関する。
たとえばメモリシステム内においてストレージ装置と当該ストレージ装置を制御するコントローラとの間でデータを送受信するためのインターフェースの終端方式として、ＣＴＴ（center tapped termination）が知られている。また、ＣＴＴよりも消費電力を小さくできるインターフェースの終端方式として、ＰＯＤ（pseudo open drain）が知られている。さらに、ＰＯＤを適用する場合における省電力化の一手法として、ＤＢＩ（data bus inversion）機能が知られている。ＤＢＩ機能は、たとえばプルアップ型の終端方式であるＰＯＤにおいて、データ信号線にＬ（０）を転送する機会を少しでも減らす（すなわち、Ｈ（１）を増す）ように、送信データの一部の論理を反転させるものである。
ＤＢＩ機能の一例として、８本のデータ信号線で１クロックエッジにつき８ビット（１バイト）ずつ送信データを転送するにあたり、各クロックエッジで転送される８ビットごとに、送信データを反転させて転送すべきか否かを判定する場合を想定する。この場合、一般的には、反転有無を示すフラグデータ（ＤＢＩデータ）を送信データと同サイクルエッジで並列に転送する。より具体的には、たとえば１ビットのフラグデータを８ビットの送信データと同一のクロックエッジで転送するといったことが行われる。
したがって、ＤＢＩ機能によって省電力化を図る場合、既存のデータ信号線に加えて、ＤＢＩ機能のための新たなデータ信号線を追加することが必要であった。
特許第５９７２５４９号公報 特開２０１４−１７０６０５号公報 特許第５０７７８０６号公報
本発明が解決しようとする課題は、好適に省電力化できるメモリシステム、コントローラおよびデータ転送方法を提供することである。
実施形態によれば、メモリシステムは、ストレージ装置と、コントローラと、を具備する。コントローラは、ホスト装置からの要求に基づき、ストレージ装置へのデータの書き込みおよびストレージ装置からのデータの読み出しを制御する。コントローラは、Ｎ（Ｎは１以上の自然数）本のデータ信号線を介してストレージ装置へ１ＵＩあたりＮビットずつ転送される送信データの一部である第１データの論理を維持又は反転し、第１データの論理の反転有無を示す第２データを作成し、第１データと、作成された第２データと、をＮ本のデータ信号線を介してストレージ装置へ転送する。
実施形態のメモリシステムの一構成例を示す図。 実施形態のメモリシステムが適用するＰＯＤの概要をＣＴＴと比較して説明するための図。 実施形態のメモリシステムが適用するＰＯＤにおいて更なる省電力化を図るためのＤＢＩの概要を説明するための図。 実施形態のメモリシステムが備える機能の概要を説明するための図。 実施形態のメモリシステムにおけるデータ送信側の機能に関する処理の流れを示すフローチャート。 実施形態のメモリシステムにおけるデータ受信側の機能に関する処理の流れを示すフローチャート。 実施形態のメモリシステムにおける反転情報を作成する粒度が異なる第１変形例を説明するための図。 実施形態のメモリシステムにおける反転情報を作成する粒度が異なる第２変形例を説明するための図。 実施形態のメモリシステムにおける反転情報を作成する場合の例を説明するための図。 実施形態のメモリシステムにおける反転情報の一転送例を示す図。
以下、実施の形態について、図面を参照して説明する。
図１は、本実施形態のメモリシステム１の一構成例を示す図である。ここでは、メモリシステム１は、ＳＳＤ（solid state drive）として実現されている。
ＳＳＤであるメモリシステム１は、たとえば半導体集積回路として構成されるコントローラ１１と、ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）１２とを有する。メモリシステム１においては、コントローラ１１の制御の下、ＮＡＮＤメモリ１２へのデータの書き込みや、ＮＡＮＤメモリ１２からのデータの読み出しなどが実行される。
コントローラ１１は、ホストインターフェース部１１１と、制御部１１２と、ＮＡＮＤインターフェース部１１３と、ＲＡＭ１１４とを有している。コントローラ１１は、メモリシステム１の起動時やリセット時などに、ファームウェア（プログラム）をＮＡＮＤメモリ１２からＲＡＭ１１４にロードして実行することによって、これら各部を実現することができる。ＲＡＭ１１４は、ＳＤＲＡＭ、ＳＲＡＭ、又はその他メモリを含む。
ホストインターフェース部１１１は、メモリシステム１をホスト装置２と接続する回路を含むモジュールであり、たとえばＰＣＩｅ（登録商標）に準拠した通信を制御する。ホストインターフェース部１１１は、ホスト装置２からコマンドを受信する。ホスト装置２から受信するコマンドは、データの書き込みを要求するライトコマンドと、データの読み出しを要求するリードコマンドとを少なくとも含む。
制御部１１２は、ホストインターフェース部１１１を介してホスト装置２からコマンドを受信し、そのコマンドに対応する、たとえばＮＡＮＤメモリ１２へのデータの書き込みやＮＡＮＤメモリ１２からのデータの読み出しを、ＮＡＮＤインターフェース部１１３を介して実行する。制御部１１２は、その処理結果を、ホストインターフェース部１１１を介してホスト装置２へ送信する。また、制御部１１２は、メモリシステム１によって提供される記憶領域上の位置を、ホスト装置２が指定するために使用する論理アドレスと、ＮＡＮＤメモリ１２上の実際の位置を示す物理アドレスとの対応関係を管理する。論理アドレスと物理アドレスとの対応関係は、ＬＵＴ（look up table）などと称されるデータ構造体によって保持される。つまり、制御部１１２は、このＬＵＴを管理する。
さらに、制御部１１２は、ウェアレベリングなどと称される、メモリチップ間における使用回数の偏りを解消するための処理や、ガベッジコレクションなどと称される、不要となったデータが格納されている領域を再利用するための処理なども実行する。
ＮＡＮＤインターフェース部１１３は、コントローラ１１とＮＡＮＤメモリ１２とを繋ぐデータ信号線を用いて、例えば、ホスト装置２から書き込みを要求されたデータをＮＡＮＤメモリ１２へ送信し、ホスト装置２から読み出しを要求されたデータをＮＡＮＤメモリ１２から受信する。コントローラ１１およびＮＡＮＤメモリ１２の双方は、データ信号線に接続可能な所定数の端子を有している。なお、ＮＡＮＤメモリ１２とのデータの送受信は、ホスト装置２からの要求に限らず、たとえばガベッジコレクションが実行される場合、このガベッジコレクションによって内部的にも発生し得る。
また、ＮＡＮＤインターフェース部１１３は、コントローラ１１とＮＡＮＤメモリ１２との間でのデータの送受信についてＤＢＩ機能と同様の思想の機能により省電力化を図るための反転処理部２００を有する。つまり、本実施形態のメモリシステム１においては、コントローラ１１とＮＡＮＤメモリ１２との間でデータを送受信するためのインターフェースの終端方式（データ信号線の構成）としてＰＯＤを適用することを想定している。反転処理部２００については後述する。なお、コントローラ１１の反転処理部２００と対をなす形で、ＮＡＮＤメモリ１２にも反転処理部２００が設けられる。図１では、この反転処理部２００を、コントローラ１１側においては反転処理部２００−１と表記し、ＮＡＮＤメモリ１２側においては反転処理部２００−２と表記している。
ＮＡＮＤメモリ１２は、Ｉ／Ｏ（input/output）部１２１と、メモリ部１２２とを有している。Ｉ／Ｏ部１２１は、コントローラ１１（ＮＡＮＤインターフェース部１１３）との間でデータの送受信を実行する。Ｉ／Ｏ部１２１は、コントローラ１１側の反転処理部２００（２００−１）と対をなす反転処理部２００（２００−２）を有する。メモリ部１２２は、不揮発にデータを記憶可能なメモリセルアレイと当該メモリセルアレイを制御する周辺回路とを含む複数のＮＡＮＤ型フラッシュメモリダイ（チップ）によって構成される。
図２は、コントローラ１１（ＮＡＮＤインターフェース部１１３）とＮＡＮＤメモリ１２（Ｉ／Ｏ部１２１）との間でデータを送受信するための信号線の入力端の構成例を説明するための図である。図２では、本実施形態のメモリシステム１において適用される終端方式であるＰＯＤの概要を他の終端方式であるＣＴＴと比較して示す。
図２（Ａ）は、ＣＴＴの一例を示し、図２（Ｂ）は、ＰＯＤの一例を示している。図２（Ａ）に示すＣＴＴの場合、データ信号線をプルアップ及びプルダウンして定常電圧値を設定し、データ信号の電圧値を、上側の閾値以上に引き上げることによって「１」を転送し、下側の閾値以下に引き下げることによって「０」を転送する。つまり、ＣＴＴの場合は「０」または「１」のいずれを転送する場合においても、データ信号線の電圧値を調整する必要がある。
一方、ＰＯＤの場合は、データ信号線をプルアップする。しかし、プルダウンする場合（プルダウン型）も考えられる。つまり、データ信号線の定常電圧値を、ＰＯＤ（プルアップ型）の場合は「１」に対応する上側の閾値以上の値、または、プルダウン型の場合は「０」に対応する下側の閾値以下の値としておく。図２（Ｂ）は、ＰＯＤ（プルアップ型）を示している。ＰＯＤの場合、「１」の転送時はプルアップされているためにデータ信号線の電圧値の調整が不要で、「０」の転送時にデータ信号線の電圧値を下側の閾値以下に引き下げるように調整する。プルダウン型の場合は、「０」の転送時はデータ信号線の電圧値の調整が不要で、「１」の転送時にデータ信号線の電圧値を上側の閾値以上に引き上げるように調整する。つまり、ＰＯＤの場合は「０」、プルダウン型の場合は「１」の一方を転送する場合においてのみ、データ信号線の電圧値を調整する必要がある。
このように、ＣＴＴと比較して、データ信号の電圧値を調整する機会を減少させるＰＯＤは、「０」の転送時には電流が流れるが「１」の転送時には電流が流れないため、データを送受信するための消費電力を低減することができる。
続いて、図３を参照して、ＰＯＤを適用した省電力化の手法の一例であるＤＢＩ機能について説明する。
ここでは、８本のデータ信号線ＤＱ０〜ＤＱ７を用いて１クロックエッジあたり８ビットずつ送信データを転送する例を説明する。１クロックエッジで転送されるデータの有効期間（そのデータの前後のエッジ間）は、１ＵＩ（unit interval）とも称される。また、ここでは、プルアップ型のＰＯＤの一例を示す。
図３（Ａ）は、送信対象のデータについて、ＤＢＩ機能の非適用時において各データ信号線ＤＱ０〜ＤＱ７によって転送されるデータ（「０」または「１」）を示している。また、図３（Ｂ）は、図３（Ａ）における送信対象のデータと同一のデータを対象として、ＤＢＩ機能の適用時において各データ信号線ＤＱ０〜ＤＱ７によって転送されるデータを示している。
図３（Ａ）および図３（Ｂ）において、各データ信号線ＤＱ０〜ＤＱ７が転送するデータとして各々４つずつ横方向に羅列されているデータは、右側から順次転送されるものとする。たとえば、図３（Ａ）が示すＤＢＩ機能の非適用時におけるデータ信号線ＤＱ０は、１つめのＵＩで「１」を転送し、以降、「１」、「１」、「０」の順に転送する。図３のburstは、データの転送順を示している。
図３（Ａ）に示す例では、１つめのＵＩに、データ信号線ＤＱ０〜ＤＱ７によって７つの「１」と１つの「０」とが転送される。つまり、「０」よりも「１」の方が多く転送される。２つめのＵＩでは、３つの「１」と５つの「０」とが転送される。つまり、「１」よりも「０」の方が多く転送される。また、３つめのＵＩでは、「１」が多数を占め、４つめのＵＩでは、「０」が多数を占めている。
前述したように、プルアップ型の場合、「１」の転送時はデータ信号線の電圧値の調整が不要なので、省電力の観点からは、データ信号線ＤＱ０〜ＤＱ７によって転送されるデータは「０」よりも「１」の方が多いことが好ましい。
そこで、図３（Ｂ）に示すように、ＤＢＩ機能の適用時には、「０」が多数を占める２つめのＵＩと４つめのＵＩとにおいて、データ信号線ＤＱ０〜ＤＱ７が各々転送するデータの論理を反転させる。なお、これ以降では、「データの論理を反転」することを単に「データを反転」とも言う。また、データの反転有無を示すフラグデータ（有＝「１」、無＝「０」）を含むＤＢＩデータ（ａ１）を作成して各データと同じタイミング（ＵＩ）で相手側に供給する。相手側は、このＤＢＩデータをデコードして、各データの反転有無を把握し、２つめのＵＩと４つめのＵＩとで転送されてきたデータを反転させる。これにより、受信側は、図３（Ａ）に示す本来の送信対象のデータを得ることができる。
ところで、図３（Ｂ）に示すように、このＤＢＩデータを、たとえば、データ信号線ＤＱ０〜ＤＱ７によるデータの転送と並行して、同一のクロックエッジで転送することとした場合、当該ＤＢＩデータ用の新たなデータ信号線を追加することが必要となる。本実施形態のメモリシステム１は、ＤＢＩ機能と同様の思想の機能のための新たなデータ信号線の追加を不要としたものであり、以下、この点について説明する。
図４は、本実施形態のメモリシステム１が備える機能の概要を説明するための図である。
ここでは、コントローラ１１とＮＡＮＤメモリ１２とが８本のデータ信号線を用いて１ＵＩにつき８ビット（１バイト）ずつデータを送受信する例を説明する。また、図４は、コントローラ１１がＮＡＮＤメモリ１２へデータを送信する場合（ＮＡＮＤメモリ１２がコントローラ１１からデータを受信する場合）を示している。つまり、コントローラ１１側の反転処理部２００（２００−１）が、データの一部の論理を反転し、この論理の反転に対応する反転情報を作成し、ＮＡＮＤメモリ１２側へ提供する場合を示している。ＮＡＮＤメモリ１２側の反転処理部２００（２００−２）は、反転情報に基づき、コントローラ１１から受信したデータの論理を反転させる。なお、ＮＡＮＤメモリ１２がコントローラ１１へデータを送信する場合（コントローラ１１がＮＡＮＤメモリ１２からデータを受信する場合）は、以下に説明する、コントローラ１１側の反転処理部２００−１による処理を、ＮＡＮＤメモリ１２側の反転処理部２００−２が行えばよいので、その説明については省略する。
（コントローラ１１側の）反転処理部２００−１は、たとえば、ＮＡＮＤメモリ１２（メモリ部１２２）に対する処理の単位であるページに相当するサイズの送信データごとに反転情報を作成する。そして、反転処理部２００−１は、作成した反転情報を、１ページ分の送信データの属性情報として、当該１ページ分の送信データと同様、８本のデータ信号線を用いてＮＡＮＤメモリ１２へ送信する。なお、送信データは、ＮＡＮＤメモリ１２側の視点から受信データとも称されることがある。
図４中、符号ｂ１−１は、１ページ分の送信データ中の１つめのＵＩで転送される８ビット（１バイト）の送信データを示している。また、符号ｂ２−１は、当該１つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。同様に、符号ｂ１−２は、１ページ分の送信データ中の２つめのＵＩで転送される８ビット（１バイト）の送信データを示し、符号ｂ２−２は、当該２つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。
例えば、１ページが１６Ｋバイトの場合、１ページ分の送信データは、（１６×１０２４×８）／８＝１６Ｋ ＵＩで転送されることになる。したがって、反転処理部２００−１は、当該１ページ分の送信データに対して、１６Ｋ個のフラグデータを含む反転情報を作成することになる。各フラグデータが１ビットで構成される場合、１ページ分の送信データに対応する反転情報のサイズは２Ｋバイトとなる。当該２Ｋバイトの反転情報は、１６Ｋ／８＝２Ｋ ＵＩで送信することができる。
つまり、本実施形態のメモリシステム１は、１６Ｋバイトである１ページ分の送信データに対して、２Ｋバイトの反転情報を、データ送受信用の８本のデータ信号線を用いて送信することにより、ＤＢＩ機能と同様の思想の反転機能のための新たなデータ信号線の追加を不要とする。換言すれば、１６Ｋバイトの送信データを２Ｋバイト分カラム方向（図４のburst方向）へ拡張すること、つまり２Ｋバイトの属性情報（反転情報）を付加することにより、新たなデータ信号線を追加することなく、ＤＢＩ機能と同様の思想の反転機能を実現する。
図４に示す場合におけるＮＡＮＤメモリ１２側の反転処理部２００−２は、反転情報をデータ送受信用の８本のデータ信号線を用いて受信し、受信した反転情報に基づいて、対応する受信データの一部の論理を反転する制御を実行する。
なお、反転情報内におけるフラグデータの配置は、コントローラ１１側とＮＡＮＤメモリ１２側とで認識が一致するようにあらかじめ定められていればよく、図４に示すように配置することに限定されない。また、反転情報は、図４に示すように、対応する送信データに後続して送信することに限らず、対応する送信データに先んじて送信するようにしてもよい。これにより、ＮＡＮＤメモリ１２は、これから受信される送信データについて、反転あり／なしをデコード前に設定することが可能となる。図４中、符号ｂ３は、反転情報の転送が開始されるＵＩを示すカラムアドレスを示している。このカラムアドレスは、コントローラ１１側とＮＡＮＤメモリ１２側との間で反転情報が適切に授受されるようにあらかじめ定められる。
図５は、本実施形態のメモリシステム１におけるデータ送信側の反転機能に関する処理の流れを示すフローチャートである。ここでは、図４に示す、ＮＡＮＤメモリ１２へデータを送信するコントローラ１１による処理の流れを説明する。図４の説明における反転処理部２００は、メモリシステム１が備える反転処理部２００−１である。
反転処理部２００は、送信データ中の先頭ＵＩで転送される１ＵＩ分の送信データを参照する（Ｓ１０１）。反転処理部２００は、そのクロックエッジで転送される送信データについて、「１」が半数以上か否かを判定する（Ｓ１０２）。なお、ＰＯＤ（プルダウン型）を適用する場合、反転処理部２００は、「０」が半数以上か否かを判定する。
たとえば、８本のデータ信号線で１ＵＩにつき８ビット（１バイト）ずつ送信データを転送する場合、反転処理部２００は、Ｓ１０２の処理において、「１」が４つ以上か否かを判定する。そして、「１」が半数以上でない場合（Ｓ１０２：ＮＯ）、反転処理部２００は、その１ＵＩ分の送信データを反転させる（Ｓ１０３）。一方、「１」が半数以上の場合（Ｓ１０２：ＹＥＳ）、反転処理部２００は、その１ＵＩ分の送信データについては反転を行わない。「０」と「１」とが同数であった場合、「１」は半数以上であるので、送信データの反転は行われない。
送信データの反転有無を決定した反転処理部２００は、当該送信データの反転有無を示すフラグデータを作成する（Ｓ１０４）。１ＵＩ分の送信データについてＳ１０２〜Ｓ１０４の処理を実行すると、反転処理部２００は、すべての送信データを処理したか否かを判定する（Ｓ１０５）。つまり、反転処理部２００は、直前に処理した１ＵＩ分の送信データが、最終クロックエッジで転送される１ＵＩ分の送信データであったか否かを判定する。
すべての送信データを処理していない、すなわち未処理の送信データが残っている場合（Ｓ１０５：ＮＯ）、反転処理部２００は、送信データ中の次クロックエッジで転送される１ＵＩ分の送信データを参照し（Ｓ１０６）、この１ＵＩ分の送信データについて、Ｓ１０２〜Ｓ１０４の処理を実行する。一方、すべての送信データを処理した場合（Ｓ１０５：ＹＥＳ）、コントローラ１１のＮＡＮＤインターフェース部１１３は、送信データと、反転処理部２００がＳ１０４で作成したフラグデータを含む反転情報と、をＮＡＮＤメモリ１２へ送信する（Ｓ１０７）。
図６は、本実施形態のメモリシステム１におけるデータ受信側の反転機能に関する処理の流れを示すフローチャートである。ここでは、図４に示す、コントローラ１１からデータを受信するＮＡＮＤメモリ１２の処理の流れを説明する。図６の説明における反転処理部２００は、ＮＡＮＤメモリ１２が備える反転処理部２００−２である。
反転処理部２００は、先頭クロックエッジで転送された１ＵＩ分の受信データに対応する反転情報中のフラグデータを参照する（Ｓ２０１）。反転処理部２００は、そのフラグデータが、当該１ＵＩ分の受信データが反転していることを示しているか否かを判定する（Ｓ２０２）。反転ありを示している場合（Ｓ２０２：ＹＥＳ）、反転処理部２００は、その１ＵＩ分の受信データを反転させる（Ｓ２０３）。一方、反転なしを示している場合（Ｓ２０２：ＮＯ）、反転処理部２００は、その１ＵＩ分の受信データについては反転を行わない。
１ＵＩ分の受信データについてＳ２０２〜Ｓ２０３の処理を実行すると、反転処理部２００は、反転情報中のすべてのフラグデータを参照したか否かを判定する（Ｓ２０４）。つまり、反転処理部２００は、直前に参照したフラグデータが、最終クロックエッジで転送される１ＵＩ分の受信データに対応するものであるか否かを判定する。
すべてのフラグデータを参照していない、すなわち未参照のフラグデータが残っている場合（Ｓ２０４：ＮＯ）、反転処理部２００は、次クロックエッジで転送された１ＵＩ分の受信データに対応する反転情報中のフラグデータを参照し（Ｓ２０５）、この１ＵＩ分の受信データについて、Ｓ２０２〜Ｓ２０４の処理を実行する。一方、反転情報中のすべてのフラグデータを参照した場合（Ｓ２０４：ＹＥＳ）、ＮＡＮＤメモリ１２のＩ／Ｏ部１２１が、反転処理部２００がＳ２０３で反転を行った受信データ及びＳ２０３で反転を行っていない受信データをメモリ部１２２へ格納する（Ｓ２０６）。
このように、本実施形態のメモリシステム１は、反転情報を送信データの属性情報としてデータ送受信用の信号線を用いて送信することにより、ＤＢＩ機能と同様の思想の反転機能のための新たなデータ信号線の追加を不要とする。
なお、図４においては、１ページ分の送信データに対して１つの反転情報を作成する例を示したが、反転情報を作成する割合は、様々に設定可能である。
図７は、ＮＡＮＤメモリ１２へデータを送信するコントローラ１１側の反転処理部２００−１が、ＮＡＮＤメモリ１２との間のデータ転送単位であるフレームに相当するサイズの送信データごとに反転情報を作成する例を示している。この例では、ＮＡＮＤメモリ１２がコントローラ１１へデータを送信する場合、当該ＮＡＮＤメモリ１２側の反転処理部２００−２も、１フレーム分の送信データに対して１つの反転情報を作成する。
図７中、符号ｂ１−１は、１フレーム分の送信データ中の１つめのＵＩで転送される８ビット（１バイト）の送信データを示している。また、符号ｂ２−１は、当該１つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。同様に、符号ｂ１−２は、１フレーム分の送信データ中の２つめのＵＩで転送される８ビット（１バイト）の送信データを示し、符号ｂ２−２は、当該２つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。
１フレームが１Ｋバイトの場合、１フレーム分の送信データは、１０２４ＵＩで転送される。したがって、この場合の反転情報のサイズは、１２８バイトとなり、当該反転情報は、１２８ＵＩで転送される。また、この例の場合も、反転情報の転送が開始されるクロックエッジを示すカラムアドレス（ｂ３−１、ｂ３−２）は、コントローラ１１側とＮＡＮＤメモリ１２側との間で反転情報が適切に授受されるようにあらかじめ定められる。
図８は、ＮＡＮＤメモリ１２へデータを送信するコントローラ１１側の反転処理部２００−１が、１ＵＩあたりのデータ転送量に相当するサイズの送信データごとに、反転情報を作成する例を示している。つまりここでは、８本のデータ信号線ＤＱ０〜ＤＱ７と同数の８クロックエッジで転送される８バイトの送信データごとに反転情報を作成する例を示している。この例では、ＮＡＮＤメモリ１２がコントローラ１１へデータを送信する場合、当該ＮＡＮＤメモリ１２側の反転処理部２００−２も、８バイトの送信データに対して１つの反転情報を作成する。
図８中、符号ｂ１−１は、８バイトの送信データ中の１つめのＵＩで転送される８ビット（１バイト）の送信データを示している。また、符号ｂ２−１は、当該１つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。同様に、符号ｂ１−２は、８バイトの送信データ中の２つめのＵＩで転送される８ビット（１バイト）の送信データを示し、符号ｂ２−２は、当該２つめのＵＩで転送される８ビット（１バイト）の送信データの反転有無を示す反転情報中のフラグデータを示している。
この例の場合も、反転情報の転送が開始されるクロックエッジを示すカラムアドレス（ｂ３−１、ｂ３−２、ｂ３−３）は、コントローラ１１側とＮＡＮＤメモリ１２側との間で反転情報が適切に授受されるようにあらかじめ定められる。
図４、図７、図８において示したいずれの例の場合も、例えば１ページごとの送信データに対して作成される反転情報の合計サイズは同じである。いずれを適用するかによって、反転情報を送受する粒度を調整することができる。
ところで、以上では、たとえばデータ信号線ＤＱ０〜ＤＱ７を用いて各クロックエッジで転送される８ビット（１バイト）の送信データごとに反転要否を判定し、フラグデータを作成する例を説明した。つまり、ＤＢＩ機能において一般的である、送信タイミングが同じ１ＵＩ分の送信データを１グループとして扱う例を説明した。反転情報を送信データと同一クロックエッジで転送するのではなく、反転情報を属性情報として送信する本実施形態のメモリシステム１では、たとえば、データ信号線ＤＱ０〜ＤＱ７のそれぞれで、複数ＵＩで連続に転送される所定数の送信データを１グループとして扱い、反転要否を判定し、フラグデータを作成することも可能である。
図９を参照して、データ信号線ＤＱ０〜ＤＱ７が８ＵＩでそれぞれ転送する連続する８ビットのデータごとに反転要否を判定し、反転有無を示すフラグデータ（反転情報）を作成する場合の例を説明する。
図９（Ａ）は、反転機能の非適用時において各データ信号線ＤＱ０〜ＤＱ７によって転送されるデータ（「０」または「１」）を示している。また、図９（Ｂ）は、図９（Ａ）において送信対象となっているデータと同一のデータを対象として、反転機能の適用時において各データ信号線ＤＱ０〜ＤＱ７によって転送されるデータを示している。
図９（Ａ）に示す例では、データ信号線ＤＱ０は、８ＵＩで、１つの「０」と、７つの「１」とを転送する。つまり、「０」よりも「１」の方を多く転送する。データ信号線ＤＱ１は、５つの「０」と、３つの「１」とを転送する。つまり、「１」よりも「０」の方を多く転送する。
前述したように、ＰＯＤ（プルアップ型）の場合は、データ信号線ＤＱ０〜ＤＱ７によって転送されるデータは「０」よりも「１」の方が多いことが好ましい。そこで、反転機能の適用時においては、プルアップ型の場合、図９（Ｂ）に示すように、データ信号線ＤＱ０の送信データは反転させず、データ信号線ＤＱ１の送信データは反転させる。そして、たとえば各々の送信データに後続して、データ信号線ＤＱ０では反転無を示す「０」を反転情報ａ１’として送信し、データ信号線ＤＱ０１は反転有を示す「１」を反転情報として送信する。なお、プルダウン型の場合は、データ信号線ＤＱ０の送信データは反転させ、データ信号線ＤＱ１の送信データは反転させればよい。したがって、データ信号線ＤＱ０では反転有を示す「１」が反転情報として送信され、データ信号線ＤＱ０１では反転無を示す「０」が反転情報として送信されればよい。データ信号線ＤＱ２〜ＤＱ７についても同様である。
受信側では、データ信号線ＤＱ０〜ＤＱ７のそれぞれで、８ＵＩで転送される連続する８ビットの受信データについて、同じくデータ信号線ＤＱ０〜ＤＱ７のそれぞれで転送される反転情報に基づき、それらの反転有無を把握することで、図９（Ａ）に示す本来の送信対象のデータを得ることができる。
図１０は、ＮＡＮＤメモリ１２へデータを送信するコントローラ１１側の反転処理部２００−１が、データ信号線ごとにかつ連続する所定数の送信データごとに反転情報を作成する例を示している。なお、この場合、ＮＡＮＤメモリ１２がコントローラ１１へデータを送信する場合における当該ＮＡＮＤメモリ１２側の反転処理部２００−２も、データ信号線ごとにかつ連続する所定数の送信データごとに反転情報を作成する
図１０中、符号ｂ１−１は、あるデータ信号線が所定数のクロックエッジで連続的に転送する送信データを示している。また、符号ｂ２−１は、このデータ信号線によって所定数のクロックエッジで連続的に転送される送信データの反転有無を示す、当該データ信号線によって転送されるフラグデータ（反転情報）を示している。同様に、符号ｂ１−２は、別のデータ信号線が所定数のクロックエッジで連続的に転送する送信データを示している。また、符号ｂ２−２は、このデータ信号線によって所定数のクロックエッジで連続的に転送される送信データの反転有無を示す、当該データ信号線によって転送されるフラグデータ（反転情報）を示している。
この例の場合、各データ信号線で転送される何ＵＩ分の送信データごとに反転要否を判定して反転情報を作成するかを任意に設定することができる。また、この例の場合においては、所定サイズ（数）の送信データに対して作成される各反転情報のサイズは、データ信号線に相当する数（１バイト）の固定値となり、何ＵＩ分の送信データごとに反転情報を作成するかの設定に応じて、当該反転情報の合計サイズは変動する。つまり、送信データに対する反転情報の割合を調整することができる。
そして、この例の場合も、データ送受信用のデータ信号線を用いて反転情報を送信することにより、ＤＢＩ機能と同様の思想の反転機能のための新たなデータ信号線の追加を不要とする。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、２…ホスト装置、１１…コントローラ、１２…ＮＡＮＤ型フラッシュメモリ（ＮＡＮＤメモリ）、１１１…ホストインターフェース部、１１２…制御部、１１３…ＮＡＮＤインターフェース部、１２１…Ｉ／Ｏ部、１２２…メモリ部、２００（２００−１、２００−２）…反転処理部。

Claims (11)

  1. ストレージ装置と、
    ホスト装置からの要求に基づき、前記ストレージ装置へのデータの書き込みおよび前記ストレージ装置からのデータの読み出しを制御するコントローラと、
    を具備し、
    前記コントローラは、
    Ｎ（Ｎは１以上の自然数）本のデータ信号線を介して前記ストレージ装置へ１ＵＩ（unit interval）あたりＮビットずつ転送される送信データの一部である第１データの論理を維持又は反転し、
    前記第１データの論理の反転有無を示す第２データを作成し、
    前記第１データと、前記作成された前記第２データと、を前記Ｎ本のデータ信号線を介して前記ストレージ装置へ転送する、
    メモリシステム。
  2. 前記コントローラは、前記第１データとして、同一のＵＩで転送されるＮビットの第３データごとに論理の反転要否を判定し、各々が前記第３データの反転有無を示す複数のフラグデータを含む第２データを作成する請求項１に記載のメモリシステム。
  3. 前記コントローラは、前記第１データとして、前記Ｎ本のデータ信号線それぞれにおいてＭ（Ｍは１以上の自然数）クロックエッジで転送されるＭビットの第４データごとに論理の反転要否を判定し、各々が前記第４データの反転有無を示す複数のフラグデータを含む第２データを作成する請求項１に記載のメモリシステム。
  4. 前記第２データは、前記複数のフラグデータが、各々が反転有無を示す前記Ｍビット分の前記第４データと同一のデータ信号線によって転送されるように配置される請求項３に記載のメモリシステム。
  5. 前記コントローラは、前記第１データとして、前記ストレージ装置の記憶領域に対する処理の単位に相当するサイズの第５データごとに前記第２データを作成する請求項１に記載のメモリシステム。
  6. 前記コントローラは、前記第１データとして、前記ストレージ装置との間のデータ転送の単位に相当するサイズの第６データごと前記第２データを作成する請求項１に記載のメモリシステム。
  7. 前記コントローラは、前記第１データとして、前記Ｎ本のデータ信号線の本数と同数のＮクロックエッジで転送されるサイズの第７データごとに前記第２データを作成する請求項１に記載のメモリシステム。
  8. 前記ストレージ装置は、前記第１データ及び前記第２データを前記Ｎ本のデータ信号線を介して受信し、前記受信した第２データに基づき、前記受信した前記第１データの前記論理の反転有無を判定して、前記第１データの前記論理を維持又は反転する請求項１に記載のメモリシステム。
  9. 前記ストレージ装置は、
    前記Ｎ本のデータ信号線を介して前記コントローラへ１ＵＩあたりＮビットずつ転送される送信データの一部である第８データの論理を維持又は反転し、
    前記第８データの論理の反転有無を示す第９データを作成し、
    前記第８データと、前記作成された前記第９データと、を前記Ｎ本のデータ信号線を介して前記コントローラへ転送する、
    請求項１に記載のメモリシステム。
  10. １ＵＩ（unit interval）あたりＮ（Ｎは１以上の自然数）ビットずつ送信データを出力するためのＮ本のデータ信号線に接続可能なＮ個の端子と、
    前記送信データの一部である第１データの論理を維持又は反転し、前記第１データの論理の反転有無を示す第２データを作成し、前記第１データと前記作成された前記第２データとを前記Ｎ個の端子から出力する回路と、
    を具備するコントローラ。
  11. Ｎ（Ｎは１以上の自然数）本のデータ信号線を介して外部装置へ１ＵＩ（unit interval）あたりＮビットずつ送信データを転送する電子装置のデータ転送方法であって、
    前記送信データの一部である第１データの論理を維持又は反転することと、
    前記第１データの論理の反転有無を示す第２データを作成することと、
    作成した前記第１データと前記第２データとを前記Ｎ本のデータ信号線を介して前記外部装置へ転送することと、
    を具備するデータ転送方法。
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