KR102299682B1 - 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법 - Google Patents

메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법 Download PDF

Info

Publication number
KR102299682B1
KR102299682B1 KR1020170117390A KR20170117390A KR102299682B1 KR 102299682 B1 KR102299682 B1 KR 102299682B1 KR 1020170117390 A KR1020170117390 A KR 1020170117390A KR 20170117390 A KR20170117390 A KR 20170117390A KR 102299682 B1 KR102299682 B1 KR 102299682B1
Authority
KR
South Korea
Prior art keywords
block
lock
nonvolatile memory
memory device
output
Prior art date
Application number
KR1020170117390A
Other languages
English (en)
Other versions
KR20190030269A (ko
Inventor
방광규
심영섭
강희엽
이경덕
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020170117390A priority Critical patent/KR102299682B1/ko
Priority to US15/961,918 priority patent/US10713105B2/en
Priority to CN201811022123.XA priority patent/CN109493911B/zh
Publication of KR20190030269A publication Critical patent/KR20190030269A/ko
Application granted granted Critical
Publication of KR102299682B1 publication Critical patent/KR102299682B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/006—Identification
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0706—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment
    • G06F11/073—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation the processing taking place on a specific hardware platform or in a specific software environment in a memory management context, e.g. virtual memory or cache management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0772—Means for error signaling, e.g. using interrupts, exception flags, dedicated error registers
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0766—Error or fault reporting or storing
    • G06F11/0787—Storage of error reports, e.g. persistent data storage, storage using memory protection
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0638—Organizing or formatting or addressing of data
    • G06F3/064—Management of blocks
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/80—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout
    • G11C29/816—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout
    • G11C29/82—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved layout for an application-specific layout for EEPROMs

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Quality & Reliability (AREA)
  • Human Computer Interaction (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 상기 불휘발성 메모리 장치로부터 동작 실패에 대한 정보를 수신하는 단계, 상기 불휘발성 메모리 장치로부터 락-아웃 상태 정보를 수신하는 단계, 상기 락-아웃 상태 정보에 기초하여 락-아웃 신호가 출력 되었는지를 판별하는 단계, 및 상기 판별 결과에 따라 상기 동작 실패에 대한 상기 정보에 대응하는 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정하는 단계를 포함한다.

Description

메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법{OPERATION METHOD OF MEMORY CONTOLLRER, STORAGE DEVICE INCLUDING THE SAME, AND OPERATION METHOD OF STORAGE DEVICE}
본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법에 관한 것이다.
반도체 메모리는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.
플래시 메모리는 컴퓨팅 시스템의 대용량 저장 매체로서 널리 사용된다. 플래시 메모리는 외부로부터 제공되는 전원 전압을 사용하여 동작한다. 다양한 요인으로 인하여 전원 전압이 불안정해질 경우, 플래시 메모리에 저장된 데이터 혹은 저장될 데이터의 신뢰성을 보장하지 못할 수 있다.
본 발명의 목적은 향상된 신뢰성을 갖는 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법을 제공하는데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법은 상기 불휘발성 메모리 장치로부터 동작 실패에 대한 정보를 수신하는 단계, 상기 불휘발성 메모리 장치로부터 락-아웃 상태 정보를 수신하는 단계, 상기 락-아웃 상태 정보에 기초하여 락-아웃 신호가 출력이 되었는지를 판별하는 단계, 및 상기 판별 결과에 따라 상기 동작 실패에 대한 상기 정보에 대응하는 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정하는 단계를 포함한다.
본 발명의 실시 예에 따른 저장 장치의 동작 방법은 프로그램, 읽기, 소거 동작들 중 어느 하나의 동작을 수행하는 단계, 상기 어느 하나의 동작이 실패되는 경우, 락-아웃 신호가 출력 되었는지 여부를 판별하는 단계, 상기 판별 결과에 따라 상기 어느 하나의 동작에서 실패가 발생된 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정하는 단계를 포함한다.
본 발명의 실시 예에 따른 저장 장치는 불휘발성 메모리 장치, 및 상기 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는 상기 불휘발성 메모리 장치로부터의 락-아웃 상태 정보에 기초하여 락-아웃 신호가 출력 되었는지 여부를 판별하고, 상기 판별 결과에 따라 상기 불휘발성 메모리 장치로부터의 동작 실패에 대한 정보에 대응하는 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정한다.
본 발명에 따르면, 결함이 없는 메모리 블록이 배드 블록으로 결정되는 것을 방지하여 메모리 블록의 재사용을 통한 저장 공간이 확보될 수 있다. 또한, 불안정한 외부 전원 전압이 감지되는 경우, 저장 장치의 동작 상태를 동작 대기 상태로 전환하여 저장 장치가 안정적으로 파워 오프(Power off)될 수 있다. 따라서, 향상된 신뢰성을 갖는 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법이 제공된다.
도 1은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 컨트롤러를 상세하게 보여주는 블록도이다.
도 3은 도 1의 불휘발성 메모리 장치를 상세하게 나타내는 블록도이다.
도 4는 도 3의 불휘발성 메모리 장치의 프로그램 동작 실패의 예시를 보여주는 도면이다.
도 5는 도 1의 메모리 컨트롤러의 동작 방법을 나타내는 순서도이다.
도 6은 도 5에 도시된 순서도에 따른 동작을 설명하기 위한 도면이다.
도 7은 도 1의 메모리 컨트롤러의 동작 방법을 보여주는 순서도이다.
도 8은 도 7의 순서도에 따른 동작 방법을 설명하기 위한 도면이다.
도 9는 도 1의 저장 장치의 동작 방법을 보여주는 순서도이다.
도 10는 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 11은 도 10의 외부 전압 검출기를 나타내는 블록도이다.
도 12는 도 10의 저장 장치가 복수의 불휘발성 메모리 장치들을 포함하는 예시를 보여주는 블록도이다.
도 13은 도 12의 저장 장치의 리셋 동작을 설명하기 위한 도면이다.
도 14는 도 10의 저장 장치의 동작 방법을 나타내는 순서도이다.
도 15는 도 10의 불휘발성 메모리 장치의 패드의 모드를 변경하는 예시 도면이다.
도 16은 도 10의 저장 장치의 동작 방법을 나타내는 순서도이다.
도 17은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 18은 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 19는 본 발명의 실시 예에 따른 저장 장치를 보여주는 블록도이다.
도 20은 본 발명에 따른 저장 장치가 적용된 SSD 시스템을 보여주는 블록도이다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 저장 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 저장 장치(100)는 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다.
메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 데이터(DATA)를 저장하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 소거할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 동작하는데 필요한 전원 전압(VCC)을 불휘발성 메모리 장치(120)로 제공할 수 있다. 메모리 컨트롤러(110)는 커맨드(CMD), 및 어드레스(ADDR)를 불휘발성 메모리 장치(120)로 전송하여, 불휘발성 메모리 장치(120)에 데이터(DATA)를 저장하거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터(DATA)를 읽거나 또는 불휘발성 메모리 장치(120)에 저장된 데이터를 소거할 수 있다.
메모리 컨트롤러(110)는 리셋 커맨드(reset command)를 불휘발성 메모리 장치(120)로 전송하여 불휘발성 메모리 장치(120)를 리셋시킬 수 있다. 리셋 커맨드는 커맨드(CMD)에 포함되거나 또는 별도의 신호 라인을 통해 불휘발성 메모리 장치(120)로 제공될 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 불휘발성 메모리 장치(120)의 동작 수행 상태 정보(R/B; Ready/Busy)를 수신할 수 있다. 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)가 비지 상태인 경우, 커맨드(CMD) 또는 제어 신호(CTRL)를 전송하지 않을 수 있다.
불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 전원 전압(VCC), 커맨드(CMD), 및 어드레스(ADDR)를 수신할 수 있다. 불휘발성 메모리 장치(120)는 수신된 신호들에 응답하여 메모리 컨트롤러(110)로부터의 데이터(DATA)를 저장하거나 또는 저장된 데이터(DATA)를 메모리 컨트롤러(110)로 제공하거나 또는 저장된 데이터(DATA)를 소거할 수 있다. 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 리셋 커맨드를 수신하여, 리셋 동작을 수행할 수 있다.
이하에서, 전원 전압(VCC)은 메모리 컨트롤러(110)로부터 제공되는 것으로 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 전원 전압(VCC)은 별도의 전원 공급 장치(미도시)로부터 제공될 수 있다.
불휘발성 메모리 장치(120)는 전압 검출기(121) 및 락-아웃 상태 레지스터(122)를 포함할 수 있다. 전압 검출기(121)는 메모리 컨트롤러(110)로부터의 전원 전압(VCC)이 기준 전압보다 낮아지는지 여부를 검출할 수 있다. 예를 들어, 외부 전원 공급 장치의 고장, 메모리 컨트롤러(110)의 전력 회로의 고장, 배선의 문제, 불휘발성 메모리 장치(120)의 내부 회로 문제, 외부 전원 공급의 갑작스런 중단 등과 같은 다양한 요인으로 인하여, 메모리 컨트롤러(110)로부터 제공되는 전원 전압(VCC)이 기준 전압보다 낮아질 수 있다.
예시적으로, 전압 검출기(121)는 불휘발성 메모리 장치(120)에 포함된 락-아웃 회로(lock-out circuit)일 수 있다. 전압 검출기(121)는 전원 전압(VCC)이 기준 전압보다 낮아진 경우, 락-아웃 신호(LKO)를 출력할 수 있다. 불휘발성 메모리 장치(120)는 락-아웃 신호(LKO)의 출력 여부에 기초하여 복구 동작(recovery operation)을 수행할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 락-아웃 신호(LKO)의 출력 여부에 기초하여 동작(예를 들어, 프로그램, 읽기, 소거 등)을 중지하고, 안정적인 동작 대기 상태로 전환할 수 있다.
전원 전압(VCC)이 특정 전압 이하로 낮아지는 경우, 불휘발성 메모리 장치(120)가 정상적으로 동작하지 않을 수 있다. 이에 따라, 불휘발성 메모리 장치(120)에 저장된 데이터 또는 저장될 데이터의 신뢰성이 저하될 수 있다. 따라서, 불휘발성 메모리 장치(120)는 전압 검출기(121)의 락-아웃 신호(LKO)의 출력 여부에 기초하여 복구 동작을 수행함으로써, 저장된 데이터 또는 저장될 데이터의 신뢰성을 보장할 수 있다.
불휘발성 메모리 장치(120)가 정상적으로 동작하지 않는 상황에서 메모리 컨트롤러(110)로부터 리셋 커맨드를 수신하는 경우, 불휘발성 메모리 장치(120)는 리셋 동작을 수행할 수 있다. 불휘발성 메모리 장치(120)는 리셋 동작 수행 후, 안정적으로 파워 오프(Power off) 및 파워 온(Power on) 됨으로써, 다시 정상적으로 동작할 수 있다.
락-아웃 상태 레지스터(122)는 락-아웃 신호(LKO)의 출력 여부에 기초하여 락-아웃 상태 정보를 저장할 수 있다. 예시적으로, 락-아웃 상태 레지스터(122)는 전원 전압(VCC)이 기준 전압 이하로 낮아진 경우, 전압 검출기(121)로부터 출력된 락-아웃 신호(LKO)에 기초하여 락-아웃 상태 정보를 저장할 수 있다. 이에 따라, 메모리 컨트롤러(110)는 락-아웃 상태 레지스터(122)에 저장된 값으로부터 락-아웃 신호(LKO)의 출력 여부를 확인할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 상태 정보(NSI)를 수신할 수 있다. 상태 정보(NSI)는 프로그램 동작이 정상적으로 수행되었는지 여부(예를 들어, 프로그램 성공 또는 실패)를 나타내는 정보를 포함할 수 있다. 예를 들어, 불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)로부터 프로그램 커맨드를 수신하고, 수신된 프로그램 커맨드에 응답하여 데이터(DATA)를 프로그램할 수 있다. 불휘발성 메모리 장치(120)는 프로그램 동작이 정상적으로 수행되었는지에 기초하여 상태 정보(NSI)를 메모리 컨트롤러(110)로 전송할 수 있다.
불휘발성 메모리 장치(120)에서 프로그램 동작의 실패는 다양한 원인에 의해 발생될 수 있다. 예를 들어, 프로그램 될 메모리 셀들이 열화된 경우나 전원 전압(VCC)이 정상적으로 공급되지 않는 경우, 프로그램 동작이 정상적으로 수행되지 않을 수 있다. 이러한 경우, 불휘발성 메모리 장치(120)로부터 메모리 컨트롤러(110)로 제공되는 상태 정보(NSI)는 프로그램 실패에 대한 정보를 포함할 수 있다. 이하에서, 프로그램 실패가 발생된 메모리 블록은 "실패 블록(failure block) "이라 칭한다. 즉, 실패 블록은 다양한 요인에 의해 데이터가 정상적으로 프로그램되지 않은 메모리 셀들을 포함하는 메모리 블록을 가리킬 수 있다.
상태 정보(NSI)가 프로그램 실패에 대한 정보를 포함하는 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)의 락-아웃 신호(LKO)의 출력 여부에 기초하여 실패 블록을 배드 블록(bad block) 또는 정상 블록(normal block) 중 하나로 결정할 수 있다. 예를 들어, 메모리 컨트롤러(110)는 락-아웃 신호(LKO)의 출력 여부를 확인하기 위해 불휘발성 메모리 장치(120)로 별도의 요청 커맨드를 전송할 수 있다. 메모리 컨트롤러(110)는 락-아웃 상태 레지스터(122)에 저장된 락-아웃 상태 정보를 수신하여 락-아웃 신호(LKO)의 출력 여부를 확인할 수 있다. 메모리 컨트롤러(110)는 락-아웃 신호(LKO)의 출력 여부에 기초하여 실패 블록을 배드 블록 또는 정상 블록 중 하나로 결정할 수 있다.
불휘발성 메모리 장치(120)에 제공되는 전원 전압(VCC)의 이상이 발생하는 경우 락-아웃 신호(LKO)가 출력될 수 있다. 메모리 컨트롤러(110)는 락-아웃 신호(LKO)의 출력 여부를 확인하여 전원 전압(VCC)의 이상 여부를 확인할 수 있다. 락-아웃 신호(LKO)가 출력된 경우, 메모리 컨트롤러(110)는 실패 블록의 발생 원인을 메모리 블록의 결함이 아닌 전원 전압(VCC)의 이상으로 판단할 수 있다. 따라서, 메모리 컨트롤러(110)는 실패 블록을 재사용하여 불휘발성 메모리 장치(120)의 신뢰성을 향상시킬 수 있다.
예시적으로, 상술된 실시 예는 프로그램 동작을 기준으로 설명되었으나, 본 발명의 실시 예가 이에 한정되는 것은 아니다. 본 발명의 기술적 사상은 프로그램 동작, 읽기 동작, 또는 소거 동작에 적용될 수 있다. 이하에서, 본 발명의 간결한 설명을 위하여, 프로그램 동작 기준으로 실시 예들이 설명된다.
도 2는 도 1의 메모리 컨트롤러(110)를 상세하게 보여주는 블록도이다. 간결한 설명을 위하여, 메모리 컨트롤러(110)의 일부 구성 요소들이 도 2에 도시된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 컨트롤러(110)는 에러 정정 코드(ECC; Error Correction Code) 회로 등과 같은 다른 구성 요소들을 더 포함할 수 있다.
도 1 및 도 2를 참조하면, 메모리 컨트롤러(110)는 시스템 버스(112), 프로세서(113), RAM(114), ROM(115), 호스트 인터페이스(116) 및 플래시 인터페이스(117)를 포함한다.
시스템 버스(112)는 메모리 컨트롤러(110)의 구성 요소들 사이에 채널을 제공하도록 구성된다. 프로세서(113)는 메모리 컨트롤러(110)의 제반 동작을 제어할 수 있다. RAM(114)은 메모리 컨트롤러(110)의 버퍼 메모리, 캐시 메모리, 또는 동작 메모리로서 사용될 수 있다. RAM(114)은 프로세서(113)가 실행하는 코드들 및 명령들을 저장할 수 있다. RAM(114)은 프로세서(113)에 의해 처리되는 데이터를 저장할 수 있다. RAM(114)은 SRAM(Static RAM)을 포함할 수 있다.
예시적으로, RAM(114)은 FTL(111)을 포함할 수 있다. FTL(111)은 메모리 컨트롤러(110)의 소프트웨어 동작을 수행하는 소프트웨어 계층으로서 프로세서(113)에 의해 구동될 수 있다. FTL(111)은 RAM(114)에 저장될 수 있고, 불휘발성 메모리 장치(120)가 효율적으로 사용될 수 있도록 호스트 및 불휘발성 메모리 장치(120) 사이에서 다양한 유지 관리 동작을 수행할 수 있다. 예를 들어, FTL(111)은 논리 어드레스(logical address) 및 물리 어드레스(physical address) 사이의 변환 동작을 수행할 수 있다. 논리 어드레스는 호스트의 파일 시스템에 의해 관리되는 정보이고, 물리 어드레스는 불휘발성 메모리 장치(120)에서 데이터가 저장되는 물리적 위치를 가리키는 정보이다. FTL(111)은 매핑 테이블(미도시)을 통해 어드레스 변환 동작을 관리할 수 있다. FTL(111)은 논리 어드레스 및 물리 어드레스 사이의 변환 동작을 수행하여 프로그램 동작이 수행될 메모리 블록을 할당할 수 있다.
예시적으로, FTL(111)은 불휘발성 메모리 장치(120)에 포함된 복수의 메모리 블록들 중 프로그램 동작을 수행할 메모리 블록을 할당할 수 있다. FTL(111)은 프로그램 동작이 실패하는 경우, 즉 불휘발성 메모리 장치(120)로부터 프로그램 실패를 나타내는 정보가 포함된 상태 정보(NSI)를 수신하는 경우, 일정 조건이 충족되면 실패 블록을 배드 블록으로 관리할 수 있다.
예를 들어, 락-아웃 신호(LKO)가 출력되는 경우, FTL(111)은 실패 블록을 배드 블록으로 관리할 수 있다. FTL(111)은 복수의 메모리 블록들의 상태를 나타내는 메타 데이터(미도시)를 통해 실패 블록에 해당하는 메모리 블록을 배드 블록으로 관리할 수 있다. FTL(111)은 실패 블록에 해당하는 메모리 블록을 배드 블록으로 표시하고, 데이터를 프로그램하기 위한 메모리 블록으로 할당하지 않을 수 있다. 이에 따라, FTL(111)은 배드 블록을 가리키는 물리 어드레스를 논리 어드레스와 매핑하지 않을 수 있다.
또는, 실패 블록이 발생하고 락-아웃 신호(LKO)가 출력되지 않은 경우, FTL(111)은 실패 블록을 정상 블록으로 관리할 수 있다. FTL(111)은 실패 블록에 해당되는 메모리 블록을 정상 블록으로 결정하여 이후 프로그램 동작 수행 시 메모리 블록을 재사용할 수 있다. 이에 따라, FTL(111)은 정상 블록을 가리키는 물리 어드레스를 논리 어드레스와 매핑할 수 있다.
메모리 블록의 상태를 나타내는 메타 데이터는 RAM(114)에 저장될 수 있으며, 메타 데이터는 FTL(111)에 의해 관리될 수 있다. 메타 데이터는 배드 블록에 대한 정보를 포함하는 배드 블록 테이블을 포함할 수 있다. ROM(115)은 메모리 컨트롤러(110)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
메모리 컨트롤러(110)는 호스트 인터페이스(116)를 통해 호스트와 통신할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 불휘발성 메모리 장치(120)와 통신할 수 있다. 예시적으로, 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 리셋 커맨드를 전송할 수 있으며, 불휘발성 메모리 장치(120)로부터 프로그램 동작이 정상적으로 수행되었는지 여부를 나타내는 정보가 포함된 상태 정보(NSI)를 수신할 수 있다. 메모리 컨트롤러(110)는 플래시 인터페이스(117)를 통해 락-아웃 신호(LKO)의 출력 여부를 나타내는 락-아웃 상태 정보를 요청하고, 불휘발성 메모리 장치(120)로부터 락-아웃 상태 정보를 수신할 수 있다.
메모리 컨트롤러(110)는 FTL(111)을 통해 실패 블록의 재사용 여부를 판단함으로써, 불휘발성 메모리 장치(120)의 신뢰성을 향상시킬 수 있다. 실패 블록이 재사용 되는 경우, 저장 장치(100)의 저장 공간이 확보될 수 있고, 저장 공간 확보를 위한 FTL(111)의 동작 횟수를 감소시킬 수 있다. 따라서, 저장 장치(100)의 성능이 향상될 수 있다.
도 3은 도 1의 불휘발성 메모리 장치(120)를 상세하게 나타내는 블록도이다. 도 1 및 도 3을 참조하면, 불휘발성 메모리 장치(120)는 전압 검출기(121), 락-아웃 상태 레지스터(122), 메모리 셀 어레이(123), 어드레스 디코더(124), 전압 발생기(125), 페이지 버퍼 회로(126), 입출력 회로(127) 및 제어 로직 회로(128)를 포함할 수 있다.
전압 검출기(121)는 전원 전압(VCC) 및 기준 전압(VREF)을 비교하여 락-아웃 신호(LKO)를 출력할 수 있다. 기준 전압(VREF)은 전압 발생기(125)에서 생성된 미리 결정된 레벨의 전압일 수 있다. 예를 들어, 전원 전압(VCC)이 기준 전압(VREF)보다 낮은 경우, 전압 검출기(121)는 락-아웃 신호(LKO)를 출력할 수 있다. 전원 전압(VCC)이 기준 전압(VREF)보다 낮다는 것은 불휘발성 메모리 장치(120)가 정상적으로 동작하지 않을 수 있음을 의미할 수 있다. 이 경우, 전압 검출기(121)는 불휘발성 메모리 장치(120)가 복구 동작을 수행하도록 락-아웃 신호(LKO)를 출력할 수 있다.
전원 전압(VCC)이 기준 전압(VREF)보다 낮지 않은 경우(다시 말해서, 전원 전압(VCC)이 기준 전압(VREF)보다 높거나 같은 경우), 전압 검출기(121)는 락-아웃 신호(LKO)를 출력하지 않을 수 있다. 전원 전압(VCC)이 기준 전압(VREF) 보다 높은 것이 불휘발성 메모리 장치(120)가 정상적으로 동작할 수 있음을 의미할 수 있기 때문이다. 예시적으로, 기준 전압(VREF)은 불휘발성 메모리 장치(120)의 락-아웃 전압으로서 사용될 수 있다.
락-아웃 상태 레지스터(122)는 락-아웃 상태 정보(LKOS)를 저장할 수 있다. 락-아웃 상태 정보(LKOS)는 전압 검출기(121)로부터 락-아웃 신호(LKO)가 출력되었는지에 대한 정보를 가리킨다. 예를 들어, 전압 검출기(121)로부터 락-아웃 신호(LKO)가 출력된 경우, 락-아웃 상태 레지스터(122)는 하이(high)(예를 들어, '1') 값의 락-아웃 상태 정보(LKOS)를 저장할 수 있다. 락-아웃 신호(LKO)가 출력되지 않은 경우, 락-아웃 상태 레지스터(122)는 로우(low)(예를 들어, '0') 값의 락-아웃 상태 정보(LKOS)를 저장할 수 있다. 락-아웃 상태 레지스터(122)에 저장된 락-아웃 상태 정보(LKOS)로부터 전원 전압(VCC) 이 기준 전압(VREF)보다 낮아졌는지 여부가 확인될 수 있다.
상술된 락-아웃 상태 레지스터(122)의 값은 예시적인 것이며, 본 발명의 범위가 이에 한정되는 것은 아니다. 도 3에 도시된 바와 같이, 락-아웃 상태 레지스터(122)는 락-아웃 상태 정보(LKOS)를 제어 로직 회로(128)로부터 수신할 수 있지만, 본 발명의 범위는 이에 한정되지 않으며, 락-아웃 상태 레지스터(122)는 다른 경로를 통해 락-아웃 상태 정보(LKOS)를 수신할 수 있다.
메모리 셀 어레이(123)는 복수의 메모리 블록들을 포함하고, 복수의 메모리 블록들 각각은 복수의 메모리 셀들을 포함할 수 있다. 복수의 메모리 셀들 각각은 워드라인들(WL)을 통해 각각 연결될 수 있다. 복수의 메모리 셀들 각각은 1-비트 데이터를 저장하는 SLC(single level cell)이거나 또는 적어도 2-비트 이상의 데이터를 저장하는 MLC(multi-level cell)일 수 있다.
어드레스 디코더(124)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(123)와 연결될 수 있다. 어드레스 디코더(124)는 메모리 컨트롤러(110)로부터 어드레스(ADDR)를 수신할 수 있다. 어드레스 디코더(124)는 전압 발생기(125)로부터 다양한 동작 전압들(VOP)을 수신할 수 있다. 어드레스 디코더(124)는 수신된 어드레스(ADDR)를 디코딩하여, 디코딩된 어드레스를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)로 대응하는 동작 전압(VOP)을 제공할 수 있다.
전압 발생기(125)는 메모리 컨트롤러(110)로부터 전원 전압(VCC)을 수신할 수 있다. 전압 발생기(125)는 수신된 전원 전압(VCC)을 사용하여, 불휘발성 메모리 장치(120)가 동작하는데 요구되는 다양한 동작 전압들(VOP)을 생성할 수 있다. 예시적으로, 동작 전압들(VOP)은 프로그램 전압들, 패스 전압들, 검증 전압들, 선택 읽기 전압들, 비선택 읽기 전압들, 소거 전압들 등과 같은 다양한 레벨의 전압들을 포함할 수 있다. 전압 발생기(125)는 기준 전압(VREF)을 생성하고, 생성된 기준 전압(VREF)을 전압 검출기(121)로 제공할 수 있다. 예시적으로, 전압 발생기(125)에서 생성된 기준 전압(VREF)은 미리 정해진 레벨일 수 있다. 또는 비록 도면에 도시되지는 않았으나, 기준 전압(VREF)은 별도의 기준 전압 발생기(미도시)에서 생성될 수 있다.
페이지 버퍼 회로(126)는 비트라인들(BL)을 통해 메모리 셀 어레이(123)와 연결될 수 있다. 페이지 버퍼 회로(126)는 메모리 셀 어레이(123)에 저장될 데이터(DATA) 또는 메모리 셀 어레이(123)로부터 읽은 데이터(DATA)를 임시 저장할 수 있다.
입출력 회로(127)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(126)와 연결되고, 데이터 라인들(DL)을 통해 페이지 버퍼 회로(126)와 데이터(DATA)를 주고 받을 수 있다. 입출력 회로(127)는 제어 로직 회로(128)의 제어에 따라, 메모리 컨트롤러(110)와 데이터(DATA)를 송수신할 수 있다.
입출력 회로(127)는 제어 로직 회로(128)의 제어에 따라, 프로그램 동작이 정상적으로 수행되었는지 여부를 나타내는 정보가 포함된 상태 정보(NSI)를 메모리 컨트롤러(110)로 전송할 수 있다. 입출력 회로(127)는 제어 로직 회로(128)의 제어에 따라, 메모리 컨트롤러(110)로 락-아웃 상태 레지스터(122)에 저장된 락-아웃 상태 정보(LKOS)를 전송할 수 있다. 락-아웃 상태 정보(LKOS)는 메모리 컨트롤러(110)의 요청에 응답하여 데이터(DATA) 라인을 따라 메모리 컨트롤러(110)로 전송될 수 있다. 또는, 락-아웃 상태 정보(LKOS)는 상태 정보(NSI)에 포함되어 메모리 컨트롤러(110)로 전송될 수 있다.
제어 로직 회로(128)는 불휘발성 메모리 장치(120)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(128)는 메모리 컨트롤러(110)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들에 응답하여 어드레스 디코더(124), 전압 발생기(125), 페이지 버퍼 회로(126), 및 입출력 회로(127)를 제어할 수 있다.
예시적으로, 제어 로직 회로(128)는 메모리 컨트롤러(110)로부터 프로그램 커맨드 및 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)에 대응하는 메모리 블록에 프로그램 동작을 수행할 수 있다. 제어 로직 회로(128)는 프로그램 동작의 성공 또는 실패 여부를 나타내는 정보가 포함된 상태 정보(NSI)를 입출력 회로(127)를 통해 메모리 컨트롤러(110)로 전송할 수 있다.
예시적으로, 제어 로직 회로(128)는 락-아웃 상태 레지스터(122)에 저장된 락-아웃 상태 정보(LKOS)를 입출력 회로(127)를 통해 메모리 컨트롤러(110)로 전송할 수 있다. 또한, 제어 로직 회로(128)는 메모리 컨트롤러(110)로부터 리셋 커맨드를 수신하는 경우, 리셋 동작을 수행할 수 있다.
도 4는 도 3의 불휘발성 메모리 장치(120)의 프로그램 동작 실패의 예시를 보여주는 도면이다. 도 3 및 도 4를 참조하면, 프로그램 동작 수행 중에 불휘발성 메모리 장치(120)에 제공되는 전원 전압(VCC)이 기준 전압(VREF)보다 낮아질 수 있다. 예를 들어, 전원 전압(VCC)은 특정 구간(Ta)에서 기준 전압(VREF)보다 낮아질 수 있다. 이 경우, 전압 검출기(121)는 전원 전압(VCC)이 기준 전압(VREF)보다 낮아진 것을 검출하여, 락-아웃 신호(LKO)를 출력할 수 있다. 락-아웃 신호(LKO)의 출력에 따라 락-아웃 상태 레지스터(122)는 락-아웃 상태 정보(LKOS)를 저장할 수 있다. 이에 따라, 락-아웃 상태 레지스터(122)에 저장된 값은 '0'에서 '1'로 변경될 수 있다.
락-아웃 신호(LKO)가 출력되는 경우, 불휘발성 메모리 장치(120)는 수행하던 프로그램 동작을 중단하고, 불휘발성 메모리 장치(120)의 동작 상태를 비지 상태(busy)에서 레디 상태(ready)로 변경할 수 있다. 불휘발성 메모리 장치(120)에서 수행 중인 프로그램 동작은 전원 전압(VCC)이 기준 전압(VREF)보다 낮아짐에 따라 실패할 수 있다. 이에 따라, 불휘발성 메모리 장치(120)는 프로그램 실패를 나타내는 정보가 포함된 상태 정보(NSI)를 메모리 컨트롤러(110)로 전송할 수 있다.
도 5는 도 1의 메모리 컨트롤러(110)의 동작 방법을 나타내는 순서도이다. 도 1, 도 2 및 도 5를 참조하면, S111 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로부터 상태 정보(NSI)를 수신할 수 있다. 상태 정보(NSI)는 프로그램 동작의 성공 또는 실패에 대한 정보를 포함할 수 있다.
S112 단계에서, 메모리 컨트롤러(110)는 실패 블록의 발생 여부를 확인할 수 있다. 예를 들어, 상태 정보(NSI)가 프로그램 실패에 대한 정보를 포함하는 경우, 메모리 컨트롤러(110)는 실패 블록이 발생한 것으로 판별할 수 있다. 또는 상태 정보(NSI)가 프로그램 성공에 대한 정보를 포함하는 경우, 메모리 컨트롤러(110)는 실패 블록이 발생하지 않은 것으로 판별할 수 있다.
실패 블록이 발생된 것으로 판별된 경우, S113 단계에서, 메모리 컨트롤러(110)는 락-아웃 상태 정보(LKOS)를 불휘발성 메모리 장치(120)로 요청하고 불휘발성 메모리 장치(120)로부터 락-아웃 상태 정보(LKOS)를 수신할 수 있다.
S114 단계에서, 메모리 컨트롤러(110)는 락-아웃 상태 정보(LKOS)에 기초하여 락-아웃 신호(LKO)의 출력 여부를 확인할 수 있다. 예를 들어, 락-아웃 상태 정보(LKOS)가 하이 값인 경우, 메모리 컨트롤러(110)는 락-아웃 신호(LKO)가 출력되었다고 판단할 수 있다. 락-아웃 상태 정보(LKOS)가 로우 값인 경우, 메모리 컨트롤러(110)는 락-아웃 신호(LKO)가 출력되지 않았다고 판단할 수 있다.
락-아웃 신호(LKO)가 출력된 것으로 판별된 경우, S115 단계에서, 메모리 컨트롤러(110)는 실패 블록을 정상 블록으로 결정할 수 있다. 실패 블록이 정상 블록으로 결정되면, 메모리 컨트롤러(110)는 이후 프로그램 동작 수행 시 실패 블록(즉, 정상 블록으로 결정된 실패 블록)을 재사용 할 수 있다. 정상 블록은 결함이 없는 것으로 판별된 메모리 블록일 수 있다. 불휘발성 메모리 장치(120)에 포함된 메모리 블록들 중 배드 블록으로 판별되지 않은 메모리 블록들은 정상 블록일 수 있다.
S116 단계에서, 메모리 컨트롤러(110)는 프로그램 동작이 수행된 메모리 블록의 데이터를 무효화할 수 있다. 예를 들어, 실패 블록에 저장된 데이터는 정상 데이터(즉, 프로그램 동작이 실패하지 않았을 경우에 저장되었을 데이터)와 다를 수 있다. 따라서, 메모리 컨트롤러(110)는 데이터를 무효화시킴으로써 잘못된 데이터가 사용되는 것을 방지할 수 있다.
예시적으로, 메모리 컨트롤러(110)는 매핑 테이블(미도시)에 무효 표시를 함으로써 프로그램 동작이 수행된 데이터를 무효화할 수 있다. 또는 메모리 컨트롤러(110)는 매핑 테이블(미도시)에 프로그램 동작 수행에 대한 정보를 업데이트하지 않음으로써 데이터를 무효화할 수 있다.
S117 단계에서, 메모리 컨트롤러(110)는 리셋 동작을 수행할 수 있다. 메모리 컨트롤러(110)는 리셋 동작을 수행하면서 불휘발성 메모리 장치(120)를 리셋시킬 수 있다. 메모리 컨트롤러(110)는 리셋 커맨드를 불휘발성 메모리 장치(120)로 전송하여, 불휘발성 메모리 장치(120)를 리셋시킬 수 있다. 메모리 컨트롤러(110)와 불휘발성 메모리 장치(120)의 리셋 동작이 수행됨으로써 전원 전압(VCC)의 문제가 해결될 수 있다. 예시적으로, S117 단계는 빈번한 리셋 동작을 방지하기 위해 생략될 수 있다.
락-아웃 신호(LKO)가 출력되지 않은 것으로 판별된 경우, S118 단계에서, 메모리 컨트롤러(110)는 실패 블록을 배드 블록으로 결정할 수 있다. S119 단계에서, 메모리 컨트롤러(110)는 실패 블록을 배드 블록으로 표시할 수 있다. 메모리 컨트롤러(110)는 배드 블록을 관리하기 위한 메타 데이터에 실패 블록을 배드 블록으로 표시하여 저장할 수 있다. 메모리 컨트롤러(110)는 이후 프로그램 동작을 수행하는 경우, 배드 블록으로 표시된 메모리 블록을 사용하지 않을 수 있다.
상태 정보(NSI)는 프로그램 동작의 성공 또는 실패에 대한 정보뿐만 아니라 락-아웃 신호(LKO)의 출력 여부를 나타내는 락-아웃 상태 정보(LKOS)를 포함할 수 있다. 상태 정보(NSI)가 락-아웃 상태 정보(LKOS)를 포함하는 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로 락-아웃 상태 정보(LKOS)에 대한 요청을 하지 않을 수 있다. 따라서, 111 단계에서의 수신된 상태 정보(NSI)가 락-아웃 상태 정보(LKOS)를 포함하는 경우, S113 단계의 동작은 생략될 수 있다.
상술된 바와 같이, 본 발명의 실시 예에 따르면, 메모리 컨트롤러(110)는 프로그램 동작이 실패하더라도, 락-아웃 신호(LKO)가 출력된 경우, 실패 블록을 배드 블록으로 결정하지 않을 수 있다. 즉, 메모리 컨트롤러(110)는 전원 전압(VCC) 또는 외부 전원 전압(EVC)에 노이즈가 발생하여 기준 전압(VREF)보다 전압이 낮아지는 경우, 프로그램 동작의 실패를 메모리 블록의 결함으로 판단하지 않을 수 있다. 따라서, 저장 장치(100)는 실제로 결함이 없는 메모리 블록이 배드 블록으로 결정되는 것을 방지할 수 있고, 실패 블록을 재사용할 수 있다. 이에 따라, 불휘발성 메모리 장치(120)의 메모리 블록에 대한 신뢰성이 향상될 수 있다.
도 6은 도 5에 도시된 순서도에 따른 동작을 설명하기 위한 도면이다. 도 6을 참조하여 메모리 컨트롤러(110)가 실패 블록을 관리하는 예시적인 동작이 설명된다. 설명의 편의를 위해, 불휘발성 메모리 장치(120)의 복수의 메모리 블록들 중 제2 메모리 블록(BLK2) 및 제4 메모리 블록(BLK4)에서 프로그램 동작이 실패되었다고 가정한다.
도 6을 참조하면, 제2 메모리 블록(BLK2)에서 프로그램 동작이 실패되고 락-아웃 신호(LKO)가 출력되지 않은 경우, 메모리 컨트롤러(110)는 제2 메모리 블록(BLK2)을 배드 블록으로 결정할 수 있다. 락-아웃 신호(LKO)가 출력되지 않았다는 것은 프로그램 동작의 실패가 전원 전압(VCC)의 이상으로 발생하지 않았다는 것을 의미할 수 있으므로, 메모리 컨트롤러(110)는 제2 메모리 블록(BLK2)을 배드 블록으로 결정할 수 있다.
메모리 컨트롤러(110)는 배드 블록 테이블(BBT)의 제2 메모리 블록(BLK2)에 대응하는 값을 배드 값(bad)으로 표시하여 제2 메모리 블록(BLK2)을 배드 블록으로서 관리할 수 있다. 배드 블록 테이블(BBT)은 메모리 컨트롤러(110)의 메타 데이터에 포함될 수 있다. 메모리 컨트롤러(110)는 메타 데이터에 포함된 배드 블록 테이블(BBT)에 기초하여 프로그램 동작 수행 시 메모리 블록 할당에 있어 제2 메모리 블록(BLK2)을 제외할 수 있다.
제4 메모리 블록(BLK4)에서 프로그램 동작이 실패되고 락-아웃 신호(LKO)가 출력된 경우, 메모리 컨트롤러(110)는 제4 메모리 블록(BLK4)을 정상 블록으로 결정할 수 있다. 락-아웃 신호(LKO)가 출력되었다는 것은 프로그램 동작의 실패가 메모리 블록의 결함이 아닌 전원 전압(VCC)의 이상으로 발생했다는 것을 의미할 수 있으므로, 메모리 컨트롤러(110)는 제4 메모리 블록(BLK4)을 정상 블록으로 결정할 수 있다.
메모리 컨트롤러(110)는 배드 블록 테이블(BBT)의 제4 메모리 블록(BLK4)에 대응하는 값을 정상 값(normal)으로 유지하여 프로그램 동작 수행 시 제4 메모리 블록을 할당할 수 있다.
본 발명의 메모리 컨트롤러(110)가 실패 블록을 관리하는 방법은 도 6에 도시된 방법에 한정되지 않으며, 도 6과 같이 메타 데이터를 이용하여 블록 정보를 표시하는 방법은 본 발명의 범위에 모두 포함될 수 있다.
도 7은 도 1의 메모리 컨트롤러(110)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 7을 참조하면, 메모리 컨트롤러(110)는 S121 단계 내지 S124 단계의 동작들을 수행할 수 있다. S121 단계 내지 S124 단계의 동작들은 도 5의 S111 단계 내지 S114 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
락-아웃 신호(LKO)가 출력된 경우, S125 단계에서, 메모리 컨트롤러(110)는 최대 루프 상태 정보를 불휘발성 메모리 장치(120)에 요청하고 불휘발성 메모리 장치(120)로부터 최대 루프 상태 정보를 수신할 수 있다. 최대 루프 상태 정보는 불휘발성 메모리 장치(120)의 프로그램 동작 루프가 최대 루프 횟수에 도달하였는지 여부를 나타내는 정보이다.
예를 들어, 프로그램 루프가 최대 루프 상태인 경우(즉, 프로그램 루프가 수행될 수 있는 최대 루프 횟수에 도달한 경우), 최대 루프 상태 정보는 '1'일 수 있다. 동작 루프가 최대 루프 상태가 아닌 경우(즉, 동작 루프가 수행될 수 있는 최대 루프 횟수에 도달하지 않은 경우), 최대 루프 상태 정보는 '0'일 수 있다.
S126 단계에서, 메모리 컨트롤러(110)는 실패 블록에 대한 프로그램 루프 횟수가 최대 루프 횟수에 도달했는지 여부를 확인할 수 있다. 예시적으로, ISPP(incremental step program pulse) 프로그램 동작 수행 시 프로그램 루프를 반복적으로 수행할 수 있다. 1회의 프로그램 동작 동안 수행되는 프로그램 루프 횟수는 미리 결정될 수 있다. 프로그램 루프가 최대 루프였음에도 불구하고 프로그램 동작이 실패된 경우, 실패 블록에 포함된 메모리 셀들은 열화된 상태일 수 있다.
프로그램 실패가 발생된 프로그램 루프가 최대 루프가 아닌 경우, S127 단계에서, 메모리 컨트롤러(110)는 실패 블록을 정상 블록으로 결정할 수 있다. 실패 블록이 정상 블록으로 결정되면, 메모리 컨트롤러(110)는 이후 프로그램 동작 수행 시 실패 블록을 재사용 할 수 있다.
S128 단계에서, 메모리 컨트롤러(110)는 프로그램 동작이 수행된 데이터를 무효화할 수 있다. S129 단계에서, 메모리 컨트롤러(110)는 리셋 동작을 수행할 수 있다. S128 및 S129 단계에서의 동작은 도 5의 S116 및 S117 단계에서의 동작과 동일하므로 자세한 설명은 생략된다.
락-아웃 신호(LKO)가 출력되지 않거나 실패 블록에서 수행된 프로그램 루프가 최대 루프인 경우, 메모리 컨트롤러(110)는 S12a 단계 및 S12b 단계의 동작들을 수행할 수 있다. S12a 단계 및 S12b 단계의 동작들은 도 5의 S118 단계 및 S119 단계의 동작들과 유사하므로 이에 대한 상세한 설명은 생략된다.
상태 정보(NSI)는 최대 루프 상태 정보를 포함할 수 있다. 이 경우, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)로 최대 루프 상태 정보에 대한 요청을 하지 않을 수 있다. 즉, S125 단계의 동작은 생략될 수 있다. 메모리 컨트롤러(110)는 S121 단계에서의 수신된 상태 정보(NSI)로부터 실패 블록에 대한 프로그램 루프가 최대 루프인지 여부를 확인할 수 있다.
상술한 바와 같이, 메모리 컨트롤러(110)는 프로그램 동작이 실패한 경우, 실패 블록을 바로 배드 블록으로 결정하지 않을 수 있다. 메모리 컨트롤러(110)는 프로그램 동작이 실패하더라도, 락-아웃 신호(LKO)가 출력되고 프로그램 루프가 최대 루프가 아닌 경우, 실패 블록을 배드 블록으로 결정하지 않을 수 있다. 메모리 컨트롤러(110)는 락-아웃 신호(LKO)가 출력되더라도 프로그램 루프가 최대 루프인 경우, 실패 블록을 배드 블록으로 결정할 수 있다. 즉, 메모리 컨트롤러(110)는 전원 전압(VCC)의 이상 여부와 관계 없이 메모리 셀 상태의 열화 가능성이 크면, 프로그램 동작의 실패를 메모리 블록의 결함으로 판단할 수 있다. 따라서, 저장 장치(100)는 실제로 결함이 있는 메모리 블록이 정상 블록으로 결정되는 것을 방지할 수 있다. 이에 따라, 불휘발성 메모리 장치(120)의 메모리 블록에 대한 신뢰성이 향상될 수 있다.
도 8은 도 7의 순서도에 따른 동작 방법을 설명하기 위한 도면이다. 도 8을 참조하여 메모리 컨트롤러(110)가 실패 블록을 관리하는 예시적인 동작이 설명된다. 설명의 편의를 위해, 불휘발성 메모리 장치(120)의 복수의 메모리 블록들 중 제1 내지 제3 메모리 블록(BLK1~BLK3)에서 프로그램 동작이 실패되었다고 가정한다.
도 8을 참조하면, 제1 메모리 블록(BLK1)에서 락-아웃 신호(LKO)가 출력되지 않은 경우, 메모리 컨트롤러(110)는 제1 메모리 블록(BLK1)을 배드 블록으로 결정할 수 있다. 메모리 컨트롤러(110)는 배드 블록 테이블(BBT)에서 제1 메모리 블록(BLK1)에 대응하는 값을 배드 값으로 표시하여 제1 메모리 블록(BLK1)을 배드 블록으로서 관리할 수 있다.
제2 메모리 블록(BLK2)에서 락-아웃 신호(LKO)가 출력되고 프로그램 루프가 최대 루프인 경우, 메모리 컨트롤러(110)는 제2 메모리 블록(BLK2)을 배드 블록으로 결정할 수 있다. 락-아웃 신호(LKO)가 출력되었더라도 프로그램 루프가 최대 루프이기 때문에 제2 메모리 블록(BLK2)은 배드 블록으로 결정될 수 있다. 메모리 컨트롤러(110)는 배드 블록 테이블(BBT)에서 제2 메모리 블록(BLK2)에 대응하는 값을 배드 값으로 표시하여 제2 메모리 블록(BLK2)을 배드 블록으로서 관리할 수 있다.
제3 메모리 블록(BLK3)에서 락-아웃 신호(LKO)가 출력되고 프로그램 루프가 최대 루프가 아닌 경우, 메모리 컨트롤러(110)는 제3 메모리 블록(BLK3)을 정상 블록으로 결정할 수 있다. 메모리 컨트롤러(110)는 배드 블록 테이블(BBT)에서 제3 메모리 블록(BLK3)에 대응하는 값을 정상 값으로 유지함으로써 제3 메모리 블록(BLK3)을 정상 블록으로서 관리할 수 있다.
도 9는 도 1의 저장 장치(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 9를 참조하면, S131 단계에서, 저장 장치(100)는 데이터에 대한 프로그램 동작을 수행할 수 있다. 예시적으로, 저장 장치(100)는 외부로부터 수신된 프로그램 신호에 응답하여 프로그램 동작을 수행할 수 있다. 저장 장치(100)는 S132 내지 S139 단계에서의 동작들을 수행할 수 있다. S132 내지 S139 단계에서의 동작들은 도 7의 S122 내지 S12b 동작들과 유사할 수 있다. 도 7의 S122 내지 S12b 동작들은 메모리 컨트롤러(110)에서 수행되는 동작들로 설명되었지만, 메모리 컨트롤러(110)는 저장 장치(100)에 포함되므로, 저장 장치(100)도 도 7의 S122 내지 S12b 동작들을 수행할 수 있다. 따라서, S132 내지 S139 단계에서의 상세한 설명은 생략된다.
도 10은 본 발명의 실시 예에 따른 저장 장치(200)를 보여주는 블록도이다. 도 10을 참조하면, 저장 장치(200)는 메모리 컨트롤러(210), 불휘발성 메모리 장치(220) 및 외부 전압 검출기(230)를 포함할 수 있다. 메모리 컨트롤러(210), 불휘발성 메모리 장치(220)는 도 1의 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)에서 설명된 내용과 유사하므로, 이에 대한 상세한 설명은 생략된다.
외부 전압 검출기(230)는 외부로부터 제공되는 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지는지 여부를 검출할 수 있다. 예시적으로, 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지는 경우, 외부 전압 검출기(230)는 제1 및 제2 리셋 신호들(RST1, RST2)을 출력할 수 있다. 제1 리셋 신호(RST1)는 메모리 컨트롤러(210)로 전송되고 제2 리셋 신호(RST2)는 불휘발성 메모리 장치(220)로 전송될 수 있다. 외부 전압 검출기(230)는 저장 장치(200) 내부의 전원 공급 소자(예를 들어, PMIC(Power Management Integrated Circuit))에 포함될 수 있다. 또는, 외부 전압 검출기(230)는 저장 장치(200) 내부의 전원 공급 소자들과 별도로 존재할 수 있다.
메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)는 제1 및 제2 리셋 신호들(RST1, RST2)을 각각 수신하여 리셋 동작을 수행할 수 있다. 예시적으로, 외부 전압 검출기(230)에서 전송되는 제2 리셋 신호(RST2)는 제1 리셋 신호(RST1)의 출력 시점을 기준으로 일정 시간 이후에 불휘발성 메모리 장치(220)로 전송될 수 있다. 이에 따라, 메모리 컨트롤러(210)가 리셋 동작을 수행하고, 일정 시간 이후에 불휘발성 메모리 장치(220)가 리셋 동작을 수행할 수 있다. 또는, 제1 리셋 신호(RST1) 및 제2 리셋 신호(RST2)는 동일 시간에 출력될 수 있다.
불휘발성 메모리 장치(220)는 제2 리셋 신호(RST2)를 수신하여 리셋 동작을 수행할 수 있으며, 리셋 동작은 복구 동작을 포함할 수 있다. 예시적으로, 불휘발성 메모리 장치(220)는 동작을 중지하고, 안정적인 동작 대기 상태로 전환할 수 있다. 불휘발성 메모리 장치(120)는 리셋 동작 수행 후, 안정적으로 파워 오프 및 파워 온 됨으로써, 다시 정상적으로 동작할 수 있다.
도 11은 도 10의 외부 전압 검출기(230)를 나타내는 블록도이다. 도 10 및 도 11을 참조하면, 외부 전압 검출기(230)는 비교기(231) 및 지연 회로(232)를 포함할 수 있다. 비교기(231)는 외부 전원 전압(EVC)과 외부 기준 전압(VREF_E)의 크기를 비교할 수 있다. 비교기(231)는 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지는 경우, 제1 리셋 신호(RST1)를 출력할 수 있다. 지연 회로(232)는 제1 리셋 신호(RST1)를 미리 정해진 시간 동안 지연시킨 후 제2 리셋 신호(RST2)를 출력할 수 있다. 또는, 지연 회로(232)는 제1 리셋 신호(RST1)를 지연 시키지 않고 바로 제2 리셋 신호(RST2)를 출력할 수 있다. 제1 리셋 신호(RST1)는 메모리 컨트롤러(210)로 전송될 수 있고, 제2 리셋 신호(RST2)는 불휘발성 메모리 장치(220)로 전송될 수 있다.
도 12는 도 10의 저장 장치(200)가 복수의 불휘발성 메모리 장치들을 포함하는 예시를 보여주는 블록도이다. 도 12를 참조하면, 저장 장치(200)는 메모리 컨트롤러(210), 불휘발성 메모리 장치(220) 및 외부 전압 검출기(230)를 포함할 수 있다. 불휘발성 메모리 장치(220)는 복수의 불휘발성 메모리 장치들을 포함할 수 있으며, 예시적으로, 불휘발성 메모리 장치(220)는 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)을 포함할 수 있다. 예를 들어, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 각각 하나의 패키지(package) 또는 칩(chip) 단위의 장치일 수 있다. 메모리 컨트롤러(210) 및 외부 전압 검출기(230)에 대한 설명은 도 10에서 설명된 내용과 중복되므로 자세한 설명은 생략된다.
제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 외부 전압 검출기(230)로부터 각각 제2 리셋 신호(RST2)를 수신하여 리셋 동작을 수행할 수 있다. 따라서, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 동시에 리셋 동작을 수행할 수 있다.
제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 각각 제1 및 제2 내부 전압 검출기들(221-1, 221-2)을 포함할 수 있다. 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 각각 동일한 동작을 수행하므로 이하에서는 제1 불휘발성 메모리 장치(220-1)를 기준으로 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)의 동작이 설명된다.
제1 내부 전압 검출기(221-1)는 메모리 컨트롤러(210)로부터 제공되는 전원 전압(VCC)이 제1 내부 기준 전압(VREF_I1)보다 낮아지는 경우, 락-아웃 신호(LKO)를 출력할 수 있다. 예시적으로, 외부 전원 전압(EVC)의 이상이 발생되는 경우, 외부 전압 검출기(230)에서 제1 및 제2 리셋 신호들(RST1, RST2)이 출력될 수 있다. 또한, 외부 전원 전압(EVC)의 이상으로 전원 전압(VCC)의 이상이 발생되는 경우, 제1 내부 전압 검출기(221-1)는 락-아웃 신호(LKO)를 출력할 수 있다.
제1 내부 전압 검출기(221-1)는 외부 전압 검출기(230)의 작동과 관계 없이 독립적으로 작동할 수 있다. 예를 들어, 외부 전원 전압(EVC)이 정상적으로 공급되어 외부 전압 검출기(230)가 제1 및 제2 리셋 신호들(RST1, RST2)을 출력하지 않더라도, 전원 전압(VCC)이 제1 내부 기준 전압(VREF_I1)보다 낮아지는 경우, 제1 내부 전압 검출기(221-1)는 락-아웃 신호(LKO)를 출력할 수 있다.
외부 전원 전압(EVC)과 전원 전압(VCC)의 크기가 동일하다고 가정하는 경우, 외부 기준 전압(VREF_E)은 제1 내부 기준 전압(VREF_I1)보다 높을 수 있다. 이에 따라, 외부 전압 검출기(230)는 외부 전원 전압(EVC)의 이상 여부를 제1 내부 전압 검출기(221-1)보다 먼저 검출할 수 있고, 불휘발성 메모리 장치(220)는 락-아웃 신호(LKO)가 출력되기 전에 제2 리셋 신호(RST2)를 먼저 수신할 수 있다. 제2 리셋 신호(RST2)의 수신에 따라 불휘발성 메모리 장치(220)는 복구 동작을 수행할 수 있다. 이 경우, 불휘발성 메모리 장치(220)는 락-아웃 신호(LKO)가 출력되더라도 락-아웃 신호(LKO)의 출력에 따른 복구 동작은 별도로 수행하지 않을 수 있다. 따라서, 제2 리셋 신호(RST2) 및 락-아웃 신호(LKO)가 모두 출력되는 경우, 불휘발성 메모리 장치(220)는 복구 동작을 중복하여 수행하지 않고, 제2 리셋 신호(RST2)에 따른 복구 동작만을 수행할 수 있다.
제1 내부 전압 검출기(221-1)는 제1 내부 기준 전압(VREF_I1)을 기준으로 락-아웃 신호(LKO)를 출력하고, 제2 내부 전압 검출기(221-2)는 제2 내부 기준 전압(VREF_I2)을 기준으로 락-아웃 신호(LKO)를 출력할 수 있다. 제1 내부 기준 전압(VREF_I1)과 제2 내부 기준 전압(VREF_I2)의 크기는 동일한 전압의 크기로 설정된다고 하더라도, 회로를 구성하는 소자 등의 다양한 물리적 이유로 인하여 일정 오차 범위 이내에서 차이가 있을 수 있다. 내부 기준 전압들(VREF_I1, VREF_I2)의 크기가 다른 경우, 동일한 전원 전압(VCC)에 대해서 락-아웃 신호(LKO)의 출력이 달라질 수 있다. 예시적으로, 락-아웃 신호(LKO)의 출력 시간이 달라질 수 있다. 락-아웃 신호(LKO)의 출력 시간이 다르고 제2 리셋 신호(RST2)에 따른 복구 동작이 수행되지 않는 경우, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 서로 다른 시간에 복구 동작을 수행할 수 있다.
또한, 제1 및 제2 내부 기준 전압들(VREF_I1, VREF_I2)의 크기 차이로 인하여 제1 및 제2 내부 전압 검출기들(221-1, 221-2) 중 어느 하나에서만 락-아웃 신호(LKO)가 출력될 수 있다. 이에 따라, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2) 중 어느 하나에서만 복구 동작이 수행될 수 있다. 복수의 불휘발성 메모리 장치들(220-1, 220-2) 각각이 동시에 복구 동작을 수행하지 않는 경우, 불휘발성 메모리 장치(220)의 신뢰성이 저하될 수 있다.
외부 전압 검출기(230)는 같은 시간에 제2 리셋 신호(RST2)를 제1 및 제2 불휘발성 메모리 장치(220-1, 220-2)로 전송할 수 있다. 이에 따라, 제1 및 제2 불휘발성 메모리 장치(220-1, 220-2)는 일괄적으로 리셋 동작을 수행할 수 있으며, 불휘발성 메모리 장치(220)의 신뢰성이 향상될 수 있다.
도 13은 도 12의 저장 장치(200)의 리셋 동작을 설명하기 위한 도면이다. 도 12 및 도 13을 참조하면, 가로축은 시간(t), 세로축은 전압의 크기(V)를 나타낸다. 설명의 편의를 위해 외부 전원 전압(EVC)과 전원 전압(VCC)의 크기가 동일하다고 가정한다. 도 13에 도시된 바와 같이 외부 전원 전압(EVC) 및 전원 전압(VCC)은 일정 크기로 유지되다가 특정 전압(Vd)의 크기까지 감소된 후 다시 증가할 수 있다.
외부 전압 검출기(230)가 존재하지 않는다고 가정하면, 전원 전압(VCC)이 제1 내부 기준 전압(VREF_I1)과 제2 내부 기준 전압(VREF_I2) 사이의 특정 전압(Vd)까지 감소한 경우, 제1 내부 전압 검출기(221-1)는 락-아웃 신호(LKO)를 출력하지 않을 수 있다. 이 경우, 제2 내부 전압 검출기(221-2)만 제2 시점(T2)에서 락-아웃 신호(LKO)를 출력할 수 있다. 이에 따라, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2) 중 제2 불휘발성 메모리 장치(220-2)만 락-아웃 신호(LKO)에 따른 복구 동작을 수행할 수 있다. 제1 불휘발성 메모리 장치(220-1)는 전원 전압(VCC)의 이상 발생에 대응하여 복구 동작을 수행하지 않기 때문에 저장 장치(200)에 대한 신뢰성이 저하될 수 있다.
외부 전압 검출기(230)는 외부 전원 전압(EVC)의 크기를 외부 기준 전압(VREF_E)의 크기와 비교할 수 있다. 제1 내부 전압 검출기(221-1)는 전원 전압(VCC)의 크기를 제1 내부 기준 전압(VREF_I1)의 크기와 비교할 수 있다. 제2 내부 전압 검출기(221-2)는 전원 전압(VCC)의 크기를 제2 내부 기준 전압(VREF_I2)의 크기와 비교할 수 있다. 외부 기준 전압(VREF_E)의 크기는 제1 및 제2 내부 기준 전압(VREF_I1, VREF_12)의 크기보다 크고, 제1 내부 기준 전압(VREF_I1)의 크기는 제2 내부 기준 전압(VREF_I2)의 크기보다 작다. 외부 전압 검출기(230)는 제1 및 제2 내부 전압 검출기들(220-1, 220-2)이 전원 전압(VCC)의 이상을 검출하기 전에 외부 전원 전압(EVC)의 이상을 검출할 수 있다. 외부 전압 검출기(230)는 제1 시점(T1)에 외부 전원 전압(EVC)의 이상을 검출하여 제2 리셋 신호(RST2)를 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)로 전송할 수 있다. 따라서, 제1 및 제2 불휘발성 메모리 장치들(220-1, 220-2)은 제2 리셋 신호(RST2)에 의해 일괄적으로 리셋 동작을 수행할 수 있다. 따라서, 외부 전압 검출기(230)의 존재로 저장 장치(200)의 신뢰성이 향상될 수 있다.
본 발명의 실시 예에 따른 저장 장치(200)는 도 12 및 도 13에 도시된 예시에 한정되지 않으며, 복수의 불휘발성 메모리 장치들(220) 각각이 내부 전압 검출기(221)를 포함하는 저장 장치(200)는 본 발명의 범위에 모두 포함될 수 있다.
도 14는 도 10의 저장 장치(200)의 동작 방법을 나타내는 순서도이다. 도 10 및 도 14를 참조하면, S211 단계에서, 외부 전압 검출기(230)는 외부 전원 전압(EVC)을 감지할 수 있다. S212 단계에서, 외부 전압 검출기(230)는 외부 전원 전압(EVC)을 외부 기준 전압(VREF_E)과 비교할 수 있다. 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지는 경우, S213 단계에서, 외부 전압 검출기(230)는 제1 및 제2 리셋 신호들(RST1, RST2)을 출력하여 각각 메모리 컨트롤러(210) 및 불휘발성 메모리 장치(220)로 전송할 수 있다. 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지지 않는 경우, 외부 전압 검출기(230)는 제1 및 제2 리셋 신호들(RST1, RST2)을 출력하지 않을 수 있다.
도 15는 도 10의 불휘발성 메모리 장치(220)의 패드의 모드를 변경하는 예시 도면이다. 도 15를 참조하면, 제2 리셋 신호(RST2)를 전송하기 위한 패드의 모드가 변경될 수 있다. 도 10 및 도 15를 참조하면, 불휘발성 메모리 장치(220)는 다양한 신호들을 수신하는 복수개의 패드들(P1~Pn)을 포함할 수 있다. 복수개의 패드들(P1~Pn) 각각은 패드들(P1~Pn)에 연결된 신호선(L1, L2, …, Ln)을 통해 불휘발성 메모리 장치(220)로 전송되는 신호들을 수신할 수 있다. 서로 다른 종류의 신호들은 각각 서로 다른 패드들(P1~Pn)을 통해 불휘발성 메모리 장치(220)로 전송될 수 있다. 불휘발성 메모리 장치(220)는 패드들(P1~Pn)로 수신된 신호들에 응답하여 대응하는 동작들을 수행할 수 있다.
불휘발성 메모리 장치(220)는 제2 리셋 신호(RST2)가 수신될 수 있는 패드를 포함하지 않을 수 있다. 이에 따라, 메모리 컨트롤러(210)는 복수의 패드들(P1~Pn) 중 어느 하나의 모드를 변경하여 불휘발성 메모리 장치(220)가 제2 리셋 신호(RST2)를 수신하게 할 수 있다. 예시적으로, 메모리 컨트롤러(210)는 모드 변경 회로(MCC)를 통해 복수의 패드들(P1~Pn) 중 하나의 패드의 모드를 변경할 수 있다. 변경된 패드는 멀티 모드를 지원하는 패드일 수 있다.
예를 들어, 메모리 컨트롤러(210)는 제1 패드(P1)의 모드를 제2 리셋 신호(RST2)를 수신할 수 있는 모드로 변경할 수 있다. 제2 리셋 신호(RST2)는 제1 패드(P1)와 연결된 제1 신호선(L1)을 통해 제1 패드(P1)로 수신될 수 있으며, 제1 패드(P1)로 제2 리셋 신호(RST2)가 수신되는 경우, 불휘발성 메모리 장치(220)는 리셋 동작을 수행할 수 있다.
따라서, 본 발명의 실시 예에 따른 저장 장치(200)는 불휘발성 메모리 장치(220)의 하드웨어에 대한 변경 없이 제2 리셋 신호(RST2)에 따른 리셋 동작을 수행할 수 있다. 본 발명의 실시 예에 따른 패드의 모드 변경은 도 15에 도시된 바에 한정되지 않으며, 본 발명은 패드들(P1~Pn)의 모드를 변경할 수 있는 회로, 구성, 장치 및 소프트웨어를 이용하여 패드의 모드를 변경할 수 있다.
도 16은 도 10의 저장 장치(200)의 동작 방법을 나타내는 순서도이다. 도 10 및 도 16을 참조하면, S221 단계에서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 포함된 하나의 패드의 모드를 변경할 수 있다. 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)에 포함된 복수의 패드들 중 멀티 모드를 지원하는 패드의 모드를 제2 리셋 신호(RST2)를 수신할 수 있는 모드로 변경할 수 있다. 예시적으로, 메모리 컨트롤러(210)는 저장 장치(200)의 전원이 켜진 직후, 패드의 모드를 제2 리셋 신호(RST2)를 수신할 수 있는 모드로 변경할 수 있다. 따라서, 메모리 컨트롤러(210)는 불휘발성 메모리 장치(220)가 외부 전압 검출기(230)로부터 제2 리셋 신호(RST2)를 수신하게 할 수 있다.
외부 전압 검출기(230)는 S222 및 S224 단계의 동작들을 수행할 수 있다. S222 및 S224 단계의 동작들은 도 14의 S211 내지 S213 단계의 동작들과 유사하므로, 이에 대한 상세한 설명은 생략된다.
도 17은 본 발명의 실시 예에 따른 저장 장치(300)를 보여주는 블록도이다. 도 17을 참조하면, 저장 장치(300)는 메모리 컨트롤러(310), 불휘발성 메모리 장치(320) 및 외부 전압 검출기(330)를 포함할 수 있다. 메모리 컨트롤러(310), 불휘발성 메모리 장치(320) 및 외부 전압 검출기(330)는 도 10의 메모리 컨트롤러(210), 불휘발성 메모리 장치(220) 및 외부 전압 검출기(230)에서 설명된 내용과 유사하므로, 이에 대한 상세한 설명은 생략된다.
외부 전압 검출기(330)는 외부 전원 전압(EVC)이 외부 기준 전압(VREF_E)보다 낮아지는 경우, 메모리 컨트롤러(310)로 제1 리셋 신호(RST1)를 전송할 수 있다. 메모리 컨트롤러(310)는 제1 리셋 신호(RST1)를 수신하여 리셋 동작을 수행할 수 있고, 제2 리셋 신호(RST2)를 불휘발성 메모리 장치(320)로 전송할 수 있다. 불휘발성 메모리 장치(320)는 제2 리셋 신호(RST2)를 수신하여 리셋 동작을 수행할 수 있다. 이에 따라, 메모리 컨트롤러(310)가 먼저 리셋 동작으을 수행한 후, 불휘발성 메모리 장치(320)가 리셋 동작을 수행할 수 있다.
메모리 컨트롤러(310)가 직접 제2 리셋 신호(RST2)를 불휘발성 메모리 장치(320)로 전송하는 경우, 메모리 컨트롤러(310)는 제1 리셋 신호(RST1)를 먼저 수신한 후 제2 리셋 신호(RST2)를 불휘발성 메모리 장치(320)로 전송할 수 있다. 따라서, 불휘발성 메모리 장치(320)는 메모리 컨트롤러(310)가 제1 리셋 신호(RST1)를 수신한 시간을 기준으로 일정 시간 후에 제2 리셋 신호(RST2)를 수신하므로, 외부 전압 검출기(330)는 별도의 지연 회로를 포함하지 않을 수 있다.
상술한 바와 같이 본 발명의 실시 예들에 따른 저장 장치(200, 300)는 외부 전압 검출기(230, 330)를 저장 장치(200, 300) 내부에 포함할 수 있다. 그러나, 본 발명의 실시 예에 따른 저장 장치는 이에 한정되지 않으며, 외부 전압 검출기는 저장 장치 외부에 존재할 수 있다. 또한, 본 발명의 실시 예에 따른 외부 전압 검출기는 메모리 컨트롤러 내부에 존재할 수도 있다. 즉, 본 발명의 실시 예에 따른 외부 전압 검출기의 위치는 상술한 예시들에 한정되지 않으며, 외부 전원 전압(EVC)을 검출할 수 있는 어떠한 위치에 존재할 수 있다.
도 18은 본 발명의 실시 예에 따른 저장 장치(400)를 보여주는 블록도이다. 도 18을 참조하면, 저장 장치(400)는 메모리 컨트롤러(410), 불휘발성 메모리 장치(420) 및 외부 전압 검출기(430)를 포함할 수 있다. 불휘발성 메모리 장치(420)는 내부 전압 검출기(421) 및 락-아웃 상태 레지스터(422)를 포함할 수 있다. 도 18에 도시된 저장 장치(400)는 도 1의 저장 장치(100) 및 도 10의 저장 장치(200)의 기능들을 모두 포함할 수 있다. 따라서, 저장 장치(400)는 도 1 및 도 10에서 설명된 내용과 유사하므로, 이에 대한 상세한 설명은 생략된다.
저장 장치(400)는 외부 전압 검출기(430)를 이용하여 외부 전원 전압(EVC)의 이상을 미리 감지함으로써 제1 및 제2 리셋 신호들(RST1, RST2)을 각각 메모리 컨트롤러(410) 및 불휘발성 메모리 장치(420)로 전송할 수 있다. 저장 장치(400)는 외부 전압 검출기(430)로부터 수신되는 제1 및 제2 리셋 신호들(RST1, RST2)에 응답하여 일괄적인 리셋 동작을 수행할 수 있다.
또한, 저장 장치(400)는 락-아웃 신호(LKO)의 출력 여부에 기초하여 실패 블록을 배드 블록 또는 정상 블록 중 어느 하나로 결정할 수 있다. 메모리 컨트롤러(410)는 락-아웃 상태 레지스터(422)에 저장된 락-아웃 상태 정보를 수신하여 락-아웃 신호(LKO)의 출력 여부를 확인할 수 있다. 프로그램 동작이 실패하고(즉, 실패 블록이 발생), 메모리 컨트롤러(410)가 락-아웃 신호(LKO)를 출력하는 경우, 메모리 컨트롤러(410)는 실패 블록을 정상 블록으로 결정할 수 있다. 메모리 컨트롤러(410)는 락-아웃 신호(LKO)가 출력되지 않은 경우, 실패 블록을 배드 블록으로 결정할 수 있다. 예시적으로, 메모리 컨트롤러(410)는 락-아웃 신호(LKO)가 출력되더라도 프로그램 루프가 최대 루프인 경우, 실패 블록을 배드 블록으로 결정할 수 있다. 메모리 컨트롤러(410)는 락-아웃 신호(LKO)가 출력되고 프로그램 루프가 최대 루프가 아닌 경우, 실패 블록을 정상 블록으로 결정할 수 있다.
저장 장치(400)는 외부 전원 전압(EVC)의 이상을 미리 감지하여 메모리 컨트롤러(410) 및 불휘발성 메모리 장치(420)가 미리 리셋 동작을 수행하게 함으로써 복구 동작이 제시간에 수행되지 않는 것을 방지할 수 있다. 또한, 저장 장치(400)는 일정 조건에 따라 실패 블록을 정상 블록으로 결정함으로써 실제로 결함이 없는 메모리 블록이 배드 블록으로 결정되는 것을 방지할 수 있다. 이에 따라, 저장 장치(400)에 대한 신뢰성이 향상될 수 있다.
도 19는 본 발명의 실시 예에 따른 저장 장치(500)를 보여주는 블록도이다. 도 19를 참조하면, 저장 장치(500)는 메모리 컨트롤러(510), 불휘발성 메모리 장치(520) 및 외부 전압 검출기(530)를 포함할 수 있다. 불휘발성 메모리 장치(520)는 제1 불휘발성 메모리 장치(520-1) 및 제2 불휘발성 메모리 장치(520-2)를 포함할 수 있다. 예를 들어, 제1 및 제2 불휘발성 메모리 장치들(520-1, 520-2)은 각각 하나의 패키지 또는 칩 단위의 장치일 수 있다. 제1 불휘발성 메모리 장치(520-1)는 내부 전압 검출기(521)를 포함할 수 있다. 도 19에 도시된 저장 장치(500)는 도 1, 도 10, 도 17 및 도 18의 저장 장치들(100~400)의 기능들을 모두 포함할 수 있다. 따라서, 저장 장치(500)는 도 1, 도 10, 도 17 및 도 18에서 설명된 내용과 유사하므로, 이에 대한 상세한 설명은 생략된다.
제1 불휘발성 메모리 장치(520-1)는 기준 장치로서, 제2 불휘발성 메모리 장치(520-2)의 리셋 동작을 제어할 수 있다. 예시적으로, 제1 불휘발성 메모리 장치(520-1)는 새로운 제2 리셋 신호(RST2')를 제2 불휘발성 메모리 장치(520-2)로 출력할 수 있다. 제2 불휘발성 메모리 장치(520-2)는 새로운 제2 리셋 신호(RST2')에 응답하여 리셋 동작을 수행할 수 있다.
예를 들어, 제1 불휘발성 메모리 장치(520-1)는 제2 리셋 신호(RST2)를 수신하여 리셋 동작을 수행할 수 있다. 제1 불휘발성 메모리 장치(520-1)는 외부 전압 검출기(530) 또는 메모리 컨트롤러(510)로부터 제2 리셋 신호(RST2)를 수신할 수 있다. 제1 불휘발성 메모리 장치(520-1)는 제2 리셋 신호(RST2)를 수신하는 경우, 제2 불휘발성 메모리 장치(520-2)로 새로운 제2 리셋 신호(RST2')를 출력할 수 있다. 제2 불휘발성 메모리 장치(520-2)는 새로운 제2 리셋 신호(RST2')를 수신하여 리셋 동작을 수행할 수 있다.
또는, 내부 전압 검출기(521)가 락-아웃 신호(LKO)를 출력하는 경우, 제1 불휘발성 메모리 장치(520-1)는 제2 불휘발성 메모리 장치(520-2)로 새로운 제2 리셋 신호(RST2')를 출력할 수 있다. 제2 불휘발성 메모리 장치(520-2)는 새로운 제2 리셋 신호(RST2')를 수신하여 리셋 동작을 수행할 수 있다.
도 19에서는 제1 및 제2 불휘발성 메모리 장치들(520-1, 520-2)만 도시되었으나, 본 발명이 이에 한정되는 것은 아니며, 불휘발성 메모리 장치(520)는 다른 불휘발성 메모리 장치들을 더 포함할 수 있다. 따라서, 제1 불휘발성 메모리 장치(520-1)는 새로운 제2 리셋 신호(RST2')를 일괄적으로 복수의 불휘발성 메모리 장치들로 전송할 수 있다. 이에 따라, 불휘발성 메모리 장치(520)에 포함된 복수의 불휘발성 메모리 장치들은 일괄적인 리셋 동작을 수행할 수 있다.
도 20는 본 발명에 따른 저장 장치가 적용된 SSD 시스템(1000)을 보여주는 블록도이다. 도 20을 참조하면, SSD 시스템(1000)은 호스트(1100) 및 SSD(1200)를 포함한다.
SSD(1200)는 신호 커넥터(1201)를 통해 호스트(1100)와 신호(SIG)를 주고 받고, 전원 커넥터(1202)를 통해 전원(PWR)을 입력 받는다. SSD(1200)는 SSD 컨트롤러(1210), 복수의 플래시 메모리들(1221~122n), 외부 전압 검출기(1230) 및 버퍼 메모리(1240)를 포함한다.
SSD 컨트롤러(1210)는 호스트(1100)로부터 수신된 신호(SIG)에 응답하여 복수의 플래시 메모리들(1221~122n)을 제어할 수 있다. 복수의 플래시 메모리들(1221~122n)은 SSD 컨트롤러(1210)의 제어에 따라 동작할 수 있다. 외부 전압 검출기(1230)는 호스트(1100)로부터 입력되는 전원(PWR)의 크기가 기준 전압의 크기보다 낮은 경우, SSD 컨트롤러(1210) 및 복수의 플래시 메모리들(1221~122n)에 제1 및 제2 리셋 신호들(RST1, RST2)을 출력할 수 있다. SSD 컨트롤러(1210) 및 복수의 플래시 메모리들(1221~122n)은 제1 및 제2 리셋 신호들(RST1, RST2)에 응답하여 리셋 동작을 수행할 수 있다.
버퍼 메모리(1240)는 SSD(1200)의 버퍼 메모리로 동작한다. 예를 들어, 버퍼 메모리(1240)는 호스트(1100)로부터 수신된 데이터 또는 복수의 플래시 메모리들(1221~122n)로부터 수신된 데이터를 임시 저장하거나, 플래시 메모리들(1221~122n)의 메타 데이터(예를 들어, 매핑 테이블)를 임시 저장할 수 있다. 또는 버퍼 메모리(1240)는 SSD 컨트롤러(1210)가 동작하는데 요구되는 다양한 정보들을 임시 저장할 수 있다.
예시적으로, 복수의 플래시 메모리들(1221~122n) 각각은 도 1 내지 도 18을 참조하여 설명된 전압 검출기를 포함할 수 있다. 전압 검출기는 플래시 메모리들(1221~122n)에 입력되는 전원 전압의 크기에 기초하여 락-아웃 신호를 출력할 수 있다. SSD 컨트롤러(1210)는 플래시 메모리들(1221~122n)에 대한 프로그램 동작 실패가 발생한 경우, 락-아웃 신호의 출력 여부에 기초하여 실패 블록을 배드 블록 또는 정상 블록으로 결정할 수 있다. 또한, SSD 컨트롤러(1210)는 플래시 메모리들(1221~122n)에 대한 프로그램 동작 실패가 발생한 경우, 락-아웃 신호의 출력 여부 및 프로그램 루프가 최대 루프인지 여부에 기초하여 실패 블록을 배드 블록 또는 정상 블록으로 결정할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 저장 장치 110: 메모리 컨트롤러
120: 불휘발성 메모리 장치 121: 전압 검출기
122: 락-아웃 상태 레지스터 200: 저장 장치
210: 메모리 컨트롤러 220: 불휘발성 메모리 장치
230: 외부 전압 검출기

Claims (10)

  1. 불휘발성 메모리 장치를 제어하는 메모리 컨트롤러의 동작 방법에 있어서,
    상기 불휘발성 메모리 장치로부터 동작 실패에 대한 정보를 수신하는 단계;
    상기 불휘발성 메모리 장치로부터 락-아웃 상태 정보를 수신하는 단계;
    상기 락-아웃 상태 정보에 기초하여 락-아웃 신호가 출력 되었는지를 판별하는 단계; 및
    상기 판별 결과에 따라 상기 동작 실패에 대한 상기 정보에 대응하는 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정하는 단계를 포함하고,
    상기 락-아웃 신호가 출력된 경우, 상기 실패 블록을 상기 정상 블록으로 결정하는 동작 방법.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 불휘발성 메모리 장치로부터 상기 동작 실패가 수행된 동작 루프가 최대 루프인지 여부를 나타내는 최대 루프 상태 정보를 수신하는 단계; 및
    상기 최대 루프 상태 정보에 기초하여 상기 동작 루프가 상기 최대 루프인지를 판별하는 단계를 더 포함하고,
    상기 실패 블록을 상기 정상 블록 또는 상기 배드 블록 중 상기 어느 하나로 결정하는 단계는 상기 락-아웃 신호가 출력되었는지 여부 및 상기 동작 루프가 상기 최대 루프인지 여부에 기초하여 상기 실패 블록을 상기 정상 블록 또는 상기 배드 블록 중 상기 어느 하나로 결정하는 동작 방법.
  5. 제 4 항에 있어서,
    상기 락-아웃 신호가 출력되고 상기 동작 루프가 상기 최대 루프가 아닌 경우, 상기 실패 블록을 상기 정상 블록으로 결정하는 동작 방법.
  6. 저장 장치의 동작 방법에 있어서,
    프로그램, 읽기, 소거 동작들 중 어느 하나의 동작을 수행하는 단계;
    상기 어느 하나의 동작이 실패되는 경우, 락-아웃 신호가 출력되었는지 여부를 판별하는 단계;
    상기 판별 결과에 따라 상기 어느 하나의 동작에서 실패가 발생된 실패 블록을 정상 블록 또는 배드 블록 중 어느 하나로 결정하는 단계를 포함하고,
    상기 락-아웃 신호가 출력되지 않았다고 판별되면, 상기 실패 블록을 상기 배드 블록으로 결정하는 동작 방법.
  7. 제 6 항에 있어서,
    전원 전압을 기준 전압과 비교하는 단계;
    상기 전원 전압이 상기 기준 전압보다 낮은 경우, 상기 락-아웃 신호를 출력하는 단계; 및
    상기 락-아웃 신호가 출력되었는지 여부에 기초하여 락-아웃 상태 정보를 저장하는 단계를 더 포함하는 동작 방법.
  8. 제 7 항에 있어서,
    상기 락-아웃 신호가 출력되었는지 여부를 판별하는 단계는,
    상기 락-아웃 상태 정보를 확인하는 단계; 및
    상기 락-아웃 상태 정보에 기초하여 상기 락-아웃 신호의 출력을 결정하는 단계를 포함하는 동작 방법.
  9. 제 6 항에 있어서,
    상기 어느 하나의 동작이 실패된 동작 루프가 최대 루프인지 여부를 판별하는 단계를 더 포함하고,
    상기 실패 블록을 상기 정상 블록 또는 상기 배드 블록 중 상기 어느 하나로 결정하는 단계는 상기 락-아웃 신호가 출력되었는지 여부 및 상기 동작 루프가 상기 최대 루프인지 여부에 기초하여 상기 실패 블록을 상기 정상 블록 또는 상기 배드 블록 중 상기 어느 하나로 결정하는 동작 방법.
  10. 제 9 항에 있어서,
    상기 락-아웃 신호가 출력되고 상기 동작 루프가 상기 최대 루프가 아닌 경우, 상기 실패 블록을 상기 정상 블록으로 결정하는 동작 방법.
KR1020170117390A 2017-09-13 2017-09-13 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법 KR102299682B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170117390A KR102299682B1 (ko) 2017-09-13 2017-09-13 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법
US15/961,918 US10713105B2 (en) 2017-09-13 2018-04-25 Operating method of memory controller, storage device including the same, and operating method of storage device
CN201811022123.XA CN109493911B (zh) 2017-09-13 2018-09-03 存储器控制器的操作方法、以及存储器件及其操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170117390A KR102299682B1 (ko) 2017-09-13 2017-09-13 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법

Publications (2)

Publication Number Publication Date
KR20190030269A KR20190030269A (ko) 2019-03-22
KR102299682B1 true KR102299682B1 (ko) 2021-09-09

Family

ID=65632198

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170117390A KR102299682B1 (ko) 2017-09-13 2017-09-13 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법

Country Status (3)

Country Link
US (1) US10713105B2 (ko)
KR (1) KR102299682B1 (ko)
CN (1) CN109493911B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102504180B1 (ko) * 2018-03-22 2023-02-28 에스케이하이닉스 주식회사 리셋동작을 수행하는 반도체패키지 및 반도체시스템
CN113986120B (zh) * 2021-10-09 2024-02-09 至誉科技（武汉）有限公司 存储设备的坏块管理方法、系统及计算机可读存储介质

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6035401A (en) * 1997-02-03 2000-03-07 Intel Corporation Block locking apparatus for flash memory
KR100695891B1 (ko) * 2004-11-17 2007-03-19 삼성전자주식회사 동작 모드에 따라 락 아웃을 선택적으로 수행하는 장치 및방법

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8027194B2 (en) * 1988-06-13 2011-09-27 Samsung Electronics Co., Ltd. Memory system and method of accessing a semiconductor memory device
JPH0822422A (ja) 1994-07-07 1996-01-23 Hitachi Ltd メモリ装置
US20010011318A1 (en) * 1997-02-27 2001-08-02 Vishram P. Dalvi Status indicators for flash memory
JP4031190B2 (ja) 2000-09-29 2008-01-09 株式会社東芝 メモリカード、不揮発性メモリ、不揮発性メモリのデータ書き込み方法及びデータ書き込み装置
JP2004178782A (ja) 2002-10-04 2004-06-24 Sharp Corp 半導体記憶装置およびその制御方法および携帯電子機器
JP4842563B2 (ja) 2005-05-16 2011-12-21 パナソニック株式会社 メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム、及びデータ書き込み方法
US20070083697A1 (en) 2005-10-07 2007-04-12 Microsoft Corporation Flash memory management
US20080172584A1 (en) * 2007-01-11 2008-07-17 Red Bend Ltd. Method and system for in-place updating content stored in a storage device
US7899987B2 (en) 2007-05-15 2011-03-01 Sandisk Il Ltd. File storage in a computer system with diverse storage media
KR101091844B1 (ko) * 2007-05-17 2011-12-12 삼성전자주식회사 고속으로 배드 블록을 검색하는 플래시 메모리 시스템 및그것의 배드 블록 관리 방법
US7599241B2 (en) 2007-08-06 2009-10-06 Sandisk Corporation Enhanced write abort mechanism for non-volatile memory
KR100904491B1 (ko) 2007-09-11 2009-06-23 주식회사 케이엔월덱스 슬라이딩 시스템-창호용 자연환기 장치
US8706950B2 (en) * 2008-03-01 2014-04-22 Kabushiki Kaisha Toshiba Memory system
KR20100035327A (ko) 2008-09-26 2010-04-05 주식회사 엠트론스토리지테크놀로지 동기화장치가 구비된 에스에스디와 이를 이용한 비휘발성 메모리의 데이터 안정화 방법
US8605533B2 (en) 2009-11-27 2013-12-10 Samsung Electronics Co., Ltd. Apparatus and method for protecting data in flash memory
KR101780422B1 (ko) 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
JP5085744B2 (ja) 2011-01-05 2012-11-28 株式会社東芝 半導体記憶装置
TWI473099B (zh) 2011-12-23 2015-02-11 Phison Electronics Corp 記憶體儲存裝置、記憶體控制器與控制方法
KR20130092110A (ko) 2012-02-10 2013-08-20 삼성전자주식회사 임베디드 솔리드 스테이트 디스크 및 솔리드 스테이트 디스크
DE102013108491A1 (de) * 2012-08-10 2014-02-13 Samsung Electronics Co., Ltd. Nichtflüchtige Speichervorrichtung und Betriebsverfahren mit variablen Speicherzellenzustandsdefinitionen
US8661301B1 (en) 2012-09-07 2014-02-25 Storart Technology Co. Ltd. Method for dodging bad page and bad block caused by suddenly power off
US9317212B2 (en) 2012-12-18 2016-04-19 Intel Corporation Method and apparatus for controlling a storage device
KR20140079914A (ko) 2012-12-20 2014-06-30 에스케이하이닉스 주식회사 동작회로 제어장치, 반도체 메모리 장치 및 이의 동작 방법
KR102081923B1 (ko) * 2013-02-04 2020-02-26 삼성전자주식회사 메모리 시스템 및 메모리 컨트롤러의 동작 방법
KR102083547B1 (ko) * 2013-04-12 2020-03-02 삼성전자주식회사 플래시 메모리와 메모리 컨트롤러를 포함하는 데이터 저장 장치 및 그것의 배드 페이지 관리 방법
KR102154620B1 (ko) * 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
KR102226367B1 (ko) * 2014-01-02 2021-03-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 불휘발성 메모리 시스템
KR20160054238A (ko) 2014-11-06 2016-05-16 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그의 구동 방법
KR20160108659A (ko) * 2015-03-04 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치의 동작 방법 및 반도체 메모리 장치를 포함하는 메모리 시스템
US10152413B2 (en) * 2015-06-08 2018-12-11 Samsung Electronics Co. Ltd. Nonvolatile memory module and operation method thereof
KR102411026B1 (ko) * 2015-09-24 2022-06-21 삼성전자주식회사 비휘발성 메모리 장치의 동작 방법, 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR102480015B1 (ko) * 2015-12-11 2022-12-21 삼성전자 주식회사 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 동작 방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6035401A (en) * 1997-02-03 2000-03-07 Intel Corporation Block locking apparatus for flash memory
KR100695891B1 (ko) * 2004-11-17 2007-03-19 삼성전자주식회사 동작 모드에 따라 락 아웃을 선택적으로 수행하는 장치 및방법

Also Published As

Publication number Publication date
KR20190030269A (ko) 2019-03-22
CN109493911B (zh) 2023-09-29
US20190079816A1 (en) 2019-03-14
US10713105B2 (en) 2020-07-14
CN109493911A (zh) 2019-03-19

Similar Documents

Publication Publication Date Title
CN108172262B (zh) 包含可修复的易失性存储器的存储器件及其操作方法
US9239758B2 (en) Semiconductor storage device, method for controlling the same and control program
KR101986872B1 (ko) 메모리 칩 전력 관리
US9159441B2 (en) Method of operating memory device assuring reliability and memory system
KR101970450B1 (ko) 솔리드 스테이트 드라이브에서 하위 페이지 데이터 복구를 위한 시스템 및 방법
US9691485B1 (en) Storage system and method for marginal write-abort detection using a memory parameter change
KR20160143371A (ko) 메모리 시스템 및 그 동작 방법
US11650752B2 (en) Computing system and operating method thereof
US10037172B2 (en) Memory system and controlling method
US20070294588A1 (en) Performing a diagnostic on a block of memory associated with a correctable read error
US11705216B2 (en) Data redirection upon failure of a program operation
KR20180110708A (ko) 스토리지 장치 및 배드 블록 지정 방법
US9836312B2 (en) Storage control device, storage device, and storage control method thereof
KR102299682B1 (ko) 메모리 컨트롤러의 동작 방법 및 그것을 포함하는 저장 장치 및 저장 장치의 동작 방법
CN107045484B (zh) 数据存储装置
CN114664342A (zh) Ufs装置及其操作方法
US10936456B1 (en) Handling malfunction in a memory system comprising a nonvolatile memory by monitoring bad-block patterns
US20230060943A1 (en) Memory device defect management
US11593242B2 (en) Method of operating storage device for improving reliability, storage device performing the same and method of operating storage using the same
US10725862B2 (en) Data recovery method to error correction code in memory
US11798601B2 (en) Read only memory (ROM)-emulated memory (REM) profile mode of memory device
JP6708762B1 (ja) 半導体記憶装置
US20240069765A1 (en) Two-tier defect scan management
KR20220010789A (ko) 메모리 시스템, 메모리 컨트롤러 및 메모리 시스템의 동작 방법
CN113970999A (zh) 存储器装置以及用于操作存储器装置的方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant