JPS62161212A - 初期状態設定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は信号形成技術さらにはシステムの初期設定信
号の形成に適用して有効な技術に関するもので、例えば
、パワースイッチを介して供給される電源電圧によって
動作される情報処理部と、パワースイッチの状態にかか
わらずに定常的に動作状態にされる時計機能部とを持つ
電子システムのためのオートクリア回路に適用して有効
な技術に関する。

［背景技術］ オートクリア回路は、例えば、投入された電源電圧によ
って動作される時定数回路のような回路と、その出力を
受けるインバータ回路からなるようなレベル判別回路と
から構成することができる。

この構成のオー１〜クリア回路は、電源が投入されてか
ら所望時間が経過するまでオートクリア信号もしくは初
期値化信号を出力することになる。

しかしながら、この場合、オー１−クリア信号の出力期
間は、時定数回路の特性バラツキや、レベル判別回路の
特性バラツキによって影響されてしまう。

［発明の目的］ この発明は良好なオートクリア信号を出力することがで
きるオートクリア回路を提供し、これによってマイクロ
コンピュータシステムのような情報処理装置におけるレ
ジスタやメモリの内容が望ましくない状態にされること
を防止し、マイクロコンピュータシステムの誤動作を防
止することにある。

この発明の前記ならびにそのほかの目的と新規な特゛徴
については、本明細書の記述および添附図面から明らか
になるであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、パワースイッチを介して電源電圧が供給され
る情報処理部と、上記パワースイッチの動作にかかわら
ずに定常的に動作状態にさせる時計機能部とを有する電
子システムレ二対し、オートクリア回路が設けられる。

オートクリア回路は上記時計機能部から出力されるクロ
ックパルスを計数し、上記パワースイッチがオン状態に
されてから所定期間経過するまでオートクリア信号を出
力するように構成される。オートクリア信号は上記クロ
ックパルスによってその出力期間が決定されるので比較
的に確実なパルス幅をもつようになる。

［実施例］ 第１図には、本発明を時計機能を有するようにされたマ
イクロコンピュータシステムに適用した場合の一実施例
が示されている。

特に制限されないが図中二点銀ｆｉＡで囲まれた各回路
ブロックはＣＭＯ８集積回路技術によって単結晶シリコ
ン基板のような一個の半導体チップ上に形成される。

同図の回路は、バッテリーからなるような外部電源ＶＥ
Ｘによって動作される。ＮチャンネルＭＯ３ＦＥＴ　（
以下、ＮＭＯＳと記す）からなるパワースイッチＱは外
部電源ＶＥＸと内部電源配線ｖＤＤとの間に設けられて
おり、スイッチコントロール回路７から出力される制御
信号Ｓによってオン、オフ制御される。この実施例の場
合、外部電源Ｖ　Ｅ　Ｘから出力される電源電圧が負極
性であり、また、パワースイッチＱがＮＭＯＳからなる
ので、このパワースイッチＱは、制御信号Ｓがほぼ’Ｒ
＠ｆｆｉ圧に等しいようなレベルにされることによって
オフ状態にされ、制御信号がほぼ回路の接地電位に等し
いようなレベルにされることによってオン状態にされる
。

パワースイッチＱをオフ状態に維持させるために、制御
信号Ｓが負電圧レベルに維持させることが必要とされる
。それ故に、−スイッチコントロール回路７は、パワー
スイッチＱを介して供給される電源電圧でなく、外部電
源Ｖ　Ｅ　Ｘから直接的に供給される電源電圧によって
動作される。

特に制限されないが、図示の装置は、外部電源ＶＥＸか
らの電源電圧を受けることによって安定化された内部Ｘ
ｌ１ｒＸ電圧を形成する定電圧回路５を持つ。スイッチ
コントロール回路７のための電源電圧は、この実施例に
従うと、定電圧回路５から供給される。

スイッチコントロール回路７から出力される制御信号Ｓ
は、外部に結合されるノーマリオフ構成のスイッチのよ
うなスイッチＰＳＷの動作に応答してそのレベルが決定
される。例えば、制御信号Ｓは、スイッチＰＳＷが最初
にオン状態にされることによってパワースイッチＱをオ
ン状態にさせるようにほぼＯボルトのレベルにされ、次
にスイッチＰＳＷがオン状態にされることによってパワ
ースイッチＱをオフ状態にさせるように電源電圧に近い
レベルにされる。

内部電源配線Ｖ　ｏ　ｏには、集積回路に外付けされる
ノイズ吸収用のコンデンサＣが結合されている。ノイズ
吸収用コンデンサＣは、例えば、０．１μＦのような容
量をもち、回路の動作によってもたらされるような内部
電源電圧の変動もしくはノイズを吸収する。

内部電源配線Ｖ　ｏ　ｏに供給される電′ｇ電圧は、第
２オートクリア回路１、発振回路２、クロックパルス発
生回路３及びマイクロコンピュータ８へ供給される。

第２オートクリア回路１は、後で第３図によって具体例
を説明するように、電源投入時に、電源電圧が所定レベ
ルになってから所定時間経過するまで、マイクロコンピ
ュータ回路８のためのオートクリア信号を形成する。

発振回路２は、マイクロコンピュータ回路８のための基
準周期数信号を形成する。発振回路２の発振周波数は、
マイクロコンピュータ回路８が高速動作可能となるよう
に、例えば、約Ｉ　Ｍ　Ｈｚのような比較的高い値にさ
れる。

クロックパルス発生回路３は、発振回路２の出力を受け
ることによって、マイクロコンピュータ回路８において
必要とされるクロックパルスを形成する。クロックパル
ス発生回路３は、その具体的構成を図示しないが、発振
回路２の出力を受ける分周回路と適当な論理ゲート回路
とから構成される。

マイクロコンピュータ回路８は、その具体的構成を図示
しないが、その内部に、ＣＰＵ、コントローラ、演算論
理ユニット、各種レジスタ、プログラムメモリ、入出力
ボート等を含み、プログラムメモリに記憶されたプログ
ラムに従って情報処理操作を行う。マイクロコンピュー
タ回路８に必要とされるデータや制御信号のような信号
は外部に結合された入力装置１２から発生される６マイ
クロコンピユ一タ回路８の動作において必要とされる種
々のデータは、ランダムアクセスメモリ（ＲＡＭ）６に
保持される。マイクコンピュータ回路８によって処理さ
れかつ出力されるべきデータは、外部に結合された液晶
表示装置からなるような出力装置１１へ供給される。マ
イクロコンピュータ回路８内のレジスタのような回路の
状態は、電源投入時において、言いかえるとパワースイ
ッチＱがオン状態にされたときにおいてゲート回路Ｇ工
を介して供給されるオートクリア信号によって初期値化
される。特に制限されないが、パワースイッチＱがオフ
状態にされているときでも必要なデータを保持するよう
に、パワースイッチＱのオン、オフにかかわらずに定常
的に電源電圧が供給される。

時計回路４は定電圧回路５から供給される電源電圧によ
って定常的に動作され、時計用発振回路とその発振回路
の出力を受けることによって時計データを形成する論理
回路（いずれも図示しない）をその内部にもつ。時計用
発振回路、は、その発振周波数が、外付けされる水晶振
動子（図示しない）によって決定され、例えば３２．７
６８ＫＨｚのような比較的低い値にされる。時計回路４
によって形成された時計データは、外付けされる液晶表
示装置からなるような表示装置１０によって表示される
。

この実施例に従うと、前記第２オートクリア回路１とと
もに、第１オートクリア回路９が設けられている。

第１オートクリア回路９は、その具体例を後で第２図に
示すように、実質的にその動作期間が時計回路４から供
給されるクロックパルスＣＬＫによって決定されるタイ
マーもしくはカウンタ回路からなる。第１オートクリア
回路９は、スイッチコントロール回路７から出力される
制御信号Ｓによって、パワースイッチＱのオンと同期し
て起動される。特に制限されないが、第１オートクリア
回路９は、その電源電圧が定電圧回路５から供給される
。

電源が投入されたなら、すなわち、パワースイッチＱが
オン状態にされたなら、これに応じて第１オートクリア
回路９からオートクリア信号が出力される。そのオート
クリア信号は、ゲート回路Ｇ工を介してマイクロコンピ
ュータ回路８に供給される。電源投入後、クロックパル
スＣＬＫが所定個発生されると、それに応じて第１オー
トクリア回路９からのオートクリア信号の出力が停止さ
れる。

特に制限されないが、第１オートクリア回路９からオー
トクリア信号が出力される期間は、外部電源ＶＥＸが良
好な状態にあるときは第２オートクリア回路１から出力
されるオートクリアイ８号の期間よりも長くされる。こ
れによって、外部電源ＶＥＸが良好な状態にあるときに
マイクロコンピュータ回路８に供給されるオートクリア
信号は。

実質的に第１オー１へクリア回路９によって決定される
。

第２オー１−クリア回路上は、電源電圧レベルを検出す
るレベル検出回路を含み、電源電圧レベルが良好なレベ
ルでないならば、その間オートクリア信号を出力する。

それ故に、電源電圧レベルが充分でない状態においてマ
イクロコンピュータ回路８が動作してしまうことが防止
される。これによって、マイクロコンピュータ回路８の
誤動作の危険性を除去することができ、ＲＡＭ６内のデ
ータが誤って変更されてしまうような誤動作を防止でき
る。

第２オートクリア回路上は、外部電源ＶＥＸが電池から
なる場合のように、その寿命にもとづく内部抵抗の増大
によって、電源投入時の内部電源配線Ｖ　ｏ　ｏにおけ
る立上り速度が低下した場合や、゛電源電圧が低下した
場合において、回路の望ましくない動作を防止する。

第１オートクリア回路９の回路図が第２図に示されてい
る。第１オートクリア回路９にはチップ内部の上記スイ
ッチコントロール回路７から上記ＮＭＯＳパワースイッ
チＱに供給される制御信号Ｓが供給される。

この第１オートクリア回路９の動作は次のようになる。

すなわち、ＮＭＯＳパワースイッチＱがオンされると、
それに同期してフリップフロップＦＦＩ〜ＦＦ４からな
るカウンタの非動作状態が解除される。カウンタ構成す
る各フリップフロップの出力によってＮＯＲゲートＧ３
の出力信号は予め“Ｌ　１ルベルになるような状態にさ
れている。

その信号がＮＯＲゲートａ　ｓの一方の端子に入力され
、ＮＯＲゲートＧ、は実質的にインバータとして動作す
るようになる。これによって、この時点から上記時計回
路４より出力されている、例えば、Ｉ　Ｋ　Ｈｚのクロ
ックパルスＣＬＫがＮＯＲゲートＧ、を介してフリップ
フロップＦＦＬ〜ＦＦ４に供給されるのでカウンタがク
ロックパルスＣＬＫの計数を開始するようにされている
。なお。

カウンタの計数値は、ＮＭＯＳパワースイッチＱがオフ
状態からオン状態に切替る際の電源電圧が十分立上り、
また、チップ内部の動作が十分安定するのに要する時間
が確保できるような値に設定しである。従って、カウン
タがその設定値になるまでの間クロックパルスＣＬＫは
カウントされ続ける。この間、インバータＧ１の出力、
すなわち、オートクリア信号はカウンタの出力がＬＬ　
Ｌ　ＩＩレベルであるので“Ｈ”レベルになる。そして
、カウンタの計数値が所定の値になった時、ＮＯＲゲー
トＧ、の入力信号がオール″Ｌ′″になり、その結果そ
の出力がＩＩ　ＨＩ＋レベルにされる。そして、ＮＯ・
ＲゲートＧ、の”Ｈレベル出力に応じてインバータＧ３
のＬＬ　Ｌ　１１レベルにされる。このとき、Ｎ○Ｒゲ
ートＧ、は、ＮＯＲゲートＧ、のＩＩ　Ｌ　ＩＴレベル
の信号によって閉じられる。これに応じてカカウンタは
計数動作を停止し、ＮＯＲゲートＧｊの出力は、以後連
続してＬＬ　Ｌ　Ｉ＋レベルを維持する。

第３図は、第２オー１へクリア回路上の回路図である。

第２オー１−クリア回路１は、電圧検出回路ＶＤＴ、タ
イマー回路ＴＭ及び出力回路ＦＦＯからなる。

電圧検出回路ＶＤＹは、ダイオード接続されたＰチャン
ネルＭＯＳＦＥＴＱ工からなるレベルシスト素子、上記
レベルシスト素子を介して電源電圧を受けるＰチャンネ
ルＭＯ５ＦＥＴＱ、、Ｑ、に対する負荷素子としてのデ
プレッション型ＮチャンネルＭＯ８ＦＥＴＱ、、及びＭ
Ｏ８ＦＥＴＱ４のゲートにおける電荷を電源オフ時に放
電させるためのＰチャンネルＭＯ８ＦＥＴＱ２からなる
。この回路において電源電圧ｖＩ）Ｄが小さい値ならＭ
Ｏ５ＦＥＴＱ、はオフ状態であり、ＭＯ５ＦＥＴＱ４の
ドレイン出力、すなわち、検出回路ＶＤＴの出力は、は
ぼ電源電圧ｖＤＤに等しいレベルにされる。電源電圧レ
ベルがＭＯ３ＦＥＴＱ２とＧ４のしきい値電圧の和より
も大きいレベルに増大されることによってＭＯ８ＦＥＴ
Ｑ、がオン状態にされ、回路ＶＤＴの出力はほぼ接地電
位に等しいようなレベルにされる。

タイマー回路ＴＭは、図示のようなＭＯＳ　［”　ＥＴ
Ｑｓ、　Ｑ、、Ｃ７、ＱＩｌ及び容量Ｃ，及びＣ２から
なる。容量Ｃ２は、容量Ｃ１に対し十分に大きくされて
いる。Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ及びＣ７は第１図
のクロックパルス発生回路３から出力される互いに位相
の異なるクロックパルスφ□及びφ２によって交互にオ
ン状態にされる。

電源投入後においては、電圧検出回路ＶＤＴの出力は、
はぼ電源電圧■Ｄｆ）に等しいレベルであり、これに応
じてＭＯＳＦＥＴＱ、はオフ状態ににされている。この
ときタイマー回路ＴＭの出力は、はぼ接地電位のレベル
にある。

電源電圧Ｖ　ｏ　ｏのレベル増加により回路ＶＤＴの出
力がほぼ接地電位にされ、ＭＯＳＦＥＴＱ。

がオン状態にされる。これに応じて、タイマー回路ＴＭ
の動作は次のようになる。

すなわち、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　ｓがオンになる
ことにより、容量Ｃ１が充電され、次にＭＯＳＦＥＴＱ
５がオフ、ＭＯＳＦＥＴＱ、がオンによることばより、
容量Ｃ１の電荷が容量Ｃ２へ分配される。その結果、容
ｉｔ　Ｃ２の端子間に小さい電圧が現れる。

再びＭＯＳＦＥＴＱ５がオンされ、容量Ｃ工が充゛准さ
ｎる。容ｉｃ、の電荷は、Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　
７がオンされることにより再び容量Ｃ２へ分配される。

以下、同様な動作の繰返しによって、容ｆｉｔｃｚの端
子間電圧、すなわち、タイマー回路の出力は、そのレベ
ルが徐々に増大される。

出力回路ＦＦＯは、タイマー回路ＴＭの出力レベルを判
別し、それに応じてその出力Ｑからオートクリア信号を
出力する。出力回路ＦＦＯは、特に限定されないが、フ
リップフロップ回路から構成される。タイマー回路ＴＭ
の出力は、フリップフロップ回路のリセット端子Ｒに供
給される。フリップフロップ回路は、電源投入によって
自動的にリセット状態にされるように、その内部が構成
される。例えば、互いに交差結合される一対のインバー
タ回路の一方における負荷素子が他方のインバータ回路
における負荷素子が他方のインバータ回路における負荷
素子と異なる特性を持つようにされる。

これによって、出力回路ＦＦＯは、電源投入によりセッ
ト状態にされ、タイマー回路ＴＭの出力が所定レベル以
上にされることによってリセット状態にされる。

［効果］ チップ内部のパワースイッチがオフ時においても動作さ
れている時計回路からの信号を受けるカウンタを設け、
そのカウンタ回路はパワースイッチオフ時には非動作の
状態にしておき、スイッチコントロール回路によってパ
ワースイッチがオンされるのに対応してカウンタ回路の
非動作状態を解除し、時計機能部から出力されているク
ロックパルスの計数を開始させ、十分に内部電源電圧が
立上り、また、チップ内部の回路の動作が安定するまで
オートクリア回路からオートクリア信号を出力させるの
でマイクロコンピュータシステムの誤動作が防止される
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、電源投入時に内部レジスタやメモリ等をクリアするた
めのオートクリア回路を有するシステムに適用したもの
について説明したがこの発明は電源投入時に内部回路に
リセットをかけるリセット信号を発生するイニシアラズ
リセット回路に適用することができる。

［利用分野］ 以上の説明では主ｉして本発明者によってなされた発明
をその背景となった利用分野である時計機能を有するマ
イクロコンピュータシステムに適用した場合について説
明したが、それに限定されるものでなく、例えば、時計
機能を備えており、また、低？Ｆ４費電力化したいシス
テム一般に適用できる。

【図面の簡単な説明】

第１図は、本発明を時計機能を有するようにされたマイ
クロコンピュータシステムに適用した場合の一実施例を
示す回路図、 第２図は、第１図に示した第１オー１−クリア回路の一
例を示す回路図、 第３図は、第２オートクリア回路の回路図である。 １・・・・第１オー１〜クリア回路、２・・・・発振回
路、３・・・・クロックパルス発生回路、４・・・・時
計回路、５・・・・定電圧回路、６・・・・ＲＡＭ　（
ランダム・アクセス・メモリ）、７・・・・スイッチコ
ントロール回路、８・・・・マイクロコンピュータ回路
、Ｑ・・・・ＮＭＯＳパワースイッチ、Ｃ・・・・ノイ
ズ吸収用コンデンサ、ＦＦＩ〜ＦＦ４・・・・カウンタ
を構成するフリップフロップ１．ＣＬＫ・・・・ＩＫＨ
ｚの周期のクロックパルス、Ｓ・・・・制御信号。 第１図

Claims (1)

1. 【特許請求の範囲】 １、スイッチ素子と、上記スイッチ素子とを介して電源
   電圧が供給される情報処理部と、上記スイッチ素子の動
   作状態にかかわらずに、定常的に動作状態にされる時計
   機能部とを持つ電子システムのための初期状態設定回路
   であって、少なくとも上記時計機能部から供給されるク
   ロックパルスを計数し上記スイッチ素子がオン状態にさ
   れてから所定期間経過するまで上記情報処理部を初期状
   態にさせるための信号を出力する第１回路からなること
   を特徴とする初期状態設定回路。 ２、上記初期状態設定回路は、上記第１回路とともに、
   上記スイッチ素子を介して供給される電源電圧を検出し
   少なくともそのレベルが所定レベルに達した後のタイミ
   ングまで上記情報処理部を初期状態にさせるための信号
   を出力する第２回路を含んでいることを特徴とする特許
   請求の範囲第１項記載の初期状態設定回路。