CN218243491U - 一种开关电路 - Google Patents

Abstract

本实用新型提供一种开关电路，开关电路的第一PMOS管的源极和衬底、第二PMOS管的源极和衬底、第四PMOS管的衬底和第三PMOS管的漏极均连接在第一节点处，第一NMOS管的源极和衬底、第二NMOS管的源极和衬底、第四NMOS管的衬底和第三NMOS管的漏极均连接在第二节点处，使得开关电路关闭时第一NMOS管、第二NMOS管、第四NMOS管、第一PMOS管、第二PMOS管和第四PMOS管可以完全关闭，从而解决了输出端串扰输入端造成的漏电风险；在导通时通过第一节点处的电压来确定第四PMOS管的衬底电压，第二节点处的电压来确定第四NMOS管的衬底电压，从而解决第四PMOS管和第四NMOS管因衬底偏置效应产生的问题。

Description

一种开关电路

技术领域

本实用新型涉及集成电路领域，特别涉及一种开关电路。

背景技术

开关电路是一种能使模拟信号通过或阻断，主要用于模拟信号与数字控制的接口。随着近年来集成电路的发展，开关电路的开关性能有了很大的提高，可以工作在非常低的工作电压，具有具有较低的导通电阻、很小的封装尺寸，被广泛用于测试设备、通讯产品、以及多媒体系统等。

目前传输门电路作为开关电路，所述开关电路包括并联连接的PMOS 管和NMOS管，由于PMOS管的衬底和NMOS管的衬底存在偏置效应(即体效应)，该偏置效应对PMOS管的衬底和NMOS管的阈值电压存在影响, 会使得导通电阻大幅增加，甚至不导通而无法传输，这样就无法将传输门电路视同为开关。

为了解决上述问题，采用如图1所示的开关电路包括PMOS管TP和 NMOS管TN，所述PMOS管的衬底与源极短接后连接输入端Vi，所述输入端接收模拟信号，所述NMOS管的衬底与源极短接后也连接所述输入端 Vi，所述PMOS管的漏极和所述NMOS管的漏极均连接输出端Vout，所述 PMOS管的栅极接收第一控制信号C1，所述NMOS管接收第二控制信号 C2。该开关电路促使PMOS管和NMOS管都没有出现偏置效应，解决了因衬底偏置效应产生的问题。但是该开关电路的输出端会串扰所述输入端，造成无法关断，引起漏电风险。

实用新型内容

本实用新型的目的在于，提供一种开关电路，可以解决开关电路中 PMOS管和NMOS管的衬底偏置效应，以及避免了输出端会串扰输入端，引起漏电的风险。

为了解决上述问题，本实用新型提供一种开关电路，所述开关电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一 NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述开关电路具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第三PMOS管的漏极均连接在第一节点处，所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第三NMOS管的漏极均连接在第二节点处，所述第三PMOS管的源极连接电源，所述第三NMOS管的源极接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第四PMOS管的栅极和所述第三NMOS管的栅极均接收第一控制信号，所述第一NMOS管的栅极、第二NMOS管的栅极、所述第四NMOS管的栅极和所述第三PMOS 管的栅极均接收第二控制信号，所述第一PMOS管的漏极、所述第四PMOS 管的漏极、所述第四NMOS管的漏极和所述第一NMOS管的漏极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第四NMOS管的源极和所述第二NMOS管的漏极均连接所述输出端。

可选的，所述第一PMOS管和所述第二PMOS管的尺寸均小于所述第四PMOS管的尺寸，所述第一PMOS管和所述第二PMOS管共同用于设定所述第四PMOS管的衬底偏压，所述第四PMOS管用于所述开关电路导通。

可选的，所述第一NMOS管和所述第二NMOS管的尺寸均小于所述第四NMOS管的尺寸，所述第一NMOS管和所述第二NMOS管共同用于设定所述第四NMOS管的衬底偏压，所述第四PMOS管和所述第四NMOS 管均用于所述开关电路导通。

可选的，所述第一控制信号和所述第二控制信号为互补的电压控制信号。

进一步的，所述第一控制信号为高电平，所述第二控制信号为低电平时，所述开关电路关闭。

进一步的，所述开关电路关闭时，所述第一PMOS管、所述第二PMOS 管、所述第四PMOS管、所述第一NMOS管、所述第二NMOS管和所述第四NMOS管均关闭。

进一步的，所述第一控制信号为低电平时，所述第二控制信号为高电平，所述开关电路导通。

进一步的，所述开关电路导通时，所述第一PMOS管、所述第二PMOS 管、所述第四PMOS管、所述第一NMOS管、所述第二NMOS管和所述第四NMOS管均导通，所述第三PMOS管和所述第三NMOS管均关闭。

可选的，所述输入端接收输入模拟信号，所述输出端输出经过所述开关电路流出的输出信号。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型提供一种开关电路，开关电路包括第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS 管、第三NMOS管和第四NMOS管，所述开关电路具有输入端和输出端，所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第三PMOS管的漏极均连接在第一节点处，所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第三NMOS管的漏极均连接在第二节点处，所述第三PMOS管的源极连接电源，所述第三NMOS管的源极接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第四PMOS管的栅极和所述第三NMOS管的栅极均接收第一控制信号，所述第一NMOS管的栅极、第二NMOS管的栅极、所述第四NMOS管的栅极和所述第三PMOS 管的栅极均接收第二控制信号，所述第一PMOS管的漏极、所述第四PMOS 管的漏极、所述第四NMOS管的漏极和所述第一NMOS管的漏极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第四NMOS管的源极和所述第二NMOS管的漏极均连接所述输出端。本实用新型的开关电路在关闭时所述第一NMOS管、第二NMOS管和第四 NMOS管的衬底透过第三NNMOS管接到最低电平，使得所述第一NMOS 管、第二NMOS管和第四NMOS管可以完全关闭；所述第一PMOS管、第二PMOS管和第四PMOS管的衬底透过第三PMOS管接到最高电平，使得所述第一PMOS管、第二PMOS管和第四PMOS管可以完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险；在导通时通过第一节点处的电压来确定所述第四PMOS管的衬底电压，第二节点处的电压来确定第四NMOS管的衬底电压，从而解决所述第四PMOS管和第四NMOS 管因衬底偏置效应产生的问题。

附图说明

图1是一种开关电路的电路图；

图2是本实用新型一实施例提供的一种开关电路的电路图。

具体实施方式

以下将对本实用新型的一种开关电路作进一步的详细描述。下面将参照附图对本实用新型进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

图2是本实施例提供的一种开关电路的电路图。如图2所示，本实施例提供一种开关电路，适用于双向偏置电路。

所述开关电路包括第一PMOS管TP1、第二PMOS管TP2、第三PMOS 管TP3、第四PMOS管TP4、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3和第四NMOS管TN4，所述开关电路具有输入端Vi 和输出端Vout。

所述第一PMOS管TP1的源极和衬底、所述第二PMOS管TP2的源极和衬底、所述第四PMOS管TP4的衬底和所述第三PMOS管TP3的漏极均连接在第一节点P处，所述第一NMOS管TN1的源极和衬底、所述第二NMOS管TN2的源极和衬底、所述第四NMOS管TN4的衬底和所述第三NMOS管TN3的漏极均连接在第二节点N处，所述第三PMOS管TP3 的源极连接电源，所述电源提供电压VCC，所述第三NMOS管TN3的源极接地GND，所述第一PMOS管TP1的栅极、所述第二PMOS管TP2的栅极、所述第四PMOS管TP4的栅极和所述第三NMOS管TN3的栅极均接收第一控制信号C1，所述第一NMOS管TN1的栅极、第二NMOS管 TN2的栅极、所述第四NMOS管TN4的栅极和所述第三PMOS管TP3的栅极均接收第二控制信号C2，所述第一PMOS管TP1的漏极、所述第四 PMOS管TP4的漏极、所述第四NMOS管TN4的漏极和所述第一NMOS 管TN1的漏极均连接所述输入端Vi，所述第二PMOS管TP2的漏极、所述第四PMOS管TP4的源极、所述第四NMOS管TN4的源极和所述第二 NMOS管TN2的漏极均连接所述输出端Vout。

所述输入端Vi接收输入模拟信号，所述输出端Vout输出经过所述开关电路流出的输出信号。所述第一PMOS管TP1、所述第二PMOS管TP2、所述第三PMOS管TP3、所述第四PMOS管TP4、所述第一NMOS管TN1、所述第二NMOS管TN2、所述第三NMOS管TN3和所述第四NMOS管 TN4的衬底均为P型衬底，所述第一PMOS管TP1、所述第二PMOS管 TP2、所述第三PMOS管TP3和所述第四PMOS管TP4的源极和漏极均形成在NWELL(N阱区)中，也就是所有PMOS管的P型衬底中形成NWELL，并在NWELL中形成所有PMOS管的源极和漏极。所述第一PMOS管TP1、所述第二PMOS管TP2、所述第三PMOS管TP3和所述第四PMOS管TP4 的源极均掺杂了P型离子，即P+源极；所述第一NMOS管TN1、所述第二NMOS管TN2、所述第三NMOS管TN3和所述第四NMOS管TN4的源极均掺杂了N型离子，即N+源极。

所述第一PMOS管TP1和所述第二PMOS管TP2的尺寸均小于所述第四PMOS管TP4的尺寸，使得所述第一PMOS管TP1和所述第二PMOS 管TP2均为小尺寸PMOS管，从而使得所述第一PMOS管TP1和所述第二PMOS管TP2用于设定所述第四PMOS管TP4的衬底偏压；所述第一 NMOS管TN1和所述第二NMOS管TN2的尺寸均小于所述第四NMOS管 TN4的尺寸，使得所述第一NMOS管TN1和所述第二NMOS管TN2均为小尺寸NMOS管，从而使得所述第一NMOS管TN1和所述第二NMOS管 TN2用于设定所述第四NMOS管TN4的衬底偏压；还使得所述第四PMOS 管TP4和所述第四NMOS管TN4均为大尺寸，所述第四PMOS管TP4和所述第四NMOS管TN4均用于开关电路导通，所述第四PMOS管TP4和所述第四NMOS管TN4均没有串联其他器件，达到降低开关电路的导通电阻同时增加速度的效果。

所述第一控制信号C1和所述第二控制信号C2为互补的电压控制信号，也就是说，当所述第一控制信号C1为高电平时，所述第二控制信号C2为低电平，反之，当所述第一控制信号C1为低电平时，所述第二控制信号 C2为高电平。

详细的，当所述第一控制信号C1为高电平时，所述第二控制信号C2 为低电平，并且无论所述输入端Vi的输入模拟信号如何变化，所述第一 PMOS管TP1、所述第二PMOS管TP2和所述第四PMOS管TP4均不导通，即关闭，同样的，无论所述输入端Vi的输入模拟信号如何变化，所述第一 NMOS管TN1、所述第二NMOS管TN2和所述第四NMOS管TN4均不导通，即关闭。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，并且在所述输入端Vi的输入模拟信号的变化范围内，所述第一PMOS管 TP1、所述第二PMOS管TP2、所述第四PMOS管TP4、所述第一NMOS 管TN1、所述第二NMOS管TN2和所述第四NMOS管TN4均导通，所述第三PMOS管TP3和所述第三NMOS管TN3均关闭。

在本实施例中，所述开关电路具有两种状态，分别为导通和关闭。

当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述开关电路关闭。此时，所述第一PMOS管TP1、所述第二PMOS管TP2、所述第四PMOS管TP4、所述第一NMOS管TN1、所述第二NMOS管TN2 和所述第四NMOS管TN4均关闭。

详细的，当所述第一控制信号C1为高电平，所述第三NMOS管TN3 导通，所述第二控制信号C2为低电平时，所述第一NMOS管TN1、第二 NMOS管TN2和第四NMOS管TN4的衬底电压均透过所述第三NMOS管 TN3下拉至地GND(即所述第一NMOS管TN1、第二NMOS管TN2和第四NMOS管TN4的衬底电压设定为低电平)，使得所述第一NMOS管TN1 的源极、漏极、栅极和衬底中电压最低的，所述第二NMOS管TN2的衬底电压为所述第二NMOS管TN2的源极、漏极、栅极和衬底中电压最低的，所述第四NMOS管TN4的衬底电压为所述第四NMOS管TN4的源极、漏极、栅极和衬底中电压最低的，这样可以确保所述第一NMOS管TN1、第二NMOS管TN2和第四NMOS管TN4都能够完全关闭。同时，所述第三 PMOS管TP3导通，所述第一PMOS管TP1、第二PMOS管TP2和第四 PMOS管TP4的衬底电压均透过所述第三PMOS管TP3上拉至所述电源提供的电压VCC(即所述第一PMOS管TP1、第二PMOS管TP2和第四PMOS 管TP4的衬底电压设定为高电平)，使得所述第一PMOS管TP1的衬底电压是所述第一PMOS管TP1的源极、漏极、栅极和衬底中电压最高的，所述第二PMOS管TP2的衬底电压是所述第二PMOS管TP2的源极、漏极、栅极和衬底中电压最高的，所述第四PMOS管TP4的衬底电压是所述第四 PMOS管TP4的源极、漏极、栅极和衬底中电压最高的，这样可以确保所述第一PMOS管TP1、第二PMOS管TP2和第四PMOS管TP4都能够完全关闭。

由于所述第一PMOS管TP1的源极和衬底短接至第一节点P，所述第二PMOS管TP2的源极和衬底也短接至第一节点P，所述第四PMOS管 TP4的衬底也短接至第一节点P；所述第一NMOS管TN1的源极和衬底短接至第二节点N处，所述第二NMOS管TN2的源极和衬底也短接至第二节点N处，所述第四NMOS管TN4的衬底短接至第二节点N处，所述第一NMOS管TN1、第二NMOS管TN2和第四NMOS管TN4的衬底透过第三NNMOS管接到最低电平，使得所述第一NMOS管TN1、第二NMOS 管TN2和第四NMOS管TN4可以完全关闭；所述第一PMOS管TP1、第二PMOS管TP2和第四PMOS管TP4的衬底透过第三PMOS管接到最高电平，使得所述第一PMOS管TP1、第二PMOS管TP2和第四PMOS管 TP4可以完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，所述开关电路导通。此时，所述第一PMOS管TP1、所述第二PMOS管TP2 和所述第四PMOS管TP4均导通，和/或，所述第一NMOS管TN1、第二 NMOS管TN2和第四NMOS管TN4均导通。

由于所述第一节点P处的电压Vp的导通电位是透过所述第一PMOS 管TP1和第二PMOS管TP2来确定的，而所述第四PMOS管TP4的衬底连接在所述第一节点P处，使得所述开关电路给所述第四PMOS管TP4创建了专门的偏置电路(即所述第一PMOS管TP1、第二PMOS管TP2和第三PMOS管TP3组成的电路)，从而解决了所述第四PMOS管TP4因衬底偏置效应产生的问题。同时，由于所述第二节点N处的电压Vn的导通电位是透过所述第一NMOS管TN1和所述第二NMOS管TN2来确定的，而所述第四NMOS管TN4衬底连接在所述第二节点N处，使得所述开关电路给所述第四NMOS管TN4创建了专门的偏置电路(即第一NMOS管TN1、所述第二NMOS管TN2和所述第三NMOS管TN3组成的电路)，从而解决了所述第四NMOS管TN4因衬底偏置效应产生的问题。

在本实施例中，由于所述第一PMOS管TP1和所述第二PMOS管TP2 左右对称，且所述第一节点P处的电压Vp负载较所述输出端Vout的电压小，所述第一NMOS管TN1和所述第二NMOS管TN2左右对称，且所述第二节点N处的电压Vn负载较所述输出端Vout的电压小，使得所述开关电路适用于双向偏置电路，且该开关电路的反应时间快。

综上所述，本实用新型提供一种开关电路，开关电路包括第一PMOS 管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述开关电路具有输入端和输出端，所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第三PMOS管的漏极均连接在第一节点处，所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第三NMOS管的漏极均连接在第二节点处，所述第三PMOS管的源极连接电源，所述第三NMOS管的源极接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第四 PMOS管的栅极和所述第三NMOS管的栅极均接收第一控制信号，所述第一NMOS管的栅极、第二NMOS管的栅极、所述第四NMOS管的栅极和所述第三PMOS管的栅极均接收第二控制信号，所述第一PMOS管的漏极、所述第四PMOS管的漏极、所述第四NMOS管的漏极和所述第一NMOS 管的漏极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS 管的源极、所述第四NMOS管的源极和所述第二NMOS管的漏极均连接所述输出端。本实用新型的开关电路在关闭时所述第一NMOS管、第二 NMOS管和第四NMOS管的衬底透过第三NNMOS管接到最低电平，使得所述第一NMOS管、第二NMOS管和第四NMOS管可以完全关闭；所述第一PMOS管、第二PMOS管和第四PMOS管的衬底透过第三PMOS管接到最高电平，使得所述第一PMOS管、第二PMOS管和第四PMOS管可以完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险；在导通时通过第一节点处的电压来确定所述第四PMOS管的衬底电压，第二节点处的电压来确定第四NMOS管的衬底电压，从而解决所述第四PMOS 管和第四NMOS管因衬底偏置效应产生的问题。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

Claims (9)

1.一种开关电路，其特征在于，所述开关电路包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述开关电路具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第三PMOS管的漏极均连接在第一节点处，所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第三NMOS管的漏极均连接在第二节点处，所述第三PMOS管的源极连接电源，所述第三NMOS管的源极接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第四PMOS管的栅极和所述第三NMOS管的栅极均接收第一控制信号，所述第一NMOS管的栅极、第二NMOS管的栅极、所述第四NMOS管的栅极和所述第三PMOS管的栅极均接收第二控制信号，所述第一PMOS管的漏极、所述第四PMOS管的漏极、所述第四NMOS管的漏极和所述第一NMOS管的漏极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第四NMOS管的源极和所述第二NMOS管的漏极均连接所述输出端。

2.如权利要求1所述的开关电路，其特征在于，所述第一PMOS管和所述第二PMOS管的尺寸均小于所述第四PMOS管的尺寸，所述第一PMOS管和所述第二PMOS管共同用于设定所述第四PMOS管的衬底偏压，所述第四PMOS管用于所述开关电路导通。

3.如权利要求1所述的开关电路，其特征在于，所述第一NMOS管和所述第二NMOS管的尺寸均小于所述第四NMOS管的尺寸，所述第一NMOS管和所述第二NMOS管共同用于设定所述第四NMOS管的衬底偏压，所述第四PMOS管和所述第四NMOS管均用于所述开关电路导通。

4.如权利要求1所述的开关电路，其特征在于，所述第一控制信号和所述第二控制信号为互补的电压控制信号。

5.如权利要求4所述的开关电路，其特征在于，所述第一控制信号为高电平，所述第二控制信号为低电平时，所述开关电路关闭。

6.如权利要求5所述的开关电路，其特征在于，所述开关电路关闭时，所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第一NMOS管、所述第二NMOS管和所述第四NMOS管均关闭。

7.如权利要求4所述的开关电路，其特征在于，所述第一控制信号为低电平时，所述第二控制信号为高电平，所述开关电路导通。

8.如权利要求7所述的开关电路，其特征在于，所述开关电路导通时，所述第一PMOS管、所述第二PMOS管、所述第四PMOS管、所述第一NMOS管、所述第二NMOS管和所述第四NMOS管均导通，所述第三PMOS管和所述第三NMOS管均关闭。

9.如权利要求1所述的开关电路，其特征在于，所述输入端接收输入模拟信号，所述输出端输出经过所述开关电路流出的输出信号。

Images