CN117713779A - 一种模拟开关 - Google Patents

Abstract

本发明提供一种模拟开关，通过第一PMOS管的源极和衬底、第二PMOS管的源极和衬底、第三PMOS管的衬底、第四NMOS管的源极、第五NMOS管的源极和第六PMOS管的漏极连接在第一节点处，使得第一PMOS管、第二PMOS管、第四NMOS管、第五NMOS管和第六PMOS管构成第三PMOS管的偏置电路；第一NMOS管的源极和衬底、第二NMOS管的源极和衬底、第三NMOS管的衬底、第四PMOS管的源极和衬底、第五PMOS管的源极和衬底以及第六NMOS管的漏极连接在第二节点处，使得第一NMOS管、第二NMOS管、第四PMOS管、第五PMOS管和第六NMOS管构成第三NMOS管的偏置电路，从而解决了输出端串扰输入端造成的漏电风险以及第三PMOS管和第三NMOS管因衬底偏置效应产生的问题。

Description

一种模拟开关

技术领域

本发明涉及集成电路领域，特别涉及一种模拟开关。

背景技术

模拟开关是一种能使模拟信号通过或阻断，主要用于模拟信号与数字控制的接口。随着近年来集成电路的发展，模拟开关的开关性能有了很大的提高，可以工作在非常低的工作电压，具有具有较低的导通电阻、很小的封装尺寸，被广泛用于测试设备、通讯产品、以及多媒体系统等。

目前传输门电路作为模拟开关，所述模拟开关包括并联连接的PMOS管和NMOS管，由于PMOS管的衬底和NMOS管的衬底存在偏置效应(即体效应)，该偏置效应对PMOS管的衬底和NMOS管的阈值电压存在影响,会使得导通电阻大幅增加，甚至不导通而无法传输，这样就无法将传输门电路视同为开关。

为了解决上述问题，采用如图1所示的模拟开关包括PMOS管TP和NMOS管TN，所述PMOS管的衬底与源极短接后连接输入端Vi，所述输入端接收模拟信号，所述NMOS管的衬底与源极短接后也连接所述输入端Vi，所述PMOS管的漏极和所述NMOS管的漏极均连接输出端Vout，所述PMOS管的栅极接收第一控制信号C1，所述NMOS管接收第二控制信号C2。该模拟开关促使PMOS管和NMOS管都没有出现偏置效应，解决了因衬底偏置效应产生的问题。但是该模拟开关的输出端会串扰所述输入端，造成无法关断，引起漏电风险。

发明内容

本发明的目的在于，提供一种模拟开关，可以解决模拟开关中PMOS管和NMOS管的衬底偏置效应，以及避免了输出端会串扰输入端，引起漏电的风险。

为了解决上述问题，本发明提供一种模拟开关，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六PMOS管的漏极连接在第一节点P处，所述第六PMOS管的源极连接电源；所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第四PMOS管的源极和衬底、所述第五PMOS管的源极和衬底以及所述第六NMOS管的漏极连接在第二节点N处，所述第六NMOS管的源极接地；所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五PMOS管的栅极和所述第六NMOS管的栅极均连接第一控制信号；所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极和所述第六PMOS管的栅极均连接第二控制信号；所述第一PMOS管的漏极、所述第四NMOS管的漏极和衬底、所述第三PMOS管的漏极、所述第三NMOS管的漏极、所述第四PMOS管的漏极和所述第一NMOS管的漏极均连接所述输入端；所述第二PMOS管的漏极、所述第五NMOS管的漏极和衬底、所述第三PMOS管的源极、所述第三NMOS管的源极、所述第五PMOS管的漏极和所述第二NMOS管的漏极均连接所述输出端。

可选的，所述第一控制信号为高电平时，所述第一PMOS管、所述第二PMOS管、第三PMOS管、所述第四PMOS管和所述第五PMOS管均关闭，所述第六NMOS管导通；以及

所述第二控制信号为低电平时，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管和所述第五NMOS管均关闭，所述第六PMOS管导通。

可选的，当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管和所述第五NMOS管均导通，所述第六NMOS管和所述第六PMOS管均关闭。

可选的，当所述第一控制信号为高电平，所述第二控制信号为低电平时，所述模拟开关关闭。

进一步的，所述模拟开关关闭时，所述第六PMOS管导通，所述第一PMOS管的衬底、所述第二PMOS管的衬底和所述第三PMOS管的衬底均透过所述第六PMOS管上拉至所述电源电压，使得所述第一PMOS管、所述第二PMOS管和所述第三PMOS管都能够完全关闭。

进一步的，所述模拟开关关闭时，所述第六NMOS管导通，所述第一NMOS管的衬底、所述第二NMOS管的衬底和所述第三NMOS管的衬底均透过所述第六NMOS管下拉至地，使得所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都能够完全关闭。

可选的，当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述模拟开关导通。

进一步的，所述模拟开关导通时，所述第三PMOS管的衬底连接在所述第一节点处，所述第一节点处的导通电位透过所述第一PMOS管、所述第二PMOS管、所述第四NMOS管和所述第五NMOS管来确定的。

进一步的，所述模拟开关导通时，所述第三NMOS管的衬底连接在所述第二节点处，所述第二节点的导通电位透过所述第一NMOS管、所述第二NMOS管、所述第四PMOS管和所述第五PMOS管来确定的。

与现有技术相比，本发明具有以下有益效果：

本发明提供一种模拟开关，通过所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六PMOS管的漏极连接在第一节点处，使得所述第一PMOS管、所述第二PMOS管、所述第四NMOS管、所述第五NMOS管和所述第六PMOS管构成所述第三PMOS管的偏置电路；所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第四PMOS管的源极和衬底、所述第五PMOS管的源极和衬底以及所述第六NMOS管的漏极连接在第二节点处，使得所述第一NMOS管、所述第二NMOS管、所述第四PMOS管、所述第五PMOS管和所述第六NMOS管构成所述第三NMOS管的偏置电路，从而解决了所述输出端串扰所述输入端造成的漏电风险以及所述第三PMOS管和第三NMOS管因衬底偏置效应产生的问题。

附图说明

图1是一种模拟开关的电路图；

图2是本发明一实施例提供的一种模拟开关的电路图。

具体实施方式

以下将对本发明的一种模拟开关作进一步的详细描述。下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

图2是本实施例提供的一种模拟开关的电路图。如图2所示，本实施例提供一种模拟开关，包括第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6，所述模拟开关具有输入端Vi和输出端Vout。

所述第一PMOS管TP1的源极和衬底、所述第二PMOS管TP2的源极和衬底、所述第三PMOS管TP3的衬底、所述第四NMOS管TN4的源极、所述第五NMOS管TN5的源极和所述第六PMOS管TP6的漏极连接在第一节点P处，所述第六PMOS管TP6的源极连接电源，所述电源提供电压VCC；所述第一NMOS管TN1的源极和衬底、所述第二NMOS管TN2的源极和衬底、所述第三NMOS管TN3的衬底、所述第四PMOS管TP4的源极和衬底、所述第五PMOS管TP5的源极和衬底以及所述第六NMOS管TN6的漏极连接在第二节点N处，所述第六NMOS管TN6的源极接地GND；所述第一PMOS管TP1的栅极、所述第二PMOS管TP2的栅极、所述第三PMOS管TP3的栅极、所述第四PMOS管TP4的栅极、所述第五PMOS管TP5的栅极和所述第六NMOS管TN6的栅极均连接第一控制信号C1；所述第一NMOS管TN1的栅极、所述第二NMOS管TN2的栅极、所述第三NMOS管TN3的栅极、所述第四NMOS管TN4的栅极、所述第五NMOS管TN5的栅极和所述第六PMOS管TP6的栅极均连接第二控制信号C2；所述第一PMOS管TP1的漏极、所述第四NMOS管TN4的漏极和衬底、所述第三PMOS管TP3的漏极、所述第三NMOS管TN3的漏极、所述第四PMOS管TP4的漏极和所述第一NMOS管TN1的漏极均连接所述输入端Vi；所述第二PMOS管TP2的漏极、所述第五NMOS管TN5的漏极和衬底、所述第三PMOS管TP3的源极、所述第三NMOS管TN3的源极、所述第五PMOS管TP5的漏极和所述第二NMOS管TN2的漏极均连接所述输出端Vout。

所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6的衬底均为P型衬底，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5和第六PMOS管TP6的源极和漏极均形成在NWELL(N阱区)中，也就是在P型衬底中形成NWELL，在NWELL中形成源极和漏极。所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6的源极均掺杂了P型离子，即P+源极，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6的源极均掺杂了N型离子，即N+源极。

所述第一控制信号C1和所述第二控制信号C2为互补的电压控制信号，也就是说，当所述第一控制信号C1为高电平时，所述第二控制信号C2为低电平，反之，当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平。

详细的，当所述第一控制信号C1为高电平时，无论所述输入端Vi的输入模拟信号如何变化，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4和第五PMOS管TP5均不导通，即关闭，所述第六NMOS管TN6导通；同样的，所述第二控制信号C2为低电平时，无论所述输入端Vi的输入模拟信号如何变化，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4和第五NMOS管TN5均不导通，即关闭，所述第六PMOS管TP6导通。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，且在所述输入端Vi的输入模拟信号的变化范围内，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4和第五NMOS管TN5均导通，所述第六NMOS管TN6和第六PMOS管TP6均不导通，即关闭。

所述模拟开关具有两种状态，分别为导通和关闭。

当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述模拟开关关闭。此时，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4和第五NMOS管TN5均关闭，所述第六NMOS管TN6和第六PMOS管TP6均导通。

详细的，当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述第六PMOS管TP6导通，所述第一PMOS管TP1的衬底、所述第二PMOS管TP2的衬底和所述第三PMOS管TP3的衬底均透过所述第六PMOS管TP6上拉至电压VCC(即将所述第一PMOS管TP1、第二PMOS管TP2和第三PMOS管TP3的衬底均设定为高电平)，使得所述第一PMOS管TP1的衬底电压是所述第一PMOS管TP1的源极、漏极、栅极和衬底中电压最高的，所述第二PMOS管TP2的衬底电压是所述第二PMOS管TP2的源极、漏极、栅极和衬底中电压最高的，所述第三PMOS管TP3的衬底电压是所述第三PMOS管TP3的源极、漏极、栅极和衬底中电压最高的，这样可以确保所述第一PMOS管TP1、所述第二PMOS管TP2和所述第三PMOS管TP3都能够完全关闭。

所述模拟电路关闭时，由于所述第四NMOS管TN4和第五NMOS管TN5关闭，使得所述第四NMOS管TN4的寄生NP二极管的N端和所述第五NMOS管TN5的寄生NP二极管的N端均连接在第一节点P处，所述第一节点P处的电压透过所述第六PMOS管TP6上拉至电压VCC，导致所述第四NMOS管TN4的寄生NP二极管和所述第五NMOS管TN5的寄生NP二极管均不导通。

所述第六NMOS管TN6导通，所述第一NMOS管TN1的衬底、所述第二NMOS管TN2的衬底和所述第三NMOS管TN3的衬底均透过所述第六NMOS管TN6下拉至地GND(即将所述第一NMOS管TN1的衬底、所述第二NMOS管TN2的衬底和所述第三NMOS管TN3的衬底均设定为低电平)，所述第一NMOS管TN1的衬底电压为第一NMOS管TN1的源极、漏极、栅极和衬底中电压最低的，所述第二NMOS管TN2的衬底电压为所述第二NMOS管TN2的源极、漏极、栅极和衬底中电压最低的，所述第三NMOS管TN3的衬底电压为所述第三NMOS管TN3的源极、漏极、栅极和衬底中电压最低的，这样可以确保所述第一NMOS管TN1、所述第二NMOS管TN2和所述第三NMOS管TN3都能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。

所述模拟电路关闭时，由于所述第四PMOS管TP4和第五PMOS管TP5关闭，使得所述第四PMOS管TP4的寄生PN二极管的P端和所述第五PMOS管TP5的寄生PN二极管的P端均连接在第二节点N处，所述第二节点N处的电压透过所述第六NMOS管TN6下拉至地GND，导致所述第四PMOS管TP4的寄生PN二极管和所述第五PMOS管TP5的寄生PN二极管均不导通。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，所述模拟开关导通。此时，所述第三PMOS管TP3的衬底连接在所述第一节点P1处，而所述第一节点P处的导通电位透过所述第一PMOS管TP1、第二PMOS管TP2、第四NMOS管TN4和第五NMOS管TN5来确定的，从而解决了所述第三PMOS管TP3因衬底偏置效应产生的问题；所述第三NMOS管TN3的衬底连接在所述第二节点N处，而所述第二节点N的导通电位透过所述第一NMOS管TN1、第二NMOS管TN2、第四PMOS管TP4和第五PMOS管TP5来确定的，从而解决了所述第三NMOS管TN3因衬底偏置效应产生的问题。

在本实施例中，当所述输入端Vi输入电压为低电平(即GND)时，由于所述第一节点P处的导通电位透过所述第一PMOS管TP1、第二PMOS管TP2、第四NMOS管TN4和第五NMOS管TN5来确定的，因此，所述第一节点P处的电压也为低电平，所述第三PMOS管TP3的衬底接低电平，所述输出端Vout会透过所述第三PMOS管TP3的寄生PN二极管导通，从而使得所述模拟开关快速导通。

当所述输入端Vi输入电压为高电平(即VCC)时，所述第二节点N的导通电位透过所述第一NMOS管TN1、第二NMOS管TN2、第四PMOS管TP4和第五PMOS管TP5来确定的，因此，所述第三NMOS管TN3的衬底接高电平，所述输出端Vout会透过所述第三NMOS管TN3的寄生NP二极管导通，从而使得所述模拟开关快速导通。

综上所述，本发明提供一种模拟开关，通过所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六PMOS管的漏极连接在第一节点处，使得所述第一PMOS管、所述第二PMOS管、所述第四NMOS管、所述第五NMOS管和所述第六PMOS管构成所述第三PMOS管的偏置电路；所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第四PMOS管的源极和衬底、所述第五PMOS管的源极和衬底以及所述第六NMOS管的漏极连接在第二节点处，使得所述第一NMOS管、所述第二NMOS管、所述第四PMOS管、所述第五PMOS管和所述第六NMOS管构成所述第三NMOS管的偏置电路，从而解决了所述输出端串扰所述输入端造成的漏电风险以及所述第三PMOS管和第三NMOS管因衬底偏置效应产生的问题。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本发明已以较佳实施例披露如上，然而上述实施例并非用以限定本发明。对于任何熟悉本领域的技术人员而言，在不脱离本发明技术方案范围情况下，都可利用上述揭示的技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。

Claims (9)

1.一种模拟开关，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第二PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第四NMOS管的源极、所述第五NMOS管的源极和所述第六PMOS管的漏极连接在第一节点P处，所述第六PMOS管的源极连接电源；所述第一NMOS管的源极和衬底、所述第二NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第四PMOS管的源极和衬底、所述第五PMOS管的源极和衬底以及所述第六NMOS管的漏极连接在第二节点N处，所述第六NMOS管的源极接地；所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五PMOS管的栅极和所述第六NMOS管的栅极均连接第一控制信号；所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极和所述第六PMOS管的栅极均连接第二控制信号；所述第一PMOS管的漏极、所述第四NMOS管的漏极和衬底、所述第三PMOS管的漏极、所述第三NMOS管的漏极、所述第四PMOS管的漏极和所述第一NMOS管的漏极均连接所述输入端；所述第二PMOS管的漏极、所述第五NMOS管的漏极和衬底、所述第三PMOS管的源极、所述第三NMOS管的源极、所述第五PMOS管的漏极和所述第二NMOS管的漏极均连接所述输出端。

2.如权利要求1所述的模拟开关，其特征在于，

所述第一控制信号为高电平时，所述第一PMOS管、所述第二PMOS管、第三PMOS管、所述第四PMOS管和所述第五PMOS管均关闭，所述第六NMOS管导通；以及

所述第二控制信号为低电平时，所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管和所述第五NMOS管均关闭，所述第六PMOS管导通。

3.如权利要求1所述的模拟开关，其特征在于，当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述第一PMOS管、所述第二PMOS管、所述第三PMOS管、所述第四PMOS管、所述第五PMOS管、所述第一NMOS管、所述第二NMOS管、所述第三NMOS管、所述第四NMOS管和所述第五NMOS管均导通，所述第六NMOS管和所述第六PMOS管均关闭。

4.如权利要求1～3中任一项所述的模拟开关，其特征在于，当所述第一控制信号为高电平，所述第二控制信号为低电平时，所述模拟开关关闭。

5.如权利要求4所述的模拟开关，其特征在于，所述模拟开关关闭时，所述第六PMOS管导通，所述第一PMOS管的衬底、所述第二PMOS管的衬底和所述第三PMOS管的衬底均透过所述第六PMOS管上拉至所述电源电压，使得所述第一PMOS管、所述第二PMOS管和所述第三PMOS管都能够完全关闭。

6.如权利要求4所述的模拟开关，其特征在于，所述模拟开关关闭时，所述第六NMOS管导通，所述第一NMOS管的衬底、所述第二NMOS管的衬底和所述第三NMOS管的衬底均透过所述第六NMOS管下拉至地，使得所述第一NMOS管、所述第二NMOS管和所述第三NMOS管都能够完全关闭。

7.如权利要求1～3中任一项所述的模拟开关，其特征在于，当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述模拟开关导通。

8.如权利要求7所述的模拟开关，其特征在于，所述模拟开关导通时，所述第三PMOS管的衬底连接在所述第一节点处，所述第一节点处的导通电位透过所述第一PMOS管、所述第二PMOS管、所述第四NMOS管和所述第五NMOS管来确定的。

9.如权利要求7所述的模拟开关，其特征在于，所述模拟开关导通时，所述第三NMOS管的衬底连接在所述第二节点处，所述第二节点的导通电位透过所述第一NMOS管、所述第二NMOS管、所述第四PMOS管和所述第五PMOS管来确定的。