CN218071467U - 一种模拟开关 - Google Patents

Abstract

本实用新型提供一种模拟开关，在每个节点处通过PMOS管和NMOS管的搭配创建偏置电路，使得每个导通MOS管均具有一个偏置电路，并通过这些偏置电路确保各导通MOS管(即导通PMOS管和导通NMOS管)能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。还通过偏置电路确定各节点处的电压，从而解决各导通MOS管因衬底偏置效应产生的问题。

Description

一种模拟开关

技术领域

本实用新型涉及集成电路领域，特别涉及一种模拟开关。

背景技术

模拟开关是一种能使模拟信号通过或阻断，主要用于模拟信号与数字控制的接口。随着近年来集成电路的发展，模拟开关的开关性能有了很大的提高，可以工作在非常低的工作电压，具有具有较低的导通电阻、很小的封装尺寸，被广泛用于测试设备、通讯产品、以及多媒体系统等。

目前传输门电路作为模拟开关，所述模拟开关包括并联连接的PMOS管和NMOS管，由于PMOS管的衬底和NMOS管的衬底存在偏置效应(即体效应)，该偏置效应对PMOS管的衬底和NMOS管的阈值电压存在影响,会使得导通电阻大幅增加，甚至不导通而无法传输，这样就无法将传输门电路视同为开关。

为了解决上述问题，采用如图1所示的模拟开关包括PMOS管TP和NMOS管TN，所述PMOS管的衬底与源极短接后连接输入端Vi，所述输入端接收模拟信号，所述NMOS管的衬底与源极短接后也连接所述输入端Vi，所述PMOS管的漏极和所述NMOS管的漏极均连接输出端Vout，所述PMOS管的栅极接收第一控制信号C1，所述NMOS管接收第二控制信号C2。该模拟开关促使PMOS管和NMOS管都没有出现偏置效应，解决了因衬底偏置效应产生的问题。但是该模拟开关的输出端会串扰所述输入端，造成无法关断，引起漏电风险。

实用新型内容

本实用新型的目的在于，提供一种模拟开关，可以解决模拟开关中PMOS管和NMOS管的衬底偏置效应，以及避免了输出端会串扰输入端，引起漏电的风险。

为了解决上述问题，本实用新型提供一种模拟开关，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第三PMOS管的衬底和所述第五PMOS管的漏极连接第一节点，所述第三PMOS管的漏极连接所述第四PMOS管的漏极，所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第六PMOS管的漏极连接第二节点，所述第五PMOS管的源极和衬底以及所述第六PMOS管的源极和衬底均连接电源，所述第一NMOS管的源极和衬底、所述第三NMOS管的衬底和所述第五NMOS管的漏极均连接第三节点，所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第六NMOS管的漏极连接第四节点，所述第三NMOS管的漏极和所述第四NMOS管的漏极连接，所述第五NMOS管的源极和衬底以及所述第六NMOS管的源极和衬底均接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极均连接第一控制信号，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五PMOS管的栅极和所述第六PMOS管的栅极连接第二控制信号，所述第一PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的漏极和所述第三NMOS管的源极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第二NMOS管的漏极和所述第四NMOS管的源极均连接所述输出端。

可选的，所述第一PMOS管的尺寸和所述第二PMOS管的尺寸均小于所述第三PMOS管的尺寸和所述第四PMOS管的尺寸，使得所述第一PMOS管用于设定所述第三PMOS管的衬底偏压，所述第二PMOS管用于设定所述第四PMOS管的衬底偏压，所述第三PMOS管和第四PMOS管均用于模拟开关导通。

可选的，所述第一NMOS管的尺寸和所述第二NMOS管的尺寸均小于所述第三NMOS管的尺寸和第四NMOS管的尺寸，使得所述第一NMOS管用于设定所述第三NMOS管的衬底偏压，所述第二NMOS管用于设定所述第四NMOS管的衬底偏压，所述第三NMOS管和第四NMOS管均用于模拟开关导通。

可选的，所述第一控制信号为高电平时，所述第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管均关闭，所述第五NMOS管和第六NMOS管均导通；以及

所述第二控制信号为低电平时，所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管均关闭，所述第五PMOS管和第六PMOS管均导通，且所述模拟开关关闭。

可选的，当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述模拟开关导通，所述第三PMOS管的衬底连接在所述第一节点处，所述第一节点处的导通电位透过所述第一PMOS管确定的；所述第四PMOS管的衬底连接在所述第二节点处，所述第二节点处的导通电位透过所述第二PMOS管确定的；所述第三NMOS管的衬底连接在所述第三节点处，而所述第三节点处的导通电位透过所述第一NMOS管确定的；所述第四NMOS管的衬底连接在所述第四节点处，而所述第四节点处的导通电位透过所述第二NMOS管确定的。

另一方面，本实用新型还提供一种模拟开关，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第五NMOS管的漏极和所述第七PMOS管的漏极连接在第一节点处；所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底、所述第六NMOS管的漏极和所述第八PMOS管的漏极连接在第二节点处；所述第七PMOS管的源极和衬底以及所述第八PMOS管的源极和衬底均连接电源，所述第三PMOS管的漏极与所述第四PMOS管的漏极连接；所述第一NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第五PMOS管的漏极和所述第七NMOS管的漏极均连接第三节点；所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底、所述第六PMOS管的漏极和所述第八NMOS管的漏极均连接第四节点；所述第三NMOS管的漏极和所述第四NMOS管的漏极连接，所述第七NMOS管的源极和衬底以及所述第八NMOS管的源极和衬底均接地；所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五PMOS管的栅极、所述第六PMOS管的栅极、所述第七NMOS管的栅极和所述第八NMOS管的栅极均连接第一控制信号；所述第一NMOS管、所述第二NMOS管、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极、所述第六NMOS管的栅极、所述第七PMOS管的栅极、所述第八PMOS管的栅极均连接第二控制信号；所述第一PMOS管的漏极、所述第三PMOS管的源极、所述第五NMOS管的源极和衬底、所述第一NMOS管的漏极、所述第三NMOS管的源极和所述第五PMOS管的源极和衬底均连接所述输入端；所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第六NMOS管的源极和衬底、所述第二NMOS管的漏极、所述第四NMOS管的源极和所述第六PMOS管的源极和衬底均连接所述输出端。

可选的，所述第一控制信号为高电平，所述第二控制信号为低电平时，所述模拟开关具有关闭状态。

进一步的，所述第一控制信号为高电平时，无论所述输入端的输入模拟信号如何变化，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管均关闭；所述第七NMOS管和第八NMOS管均导通；以及

所述第二控制信号为低电平时，无论所述输入端的输入模拟信号如何变化，所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管均关闭，所述第七PMOS管和第八PMOS管均导通。

可选的，所述第一控制信号为低电平，所述第二控制信号为高电平时，所述模拟开关具有导通状态。

进一步的，所述第一控制信号为低电平时，所述第二控制信号为高电平，且在所述输入端的输入模拟信号的变化范围内，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管均导通，所述第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管均关闭。

与现有技术相比，本实用新型具有以下有益效果：

本实用新型提供一种模拟开关，在每个节点处通过PMOS管和NMOS管的搭配创建偏置电路，使得每个导通MOS管均具有一个偏置电路，并通过这些偏置电路确保各导通MOS管(即导通PMOS管和导通NMOS管)能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。还通过偏置电路确定各节点处的电压，从而解决各导通MOS管因衬底偏置效应产生的问题。

附图说明

图1是一种模拟开关的电路图；

图2是本实用新型实施例一提供的一种模拟开关的电路图；

图3为本实用新型实施例二提供的一种模拟开关的电路图。

具体实施方式

以下将对本实用新型的一种模拟开关作进一步的详细描述。下面将参照附图对本实用新型进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

为使本实用新型的目的、特征更明显易懂，下面结合附图对本实用新型的具体实施方式作进一步的说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本实用新型实施例的目的。

实施例一

图2是本实施例提供的一种模拟开关的电路图。如图2所示，本实施例提供一种模拟开关，包括第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6，所述模拟开关具有输入端Vi和输出端Vout。

所述第一PMOS管TP1的源极和衬底、所述第三PMOS管TP3的衬底和所述第五PMOS管TP5的漏极连接第一节点P1，所述第三PMOS管TP3的漏极连接所述第四PMOS管TP4的漏极，所述第二PMOS管TP2的源极和衬底、所述第四PMOS管TP4的衬底和所述第六PMOS管TP6的漏极连接第二节点P2，所述第五PMOS管TP5的源极和衬底以及所述第六PMOS管TP6的源极和衬底均连接电源，所述电源提供电压VCC，所述第一NMOS管TN1的源极和衬底、所述第三NMOS管TN3的衬底和所述第五NMOS管TN5的漏极均连接第三节点N1，所述第二NMOS管TN2的源极和衬底、所述第四NMOS管TN4的衬底和所述第六NMOS管TN6的漏极连接第四节点N2，所述第三NMOS管TN3的漏极和所述第四NMOS管TN4的漏极连接，所述第五NMOS管TN5的源极和衬底以及所述第六NMOS管TN6的源极和衬底均接地GND，所述第一PMOS管TP1的栅极、所述第二PMOS管TP2的栅极、所述第三PMOS管TP3的栅极、所述第四PMOS管TP4的栅极、所述第五NMOS管TN5的栅极和所述第六NMOS管TN6的栅极均连接第一控制信号C1，所述第一NMOS管TN1的栅极、所述第二NMOS管TN2的栅极、所述第三NMOS管TN3的栅极、所述第四NMOS管TN4的栅极、所述第五PMOS管TP5的栅极和所述第六PMOS管TP6的栅极连接第二控制信号C2，所述第一PMOS管TP1的漏极、所述第三PMOS管TP3的源极、所述第一NMOS管TN1的漏极和所述第三NMOS管TN3的源极均连接所述输入端Vi，所述第二PMOS管TP2的漏极、所述第四PMOS管TP4的源极、所述第二NMOS管TN2的漏极和所述第四NMOS管TN4的源极均连接所述输出端Vout。

所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6的衬底均为P型衬底，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5和第六PMOS管TP6的源极和漏极均形成在NWELL(N阱区)中，也就是在P型衬底中形成NWELL，在NWELL中形成源极和漏极。所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6的源极均掺杂了P型离子，即P+源极，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6的源极均掺杂了N型离子，即N+源极。

所述第一PMOS管TP1的尺寸和第二PMOS管TP2的尺寸均小于所述第三PMOS管TP3的尺寸和所述第四PMOS管TP4的尺寸，使得所述第一PMOS管TP1用于设定所述第三PMOS管TP3的衬底偏压，所述第二PMOS管TP2用于设定所述第四PMOS管TP4的衬底偏压；所述第一NMOS管TN1的尺寸和所述第二NMOS管TN2的尺寸均小于所述第三NMOS管TN3的尺寸和第四NMOS管TN4的尺寸，使得所述第一NMOS管TN1用于设定所述第三NMOS管TN3的衬底偏压，所述第二NMOS管TN2用于设定所述第四NMOS管TN4的衬底偏压。所述第三PMOS管TP3、第四PMOS管TP4、第三NMOS管TN3和第四NMOS管TN4均用于模拟开关导通。所述第三PMOS管TP3、第四PMOS管TP4、第三NMOS管TN3和第四NMOS管TN4均没有串联其他器件，达到降低模拟开关的导通电阻同时增加速度的效果。

所述第一控制信号C1和所述第二控制信号C2为互补的电压控制信号，也就是说，当所述第一控制信号C1为高电平时，所述第二控制信号C2为低电平，反之，当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平。

详细的，当所述第一控制信号C1为高电平时，无论所述输入端Vi的输入模拟信号如何变化，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3和第四PMOS管TP4均不导通，即关闭，所述第五NMOS管TN5和第六NMOS管TN6均导通；同样的，所述第二控制信号C2为低电平，无论所述输入端Vi的输入模拟信号如何变化，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3和第四NMOS管TN4均不导通，即关闭，所述第五PMOS管TP5和第六PMOS管TP6均导通。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，且在所述输入端Vi的输入模拟信号的变化范围内，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3和第四NMOS管TN4均导通，所述第五NMOS管TN5、第六NMOS管TN6、第五PMOS管TP5和第六PMOS管TP6均不导通，即关闭。

所述模拟开关具有两种状态，分别为导通和关闭。

当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述模拟开关关闭。此时，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3和第四PMOS管TP4均关闭，所述第五NMOS管TN5和第六NMOS管TN6均导通。详细的，当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述第五PMOS管TP5导通，所述第一PMOS管TP1的衬底和所述第三PMOS管TP3的衬底均透过所述第五PMOS管TP5上拉至电压VCC(即将所述第一PMOS管TP1和所述第三PMOS管TP3的衬底设定为高电平)，使得所述第一PMOS管TP1的衬底电压是所述第一PMOS管TP1的源极、漏极、栅极和衬底中电压最高的，所述第三PMOS管TP3的衬底电压是所述第三PMOS管TP3的源极、漏极、栅极和衬底中电压最高的，这样可以确保所述第一PMOS管TP1和所述第三PMOS管TP3都能够完全关闭。所述第六PMOS管TP6导通，所述第二PMOS管TP2的衬底和第四PMOS管TP4的衬底均透过所述第六PMOS管TP6上拉至电压VCC(即将所述第二PMOS管TP2和第四PMOS管TP4的衬底设定为高电平)，这样可以确保所述第二PMOS管TP2和第四PMOS管TP4都能够完全关闭。

同样的，当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述模拟开关关闭。此时，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3和第四NMOS管TN4均不导通，即关闭，所述第五PMOS管TP5和第六PMOS管TP6均导通。

详细的，所述第五NMOS管TN5导通，所述第一NMOS管TN1的衬底和所述第三NMOS管TN3的衬底均透过所述第五NMOS管TN5下拉至地GND(即将所述第一NMOS管TN1的衬底和所述第三NMOS管TN3的衬底设定为低电平)，所述第一NMOS管TN1的衬底电压为第一NMOS管TN1的源极、漏极、栅极和衬底中电压最低的，所述第三NMOS管TN3的衬底电压为所述第三NMOS管TN3的源极、漏极、栅极和衬底中电压最低的，这样可以确保所述第一NMOS管TN1和所述第三NMOS管TN3都能够完全关闭。所述第六NMOS管TN6导通，所述第二NMOS管TN2的衬底和所述第四NMOS管TN4的衬底均透过所述第六NMOS管TN6下拉至地GND(即将所述第二NMOS管TN2的衬底和所述第四NMOS管TN4的衬底设定为低电平)，这样可以确保所述第二NMOS管TN2和所述第四NMOS管TN4都能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，所述模拟开关导通。此时，所述第三PMOS管TP3的衬底连接在第一节点P1处，而所述第一节点P1处的导通电位透过所述第一PMOS管TP1来确定的，从而解决了所述第三PMOS管TP3因衬底偏置效应产生的问题；所述第四PMOS管TP4的衬底连接在第二节点P2处，而所述第二节点P2处的导通电位透过所述第二PMOS管TP2来确定的，从而解决了所述第四PMOS管TP4因衬底偏置效应产生的问题；所述第三NMOS管TN3的衬底连接在第三节点N1处，而所述第三节点N1处的导通电位透过所述第一NMOS管TN1来确定的，从而解决了所述第三NMOS管TN3因衬底偏置效应产生的问题；所述第四NMOS管TN4的衬底连接在第四节点N2处，而所述第四节点N2处的导通电位透过所述第二NMOS管TN2来确定的，从而解决了所述第四NMOS管TN4因衬底偏置效应产生的问题。

实施例二

图3为本实施例提供的一种模拟开关的电路图。如图3所示，本实施例提供一种模拟开关，包括第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、第七PMOS管TP7、第八PMOS管TP8、第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5、第六NMOS管TN6、第七NMOS管TN7和第八NMOS管TN8，所述模拟开关具有输入端Vi和输出端Vout。

所述第一PMOS管TP1的源极和衬底、所述第三PMOS管TP3的衬底、所述第五NMOS管TN5的漏极和所述第七PMOS管TP7的漏极连接在第一节点P1处；所述第二PMOS管TP2的源极和衬底、所述第四PMOS管TP4的衬底、所述第六NMOS管TN6的漏极和所述第八PMOS管TP8的漏极连接在第二节点P2处；所述第七PMOS管TP7的源极和衬底以及所述第八PMOS管TP8的源极和衬底均连接电源，所述电源提供电压VCC，所述第三PMOS管TP3的漏极与所述第四PMOS管TP4的漏极连接；所述第一NMOS管TN1的源极和衬底、所述第三NMOS管TN3的衬底、所述第五PMOS管TP5的漏极和所述第七NMOS管TN7的漏极均连接第三节点N1；所述第二NMOS管TN2的源极和衬底、所述第四NMOS管TN4的衬底、所述第六PMOS管TP6的漏极和所述第八NMOS管TN8的漏极均连接第四节点N2；所述第三NMOS管TN3的漏极和所述第四NMOS管TN4的漏极连接，所述第七NMOS管TN7的源极和衬底以及所述第八NMOS管TN8的源极和衬底均接地GND；所述第一PMOS管TP1的栅极、所述第二PMOS管TP2的栅极、所述第三PMOS管TP3的栅极、所述第四PMOS管TP4的栅极、所述第五PMOS管TP5的栅极、所述第六PMOS管TP6的栅极、所述第七NMOS管TN7的栅极和所述第八NMOS管TN8的栅极均连接第一控制信号C1；所述第一NMOS管TN1、所述第二NMOS管TN2、所述第三NMOS管TN3的栅极、所述第四NMOS管TN4的栅极、所述第五NMOS管TN5的栅极、所述第六NMOS管TN6的栅极、所述第七PMOS管TP7的栅极、所述第八PMOS管TP8的栅极均连接第二控制信号C2；所述第一PMOS管TP1的漏极、所述第三PMOS管TP3的源极、所述第五NMOS管TN5的源极和衬底、所述第一NMOS管TN1的漏极、所述第三NMOS管TN3的源极和所述第五PMOS管TP5的源极和衬底均连接所述输入端Vi；所述第二PMOS管TP2的漏极、所述第四PMOS管TP4的源极、所述第六NMOS管TN6的源极和衬底、所述第二NMOS管TN2的漏极、所述第四NMOS管TN4的源极和所述第六PMOS管TP6的源极和衬底均连接所述输出端Vout。

所述第一控制信号C1和所述第二控制信号C2为互补的电压控制信号，也就是说，当所述第一控制信号C1为高电平时，所述第二控制信号C2为低电平，反之，当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平。详细的，当所述第一控制信号C1为高电平时，无论所述输入端Vi的输入模拟信号如何变化，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5和第六PMOS管TP6均不导通，即关闭；所述第七NMOS管TN7和第八NMOS管TN8均导通。同样的，所述第二控制信号C2为低电平时，无论所述输入端Vi的输入模拟信号如何变化，所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6均不导通，即关闭，所述第七PMOS管TP7和第八PMOS管TP8均导通。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，且在所述输入端Vi的输入模拟信号的变化范围内，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6均导通，所述第七PMOS管TP7、第八PMOS管TP8、第七NMOS管TN7和第八NMOS管TN8均不导通，即关闭。

所述模拟开关具有两种状态，分别为导通和关闭。

当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述模拟开关关闭。此时，所述第一PMOS管TP1、第二PMOS管TP2、第三PMOS管TP3、第四PMOS管TP4、第五PMOS管TP5、第六PMOS管TP6、所述第一NMOS管TN1、第二NMOS管TN2、第三NMOS管TN3、第四NMOS管TN4、第五NMOS管TN5和第六NMOS管TN6均不导通，即关闭，所述第七PMOS管TP7、第八PMOS管TP8、第七NMOS管TN7和第八NMOS管TN8均导通。

详细的，当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述第七PMOS管TP7导通，所述第一PMOS管TP1的衬底和所述第三PMOS管TP3的衬底均透过所述第七PMOS管TP7上拉至电压VCC(即将所述第一PMOS管TP1和所述第三PMOS管TP3的衬底设定为高电平)，使得所述第一PMOS管TP1的衬底电压是所述第一PMOS管TP1的源极、漏极、栅极和衬底中电压最高的，所述第三PMOS管TP3的衬底电压是所述第三PMOS管TP3的源极、漏极、栅极和衬底中电压最高的，这样可以确保所述第一PMOS管TP1的衬底和所述第三PMOS管TP3都能够完全关闭。所述第八PMOS管TP8导通，所述第二PMOS管TP2的衬底和第四PMOS管TP4的衬底均透过所述第八PMOS管TP8上拉至电压VCC(即将所述第二PMOS管TP2和第四PMOS管TP4的衬底设定为高电平)，这样可以确保所述第二PMOS管TP2和第四PMOS管TP4都能够完全关闭。

同样的，当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述第七NMOS管TN7导通，所述第一NMOS管TN1的衬底和所述第三NMOS管TN3的衬底均透过所述第七NMOS管TN7下拉至地GND(即将所述第一NMOS管TN1的衬底和所述第三NMOS管TN3的衬底设定为低电平)，使得所述第一NMOS管TN1的衬底电压为第一NMOS管TN1的源极、漏极、栅极和衬底中电压最低的，所述第三NMOS管TN3的衬底电压为所述第三NMOS管TN3的源极、漏极、栅极和衬底中电压最低的，这样可以确保所述第一NMOS管TN1和所述第三NMOS管TN3都能够完全关闭。所述第八NMOS管TN8导通，所述第二NMOS管TN2的衬底和所述第四NMOS管TN4的衬底均透过所述第八NMOS管TN8下拉至地GND(即将所述第二NMOS管TN2的衬底和所述第四NMOS管TN4的衬底设定为低电平)，这样可以确保所述第二NMOS管TN2和所述第四NMOS管TN4都能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。

由于当所述第一控制信号C1为高电平，所述第二控制信号C2为低电平时，所述第五PMOS管TP5和第六PMOS管TP6关闭，所述第五PMOS管TP5的寄生PN二极管的P端连接在所述第三节点N1处，并透过所述第七NMOS管TN7下拉至地GND，使得所述第五PMOS管TP5的寄生PN二极管不导通；所述第六PMOS管TP6的寄生PN二极管的P端连接在所述第四节点N2处，并透过所述第八NMOS管TN8下拉至地GND，使得所述第六PMOS管TP6的寄生PN二极管不导通。所述第五NMOS管TN5和第六NMOS管TN6关闭，所述第五NMOS管TN5的寄生NP二极管连接在所述第一节点P1处，并透过所述第七PMOS管TP7上拉直电压VCC，使得所述第五NMOS管TN5的寄生NP二极管不导通；所述第六NMOS管TN6的寄生NP二极管连接在所述第二节点P2处，并透过所述第八PMOS管TP8上拉直电压VCC，使得所述第六PMOS管TP6的寄生PN二极管不导通。

当所述第一控制信号C1为低电平时，所述第二控制信号C2为高电平，所述模拟开关导通。此时，所述第三PMOS管TP3的衬底连接在所述第一节点P1处，而所述第一节点P1处的导通电位透过所述第一PMOS管TP1和第五NMOS管TN5来确定的，从而解决了所述第三PMOS管TP3因衬底偏置效应产生的问题；所述第四PMOS管TP4的衬底连接在所述第二节点P2处，而所述第二节点P2处的导通电位透过所述第二PMOS管TP2和第六NMOS管TN6来确定的，从而解决了第四PMOS管TP4因衬底偏置效应产生的问题；所述第三NMOS管TN3的衬底连接在所述第三节点N1处，而所述第三节点N1处的导通电位透过所述第一NMOS管TN1和第五PMOS管TP5来确定的，从而解决了所述第三NMOS管TN3因衬底偏置效应产生的问题；所述第四NMOS管TN4的衬底连接在所述第四节点N2处，而所述第四节点N2处的导通电位透过所述第二NMOS管TN2和第六PMOS管TP6来确定的，从而解决了所述第四NMOS管TN4因衬底偏置效应产生的问题。

在本实施例中，当所述输入端Vi输入低电平(例如GND)时，由于在所述第一节点P1处的导通电位透过所述第一PMOS管TP1和第五NMOS管TN5来确定，此时，所述第三PMOS管TP3的衬底接低电平，并透过所述第三PMOS管TP3寄生PN二极管导通后，连接到所述第四PMOS管TP4寄生的PN二极管导通，所述第四PMOS管TP4的衬底电压(即第二节点P2的电压)与输入端的输入电压相同，再透过所述第二控制信号C2的高电平打开所述第五PMOS管TP5的寄生PN二极管和所述第六PMOS管TP6的寄生PN二极管，最后导通至所述输出端Vout，从而加速了所述模拟开关的打开。

当输入端Vi输入高电平时，由于在所述第三节点N1的导通电位透过所述第一NMOS管TN1和第五PMOS管TP5来确定的，此时，所述第三节点N1处的电压为高电平，所述第三NMOS管TN3的衬底连接高电平，并透过所述第三NMOS管TN3的寄生NP二极管导通后，连接到所述第四NMOS管TN4的寄生NP二极管导通，所述第四NMOS管TN4的衬底电压与输入端的输入电压相同，再透过所述第一控制信号C1的低电平打开所述第五NMOS管TN5的寄生NP二极管和所述第六NMOS管TN6的寄生NP二极管，最后导通至输出端Vout，从而加速了模拟开关的打开。

综上所述，本实用新型提供的一种模拟开关，在每个节点处通过PMOS管和NMOS管的搭配创建偏置电路，使得每个导通MOS管均具有一个偏置电路，并通过这些偏置电路确保各导通MOS管(即导通PMOS管和导通NMOS管)能够完全关闭，从而解决了所述输出端串扰所述输入端造成的漏电风险。还通过偏置电路确定各节点处的电压，从而解决各导通MOS管因衬底偏置效应产生的问题。

此外，需要说明的是，除非特别说明或者指出，否则说明书中的术语“第一”、“第二”等的描述仅仅用于区分说明书中的各个组件、元素、步骤等，而不是用于表示各个组件、元素、步骤之间的逻辑关系或者顺序关系等。

可以理解的是，虽然本实用新型已以较佳实施例披露如上，然而上述实施例并非用以限定本实用新型。对于任何熟悉本领域的技术人员而言，在不脱离本实用新型技术方案范围情况下，都可利用上述揭示的技术内容对本实用新型技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本实用新型技术方案的内容，依据本实用新型的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本实用新型技术方案保护的范围内。

Claims (10)

1.一种模拟开关，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第三PMOS管的衬底和所述第五PMOS管的漏极连接第一节点，所述第三PMOS管的漏极连接所述第四PMOS管的漏极，所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底和所述第六PMOS管的漏极连接第二节点，所述第五PMOS管的源极和衬底以及所述第六PMOS管的源极和衬底均连接电源，所述第一NMOS管的源极和衬底、所述第三NMOS管的衬底和所述第五NMOS管的漏极均连接第三节点，所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底和所述第六NMOS管的漏极连接第四节点，所述第三NMOS管的漏极和所述第四NMOS管的漏极连接，所述第五NMOS管的源极和衬底以及所述第六NMOS管的源极和衬底均接地，所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五NMOS管的栅极和所述第六NMOS管的栅极均连接第一控制信号，所述第一NMOS管的栅极、所述第二NMOS管的栅极、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五PMOS管的栅极和所述第六PMOS管的栅极连接第二控制信号，所述第一PMOS管的漏极、所述第三PMOS管的源极、所述第一NMOS管的漏极和所述第三NMOS管的源极均连接所述输入端，所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第二NMOS管的漏极和所述第四NMOS管的源极均连接所述输出端。

2.如权利要求1所述的模拟开关，其特征在于，所述第一PMOS管的尺寸和所述第二PMOS管的尺寸均小于所述第三PMOS管的尺寸和所述第四PMOS管的尺寸，使得所述第一PMOS管用于设定所述第三PMOS管的衬底偏压，所述第二PMOS管用于设定所述第四PMOS管的衬底偏压，所述第三PMOS管和第四PMOS管均用于模拟开关导通。

3.如权利要求1所述的模拟开关，其特征在于，所述第一NMOS管的尺寸和所述第二NMOS管的尺寸均小于所述第三NMOS管的尺寸和第四NMOS管的尺寸，使得所述第一NMOS管用于设定所述第三NMOS管的衬底偏压，所述第二NMOS管用于设定所述第四NMOS管的衬底偏压，所述第三NMOS管和第四NMOS管均用于模拟开关导通。

4.如权利要求1所述的模拟开关，其特征在于，

所述第一控制信号为高电平时，所述第一PMOS管、第二PMOS管、第三PMOS管和第四PMOS管均关闭，所述第五NMOS管和第六NMOS管均导通；以及

所述第二控制信号为低电平时，所述第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管均关闭，所述第五PMOS管和第六PMOS管均导通，且所述模拟开关关闭。

5.如权利要求1所述的模拟开关，其特征在于，

当所述第一控制信号为低电平时，所述第二控制信号为高电平，所述模拟开关导通，所述第三PMOS管的衬底连接在所述第一节点处，所述第一节点处的导通电位透过所述第一PMOS管确定的；所述第四PMOS管的衬底连接在所述第二节点处，所述第二节点处的导通电位透过所述第二PMOS管确定的；所述第三NMOS管的衬底连接在所述第三节点处，而所述第三节点处的导通电位透过所述第一NMOS管确定的；所述第四NMOS管的衬底连接在所述第四节点处，而所述第四节点处的导通电位透过所述第二NMOS管确定的。

6.一种模拟开关，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管和第八NMOS管，所述模拟开关具有输入端和输出端，

所述第一PMOS管的源极和衬底、所述第三PMOS管的衬底、所述第五NMOS管的漏极和所述第七PMOS管的漏极连接在第一节点处；所述第二PMOS管的源极和衬底、所述第四PMOS管的衬底、所述第六NMOS管的漏极和所述第八PMOS管的漏极连接在第二节点处；所述第七PMOS管的源极和衬底以及所述第八PMOS管的源极和衬底均连接电源，所述第三PMOS管的漏极与所述第四PMOS管的漏极连接；所述第一NMOS管的源极和衬底、所述第三NMOS管的衬底、所述第五PMOS管的漏极和所述第七NMOS管的漏极均连接第三节点；所述第二NMOS管的源极和衬底、所述第四NMOS管的衬底、所述第六PMOS管的漏极和所述第八NMOS管的漏极均连接第四节点；所述第三NMOS管的漏极和所述第四NMOS管的漏极连接，所述第七NMOS管的源极和衬底以及所述第八NMOS管的源极和衬底均接地；所述第一PMOS管的栅极、所述第二PMOS管的栅极、所述第三PMOS管的栅极、所述第四PMOS管的栅极、所述第五PMOS管的栅极、所述第六PMOS管的栅极、所述第七NMOS管的栅极和所述第八NMOS管的栅极均连接第一控制信号；所述第一NMOS管、所述第二NMOS管、所述第三NMOS管的栅极、所述第四NMOS管的栅极、所述第五NMOS管的栅极、所述第六NMOS管的栅极、所述第七PMOS管的栅极、所述第八PMOS管的栅极均连接第二控制信号；所述第一PMOS管的漏极、所述第三PMOS管的源极、所述第五NMOS管的源极和衬底、所述第一NMOS管的漏极、所述第三NMOS管的源极和所述第五PMOS管的源极和衬底均连接所述输入端；所述第二PMOS管的漏极、所述第四PMOS管的源极、所述第六NMOS管的源极和衬底、所述第二NMOS管的漏极、所述第四NMOS管的源极和所述第六PMOS管的源极和衬底均连接所述输出端。

7.如权利要求6所述的模拟开关，其特征在于，所述第一控制信号为高电平，所述第二控制信号为低电平时，所述模拟开关具有关闭状态。

8.如权利要求7所述的模拟开关，其特征在于，

所述第一控制信号为高电平时，无论所述输入端的输入模拟信号如何变化，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管和第六PMOS管均关闭；所述第七NMOS管和第八NMOS管均导通；以及

所述第二控制信号为低电平时，无论所述输入端的输入模拟信号如何变化，所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管均关闭，所述第七PMOS管和第八PMOS管均导通。

9.如权利要求6所述的模拟开关，其特征在于，所述第一控制信号为低电平，所述第二控制信号为高电平时，所述模拟开关具有导通状态。

10.如权利要求9所述的模拟开关，其特征在于，

所述第一控制信号为低电平时，所述第二控制信号为高电平，且在所述输入端的输入模拟信号的变化范围内，所述第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、所述第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管和第六NMOS管均导通，所述第七PMOS管、第八PMOS管、第七NMOS管和第八NMOS管均关闭。

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