CN106341118A

CN106341118A - 电平变换器电路

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Publication number: CN106341118A
Application number: CN201610523356.2A
Authority: CN
Inventors: 古藤友彦; 小西贤; 小西贤一; 宇野治
Original assignee: Socionext Inc
Current assignee: Socionext Inc
Priority date: 2015-07-06
Filing date: 2016-07-05
Publication date: 2017-01-18
Anticipated expiration: 2036-07-05
Also published as: US9780762B2; US20170012612A1; CN106341118B; JP6540290B2; JP2017017647A

Abstract

一种电平变换电路，包括：第一P沟道和N沟道晶体管以及第二P沟道和N沟道晶体管，分别串联连接在第一电源与第二电源之间；第三和第四P沟道晶体管，分别连接在第二和第一P沟道晶体管的栅极与第一和第二P沟道晶体管的漏极之间；以及第五和第六P沟道晶体管，分别连接在第二和第一P沟道晶体管的栅极与第三电源之间，差分输入信号被施加到第一和第二N沟道晶体管的栅极，偏置电压被施加到第三和第四P沟道晶体管的栅极，第五和第六P沟道晶体管的栅极分别连接至第一P沟道和N沟道晶体管的连接节点以及第二P沟道和N沟道晶体管的连接节点。采用本申请的方案，可以实现一种兼容高压和高速操作同时保持耐受电压的电平变换电路。

Description

电平变换器电路

技术领域

本发明涉及一种电平变换电路。

背景技术

从功耗的角度来看，在半导体器件之间传输的信号的电压(即，接口(I/F)电压)已经下降。例如，输入到半导体存储器(例如，DRAM)或者从半导体存储器输出的信号的电压低于或等于1.8V。此外，数据传输速率超过每信号针2Gbps。这意味着，要求形成输入/输出电路的元件是低压(低耐受电压)并且具有高的操作速度。因此，对半导体器件而言，满足此要求是很重要的。另一方面，与接口电压下降相反，市场上仍然要求使用传统接口电压(例如，3.3V)的半导体器件。此要求是出于保留与旧接口标准的半导体器件的兼容性产生的。

为了满足这两种要求，可以有一种方法，用于在制造过程中制备专门用于每种要求的元件。然而，为了满足小型化，制造过程已经变得复杂。因此，实现上述方法需要非常高的制造成本。

如上所述，要求仅包括低耐受电压元件的半导体器件具有高压I/F。此要求可以由仅包括低耐受电压元件并且兼容高压和高速操作的电平变换器电路实现。然而，在迄今为止已经提出的电平变换电路中，根本没有同时满足速度提高和耐受电压的电平变换电路。为此原因，存在对具有高速和低耐受电压的电平变换器的需求。

此外，在带有各种SD卡的接口设备中，存在接口的电压在数据读取操作与数据写入(存储)操作之间变化的情况。在这样的情况下，期望能够通过仅改变待提供的电源电压而不改变电路来处理这种情况。

相关文献

[专利文献1]日本特开专利第2006-261981号

[专利文献2]日本特开专利第2006-279517号

[专利文献3]日本特开专利第2010-41062号

[专利文献4]日本特开专利第H05-308274号

[专利文献5]日本特开专利第2012-70333号

发明内容

本发明的一个目的在于实现一种兼容高压和高速操作同时保持耐受电压的电平变换电路。

根据本发明的一个方案，一种电平变换电路，包括：第一P沟道晶体管和第一N沟道晶体管，串联连接在第一电源与第二电源之间，所述第二电源的电压低于所述第一电源的电压；第二P沟道晶体管和第二N沟道晶体管，串联连接在所述第一电源与所述第二电源之间；第三P沟道晶体管，连接在所述第二P沟道晶体管的栅极与所述第一P沟道晶体管的漏极之间；第四P沟道晶体管，连接在所述第一P沟道晶体管的栅极与所述第二P沟道晶体管的漏极之间；第五P沟道晶体管，连接在所述第二P沟道晶体管的栅极与第三电源之间；以及第六P沟道晶体管，连接在所述第一P沟道晶体管的栅极与所述第三电源之间，其中差分输入信号被施加到所述第一N沟道晶体管和所述第二N沟道晶体管的栅极，偏置电压被施加到所述第三P沟道晶体管和所述第四P沟道晶体管的栅极，所述第五P沟道晶体管的栅极连接至所述第一P沟道晶体管和所述第一N沟道晶体管的连接节点，以及所述第六P沟道晶体管的栅极连接至所述第二P沟道晶体管和所述第二N沟道晶体管的连接节点。

采用本申请的技术方案，能够实现兼容高压和高速操作同时保持耐受电压的电平变换电路。

附图说明

图1是第一实施例的电平变换电路的电路图；

图2是说明第一实施例的电平变换电路的操作的图；

图3是示出第一实施例的电平变换电路的各部分的电压波形的时间图；

图4是详细示出第一实施例的电平变换电路中当输入IN从H电平变为L电平以及从L电平变为H电平时输出OUT的变化的时间图；

图5是说明第一实施例的第一个问题的图；

图6是说明第一实施例的第二个问题的图；

图7A是第二实施例的整个电平变换电路的电路图；

图7B是第二实施例的设置在电平变换电路内的VDE2接通检测电路的电路图；

图8是示出当电源被接通且在正常操作期间VDE2接通检测电路的输出n1和P沟道晶体管P7的操作状态的图；

图9A是第三实施例的整个电平变换电路的电路图；

图9B是第三实施例的设置在电平变换电路内的控制电路(S1)的电路图；

图10是示出当电源被接通且在正常操作期间控制电路(S1)的输出n1和P7的操作状态的图；

图11是第四实施例的电平变换电路的电路图；

图12A是示出在低压/高速操作(MODE＝0，/MODE＝1)期间第四实施例中各单元的操作的时间图；以及

图12B是示出在高压接口操作(MODE＝1，/MODE＝0)期间第四实施例中各单元的操作的时间图。

具体实施方式

图1是第一实施例的电平变换电路的电路图。

第一实施例的电平变换电路具有第一P沟道晶体管P1、第二P沟道晶体管P2、第一N沟道晶体管N1、第二N沟道晶体管N2以及反相器INV1。电平变换电路还具有第三P沟道晶体管P3、第四P沟道晶体管P4、第五P沟道晶体管P5以及第六P沟道晶体管P6。

P1和N1串联连接在高(电势)电源(端子)VDE2与低(电势)电源(端子)GND之间，P2和N2串联连接在VDE2与GND之间，并且P1和N1的列与P2和N2的列形成差分对。P3连接在P1和N1的连接节点与P2的栅极之间，P4连接在P2和N2的连接节点与P1的栅极之间，并且偏置电压BIAS被施加到P3和P4的栅极。P5连接在P2的栅极与第三电源VDE1之间且P5的栅极连接至P1和N1的连接节点。P6连接在P1的栅极与VDE1之间且P6的栅极连接至P2和N2的连接节点。输入信号IN被施加到N1的栅极，并且通过由INV1将输入信号IN反相而获得的信号被施加到N2的栅极。从P1的栅极获得输出OUT。P1、P2、N1、N2、P5和P6的沟道(背栅)连接至源极。P3和P4的沟道(背栅)连接至VDE2。在以下说明中，存在输出OUT的电压被表示为OUT的情况。

VDE1、VDE2和GND满足GND<VDE1<VDE2的关系，并且这里，GND＝0V且VDE1≈VDE2/2。VDE1的电势是这样的：电势差VDE2-VDE1和电势差VDE1-GND不超过P1、P2、P3、P4、P5、P6、N1和N2的栅极耐受电压(栅极与源极(Vgs)之间以及栅极与背栅(Vgb)之间)。BIAS处于足够高于GND且足够低于VDE1-Vth(P-沟道)的电平。

图2是说明第一实施例的电平变换电路的操作的图。

图3是示出第一实施例的电平变换电路的各部分的电压波形的时间图。

图2示出当IN处于H电平时各部分的状态。参照图2和图3，对当IN处于H电平时的操作进行说明。

当IN处于H电平时，N1接通(ON)且N2关断(OFF)。这样，P1和N1的连接节点(NODE1)变得接近GND(0V)且P2和N2的连接节点(NODE2)变得接近VDE2。因为P3的栅极电压(BIAS)处于高于源极(NODE1)的状态，所以P3关断，并且因为P4的栅极电压(BIAS)处于低于源极(NODE2)的状态，所以P4接通。这样，P1的栅极(OUT)的电势变得接近VDE2。此外，P5的栅极处于低电平且P5接通，因此，P2的栅极(NODE3)变为VDE1，并且P2接通，因此，NODE2变为VDE2，并且因为P4接通，所以OUT变为VDE2。此时，P6的栅极处于高电平且P6关断，因此，输出VDE2的OUT和VDE1不可能导通。如果BIAS处于足够低于VDE2-Vth(P4)的电平(P4可以在该电平处接通)则不会出现问题。

在各部分处的电势如上所述，因此，不可能将超过栅极耐受电压的电压施加到各晶体管。当IN处于L电平时，状态是这样的：在图2中，P1与P2交换，N1与N2交换，P3与P4交换，P5与P6交换，因此，从OUT输出VDE1。

如图3所示，在第一实施例的电平变换电路中，当IN在高电平(“H”(VDE1))与低电平(“L”(GND))之间变化时，OUT在VDE1与VDE2之间变化且信号电平被转换。在第一实施例的电平变换电路中，输出OUT不可能下降到低于VDE1。

图4是详细示出第一实施例的电平变换电路中当IN从H电平变为L电平以及从L电平变为H电平时OUT的变化的时间图。在图4中，实线表示在第一实施例中的变化，虚线表示在既没有设置P5也没有设置P6的情况下的变化。

如果是在既没有设置P5也没有设置P6的情况下，OUT的L电平变为BIAS+Vth(P沟道)，但是在第一实施例中，P5和P6均接通，因此，OUT的L电平变为被提供的稳定的VDE1电势。此外，通过设置P5和P6，与既没有设置P5也没有设置P6的情况相比，当IN从L电平变为H电平时，OUT的上升过度(rise transition)变得更早。

在第一实施例中，没必要使BIAS和VDE1的电势相同，但是通过使BIAS和VDE1的电势相同，获得以下效果。

(1)产生BIAS电平的第三电源电路不再是必需的，因此，可以减少这一数量的电路面积。

(2)可以减少用于BIAS电平产生电路的待机电流(standby current)。

(3)BIAS电平本身不再存在，因此，由于不再存在BIAS电平的波动和用于稳定BIAS电平的电容器，所以不再需要考虑特征的波动。

仅通过针对低压(低耐受电压)/高速操作设计的元件，第一实施例的电平变换器电路能够进行高速操作同时保持耐受电压，并且电平变换电路的尺寸可以被缩减。然而，存在以下问题。

图5是用于说明第一实施例的第一个问题的图。

第一个问题是在VDE2处于关断(0V)且VDE1被较早接通的情况下出现的问题，其中P5和P6的漏极-背栅(drain-back gate)变为二极管(正向)且不希望的电流从VDE1流向VDE2，如图5所示。具体而言，如图5中的虚线所示，不希望的电流在经由P5、P3和P1从VDE1到VDE2的路径中以及在经由P6、P4和P2从VDE1到VDE2的路径中流动。在VDE1和VDE2相对于GND同时上升的情况下不会出现此问题，但通常而言，在电源电路中，产生VDE1之后，由VDE1产生VDE2，因此，VDE1被较早接通并出现此问题。

图6是用于说明第一实施例的第二个问题的图。

当VDE1<VDE2时第一实施例的电平变换器运行，但期望的是，即使在VDE1＝VDE2的状态下电平变换器运行的情况下，电平变换器也可以执行低压(低耐受电压)/高速操作。第二个问题是，当电压(1.8V)(其为VDE1的电压)还被提供至VDE2时，第一实施例的电平变换电路不执行低压(低耐受电压)/高速操作。如图6所示，在VDE1＝VDE2＝1.8V(GND＝0V)且IN＝“H”的情况下，P5接通且1.8V被提供至NODE3。为此原因，P1和P2的栅极电势均变得接近1.8V，因此，P1和P2关断，并且不再执行操作。

接下来说明的第二实施例的电平变换电路将解决图5所示的第一实施例的电平变换电路的第一个问题。

图7A和图7B是第二实施例的电平变换电路的电路图，图7A示出整个电平变换电路，以及图7B示出设置在电平变换电路内的VDE2接通检测电路的电路图。

第二实施例与第一实施例的不同之处在于，P沟道晶体管P7连接在P5和P6的漏极与VDE1之间，并且提供产生待施加到P7的栅极的信号n1的VDE2接通检测电路11。其他部分与第一实施例的其他部分相同。P7在VDE2接通检测电路11的输出n1为VDE1时关断，并且在输出n1处于L电平时接通。VDE2接通检测电路11根据VDE1与VDE2之间的关系改变输出n1。

图8是示出当电源被接通且在正常操作期间VDE2接通检测电路11的输出n1和P7的操作状态的图。

在VDE2接通检测电路11中，在电源接通时VDE1被较早接通且VDE2被关断的状态下，即，当VDE2<VDE1时，N12接通且N13关断，因此，P11和N11的栅极变为L电平。这样，P11接通，N11关断，n1变为VDE1，并且P7关断。

在正常操作期间，因为VDE1<VDE2，所以N12关断且N13接通，因此，P11和N11的栅极变为VDE1。这样，P11关断，N11接通，n1变为L电平，并且P7接通。

在电源接通时VDE2<VDE1的状态下，P7被关断且并未形成图5所示的从VDE1到VDE2的电流路径，因此，并未出现先前所描述的第一个问题。在正常操作期间，P7被接通且电路配置基本上与图1中的第一实施例的电路配置相同，因此，获得与第一实施例相同的效果。

接下来说明的第三实施例的电平变换电路将解决图6所示的第一实施例的电平变换电路的第二个问题。

图9A和9B是第三实施例的电平变换电路的电路图，图9A示出整个电平变换电路，图9b示出设置在电平变换电路内的控制电路(S1)的电路图。

对于第三实施例的电平变换器电路，可以选择执行低压/高速操作(例如，1.8V)的状态和执行高压接口操作(例如，3.3V)的状态中的一个状态。在低压/高速操作期间，提供了VDE1＝VDE2＝1.8并且从外部输入模式信号/MODE＝1(H电平)。在高压接口操作期间，提供了VDE1＝1.8V和VDE2＝3.3V并且从外部输入/MODE＝0(L电平)。

第三实施例与第二实施例的不同之处在于，N沟道晶体管N3连接在P5和P6的漏极与GND之间，并且提供了控制电路(S1)12来替代产生待施加到P7栅极的信号n1的VDE2接通检测电路11。控制电路12根据模式信号/MODE和VDE1与VDE2之间的关系改变输出n1。在电源接通时VDE2<VDE1的情况下，P7关断；在正常操作期间，P7在/MODE＝1(H电平)时关断，并且在/MODE＝0(L电平)时接通。/MODE被施加到N3的栅极。N3在/MODE＝1(H电平)时接通，并且在/MODE＝0(L电平)时关断。第三实施例的其他部分与第二实施例的其他部分相同。

图10是示出当电源被接通且在正常操作期间控制电路(S1)的输出n1和P7的操作状态的图。

在控制电路12中，在电源接通时VDE1较早接通且VDE2被关断的状态下，即，当VDE2<VDE1时，N12接通且N13关断，因此，P22和N22的栅极变为L电平。这样，不管/MODE如何，P22接通，N22关断，n1变为VDE1，并且P7关断。当电源被接通时，/MODE＝0(L电平)，因此，N3关断。即使当电源被接通时N3由于/MODE＝1(H电平)接通也不会出现问题。

正常操作被分成VDE1＝VDE2且/MODE＝1(H电平)的低压/高速操作的情况和VDE1<VDE2且/MODE＝0(L电平)的高压接口操作的情况。

在VDE1＝VDE2且/MODE＝1(H电平)的情况下，N12和N13接通，因此，P22和N22的栅极变为H电平(VDE1)，P22关断并且N22接通。另一方面，因为/MODE＝1，P21和N21的栅极变为L电平，P21接通且N21关断。P21、N21和N22在三级垂直叠加，因此，即使P21接通且N22接通，但因为N21被关断，所以通过电流(through current)不流动。因为P21被接通，所以n1变为H电平(VDE1)，P7关断且N3接通。这样，P5和P6连接在P1和P2的栅极与GND之间，并且当P5或P6接通时，GND被施加到P1或P2的栅极，因此，可以实现低压(1.8V)/高速操作。

在VDE1<VDE2且/MODE＝0(L电平)的情况下，N12关断且N13接通，因此，P22和N22的栅极变为H电平(VDE1)，P22关断且N22接通。另一方面，因为/MODE＝0，P21和N21的栅极变为H电平，P21关断且N21接通。因为N21和N22被接通，所以n1变为L电平(GND)，P7接通且N3关断。这样，配置变得基本上与第一实施例的配置相同，因此，可以实现高压接口操作(3.3V)。

图11是第四实施例的电平变换电路的电路图。

第四实施例与第三实施例的不同之处在于，N沟道晶体管N4和N5与P3和P4并联连接，并且提供了MODE以及分别基于IN产生施加到N4和N5栅极的信号的NAND1和NAND2。MODE和IN被输入到NAND1，并且MODE和INV1的输出(/IN)被输入到NAND2。

在低压/高速操作(MODE＝0，/MODE＝1)期间，NAND1和NAND2的输出被固定于H电平，因此，N4和N5始终被接通。因此，引起了P1的栅极连接至NODE2且P2的栅极连接至NODE1的这一状态，因此，可以稳定输出OUT并提高输出OUT的速度。另一方面，在高压接口操作(MODE＝1，/MODE＝0)期间，NAND1的输出与/IN同步变化，N4与/IN同步地接通，NAND2的输出与IN同步变化，并且N5与IN同步地接通。

图12A和12B是分别示出第四实施例中各单元的操作的时间图，图12A示出在低压/高速操作(MODE＝0，/MODE＝1)期间的操作，图12B示出在高压接口操作(MODE＝1，/MODE＝0)期间的操作。

当MODE＝0时，N4和N5的栅极电压被固定于H电平，并且用于通过P3和P4来抑制P1和P2的栅-源电压的功能不再有效。这样，如图12A所示，从OUT获得VDE2-GND的输出幅度。从随后阶段中电路高速操作的角度考虑，这带来了优势。图12A示出N4和N5的栅极电压(VDE1)低于VDE2的情况，但如果VDE1＝VDE2，则IN的幅度和OUT的幅度是相同的。

另一方面，当MODE＝1时，VDE1≈VDE2/2，因此，必需使用于抑制P1和P2的栅-源电压的功能有效，而且还必需完全关断N4和N5，同时，使N4和N5的栅-源电压降至耐受电压或更低。这不可能简单地通过使N4和N5的栅极电压降至0V来实现。为此原因，如图11和图12B所示，当MODE＝1时，通过将与IN的相位相同的信号提供至N5的栅极以及将与IN的相位相反的信号(/IN)提供至N4的栅极，使得可以根据N4和N5中的各源极电压改变栅极电压。这样，使得可以将N4和N5的栅-源电压降至耐受电压或更低。

Claims

1.一种电平变换电路，包括：

第一P沟道晶体管和第一N沟道晶体管，串联连接在第一电源与第二电源之间，所述第二电源的电压低于所述第一电源的电压；

第二P沟道晶体管和第二N沟道晶体管，串联连接在所述第一电源与所述第二电源之间；

第三P沟道晶体管，连接在所述第二P沟道晶体管的栅极与所述第一P沟道晶体管的漏极之间；

第四P沟道晶体管，连接在所述第一P沟道晶体管的栅极与所述第二P沟道晶体管的漏极之间；

第五P沟道晶体管，连接在所述第二P沟道晶体管的栅极与第三电源之间；以及

第六P沟道晶体管，连接在所述第一P沟道晶体管的栅极与所述第三电源之间，其中

差分输入信号被施加到所述第一N沟道晶体管和所述第二N沟道晶体管的栅极，

偏置电压被施加到所述第三P沟道晶体管和所述第四P沟道晶体管的栅极，

所述第五P沟道晶体管的栅极连接至所述第一P沟道晶体管和所述第一N沟道晶体管的连接节点，以及

所述第六P沟道晶体管的栅极连接至所述第二P沟道晶体管和所述第二N沟道晶体管的连接节点。

2.根据权利要求1所述的电平变换电路，包括：

第七P沟道晶体管，连接在所述第五P沟道晶体管和所述第六P沟道晶体管与所述第三电源之间；以及

电源接通检测电路，其在所述第一电源的电压低于所述第三电源的电压时输出所述第三电源的电压，并且在所述第一电源的电压高于所述第三电源的电压时输出所述第一电源的电压，其中

所述电源接通检测电路的输出被施加到所述第七P沟道晶体管的栅极，并且

当所述第一电源的电压低于所述第三电源的电压时，所述第七P沟道晶体管关断，当所述第一电源的电压高于所述第三电源的电压时，所述第七P沟道晶体管接通。

3.根据权利要求1的电平变换电路，包括：

第七P沟道晶体管，连接在所述第五P沟道晶体管和所述第六P沟道晶体管与所述第三电源之间；

第三N沟道晶体管，连接在所述第五P沟道晶体管和所述第六P沟道晶体管与所述第二电源之间；以及

电源接通检测电路，其接收模式信号，当在所述第一电源的电压等于所述第三电源的电压的状态下执行操作时，所述模式信号变为高电平，当在所述第一电源的电压高于所述第三电源的电压的状态下执行操作时，所述模式信号变为低电平，当所述第一电源的电压低于所述第三电源的电压时，不管所述模式信号如何，所述电源接通检测电路输出所述第三电源的电压，当在所述模式信号处于高电平且所述第一电源的电压等于所述第三电源的电压的状态下执行操作时，所述电源接通检测电路输出高电平，当在所述信号模式处于低电平且所述第一电源的电压高于所述第三电源的电压的状态下执行操作时，所述电源接通检测电路输出低电平，其中

所述电源接通检测电路的输出被施加到所述第七P沟道晶体管的栅极，

所述模式信号被施加到所述第三N沟道晶体管的栅极，以及

当所述第一电源的电压低于所述第三电源的电压时，所述第七P沟道晶体管关断，

当所述模式信号处于高电平且所述第一电源的电压等于所述第三电源的电压时，所述第七P沟道晶体管关断且所述第三N沟道晶体管接通，以及

当所述模式信号处于低电平且所述第一电源的电压高于所述第三电源的电压时，所述第七P沟道晶体管接通且所述第三N沟道晶体管关断。

4.根据权利要求3的电平变换电路，包括：

第四N沟道晶体管，其与所述第三P沟道晶体管并联连接，当所述模式信号处于低电平时，所述第四N沟道晶体管接通，当所述模式信号处于高电平时，所述第四N沟道晶体管与所述差分输入信号中的一个同步地接通/关断；以及

第五N沟道晶体管，其与所述第四P沟道晶体管并联连接，当所述模式信号处于低电平时，所述第五N沟道晶体管接通，当所述模式信号处于高电平时，所述第五N沟道晶体管与所述差分输入信号中的另一个同步地接通/关断。