CN103138738B - 跟踪电路 - Google Patents

跟踪电路 Download PDF

Info

Publication number
CN103138738B
CN103138738B CN201210185335.6A CN201210185335A CN103138738B CN 103138738 B CN103138738 B CN 103138738B CN 201210185335 A CN201210185335 A CN 201210185335A CN 103138738 B CN103138738 B CN 103138738B
Authority
CN
China
Prior art keywords
voltage
source electrode
drain electrode
node
magnitude
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201210185335.6A
Other languages
English (en)
Other versions
CN103138738A (zh
Inventor
詹豪杰
余宗欣
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN103138738A publication Critical patent/CN103138738A/zh
Application granted granted Critical
Publication of CN103138738B publication Critical patent/CN103138738B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Nonlinear Science (AREA)
  • Automation & Control Theory (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Electromagnetism (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

本发明涉及一种跟踪电路，该电路包括开关电路、节点以及跟踪电路。该开关电路具有第一端、第二端以及第三端。该节点具有节点电压。该跟踪电路与第三端和节点电连接，并且被配置成接收节点电压以及基于节点电压在第三端处产生控制电压。

Description

跟踪电路
技术领域
本公开涉及一种跟踪电路。
背景技术
在电路中，3.3V环境下使用的是3.3V的晶体管。例如，当USB处于闲置状态并且电压值为0V时，电路为该通用串行总线(USB)充电。在另一方面，USB在工作模式中电压值为5V。另外，专用的原产NMOS晶体管被设计成在3.3V环境中处理USB的5V电压。原产晶体管是阈值电压值为0V的晶体管。
随着工艺技术节点的发展，由于晶体管的尺寸被缩小，所以晶体管的工作电压也降低了。在一些应用中，3.3V的晶体管并不适用。
发明内容
为解决上述问题，本发明提供了一种电路，包括：开关电路，具有第一端、第二端、以及第三端；节点，具有节点电压；以及跟踪电路，与第三端和节点相连接，并且被配置成接收节点电压并且基于节点电压在第三端处产生控制电压。
该电路进一步包括：电流反射镜，被配置成产生流经第一端和第二端的电流。
其中，跟踪电路被配置成：当节点电压处在第一电压值上时产生控制电压的第一控制电压值；以及跟踪电路被配置成：当节点电压处在不同于第一电压值的第二电压值上时产生控制电压的第二控制电压值。
其中，第一控制电压值高于第一电压值；以及第二控制电压值约为第二电压值。
其中，第二端处在第三电压值上；第一电压值小于第三电压值；第二电压值大于第三电压值；第一控制电压值在第一电压值和第三电压值之间；以及第二控制电压值约为第二电压值。
其中，跟踪电路包括：第一锁存电路，被配置成接收节点电压和具有第二电压值的第二电压，并且在第三端处产生具有输出电压值的输出电压，节点电压具有第一参考电压值和第二参考电压值；以及第二锁存电路，与公共节点上的第一锁存电路相连接，并且被配置成接收节点电压以及具有第一电压值的第一电压，其中，第一锁存电路被配置成具有处在第三电压的第一电压值上的输出电压或具有处在节点电压的第二参考电压值上的输出电压；以及第一电压值小于第二电压值。
其中，开关电路包括PMOS晶体管，第一端是PMOS晶体管的漏极，第二端是PMOS晶体管的源极，以及第三端是PMOS晶体管的栅极。
其中，节点与数据总线电连接。
此外，还提供了一种方法，包括：使用具有第一端、第二端、以及第三端的开关电路；当第二端处在第二端的第一电压值上时，使第一端具有第一端的第一电压值；以及当第二端处在第二端的第二电压值上时，使第一端具有第一端的第二电压值，其中，第三端的电压值大于第一端的第一电压值；第二端的第一电压值小于第一端的第一电压值；第二端的第二电压值大于第三端的电压值。
其中，开关电路包括PMOS晶体管；第一端是PMOS晶体管的栅极；第二端是PMOS晶体管的漏极；以及第三端是PMOS晶体管的源极。
其中，第二端与数据总线电连接，和/或第三端与电流反射镜电连接。
此外，还提供了一种电路，包括：第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极；其中，第一P源极与第二P栅极相连接，并且被配置成接收第一电压；第二P源极在第一节点处与第一P栅极以及第三N源极相连接；第一P漏极在输出节点处与第二P漏极以及第三N栅极相连接；第三N漏极被配置成接收第一电压值；第一N漏极与第二N栅极相连接，并且被配置成接收第一电压；第二N漏极在第二节点处与第一N栅极以及第三P漏极相连接；第一N源极与第二N源极以及第三P栅极相连接；第三P源极被配置成接收第二电压值；第一节点与第二节点电连接；第二电压值小于第一电压值；以及第一电压被配置成在第三电压值和第四电压值之间进行转换，第三电压值小于第二电压值，第四电压值大于第三电压值。
其中，输出被配置成控制开关电路。
其中，当第一电压处在第三电压值上时，第一PMOS晶体管、第三NMOS晶体管、以及第二NMOS晶体管被配置成截止；以及第二PMOS晶体管、第三PMOS晶体管、以及第一NMOS晶体管被配置成导通；以及当第一电压处在第四电压值上时，第一PMOS晶体管、第三NMOS晶体管、以及第二NMOS晶体管被配置成导通；以及第二PMOS晶体管、第三PMOS晶体管、以及第一NMOS晶体管被配置成截止。
此外，还提供了一种电路，包括：第一锁存电路，被配置成接收第一电压和具有第二电压值的第二电压，并且在输出节点处产生具有输出电压值的输出电压，第一电压具有第一参考电压值以及第二参考电压值；以及第二锁存电路，与公共节点上的第一锁存电路相连接，并且被配置成接收第一电压以及具有第三电压值的第三电压，其中，第一锁存电路被配置成具有处在第三电压的第三电压值上的输出电压或具有处在第一电压的第二参考电压值上的输出电压；以及第三电压值小于第二电压值。
其中，当第一电压处在第一参考电压值上时，第一锁存电路被配置成具有处在第三电压值上的输出电压；以及当第一电压处在第二参考电压值上时，第一锁存电路被配置成具有处在第二参考电压值上的输出电压。
其中，第一锁存电路包括：第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；以及第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极，其中，第一P源极与第二P栅极相连接，并且被配置成接收第一电压；第二P源极在第一节点处与第一P栅极以及第三N源极相连接；第一P漏极在输出节点处与第二P漏极以及第三N栅极相连接；以及第三N漏极被配置成接收第一电压值；以及第二锁存电路包括：第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；其中，第一N漏极与第二N栅极相连接，并且被配置成接收第一电压；第二N漏极第二节点处与第一N栅极以及第三P漏极相连接；第一N源极与第二N源极以及第三P栅极相连接；以及第三P源极被配置成接收第二电压值。
其中，在第一工作模式中，当第一电压具有第一参考电压值时，电路被配置成使得第二PMOS晶体管、第三PMOS晶体管、以及第一NMOS晶体管导通，并使得第一PMOS晶体管、第三NMOS晶体管、以及第二NMOS晶体管截止；以及在第二工作模式中，当第一电压具有第二参考电压值时，电路被配置成使得第二PMOS晶体管、第三PMOS晶体管、以及第一NMOS晶体管截止，并使得第一PMOS晶体管、第三NMOS晶体管、以及第二NMOS晶体管导通。
其中，输出节点被配置成控制开关电路。
其中，第二电压值和第一电压裕度约为第一锁存电路和/或第二锁存电路中的晶体管的额定工作电压值的两倍；以及第三电压值和第二电压裕度约为额定工作电压值。
附图说明
在附图和以下描述中阐明了本发明的一个或者多个实施例的细节。说明书、附图和权利要求可以使得其它特征和优点变得显而易见。
图1是根据一些实施例的充电电路示意图。
图2是根据一些实施例图1中的电路的跟踪电路的示意图。
图3是根据一些实施例当总线电压处在第一电压值上时，具有多个节点电压值的跟踪电路的示意图。
图4是根据一些实施例当总线电压处在第二电压值上时，具有多个节点电压值的跟踪电路的示意图。
图5是根据一些实施例示出了图1中的充电电路的工作的方法流程图。
图6是根据一些实施例示出了图2中的跟踪电路的工作的方法流程图。
在各个视图中类似的参考标记表示的是类似的元件。
具体实施方式
下面使用专用语言公开视图中所示的实施例或实例。然而，应理解的是，这些实施例和实例不用于进行限制。公开的实施例中的任何变化和更改以及本文中所公开的规则的任何其他应用对相关领域的普通技术人员而言都被视作是普遍产生的。
一些实施例具有以下特征和/或优点中的一个或多个。跟踪电路被配置成基于通用串行总线(USB)的不同输入电压值产生不同的输出电压值。例如，当总线处在0V上时，跟踪电路在输出端产生1.8V。相反地，当总线处在5.0V上时，跟踪电路产生5.0V。在一些实施例中，USB与晶体管的漏极电连接。实际上，跟踪电路的输入电压处在晶体管的漏极上。另外，输出电压处在晶体管的栅极上。由于跟踪电路控制着晶体管栅极处的电压，所以晶体管的电压VGD和VGS处在可接受的范围内，从而防止晶体管受到损坏。电压VGD是在晶体管的栅极和漏极之间下降的电压。电压VGS是在晶体管的栅极和源极之间下降的电压。在一些实施例中，没有使用专用的降低了设计复杂性的晶体管，诸如，原产的和/或漏极延伸型的晶体管。
示例性电路
图1是根据一些实施例的电路100的示意图。
PMOS晶体管105和110用作电流反射镜，反射来自电流源110的电流I，以产生电流ICH。电流ICH流经晶体管110和115，从而为具有电压VBUS(图2中示出)的节点NVBUS充电。节点NVBUS与晶体管115的漏极相连接。在一些实施例中，节点NVBUS与通用串行总线(USB)电连接。因此，在节点NVBUS被充电时，USB也被充电。
例如，晶体管115的漏极、源极、以及栅极处的电压分别被称为电压VD115、电压VS115、以及电压VG115。电压VGS115(未标记)是在晶体管115的栅极和源极之间下降的电压。类似地，电压VGD115(未标记)是在晶体管115的栅极和漏极之间下降的电压。由于节点NVBUS与晶体管115的漏极相连接，所以，晶体管115的漏极处的电压VD115的参考标记也可称作电压VBUS。
PMOS晶体管115用作电流开关。例如，当晶体管115导通时，电流ICH流经晶体管115并且为节点NVBUS充电。但如果晶体管115截止时，节点NVBUS则与晶体管105和110所形成的电流反射镜电断开。例如，晶体管115被示为PMOS晶体管。不同类型的晶体管和/或被用于替代晶体管115的其他开关电路均处在各个实施例的范围内。
在一些实施例中，晶体管105、110、115、以及电路125中的晶体管是1.8V的晶体管。因此，通常在每个晶体管的栅极和漏极之间以及栅极和源极之间下降的最大电压VMAX(未标记)大约为1.8V加上一些电压裕度。在一些实施例中，示例性的电压裕度大约为两百毫伏(200mV)。例如，电压裕度为0V时，电压VMAX则由此为1.8V。在一些实施例中，由于晶体管115是“常用”的1.8V晶体管，所以这些实施例优于其他使用了原产晶体管的方法。
在一些实施例中，晶体管105和110被配置成接收3.3V的电压VDD33，由此使得在充电时，节点NVBUS接近3.3V。例如，当电路100工作时，晶体管110的漏极电压为VDD33或为晶体管110源极处的3.3V。晶体管110的漏极处电压也等于晶体管115的源极处的电压或电压VS115。实际上，电压VS115等于3.3V。
跟踪电路125产生出处在晶体管115的栅极处的电压VG115。在一些实施例中，为了防止晶体管114受到损坏，则对电压VGS115和电压VGD115中的每个电压进行控制，使其具有可接受的电压值。例如，基于跟踪电路125所产生的电压VG115，电压VGS115的绝对值|VGS115|以及电压VGD115的绝对值|VGD115|小于电压VMAX的绝对值|VMAX|。
又例如，在一些实施例中，当电压VBUS为0V时，电路125工作产生了1.8V的电压VG115。因此，电压VGS115为-1.5V，并且导通PMOS晶体管115来为节点NVBUS充电。在一些实施例中，当USB的电源中断，USB处在闲置模式等中时，电压VBUS为0V。在一些实施例中，当VBUS为0V，电压VG115为1.8V时，通常能够实现USB的活动式(on-the-go)会话请求协议(OTGSRP)。
反之，当电压VBUS为5V时，电路125产生了5V的电压VG115。因此，电压VGD115为0V，该电压适用于晶体管115。另外，电压VGS115为1.7V，而PMOS晶体管115被截止。在一些实施例中，当USB工作时，电压VBUS为5V。
跟踪电路
图2是根据一些实施例的跟踪电路125的示意图。晶体管205、210、215、225、230、以及235为1.8V的晶体管。PMOS晶体管205、215、和225中的每个的阈值电压均大约为-0.5V。NMOS晶体管210、230、和235中的每个的阈值电压均大约为0.5V。
PMOS晶体管205的源极以及NMOS晶体管235的漏极接收电压VBUS，在一些实施例中，该电压在0V和5.0V之间转换。NMOS晶体管210的漏极接收电压VDD33，在一些实施例中，该电压为3.3V。PMOS晶体管225的源极接收电压VDD18，在一些实施例中，该电压为1.8V。在一些实施例中，为不同的晶体管选择不同的电压，使得处在每个晶体管的栅极和源极之间以及栅极和漏极之间的电压不超过电压VMAX。
电路125包括锁存器250和锁存器260，根据电压VBUS的不同的电压值，这些锁存器共同作用来为图1中的晶体管115的上级提供电压VG115。在一些实施例中，电压VBUS在0V和5V之间转换。例如，当USB处在闲置模式下时，电压VBUS为0V，而当USB在工作时，电压VBUS为5.0V。
在锁存器250中，节点NVG115(未标记)具有电压VG115。在一些实施例中，当电压VBUS小于电压VDD18时(例如，当电压VBUS为0V时)，节点NVG115被钳位在电压VDD18处。节点NVG115还被配置成VBUS跟随器(follower)。也就是说，当电压VBUS高于电压VDD18时，节点NVG115的电压值跟随着电压VBUS的电压值变化。例如，当电压VBUS为5.0V时，节点NVG115具有电压VBUS的值5.0V。换言之，当电压VBUS为5.0V时，节点NVG115处的电压值跟踪着电压VBUS的电压值。因此，电路125通常称为跟踪电路。
在图1中，PMOS晶体管205的漏极与PMOS晶体管215的漏极、NMOS晶体管210的栅极、以及PMOS晶体管115的栅极相连接。PMOS晶体管215的栅极与PMOS晶体管205的源极相连接，并且被配置成接收电压VBUS。在节点NDA处，PMOS晶体管205的栅极与PMOS晶体管215的源极以及NMOS晶体管210的源极相连接。节点NDA与锁存器260的节点NDB电连接。NMOS晶体管210的漏极接收电压VDD33，在一些实施例中，该电压为3.3V。
在锁存器260中，节点NDB与NMOS晶体管230的漏极、PMOS晶体管225的漏极、NMOS晶体管235的栅极、以及节点NDA相连接。PMOS晶体管225的源极接收电压VDD18A，在一些实施例中，该电压为1.8V。NMOS晶体管235的漏极与NMOS晶体管230的栅极相连接并且被配置成接收电压VBUS。NMOS晶体管230和235的源极在具有电压VB的节点NVB(未标记)处连接在一起。节点NVB与PMOS晶体管225的栅极相连接。
当VBUS为0V时，运行跟踪电路
图3是根据一些实施例的电路125的示意图，该电路具有当电压VBUS为0V时电路125中的各个节点的电压值。例如，晶体管205、210、和230中的每个均标记有X，因为如下面说明性地详述的那样，这些晶体管是截止的。
参考锁存器260，出于分析目的，假设PMOS晶体管225是导通的。因此，晶体管225的漏极或节点NDB处在电压VDD18上或处在晶体管225的源极处的1.8V上。节点NDB也是NMOS晶体管235的栅极。实际上，NMOS晶体管235的栅极也处在1.8V上。当BUS为0V时，NMOS晶体管230的栅极处的电压为0V。因此，NMOS晶体管235的栅极处的电压高于NMOS晶体管230的栅极处的电压。NMOS晶体管235由此被导通，而NMOS晶体管230被截止。截止的晶体管230被标记有X。
由于NMOS晶体管235是导通的，所以晶体管235的源极处的电压VB被拉到晶体管235的漏极处的电压或电压VBUS或0V。电压VB也是PMOS晶体管225的栅极处的电压。因此，该在PMOS晶体管225的栅极和源极之间下降的电压为-1.8V。PMOS晶体管225由此被导通，从而证实了上述假设，PMOS晶体管225是导通的。另外，在NMOS晶体管230的栅极和源极之间下降的电压为0V，这证实了NMOS晶体管230是截止的。
参考锁存器250，出于分析目的，假设NMOS晶体管210是截止的并且对节点NDA不具有电效应。因此，节点NDA具有源于节点NDB的1.8V的值。实际上，PMOS晶体管205的栅极处的电压是1.8V。电压VBUS为0V，也是PMOS晶体管215的栅极处的电压。由于PMOS晶体管215的栅极处的电压低于PMOS晶体管205的栅极处的电压，所以PMOS晶体管215是导通的，而PMOS晶体管205是截止的。截止的晶体管205被标记有X。
由于晶体管215是导通的，所以PMOS晶体管215的漏极处的电压被拉到PMOS晶体管215的源极处的电压或1.8V。在PMOS晶体管215的栅极和源极之间下降的电压为-1.8V，这证实了PMOS晶体管215是导通的。PMOS晶体管215的漏极处的1.8V的电压也是电压VG115，该电压也是NMOS晶体管210的栅极处的电压。因此，在NMOS晶体管210的栅极和源极之间下降的电压为0V，这证实了NMOS晶体管210是截止的。该截止的晶体管210被标记有X。
由于图1中的晶体管115的栅极处的电压VG115为1.8V并且晶体管115的漏极处的电压VD115为电压VBUS或0V，所以晶体管115的电压VGD115是1.5V并且是可以接受的。另外，PMOS晶体管115的电压VGS115为-1.5V，该电压导通了PMOS晶体管115，从而为节点NVBUS充电。
当VBUS为5V时，运行跟踪电路
图4是根据一些实施例的电路125的示意图，该示意图具有当电压VBUS为5V时电路125中的各个节点的电压值。例如，晶体管215、225、和235中的每个均标记有X，因为如下面说明性地详述的那样，这些晶体管是截止的。
参考锁存器250，出于分析目的，假设NMOS晶体管210是导通。因此，NMOS晶体管210的源极或节点NDA处在电压VDD33上或处在晶体管210的漏极上。节点NDA也是PMOS晶体管205的栅极。实际上，PMOS晶体管205的栅极处在3.3V上。当VBUS为5V时，PMOS晶体管215的栅极处的电压为5V。因此，PMOS晶体管205的栅极处的电压低于PMOS晶体管215的栅极处的电压。PMOS晶体管215由此是导通的，而PMOS晶体管215是截止的。截止的晶体管215被标记有X。
由于PMOS晶体管205是导通的，所以晶体管205的漏极处的电压VG115被拉到晶体管205的源极处的电压或VBUS或5V。电压VG115也是NMOS晶体管210的栅极处的电压。因此，在NMOS晶体管210的栅极和源极之间下降的电压为1.7V。NMOS晶体管210由此被导通，从而证实了上述假设，NMOS晶体管210是导通的。另外，在晶体管215的栅极和源极之间下降的电压为1.7V，这证实了PMOS晶体管215是截止的。
参考锁存器260，出于分析目的，假设PMOS晶体管210是截止的并且对节点NDB不具有电效应。因此，节点NDB具有源于节点NDA的3.3V的值。实际上，NMOS晶体管230的栅极处的电压是3.3V。电压VBUS为5V，也是NMOS晶体管230的栅极处的电压。由于NMOS晶体管235的栅极处的电压低于NMOS晶体管230的栅极处的电压，所以NMOS晶体管230是导通的，而NMOS晶体管235是截止的。截止的晶体管235被标记有X。
由于晶体管230是导通的，所以NMOS晶体管230的源极处的电压被拉到NMOS晶体管230的漏极处的电压或3.3V。在NMOS晶体管230的栅极和源极之间下降的电压为1.7V，这证实了NMOS晶体管230是导通的。NMOS晶体管230的源极处的3.3V的电压也是电压VB，该电压也是PMOS晶体管225的栅极处的电压。在PMOS晶体管225的栅极和源极之间下降的电压为1.5V，这证实了PMOS晶体管225是截止的。该截止的晶体管225被标记有X。
参考图1，晶体管115的栅极处的电压VG115为5.0V并且晶体管115的漏极处的电压VD115为电压VBUS或5.0V。因此，晶体管115的电压VGD115是0V并且是可以接受的。另外，PMOS晶体管115的电压VGS为1.7V，该电压截止了PMOS晶体管115。因此，节点NVBUS与由晶体管105和110所形成的电流反射镜电断开。
在图1-4中，处在不同节点处的电压值5.0V、3.3V、和1.8V被用于进行说明。1.8V的电压值是电路100中的晶体管额定(nominal)的工作电压。3.3V的电压值大约是1.8V的两倍加上一些负压裕度。类似地，5.0V的电压值大约是1.8V的三倍加上一些负压裕度。例如，电压裕度为0V。在各个实施例中，如果将晶体管额定的工作电压称为Vnom，那么在施加在图1-4中的节点上的电压值为3.3V的情况下，使用的是大约为电压Vnom的值的2倍的电压值。类似地，在施加在图1-4中的节点上的电压值为5.0V的情况下，使用的是大约为电压Vnom的电压值的3倍的电压值。
电路100的示例性工作方法
图5是根据一些实施例的方法500的流程图，该流程图示出了电路100的工作。例如，电压VBUS最初为0V，然后转换到5V。
在步骤505中，电压VBUS是0V。
由此，在步骤510中，电路125产生了1.8V的电压VG115。
因此，在步骤515中，晶体管115被导通并且为节点NVBUS充电。
在步骤520中，电压VBUS从0V转换到5V。
由此，在步骤525中，电路125产生了5.0V的电压VG115。
因此，在步骤530中，晶体管115被截止。节点NVBUS与由晶体管105和110所形成的电流反射镜电断开。
电路125的示例性工作方法
图6是根据一些实施例的方法600的流程图，该流程图示出了跟踪电路125的工作。例如，电压VBUS最初为0V，然后转换到5V。
在操作605中，电压VBUS为0V。
因此，在操作610中，晶体管205、210、和230截止，而晶体管215、225、和235导通。
在操作615中，电路125产生了1.8V的电压VG115。
在操作620中，电压VBUS从0V转换到5.0V。
因此，在操作625中，晶体管205、210、和230导通，而晶体管215、225、和235截止。
在操作630中，电路125产生了5V的电压VG115。
已经描述了多个实施例，然而，应理解可以在不背离本公开的精神和范围的条件下进行多种更改。例如，被示为具体掺杂类型(例如，N型或P型金属氧化物半导体(NMOS或PMOS))的各个晶体管均用于说明目的。公开的实施例不局限于具体的类型。为具体的晶体管选择不同的掺杂类型处在各个实施例的范围内。使用在以上说明中的各个信号的低或高逻辑电平(例如，低或高)也用于说明目的。当信号被开启和/或关闭时，各个实施例不局限于具体的电平。选择不同的电平处在各个实施例的范围内。
在一些实施例中，一种电路包括开关电路、节点以及跟踪电路。该开关电路具有第一端、第二端以及第三端。该节点具有节点电压。该跟踪电路与第三端和节点电连接，并且被配置成接收节点电压以及基于节点电压在第三端处产生控制电压。
在一些实施例中，使用了具有第一端、第二端以及第三端的开关电路。如果第二端处在第二端的第一电压值上，那么使第一端具有第一端的第一电压值。如果第二端处在第二端的第二电压值上，那么使第一端具有第一端的第二电压值。第三端的电压值大于第一端的第一电压值。第二端的第一电压值小于第一端的第一电压值。第二端的第二电压值大于第三端的电压值。
在一些实施例中，电路包括第一PMOS晶体管、第二PMOS晶体管、第三PMOS晶体管、第一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管。该第一PMOS晶体管具有第一P漏极、第一P源极以及第一P栅极。该第二PMOS晶体管具有第二P漏极、第二P源极以及第二P栅极。该第三PMOS晶体管具有第三P漏极、第三P源极以及第三P栅极。该第一NMOS晶体管具有第一N漏极、第一N源极以及第一N栅极。该第二NMOS晶体管具有第二N漏极、第二N源极以及第二N栅极。该第三NMOS晶体管具有第三N漏极、第三N源极以及第三N栅极。第一P源极与第二P栅极相连接并且被配置成接收第一电压。第二P源极在第一节点处与第一P栅极以及第三N源极相连接。第一P漏极在输出节点处与第二P漏极以及第三N栅极相连接。第三N漏极被配置成接收第一电压值。第一N漏极与第二N栅极相连接并且被配置成接收第一电压。第二N漏极在第二节点处与第一N栅极以及第三P漏极相连接。第一N源极与第二N源极以及第三P栅极相连接。第三P栅极被配置成接收第二电压值。第一节点与第二节点电连接。第二电压值小于第一电压值。第一电压被配置成在小于第二电压值的第三电压值和大于第三电压值的第四电压值之间进行转换。
在一些实施例中，一种电路包括第一锁存电路和第二锁存电路。该第一锁存电路被配置成接收第一电压和具有第二电压值的第二电压，并且在输出节点处产生具有输出电压值的输出电压。该第一电压具有第一参考电压值以及第二参考电压值。第二锁存电路在公共节点上与第一锁存电路相连接并且被配置成接收第一电压以及具有第三电压值的第三电压。该第一锁存电路被配置成具有处在第三电压的第三电压值上的输出电压或具有处在第一电压的第二参考电压值上的输出电压。该第三电压值小于该第二电压值。
上述方法示出了示例性步骤，但这些步骤不必以所示的顺序执行。根据公开实施例的精神和范围可以对这些步骤进行适当的添加、替换、改变顺序和/或删除。

Claims (18)

1.一种充电电路，包括：
开关电路，具有第一端、第二端、以及第三端；
节点，具有节点电压VBUS；以及
跟踪电路，与所述第三端和所述节点电连接，并且被配置成接收所述节点电压VBUS并且基于所述节点电压VBUS在所述第三端处产生控制电压，
其中，所述跟踪电路包括：
第一锁存电路，被配置成接收所述节点电压VBUS和第一供电电压，并且在所述第三端处产生具有输出电压值的输出电压，所述节点电压VBUS具有第一参考电压值和第二参考电压值；以及
第二锁存电路，与所述第一锁存电路相连接，并且被配置成接收所述节点电压VBUS以及第二供电电压，
其中，所述第一锁存电路被配置成具有所述第二供电电压的电压值的输出电压或具有处在所述节点电压VBUS的所述第二参考电压值上的输出电压；和
所述第二供电电压的电压值小于所述第一供电电压的电压值，
其中，所述第一锁存电路包括：
第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；
第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；以及
第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极，
其中，
所述第一P源极与所述第二P栅极相连接，并且被配置成接收所述节点电压VBUS；
所述第二P源极在第一节点处与所述第一P栅极以及所述第三N源极相连接；
所述第一P漏极在输出节点处与所述第二P漏极以及所述第三N栅极相连接；以及
所述第三N漏极被配置成接收所述第一供电电压；以及
所述第二锁存电路包括：
第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；
第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及
第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；
其中，
所述第一N漏极与所述第二N栅极相连接，并且被配置成接收所述节点电压VBUS；
所述第二N漏极在第二节点处与所述第一N栅极以及所述第三P漏极相连接；
所述第一N源极与所述第二N源极以及所述第三P栅极相连接；以及
所述第三P源极被配置成接收所述第二供电电压；
其中，所述第一节点和所述第二节点电连接。
2.根据权利要求1所述的电路，进一步包括：电流反射镜，被配置成产生流经所述第一端和所述第二端的电流。
3.根据权利要求1所述的电路，其中，
所述跟踪电路被配置成：当所述节点电压VBUS处在所述第一参考电压值上时产生所述控制电压的第一控制电压值；以及
所述跟踪电路被配置成：当所述节点电压VBUS处在不同于所述第一参考电压值的所述第二参考电压值上时产生所述控制电压的第二控制电压值。
4.根据权利要求3所述的电路，其中，
所述第一控制电压值高于所述第一参考电压值；以及
所述第二控制电压值为所述第二参考电压值。
5.根据权利要求3所述的电路，其中，
所述第二端处在第三电压值上；
所述第一参考电压值小于所述第三电压值；
所述第二参考电压值大于所述第三电压值；
所述第一控制电压值在所述第一参考电压值和所述第三电压值之间；以及
所述第二控制电压值为所述第二参考电压值。
6.根据权利要求1所述的电路，其中，
所述开关电路包括PMOS晶体管，所述第一端是所述PMOS晶体管的漏极，所述第二端是所述PMOS晶体管的源极，以及所述第三端是所述PMOS晶体管的栅极。
7.根据权利要求1所述的电路，其中，具有所述节点电压VBUS的所述节点与数据总线电连接。
8.一种充电方法，包括：
使用具有第一端、第二端、以及第三端的开关电路；
设置节点，所述节点具有节点电压VBUS；以及
使用跟踪电路，所述跟踪电路与所述第一端和所述节点电连接，使得
当所述第二端处在所述第二端的第一电压值上时，使所述第一端具有所述第一端的第一电压值；以及
当所述第二端处在所述第二端的第二电压值上时，使所述第一端具有所述第一端的第二电压值，
其中，
所述第三端的电压值大于所述第一端的第一电压值；
所述第二端的第一电压值小于所述第一端的第一电压值；
所述第二端的第二电压值大于所述第三端的电压值，
其中，所述跟踪电路包括：
第一锁存电路，被配置成接收所述节点电压VBUS和第一供电电压，并且在所述第一端处产生具有所述第一端的第一电压值的输出电压，所述节点电压VBUS具有第一参考电压值和第二参考电压值；以及
第二锁存电路，与所述第一锁存电路相连接，并且被配置成接收所述节点电压VBUS和第二供电电压，
其中，所述第一锁存电路被配置成具有所述第一端的第一电压值的输出电压或具有所述第一端的第二电压值的输出电压；和
所述第二供电电压的电压值小于所述第一供电电压的电压值，
其中，所述第一锁存电路包括：
第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；
第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；以及
第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极，
其中，
所述第一P源极与所述第二P栅极相连接，并且被配置成接收所述节点电压VBUS；
所述第二P源极在第一节点处与所述第一P栅极以及所述第三N源极相连接；
所述第一P漏极在输出节点处与所述第二P漏极以及所述第三N栅极相连接；以及
所述第三N漏极被配置成接收所述第一供电电压；以及
所述第二锁存电路包括：
第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；
第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及
第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；
其中，
所述第一N漏极与所述第二N栅极相连接，并且被配置成接收所述节点电压VBUS；
所述第二N漏极在第二节点处与所述第一N栅极以及所述第三P漏极相连接；
所述第一N源极与所述第二N源极以及所述第三P栅极相连接；以及
所述第三P源极被配置成接收所述第二供电电压；
其中，所述第一节点和所述第二节点电连接。
9.根据权利要求8所述的方法，其中，
所述开关电路包括PMOS晶体管；
所述第一端是所述PMOS晶体管的栅极；
所述第二端是所述PMOS晶体管的漏极；以及
所述第三端是所述PMOS晶体管的源极。
10.根据权利要求8所述的方法，其中，所述第二端与数据总线电连接，和/或所述第三端与电流反射镜电连接。
11.一种跟踪电路，包括：
第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；
第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；
第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；
第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；
第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及
第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极；
其中，
所述第一P源极与所述第二P栅极相连接，并且被配置成接收第一电压；
所述第二P源极在第一节点处与所述第一P栅极以及所述第三N源极相连接；
所述第一P漏极在输出节点处与所述第二P漏极以及所述第三N栅极相连接；
所述第三N漏极被配置成接收第一供电电压；
所述第一N漏极与所述第二N栅极相连接，并且被配置成接收所述第一电压；
所述第二N漏极在第二节点处与所述第一N栅极以及所述第三P漏极相连接；
所述第一N源极与所述第二N源极以及所述第三P栅极相连接；
所述第三P源极被配置成接收第二供电电压；
所述第一节点与所述第二节点电连接；
所述第二供电电压的电压值小于所述第一供电电压的电压值；以及
所述第一电压被配置成在第一参考电压值和第二参考电压值之间进行转换，所述第一参考电压值小于所述第二供电电压的电压值，所述第二参考电压值大于所述第一参考电压值。
12.根据权利要求11所述的电路，其中，输出被配置成控制开关电路。
13.根据权利要求11所述的电路，其中，
当所述第一电压处在所述第一参考电压值上时，
所述第一PMOS晶体管、所述第三NMOS晶体管、以及所述第二NMOS晶体管被配置成截止；以及
所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第一NMOS晶体管被配置成导通；以及
当所述第一电压处在所述第二参考电压值上时，
所述第一PMOS晶体管、所述第三NMOS晶体管、以及所述第二NMOS晶体管被配置成导通；以及
所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第一NMOS晶体管被配置成截止。
14.一种跟踪电路，包括：
第一锁存电路，被配置成接收第一电压和第一供电电压，并且在输出节点处产生具有输出电压值的输出电压，所述第一电压具有第一参考电压值以及第二参考电压值；以及
第二锁存电路，与所述第一锁存电路相连接，并且被配置成接收所述第一电压以及第二供电电压，
其中，
所述第一锁存电路被配置成具有所述第二供电电压的电压值的输出电压或具有处在所述第一电压的所述第二参考电压值上的输出电压；以及
所述第二供电电压的电压值小于所述第一供电电压的电压值，
其中，所述第一锁存电路包括：
第一PMOS晶体管，具有第一P漏极、第一P源极、以及第一P栅极；
第二PMOS晶体管，具有第二P漏极、第二P源极、以及第二P栅极；以及
第三NMOS晶体管，具有第三N漏极、第三N源极、以及第三N栅极，
其中，
所述第一P源极与所述第二P栅极相连接，并且被配置成接收所述第一电压；
所述第二P源极在第一节点处与所述第一P栅极以及所述第三N源极相连接；
所述第一P漏极在输出节点处与所述第二P漏极以及所述第三N栅极相连接；以及
所述第三N漏极被配置成接收所述第一供电电压；以及
所述第二锁存电路包括：
第一NMOS晶体管，具有第一N漏极、第一N源极、以及第一N栅极；
第二NMOS晶体管，具有第二N漏极、第二N源极、以及第二N栅极；以及
第三PMOS晶体管，具有第三P漏极、第三P源极、以及第三P栅极；
其中，
所述第一N漏极与所述第二N栅极相连接，并且被配置成接收所述第一电压；
所述第二N漏极在第二节点处与所述第一N栅极以及所述第三P漏极相连接；
所述第一N源极与所述第二N源极以及所述第三P栅极相连接；以及
所述第三P源极被配置成接收所述第二供电电压；
其中，所述第一节点与所述第二节点电连接。
15.根据权利要求14所述的电路，其中，
当所述第一电压处在所述第一参考电压值上时，所述第一锁存电路被配置成具有所述第二供电电压的电压值的输出电压；以及
当所述第一电压处在所述第二参考电压值上时，所述第一锁存电路被配置成具有处在所述第二参考电压值上的输出电压。
16.根据权利要求14所述的电路，其中，
在第一工作模式中，当所述第一电压具有所述第一参考电压值时，所述电路被配置成使得所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第一NMOS晶体管导通，并使得所述第一PMOS晶体管、所述第三NMOS晶体管、以及所述第二NMOS晶体管截止；以及
在第二工作模式中，当所述第一电压具有所述第二参考电压值时，所述电路被配置成使得所述第二PMOS晶体管、所述第三PMOS晶体管、以及所述第一NMOS晶体管截止，并使得所述第一PMOS晶体管、所述第三NMOS晶体管、以及所述第二NMOS晶体管导通。
17.根据权利要求14所述的电路，其中，所述输出节点被配置成控制开关电路。
18.根据权利要求14所述的电路，其中，
所述第一供电电压的电压值加上第一电压裕度约为所述第一锁存电路和/或所述第二锁存电路中的晶体管的额定工作电压值的两倍；以及
所述第二供电电压的电压值加上第二电压裕度约为所述额定工作电压值。
CN201210185335.6A 2011-11-22 2012-06-06 跟踪电路 Active CN103138738B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/302,404 2011-11-22
US13/302,404 US9287856B2 (en) 2011-11-22 2011-11-22 Tracking circuit

Publications (2)

Publication Number Publication Date
CN103138738A CN103138738A (zh) 2013-06-05
CN103138738B true CN103138738B (zh) 2016-04-06

Family

ID=48426186

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210185335.6A Active CN103138738B (zh) 2011-11-22 2012-06-06 跟踪电路

Country Status (2)

Country Link
US (2) US9287856B2 (zh)
CN (1) CN103138738B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9287856B2 (en) * 2011-11-22 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit
US9336993B2 (en) * 2014-02-26 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. Digital pattern generator (DPG) for E-beam lithography

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257297A (zh) * 2006-12-08 2008-09-03 英飞凌科技股份公司 晶体管开关
CN101373927A (zh) * 2007-08-20 2009-02-25 台湾积体电路制造股份有限公司 充电泵电路及其操作方法、半导体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4857764A (en) * 1988-06-30 1989-08-15 Harris Corporation Current compensated precharged bus
US7589561B1 (en) * 2006-09-29 2009-09-15 Marvell International Ltd. Tolerant CMOS receiver
TWI351802B (en) * 2007-10-19 2011-11-01 Richtek Technology Corp Universal serial bus charger circuit and charging
JP4950003B2 (ja) * 2007-11-08 2012-06-13 ルネサスエレクトロニクス株式会社 ラッチ回路、及びフリップフロップ回路
KR101504587B1 (ko) * 2008-08-12 2015-03-23 삼성전자주식회사 음 전원전압 발생회로 및 이를 포함하는 반도체 집적회로
US7940110B2 (en) 2009-06-04 2011-05-10 Apple Inc. Cascode switching circuit
US8362803B2 (en) * 2011-02-18 2013-01-29 Lsi Corporation Mode latching buffer circuit
CN202652170U (zh) * 2011-03-23 2013-01-02 快捷半导体(苏州)有限公司 开关设备
TWI419451B (zh) * 2011-05-06 2013-12-11 Ralink Technology Corp 電荷幫浦電路
US9287856B2 (en) * 2011-11-22 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Tracking circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101257297A (zh) * 2006-12-08 2008-09-03 英飞凌科技股份公司 晶体管开关
CN101373927A (zh) * 2007-08-20 2009-02-25 台湾积体电路制造股份有限公司 充电泵电路及其操作方法、半导体装置

Also Published As

Publication number Publication date
US20130127520A1 (en) 2013-05-23
US9287856B2 (en) 2016-03-15
US10025749B2 (en) 2018-07-17
CN103138738A (zh) 2013-06-05
US20160170933A1 (en) 2016-06-16

Similar Documents

Publication Publication Date Title
CN103856205B (zh) 电平转换电路、用于驱动高压器件的驱动电路以及相应的方法
CN101795129B (zh) 上电复位电路
EP2241009B1 (en) Low-swing cmos input circuit
CN105183064A (zh) Ldo电路
CN104811184A (zh) 输入偏移控制
CN104660248A (zh) 上拉电阻电路
US10186958B2 (en) Input-output circuits
CN101641865B (zh) 具有耐高电压单元的电子器件
EP2892154B1 (en) Level shifter circuit
CN101385243A (zh) 利用迟滞行为将输入信号转换为逻辑输出电压电平
CN103138738B (zh) 跟踪电路
CN109194126B (zh) 一种电源切换电路
CN108233701B (zh) 一种升降压电压转换电路
CN106712765B (zh) 一种基于cmos工艺的pecl发送器接口电路
CN107040250A (zh) 一种电压模式驱动电路
CN103269217A (zh) 输出缓冲器
CN208835729U (zh) 一种具有防反接功能的电源转换电路、集成电路
CN103098375A (zh) 控制开关
CN103235625A (zh) 一种低电压跟随的电压基准电路
CN203193605U (zh) 用于驱动高压器件的驱动电路
CN113885644B (zh) 用于ldo防倒灌的衬底切换电路
CN107017874B (zh) 半导体装置以及选择电路
CN101944903B (zh) Cmos输入缓冲电路
CN106341118B (zh) 电平变换器电路
CN101515799B (zh) 用于单电压供电cmos的自动检测输入电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant