KR101802832B1 - 전력 저하시 가능한 스위치 - Google Patents

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Abstract

본 발명은, 다른 것들 중에서도, 파워 다운 상태에서 신호를 전달시키는 방법 및 장치를 포함한다. 일 실시예의 스위치 장치는 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키고, 제2 상태에서 제1 노드를 제2 노드로부터 분리시키도록 구성된 제1 공핍형(depletion-mode) 트랜지스터, 제1 공핍형 트랜지스터의 제어 노드에 연결되어, 제1 상태에서 제어 노드를 제1 공급 입력단으로부터 분리시키고, 제2 상태에서 제어 노드를 제1 공급 입력단에 연결시키도록 구성된 제어 회로, 및 제1 상태 동안 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키고, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드로부터 분리시키도록 구성된 트래킹 회로를 포함한다.

Description

전력 저하시 가능한 스위치{POWER DOWN ENABLED ANALOG SWITCH}
본 출원은 2011년 3월 23일에 출원된 미국 가특허출원 제61/465,776호 "AUDIO SWITCH NORMALLY ENABLED DURING POWER DOWN"(Attorney Docket No. 2921.127PRV, Stultz)에 대하여 우선권을 주장하며, 그 내용은 그 전체로서 원용에 의해 본 명세서에 포함된다.
본 발명의 스위치에 관한 것이며, 더 자세하게는, 전력 저하 상태(power down condition) 동안에 신호를 전달하는 아날로그 스위치이다.
다수의 아날로그 스위치는 아날로그 스위치가 활성화되고 양의 게이트-투-소스(gate-to-source) 전압(VGS)을 실현하여 그라운드(ground) 근처에서 스윙(swing)하는 신호를 전달하기 위하여 전력 공급이 존재할 것을 필요로 한다. 전력 저하 상태(power down condition) 동안에, 다수의 n타입 금속 산화막 반도체(n-type metal-oxide-semiconductor, NMOS) 아날로그 스위치는 양의 VGS를 가지지 않고, 그라운드 위의 신호를 전달할 수 없다. 마찬가지로, 전력 저하 상태 동안에, 많은 p타입 금속 산화막 반도체(p-type metal-oxide-semiconductor, PMOS) 아날로그 스위치는 음의 VGS를 가지지 않고, 그라운드 아래의 신호를 전달할 수 없다. 뿐만 아니라, 전통적인 상보형 금속 산화막 반도체(complimentary metal-oxide-semicondutor, CMOS) 아날로그 스위치는 신호가 전달되도록 할 수 있지만, 현저한 신호 왜곡이 있고 품질이 낮다.
본 문서는, 다른 것들 중에서, 전력 저하 상태(power down condition)에서 신호를 전달하는 장치 및 방법을 다루고 있다. 예시적인 스위치 장치는, 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키고, 제2 상태에서 제1 노드를 제2 노드로부터 분리시키도록 구성된 제1 공핍형(depletion-mode) 트랜지스터, 제1 공핍형 트랜지스터의 제어 노드에 연결되어, 제1 상태에서 제어 노드를 제1 공급 입력단으로부터 분리시키고, 제2 상태에서 제어 노드를 제1 공급 입력단에 연결시키도록 구성된 제어 회로, 및 제1 상태 동안 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키고, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드로부터 분리시키도록 구성된 트래킹 회로를 포함하는 스위치 장치를 포함한다.
본 섹션은 본 특허 출원의 요지에 대한 개요를 제공하기 위한 것이고, 발명의 배타적이거나 완전한 설명을 제공하려는 것은 아니다. 상세한 설명은 본 특허 출원에 관한 추가적인 정보를 제공하기 위한 것이다.
본 도면은 반드시 실측으로 되어 있는 것은 아니며, 유사한 참조 부호는 다른 도면에서 유사한 요소를 나타낼 수 있다. 상이한 첨자를 가진 유사한 참조 부호는 유사한 요소의 다른 예를 나타낼 수 있다. 도면은 일반적으로 예시를 위해 본 명세서에서 논의되는 여러 실시형태를 보여주는 것이며 한정을 위한 것이 아니다.
도 1은 스위치 디바이스의 일반적인 예를 도시한 것이다.
도 2는 두 개의 노드 사이에서, 오디오 신호와 같은, 아날로그 신호를 전달하기 위한 스위치 디바이스의 일반적인 예를 도시한 것이다.
도 3a 및 도 3b는 스위치 디바이스를 포함하는 장치의 전력 저하 상태(power down condition) 동안에 신호를 전달하기 위한 스위치 디바이스의 일반적인 예를 도시한 것이다.
본 발명자는, 다른 것들 중에서, 전력을 인가하지 않고 우수한 품질로 왜곡이 거의 없이 신호가 전달되게 하고, 전력이 인가된 때 신호가 전달되지 않게(예컨대, 스위치를 비활성화시킴) 하도록 구성된 시스템 및 방법을 알게 되었다. 일례에서, 스위치는 인가된 전력 없이 오디오 신호를 전달하도록 구성된 공핍형(depletion-mode) 아날로그 스위치를 포함할 수 있다. 일례에서, 스위치는, 최적의 전고조파 왜율(total harmonic distortion, THD) 성능을 제공하는 일정한 0V 게이트-투-소스 전압(gate-to-source voltage, VGS)으로 활성화될 수 있다. 전력이 인가된 경우, 스위치는 비활성화 될 수 있다. 일례에서, 본 구현은 신호를 전달하기 위하여 어떠한 실질적인 전력도 소모하지 않는다.
도 1은 공핍형 트랜지스터(101), 제어 회로(102) 및 트래킹(tracking) 회로(103)을 포함하는 스위치 디바이스(100)의 일반적인 예를 도시한다. 일례에서는, 제어 회로(102)가 제어 전압(VCTL)을 수신하도록 구성된 입력단(104)를 포함할 수 있다. 일례에서, 제어 전압(VCTL)이 그라운드(GND)에 있거나 그 근처일 경우, 제어 회로(102)는, 공핍형 트랜지스터(101)가 활성화되거나 제1 상태에 있고, 스위치 디바이스(100)의 제1 노드(A) 및 제2 노드(B) 사이에서, 아날로그 오디오 신호와 같은, 신호가 전달될 수 있도록 공핍형 트랜지스터(101)의 제어 노드를 바이어스(bias)할 수 있다.
몇몇의 예에서, 트래킹 회로(103)는 공핍형 트랜지스터(101)의 실질직으로 0V인 VGS를 유지하기 위하여 공핍형 트랜지스터(101)의 제어 노드를 제1 노드 또는 제2 노드(A, B) 중 하나와 연결할 수 있다. 따라서, 제1 상태에서, 공핍형 트랜지스터(101)은 왜곡이 없거나 거의 없이 제1 노드 및 제2 노드(A, B) 사이에서 신호를 전달할 수 있다. 일례에서, 스위치 디바이스(100)가 제1 상태에 있는 경우 제어 전압(VCTL)은 실질적으로, 그라운드와 같은, 0V와 같고, 스위치 디바이스(100)가 제2 상태에 있는 경우, 차지 펌프(charge pump)는 활성화될 수 있고 실질적으로, 일례에서 약 -2V와 같은, 음의 전압을 가지는 제어 전압(VCTL)을 공급할 수 있는 것과 같이 스위치 디바이스(100)는 일반 공급 전압(VCC)을 수신할 수 있고 제어 전압(VCTL)은 차지 펌프의 출력 전압이 될 수 있다.
일례에서, 제어 전압(VCTL)이 GND에 대하여 제1 음 전압 레벨에 있는 경우, 제어 회로(102)는, 공핍형 트랜지스터(101)가 비활성화되고, 제1 노드(A)와 제2 노드(B)가 서로 전기적으로 분리되도록 공핍형 트랜지스터(101)의 제어 노드를 바이어스(bias)할 수 있다. 몇몇의 예에서, 트래킹 회로(103)는 제2 상태에 있는 공핍형 트랜지스터(101)의 게이트 및 소스 사이의 음의 전압을 유지하기 위하여 제1 노드 및 제2 노드(A, B) 중 하나 또는 모두로부터 공핍형 트랜지스터(101)의 제어 노드를 분리시킬 수 있다. 따라서, 제2 상태에서, 공핍형 트랜지스터(101)는 제1 노드 및 제2 노드(A, B) 서로를 전기적으로 분리시킬 수 있다.
일례에서, 스위치 디바이스(100)는 제어 회로(102)에 제2 참조 전압을 공급하도록 구성된 전압 변별기(voltage discriminator)(105)를 포함할 수 있다. 일례에서, 전압 변별기(105)는 복수의 전압을 수신하고 복수의 전압 중 가장 낮은 전압을 공급한다. 일례에서, 복수의 전압은 제어 전압(VCTL), 제1 노드(A)에서의 전압, 제2 노드(B)에서의 전압, 또는 그 조합을 포함할 수 있다.
도 2는, 제어 전압(VCTL)이 그라운드(GND)와 같은 기준 전위(reference potential)이거나 그 근처일 경우, 두 개의 노드(A, B) 사이에서, 오디오 신호와 같은, 아날로그 신호를 전달하기 위한 스위치 디바이스(200)의 일반적인 예를 도시한다. 일례에서, 스위치 디바이스(200)는 제1 공핍형 트랜지스터(201), 제어 회로(202), 트래킹 회로(203) 및 전압 변별기(205)를 포함할 수 있다. 스위치 디바이스(200)의 제1 상태에서, 제1 공핍형 트랜지스터(201)는, 제1 공핍형 트랜지스터(201)의 게이트-투-소스 전압 (VGS)이 0V이거나 그 근처인 경우와 같이 제1 공핍형 트랜지스터(201)가 활성화된 경우, 제1 노드(A) 및 제2 노드(B) 사이에서 아날로그 신호를 전달할 수 있다.
일례에서, 제어 회로(202)는 제어 전압(VCTL)을 수신하고 제어 전압(VCTL)의 전압 레벨을 사용하여 제1 공핍형 트랜지스터(201)의 제어 노드를 제어할 수 있다. 몇몇의 예에서, 제어 회로(202)는 인버터(inverter)로서 연결되어 있는 트랜지스터(211, 212)의 쌍 및 제3 트랜지스터(213)를 포함할 수 있다. 일례에서, 제3 트랜지스터(213)는 제1 상태의 제1 공핍형 트랜지스터(201)의 제어 노드로부터 제어 전압(VCTL)을 분리시키도록 구성될 수 있어서, 제1 공핍형 트랜지스터(201)가 제1 공핍형 트랜지스터(201)를 활성화하고, 제1 공핍형 트랜지스터(201)를 비활성화시키기 위하여 제어 전압(VCTL)을 제2 상태에서의 제어 노드에 연결시키도록 할 수 있다. 일례에서, 트랜지스터(211, 212)에 연결된 인버터는 GND에 연결된 p타입 금속 산화막 반도체(p-type metal-oxide-semiconductor, PMOS) 증식형(enhancement-mode) 트랜지스터(211) 및 공급 레일(NRail)을 통하여 전압 변별기(205)에 연결된 n타입 금속 산화막 반도체(n-type metal-oxide-semiconductor, NMOS) 증식형 트랜지스터(212)를 포함할 수 있다.
스위치 디바이스(200)의 제1 상태에서, 제어 전압(VCTL)은 GND이거나 그 근처일 수 있고 NMOS 증식형 트랜지스터(212)는 켜져서 전압 변별기(205)를 제3 트랜지스터(213)의 제어 노드에 연결할 수 있다. 전압 변별기(205)는, 제어 전압(VCTL) 또는 제1 노드 및 제2 노드(A, B) 중 하나 또는 모두에서의 전압 중 가장 낮은 전압과 같은, 둘 이상의 전압 중에서 가장 낮은 전압을 공급할 수 있다. 전압 변별기(205)로부터 제3 트랜지스터(213)의 제어 노드에 제시된 낮은 전압은 제1 공핍형 트랜지스터(201)가 활성화되고 아날로그 신호를 전달하도록 한다.
스위치 디바이스(200)의 제2 상태에서, 제어 전압(VCTL)은 제1 공핍형 트랜지스터(201)를 비활성화시키도록 구성된 음전압 레벨에 있을 수 있다. VCTL은 PMOS 증식형 트랜지스터(211)를 켤 수 있고 PMOS 증식형 트랜지스터(211)는 제3 트랜지스터(213)의 제어 노드를 GND에 연결할 수 있다. 제어 전압(VCTL)은 GND에 대하여 음의 전압이기 때문에, 제3 트랜지스터(213)의, 게이트, 또는 제어 노드가 GND에 연결된 경우 제3 트랜지스터(213)는 켜질 수 있다. 켜질 때, 제어 회로(202)의 제3 트랜지스터(213)는 제1 공핍형 트랜지스터(201)의 제어 노드를 음의 제어 전압(VCTL)에 연결할 수 있고, 따라서 제1 공핍형 트랜지스터(201)가 제1 노드 및 제2 노드(A, B)가 서로 전기적으로 분리되도록 할 수 있다. 일례에서, 제3 트랜지스터(213)는 NMOS 증식형 트랜지스터와 같은, 증식형 트랜지스터를 포함할 수 있다.
일례에서, 트래킹 회로(203)는 제2 공핍형 트랜지스터(214)를 포함할 수 있다. 스위치 디바이스(200)의 제1 상태에서, 제2 공핍형 트랜지스터(214)는, 제1 공핍형 트랜지스터(201)의 제어 노드를 제1 노드(A)에 연결함으로써 제1 공핍형 트랜지스터(201)의 게이트와 소스 사이에 안정되고 실질적으로 0V인 VGS가 유지되는 것을 보장할 수 있다. 제1 상태에서, 제2 공핍형 트랜지스터(214)의 제어 노드는 0V이거나 그 근처일 수 있어, 제2 공핍형 트랜지스터(214) 전도성 채널(conductive channel)을 포함한다. 스위치 디바이스(200)의 제2 상태에서, 제2 공핍형 트랜지스터(214)의 제어 노드는 제2 공핍형 트랜지스터(214)를 비활성화시키기 위하여 제2 제어 전압(VCTL2)에 연결될 수 있다. 일례에서, 스위치 디바이스(200)의 입력단(104)에 수신된 제어 전압(VCTL)은 제1 음전압일 수 있고, 제2 제어 전압(VCTL2)은, 제2 제어 전압(VCTL2)이 제1 제어 전압(VCTL)보다 더 음의 값일 때, 제1 공핍형 트랜지스터(201)를 비활성화하기 위하여 제2 음전압일 수 있다. 제1 공핍형 트랜지스터(201)의 제어 노드는 스위치 디바이스(200)의 제2 상태에 있는 비활성화된 제2 공핍형 트랜지스터(214)를 사용하여 제1 노드(A)로부터 전기적으로 분리될 수 있다. 트래킹 회로(203)는 제2 노드(B)를 제1 상태에 있는 제1 공핍형 트랜지스터(201)의 제어 노드와 선택적으로 연결하고, 본 발명의 요지의 범위를 벗어나지 않으면서, 제2 노드(B)를 제2 상태에 있는 제1 공핍형 트랜지스터(201)의 제어 노드로부터 분리시킬 수 있음을 이해할 것이다.
일반적으로, 전압 변별기는 두 전압 입력의 높거나 낮은 전압을 변별하기 위하여 교차로 연결된 한 쌍의 트랜지스터를 포함할 수 있다. 도 2의 스위치 디바이스(200)의 예에서, 전압 변별기(205)는, 전압 변별기(205)에 의하여 수신된 세 가지의 전압 중 가장 낮은 전압을 변별하기 위하여, 교차로 연결된 두 쌍의 트랜지스터(215, 216 및 217, 218) 각각을 포함하고 세 번째 쌍의 트랜지스터(219, 220)를 포함할 수 있다. 일례에서, 전압 변별기(205)에 의하여 수신된 세 가지의 전압은 제어 전압(VCTL), 제1 노드(A)에서의 전압 및 제2 노드(B)에서의 전압을 포함할 수 있다.
도 3a는 스위치 디바이스(300)를 포함하는 장치의 전력 저하 상태(power down condition) 동안에 아날로그 신호를 전달하기 위한 스위치 디바이스(300)의 일반적인 예를 도시한다. 스위치 디바이스(300)는 공핍형 트랜지스터(301), 제어 회로(302), 트래킹 회로(303) 및 제1 전압 변별기(305)를 포함할 수 있다. 스위치 디바이스(300)의 제1 상태에서, 공핍형 트랜지스터(301)는, 공핍형 트랜지스터(301)의 게이트-투-소스 전압(VGS)이 0V이거나 그 근처인 경우처럼 제1 노드(A) 및 제2 노드(B) 사이에서 아날로그 신호를 전달할 수 있다. 스위치 디바이스(300)의 제2 상태에서, 공핍형 트랜지스터(301)는, 제1 공핍형 트랜지스터(301)의 VGS가 제1 공핍형 트랜지스터(301)의 전도성 채널을 실질적으로 제거하는 음의 전압인 경우처럼 제1 노드(A) 및 제2 노드(B)를 서로 분리시킬 수 있다.
일례에서, 제어 회로(302)는 제어 전압(VCTL)을 수신하고 제어 전압(VCTL)의 전압 레벨에 대한 응답으로 제1 공핍형 트랜지스터(301)의 제어 노드를 제어할 수 있다. 몇몇의 예에서, 제어 회로(302)는 인버터로서 연결되어 있는 트랜지스터(311, 312)의 쌍 및 제3 트랜지스터(313)를 포함할 수 있다. 일례에서, 제3 트랜지스터(313)는 제1 상태의 제1 공핍형 트랜지스터(301)의 제어 노드로부터 제어 전압(VCTL)을 분리시키도록 구성될 수 있어서, 제1 공핍형 트랜지스터(301)가 제1 공핍형 트랜지스터(301)를 활성화하고, 제1 공핍형 트랜지스터(301)를 비활성화시키기 위하여 제어 전압(VCTL)을 제2 상태에서의 제어 노드에 연결시키도록 할 수 있다. 일례에서, 트랜지스터(311, 312)에 연결된 인버터는 GND에 연결된 PMOS 증식형 트랜지스터(211) 및 공급 레일(NRail)을 통하여 전압 변별기(205)에 연결된 NMOS 증식형 트랜지스터(212)를 포함할 수 있다.
스위치 디바이스(300)의 제1 상태에서, 제어 전압(VCTL)은 그라운드이거나 그 근처일 수 있고 제어 회로(302)의 NMOS 증식형 트랜지스터(312)는 켜져서 전압 변별기(305)를 제어 회로(302)의 제3 트랜지스터(313)의 제어 노드에 연결할 수 있다. 전압 변별기(305)는 둘 이상의 전압 중에서 가장 낮은 전압을 공급할 수 있다. 예를 들어, 전압 변별기(305)는 제어 전압(VCTL) 또는 제1 노드 및 제2 노드(A, B) 중 하나 또는 모두에서의 전압 중 가장 낮은 전압을 공급할 수 있다. 전압 변별기(305)로부터 제3 트랜지스터(313)의 제어 노드에 제시된 낮은 전압은 제1 공핍형 트랜지스터(301)가 활성화되고 아날로그 신호를 전달하도록 한다.
스위치 디바이스(300)의 제2 상태에서, 제어 전압(VCTL)은 제1 공핍형 트랜지스터(301)를 비활성화시키도록 구성된 음전압 레벨에 있을 수 있다. 제어 전압(VCTL)은 PMOS 증식형 트랜지스터(311)를 켤 수 있고 PMOS 증식형 트랜지스터(311)는 제3 트랜지스터(313)의 제어 노드를 GND에 연결할 수 있다. 제어 전압(VCTL)은 GND에 대하여 음의 전압이기 때문에, 제3 트랜지스터(313)의, 게이트, 또는 제어 노드가 GND에 연결된 경우 제3 트랜지스터(313)는 켜질 수 있다. 켜질 때, 제어 회로(302)의 제3 트랜지스터(313)는 제1 공핍형 트랜지스터(301)의 제어 노드를 음의 제어 전압(VCTL)에 연결할 수 있고, 따라서 제1 공핍형 트랜지스터(301)가 제1 노드 및 제2 노드(A, B)가 서로 전기적으로 분리되도록 할 수 있다. 일례에서, 제3 트랜지스터(313)는 NMOS 증식형 트랜지스터와 같은, 증식형 트랜지스터를 포함할 수 있다.
일례에서, 트래킹 회로(303)는 평행하게 연결된 한 쌍의 증식형 트랜지스터(321, 322) 및 트래킹 전압 변별기(323)를 포함할 수 있다. 일례에서, 트래킹 회로(303)는 제1 노드(A)에 연결될 수 있다. 일례에서, 트래킹 회로(303)의 평행하게 연결된 트랜지스터(321, 322)는 낮은 임계 전압 CMOS 트랜지스터를 포함할 수 있다. 트래킹 회로(303)의 평행하게 연결된 트랜지스터(321, 322)는, 공핍형 디바이스는 신호 전압이 증가함에 따라 선형성(linearity)을 잃고 오버드라이브(overdrive)될 수 있기 때문에, 제2 공핍형 디바이스를 사용하는 트래킹 회로와 같은, 다른 트래킹 회로에 비하여 스위치 디바이스(300)의 성능을 향상시킬 수 있다.
일반적으로, 트래킹 회로(303)는, 공핍형 트랜지스터(301)가 스위치 디바이스(300)의 제1 상태에서 제1 노드 및 제2 노드(A, B) 사이에서 신호를 전달함에 따라, 공핍형 트랜지스터(301)의 실질적으로 일정한 ON저항(ON-resistance)을 보장하도록 구성될 수 있다. 실질적으로 일정한 ON저항은 신호가 왜곡이 없거나 거의 없이 제1 노드 및 제2 노드(A, B) 사이에서 전달되도록 한다. 따라서, 예를 들어, 오디오 신호는, 현저하게 음질을 저하시키지 않고 하나의 디바이스에서 다른 디바이스로 전달될 수 있다.
일례에서, 트래킹 회로(303)는, 공핍형 트랜지스터(301)에 거의 0V인 VGS가 유지되도록 하는 것처럼, 공핍형 트랜지스터(301)의 제어 노드가 제1 노드 및 제2 노드(A, B) 사이에서 전달되는 신호를 트래킹하도록 할 수 있다. 일례에서, 스위치 디바이스(300)를 포함하는 장치의 전력 저하 상태 동안과 같은, 스위치 디바이스(300)의 제1 상태 동안에, 제어 전압(VCTL) 및 일반 공급 전압(VCC)은 GND에 대하여 0V일 수 있다. 또한, 제1 노드(A)에서의 신호의 전압 레벨이 그라운드를 넘는 경우, 트래킹 회로(303)의 NMOS 트랜지스터(322)는 제1 노드(A)를 공핍형 트랜지스터(301)의 제어 노드에 연결할 수 있는 것처럼, 트래킹 회로(303)의 NMOS 트랜지스터(322)의 제어 노드는 제어 전압(VCTL)에 연결될 수 있다. 동일한 예에서, 나타나지는 않았지만, 제1 노드(A)에서의 신호의 전압 레벨이 그라운드 아래인 경우, PMOS 트랜지스터(321)는 공핍형 트랜지스터(301)의 게이트와 소스 간에 실질적으로 0V인 VGS를 유지하기 위하여 제1 노드(A)를 공핍형 트랜지스터(301)의 제어 노드에 연결할 수 있는 것처럼, 트래킹 회로(303)의 PMOS 트랜지스터(321)의 제어 노드는 일반 공급 전압(VCC)에 연결될 수 있다.
몇몇의 예에서, 트래킹 회로의 PMOS 트랜지스터(321)의 제어 노드를 일반 공급 전압(VCC)에 연결하는 것 대신에, 트래킹 회로(303)의 PMOS 트랜지스터(321)의 제어 노드는 트래킹 전압 변별기(323)에 연결될 수 있다. 트래킹 전압 변별기(323)는 PMOS 트랜지스터(321)의 제어 노드를 일반 공급 전압(VCC) 또는 제1 노드(A)에서의 전압 중 가장 낮은 전압에 연결할 수 있다. 이러한 배치는, 일반 공급 전압(VCC)이 실질적으로 양의 전압을 가지고 제어 전압(VCTL)이 실질적으로 음의 전압을 가지는 경우의 스위치 디바이스의 제2 상태에 있는 PMOS 트랜지스터(321)에 대한 스트레스(stress)를 감소시킨다. 일례에서, 일반 공급 전압(VCC)은 제어 전압(VCTL)을 공급하는 차지 펌프에 전력을 공급할 수 있다.
도 3b는 제1 트래킹 회로(303) 및 제2 트래킹 회로(306)를 포함하는 스위치 디바이스(300)의 일반적인 예를 도시한다. 예를 들면, 제1 트래킹 회로(303)는 제1 노드(A)에 연결될 수 있고, 제2 트래킹 회로(306)는 제2 노드(B)에 연결될 수 있다. 이러한 구성은 제1 노드 또는 제2 노드(A, B) 중 하나가 아날로그 신호로 독립적으로 구동될 수 있는 경우의 스위치 디바이스와 연관될 수 있다.
일례에서, 공핍형 트랜지스터(301)의 벌크(bulk), 또는 백 게이트(back gate)(307)는, 스위치 디바이스(300)의 제1 상태에서의 전고조파 왜율(total harmonic distortion)을 최적화하고, 제어 노드처럼, 백 게이트(307)는 또한 제2 상태의 실질적으로 음인 전압에 연결될 수 있기 때문에 제2 상태에서의 공핍형 트랜지스터(301)의 전도성 채널을 실질적으로 제거하기 위하여 제어 노드에 연결될 수 있다.
전압 변별기(305)는, 전압 변별기(305)에 의하여 수신된 세 가지의 전압 중 가장 낮은 전압을 변별하기 위하여, 교차로 연결된 두 쌍의 트랜지스터(315, 316 및 317, 318)를 포함하고 세 번째 쌍의 트랜지스터(319, 320)를 포함할 수 있다. 일례에서, 전압 변별기(305)에 의하여 수신된 세 가지의 전압은 제1 노드(A)에서의 전압, 제2 노드(B)에서의 전압 및 GND를 포함할 수 있다.
부가적인 사항
제1 예에 있어서, 스위치 장치는 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키고, 제2 상태에서 제1 노드를 제2 노드로부터 분리시키도록 구성된 제1 공핍형 트랜지스터, 제1 공핍형 트랜지스터의 제어 노드에 연결되어, 제1 상태에서 제어 노드를 제1 공급 입력단으로부터 분리시키고, 제2 상태에서 제어 노드를 제1 공급 입력단에 연결시키도록 구성된 제어 회로, 및 제1 상태 동안 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키고, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드로부터 분리시키도록 구성된 트래킹 회로를 포함할 수 있다.
제2 예에 있어서, 제1 예의 제어 회로는, 선택적으로 제1 공급 입력단에 연결되어 있는 입력단을 갖는 인버터, 및 인버터의 출력을 수신하고, 인버터의 출력을 사용하여 제어 노드를 제어하도록 구성된 증식형 트랜지스터를 포함한다.
제3 예에 있어서, 제1-2 예의 하나 또는 그 이상의 스위치 장치는, 선택적으로 제1 노드에 연결되어 있는 제1 전압 변별기를 더 포함하고, 인버터의 제1 공급 입력단은 그라운드에 연결되도록 구성되고, 인버터의 제2 공급 입력단은 제1 전압 변별기의 출력단에 연결되도록 구성되며, 제1 전압 변별기는 복수의 전압 레벨을 수신하고, 제1 전압 변별기의 출력단에 복수의 전압 레벨 중 가장 낮은 레벨과 실질적으로 동일한 전압 레벨을 공급하도록 구성된다.
제4 예에 있어서, 제1-3 예의 하나 또는 그 이상의 복수의 전압 레벨은 선택적으로 공급 입력단의 전압 레벨을 포함한다.
제5 예에 있어서, 제1-4 예의 하나 또는 그 이상의 복수의 전압 레벨은 선택적으로 및 제1 노드의 전압 레벨을 포함한다.
제6 예에 있어서, 제1-5 예의 하나 또는 그 이상의 스위치 장치는, 선택적으로 제1 전압 변별기의 출력단 및 제2 노드에 연결되어 있는 제2 전압 변별기를 더 포함하고, 제2 전압 변별기는 복수의 제2 전압 레벨을 수신하고, 제2 전압 변별기의 출력단에 복수의 제2 전압 레벨 중 가장 낮은 레벨과 실질적으로 동일한 전압 레벨을 공급하도록 구성되고, 복수의 제2 전압 레벨은 공급 입력단의 전압 레벨 및 제2 노드의 전압 레벨을 포함한다.
제7 예에 있어서, 제1-6 예의 하나 또는 그 이상의 트래킹 회로는, 선택적으로 제1 공핍형 트랜지서터의 제어 노드에 연결되어 있는 제2 공핍형 트랜지스터를 더 포함하고, 제2 공핍형 트랜지스터는, 제1 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키고, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드로부터 분리시킨다.
제8 예에 있어서, 제1-7 예의 하나 또는 그 이상의 스위치 장치는, 선택적으로 제2 공핍형 트랜지스터의 제어 노드에 연결되어 있는 제2 공급 입력단을 더 포함하고, 제1 공급 입력단 및 제2 공급 입력단은 제1 상태에서 제1 전압을 수신하도록 구성되며, 제1 공급 입력단은 제2 상태에서 제2 전압을 수신하도록 구성되며, 제2 공급 입력단은 제2 상태에서 제3 전압을 수신하도록 구성되며, 제3 전압은 제2 전압보다 낮고, 제2 전압은 제1 전압보다 낮다.
제9 예에 있어서, 제1-8 예의 하나 또는 그 이상의 트래킹 회로는, 선택적으로 제1 상태에서 제1 노드를 제1 공핍형 트랜지스터의 제어 노드에 연결시키고, 제2 상태에서 제1 노드를 제1 공핍형 트랜지스터의 제어 노드로부터 분리시키는 제1 트래킹 회로를 포함하고, 제1 트래킹 회로는 NMOS 트랜지스터와 병렬로 연결되어 있는 PMOS 트랜지스터를 포함하고, 제1 상태에서 제1 노드의 전압 레벨이 그라운드 레벨보다 낮은 경우, PMOS 트랜지스터의 제어 노드는 제1 노드에 연결되어 있고, NMOS 트랜지스터의 제어 노드는 제1 공급단에 연결되어 있다.
제10 예에 있어서, 제1-9 예의 하나 또는 그 이상의 트래킹 회로는, 선택적으로 제1 상태에서 제2 노드를 제1 공핍형 트랜지스터의 제어 노드에 연결시키고, 제2 상태에서 제2 노드를 제1 공핍형 트랜지스터의 제어 노드로부터 분리시키는 제2 트래킹 회로를 포함하고, 제2 트래킹 회로는 NMOS 트랜지스터와 병렬로 연결되어 있는 PMOS 트랜지스터를 포함하고, 제1 상태에서 제1 노드의 전압 레벨이 그라운드 레벨보다 낮은 경우, PMOS 트랜지스터의 제어 노드는 제1 노드에 연결되어 있고, NMOS 트랜지스터의 제어 노드는 제1 공급단에 연결되어 있다.
제11 예에 있어서, 제1-10 예의 하나 또는 그 이상의 스위치 장치는, 선택적으로 제1 트래킹 회로의 PMOS 트랜지스터 및 제2 트래킹 회로의 PMOS 트랜지스터를 제어하기 위하여 출력을 제공하도록 구성된 제3 전압 변별기를 포함한다.
제12 예에 있어서, 제1-11 예의 하나 또는 그 이상의 제1 공핍형 트랜지스터의 백 게이트는, 선택적으로 제1 공핍형 트랜지스터의 제어 노드에 연결되어 있다.
제13 예에 있어서, 방법은 제1 공핍형 트랜지스터를 사용하여, 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키는 단계, 제1 공핍형 트랜지스터를 사용하여, 제2 상태에서 제1 노드를 제2 노드로부터 분리시키는 단계, 제어 회로를 사용하여, 제1 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 공급 입력단으로부터 분리시키는 단계, 제어 회로를 사용하여, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 공급 입력단에 연결시키는 단계, 트래킹 회로를 사용하여, 제1 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키는 단계, 및 트래킹 회로를 사용하여, 제2 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드로부터 분리시키는 단계를 포함한다.
제14 예에 있어서, 제1-13 예의 하나 또는 그 이상의 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키는 단계는, 선택적으로 제2 공핍형 트랜지스터를 사용하여, 제1 상태에서 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키는 단계를 포함한다.
제15 예에 있어서, 제1-14 예의 하나 또는 그 이상의 제1 노드를 제2 노드로부터 분리시키는 단계는, 선택적으로 제1 공급 입력단에 음의 전압을 연결시키는 단계를 포함한다.
제16 예에 있어서, 제1-15 예의 하나 또는 그 이상의 제1 노드를 제2 노드로부터 분리시키는 단계는, 선택적으로 제1 공핍형 트랜지스터의 제어 노드에 음의 제2 전압을 연결시키는 단계를 포함한다.
제17 예에 있어서, 제1-16 예의 하나 또는 그 이상의 제1 공핍형 트랜지스터의 제어 노드를 제1 공급 입력단으로부터 분리시키는 단계는, 선택적으로 인버터를 사용하여, 제어 노드의 출력 트랜지스터의 제어 노드를 공급 레일에 연결시키는 단계를 포함하고, 출력 트랜지스터는 제1 공급 입력단, 제1 공핍형 트랜지스터의 제어 노드 및 인버터의 출력단에 연결되어 있다.
제18 예에 있어서, 제1-17 예의 하나 또는 그 이상의 인버터를 사용하여, 제어 노드의 출력 트랜지스터의 제어 노드를 공급 레일에 연결시키는 단계는, 선택적으로 전압 변별기를 사용하여, 제1 공급 입력단, 제1 노드 및 제2 노드에 존재하는 전압 중 가장 낮은 전압을 공급 레일에 제공하는 단계를 포함하는, 방법.
제19 예에 있어서, 제1-3 예의 하나 또는 그 이상의 제1 공핍형 트랜지스터의 제어 노드를 제1 노드에 연결시키는 단계는, 선택적으로 제1 상태에서 제1 노드의 전압 레벨이 그라운드 레벨보다 낮은 경우, 트래킹 회로의 NMOS 트랜지스터의 제어 노드를 제1 공급 입력단에 연결시키고, 트래킹 회로의 PMOS 트랜지스터의 제어 노드를 제1 노드에 연결시키는 단계를 포함한다.
제20 예에 있어서, 제1-19 예의 하나 또는 그 이상의 방법은 제1 공핍형 트랜지스터의 백 게이트를 제1 공핍형 트랜지스터의 제어 노드에 연결하는 단계를 포함한다.
제21 예는, 선택적으로 제1-20 예의 하나 또는 그 이상의 임의의 부분의 조합의 일부와 결합될 수 있어, 제1-20 예의 하나 또는 그 이상의 기능을 실행하기 위한 수단을 포함하는 주제를 포함할 수 있고, 또는 기계 장치에 의해 실행되었을 경우, 기계 장치로 하여금 제1-20 예의 하나 또는 그 이상의 기능을 수행하게 하기 위한 명령어를 포함하는 기계 장치로 읽을 수 있는 매체를 포함할 수 있다.
상기 상세한 설명은 상세한 설명의 일부를 이루는 첨부 도면에 대한 설명을 포함한다. 도면은, 실례로서, 본 발명의 실시할 수 있는 구체적인 실시예를 나타낸다. 이들 실시예를 여기서는 "실시형태" 또는 "예"라고도 한다. 본 명세서에 언급된 모든 공보, 특허, 및 특허문헌은 인용에 의해 개별적으로 본 명세서에 포함되는 것에 의해, 그 내용 전체가 인용에 의해 본 명세서에 포함된다. 본 명세서와 인용에 의해 포함되는 상기 문헌들 사이에서 사용에 불일치가 있는 경우, 포함된 인용의 구성은 양립할 수 없는 모순이기 때문에, 그 명세서의 부분에 대한 보충으로서 고려될 수 있으며, 그 명세서의 사용은 제한된다.
본 명세서에 언급된 모든 간행물, 특허, 및 특허문헌은 인용에 의해 각기 본 명세서에 포함되는 것처럼, 그 내용 전체는 인용에 의해 여기에 포함된다. 본 명세서와 인용에 의해 포함되는 상기한 문헌들 사이에 사용이 불일치하는 경우, 포함되는 문헌(들)의 용법은 본 명세서의 용법에 대한 보충으로 생각되어야 하며, 양립할 수 없는 불일치의 경우, 본 명세서에서의 사용이 지배한다.
본 명세서에서, "하나"라는 용어는, 특허문헌에 공통인 것처럼, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"의 사례 또는 사용과 관계없이 하나 또는 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, "또는"이라는 용어는 비배타적인 것, 즉 달리 명시되지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 가리키기 위해 사용된다. 또한, 아래의 특허청구범위에서, "포함하는"이라는 용어는 제한을 두지 않는 것이다, 즉, 특허청구범위에서 이 용어 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 소자, 물품, 또는 프로세스가 여전히 특허청구범위 내에 포함되는 것으로 간주한다. 게다가, 아래의 특허청구범위에서 "제1", "제2", 및 "제3" 등의 용어는 단지 라벨로서 사용된 것이고, 그 대상에 수치적 요건을 부가하기 위한 것은 아니다.
본 명세서에 설명된 방법의 예는 적어도 부분적으로 기계 또는 컴퓨터로 구현될 수 있다. 일부의 예는 전술한 예에서 설명된 바와 같은 방법을 수행하도록 전자 장치를 구성하도록 동작할 수 있는 명령으로 인코딩된 컴퓨터 판독 가능 매체 또는 기계 판독 가능 매체를 포함할 수 있다. 이러한 방법의 구현예는 마이크로코드, 어셈블리 랭귀지 코드, 하이레벨 랭귀지 코드 등과 같은 코드를 포함할 수 있다. 이러한 코드는 다양한 방법을 수행하기 위한 컴퓨터 판독 가능한 명령을 포함할 수 있다. 이들 코드는 컴퓨터 프로그램 제품의 일부분을 형성할 것이다. 또한, 이들 코드는 실행 동안에 또는 다른 때에 하나 이상의 휘발성 또는 비휘발성 컴퓨터 판독 가능 매체에 확고하게 저장될 것이다. 컴퓨터 판독 가능 매체는 하드 디스크, 분리 가능한 자기 디스크, 분리 가능한 광디스크(예컨대, 컴팩트 디스크 및 디지털 비디오 디스크), 자기 카세트, 메모리 카드 또는 메모리 스틱, 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM) 등을 포함하지만, 이들로 한정되지는 않는다.
이상의 기재는 설명하기 위한 것이고, 한정하려는 것은 아니다. 예를 들면, 전술한 예들(또는 하나 이상의 그 측면들)은 서로 조합하여 사용될 수 있다. 예를 들면 해당 기술분야의 당업자가 이상의 기재를 검토함에 따라, 다른 실시예를 사용할 수 있다. 요약서는 37 C.F.R, §1.72(b)에 따라 독자로 하여금 개시된 기술 내용을 신속하게 알 수 있도록 하기 위해 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출된다. 또한, 이상의 상세한 설명에서, 여러 특징을 함께 그룹으로 묶어 개시내용을 간단하게 할 수 있다. 이것은 청구되지 않은 개시된 특징은 모든 청구항에 필수적임을 의미하는 것으로 해석되어서는 안 된다. 오히려, 발명의 내용은 특정 개시된 실시예의 모든 특징 이내 있을 수 있다. 따라서, 다음의 특허청구범위는, 개별 실시예인 그 자체에 의거하는 각 청구항과 함께, 발명을 실시하기 위한 구체적인 내용에 포함되며, 그러한 실시예들은 여러 조합 또는 순열로 서로 조합될 수 있다. 본 발명의 범위는 청구항들의 등가물의 전 범위와 함께, 첨부된 특허청구범위를 참조하여 정해져야 한다.

Claims (12)

  1. 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키고, 제2 상태에서 상기 제1 노드를 상기 제2 노드로부터 분리시키도록 구성된 제1 공핍형(depletion-mode) 트랜지스터;
    상기 제1 공핍형 트랜지스터의 제어 노드에 연결되어, 상기 제1 상태에서 상기 제어 노드를 제1 공급 입력단으로부터 분리시키고, 상기 제2 상태에서 상기 제어 노드를 상기 제1 공급 입력단에 연결시키도록 구성된 제어 회로; 및
    상기 제1 상태 동안 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드에 연결시키고, 상기 제2 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드로부터 분리시키도록 구성된 트래킹 회로
    를 포함하는 스위치 장치.
  2. 제1항에 있어서,
    상기 제어 회로는,
    상기 제1 공급 입력단에 연결되어 있는 입력단을 갖는 인버터; 및
    상기 인버터의 출력을 수신하고, 상기 인버터의 상기 출력을 사용하여 상기 제어 노드를 제어하도록 구성된 증식형(enhancement-mode) 트랜지스터
    를 포함하는, 스위치 장치.
  3. 제2항에 있어서,
    상기 제1 노드에 연결되어 있는 제1 전압 변별기(voltage discriminator)
    를 더 포함하고,
    상기 인버터의 제1 공급 입력단은 그라운드에 연결되도록 구성되고,
    상기 인버터의 제2 공급 입력단은 상기 제1 전압 변별기의 출력단에 연결되도록 구성되며,
    상기 제1 전압 변별기는 복수의 전압 레벨을 수신하고, 상기 제1 전압 변별기의 출력단에 상기 복수의 전압 레벨 중 가장 낮은 레벨과 실질적으로 동일한 전압 레벨을 공급하도록 구성된, 스위치 장치.
  4. 제3항에 있어서,
    상기 복수의 전압 레벨은 공급 입력단의 전압 레벨 및 상기 제1 노드의 전압 레벨을 포함하는, 스위치 장치.
  5. 제3항에 있어서,
    상기 제1 전압 변별기의 상기 출력단 및 상기 제2 노드에 연결되어 있는 제2 전압 변별기
    를 더 포함하고,
    상기 제2 전압 변별기는 복수의 제2 전압 레벨을 수신하고, 상기 제2 전압 변별기의 출력단에 상기 복수의 제2 전압 레벨 중 가장 낮은 레벨과 실질적으로 동일한 전압 레벨을 공급하도록 구성되고,
    상기 복수의 제2 전압 레벨은 공급 입력단의 전압 레벨 및 상기 제2 노드의 전압 레벨을 포함하는, 스위치 장치.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 트래킹 회로는,
    상기 제1 공핍형 트랜지스터의 상기 제어 노드에 연결되어 있는 제2 공핍형 트랜지스터
    를 더 포함하고,
    상기 제2 공핍형 트랜지스터는,
    상기 제1 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드에 연결시키고, 상기 제2 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드로부터 분리시키는, 스위치 장치.
  7. 제6항에 있어서,
    상기 제2 공핍형 트랜지스터의 제어 노드에 연결되어 있는 제2 공급 입력단
    을 더 포함하고,
    상기 제1 공급 입력단 및 상기 제2 공급 입력단은 상기 제1 상태에서 제1 전압을 수신하도록 구성되며,
    상기 제1 공급 입력단은 상기 제2 상태에서 제2 전압을 수신하도록 구성되며,
    상기 제2 공급 입력단은 상기 제2 상태에서 제3 전압을 수신하도록 구성되며,
    상기 제3 전압은 상기 제2 전압보다 낮고, 상기 제2 전압은 상기 제1 전압보다 낮은, 스위치 장치.
  8. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 공핍형 트랜지스터의 백 게이트(back gate) 단자는 상기 제1 공핍형 트랜지스터의 상기 제어 노드에 연결되어 있는, 스위치 장치.
  9. 제1 공핍형(depletion-mode) 트랜지스터를 사용하여, 제1 상태에서 아날로그 신호를 제1 노드와 제2 노드 사이에서 전달시키는 단계;
    상기 제1 공핍형 트랜지스터를 사용하여, 제2 상태에서 상기 제1 노드를 상기 제2 노드로부터 분리시키는 단계;
    제어 회로를 사용하여, 상기 제1 상태에서 상기 제1 공핍형 트랜지스터의 제어 노드를 제1 공급 입력단으로부터 분리시키는 단계;
    상기 제어 회로를 사용하여, 상기 제2 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 공급 입력단에 연결시키는 단계;
    트래킹 회로를 사용하여, 상기 제1 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드에 연결시키는 단계; 및
    상기 트래킹 회로를 사용하여, 상기 제2 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드로부터 분리시키는 단계
    를 포함하는 방법.
  10. 제9항에 있어서,
    상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드에 연결시키는 단계는, 제2 공핍형 트랜지스터를 사용하여, 상기 제1 상태에서 상기 제1 공핍형 트랜지스터의 상기 제어 노드를 상기 제1 노드에 연결시키는 단계를 포함하고,
    상기 제1 노드를 상기 제2 노드로부터 분리시키는 단계는, 상기 제1 공급 입력단에 음의(negative) 전압을 연결시키는 단계를 포함하고,
    상기 제1 노드를 상기 제2 노드로부터 분리시키는 단계는, 상기 제1 공핍형 트랜지스터의 제어 노드에 음의 제2 전압을 연결시키는 단계를 포함하는, 방법.
  11. 제9항에 있어서,
    상기 제1 공핍형 트랜지스터의 제어 노드를 제1 공급 입력단으로부터 분리시키는 단계는, 인버터를 사용하여, 상기 제어 노드의 출력 트랜지스터의 제어 노드를 공급 레일에 연결시키는 단계를 포함하고,
    상기 출력 트랜지스터는 상기 제1 공급 입력단, 상기 제1 공핍형 트랜지스터의 상기 제어 노드 및 상기 인버터의 출력단에 연결되어 있고,
    상기 인버터를 사용하여, 상기 제어 노드의 출력 트랜지스터의 제어 노드를 공급 레일에 연결시키는 단계는, 전압 변별기(voltage discriminator)를 사용하여, 상기 제1 공급 입력단, 상기 제1 노드 및 상기 제2 노드에 존재하는 전압 중 가장 낮은 전압을 상기 공급 레일에 제공하는 단계를 포함하는, 방법.
  12. 제9항에 있어서,
    상기 제1 공핍형 트랜지스터의 백 게이트(back gate)를 상기 제1 공핍형 트랜지스터의 상기 제어 노드에 연결하는 단계
    를 더 포함하는, 방법.
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