CN109314516B - 具有可变输出电压限制的恒定阻抗发射器 - Google Patents

Abstract

一种发射器(100)，发射器(100)提供有多个上拉支路(165)和多个下拉支路(170)。控制器(140)控制上拉支路和下拉支路以便提供恒定的输出阻抗，同时支持一系列逻辑高输出电压(在节点115)。

Description

具有可变输出电压限制的恒定阻抗发射器

相关申请的引用

本申请要求2016年06月24日提交的美国专利申请号为15/192,921的优先权和权益，该申请通过引用以其整体并入本文。

技术领域

本申请一般涉及发射器，更具体地涉及具有可变输出电压限制的恒定阻抗发射器。

背景技术

移动设备通常包括与一个或多个动态随机存取存储器(DRAM)封装在一起的片上系统(SOC)。为了节省功率，已经为SOC和对应的DRAM之间的信令开发了各种低功率双倍数据速率(LPDDR)协议。根据LPDDR操作模式，用于在SOC和DRAM之间传送二进制的一个位的逻辑高输出电压(Voh)是变化的。逻辑高输出电压的这种变化与SOC的电源电压(VDD)无关。对于从SOC传送到每个DRAM的数据，SOC电源电压和逻辑高输出电压之间产生的独立性对SOC发射器造成问题。具体地，通常使用具有与NMOS晶体管串联的PMOS晶体管的反相器来形成SOC发射器。随着输出电压根据DRAM的操作模式变化，NMOS晶体管可以从饱和转变为三极管操作模式，使得将SOC发射器阻抗匹配到传输线(其将数据传播到每个DRAM)变得有问题。

因此，本领域需要具有恒定阻抗同时支持可变逻辑高输出电压的发射器。

发明内容

一种发射器提供有多个上拉支路和多个下拉支路。每个上拉支路和下拉支路具有厚氧化物晶体管，当控制器将厚氧化物晶体管导通时，该厚氧化物晶体管用作电阻器。每个上拉支路还具有薄氧化物数据晶体管，其响应于输入数据信号的第一二进制状态而导通。类似地，每个下拉支路具有薄氧化物数据晶体管，其可配置成响应于输入数据信号的第二二进制状态而导通。上拉支路并联布置在提供低电源电压的电源节点和输出端子之间。类似地，下拉支路并联布置在输出端子和地之间。

控制器被配置成控制在下拉支路中的所选择的那些下拉支路中的数据晶体管以保持连续导通，而不管输入数据信号的二进制状态如何。通过根据具有关断的厚氧化物晶体管的下拉支路的数目，调整具有导通的厚氧化物晶体管的下拉支路中连续导通的数据晶体管的数目，控制器可以改变其逻辑高输出电压，同时保持发射器的恒定输出阻抗。

通过以下详细描述可以更好地理解这些和其他优点。

附图说明

图1是根据本公开的一个方面的示例发射器的电路图。

图2是图1的发射器的简化电路图，其中上拉支路和下拉支路被使能以用于具有匹配的输出阻抗的最大逻辑高输出电压。

图3图示了用于具有匹配的输出阻抗的降低的逻辑高输出电压的在上拉和下拉期间的图2的发射器的等效电路。

图4是根据本公开的一个方面的用于发射器的示例操作方法的流程图。

通过参考下面的详细描述，可以最好地理解本公开的各个方面及其优点。应当理解，相同的附图标记用于标识在一个或多个图中图示的相同的元件。

具体实施方式

为了在支持各种逻辑高输出电压的同时提供恒定的输出阻抗，发射器提供有关于公共输出端子并联布置的多个可选择的段。每个段包括用作上拉电阻器的独立使能的厚氧化物上拉晶体管。如果段的上拉电阻器被使能(将厚氧化物上拉晶体管导通)，则它在输出端子和段的上拉数据晶体管之间提供电阻性导通路径。每个段的上拉数据晶体管耦合在提供低电源电压的电源节点和段的上拉电阻器之间。根据用于具有导通(使能)的上拉电阻器的段的输入数据信号的二进制状态，将段的上拉数据晶体管导通，以通过对应的使能的上拉电阻器对输出端子充电。

对输出端子充电的使能的段都是并行执行的。因此，在输出端子的上拉期间，产生的发射器的输出阻抗等于上拉电阻器的电阻除以用于上拉的使能的段的数目。可以假设每个上拉电阻器的电阻相等，并且将根据工艺拐角而变化。如果假设该电阻大约等于1.5KΩ，那么使能30个段以用于输出端子的上拉提供50Ω的输出阻抗。将理解，满足通常输出阻抗(例如50Ω)所必需的段的数目将取决于每个厚氧化物上拉晶体管和对应的上拉数据晶体管的尺寸以及特定工艺、电压和温度(PVT)拐角。为了提供可以跨可能的传输线的一些预期的阻抗范围(诸如，37Ω至60Ω的范围)变化的输出阻抗，需要足够数目的段。以下讨论针对具有48个段的发射器，但是将理解，段的总数目取决于许多因素，诸如期望的输出阻抗调谐范围以及在每个段中的上拉路径的阻抗和下拉路径的阻抗。

对输出端子的下拉(放电到地)的输出阻抗的控制类似于上拉控制，因为每个段包括用作下拉电阻器的独立使能的厚氧化物下拉晶体管。如果段的下拉电阻器被使能，则它在输出端子和段的下拉数据晶体管之间提供电阻性导通路径。每个段的下拉数据晶体管耦合在地和下拉电阻器之间。根据输入数据信号的二进制状态，下拉数据晶体管导通以通过对应的使能的下拉电阻器而将输出端子放电。

将输出端子放电的使能的段都是并行执行的。因此，在输出端子的下拉期间，产生的发射器的输出阻抗等于下拉电阻器的电阻除以用于下拉的使能的段的数目。如果假设该电阻大约等于1.5KΩ，那么使能30个段以用于输出端子的下拉提供50Ω的输出阻抗。用于段的上拉数据晶体管和厚氧化物上拉晶体管的串联组合在本文中表示为上拉支路。类似地，用于段的下拉数据晶体管和厚氧化物下拉晶体管的串联组合在本文中表示为下拉支路。

在没有对上拉和下拉数据晶体管进一步控制的情况下，发射器的逻辑高输出电压将是发射器电源电压的一半，假设输出阻抗与传输线(将发射器的输出端子耦合到每个DRAM)的阻抗相匹配。如果发射器电源电压相对较高但是给定DRAM操作模式的逻辑高输出电压的所需的值相对较低，则由传输线阻抗和发射器上拉阻抗形成的分压器对发射器电源电压的分压可能导致逻辑高输出电压高于所需的电平。为了在保持恒定输出阻抗的同时降低输出电压，可以维持针对下拉而使能的一些段中的下拉数据晶体管连续地导通，而不管输入数据信号的二进制值如何。为了在输出端子的上拉期间维持恒定的输出阻抗，对应数目的上拉厚氧化物晶体管被关断。

例如，假设50Ω线路阻抗与使能的30个上拉支路和30个下拉支路相匹配。为了将输出电压移动到低于中间轨(发射器电源电压的一半)，留下一定数目的下拉支路连续导通。假设上拉和下拉电阻相同，则可以将前面使能的上拉支路的集合中的相同数目的上拉支路连续地关断。例如，假设将上拉支路中的12个上拉支路关断导致剩余使能的上拉支路的总体阻抗增加到100Ω。连续导通的下拉支路的总体阻抗也应当等于100Ω。对于每个上拉支路的阻抗等于下拉支路的阻抗的实施例，如果被永久关断的之前使能的上拉支路的相同数目等于被连续导通的使能的下拉支路的相同数目，则确保了这种相等性。

如果下拉支路阻抗与上拉支路阻抗不同，则可以根据上拉支路阻抗与下拉支路阻抗的比率来调整作为被关断的之前使能的上拉支路的数目的函数的被连续导通的下拉支路的数目。不失一般性，下面的讨论将假设下拉支路阻抗等于上拉支路阻抗。再次考虑其中匹配阻抗为50Ω并且在上拉期间中间轨逻辑高输出电压需要使能30个上拉支路的示例实施例。因此，在下拉时将使能下拉支路的相同数目30个。如果逻辑高输出电压然后降低到发射器电源电压的四分之一，则之前使能的上拉支路中的15个被禁用，而使能的下拉支路中的15个被连续导通。关于上拉，15个连续导通的下拉支路与50Ω线路阻抗并联，使得产生的线路阻抗和连续导通的下拉支路阻抗的并联组合对剩余的15个使能的上拉支路呈现33.33Ω的电阻。15个使能的上拉支路的并联组合呈现100Ω阻抗。产生的用于逻辑高输出电压的分压器变为33.33/133.33＝0.25，以便实现所需的四分之一轨的逻辑高输出电压。但注意，输出阻抗保持匹配，因为在上拉期间，使能的上拉支路的100Ω阻抗关于连续导通的下拉支路的100Ω阻抗并联。通过以下示例实施例可以更好地理解在支持可变逻辑高输出电压的同时有利地维持恒定输出阻抗。

现在转到附图，图1中示出了示例发射器100。为了说明清楚，图1中仅示出了总共48个段中的初始第0段105和最终第47段110。每个段包括上拉支路165和下拉支路170。这些支路彼此独立地操作，以便使能的上拉支路165的数目不与使能的下拉支路170的数目相关联。每个上拉支路165包括厚氧化物NMOS上拉晶体管M1，其具有耦合到公共输出节点115的源极。此外，每个上拉支路165包括薄氧化物PMOS晶体管P1，其具有连接到提供诸如1.0V的低电源电压(发射器电源电压)的电源节点的源极。这种电压电平是代表性的，并且将根据发射器100的操作模式而变化。而且，段的数目是代表性的并且将根据给定发射器设计的所需输出阻抗范围而变化。对于每个上拉支路165，对应的多路复用器130在高电源电压(vddhv)和地(vssx)之间选择，以利用所选择的信号来驱动其厚氧化物上拉晶体管M1的栅极。在所有工作模式下，高电源电压始终大于低电源电压。如名称所指示的，本文公开的薄氧化物晶体管具有比所公开的厚氧化物晶体管更薄的栅极氧化物层。因此，厚氧化物晶体管可以承受更强的栅极电压，诸如高电源电压。相比之下，薄氧化物晶体管对这种升高的电压电平不稳健。

每个上拉支路165还与多路复用器135一一对应，多路复用器135在输入数据信号175和低电源电压(vddio)之间选择。控制器140控制每个段的多路复用器130和多路复用器135的选择。在给定的上拉支路165不应当有助于将输出信号端子115充电到逻辑高输出电压的情况下，控制器驱动对应的多路复用器130以选择地来关断上拉支路的厚氧化物上拉晶体管M1。另外，控制器140还可以强制多路复用器135选择低电源电压以维持对应的薄氧化物上拉晶体管P1关断。但是将理解，关断厚氧化物晶体管M1将阻止对应的上拉支路165导通。因此，在备选的实施例中可以省略多路复用器135。备选地，多路复用器135可以被配置成选择地而不是低电源电压，以在发射器100的非活跃操作模式期间维持薄氧化物晶体管P1导通，以提供静电放电保护(ESD)。

由于在发射器100中存在48个段，因此对所有多路复用器130或所有多路复用器135的控制均需要6位。如果每组6个控制位是温度计编码的，则是有益的。因此，多路复用器130的6个控制位在上拉(PU)解码器150中被温度计编码。因此，得到的来自解码器150的温度计编码的输出是48位宽，每个多路复用器130一位。取决于在来自解码器150的这48位宽的温度计编码的输出中的其位的状态，每个多路复用器130选择高电源电压或地以使能或禁用对应的厚氧化物上拉晶体管M1。类似地，多路复用器135的6个控制位由PU解码器145进行温度计编码，以便每个多路复用器135由来自PU解码器145的48位宽输出中的对应的位控制。

类似于每个上拉支路165来实施每个下拉支路170。具体地，每个下拉支路170包括厚氧化物NMOS下拉晶体管M2，其具有耦合到输出信号端子115的漏极。薄氧化物NMOS下拉晶体管M3使其源极耦合到地，并使其漏极耦合到对应的厚氧化物下拉晶体管M2的源极。每个下拉支路170的控制也类似于每个上拉支路165的控制，因为每个段中的多路复用器125在地和高电源电压之间选择以驱动该段的厚氧化物下拉晶体管M2的栅极。类似地，每个段中的多路复用器120在低电源电压VDDIO和输入数据信号175之间选择以驱动该段的薄氧化物下拉晶体管M3的栅极。控制器140通过一组6个控制位来控制多路复用器125，该组6个控制位由下拉(PD)编码器155解码成48位宽的温度计编码的输出。每个多路复用器125进行的选择由来自编码器155的该输出的对应的位控制。

解码器160解码与由解码器145接收的相同的6个控制位，以产生控制多路复用器120的选择的48位宽的温度计编码的输出。尽管这些相同的6个控制位被共享，但是薄氧化物上拉晶体管P1和薄氧化物下拉晶体管M3的响应是互补的。具体地，假设段的多路复用器135的温度计编码的位使其利用低电源电压驱动对应的薄氧化物晶体管P1的栅极，以便将该晶体管关断。该相同的位使得相同段的多路复用器120还利用低电源电压驱动对应的薄氧化物晶体管M3的栅极，以便将该晶体管导通。结果是，对于每个关断的薄氧化物上拉晶体管P1，对应的薄氧化物晶体管M3被导通。这些晶体管的控制之间的这种联系导致有利的恒定阻抗，而不管输出信号端子115处的逻辑高输出电压上的变化，如将在本文中进一步解释的。

上拉支路165和下拉支路170的控制取决于所需的输出阻抗和逻辑高输出电压。如前面所讨论的，如果发射器100正在向DRAM进行传送，则DRAM的操作模式确定合适的逻辑高输出电压电平。但是将理解，发射器100可以与除了DRAM之外的也需要可变逻辑高输出电压的其他类型的接收器结合使用。用于匹配的输出阻抗的最高可变逻辑高输出电压是低电源电压的一半。在图2中以简化的形式示出了产生的用于半轨逻辑高输出电压的发射器100的配置。输出信号端子115通过具有50Ω阻抗的传输线210耦合到由50Ω电阻器(Rterm)表示的接收器。在匹配该阻抗之前，控制器140(图1)可以选择上拉支路165的子集并驱动已知阻抗。类似地，控制器140可以选择下拉支路170的子集以由具有已知电流量的电流源驱动。在两种情况中，在输出信号端子115处产生的电压可以由控制器140使用，以容易地导出每个上拉支路165和每个下拉支路170的个体阻抗。然后，控制器140可以继续选择适当数目的上拉支路165来使能以用于上拉，并选择适当数目的下拉支路170来使能以用于下拉以匹配传输线阻抗。在图2中，使能的上拉支路的数目是25，并且由总体上拉支路200表示。类似地，相同数目的使能的下拉支路由总体下拉支路205表示。在上拉期间，下拉支路205关断，而上拉支路200导通。产生的用于上拉的等效电路220也在图2中示出。在这种情况下，再次假设低电源电压等于1.0V。上拉支路220的阻抗(50Ω)与接收器的阻抗(Rterm)相匹配，以便逻辑高输出电压为0.5V(低电源电压的一半)。

在下拉期间，上拉支路200关断，而下拉支路205导通以将输出信号端子115放电到地。产生的用于下拉的等效电路230也在图2中示出。注意，由下拉支路205表示的使能的下拉支路的数目与由上拉支路200表示的使能的上拉支路的数目无关。该独立性允许发射器100考虑上拉支路阻抗和下拉支路阻抗之间的差异(如果有的话)。

由对应的厚氧化物上拉晶体管M1的导通定义的使能的上拉支路165的数目，以及由对应的下拉晶体管M2的导通定义的使能的下拉支路170的数目定义发射器100的上拉输出阻抗和下拉输出阻抗，同时满足低电源电压的一半的逻辑高输出电压。但是对于接收器可能存在其中这种逻辑高输出电压电平太高的操作模式，诸如当传送到以降低的逻辑高电压的操作模式操作的DRAM时。为了降低逻辑高输出电压，许多之前使能的上拉支路165被关断。但是为了保持发射器100的输出阻抗不从其匹配水平改变，对应数目的使能的下拉支路170被连续导通。在那方面，当上拉支路165或下拉支路170的厚氧化物晶体管(分别为M1或M2)被导通时，上拉支路165或下拉支路170被称为“使能”。当使能的下拉支路170的多路复用器120选择低电源电压而不是输入数据信号175时，在本文中认为使能的下拉支路170是“连续导通”的。在那种情况下，对应的下拉支路170将是导通的，无论输入数据信号175的二进制状态如何，以便它在输出信号端子115的下拉期间和上拉期间都导通。关于上拉，每个关断的上拉支路165的阻抗由对应的连续导通的下拉支路170代替。如果阻抗不同，则根据阻抗差异，关于关断的上拉支路165的数目(来自之前使能的上拉支路165的集合)来调整连续导通的下拉支路170的数目。如果阻抗基本相同，则每个关断的上拉支路165由连续导通的下拉支路170代替。

在图3中示出了用于提供低电源电压的四分之一的降低的逻辑高输出电压的上拉期间的发射器100(图1)的示例等效电路300。在该示例中，关于图2讨论了为低电源电压的一半的逻辑高输出电压提供匹配的输出阻抗的使能的上拉支路165和使能的下拉支路175的数目，其需要25个使能的上拉支路165和25个使能的下拉支路170。在电路300中，已经禁用之前使能的上拉支路中的12个，以便它们的薄氧化物晶体管和厚氧化物晶体管都被关断。假设上拉和下拉支路阻抗相同，则12个上拉支路的禁用与12个使能的下拉支路转换成连续导通的下拉支路(如由等效电路300中的静态下拉支路所示的)一起执行。产生的等效电路300的输出阻抗仍然与50Ω匹配，因为剩余的使能的上拉支路的100Ω电阻与连续导通的下拉支路的100Ω电阻并联。但是等效电路300的逻辑高输出电压仅为低电源电压的四分之一，如在从低电源电压产生逻辑高输出电压时由等效电路300执行的分压可以容易地示出的。具体地，连续导通的下拉支路的100Ω电阻与接收器的50Ω电阻(Rterm)并联，产生33.33Ω的等效电阻。如所需的，产生的等效电路300的分压器变为33.33/133.33＝0.25。在等效电路300中，低电源电压等于1.0V，以便逻辑高输出电压等于0.25V。

在下拉期间，所有上拉支路都不导通，如在等效电路305中所示的。连续导通的下拉支路的100Ω电阻与动态导通的下拉支路(由输入数据信号的二进制状态确定)的100Ω电阻并联以提供50Ω的匹配的输出阻抗，以便下拉行为如关于图2所讨论的那样。

为了降低逻辑高输出电压，来自使能的下拉支路的集合的附加的下拉支路可以被转换成连续导通的下拉支路。然后将来自使能的上拉支路的集合的对应数目的上拉支路转换成关断的上拉支路。反转该过程会导致逻辑高输出电压升高，直到没有一个之前使能的下拉支路被关断。此时，逻辑高输出电压将等于低电源电压的一半，如关于图2所讨论的。从用于匹配的输出阻抗的该最大电平升高逻辑高输出电压导致上拉输出阻抗与传输线和接收器阻抗不匹配。然后，控制器140(图1)将根据所需将使能的上拉支路165的数目增加到高于阻抗匹配的数目，以提供所需的逻辑高输出阻抗。产生的阻抗控制是非常有利的，因为对厚氧化物晶体管M1和M2的控制在相对高速的输入数据信号路径之外。而且，对数据路径的控制仅需要一级多路复用器135和120，以便减少抖动和其他信号完整性问题。

控制器140、解码器145、150、155和160以及多路复用器120、125、130和135的组合可以被认为形成了用于控制上拉支路165和下拉支路170两者的装置，以维持发射器100的恒定输出阻抗，同时支持发射器100的逻辑高输出电压的变化。

现在将关于图4的流程图讨论发射器的示例操作方法。方法包括动作400，其中在第一操作模式期间，将在第一多个上拉支路中的每个上拉支路中的第一上拉晶体管导通以及将在第一多个下拉支路中的每个下拉支路中的第一下拉晶体管导通，第一多个上拉支路耦合在输出信号端子和用于提供低电源电压的低电源电压节点之间，并且第一多个下拉支路耦合在输出信号端子和地之间。动作400的示例是将厚氧化物晶体管M1和M2中的25个导通，如关于图2所讨论的。

方法还包括动作405，其中在第一操作模式期间，响应于输入数据信号的第一二进制值，将第一多个上拉支路中的每个上拉支路中的上拉数据晶体管导通，同时第一多个下拉支路中的每个下拉支路不导通，以将输出信号端子充电到低电源电压的第一部分。如在图2中针对等效上拉电路220所示的响应于输入数据信号的二进制零值，将25个薄氧化物晶体管P1动态导通是动作405的示例。

最后，方法包括动作410，其中在第二操作模式期间，响应于输入数据信号的第一二进制值，将第一多个上拉支路的子集中的每个上拉支路中的上拉数据晶体管导通，同时第一多个上拉支路中的上拉支路的其余部分不导通，并且同时第一多个下拉支路中的下拉支路的子集导通，以将输出信号端子充电到低电源电压的第二部分，其中低电源电压的第二部分小于低电源电压的第一部分。如关于等效电路300所讨论的在静态下拉支路导通时，将剩余的使能的上拉支路中的薄氧化物晶体管P1导通是动作410的示例。

如本领域技术人员现在将理解的并且取决于当前的特定应用，可以在不脱离本发明的范围的情况下，对本公开的装置的材料、装置、配置和使用方法作出许多修改、替换和变化。鉴于此，本公开的范围不应当限于本文所示和所述的特定实施方案的范围(因为它们仅仅是以本文的一些示例的方式)，而是应当与以下所附权利要求及其功能等同物的范围完全相称。

Claims (18)

1.一种发射器，包括：

输出信号端子；

多个上拉路径，并联耦合在所述输出信号端子和用于提供低电源电压的电源节点之间，其中每个上拉路径包括与第二上拉晶体管串联的第一上拉晶体管；

多个下拉路径，并联耦合在所述输出信号端子和地之间，其中每个下拉路径包括与第二下拉晶体管串联的第一下拉晶体管；以及

控制器，被配置成响应于输入数据信号的第一二进制值，将来自所述多个上拉路径中的上拉路径子集中的所述第二上拉晶体管导通，并且将所述上拉路径子集中的所述第一上拉晶体管配置为导通，并且其中所述控制器还被配置成响应于所述输入数据信号的第二二进制值，将来自所述多个下拉路径中的下拉路径子集中的所述第二下拉晶体管导通并且将所述下拉路径子集中的所述第一下拉晶体管配置为导通，

其中每个上拉路径的第一上拉晶体管是PMOS晶体管，所述PMOS晶体管具有耦合到所述电源节点的源极，并且其中每个上拉路径的第二上拉晶体管是NMOS晶体管，所述NMOS晶体管具有耦合到所述上拉路径的PMOS晶体管的漏极的漏极，以及耦合到所述输出信号端子的源极。

2.根据权利要求1所述的发射器，其中每个PMOS晶体管是薄氧化物晶体管，并且其中每个NMOS晶体管是厚氧化物晶体管，其中用于每个厚氧化物晶体管的栅极氧化物层比用于每个薄氧化物晶体管的栅极氧化物层厚。

3.根据权利要求2所述的发射器，还包括：

用于所述NMOS晶体管的第一解码器；以及

用于所述PMOS晶体管的第二解码器，其中所述控制器被配置成使用提供给所述第一解码器的第一组控制位来导通所述NMOS晶体管，并且使用提供给所述第二解码器的第二组控制位来将所述PMOS晶体管配置为导通。

4.根据权利要求3所述的发射器，其中所述第一解码器和所述第二解码器都是温度计码解码器。

5.根据权利要求2所述的发射器，还包括多个第一多路复用器和多个第二多路复用器，所述多个第一多路复用器和多个第二多路复用器都一对一地对应于所述多个上拉路径，其中每个第一多路复用器被配置成在高电源电压和地之间选择以驱动对应的上拉路径中的所述NMOS晶体管的栅极，并且其中每个第二多路复用器被配置成在所述输入数据信号和所述低电源电压之间选择以驱动对应的上拉路径中的所述PMOS晶体管的栅极，并且其中所述高电源电压大于所述低电源电压。

6.根据权利要求5所述的发射器，其中所述控制器被配置成控制与所述上拉路径子集中的上拉路径相对应的所述第一多路复用器以选择所述高电源电压，并控制用于所述多个上拉路径中的除了所述上拉路径子集中的那些上拉路径以外的其余上拉路径的所述第一多路复用器以选择地。

7.根据权利要求5所述的发射器，其中所述控制器被配置成控制与所述上拉路径子集中的上拉路径相对应的所述第二多路复用器以选择所述输入数据信号，并控制用于所述多个上拉路径中的除了所述上拉路径子集中的那些上拉路径以外的其余上拉路径的所述第二多路复用器以选择所述低电源电压。

8.根据权利要求1所述的发射器，其中每个下拉路径中的所述第二下拉晶体管是厚氧化物NMOS晶体管，所述厚氧化物NMOS晶体管具有耦合到所述输出信号端子的漏极，并且其中每个下拉路径中的所述第一下拉晶体管是薄氧化物NMOS晶体管，所述薄氧化物NMOS晶体管具有耦合到所述下拉路径的厚氧化物NMOS晶体管的所述源极的漏极并且具有耦合到地的源极，并且其中用于每个厚氧化物NMOS晶体管的栅极氧化物的厚度比用于每个薄氧化物NMOS晶体管的栅极氧化物的厚度厚。

9.根据权利要求8所述的发射器，还包括多个第一多路复用器和多个第二多路复用器，所述多个第一多路复用器和多个第二多路复用器都一对一地对应于所述多个下拉路径，其中每个第一多路复用器被配置成在高电源电压和地之间选择，以驱动对应的下拉路径中的所述厚氧化物NMOS晶体管的栅极，并且其中每个第二多路复用器被配置成在所述输入数据信号和所述低电源电压之间选择以驱动对应的下拉路径中的所述薄氧化物NMOS晶体管的栅极，并且其中所述高电源电压大于所述低电源电压。

10.根据权利要求9所述的发射器，其中所述控制器被配置成控制与所述下拉路径子集中的下拉路径相对应的所述第一多路复用器以选择所述高电源电压，并且控制用于所述多个下拉路径中的除了所述下拉路径子集中的那些下拉路径以外的其余下拉路径的所述第一多路复用器以选择地。

11.根据权利要求9所述的发射器，其中所述控制器被配置成控制与所述下拉路径子集中的所述下拉路径相对应的所述第二多路复用器，以选择所述输入数据信号。

12.根据权利要求1所述的发射器，其中所述控制器被配置成在所述上拉路径子集中的所述第一上拉晶体管导通时，将所述上拉路径子集中的所述第二上拉晶体管导通，以使所述发射器的上拉输出阻抗与传输线阻抗相匹配，并且其中控制器还被配置成在所述下拉路径子集中的所述第一下拉晶体管导通时，将所述下拉路径子集中的所述第二下拉晶体管导通，以使所述发射器的下拉输出阻抗与所述传输线阻抗匹配。

13.根据权利要求12所述的发射器，其中所述控制器还被配置成将在所述上拉路径子集中的第一数目的所述上拉路径中的所述第二上拉晶体管关断，并且将在所述下拉路径子集中的第二数目的下拉路径中的所述第一下拉晶体管连续地导通，以降低发射器的逻辑高输出电压，同时维持所述上拉输出阻抗和所述下拉输出阻抗与所述传输线阻抗的所述匹配。

14.根据权利要求13所述的发射器，其中所述控制器被配置成使得上拉路径的所述第一数目等于下拉路径的所述第二数目。

15.一种操作发射器的方法，包括：

在第一操作模式期间，将在第一多个上拉路径中的每个上拉路径中的第一上拉晶体管导通，并且将在第一多个下拉路径中的每个下拉路径中的第一下拉晶体管导通，所述第一多个上拉路径耦合在输出信号端子和用于提供低电源电压的低电源电压节点之间，所述第一多个下拉路径耦合在所述输出信号端子和地之间；

在所述第一操作模式期间，响应于输入数据信号的第一二进制值，将所述第一多个上拉路径中的每个上拉路径中的与所述第一上拉晶体管串联的第二上拉晶体管导通，同时所述第一多个下拉路径中的每个下拉路径不导通，以将所述输出信号端子充电到所述低电源电压的第一部分；

在第二操作模式期间，响应于所述输入数据信号的所述第一二进制值，将所述第一多个上拉路径的子集中的每个上拉路径中的所述第二上拉晶体管导通，同时所述第一多个上拉路径中的除了所述子集中的上拉路径以外的第一数目的所述上拉路径不导通，并且同时所述第一多个下拉路径中的第二数目的所述下拉路径导通，以将所述输出信号端子充电到所述低电源电压的第二部分，其中所述低电源电压的所述第二部分小于所述低电源电压的所述第一部分。

16.根据权利要求15所述的方法，其中上拉路径的所述第一数目等于下拉路径的所述第二数目。

17.根据权利要求15所述的方法，其中所述第一上拉晶体管的所述导通包括利用比所述低电源电压大的高电源电压来驱动每个第一上拉晶体管的栅极，并且其中所述第一下拉晶体管的所述导通包括利用所述高电源电压驱动每个第一下拉晶体管的栅极。

18.一种发射器，包括：

多个上拉路径，每个上拉路径包括与薄氧化物上拉晶体管串联的厚氧化物上拉晶体管；

多个下拉路径，每个下拉路径包括与薄氧化物下拉晶体管串联的厚氧化物下拉晶体管；以及

用于控制所述上拉路径和所述下拉路径的装置，以维持所述发射器的恒定输出阻抗，同时支持所述发射器的逻辑高输出电压的变化，

其中每个薄氧化物上拉晶体管是薄氧化物PMOS晶体管，每个厚氧化物上拉晶体管是第一厚氧化物NMOS晶体管，每个厚氧化物下拉晶体管是第二厚氧化物NMOS晶体管，并且每个薄氧化物下拉晶体管是薄氧化物NMOS晶体管。

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