KR101984894B1 - 가변 출력 전압 제한들을 갖는 일정한 임피던스 송신기 - Google Patents

가변 출력 전압 제한들을 갖는 일정한 임피던스 송신기 Download PDF

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Abstract

송신기(100)에 복수의 풀-업 레그들(165) 및 복수의 풀-다운 레그들(170)이 제공된다. 제어기(140)는, (노드(115)에서의) 로직-하이 출력 전압들의 범위를 지원하면서 일정한 출력 임피던스가 제공되도록, 풀-업 레그들 및 풀-다운 레그들을 제어한다.

Description

가변 출력 전압 제한들을 갖는 일정한 임피던스 송신기
[0001] 본 출원은 2016년 6월 24일자로 출원된 미국 특허 출원 번호 제 15/192,921 호에 대한 우선권 및 이익을 주장하고, 상기 출원은 그 전체가 인용에 의해 본원에 포함된다.
[0002] 본 출원은 일반적으로 송신기에 관한 것으로, 보다 상세하게는, 가변 출력 전압 제한들을 갖는 일정한 임피던스 송신기에 관한 것이다.
[0003] 모바일 디바이스들은 통상적으로, 하나 또는 그 초과의 DRAM(dynamic random access memory)들과 함께 패키징된 SOC(system-on-a-chip)를 포함한다. 전력을 절약하기 위해, 다양한 LPDDR(low power double data rate) 프로토콜들은 SOC와 대응하는 DRAM들 사이의 시그널링을 위해 개발되었다. LPDDR 동작 모드에 따라, SOC와 DRAM 사이에서 2진 1비트를 송신하는 데 사용되는 로직-하이 출력 전압(logic-high output voltage)(Voh)은 변화한다. 로직-하이 출력 전압의 이러한 변화는 SOC에 대한 전원 전압(VDD)과 독립적이다. SOC로부터 각각의 DRAM으로 송신된 데이터에 대한 로직-하이 출력 전압과 SOC 전원 전압 사이의 결과적 독립성은 SOC 송신기에 문제들을 야기한다. 특히, SOC 송신기는 통상적으로, NMOS 트랜지스터와 직렬인 PMOS 트랜지스터를 갖는 인버터를 사용하여 형성된다. 출력 전압은 DRAM 동작 모드에 따라 변화하므로, NMOS 트랜지스터는, 포화(saturation) 동작 모드로부터, 문제가 되는 각각의 DRAM으로 데이터를 전파하는 송신 라인에 SOC 송신기를 매칭시키는 임피던스를 만드는 트라이오드(triode) 동작 모드로 트랜지션할 수 있다.
[0004] 따라서, 가변 로직-하이 출력 전압들을 지원하면서 일정한 임피던스를 갖는 송신기들에 대한 필요성이 당해 기술 분야에서 존재한다.
[0005] 송신기에 복수의 풀-업 레그들 및 복수의 풀-다운 레그들이 제공된다. 각각의 풀-업 레그 및 풀-다운 레그는 제어기에 의해 스위치 온될 때 저항기로서 기능하는 두꺼운-산화물 트랜지스터를 갖는다. 각각의 풀-업 레그는 또한 입력 데이터 신호의 제1 바이너리 상태에 대한 응답으로 스위치 온하는 얇은-산화물 데이터 트랜지스터를 갖는다. 유사하게, 각각의 풀-다운 레그는 입력 데이터 신호의 제2 바이너리 상태에 대한 응답으로 스위치 온하도록 구성가능한 얇은-산화물 데이터 트랜지스터를 갖는다. 풀-업 레그들은 낮은(low) 전원 전압을 공급하는 전원 노드와 출력 단자 사이에 병렬로 배열된다. 유사하게, 풀-다운 레그들은 출력 단자와 접지 사이에 병렬로 배열된다.
[0006] 제어기는 입력 데이터 신호의 바이너리 상태와는 관계 없이 계속적으로 온 상태를 유지하도록, 풀-다운 레그들 중 선택된 레그들 내의 데이터 트랜지스터를 제어하도록 구성된다. 스위치-오프된 두꺼운-산화물 트랜지스터들을 갖는 풀-다운 레그들의 수의 함수로써 스위치-온된 두꺼운-산화물 트랜지스터들을 갖는 풀-다운 레그들 내의 계속적으로 스위치 온된 데이터 트랜지스터들의 수를 조절함으로써, 제어기는 송신기에 대한 일정한 출력 임피던스를 유지하면서 자신의 로직-하이 출력 전압을 변경할 수 있다.
[0007] 이러한 그리고 부가적 이점들은 다음의 상세한 설명을 통해 보다 잘 인식될 수 있다.
[0008] 도 1은 본 개시내용의 양상에 따른 예시적 송신기의 회로 다이어그램이다.
[0009] 도 2는 풀-업 레그들 및 풀-다운 레그들이 매칭 출력 임피던스를 갖는 최대 로직-하이 출력 전압에 대해 인에이블링된 도 1의 송신기에 대한 간략화된 회로 다이어그램이다.
[0010] 도 3은 매칭 출력 임피던스를 갖는 감소된 로직-하이 출력 전압에 대한 풀-업 및 풀-다운 동안 도 2의 송신기에 대한 등가 회로들을 예시한다.
[0011] 도 4는 본 개시내용의 양상에 따른 송신기에 대한 예시적 동작 방법에 대한 흐름도이다.
[0012] 본 개시내용의 다양한 양상들 및 이들의 이점들은 다음의 상세한 설명을 참조함으로써 가장 잘 이해된다. 도면들 중 하나 또는 그 초과의 도면들에서 예시되는 유사한 엘리먼트들을 식별하기 위해 유사한 참조 번호들이 사용된다는 것이 인식되어야 한다.
[0013] 다양한 로직-하이 출력 전압들을 지원하면서 일정한 출력 임피던스를 제공하기 위해, 공통 출력 단자와 관련하여 병렬로 배열된 복수의 선택가능한 세그먼트들이 송신기에 제공된다. 각각의 세그먼트는 풀-업 저항기로서 기능하는 독립적으로-인에이블링된 두꺼운-산화물 풀-업 트랜지스터를 포함한다. 세그먼트의 풀-업 저항기가 인에이블링되면(두꺼운-산화물 풀-업 트랜지스터가 스위치 온되면), 그것은 세그먼트에 대한 풀-업 데이터 트랜지스터와 출력 단자 사이에 저항성 전도 경로를 제공한다. 각각의 세그먼트의 풀-업 데이터 트랜지스터는 낮은 전원 전압을 공급하는 전원 노드와 세그먼트의 풀-업 저항기 사이에 커플링된다. 스위치-온(인에이블링된) 풀-업 저항기를 갖는 세그먼트에 대한 입력 데이터 신호의 바이너리 상태에 따라, 세그먼트의 풀-업 데이터 트랜지스터는 대응하는 인에이블링된 풀-업 저항기를 통해 출력 단자를 충전시키기 위해 스위치 온된다.
[0014] 출력 단자를 충전시키는 인에이블링된 세그먼트들은 모두 병렬로 그렇게 수행한다. 따라서, 출력 단자의 풀-업 동안 송신기에 대한 결과적 출력 임피던스는 풀-업 저항기의 저항을 풀-업을 위해 인에이블링된 세그먼트들의 수로 나눈 값과 동등하다. 각각의 풀-업 저항기의 저항은 동등한 것으로 가정될 수 있으며, 프로세스 코너에 따라 변할 것이다. 이 저항이 대략 1.5KΩ과 동등한 것으로 가정되면, 출력 단자의 풀-업을 위해 30개의 세그먼트들을 인에이블링하는 것은 50Ω의 출력 임피던스를 제공한다. 50Ω과 같은 통상적 출력 임피던스를 충족시키는 데 필요한 세그먼트들의 수는 각각의 두꺼운-산화물 풀-업 트랜지스터 및 대응하는 풀-업 데이터 트랜지스터의 디멘션(dimension)들뿐만 아니라, 특정 프로세스, 전압 및 온도(PVT) 코너에 의존할 것이라는 것이 인식될 것이다. 37Ω 내지 60Ω의 범위와 같은 가능한 송신 라인들의 일부 예상 임피던스 범위에 걸쳐 변화할 수 있는 출력 임피던스를 제공하기 위해, 충분한 수의 세그먼트들이 바람직하다. 다음의 논의는 48개의 세그먼트들을 갖는 송신기에 관한 것이지만, 세그먼트들의 총 수는 다수의 팩터들, 이를테면, 원하는 출력 임피던스 튜닝 범위 및 또한 각각의 세그먼트 내의 풀-업(pull-up) 및 풀-다운 경로(pull-down path)들의 임피던스에 의존한다는 것이 인식될 것이다.
[0015] 출력 단자의 풀-다운(접지로의 방전)을 위한 출력 임피던스의 제어는 각각의 세그먼트가 풀-다운 저항기로서 기능하는 독립적으로-인에이블링된 두꺼운-산화물 풀-다운 트랜지스터를 포함한다는 점에서 풀-업 제어와 유사하다. 세그먼트의 풀-다운 저항기가 인에이블링되면, 그것은 세그먼트에 대한 풀-다운 데이터 트랜지스터와 출력 단자 사이에 저항성 전도 경로를 제공한다. 각각의 세그먼트의 풀-다운 데이터 트랜지스터는 접지와 풀-다운 저항기 사이에 커플링된다. 입력 데이터 신호의 바이너리 상태에 따라, 풀-다운 데이터 트랜지스터는 대응하는 인에이블링된 풀-다운 저항기를 통해 출력 단자를 방전시키기 위해 스위치 온된다.
[0016] 출력 단자를 방전시키는 인에이블링된 세그먼트들은 모두 병렬로 그렇게 수행한다. 따라서, 출력 단자의 풀-다운 동안 송신기에 대한 결과적 출력 임피던스는 풀-다운 저항기의 저항을 풀-업을 위해 인에이블링된 세그먼트들의 수로 나눈 값과 동등하다. 이 저항이 대략 1.5KΩ과 동등한 것으로 가정되면, 출력 단자의 풀-다운을 위해 30개의 세그먼트들을 인에이블링하는 것은 50Ω의 출력 임피던스를 제공한다. 세그먼트에 대한 풀-업 데이터 트랜지스터와 두꺼운-산화물 풀-업 트랜지스터의 직렬 결합은 본원에서 풀-업 레그로 표시된다. 유사하게, 세그먼트에 대한 풀-다운 데이터 트랜지스터와 두꺼운-산화물 풀-다운 트랜지스터의 직렬 결합은 본원에서 풀-다운 레그로 표시된다.
[0017] 출력 임피던스가 송신기에 대한 출력 단자를 각각의 DRAM에 커플링시키는 송신 라인의 임피던스에 매칭되는 것으로 가정하면, 풀-업 및 풀-다운 데이터 트랜지스터들의 추가적 제어 없이, 송신기에 대한 로직-하이 출력 전압은 송신기 전원 전압의 1/2일 것이다. 송신기 전원 전압은 비교적 높지만 주어진 DRAM 동작 모드에 대한 로직-하이 출력 전압의 원하는 값이 비교적 낮으면, 송신 라인 임피던스 및 송신기 풀-업 임피던스에 의해 형성된 전압 분배기에 의한 송신기 전원 전압의 분배는 원하는 레벨보다 높은(high) 로직-하이 출력 전압을 초래할 수 있다. 일정한 출력 임피던스를 유지하면서 출력 전압을 감소시키기 위해, 풀-다운을 위해 인에이블링된 세그먼트들 중 일부 세그먼트들 내의 풀-다운 데이터 트랜지스터들은 입력 데이터 신호의 바이너리 값에도 불구하고 계속적으로 온 상태로 유지될 수 있다. 출력 단자의 풀-업 동안 일정한 출력 임피던스를 유지하기 위해, 대응하는 수의 풀-업 두꺼운-산화물 트랜지스터들이 스위치 오프된다.
[0018] 예컨대, 50Ω 라인 임피던스가 인에이블링된 30개의 풀-업 레그들 및 30개의 풀-다운 레그들과 매칭되는 것으로 가정한다. 출력 전압을 중간-레일(송신기 전원 전압의 1/2)보다 낮게 이동시키기 위해, 특정 수의 풀-다운 레그들이 계속적으로 온 상태로 남아 있다. 풀-업 및 풀-다운 저항들이 동일한 것으로 가정하면, 이전에-인에이블링된 풀-업 레그들의 세트 내의 동일한 수의 풀-업 레그들은 계속적으로 스위치 오프될 수 있다. 예컨대, 풀-업 레그들 중 12개의 풀-업 레그들을 스위치 오프하는 것은, 나머지 인에이블링된 풀-업 레그들의 집합적 임피던스(collective impedance)를 100Ω으로 증가시키는 것으로 가정한다. 계속적으로 스위치 온된 풀-다운 레그들에 대한 집합적 임피던스는 또한 100Ω과 동등해야 한다. 그러한 동등성(equality)은, 각각의 풀-업 레그의 임피던스가 각각의 풀-다운 레그의 임피던스와 동등한 실시예들에 대해, 영구적으로 스위치 오프되는 동일한 수의 이전에-인에이블링된 풀-업 레그들이 계속적으로 스위치 온되는 동일한 수의 인에이블링된 풀-다운 레그들과 동등한 경우, 보증된다.
[0019] 풀-다운 레그 임피던스가 풀-업 레그 임피던스와 상이하면, 스위치 오프되는 이전에-인에이블링된 풀-업 레그들의 수의 함수로써 계속적으로 스위치 온되는 풀-다운 레그들의 수는 풀-업 레그 임피던스 대 풀-다운 레그 임피던스의 비율에 따라 조절될 수 있다. 다음의 논의는 풀-다운 레그 임피던스가 일반성을 잃지 않으면서 풀-업 레그 임피던스와 동등한 것으로 가정할 것이다. 매칭 임피던스가 50Ω이고 그리고 미드-레일 로직-하이 출력 전압이 풀-업 동안 30개의 풀-업 레그들이 인에이블링될 것을 요구하는 예시적 실시예를 다시 고려한다. 따라서, 풀-다운 레그들 중 동일한 수인 30개의 풀-다운 레그들이 풀-다운 시 인에이블링될 것이다. 그런 다음, 로직-하이 출력 전압이 송신기 전원 전압의 1/4로 낮춰질 것이면, 이전에-인에이블링된 풀-업 레그들 중 15개는 대신에 디스에이블링되는 한편, 인에이블링된 풀-다운 레그들 중 15개는 계속적으로 스위치 온된다. 풀-업과 관련하여, 15개의 계속적으로 스위치 온된 풀-다운 레그들은, 라인 임피던스와 계속적으로 스위치 온된 풀-다운 레그 임피던스의 결과적 병렬 결합이 나머지 15개의 인에이블링된 풀-업 레그들에 33.33Ω 저항을 제시하도록 50Ω 라인 임피던스와 병렬이다. 15개의 인에이블링된 풀-업 레그들의 병렬 결합은 100Ω 임피던스를 제시한다. 원하는 1/4 레일 로직-하이 출력 전압이 달성되도록 로직-하이 출력 전압에 대한 결과적 전압 분배기는 33.33/133.33 = 0.25가 된다. 그러나, 풀-업 동안, 인에이블링된 풀-업 레그들의 100Ω 임피던스가 계속적으로 스위치 온된 풀-다운 레그들의 100Ω 임피던스와 관련하여 병렬이기 때문에, 출력 임피던스가 매칭된 채로 유지된다는 점이 주목된다. 가변 로직-하이 출력 전압들을 지원하면서 일정한 출력 임피던스의 이러한 유리한 유지는 다음의 예시적 실시예들을 통해 더 잘 인식될 수 있다.
[0020] 이제, 도면들을 참조하면, 예시적 송신기(100)가 도 1에 도시된다. 예시의 명료함을 위해, 총 48개의 세그먼트들로부터의 처음 0번째 세그먼트(105) 및 마지막 47번째 세그먼트(110)만이 도 1에 도시된다. 각각의 세그먼트는 풀-업 레그(165) 및 풀-다운 레그(170)를 포함한다. 이러한 레그들은 인에이블링된 풀-업 레그들(165)의 수가 인에이블링된 풀-다운 레그들(170)의 수와 관련되지(tied) 않도록 서로 독립적으로 동작한다. 각각의 풀-업 레그(165)는 공통 출력 노드(115)에 커플링된 소스를 갖는 두꺼운-산화물 NMOS 풀-업 트랜지스터(M1)를 포함한다. 또한, 각각의 풀-업 레그(165)는 1.0V와 같은 낮은 전원 전압(송신기 전원 전압)을 공급하는 전원 노드에 연결된 소스를 갖는 얇은-산화물 PMOS 트랜지스터(P1)를 포함한다. 그러한 전압 레벨은 대표적이며, 송신기(100)에 대한 동작 모드에 따라 변할 것이다. 더욱이, 세그먼트들의 수는 대표적이며, 주어진 송신기 설계에 대한 원하는 출력 임피던스 범위에 따라 변할 것이다. 각각의 풀-업 레그(165)에 대해, 대응하는 멀티플렉서(130)는 선택된 신호로 풀-업 레그(165)의 두꺼운-산화물 풀-업 트랜지스터(M1)의 게이트를 구동시키기 위해, 높은 전원 전압(vddhv)과 접지(vssx) 사이를 선택한다. 높은 전원 전압은 모든 동작 모드들에서 항상 낮은 전원 전압보다 크다. 명칭에 의해 내포된 바와 같이, 본원에서 개시되는 얇은-산화물 트랜지스터들은 개시되는 두꺼운-산화물 트랜지스터들보다 얇은 게이트 산화물 층을 갖는다. 따라서, 두꺼운-산화물 트랜지스터들은 보다 강한 게이트 전압, 이를테면, 높은 전원 전압을 견딜 수 있다. 대조적으로, 얇은-산화물 트랜지스터들은 그러한 상승된 전압 레벨들에 견고하지 않다.
[0021] 각각의 풀-업 레그(165)는 또한, 입력 데이터 신호(175)와 낮은 전원 전압(vddio) 사이를 선택하는 멀티플렉서(135)와 일-대-일 방식으로(on a one-to-one basis) 대응한다. 제어기(140)는 각각의 세그먼트들의 멀티플렉서들(130 및 135)에 의한 선택을 제어한다. 주어진 풀-업 레그(165)가 출력 신호 단자(115)를 로직-하이 출력 전압으로 충전시키는 데 기여하지 않아야 하는 상황들에서, 제어기(140)는 풀-업 레그의 두꺼운-산화물 풀-업 트랜지스터(M1)를 셧 오프하기 위해 접지를 선택하도록 대응하는 멀티플렉서(130)를 구동시킨다. 또한, 제어기(140)는 또한, 멀티플렉서(135)가 대응하는 얇은-산화물 풀-업 트랜지스터(P1)를 오프 상태로 유지하기 위해 낮은 전원 전압을 선택하도록 강제할 수 있다. 그러나, 두꺼운-산화물 트랜지스터(M1)를 셧 오프하는 것은 대응하는 풀-업 레그(165)가 전도되는 것을 방지할 것이라는 것이 인식될 것이다. 따라서, 멀티플렉서(135)는 대안적 실시예들에서 생략될 수 있다. 대안적으로, 멀티플렉서(135)는 송신기(100)가 ESD(electrostatic discharge protection)를 제공하기 위한 비활성 동작 모드 동안 얇은-산화물 트랜지스터(P1)를 온 상태로 유지하기 위해 낮은 전원 전압 대신에 접지를 선택하도록 구성될 수 있다.
[0022] 송신기(100)에 48개의 세그먼트들이 존재하기 때문에, 모든 멀티플렉서들(130) 또는 모든 멀티플렉서들(135)의 제어는 각각 6비트들을 요구한다. 그것은 6개의 제어 비트들의 각각의 세트가 온도계-인코딩(thermometer encode)된 경우 유리하다. 따라서, 멀티플렉서들(130)에 대한 6개의 제어 비트들은 풀-업(PU) 디코더(150)에서 온도계 인코딩된다. 따라서, 디코더(150)로부터의 결과적 온도계-인코딩된 출력은 각각의 멀티플렉서(130)에 대해 1비트씩 48비트 폭이다. 디코더(150)로부터의 이러한 48-비트-폭의 온도계 인코딩된 출력에서 결과적 온도계-인코딩된 출력의 비트의 상태에 따라, 각각의 멀티플렉서(130)는 대응하는 두꺼운-산화물 풀-업 트랜지스터(M1)를 인에이블링 또는 디스에이블링하기 위해 높은 전원 전압 또는 접지를 선택한다. 유사하게, 멀티플렉서들(135)에 대한 6개의 제어 비트들은 각각의 멀티플렉서(135)가 PU 디코더(145)로부터의 48-비트-폭 출력에서 대응하는 비트에 의해 제어되도록 PU 디코더(145)에 의해 온도계-인코딩된다.
[0023] 각각의 풀-다운 레그(170)는 각각의 풀-업 레그(165)와 유사하게 구현된다. 특히, 각각의 풀-다운 레그(170)는 출력 신호 단자(115)에 커플링된 드레인을 갖는 두꺼운-산화물 NMOS 풀-다운 트랜지스터(M2)를 포함한다. 얇은-산화물 NMOS 풀-다운 트랜지스터(M3)는 접지에 커플링된 그 소스, 및 대응하는 두꺼운-산화물 풀-다운 트랜지스터(M2)의 소스에 커플링된 드레인을 갖는다. 각각의 풀-다운 레그(170)의 제어는 또한, 각각의 세그먼트 내의 멀티플렉서(125)가 세그먼트의 두꺼운-산화물 풀-다운 트랜지스터(M2)의 게이트를 구동시키기 위해, 접지와 높은 전원 전압 사이를 선택한다는 점에서 각각의 풀-업 레그(165)의 제어와 유사하다. 유사하게, 각각의 세그먼트 내의 멀티플렉서(120)는 세그먼트의 얇은-산화물 풀-다운 트랜지스터(M3)의 게이트를 구동시키기 위해, 낮은 전원 전압(VDDIO)과 입력 데이터 신호(175) 사이를 선택한다. 제어기(140)는 풀-다운(PD) 인코더(155)에 의해 48-비트-폭 온도계-인코딩된 출력으로 디코딩되는 6개의 제어 비트들의 세트를 통해 멀티플렉서들(125)을 제어한다. 각각의 멀티플렉서(125)에 의한 선택은 인코더(155)로부터의 이러한 출력으로부터 대응하는 비트에 의해 제어된다.
[0024] 디코더(160)는 멀티플렉서들(120)에 의한 선택을 제어하는 48-비트-폭 온도계-인코딩된 출력을 생성하기 위해 디코더(145)에 의해 수신된 바와 동일한 6개의 제어 비트들을 디코딩한다. 이러한 동일한 6개의 제어 비트들이 공유되지만, 얇은-산화물 풀-업 트랜지스터(P1) 및 얇은-산화물 풀-다운 트랜지스터(M3)에 의한 응답들은 상보적이다. 특히, 세그먼트의 멀티플렉서(135)에 대한 온도계 인코딩된 비트가, 세그먼트의 멀티플렉서(135)로 하여금, 낮은 전원 전압으로 대응하는 얇은-산화물 트랜지스터(P1)의 게이트를 구동시키게 하여, 이 트랜지스터를 셧 오프하는 것으로 가정한다. 이러한 동일한 비트는, 동일한 세그먼트의 멀티플렉서(120)로 하여금, 또한 낮은 전원 전압으로 대응하는 얇은-산화물 트랜지스터(M3)의 게이트를 구동시키게 하여, 이 트랜지스터를 스위치 온한다. 그 결과는, 셧 오프된 모든 각각의 얇은-산화물 풀-업 트랜지스터(P1)에 대해, 대응하는 얇은-산화물 트랜지스터(M3)가 스위치 온되는 것이다. 이 트랜지스터들의 제어 사이의 이러한 연결(tie)은, 본원에서 추가로 설명될 바와 같이, 출력 신호 단자(115)에서의 로직-하이 출력 전압의 변화에도 불구하고 유리한 일정한 임피던스를 유도한다.
[0025] 풀-업 레그들(165) 및 풀-다운 레그들(170)의 제어는 원하는 출력 임피던스 및 로직-하이 출력 전압에 의존한다. 앞에서 논의된 바와 같이, 송신기(100)가 DRAM으로 송신하고 있다면, DRAM의 동작 모드는 적절한 로직-하이 출력 전압 레벨을 결정한다. 그러나, 송신기(100)가 DRAM들에 부가하여 가변 로직-하이 출력 전압들을 요구하는 다른 타입들의 수신기들과 함께 사용될 수 있다는 것이 인식될 것이다. 매칭된 출력 임피던스에 대한 최고 가변 로직-하이 출력 전압은 낮은 전원 전압의 1/2이다. 1/2 레일 로직-하이 출력 전압에 대한 송신기(100)의 결과적 구성은 도 2에 간략화된 형태로 도시된다. 출력 신호 단자(115)는 50Ω의 임피던스를 갖는 송신 라인(210)을 통해 50Ω 저항기(Rterm)로 표현되는 수신기에 커플링된다. 이 임피던스를 매칭하기 이전에, 제어기(140)(도 1)는 풀-업 레그들(165)의 서브세트를 선택하고, 알려진 임피던스를 구동시킬 수 있다. 유사하게, 제어기(140)는 알려진 양의 전류로 전류 소스에 의해 구동될 풀-다운 레그들(170)의 서브세트를 선택할 수 있다. 두 경우들 모두에서 출력 신호 단자(115)에서의 결과적 전압은 각각의 풀-업 레그(165) 및 풀-다운 레그(170)의 개별 임피던스를 용이하게 도출하기 위해 제어기(140)에 의해 사용될 수 있다. 그런 다음, 제어기(140)는 송신 라인 임피던스의 매칭을 위해, 풀-업을 위해 인에이블링될 적절한 수의 풀-업 레그들(165)을 선택하고, 그리고 풀-다운을 위해 인에이블링될 적절한 수의 풀-다운 레그들(170)을 선택하는 것으로 진행할 수 있다. 도 2에서, 인에이블링된 풀-업 레그들의 수는 25개이며, 집합적 풀-업 레그(200)로 표현된다. 유사하게, 동일한 수의 인에이블링된 풀-다운 레그들은 집합적 풀-다운 레그(205)로 표현된다. 풀-업 동안, 풀-다운 레그(205)는 셧 오프되는 반면, 풀-업 레그(200)는 전도된다. 풀-업을 위한 결과적 등가 회로(220)가 또한 도 2에 도시된다. 이러한 경우, 낮은 전원 전압은 다시 1.0V와 동등한 것으로 가정된다. 풀-업 레그(220)(50Ω)에 대한 임피던스는 로직-하이 출력 전압이 0.5V(낮은 전원 전압의 1/2)이도록 수신기의 임피던스(Rterm)와 매칭된다.
[0026] 풀-다운 동안, 풀-업 레그(200)는 셧 오프되는 반면, 풀-다운 레그(205)는 출력 신호 단자(115)를 접지에 방전시키도록 전도된다. 풀-다운을 위한 결과적 등가 회로(230)가 또한 도 2에 도시된다. 풀-다운 레그(205)로 표현되는 인에이블링된 풀-다운 레그들의 수는 풀-업 레그(200)로 표현되는 인에이블링된 풀-업 레그들의 수와 독립적이라는 점이 주목된다. 이러한 독립성은 송신기(100)가 풀-업 레그 임피던스와 풀-다운 레그 임피던스 사이의 차들(만약 있다면)을 설명할 수 있게 한다.
[0027] 대응하는 두꺼운-산화물 풀-업 트랜지스터들(M1)의 스위치 온에 의해 정의되는 바와 같은 인에이블링된 풀-업 레그들(165)의 수 및 대응하는 풀-다운 트랜지스터들(M2)의 스위치 온에 의해 정의되는 바와 같은 인에이블링된 풀-다운 레그들(170)의 수는, 낮은 전원 전압의 1/2의 로직-하이 출력 전압을 만족시키면서, 송신기(100)에 대한 풀-업 출력 임피던스 및 풀-다운 출력 임피던스를 정의한다. 그러나, 이를테면, 감소된 로직-하이 전압 동작 모드에서 동작하고 있는 DRAM들로 송신할 때, 그러한 로직-하이 출력 전압 레벨이 너무 높은 수신기에 대한 동작 모드들이 존재할 수 있다. 로직-하이 출력 전압을 감소시키기 위해, 다수의 이전에-인에이블링된 풀-업 레그들(165)이 스위치 오프된다. 그러나, 송신기(100)에 대한 출력 임피던스를 그것의 매칭된 레벨로부터 변화되지 않은 채로 유지하기 위해, 대응하는 수의 인에이블링된 풀-다운 레그들(170)이 계속적으로 스위치 온된다. 이와 관련하여, 풀-업 레그(165) 또는 풀-다운 레그(170)는 그것의 두꺼운-산화물 트랜지스터(각각 M1 또는 M2)가 스위치 온될 때 "인에이블링"된다고 말해진다. 인에이블링된 풀-다운 레그(170)는, 그것의 멀티플렉서(120)가 입력 데이터 신호(175)가 아니라 낮은 전원 전압을 선택할 때, "계속적으로 스위치 온"되는 것으로 본원에서 간주된다. 그 경우, 대응하는 풀-다운 레그(170)는 그것이 출력 신호 단자(115)의 풀-다운 및 풀-업 둘 모두 동안 전도되도록 입력 데이터 신호(175)에 대한 바이너리 상태에 관계 없이 전도될 것이다. 풀-업과 관련하여, 각각의 스위치-오프된 풀-업 레그(165)의 임피던스는 대응하는 계속적으로 스위치 온된 풀-다운 레그(170)로 대체된다. 임피던스들이 상이하면, 계속적으로 스위치 온된 풀-다운 레그들(170)의 수는, 임피던스 차에 의한, 스위치-오프된 풀-업 레그들(165)의 수와 관련하여(이전에 인에이블링된 풀-업 레그들(165)의 세트로부터) 조절된다. 임피던스가 실질적으로 동일하면, 각각의 스위치-오프된 풀-업 레그(165)는 계속적으로-스위치 온된 풀-다운 레그(170)로 대체된다.
[0028] 낮은 전원 전압의 1/4의 감소된 로직-하이 출력 전압을 제공하기 위한, 풀-업 동안 송신기(100)(도 1)에 대한 예시적 등가 회로(300)가 도 3에 도시된다. 이 예에서, 낮은 전원 전압의 1/2의 로직-하이 출력 전압에 대한 매칭된 출력 임피던스를 제공하기 위한 인에이블링된 풀-업 레그들(165) 및 인에이블링된 풀-다운 레그들(175)의 수는 도 2와 관련하여 논의되는 바와 같으며, 이는 25개의 인에이블링된 풀-업 레그들(165) 및 25개의 인에이블링된 풀-다운 레그들(170)을 요구하였다. 회로(300)에서, 이전에-인에이블링된 풀-업 레그들 중 12개는 그들의 얇은-산화물 및 두꺼운-산화물 트랜지스터들이 둘 모두 셧 오프되도록 디스에이블링되었다. 풀-업 및 풀-다운 레그 임피던스들이 동일한 것으로 가정하면, 12개의 풀-업 레그들의 디스에이블링은, 등가 회로(300)에서의 정적 풀-다운 레그에 의해 도시되는 바와 같이 12개의 인에이블링된 풀-다운 레그들을 계속적으로 스위치 온된 풀-다운 레그들로 변환하는 것과 함께 수행된다. 나머지 인에이블링된 풀-업 레그들의 100Ω 저항이 계속적으로 스위치 온된 풀-다운 레그들의 100Ω 저항과 병렬이기 때문에, 등가 회로(300)의 결과적 출력 임피던스는 여전히 50Ω과 매칭된다. 그러나, 낮은 전원 전압으로부터 로직-하이 출력 전압을 생성할 때 등가 회로(300)에 의해 수행되는 전압 분배에 대해 용이하게 도시될 수 있는 바와 같이, 등가 회로(300)에 대한 로직-하이 출력 전압은 단지 낮은 전원 전압의 1/4만이다. 특히, 계속적으로 스위치 온된 풀-다운 레그들의 100Ω 저항은 수신기의 50Ω 저항(Rterm)과 병렬이며, 이는 33.33Ω의 등가 저항을 생성한다. 등가 회로(300)에 대한 결과적 전압 분배기는, 원한다면, 33.33/133.33 = 0.25가 된다. 등가 회로(300)에서, 로직-하이 출력 전압이 0.25V와 동등하도록 낮은 전원 전압은 1.0V와 동등하다.
[0029] 풀-다운 동안, 모든 풀-업 레그들은 등가 회로(305)에 대해 도시되는 바와 같이 비-전도성이다. 풀-다운 거동이 도 2와 관련하여 논의되는 바와 같도록 50Ω의 매칭된 출력 임피던스를 제공하기 위해, 계속적으로 스위치 온된 풀-다운 레그들의 100Ω 저항은, 동적으로 스위치 온된 풀-다운 레그들의 100Ω 저항(입력 데이터 신호의 바이너리 상태에 의해 결정됨)과 병렬이다.
[0030] 로직-하이 출력 전압을 감소시키기 위해, 인에이블링된 풀-다운 레그들의 세트로부터의 부가적 풀-다운 레그들은 계속적으로 스위치 온된 풀-다운 레그들로 변환될 수 있다. 그런 다음, 인에이블링된 풀-업 레그들의 세트로부터의 대응하는 수의 풀-업 레그들은 스위치-오프된 풀-업 레그들로 변환된다. 이 프로세스를 반전시키는 것은, 이전에-인에이블링된 풀-다운 레그들 중 어떠한 것도 스위치 오프되지 않을 때까지 로직-하이 출력 전압이 상승하게 한다. 그 점에서, 로직-하이 출력 전압은 도 2와 관련하여 논의되는 바와 같이 낮은 전원 전압의 1/2과 동등할 것이다. 매칭된 출력 임피던스에 대한 이러한 최대 레벨로부터의 로직-하이 출력 전압을 상승시키는 것은 풀-업 출력 임피던스가 송신 라인 및 수신기 임피던스와 매칭되지 않게 한다. 그런 다음, 제어기(140)(도 1)는 원하는 로직-하이 출력 임피던스를 제공하기 위해 필요에 따라 매칭-임피던스 수를 초과하게 인에이블링된 풀-업 레그들(165)의 수를 증가시킬 것이다. 결과적 임피던스 제어는 두꺼운-산화물 트랜지스터들(M1 및 M2)의 제어가 비교적 높은-속도 입력 데이터 신호 경로의 외부에 있다는 점에서 상당히 유리하다. 더욱이, 데이터 경로들의 제어는 지터 및 다른 신호 무결성 문제들이 감소되도록 멀티플렉서들(135 및 120)의 단지 하나의 레벨을 요구한다.
[0031] 제어기(140), 디코더들(145, 150, 155 및 160), 및 또한 멀티플렉서들(120, 125, 130 및 135)의 결합은, 송신기(100)에 대한 로직-하이 출력 전압의 변화를 지원하면서 송신기(100)에 대한 일정한 출력 임피던스를 유지하도록 풀-업 레그들(165) 및 풀-다운 레그들(170) 둘 모두를 제어하기 위한 수단을 형성하는 것으로 간주될 수 있다.
[0032] 이제, 송신기에 대한 예시적 동작 방법이 도 4의 흐름도와 관련하여 논의될 것이다. 방법은, 제1 동작 모드 동안, 출력 신호 단자와 낮은 전원 전압을 공급하기 위한 낮은 전원 전압 노드 사이에 커플링된 제1 복수의 풀-업 레그들 내의 각각의 풀-업 레그 내의 제1 풀-업 트랜지스터를 스위치 온하고, 그리고 출력 신호 단자와 접지 사이에 커플링된 제1 복수의 풀-다운 레그들 내의 각각의 풀-다운 레그 내의 제1 풀-다운 트랜지스터를 스위치 온하는 동작(400)을 포함한다. 동작(400)의 예는 도 2와 관련하여 논의되는 바와 같이, 두꺼운-산화물 트랜지스터들(M1 및 M2) 중 25개를 스위치 온하는 것이다.
[0033] 방법은 또한, 제1 동작 모드 동안, 입력 데이터 신호의 제1 바이너리 값에 대한 응답으로, 제1 복수의 풀-다운 레그들 내의 각각의 풀-다운 레그가 비-전도성인 동안, 출력 신호 단자를 낮은 전원 전압의 제1 분율로 충전시키기 위해 제1 복수의 풀-업 레그들 내의 각각의 풀-업 레그 내의 풀-업 데이터 트랜지스터를 스위치 온하는 동작(405)을 포함한다. 도 2의 등가 풀-업 회로(220)에 대해 도시되는 바와 같은 입력 데이터 신호의 바이너리-제로 값에 대한 응답으로, 25개의 얇은-산화물 트랜지스터들(P1)을 동적으로 스위치 온하는 것은 동작(405)의 예이다.
[0034] 마지막으로, 방법은, 제2 동작 모드 동안, 입력 데이터 신호의 제1 바이너리 값에 대한 응답으로, 출력 신호 단자를 낮은 전원 전압의 제2 분율로 충전시키기 위해, 제1 복수의 풀-업 레그들 내의 풀-업 레그들의 나머지가 비-전도성인 동안, 그리고 제1 복수의 풀-다운 레그들 내의 풀-다운 레그들의 서브세트가 전도성인 동안, 제1 복수의 풀-업 레그들의 서브세트 내의 각각의 풀-업 레그 내의 풀-업 데이터 트랜지스터를 스위치 온하는 동작(410)을 포함하고, 낮은 전원 전압의 제2 분율은 낮은 전원 전압의 제1 분율보다 작다. 등가 회로(300)와 관련하여 논의되는 바와 같이 정적 풀-다운 레그들이 전도성인 동안, 나머지 인에이블링된 풀-업 레그들 내의 얇은-산화물 트랜지스터(P1)의 스위치 온은 동작(410)의 예이다.
[0035] 당업자들이 이제 인식할 바와 같이 그리고 당면한 특정 애플리케이션에 따라, 많은 수정들, 치환들 및 변화들이 본 개시내용의 범위로부터 벗어나지 않으면서 본 개시내용의 디바이스들의 재료들, 장치, 구성들 및 사용 방법들에서 그리고 이들에 대해 이루어질 수 있다. 이에 비추어, 본원에서 예시되고 설명되는 특정 실시예들이 단지 본원의 일부 예들에만 불과하므로, 본 개시내용의 범위는 이러한 특정 실시예들의 범위로 제한되지 않아야 하고, 오히려 이하에 첨부되는 청구항들 및 그들의 기능적 등가물들의 범위와 완전히 상응해야 한다.

Claims (18)

  1. 송신기로서,
    출력 신호 단자;
    상기 출력 신호 단자와 제1 전원 전압을 공급하기 위한 전원 노드 사이에 병렬로 커플링된 복수의 풀-업 경로(pull-up path)들 ― 각각의 풀-업 경로는 제2 풀-업 트랜지스터와 직렬인 제1 풀-업 트랜지스터를 포함함 ― ;
    상기 출력 신호 단자와 접지 사이에 병렬로 커플링된 복수의 풀-다운 경로(pull-down path)들 ― 각각의 풀-다운 경로는 제2 풀-다운 트랜지스터와 직렬인 제1 풀-다운 트랜지스터를 포함함 ― ; 및
    입력 데이터 신호의 제1 바이너리 값에 대한 응답으로, 상기 복수의 풀-업 경로들로부터 상기 풀-업 경로들의 서브세트 내의 제2 풀-업 트랜지스터들을 스위치 온하고, 그리고 상기 풀-업 경로들의 서브세트 내의 제1 풀-업 트랜지스터들을 스위치 온되게 구성하도록 구성된 제어기를 포함하고, 그리고
    상기 제어기는, 상기 입력 데이터 신호의 제2 바이너리 값에 대한 응답으로, 상기 복수의 풀-다운 경로들로부터 상기 풀-다운 경로들의 서브세트 내의 제2 풀-다운 트랜지스터들을 스위치 온하고, 그리고 상기 풀-다운 경로들의 서브세트 내의 제1 풀-다운 트랜지스터들을 스위치 온되게 구성하도록 추가로 구성되고,
    각각의 풀-업 경로의 제1 풀-업 트랜지스터는 상기 전원 노드에 커플링된 소스를 갖는 PMOS 트랜지스터이고, 그리고
    각각의 풀-업 경로의 제2 풀-업 트랜지스터는, 상기 풀-업 경로의 PMOS 트랜지스터에 대한 드레인에 커플링된 드레인, 및 상기 출력 신호 단자에 커플링된 소스를 갖는 NMOS 트랜지스터인, 송신기.
  2. 제1 항에 있어서,
    각각의 PMOS 트랜지스터는 얇은-산화물 트랜지스터이고, 그리고
    각각의 NMOS 트랜지스터는 두꺼운-산화물 트랜지스터이고,
    각각의 두꺼운-산화물 트랜지스터에 대한 게이트 산화물 층은 각각의 얇은-산화물 트랜지스터에 대한 게이트 산화물 층보다 두꺼운, 송신기.
  3. 제2 항에 있어서,
    상기 NMOS 트랜지스터들에 대한 제1 디코더; 및
    상기 PMOS 트랜지스터들에 대한 제2 디코더를 더 포함하고,
    상기 제어기는, 상기 제1 디코더에 제공되는 제1 세트의 제어 비트들을 사용하여 상기 NMOS 트랜지스터들을 스위치 온하고, 그리고 상기 제2 디코더에 제공되는 제2 세트의 제어 비트들을 사용하여 상기 PMOS 트랜지스터들을 스위치 온되게 구성하도록 구성되는, 송신기.
  4. 제3 항에 있어서,
    상기 제1 디코더 및 상기 제2 디코더는 둘 모두 온도계 코드 디코더(thermometer code decoder)들인, 송신기.
  5. 제2 항에 있어서,
    복수의 제1 멀티플렉서들 및 복수의 제2 멀티플렉서들을 더 포함하고, 상기 복수의 제1 멀티플렉서들 및 상기 복수의 제2 멀티플렉서들 둘 모두는 일-대-일 방식으로(on a one-to-one basis) 복수의 풀-업 레그(pull-up leg)들에 대응하고,
    각각의 제1 멀티플렉서는, 대응하는 풀-업 레그 내의 상기 NMOS 트랜지스터의 게이트를 구동시키기 위해, 제2 전원 전압과 접지 사이에서 선택하도록 구성되고, 그리고
    각각의 제2 멀티플렉서는, 대응하는 풀-업 레그 내의 상기 PMOS 트랜지스터의 게이트를 구동시키기 위해, 상기 입력 데이터 신호와 상기 제1 전원 전압 사이에서 선택하도록 구성되고, 그리고
    상기 제2 전원 전압은 상기 제1 전원 전압보다 큰, 송신기.
  6. 제5 항에 있어서,
    상기 제어기는, 상기 제2 전원 전압을 선택하도록 상기 풀-업 레그들의 서브세트 내의 풀-업 레그들에 대응하는 상기 제1 멀티플렉서들을 제어하고, 그리고 접지를 선택하도록 상기 풀-업 레그들의 서브세트 내의 풀-업 레그들 이외의, 상기 복수의 풀-업 레그들 내의 상기 풀-업 레그들의 나머지에 대해 상기 제1 멀티플렉서들을 제어하도록 구성되는, 송신기.
  7. 제5 항에 있어서,
    상기 제어기는, 상기 입력 데이터 신호를 선택하도록 상기 풀-업 레그들의 서브세트 내의 풀-업 레그들에 대응하는 상기 제2 멀티플렉서들을 제어하고, 그리고 상기 제1 전원 전압을 선택하도록 상기 풀-업 레그들의 서브세트 내의 풀-업 레그들 이외의, 상기 복수의 풀-업 레그들 내의 상기 풀-업 레그들의 나머지에 대해 상기 제2 멀티플렉서들을 제어하도록 구성되는, 송신기.
  8. 제1 항에 있어서,
    각각의 풀-다운 레그 내의 상기 제2 풀-다운 트랜지스터는 상기 출력 신호 단자에 커플링된 드레인을 갖는 두꺼운-산화물 NMOS 트랜지스터이고, 그리고
    각각의 풀-다운 레그 내의 상기 제1 풀-다운 트랜지스터는 상기 풀-다운 레그의 두꺼운 산화물 NMOS 트랜지스터의 소스에 커플링된 드레인을 갖고, 그리고 접지에 커플링된 소스를 갖는 얇은-산화물 NMOS 트랜지스터이고, 그리고
    각각의 두꺼운-산화물 NMOS 트랜지스터에 대한 게이트 산화물 두께는 각각의 얇은-산화물 NMOS 트랜지스터에 대한 게이트 산화물 두께보다 두꺼운, 송신기.
  9. 제8 항에 있어서,
    복수의 제1 멀티플렉서들 및 복수의 제2 멀티플렉서들을 더 포함하고, 상기 복수의 제1 멀티플렉서들 및 상기 복수의 제2 멀티플렉서들 둘 모두는 일-대-일 방식으로 복수의 풀-다운 레그들에 대응하고,
    각각의 제1 멀티플렉서는, 대응하는 풀-다운 레그 내의 상기 두꺼운-산화물 NMOS 트랜지스터의 게이트를 구동시키기 위해, 제2 전원 전압과 접지 사이에서 선택하도록 구성되고, 그리고
    각각의 제2 멀티플렉서는, 대응하는 풀-다운 레그 내의 상기 얇은-산화물 NMOS 트랜지스터의 게이트를 구동시키기 위해, 상기 입력 데이터 신호와 상기 제1 전원 전압 사이에서 선택하도록 구성되고, 그리고
    상기 제2 전원 전압은 상기 제1 전원 전압보다 큰, 송신기.
  10. 제9 항에 있어서,
    상기 제어기는, 상기 제2 전원 전압을 선택하도록 상기 풀-다운 레그들의 서브세트 내의 풀-다운 레그들에 대응하는 상기 제1 멀티플렉서들을 제어하고, 그리고 접지를 선택하도록 상기 풀-다운 레그들의 서브세트 내의 풀-다운 레그들 이외의, 상기 복수의 풀-다운 레그들 내의 상기 풀-다운 레그들의 나머지에 대해 상기 제1 멀티플렉서들을 제어하도록 구성되는, 송신기.
  11. 제9 항에 있어서,
    상기 제어기는 상기 입력 데이터 신호를 선택하도록 상기 풀-다운 레그들의 서브세트 내의 상기 풀-다운 레그들에 대응하는 상기 제2 멀티플렉서들을 제어하도록 구성되는, 송신기.
  12. 제1 항에 있어서,
    상기 제어기는, 풀-업 레그들의 서브세트 내의 제1 풀-업 트랜지스터들이 스위치 온되는 동안, 송신 라인 임피던스에 상기 송신기에 대한 풀-업 출력 임피던스를 매칭시키기 위해 상기 풀-업 레그들의 서브세트 내의 제2 풀-업 트랜지스터들을 스위치 온하도록 구성되고, 그리고
    상기 제어기는, 풀-다운 레그들의 서브세트 내의 제1 풀-다운 트랜지스터들이 스위치 온되는 동안, 상기 송신 라인 임피던스에 상기 송신기에 대한 풀-다운 출력 임피던스를 매칭시키기 위해 상기 풀-다운 레그들의 서브세트 내의 제2 풀-다운 트랜지스터들을 스위치 온하도록 추가로 구성되는, 송신기.
  13. 제12 항에 있어서,
    상기 제어기는, 상기 송신 라인 임피던스에 대한 상기 풀-업 출력 임피던스 및 상기 풀-다운 출력 임피던스의 매칭을 유지하면서, 상기 송신기에 대한 로직-하이 출력 전압(logic-high output voltage)을 낮추기 위해, 상기 풀-업 레그들의 서브세트 중 제1의 수의 풀-업 레그들 내의 상기 제2 풀-업 트랜지스터를 스위치 오프하고 그리고 상기 풀-다운 레그들의 서브세트 중 제2의 수의 풀-다운 레그들 내의 상기 제1 풀-다운 트랜지스터를 계속적으로 스위치 온하도록 추가로 구성되는, 송신기.
  14. 제13 항에 있어서,
    상기 제어기는 상기 풀-업 레그들의 제1의 수가 상기 풀-다운 레그들의 제2의 수와 동등하도록 구성되는, 송신기.
  15. 방법으로서,
    제1 동작 모드 동안, 출력 신호 단자와 제1 전원 전압을 공급하기 위한 전원 전압 노드 사이에 커플링된 제1 복수의 풀-업 레그들 내의 각각의 풀-업 레그 내의 제1 풀-업 트랜지스터를 스위치 온하고, 그리고 상기 출력 신호 단자와 접지 사이에 커플링된 제1 복수의 풀-다운 레그들 내의 각각의 풀-다운 레그 내의 제1 풀-다운 트랜지스터를 스위치 온하는 단계;
    상기 제1 동작 모드 동안, 입력 데이터 신호의 제1 바이너리 값에 대한 응답으로, 상기 제1 복수의 풀-다운 레그들 내의 각각의 풀-다운 레그가 비-전도성인 동안, 상기 출력 신호 단자를 상기 제1 전원 전압의 제1 분율(fraction)로 충전시키기 위해 상기 제1 복수의 풀-업 레그들 내의 각각의 풀-업 레그 내의 풀-업 데이터 트랜지스터를 스위치 온하는 단계; 및
    제2 동작 모드 동안, 상기 입력 데이터 신호의 상기 제1 바이너리 값에 대한 응답으로, 상기 출력 신호 단자를 상기 제1 전원 전압의 제2 분율로 충전시키기 위해, 상기 풀-업 레그들의 서브세트 내의 풀-업 레그들 이외의, 상기 제1 복수의 풀-업 레그들 중 제1의 수의 풀-업 레그들이 비-전도성인 동안, 그리고 상기 제1 복수의 풀-다운 레그들 중 제2의 수의 풀-다운 레그들이 전도성인 동안, 상기 제1 복수의 풀-업 레그들의 서브세트 내의 각각의 풀-업 레그 내의 상기 풀-업 데이터 트랜지스터를 스위치 온하는 단계를 포함하고,
    상기 제1 전원 전압의 제2 분율은 상기 제1 전원 전압의 제1 분율보다 작은, 방법.
  16. 제15 항에 있어서,
    상기 풀-업 레그들의 제1의 수는 상기 풀-다운 레그들의 제2의 수와 동등한, 방법.
  17. 제15 항에 있어서,
    상기 제1 풀-업 트랜지스터들의 스위치 온은 상기 제1 전원 전압보다 큰 제2 전원 전압으로 각각의 제1 풀-업 트랜지스터에 대한 게이트를 구동시키는 것을 포함하고, 그리고
    상기 제1 풀-다운 트랜지스터들의 스위치 온은 상기 제2 전원 전압으로 각각의 제1 풀-다운 트랜지스터에 대한 게이트를 구동시키는 것을 포함하는, 방법.
  18. 송신기로서,
    복수의 풀-업 레그들 ― 각각의 풀-업 레그는 얇은-산화물 풀-업 트랜지스터와 직렬인 두꺼운-산화물 풀-업 트랜지스터를 포함함 ― ;
    복수의 풀-다운 레그들 ― 각각의 풀-다운 레그는 얇은-산화물 풀-다운 트랜지스터와 직렬인 두꺼운-산화물 풀-다운 트랜지스터를 포함함 ― ; 및
    상기 송신기에 대한 로직-하이 출력 전압의 변화를 지원하면서, 상기 송신기에 대한 일정한 출력 임피던스를 유지하도록 상기 풀-업 레그들 및 상기 풀-다운 레그들을 제어하기 위한 수단을 포함하고,
    각각의 얇은-산화물 풀-업 트랜지스터는 얇은-산화물 PMOS 트랜지스터이고,
    각각의 두꺼운-산화물 풀-업 트랜지스터는 제1 두꺼운-산화물 NMOS 트랜지스터이고,
    각각의 두꺼운-산화물 풀-다운 트랜지스터는 제2 두꺼운-산화물 NMOS 트랜지스터이고, 그리고
    각각의 얇은-산화물 풀-다운 트랜지스터는 얇은-산화물 NMOS 트랜지스터인, 송신기.
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