CN105659499A - 具有增强的可靠性和密度的经校准输出驱动器 - Google Patents

Abstract

配置成驱动输出节点的输出驱动器包括具有多条支路的下拉区段以及具有多条上拉支路的上拉区段。每条支路和上拉支路包括数据路径和校准路径。下拉区段中的数据路径被配置成响应于互补数据输出信号的断言而导电至接地，而上拉区段中的数据路径被配置成响应于该互补数据输出信号的解除断言而导电至电源节点。

Description

具有增强的可靠性和密度的经校准输出驱动器

相关申请的交叉引用

本申请要求于2013年10月17日提交的美国非临时申请No.14/056,913的优先权，其全部内容通过援引纳入于此。

技术领域

本申请涉及输出驱动器，尤其涉及具有用于阻抗校准的双模支路的输出驱动器。

背景

将集成电路耦合至外部设备的迹线和互连具有应当由该集成电路的输出驱动器所匹配的特征阻抗。如果输出驱动器具有与相关联电路板的特征阻抗不匹配的输出阻抗，则会发生不期望的效应，诸如抖动和信号反射。因此，常规情况是集成电路输出驱动器具有某种可配置性以使得其可被校准到期望输出阻抗。

图1中示出了将输出信号驱动到输出焊盘105的常规阻抗经校准输出驱动器100。为了调整或校准焊盘105处的输出阻抗，驱动器100包括下拉区段110和上拉区段(未解说)。如名称所暗示的，下拉区段110用于在数据输出信号的补信号(datab)被断言为高时将焊盘105接地。相反，上拉区段用于在数据输出信号为高时将焊盘105充电至电源电压VDD。上拉区段以及下拉区段110两者均包括数个可选支路以及默认支路。在下拉区段110中，每个可选支路可形成至接地(VSS)的电流路径，而在上拉区段中它们可形成至运载电源电压VDD的电源节点的电流路径。

这两个区段中的默认支路总是导电的，而不管校准设置如何。由此，下拉区段110中的默认支路被配置成在驱动NMOS数据晶体管M1的互补数据信号datab和驱动NMOS晶体管M2的使能信号dnvm两者均被断言时形成至接地的路径。但其余支路根据分别对应于校准晶体管M3到M7的校准比特dn<0>到dn<4>是可选的。由此下拉区段110中存在对应于范围从支路0到支路4的5个校准比特的5个可选支路。每条支路(无论是默认还是可选的)包括NMOS数据晶体管M1，其具有由互补数据输出信号datab驱动的栅极。由此，当datab变为高时，所有M1数据晶体管导电。但每个可选支路将仅在相应校准比特被断言时导电。

由每个可选支路和默认支路驱动的电流取决于每条支路的电阻器的电阻。默认支路包括电阻器R，而其余可选支路的电阻取决于校准方案。可使用数种校准方案来调整驱动器100的输出阻抗。例如，在二进制校准方案中，可选支路0具有最大电阻R0。每个后续可选支路具有前一支路的电阻的一半。由此，可选支路1具有电阻R0/2，可选支路2具有电阻R0/4，可选支路3具有电阻R0/8，并且可选支路4具有电阻R0/16。

上拉区段是类似的，除了默认支路和可选支路耦合至VDD而非VSS并且NMOS晶体管由PMOS晶体管替代。校准比特取决于用于制造驱动器100的特定工艺角。例如，假设下拉区段110必须汲取电流I以在输出焊盘105处提供期望输出阻抗。如果所有可选支路都是导电的(诸如针对慢工艺角)，则该电流I跨可选支路以及默认支路分布。但在其中可选支路皆不导电的快工艺角处，默认支路中的晶体管M1和M2则必须传导全部量的期望电流I。默认支路中的电阻器R则必须有充足大小以减少关于其耦合通孔的电迁移问题。由在较快工艺角处的默认支路运载的相对较大电流量由此引起因结果所得的电迁移风险而导致的可靠性问题。默认支路的相对较大电阻器大小则延及其他支路。输出驱动器100由此体积相对较大，这降低了相应集成电路中的密度。这在可选支路的电阻器甚至将不被用于快工艺角时是尤其低效的。

因此，本领域中需要具有更大密度和改善的可靠性的改进驱动器。

概述

配置成驱动输出节点的输出驱动器包括下拉区段和上拉区段。每个区段包括对应的多条双模支路，每条双模支路包括数据路径和校准路径。下拉区段中的数据路径被配置成响应于互补数据输出信号的断言而将电流从输出节点传导至接地，而上拉区段中的数据路径被配置成响应于互补数据输出信号的解除断言而将电流从电源节点传导至该输出节点。上拉和下拉区段中的数据路径由此在输出节点的相应下拉或上拉期间是活跃的。

相反，下拉区段中的每条双模支路中的校准路径被配置成仅在互补数据输出信号被断言且相应校准比特被断言时耦合至接地。类似地，上拉区段中的每条双模支路中的校准路径被配置成仅在互补数据输出信号被解除断言且相应校准比特的补被断言时耦合至电源节点。双模支路由此具有其中仅数据路径导电的第一操作模式。类似地，双模支路具有其中数据路径和校准路径两者均导电的第二操作模式。

附图简述

图1是常规经校准输出驱动器的下拉区段的示意图。

图2是根据本公开的一实施例的经校准输出驱动器的下拉区段的示意图。

图3是根据本公开的一实施例的经校准输出驱动器的上拉区段的示意图。

图4是根据本公开的一实施例的用于经校准驱动器的示例方法的流程图。

详细描述

为了提供更大的密度和线性度，提供了阻抗经校准输出驱动器，其包括下拉区段中的多条双模支路以及上拉区段中对应的多条双模支路。每条双模支路包括并联耦合至对应电阻器的数据路径和校准路径。上拉区段用于响应于数据输出信号的断言而将输出节点充电至电源电压VDD，而下拉区段用于响应于该数据输出信号的补信号的断言而将输出焊盘放电至接地。就此而言，由于数据输出信号是二进制的，因此指示输出驱动器响应于数据输出信号还是其补信号是任意的。例如，由于数据输出信号被断言为高，因此上拉区段应当将输出焊盘驱动为高。但这等效于上拉区段响应于互补数据输出信号被解除断言(被拉低至接地)而将输出焊盘驱动为高。由此，以下讨论将假定下拉区段和上拉区段两者均响应于互补数据输出信号而不失一般性。

下拉和上拉区段被配置成响应于各自相应的校准字。例如，用于下拉区段的校准字可被标示为第一校准字以将其与用于上拉区段的校准字(其可相应地被指定为第二校准字)区分开。每个校准字包括与相应上拉或下拉区段中的多条双模支路相对应的多个校准比特。双模支路的每条校准路径被配置成响应于相应校准比特的断言而导电。由此可以看出，双模支路具有第一操作模式，其中其校准路径不导电，因为相应校准比特未被断言。在该第一操作模式中，仅数据路径响应于互补数据输出信号被断言(对于下拉区段)或解除断言(对于上拉区段)而导电。在第二操作模式中，双模支路的数据路径和校准路径两者响应于相应校准比特被断言且响应于互补数据输出信号被断言(对于下拉区段)或解除断言(对于上拉区段)而导电。

在下拉区段中，各双模支路从输出焊盘导电至接地(VSS)。相反，上拉区段中的双模支路从供应电源电压VDD的电源节点导电至输出焊盘。由于每条数据路径导电而不管校准比特值如何，因此电流跨这些数据路径分布以使得在下拉区段或上拉区段中没有哪一条双模支路需要容适所有或甚至大部分电流。以此方式，每条支路的电阻器可以相对紧凑。相反，常规输出驱动器(诸如以上讨论的输出驱动器100)中的默认支路的电阻器必须稳健得多并由此体积较大。本文所公开的输出驱动器因此有利地是紧凑的，并且降低了电迁移的风险。可参考以下示例实施例更好地领会这些有利特征。

示例实施例

图2中示出了示例驱动器200。类似于驱动器100，驱动器200包括以下进一步讨论的下拉区段205和上拉区段。下拉区段205包括范围从支路0到支路3的多条双模支路。为了简明起见，本文所公开的双模支路还可简单地标示为支路。将领会，在替换实施例中，支路数目可以大于或小于在下拉区段205中使用的4条支路。每条支路具有数据路径以及与该数据路径并联地安排的校准路径，诸如关于支路3所示。数据路径和校准路径两者耦合在接地与相应支路的电阻器之间。数据路径被配置成响应于互补数据输出信号nd的断言而导电至接地。相反，以下进一步讨论的上拉区段中的数据路径被配置成响应于数据输出信号的断言(并由此响应于互补数据输出信号nd的解除断言)而导电至电源节点。以此方式，上拉和下拉区段中的数据路径彼此异相180度地导电，以使得当下拉区段205中的数据路径导电时，上拉区段中的数据路径不导电。类似地，当上拉区段中的数据路径导电时，下拉区段205中的数据路径不导电。

为了提供这种定相，下拉区段205中的每条支路的数据路径包括NMOS数据晶体管M1，其栅极由互补数据输出信号nd驱动。每条支路的数据晶体管M1使其源极耦合至接地且漏极耦合至该支路的电阻器的第一端子。每条支路的电阻器的相对的第二端子耦合至输出焊盘210。当数据输出信号为低时，互补数据输出信号db由此为高，从而数据路径在下拉区段205中导电以将输出焊盘通过每条支路中的电阻器向接地放电。每条支路中的校准路径包括NMOS校准晶体管，其源极耦合至接地且其漏极耦合至该支路的电阻器的第一端子。在一个实施例中，每个电阻器可包括薄膜电阻器，诸如氮化钛薄膜电阻器。每条支路的电阻器的电阻取决于校准方案。例如，在二进制方案中，支路0中的电阻器可具有最大电阻R。支路1中的电阻器则将具有电阻R/2，支路2中的电阻器将具有电阻R/4。最后，支路3则将具有电阻R/8。可调整这些电阻器的大小以使得在其中每条校准路径被关断的第一操作模式中，电流密度对于每条支路是恒定的。第一模式由此可对应于快工艺角，其中数据路径中的每个晶体管M1传导取决于该支路的电阻的电流。注意，每个晶体管M1的大小取决于该支路的电流。例如，支路3中的晶体管M1是支路2中的晶体管M1的大小的两倍，因为支路3与支路2相比传导两倍的电流量。类似地，支路2中的晶体管M1是支路1中的晶体管M1的大小的两倍，支路1中的晶体管M1又是支路0中的晶体管M1的大小的两倍。

作为在数据路径中使用不同大小的晶体管的替换，可在每条支路中使用相同大小的晶体管但在必要时组合地提供期望的强度。例如，支路0中的M1可用在数据路径中串联的两个晶体管来替代，而支路1将仅在其数据路径中具有一个相同大小的晶体管。支路2则将在其数据路径中具有并联的两个这些晶体管，而支路3将在其数据路径中具有并联的四个这些晶体管。无论是使用相同大小还是不同晶体管大小，各校准路径将取决于用于制造输出驱动器200的工艺的相对“缓慢”程度而被导通。例如，在极慢工艺角中，所有数据路径晶体管M1与它们将在快工艺角中传导的电流相比传导最小电流量。由于每条校准路径与每条支路的数据路径并联，因此如果这些校准路径全部导电，则在输出焊盘210上汲取的电流被最大化。目标是不管工艺角如何，下拉区段205和上拉区段在它们各自相应的导电性周期期间传导期望电流量。例如，假设输出焊盘210的匹配输出阻抗要求下拉区段205在互补数据输出信号db被断言时传导2mA电流。如果工艺角使得数据路径的集合不能传递该电流量，则这些校准路径可被选择性地导通直至达到期望电流量，由此将输出阻抗与外部电路板迹线或互连匹配。上拉区段也将被校准以在互补数据输出信号nd被解除断言时在上拉阶段期间传导相同电流量。

为了提供开启和关闭校准路径的能力，每条校准路径包括开关，诸如NMOS晶体管。在驱动器200中，支路0包括NMOS校准晶体管M2，支路1包括NMOS校准晶体管M3，支路2包括NMOS校准晶体管M4，并且支路3包括NMOS校准晶体管M5。类似于数据晶体管M1，这些校准晶体管可取决于在每条支路中传递的如由其电阻所确定的电流量而具有不同的大小。替换地，可在每条支路中使用相同大小校准晶体管的恰适集合，如同样参考数据晶体管M1所讨论的。校准晶体管M2到M5由各自相应的校准比特nc0到nc3控制。例如，如果校准比特nc3被断言，则支路3中的校准路径导电。通过每条支路的电流由此具有两个可选值：在校准晶体管截止时的默认值以及在校准晶体管导通时的增大值。但注意，目标是下拉区段205针对所有工艺角汲取期望电流量I，而不是汲取增加或减少的电流量。在二进制校准方案中，可假设支路3被配置成传导电流I'以使得支路0被配置成传导电流I'/8，支路1被配置成传导电流I'/4，并且支路2被配置成传导电流I'/2。通过下拉区段205中的支路的总电流由此等于(I'+I'/2+I'/4+I'/8)之和。该和值进而应当等于期望电流，这导致方程I'+I'/2+I'/4+I'/8＝I。求解该方程向I'提供等于(8/15)I的值。换言之，如果支路0被配置成传导期望电流I的8/15且所有剩余支路具有以上讨论的二进制关系，则下拉区段205将汲取期望电流I。

给定下拉区段(或上拉区段)的此类期望电流I目标，双模支路的设计可如下进行。对于最快预期工艺角，为给定支路配置数据晶体管，该数据晶体管具有足够的大小以传导电流I的期望分数。对于最慢预期工艺角，校准晶体管被配置成具有足够的大小，以使得其与数据晶体管相组合地传导I的期望分数。以此方式，下拉区段(或上拉区段)的校准字可使恰适数目的校准比特被断言，以使得相应区段针对所有预期工艺角传导期望电流量。如本文所使用的，“区段”在没有作进一步限定的情况下一般是指上拉区段或下拉区段。

由此可取决于工艺角来调整区段的校准字的校准比特以达成期望输出阻抗。这是相当有利的，因为电阻器不需要被设计成运载所有必需电流。相反，常规驱动器100的默认支路中的电阻器R必须足够大，以使得足够的通孔可耦合至它以减少电迁移。但驱动器200中的每个支路电阻器将传导电流，而不管校准状态如何。驱动器200中的电阻器由此不需要像参考常规驱动器100所讨论的那些电阻器那么大，这显著地增大了密度。而且，在选择各条校准路径时达成的阻抗差基本上全部相等。由此，还增强了线性度。

在一个实施例中，每个数据晶体管可被认为形成用于响应于互补数据输出信号的断言而在输出焊盘与接地之间提供数据路径的第一装置。类似地，每个校准晶体管可被认为形成用于响应于该支路的相应校准比特的断言而在输出焊盘与接地之间提供校准路径的第二装置。

图3示出了驱动器200的相应上拉区段300。注意，上拉区段300中的双模支路0到双模支路3类似于下拉区段205中的对应双模支路。为了更好地区分上拉区段300中的支路与下拉区段205中的那些支路，上拉区段300中的双模支路在本文中被标示为上拉双模支路(或被简单地标示为上拉支路)。每条上拉支路具有包括PMOS数据晶体管M1的数据路径以及具有相应校准晶体管的校准路径。每个PMOS数据晶体管M1被配置成响应于互补数据输出信号nd的解除断言或接地。每个数据晶体管M1的源极耦合至供应电源电压VDD的电源节点且漏极耦合至上拉支路的电阻器的第一端子。上拉支路的电阻器的第二端子耦合至输出焊盘210。当互补数据输出信号nd被解除断言时，每个数据晶体管M1将导电，这通过从电源节点通过上拉支路的电阻器传导的电流来对输出焊盘210充电。由此，上拉区段300中的数据路径被配置成在数据输出信号被断言时导电，这对应于互补数据输出信号nd的解除断言。每条上拉支路被配置成传导期望电流I的一部分，与参考下拉区段205所讨论的类似。

这些上拉支路响应于包括对应于多条校准路径的多个校准比特的校准字。上拉支路0中的校准路径包括PMOS校准晶体管M2。类似地，上拉支路1包括PMOS校准晶体管M3，而上拉支路2包括PMOS校准晶体管M4。最后，上拉支路3包括PMOS校准晶体管M5。每个校准晶体管使其源极耦合至电源节点，并且其漏极耦合至上拉支路的电阻器的第一端子。相应校准比特驱动每个校准晶体管的栅极以使得校准比特C0驱动校准晶体管M2的栅极且校准比特C1驱动校准晶体管M3的栅极。类似地，校准比特C2驱动校准晶体管M4的栅极，而校准比特C3驱动校准晶体管M5的栅极。上拉区段300的校准比特全部为低活跃，以使得它们在被断言时被拉至接地。例如，如果校准比特C3被断言，则PMOS校准晶体管M5导通以使得支路3在第二操作模式中导电。由上拉区段300从电源节点获得的电流由此类似于由下拉区段205汲取至接地的电流。以此方式，经校准输出阻抗对于输出焊盘210不改变，而不管下拉区段205或上拉区段300是否活跃。

在二进制校准方案中，上拉支路的范围可被认为从第一上拉支路到最后一条上拉支路。上拉支路0可被标示为第一支路，而上拉支路3将是最后一条支路。在这一连串二进制加权支路中，第一上拉支路之后的每条上拉支路具有前一上拉支路的一半电阻。例如，上拉支路2中的电阻器具有1/4R电阻，而上拉支路1的电阻器具有1/2R电阻。二进制校准方案中的下拉区段的电阻器被相应地配置。例如，在下拉区段205中，支路3具有支路2的一半电阻。

现在将讨论用于输出驱动器200的示例使用方法。

示例使用方法

图4示出了示例使用方法的流程图。该方法包括动作400：响应于互补数据信号的断言，通过导通每条支路中至接地的数据路径来将输出焊盘通过具有不同电阻的多条支路耦合至接地。另外，该方法包括动作405：通过导通这些支路中的所选支路中至接地的校准路径来校准该输出焊盘的输出阻抗。图4的方法由此涉及使用下拉区段。上拉区段使用方法是类似的。在这两种情形中，将领会，校准路径致动被绑定到相应的互补数据输出信号状态。例如，下拉区段205仅在互补输出数据信号被断言时是活跃的。由此，针对期望输出阻抗校准将被断言的校准比特仅在互补输出数据信号nd被断言时被断言。如果校准比特断言没有绑定到互补输出数据信号nd的断言，则下拉区段205中的校准路径将在上拉区段300活跃时导电。类似地，上拉区段300的校准比特断言也被绑定到互补输出数据信号nd的解除断言以防止上拉区段300在下拉区段205活跃时干扰下拉区段205的活动。

如本领域普通技术人员至此将领会的并取决于手头的具体应用，可以在本公开的设备的材料、装置、配置和使用方法上做出许多修改、替换和变动而不会脱离本公开的精神和范围。有鉴于此，本公开的范围不应当被限定于本文中所解说和描述的特定实施例(因为其仅是作为本公开的一些示例)，而应当与所附权利要求及其功能等同方案完全相当。

Claims (19)

1.一种输出驱动器，包括：

下拉区段，其包括并联耦合在输出节点与接地之间的多条双模支路，其中所述下拉区段被配置成接收具有对应于所述多条双模支路的多个校准比特的校准字，并且其中每条双模支路包括：

电阻器，其具有耦合至所述输出节点的第一端子；

数据晶体管，其耦合在所述电阻器的第二端子与接地之间，所述数据晶体管被配置成响应于互补数据信号的断言而导电；以及

校准晶体管，其耦合在所述第二端子与接地之间，所述校准晶体管被配置成响应于所述支路的相应校准比特的断言而导电。

2.如权利要求1所述的输出驱动器，其特征在于，所述双模支路排列成从第一双模支路到最后一条双模支路，所述第一双模支路之后的每条双模支路跟随在前一双模支路之后，并且其中所述第一双模支路之后的每条双模支路的电阻器具有的电阻是前一双模支路的电阻器的电阻的一半。

3.如权利要求1所述的输出驱动器，其特征在于，每个电阻器是薄膜电阻器。

4.如权利要求3所述的输出驱动器，其特征在于，每个薄膜电阻器包括氮化钛。

5.如权利要求2所述的输出驱动器，其特征在于，所述第一双模支路的数据晶体管具有第一强度，并且其中所述第一双模支路之后的每条双模支路的数据晶体管具有的强度为前一双模支路中的数据晶体管的强度的两倍。

7.如权利要求2所述的输出驱动器，其特征在于，所述数据晶体管和所述校准晶体管包括NMOS晶体管。

8.如权利要求1所述的输出驱动器，其特征在于，进一步包括上拉区段，其具有耦合在所述输出节点与电源节点之间的多条双模上拉支路，其中每条双模上拉支路包括电阻器，并且其中每条双模上拉支路被配置成在第一操作模式中仅使用数据路径来导电且在第二操作模式中使用所述数据路径和校准路径来导电，并且其中所述上拉区段被配置成接收具有对应于所述上拉区段中的所述多条双模支路的多个校准比特的上拉校准字。

9.如权利要求8所述的输出驱动器，其特征在于，每条双模上拉支路包括：

电阻器，其具有耦合至所述输出节点的第一端子；

数据晶体管，其耦合在所述双模上拉支路的电阻器的第二端子与所述电源节点之间并具有耦合至所述互补数据输出信号的栅极；以及

校准晶体管，其耦合在所述双模上拉支路的电阻器的第二端子与所述电源节点之间并具有耦合至所述双模上拉支路的校准比特的栅极。

10.如权利要求9所述的输出驱动器，其特征在于，所述双模上拉支路排列成从第一双模上拉支路到最后一条双模上拉支路，所述第一双模上拉支路之后的每条双模上拉支路具有前一双模上拉支路，其中所述第一双模上拉支路的电阻器具有第一电阻，并且其中所述第一双模上拉支路之后的每条双模上拉支路的电阻器具有的电阻为前一双模上拉支路中的电阻器的电阻的一半。

11.如权利要求9所述的输出驱动器，其特征在于，所述双模上拉支路中的所述数据晶体管和所述校准晶体管包括PMOS晶体管。

12.一种方法，包括：

响应于互补数据输出信号的断言，通过导通每条支路中至接地的数据路径来将输出节点通过具有不同电阻的多条支路耦合至接地；以及

在所述互补数据输出信号被断言时通过导通所述支路中的所选支路中至接地的校准路径来校准所述输出节点的输出阻抗。

13.如权利要求12所述的方法，其特征在于，导通所述支路中的所选支路中的校准路径包括断言每条所选支路的相应校准比特。

14.如权利要求12所述的方法，其特征在于，导通每条支路中的数据路径包括响应于所述互补数据输出信号的断言而导通每条数据路径中的数据晶体管。

15.如权利要求12所述的方法，其特征在于，进一步包括：

响应于所述互补数据输出信号的解除断言，通过导通每条上拉支路中至电源节点的数据路径来将所述输出节点通过具有不同电阻的多条上拉支路耦合至所述电源节点；以及

在所述互补数据输出信号被解除断言时通过导通所述上拉支路中的所选上拉支路中至所述电源节点的校准路径来校准所述输出节点的输出阻抗。

16.如权利要求15所述的方法，其特征在于，导通每条上拉支路中的数据路径包括导通每条上拉支路的数据路径中的PMOS数据晶体管。

17.如权利要求16所述的方法，其特征在于，导通所述上拉支路中的所选上拉支路中的校准路径包括导通每条所选上拉支路的校准路径中的PMOS校准晶体管。

18.一种输出驱动器，包括：

下拉区段，其包括并联耦合在输出焊盘与接地之间的多条支路，其中所述下拉区段响应于包括对应于所述多条支路的多个校准比特的校准字，并且其中每条支路包括：

用于响应于互补数据输出信号的断言而在所述输出焊盘与接地之间提供至接地的数据路径的第一装置；以及

用于响应于所述支路的相应校准比特的断言而在所述输出焊盘与接地之间提供校准路径的第二装置。

19.如权利要求18所述的输出驱动器，其特征在于，进一步包括：

上拉区段，其包括并联耦合在所述输出节点与电源节点之间的多条上拉支路，其中所述上拉区段响应于包括对应于所述多条上拉支路的多个校准比特的上拉校准字，并且其中每条上拉支路包括：

用于响应于所述互补数据输出信号的解除断言而在所述电源节点与所述输出焊盘之间提供数据路径的第三装置；以及

用于响应于所述上拉支路的相应校准比特的断言而在所述电源节点与所述输出焊盘之间提供校准路径的第四装置。

20.如权利要求18所述的输出驱动器，其特征在于，每条支路包括耦合在接地与所述支路的第一装置和第二装置之间的电阻器，并且其中每条上拉支路包括耦合在所述输出焊盘与所述支路的第一装置和第二装置之间的电阻器。