CN107086045A - 产生施加给非易失性存储单元的电压的电压供应器件 - Google Patents

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Abstract

一种电压供应器件包括偏压发生器、控制信号发生器和单元切换电路。偏压发生器将第一电源电压分压以输出多个分电源电压。控制信号发生器接收多个分电源电压以产生多个控制信号。单元切换电路接收多个控制信号来向非易失性存储单元提供接地电压、第一电源电压或与第一电源电压不同的第二电源电压中的一个或更多个。偏压发生器、控制信号发生器和单元切换电路中的每一个通过具有约7伏特至约15伏特的击穿电压的中压MOS晶体管来实施。

Description

产生施加给非易失性存储单元的电压的电压供应器件
相关申请的交叉引用
本申请要求于2016年2月12日提交的第10-2016-0016571号韩国专利申请的优先权，该韩国专利申请通过引用其整体合并于此。
技术领域
本公开各实施例总体而言涉及产生用于半导体器件的存储单元的电压的电压供应器件，更具体地，涉及产生用于非易失性存储单元的电压的电压供应器件。
背景技术
半导体器件可以从外部设备接收电源电压来操作。由该外部设备提供的电源电压通常具有恒定的电平。一般地，在半导体器件的操作中会使用具有不同电平的各种电压。例如，在非易失性存储(NVM)器件的非易失性存储(NVM)单元的操作中会用到具有不同电压水平的至少读取电压、擦除电压和编程电压(也称作写入电压)。因此，一般需要使用电压供应器件给NVM单元供应各种不同的电压来操作这些NVM单元。
发明内容
各实施例涉及一种产生用于操作非易失性存储单元的多个电压的改善的电压供应器件。
根据一实施例，电压供应器件包括偏压发生器、控制信号发生器和单元切换电路。偏压发生器将第一电源电压分压以输出多个分电源电压。控制信号发生器接收多个分电源电压以产生多个控制信号。单元切换电路接收多个控制信号以为非易失性存储单元提供接地电压、第一电源电压或与第一电源电压不同的第二电源电压中的一个或更多个。偏压发生器、控制信号发生器和单元切换电路中的每一个使用具有从约7伏特至约15伏特的击穿电压的中压MOS晶体管来实施。
附图说明
根据附图和所附详细描述，本发明的各实施例将变得更加明显，其中：
图1是示出产生施加给非易失性存储单元的电压的常规电压供应器件的框图。
图2是在图1中的电压供应器件中所包括的电平移位器的电路图。
图3是在图1中的电压供应器件中所包括的单元切换电路的电路图。
图4是示出根据本发明一实施例的电压供应器件的框图。
图5是示出根据本发明一实施例的图4中的电压供应器件中所包括的偏压发生器的电路图。
图6是示出根据本发明一实施例的图4中的电压供应器件中所包括的控制信号发生器的框图。
图7是示出根据本发明一实施例的图6中的控制信号发生器中所包括的第一控制信号发生器和第六控制信号发生器的逻辑电路图。
图8和图9是示出根据本发明一实施例的在图7中示出的第一控制信号发生器和第六控制信号发生器的操作的电路图。
图10是示出根据本发明的一实施例的图6的第二控制信号发生器的示例配置的逻辑电路图。
图11和图12是示出根据本发明一实施例的图10中示出的第二控制信号发生器的操作的电路图。
图13是示出根据本发明的一实施例的图6的控制信号发生器中所包括的第三控制信号发生器的逻辑电路图。
图14和图15是示出根据本发明一实施例的图13示出中的第三控制信号发生器的操作的电路图。
图16是示出根据本发明一实施例的图4的电压供应器件中所包括的单元切换电路的电路图。
图17是示出根据本发明的一实施例的图16的单元切换电路的操作的电路图。
图18是示出根据本发明一实施例的图16的单元切换电路的操作的电路图。
图19是根据本发明一实施例的图16的单元切换电路的操作的电路图。
具体实施方式
以下将通过各个实施例参考附图来描述本发明。
然而，本发明也可以以各种不同形式来实施，并且不应理解为受限于本文所述实施例。更确切地说，提供这些实施例作为示例使得本公开将彻底且完整，并能将本发明的各个方面和特征充分地传达给本领域技术人员。
将理解，尽管在本文中可能使用术语“第一”、“第二”、“第三”等来描述各个元件，这些元件不受这些术语限制。这些术语仅用于将一个元件与另一元件相区分。因此，在不偏离本发明的精神和范围的前提下，下文描述的第一元件也可以称为第二元件或第三元件。
附图未必一定按比例，并且，在一些例子中，可能为了清楚地图示实施例的特征而夸大比例。
本文中所用的术语仅是出于描述特定实施例的目的，而非意图限制本发明。如在本文中使用，单数形式也意图包括复数形式，除非上下文中另有清晰指示。还将理解，在本文中使用术语“包括”、“包含”时指明所述元件的存在，且不排除一个或多个其他元件的存在或添加。如在本文中使用，术语“和/或”包括相关所列项目中的一个或更多个的任何组合和所有组合。
除非另有定义，否则本文中使用的包含技术和科学术语的所有术语具有与本发明所属领域的一般技术人员所通常理解的含义相同的含义。还将理解，诸如在常用词典中所定义的术语的术语应理解为具有与其在相关领域背景中的含义相一致的含义，而不应以过于理想化或过于形式感的含义来理解，除非本文中如此明确地定义。
在以下描述中，阐述若干具体细节以提供关于本发明的彻底理解。可以在不存在这些具体细节中的一些或全部的前提下实践本发明。在其他例子中，没有详细描述熟知的工艺结构和/或工艺以免不必要地使本发明模糊。
此外，当将一元件被称作位于另一元件“上”、“之上”、“上方”、“下”或“下方”时，其意图表示相对位置关系，而非用于限制该元件直接接触该另一元件或两者间存在至少一个中间元件的特定情况。因此，诸如在本文中使用的“上”、“之上”、“上方”、“下”、“之下”和“下方”等的术语仅是出于描述特定实施例的目的，而非意图限制本公开的范围。另外，当将一元件被称作“连接”或“耦接”至另一元件时，该元件可以直接电连接或电耦接或机械连接或机械耦接至该另一元件，或者可以通过替换相互间的其他元件来形成连接关系或耦接关系。
还注意，在一些例子中，如相关领域的技术人员所明显的，结合一实施例描述的特征或元件可以单独使用或与另一实施例的其他特征或元件组合使用，除非另有特别指示。
图1是示出产生施加给非易失性存储单元的电压的常规电压供应器件100的框图。
参见图1，常规电压供应器件100可以包括电平移位器110和单元切换电路120。
电平移位器110可以接收电源电压以产生并输出具有与该电源电压不同电平的电压。一般来说，电平移位器110可以产生高于电源电压的电压。单元切换电路120可以充当将由电平移位器110产生的高电压选择性地供应给半导体器件的存储单元的开关。即，除电源电压和接地电压以外，可以将高电压供应给存储单元。因此，可以使用各种不同的电压(诸如由电平移位器110产生的高电压、被输入到电平移位器110的电源电压和接地电压)来对存储单元执行编程操作、擦除操作或读取操作。
图2是在电压供应器件100中所包括的电平移位器110的电路图。
参见图2，电平移位器110可以包括形成交叉耦合锁存结构的NMOS晶体管NM1和NM2对和PMOS晶体管PM1和PM2对。第一NMOS晶体管NM1的源极和第二NMOS晶体管NM2的源极共用耦接至接地电压GND。第一NMOS晶体管NM1的漏极和第二NMOS晶体管NM2的漏极分别耦接至第一节点N1和第二节点N2。第一节点N1耦接至第二输出节点OUT2。第二节点N2耦接至第一输出节点OUT1。第一NMOS晶体管NM1的栅极耦接至反相器IN的输出节点。第二NMOS晶体管NM2的栅极耦接至反相器IN的输入节点。因此，施加给第二NMOS晶体管NM2的栅极的输入信号可以被反相并被施加给第一NMOS晶体管NM1的栅极。电源电压VDD或接地电压GND可以被施加给反相器IN的输入节点。第一PMOS晶体管PM1的源极和第二PMOS晶体管PM2的源极两者均耦接至具有比电源电压VDD的电压高的电源电压VDDH。第一PMOS晶体管PM1的漏极耦接至第二节点N2和第二PMOS晶体管PM2的栅极。第二PMOS晶体管PM2的漏极耦接至第一节点N1和第一PMOS晶体管PM1的栅极。
在操作中，当电源电压VDD被施加给反相器IN的输入节点时，第一NMOS晶体管NM1可以关断，而第二NMOS晶体管NM2可以导通。由于第二NMOS晶体管NM2导通，因此接地电压GND可以通过与第二节点N2耦接的第一输出节点OUT1来输出。由于接地电压GND被施加给第二节点N2，因此第二PMOS晶体管PM2可以导通，且高电源电压VDDH可以通过与第一节点N1耦接的第二输出节点OUT2来输出。
当接地电压GND被施加给反相器IN的输入节点时，第二NMOS晶体管NM2可以关断，而第一NMOS晶体管NM1可以导通。由于第一NMOS晶体管NM1导通，所以接地电压GND可以通过与第一节点N1耦接的第二输出节点OUT2来输出。由于接地电压GND被施加给第一节点N1，因此第一PMOS晶体管PM1可以导通，且高电源电压VDDH可以通过与第二节点N2耦接的第一输出节点OUT1来输出。
照此，根据电平移位器110，具有接地电压GND与电源电压VDD之间的范围的输入信号可以被转换为具有接地电压GND与高电源电压VDDH之间的范围、通过第二输出节点OUT2和第一输出节点OUT1的输出信号。在此类情况中，电源电压VDD可以对应于高于15伏特的高电压，例如约18伏特的高电压。因此，第一NMOS晶体管NM1和第二NMOS晶体管NM2以及第一PMOS晶体管PM1和第二PMOS晶体管PM2必须通过使用具有高于高电源电压VDDH的栅极源极击穿电压和漏极源极击穿电压的高压MOS晶体管来实现。
图3是在电压供应器件100中所包括的单元切换电路120的电路图。
参见图3，单元切换电路120可以包括PMOS晶体管PM3和PM4对和NMOS晶体管NM3。第一PMOS晶体管PM3的源极和漏极可以分别耦接至第二电源电压VDD/2和第一节点N3。第一节点N3可以耦接至单元切换电路120的输出节点OUT3。第二PMOS晶体管PM4的源极和漏极可以分别耦接至第一电源电压VDD和第一节点N3。NMOS晶体管NM3的漏极和源极可以分别耦接至第一节点N3和接地电压GND。第一使能信号EN1至第三使能信号EN3可以被分别施加给NMOS晶体管NM3的栅极、第一PMOS晶体管PM3的栅极以及第二PMOS晶体管PM4的栅极。
当所有的第一使能信号EN1至第三使能信号EN3具有第一电源电压VDD时，NMOS晶体管NM3可以导通，而第一PMOS晶体管PM3和第二PMOS晶体管PM4可以关断。在此类情况中，接地电压GND可以通过输出节点OUT3来输出。
当第一使能信号EN1和第三使能信号EN3具有接地电压GND，而第二使能信号EN2具有第一电源电压VDD时，第二PMOS晶体管PM4可以导通，而NMOS晶体管NM3和第一PMOS晶体管PM3可以关断。在此类情况中，第一电源电压VDD可以通过输出节点OUT3来输出。
当第一使能信号EN1和第二使能信号EN2具有接地电压GND，而第三使能信号EN3具有第一电源电压VDD时，第一PMOS晶体管PM3可以导通，而NMOS晶体管NM3和第二PMOS晶体管PM4可以关断。在此类情况中，第二电源电压VDD/2可以通过输出节点OUT3来输出。
照此，根据第一使能信号EN1至第三使能信号EN3的电压水平，单元切换电路120可以输出接地电压GND、第一电源电压VDD或第二电源电压VDD/2。单元切换电路120的输出电压可以被施加给半导体器件的存储单元。在单元切换电路120的操作期间，高于15伏特的高电压(例如，约18伏特)可以被施加给NMOS晶体管NM3和第一PMOS晶体管PM3和第二PMOS晶体管PM4。因此，NMOS晶体管NM3和第一PMOS晶体管PM3和第二PMOS晶体管PM4必须通过使用具有高于18伏特的栅极源极击穿电压和漏极源极击穿电压的高压MOS晶体管来实现。
图4是示出根据本发明一实施例的电压供应器件200的框图。
电压供应器件200可以仅包括中压MOS晶体管。具体地，参见图4，电压供应器件200可以包括偏压发生器210、控制信号发生器220和单元切换电路230。
偏压发生器210可以将电源电压VDD分压以输出多个分电源电压。控制信号发生器220可以从偏压发生器210接收多个分电源电压以产生多个控制信号。单元切换电路230可以接收控制信号并且可以将各个操作电压供应给NVM单元。在电压供应器件200中，根据本实施例，偏压发生器210、控制信号发生器220和单元切换电路230中的每个可以包括一个或更多个MOS晶体管。每个MOS晶体管可以是中压MOS晶体管，其具有与在约7伏特与约15伏特之间的中等水平电压对应的栅极源极击穿电压和漏极源极击穿电压。即，在电压供应器件200中不采用高压MOS晶体管。因此，被施加在中压MOS晶体管中的每一个的栅极与源极之间的电压以及漏极与源极之间的电压应低于中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压。下文将更详细描述包括中压MOS晶体管组成的电压供应器件200的配置和操作。
图5是示出在电压供应器件200中所包括的偏压发生器210的电路图。
参见图5，偏压发生器210可以包括在第一电源电压VDD与接地电压GND之间串联耦接的多个电阻器R31至R36以及NMOS晶体管NM31。尽管图5示出电阻器R31至R36的数目是6的示例，但是本公开不限于此。例如，在第一电源电压VDD与接地电压GND之间串联耦接的电阻器的数目可以大于6或小于6。
在一实施例中，多个电阻器R31至R36中的每一个可以具有基本上相同的电阻值R。第一电阻器R31可以耦接在第一电源电压VDD与第一节点N31之间，且第一节点N31可以耦接至第一输出节点OUT31。第二电阻器R32可以耦接在第一节点N31与第二节点N32之间，并且第二节点N32可以耦接至第二输出节点OUT32。第三电阻器R33可以耦接在第二节点N32与第三节点N33之间，且第三节点N33可以耦接至第三输出节点OUT33。第四电阻器R34可以耦接在第三节点N33与第四节点N34之间，且第四节点N34可以耦接至第四输出节点OUT34。第五电阻器R35可以耦接在第四节点N34与第五节点N35之间，且第五节点N35可以耦接至第五输出节点OUT35。第六电阻器R36可以耦接在第五节点N35与NMOS晶体管NM31的漏极之间。
NMOS晶体管NM31的源极可以耦接至接地电压GND。使能信号EN31可以被输入到NMOS晶体管NM31的栅极。NMOS晶体管NM31的源极可以耦接至NMOS晶体管NM31的块体。因此，NMOS晶体管NM31的源极和块体可以具有基本上相同的电位。
当被输入到NMOS晶体管NM31的栅极的使能信号EN31具有高水平电压(例如+6伏特)时，NMOS晶体管NM31可以导通，并且，可以在第一电源电压VDD与接地电压GND之间提供电流路径。在此情况中，由于电阻器R31至R36具有相同的电阻值R，因此在电阻器R31至R36上产生的电压降可以具有相同的值，并且多个分电源电压可以通过第一输出节点OUT31至第五输出节点OUT35来输出。第一分电源电压(5×VDD/6)可以通过第一输出节点OUT31来输出，且第二分电源电压(2×VDD/3)可以通过第二输出节点OUT32来输出。此外，第三分电源电压(0.5×VDD)可以通过第三输出节点OUT33来输出，第四分电源电压(VDD/3)可以通过第四输出节点OUT34来输出，以及第五分电源电压(VDD/6)可以通过第五输出节点OUT35来输出。
在一实施例中，当第一电源电压VDD是+18伏特时，+15伏特、+12伏特、+9伏特、+6伏特和+3伏特的分电源电压可以分别通过第一输出节点至第五输出节点OUT31、OUT32、OUT33、OUT34和OUT35来输出。+15伏特、+12伏特、+9伏特、+6伏特和+3伏特的分电源电压可以被输入到控制信号发生器220。
在偏压发生器210中所用的NMOS晶体管NM31可以充当在第六电阻器R36与接地电压GND之间耦接的开关。因此，施加给NMOS晶体管NM31的栅极的使能信号EN31应具有高于NMOS晶体管NM31的阈值电压的电压水平(例如，+6伏特)，以使NMOS晶体管NM31导通。在此情况中，在NMOS晶体管NM31的栅极与源极之间的电压差可以是6伏特，在NMOS晶体管NM31的漏极与源极之间的电压差可以是0伏特。即，可以将比与中压MOS晶体管的漏极结击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM31的栅极与源极之间以及漏极与源极之间。因此，NMOS晶体管NM31可以通过使用中压MOS晶体管来实施。
图6是示出在根据本发明的一实施例中的电压供应器件200中所包括的控制信号发生器220的示例的框图。
参见图6，控制信号发生器220可以包括第一和第六控制信号发生器221、第二控制信号发生器222和第三控制信号发生器223。
第一和第六控制信号发生器221可以耦接至偏压发生器210的第一输出节点OUT31至第五输出节点OUT35。因此，第一和第六控制信号发生器221可以接收第一至第五分电源电压5×VDD/6、2×VDD/3、0.5×VDD、VDD/3和VDD/6。此外，第一和第六控制信号发生器221还可以接收第一使能信号EN41、接地电压GND以及第一电源电压VDD。第一和第六控制信号发生器221可以从第一使能信号EN41和第一至第五分电源电压5×VDD/6、2×VDD/3、0.5×VDD、VDD/3和VDD/6产生并输出第一控制信号CTRP1和第六控制信号CTRN3.
第二控制信号发生器222可以耦接至偏压发生器210的第三输出节点OUT33和第五输出节点OUT35。因此，第二控制信号发生器222可以接收第三分电源电压0.5×VDD和第五分电源电压VDD/6。此外，第二控制信号发生器222还可以接收第二使能信号EN42和接地电压GND。第二控制信号发生器222可以从第二使能信号EN42、第三分电源电压0.5×VDD和第五分电源电压VDD/6来产生并输出第二控制信号CTRP2。
第三控制信号发生器223可以耦接至偏压发生器210的第三输出节点OUT33和第五输出节点OUT35。因此，第三控制信号发生器223可以接收第三分电源电压0.5×VDD和第五分电源电压VDD/6。此外，第三控制信号发生器223还可以接收第三使能信号EN43和接地电压GND。第三控制信号发生器223可以从第三使能信号EN43、第三分电源电压0.5×VDD和第五分电源电压VDD/6来产生并输出第三控制信号CTRP3。
控制信号发生器220可以将第三使能信号EN43输出为控制信号发生器220的第四控制信号CTRN1。控制信号发生器220还可以将第三分电源电压0.5×VDD输出为控制信号发生器220的第五控制信号CTRN2。
图7是示出在控制信号发生器220中所包括的第一和第六控制信号发生器221的逻辑电路图。图8和图9是示出第一和第六控制信号发生器221的操作的电路图。
参见图7至图9，第一和第六控制信号发生器221可以包括多个级联的反相器IN1至IN5。
第一反相器IN1可以接收第一使能信号EN41或接地电压GND。第一反相器IN1的输出节点可以直接耦接至第二反相器IN2的输入节点。第二反相器IN2的输出节点可以直接耦接至第三反相器IN3的输入节点。第六控制信号CTRN3可以通过第三反相器IN3的输出节点来输出。第三反相器IN3的输出节点可以直接耦接至第四反相器IN4的输入节点。第四反相器IN4的输出节点可以直接耦接至第五反相器IN5的输入节点。第一控制信号CTRP1可以通过第五反相器IN5的输出节点来输出。
第一反相器IN1至第五反相器IN5中的每一个可以通过使用CMOS反相器来实现。第一反相器IN1可以包括在偏压发生器210的第三输出节点OUT33与第五输出节点OUT35之间串联耦接的第一PMOS晶体管PM41和第一NMOS晶体管NM41。第一NMOS晶体管NM41的跨导(Gm)可以大于第一PMOS晶体管PM41的跨导。在此类情况中，由第一NMOS晶体管NM41占用的面积可以大于由第一PMOS晶体管PM41占用的面积。第一NMOS晶体管NM41的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第一NMOS晶体管NM41的源极和块体。第一PMOS晶体管PM41的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第一PMOS晶体管PM41的源极和块体。第一NMOS晶体管NM41的栅极和第一PMOS晶体管PM41的栅极可以共同地耦接至单个输入线。第一NMOS晶体管NM41的源极可以耦接至第五输出节点OUT35。因此，可以将第五分电源电压VDD/6施加给第一NMOS晶体管NM41的源极。第一PMOS晶体管PM41的源极可以耦接至第三输出节点OUT33。因此，可以将第三分电源电压0.5×VDD施加给第一PMOS晶体管PM41的源极。第一NMOS晶体管NM41的漏极和第一PMOS晶体管PM41的漏极可以彼此耦接以构成第一反相器IN1的输出节点ON1。
第二反相器IN2可以包括在偏压发生器210的第二输出节点OUT32与第四输出节点OUT34之间串联耦接的第二PMOS晶体管PM42和第二NMOS晶体管NM42。第二NMOS晶体管NM42的跨导可以大于第二PMOS晶体管PM42的跨导。在此类情况中，由第二NMOS晶体管NM42占用的面积可以大于由第二PMOS晶体管PM42占用的面积。第二NMOS晶体管NM42的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第二NMOS晶体管NM42的源极和块体。第二PMOS晶体管PM42的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第二PMOS晶体管PM42的源极和块体。第二NMOS晶体管NM42的栅极和第二PMOS晶体管PM42的栅极可以耦接至第一反相器IN1的输出节点ON1。第二NMOS晶体管NM42的源极可以耦接至第四输出节点OUT34。因此，可以将第四分电源电压VDD/3施加给第二NMOS晶体管NM42的源极。第二PMOS晶体管PM42的源极可以耦接至第二输出节点OUT32。因此，可以将第二分电源电压2×VDD/3施加给第二PMOS晶体管PM42的源极。第二NMOS晶体管NM42的漏极和第二PMOS晶体管PM42的漏极可以彼此耦接以构成第二反相器IN2的输出节点ON2。
第三反相器IN3可以包括在偏压发生器210的第一输出节点OUT31与第三输出节点OUT33之间串联耦接的第三PMOS晶体管PM43和第三NMOS晶体管NM43。第三NMOS晶体管NM43的跨导可以大于第三PMOS晶体管PM43的跨导。在此情况中，由第三NMOS晶体管NM43占用的面积可以大于由第三PMOS晶体管PM43占用的面积。第三NMOS晶体管NM43的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第三NMOS晶体管NM43的源极和块体。第三PMOS晶体管PM43的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第三PMOS晶体管PM43的源极和块体。第三NMOS晶体管NM43的栅极和第三PMOS晶体管PM43的栅极可以耦接至第二反相器IN2的输出节点。第三NMOS晶体管NM43的源极可以耦接至第三输出节点OUT33。因此，可以将第三分电源电压0.5×VDD施加给第三NMOS晶体管NM43的源极。第三PMOS晶体管PM43的源极可以耦接至第一输出节点OUT31。因此，可以将第一分电源电压5×VDD/6施加给第三PMOS晶体管PM43的源极。第三NMOS晶体管NM43的漏极和第三PMOS晶体管PM43的漏极可以彼此耦接以构成第三反相器IN3的输出节点ON3。第六控制信号CTRN3可以通过第三反相器IN3的输出节点来输出。
第四反相器IN4可以包括在第一电源电压VDD与偏压发生器210的第二输出节点OUT32之间串联耦接的第四PMOS晶体管PM44和第四NMOS晶体管NM44。第四NMOS晶体管NM44的跨导可以大于第四PMOS晶体管PM44的跨导。在此情况中，由第四NMOS晶体管NM44占用的面积可以大于由第四PMOS晶体管PM44占用的面积。第四NMOS晶体管NM44的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第四NMOS晶体管NM44的源极和块体。第四PMOS晶体管PM44的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第四PMOS晶体管PM44的源极和块体。第四NMOS晶体管NM44的栅极和第四PMOS晶体管PM44的栅极可以耦接至第三反相器IN3的输出节点。第四NMOS晶体管NM44的源极可以耦接至第二输出节点OUT32。因此，可以将第二分电源电压2×VDD/3施加给第四NMOS晶体管NM44的源极。第四PMOS晶体管PM44的源极可以耦接至第一电源电压VDD。因此，可以将第一电源电压VDD施加给第四PMOS晶体管PM44的源极。第四NMOS晶体管NM44的漏极和第四PMOS晶体管PM44的漏极可以彼此耦接以构成第四反相器IN4的输出节点ON4。
第五反相器IN5可以包括在第一电源电压VDD与偏压发生器210的第二输出节点OUT32之间串联耦接的第五PMOS晶体管PM45和第五NMOS晶体管NM45。第五NMOS晶体管NM45的跨导可以大于第五PMOS晶体管PM45的跨导。在此情况中，由第五NMOS晶体管NM45占用的面积可以大于由第五PMOS晶体管PM45占用的面积。第五NMOS晶体管NM45的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第五NMOS晶体管NM45的源极和块体。第五PMOS晶体管PM45的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给第五PMOS晶体管PM45的源极和块体。第五NMOS晶体管NM45的栅极和第五PMOS晶体管PM45的栅极可以耦接至第四反相器IN4的输出节点。第五NMOS晶体管NM45的源极可以耦接至第二输出节点OUT32。因此，可以将第二分电源电压2×VDD/3施加给第五NMOS晶体管NM45的源极。第五PMOS晶体管PM45的源极可以耦接至第一电源电压VDD。因此，可以将第一电源电压VDD施加给第五PMOS晶体管PM45的源极。第五NMOS晶体管NM45的漏极和第五PMOS晶体管PM45的漏极可以彼此耦接以构成第五反相器IN5的输出节点ON5。第一控制信号CTRP1可以通过第五反相器IN5的输出节点来输出。
如图8所示，当第一电源电压VDD是18伏特且6伏特的第一使能信号EN41被施加给第一反相器IN1的输入节点时，第一NMOS晶体管NM41的栅极可以具有比第一NMOS晶体管NM41的块体高出3伏特的电压水平，而第一PMOS晶体管PM41的栅极可以具有比第一PMOS晶体管PM41的块体低3伏特的电压水平。因为第一NMOS晶体管NM41的跨导大于第一PMOS晶体管PM41的跨导，所以与施加给第一NMOS晶体管NM41的源极的第五分电源电压VDD/6对应的3伏特可以通过第一反相器IN1的输出节点ON1来输出。
在此情况中，在第一NMOS晶体管NM41的栅极与源极之间的电压差可以是3伏特，在第一NMOS晶体管NM41的漏极与源极之间的电压差可以是0伏特。此外，在第一PMOS晶体管PM41的栅极与源极之间的电压差可以是3伏特，并且在第一PMOS晶体管PM41的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第一NMOS晶体管NM41和第一PMOS晶体管PM41中的每一个的栅极与源极之间以及漏极与源极之间。
第一反相器IN1的3伏特的输出电压可以被施加给第二反相器IN2的输入节点。因此，第二NMOS晶体管NM42的栅极可以具有比第二NMOS晶体管NM42的块体低3伏特的电压水平，并且，第二PMOS晶体管PM42的栅极可以具有比第二PMOS晶体管PM42的块体低9伏特的电压水平。结果，第二NMOS晶体管NM42可以关断，而第二PMOS晶体管PM42可以导通。因此，与施加给第二PMOS晶体管PM42的源极的第二分电源电压2×VDD/3对应的12伏特可以通过第二反相器IN2的输出节点ON2来输出。
在此情况中，在第二NMOS晶体管NM42的栅极与源极之间的电压差可以是3伏特，并且，在第二NMOS晶体管NM42的漏极与源极之间的电压差可以是6伏特。此外，在第二PMOS晶体管PM42的栅极与源极之间的电压差可以是9伏特，并且，在第二PMOS晶体管PM42的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第二NMOS晶体管NM42和第二PMOS晶体管PM42中的每一个的栅极与源极之间以及漏极与源极之间。
第二反相器IN2的12伏特的输出电压可以被施加给第三反相器IN3的输入节点。因此，第三NMOS晶体管NM43的栅极可以具有比第三NMOS晶体管NM43的块体高出3伏特的电压水平，并且，第三PMOS晶体管PM43的栅极可以具有比第三PMOS晶体管PM43的块体低3伏特的电压水平。由于第三NMOS晶体管NM43的跨导大于第三PMOS晶体管PM43的跨导，所以与施加给第三NMOS晶体管NM43的源极的第三分电源电压0.5×VDD对应的9伏特可以通过第三反相器IN3的输出节点ON3来输出。从第三反相器IN3的输出节点输出的第三分电源电压0.5×VDD(即9伏特)可以用作第六控制信号CTRN3。
在此类情况中，在第三NMOS晶体管NM43的栅极与源极之间电压差可以是3伏特，而在第三NMOS晶体管NM43的漏极与源极之间的电压差可以是0伏特。此外，在第三PMOS晶体管PM43的栅极与源极之间的电压差可以是3伏特，并且，在第三PMOS晶体管PM43的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第三NMOS晶体管NM43和第三PMOS晶体管PM43中的每一个的栅极与源极之间以及漏极与源极之间。
第三反相器IN3的9伏特的输出电压可以被施加给第四反相器IN4的输入节点。因此，第四NMOS晶体管NM44的栅极可以具有比第四NMOS晶体管NM44的块体低出3伏特的电压水平，且第四PMOS晶体管PM44的栅极可以具有比第四PMOS晶体管PM44的块体低出9伏特的电压水平。因此，第四NMOS晶体管NM44可以关断，而第四PMOS晶体管PM44可以导通。因此，与施加给第四PMOS晶体管PM44的源极的第一电源电压VDD对应的18伏特可以通过第四反相器IN4的输出节点ON4来输出。
在此情况中，在第四NMOS晶体管NM44的栅极与源极之间的电压差可以是3伏特，并且，在第四NMOS晶体管NM44的漏极与源极之间的电压差可以是6伏特。此外，在第四PMOS晶体管PM44的栅极与源极之间的电压差可以是9伏特，并且，在第四PMOS晶体管PM44的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第四NMOS晶体管NM44和第四PMOS晶体管PM44中的每一个的栅极与源极之间以及漏极与源极之间。
第四反相器IN4的18伏特的输出电压可以被施加给第五反相器IN5的输入节点。因此，第五NMOS晶体管NM45的栅极可以具有比第五NMOS晶体管NM45的块体高出6伏特的电压水平，并且，第五PMOS晶体管PM45的栅极可以具有等于第五PMOS晶体管PM45的块体的电压水平的电压水平。因此，第五NMOS晶体管NM45可以导通，而第五PMOS晶体管PM45可以关断。因此，与施加给第五NMOS晶体管NM45的源极的第二分电源电压2×VDD/3对应的12伏特可以通过第五反相器IN5的输出节点来输出。从第五反相器IN5的输出节点ON5输出的第二分电源电压2×VDD/3(即12伏特)可以用作第一控制信号CTRP1。
在此情况中，在第五NMOS晶体管NM45的栅极与源极之间的电压差可以是6伏特，而在第五NMOS晶体管NM45的漏极与源极之间的电压差可以是0伏特。此外，在第五PMOS晶体管PM45的栅极与源极之间的电压差可以是0伏特，而在第五PMOS晶体管PM45的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第五NMOS晶体管NM45和第五PMOS晶体管PM45中的每一个的栅极与源极之间以及漏极与源极之间。
如图9所示，当第一电源电压VDD是18伏特且接地电压GND被施加给第一反相器IN1的输入节点时，第一NMOS晶体管NM41的栅极可以具有比第一NMOS晶体管的块体低3伏特的电压水平，而第一PMOS晶体管PM41的栅极可以具有比第一PMOS晶体管PM41的块体低9伏特的电压水平。因此，第一NMOS晶体管NM41可以关断，而第一PMOS晶体管PM41可以导通。因此，与施加给第一PMOS晶体管PM41的源极的第三分电源电压0.5×VDD对应的9伏特可以通过第一反相器IN1的输出节点ON1来输出。
在此情况中，在第一NMOS晶体管NM41的栅极与源极之间的电压差可以是3伏特，而在第一NMOS晶体管NM41的漏极与源极之间的电压差可以是6伏特。此外，在第一PMOS晶体管PM41的栅极与源极之间的电压差可以是9伏特，而在第一PMOS晶体管PM41的漏极与源极之间的电压差可以是0伏特。因此，比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压可以被施加在第一NMOS晶体管NM41和第一PMOS晶体管PM41中的每一个的栅极与源极之间以及漏极与源极之间。
第一反相器IN1的9伏特的输出电压可以被施加给第二反相器IN2的输入节点。因此，第二NMOS晶体管NM42的栅极可以具有比第二NMOS晶体管NM42的块体高出3伏特的电压水平，并且，第二PMOS晶体管PM42的栅极可以具有比第二PMOS晶体管PM42的块体低3伏特的电压水平。由于第二NMOS晶体管NM42的跨导大于第二PMOS晶体管PM42的跨导，因此与施加给第二NMOS晶体管NM42的源极的第四分电源电压VDD/3对应的6伏特可以通过第二反相器IN2的输出节点ON2来输出。
在此情况中，在第二NMOS晶体管NM42的栅极与源极之间的电压差可以是3伏特，在第二NMOS晶体管NM42的漏极与源极之间的电压差可以是0伏特。此外，在第二PMOS晶体管PM42的栅极与源极之间的电压差可以是3伏特，而在第二PMOS晶体管PM42的漏极与源极之间的电压差可以是6伏特。因此，可以将与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第二NMOS晶体管NM42和第二PMOS晶体管PM42中的每一个的栅极与源极之间以及漏极与源极之间。
第二反相器IN2的6伏特的输出电压可以被施加给第三反相器IN3的输入节点。因此，第三NMOS晶体管NM43的栅极可以具有比第三NMOS晶体管NM43的块体低3伏特的电压水平，而第三PMOS晶体管PM43的栅极可以具有比第三PMOS晶体管PM43的块体低9伏特的电压水平。因此，第三NMOS晶体管NM43可以关断，而第三PMOS晶体管PM43可以导通。因此，与施加给第三PMOS晶体管PM43的源极的第一分电源电压5×VDD/6对应的15伏特可以通过第三反相器IN3的输出节点来输出。从第三反相器IN3的输出节点ON3输出的第一分电源电压5×VDD/6(即15伏特)可以用作第六控制信号CTRN3。
在此情况中，在第三NMOS晶体管NM43的栅极与源极之间的电压差可以是3伏特，并且，在第三NMOS晶体管NM43的漏极与源极之间的电压差可以是6伏特。此外，在第三PMOS晶体管PM43的栅极与源极之间的电压差可以是9伏特，而在第三PMOS晶体管PM43的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第三NMOS晶体管NM43和第三PMOS晶体管PM43中的每一个的栅极与源极之间以及漏极与源极之间。
第三反相器IN3的15伏特的输出电压可以被施加给第四反相器IN4的输入节点。因此，第四NMOS晶体管NM44的栅极可以具有比第四NMOS晶体管NM44的块体高出3伏特的电压水平，而第四PMOS晶体管PM44的栅极可以具有比第四PMOS晶体管PM44的块体低3伏特的电压水平。由于第四NMOS晶体管NM44的跨导大于第四PMOS晶体管PM44的跨导，所以与施加给第四NMOS晶体管NM44的源极的第二分电源电压2×VDD/3对应的12伏特可以通过第四反相器IN4的输出节点ON4来输出。
在此情况中，在第四NMOS晶体管NM44的栅极与源极之间的电压差可以是3伏特，而在第四NMOS晶体管NM44的漏极与源极之间的电压差可以是0伏特。此外，在第四PMOS晶体管PM44的栅极与源极之间的电压差可以是3伏特，而在第四PMOS晶体管PM44的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第四NMOS晶体管NM44和第四PMOS晶体管PM44中的每一个的栅极与源极之间以及漏极与源极之间。
第四反相器IN4的12伏特的输出电压可以被施加给第五反相器IN5的输入节点。因此，第五NMOS晶体管NM45的栅极可以具有等于第五NMOS晶体管NM45的块体的电压水平，而第五PMOS晶体管PM45的栅极可以具有比第五PMOS晶体管PM45的块体低6伏特的电压水平。因此，第五PMOS晶体管PM45可以导通，而第五NMOS晶体管NM45可以关断。因此，与施加给第五PMOS晶体管PM45的源极的第一电源电压VDD对应的18伏特可以通过第五反相器IN5的输出节点来输出。从第五反相器IN5的输出节点ON5输出的第一电源电压VDD(即18伏特)可以用做第一控制信号CTRP1。
在此情况中，在第五NMOS晶体管NM45的栅极与源极之间的电压差可以是0伏特，并且，在第五NMOS晶体管NM45的漏极与源极之间的电压差可以是6伏特。此外，在第五PMOS晶体管PM45的栅极与源极之间的电压差可以是6伏特，而在第五PMOS晶体管PM45的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第五NMOS晶体管NM45和第五PMOS晶体管PM45中的每一个的栅极与源极之间以及漏极与源极之间。
如上所述，当第一和第六控制信号发生器221操作以产生第一控制信号CTRP1和第六控制信号CTRN3时，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在构成第一和第六控制信号发生器221的第一NMOS晶体管NM41至第五NMOS晶体管NM5以及第一PMOS晶体管PM41至第五PMOS晶体PM5中的每一个的栅极与源极之间以及漏极与源极之间。因此，可以不使用具有约18伏特的高漏极结击穿电压的高压MOS晶体管，而是仅使用中压MOS晶体管，来实现第一和第六控制信号发生器221。
图10是示出根据本发明一实施例的图6中的第二控制信号发生器222的示例的逻辑电路图。图11和图12是示出第二控制信号发生器222的操作的电路图。
参见图10至图12，第二控制信号发生器222可以包括单个反相器(即第六反相器IN6)。第六反相器IN6可以接收第二使能信号EN42或接地电压GND。第二控制信号CTRP2可以通过第六反相器IN6的输出节点来输出。第六反相器IN6可以通过使用CMOS反相器来实现。第六反相器IN6可以包括在偏压发生器210的第三输出节点OUT33与第五输出节点OUT35之间串联耦接的PMOS晶体管PM51和NMOS晶体管NM51。NMOS晶体管NM51的跨导可以大于PMOS晶体管PM51的跨导。在此情况中，由NMOS晶体管NM51占用的面积可以大于由PMOS晶体管PM51占用的面积。NMOS晶体管NM51的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给NMOS晶体管NM51的源极和块体。PMOS晶体管PM51的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给PMOS晶体管PM51的源极和块体。NMOS晶体管NM51和PMOS晶体管PM51的栅极可以共同地耦接至单个输入线。NMOS晶体管NM51的源极可以耦接至第五输出节点OUT35。因此，可以将第五分电源电压VDD/6施加给NMOS晶体管NM51的源极。PMOS晶体管PM51的源极可以耦接至第三输出节点OUT33。因此，可以将第三分电源电压0.5×VDD施加给PMOS晶体管PM51的源极。NMOS晶体管NM51和PMOS晶体管PM51的漏极可以彼此耦接以构成第六反相器IN6的输出节点ON6。
如图11所示，当第一电源电压VDD是18伏特且6伏特的第二使能信号EN42被施加给第六反相器IN6的输入节点时，NMOS晶体管NM51的栅极可以具有比NMOS晶体管NM51的块体高出3伏特的电压，而PMOS晶体管PM51的栅极可以具有比PMOS晶体管PM51的块体低3伏特的电压水平。由于NMOS晶体管NM51的跨导大于PMOS晶体管PM51的跨导，所以与施加给NMOS晶体管NM51的源极的第五分电源电压VDD/6对应的3伏特可以通过第六反相器IN6的输出节点ON6来输出。从第六反相器IN6的输出节点ON6输出的第五分电源电压VDD/6(即3伏特)可以用作第二控制信号CTRP2。
在此情况中，在NMOS晶体管NM51的栅极与源极之间的电压差可以是3伏特，而在NMOS晶体管NM51的漏极与源极之间的电压差可以是0伏特。此外，在PMOS晶体管PM51的栅极与源极之间的电压差可以是3伏特，而在PMOS晶体管PM51的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM51和PMOS晶体管PM51的每一个的栅极与源极之间以及漏极与源极之间。
如图12所示，当第一电源电压VDD是18伏特且接地电压GND被施加给第六反相器IN6的输入节点时，NMOS晶体管NM51的栅极可以具有比NMOS晶体管NM51的块体低3伏特的电压水平，而PMOS晶体管PM51的栅极可以具有比PMOS晶体管PM51的块体低9伏特的电压水平。因此，NMOS晶体管NM51可以关断，而PMOS晶体管PM51可以导通。因此，与施加给PMOS晶体管PM51的源极的第三分电源电压0.5×VDD对应的9伏特可以通过第六反相器IN6的输出节点ON6来输出。从第六反相器IN6的输出节点ON6输出的第三分电源电压0.5×VDD(即9伏特)可以用做第二控制信号CTRP2。
在此情况中，在NMOS晶体管NM51的栅极与源极之间的电压差可以是3伏特，并且，而在NMOS晶体管NM51的漏极与源极之间的电压差可以是6伏特。此外，在PMOS晶体管PM51的栅极与源极之间的电压差可以是9伏特，并且，在PMOS晶体管PM51的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特的电压施加在NMOS晶体管NM51和PMOS晶体管PM51的每一个的栅极与源极之间以及漏极与源极之间。因此，可以不使用具有约18伏特的高漏极结击穿电压的高压MOS晶体管，而是只使用中压MOS晶体管，来实现第二控制信号发生器222。
图13是示出根据本发明一实施例的图6中的第三控制信号发生器223的示例的逻辑电路图。图14和图15是示出根据本发明一实施例的第三控制信号发生器223的操作的电路图。
参见图13至图15，第三控制信号发生器223可以包括串联级联的两个反相器，即第七反相器IN7和第八反相器IN8。
第七反相器IN7可以接收第三使能信号EN43或接地电压GND。第七反相器IN7的输出节点ON7可以直接耦接至第八反相器IN8的输入节点。第三控制信号CTRP3可以通过第八反相器IN8的输出节点ON8来输出。第七反相器IN7和第八反相器IN8中的每一个可以通过使用CMOS反相器来实现。
第七反相器IN7可以包括在偏压发生器210的第三输出节点OUT33与第五输出节点OUT35之间串联耦接的PMOS晶体管PM61和NMOS晶体管NM61。NMOS晶体管NM61的跨导可以大于PMOS晶体管PM61的跨导。在此类情况中，由NMOS晶体管NM61占用的面积可以大于由PMOS晶体管PM61占用的面积。NMOS晶体管NM61的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给NMOS晶体管NM61的源极和块体。PMOS晶体管PM61的源极和块体也可以彼此耦接。因此，可以将相同的偏压施加给PMOS晶体管PM61的源极和块体。NMOS晶体管NM61和PMOS晶体管PM61的栅极可以共同地耦接至单个输入线。NMOS晶体管NM61的源极可以耦接至第五输出节点OUT35。因此，可以将第五分电源电压VDD/6施加给NMOS晶体管NM61的源极。PMOS晶体管PM61的源极可以耦接至第三输出节点OUT33。因此，可以将第三分电源电压0.5×VDD施加给PMOS晶体管PM61的源极。NMOS晶体管NM61和PMOS晶体管PM61的漏极可以彼此耦接以构成第七反相器IN7的输出节点ON7。
第八反相器IN8可以包括在偏压发生器210的第三输出节点OUT33与第五输出节点OUT35之间串联耦接的PMOS晶体管PM62和NMOS晶体管NM62。NMOS晶体管NM62的跨导可以大于PMOS晶体管PM62的跨导。在此情况中，由NMOS晶体管NM62占用的面积可以大于由PMOS晶体管PM62占用的面积。NMOS晶体管NM62的源极和块体可以彼此耦接。因此，可以将相同的偏压施加给NMOS晶体管NM62的源极和块体。PMOS晶体管PM62的源极和块体也可以彼此耦接。因此，可以将相同的偏压施加给PMOS晶体管PM62的源极和块体。NMOS晶体管NM62和PMOS晶体管PM62的栅极可以耦接至第七反相器IN7的输出节点ON7。NMOS晶体管NM62的源极可以耦接至第五输出节点OUT35。因此，可以将第五分电源电压VDD/6施加给NMOS晶体管NM62的源极。PMOS晶体管PM62的源极可以耦接至第三输出节点OUT33。因此，可以将第三分电源电压0.5×VDD施加给PMOS晶体管PM62的源极。NMOS晶体管NM62和PMOS晶体管PM62的漏极可以彼此耦接以构成第八反相器IN8的输出节点ON8，且第三控制信号CTRP3可以通过第八反相器IN8的输出节点来输出。
如图14所示，当第一电源电压VDD是18伏特且6伏特的第三使能信号EN43被施加给第七反相器IN7的输入节点时，NMOS晶体管NM61的栅极可以具有比NMOS晶体管NM61的块体高出3伏特的电压水平，而PMOS晶体管PM61的栅极可以具有比PMOS晶体管PM61的块体低3伏特的电压水平。由于NMOS晶体管NM61的跨导大于PMOS晶体管PM61的跨导，所以与施加给NMOS晶体管NM61的源极的第五分电源电压VDD/6对应的3伏特可以通过第七反相器IN7的输出节点ON7来输出。
在此情况中，在NMOS晶体管NM61的栅极与源极之间的电压差可以是3伏特，而在NMOS晶体管NM61的漏极与源极之间的电压差可以是0伏特。此外，在PMOS晶体管PM61的栅极与源极之间的电压差可以是3伏特，而在PMOS晶体管PM61的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM61和PMOS晶体管PM62中的每一个的栅极与源极之间以及漏极与源极之间。
第七反相器IN7的3伏特的输出电压可以被施加给第八反相器IN8的输入节点。因此，NMOS晶体管NM62的栅极可以具有等于NMOS晶体管NM62的块体的电压水平，并且，PMOS晶体管PM62的栅极可以具有比PMOS晶体管PM62的块体低6伏特的电压水平。因此，NMOS晶体管NM62可以关断，而PMOS晶体管PM62可以导通。因此，与施加给PMOS晶体管PM62的源极的第三分电源电压0.5×VDD对应的9伏特可以通过第八反相器IN8的输出节点ON8来输出。通过第八反相器IN8的输出节点ON8输出的第三分电源电压0.5×VDD(即9伏特)可以用作第三控制信号CTRP3。
在此情况中，在NMOS晶体管NM62的栅极与源极之间的电压差可以是0伏特，并且，在NMOS晶体管NM62的漏极与源极之间的电压差可以是6伏特。此外，在PMOS晶体管PM62的栅极与源极之间的电压差可以是6伏特，而在PMOS晶体管PM62的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM62和PMOS晶体管PM62中的每一个的栅极与源极之间以及漏极与源极之间。
如图15所示，当第一电源电压VDD是18伏特并且接地电压GND被施加给第七反相器IN7的输入节点时，NMOS晶体管NM61的栅极可以具有比NMOS晶体管NM61的块体低3伏特的电压，而PMOS晶体管PM61的栅极可以具有比PMOS晶体管PM61的块体低9伏特的电压。因此，NMOS晶体管NM61可以关断，而PMOS晶体管PM61可以导通。因此，与施加给PMOS晶体管PM61的源极的第三分电源电压0.5×VDD对应的9伏特可以通过第七反相器IN7的输出节点ON7来输出。
在此情况中，在NMOS晶体管NM61的栅极与源极之间的电压差可以是3伏特，并且，在NMOS晶体管NM61的漏极与源极之间的电压差可以是6伏特。此外，在PMOS晶体管PM61的栅极与源极之间的电压差可以是9伏特，而在PMOS晶体管PM61的漏极与源极之间的电压差可以是0伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM61和PMOS晶体管PM61中的每一个的栅极与源极之间以及漏极与源极之间。
第七反相器IN7的9伏特的输出电压可以被施加在第八反相器IN8的输入节点。因此，NMOS晶体管NM62的栅极可以具有比NMOS晶体管NM62的块体高出6伏特的电压，并且，PMOS晶体管PM62的栅极可以具有等于PMOS晶体管PM62的块体的电压的电压。因此，NMOS晶体管NM62可以导通，而PMOS晶体管PM62可以关断。因此，与施加给NMOS晶体管NM62的源极的第五分电源电压VDD/6对应的3伏特可以通过第八反相器IN8的输出节点ON8来输出。从第八反相器IN8的输出节点输出的第五分电源电压VDD/6(即3伏特)可以用作第三控制信号CTRP3。
在此情况中，在NMOS晶体管NM62的栅极与源极之间的电压差可以是6伏特，而在NMOS晶体管NM62的漏极与源极之间的电压差可以是0伏特。此外，在PMOS晶体管PM62的栅极与源极之间的电压差可以是0伏特，而在PMOS晶体管PM62的漏极与源极之间的电压差可以是6伏特。因此，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在NMOS晶体管NM62和PMOS晶体管PM62中的每一个的栅极与源极之间以及漏极与源极之间。因此，可以不使用具有约18伏特的高漏极结击穿电压的高压MOS晶体管，而是只使用中压MOS晶体管来实现第三控制信号发生器223。
图16是示出在根据本发明的一个实施例的电压供应器件200中所包括的单元切换电路230的示例的电路图。
参见图16，单元切换电路230可以包括第一NMOS晶体管NM71至第三NMOS晶体管NM73以及第一PMOS晶体管PM71至第三PMOS晶体管PM73。
第一PMOS晶体管PM71、第二PMOS晶体管P72、第二NMOS晶体管NM72以及第一NMOS晶体管NM71可以串联耦接在第一电源电压VDD与接地电压GND之间。第四控制信号CTRN1和接地电压GND可以被分别施加到第一NMOS晶体管NM71的栅极和源极。第一NMOS晶体管NM71的漏极可以通过第一节点N61耦接至第二NMOS晶体管NM72的源极。第五控制信号CTRN2可以被施加给第二NMOS晶体管NM72的栅极。第一控制信号CTRP1和第一电源电压VDD可以被分别施加给第一PMOS晶体管PM71的栅极和源极。第一PMOS晶体管PM71的漏极可以通过第二节点N62耦接至第二PMOS晶体管PM72的源极。第二控制信号CTRP2可以被施加在第二PMOS晶体管PM72的栅极。第二PMOS晶体管PM72的漏极可以通过第三节点N63耦接至第二NMOS晶体管NM72的漏极。
第三PMOS晶体管PM73可以耦接在第一节点N61与第二电源电压VDD/2之间。在一些实施例中，第二电源电压VDD/2可以是第一电源电压VDD的一半。第三控制信号CTRP3和第二电源电压VDD/2可以被分别施加给第三PMOS晶体管PM73的栅极和源极。第三PMOS晶体管PM73的漏极可以耦接至第一节点N61。
第三NMOS晶体管NM73可以耦接在第二节点N62与第三电源电压VDD/2之间。在一些实施例中，第三电源电压VDD/2可以是第一电源电压VDD的一半。即，第三电源电压VDD/2可以等于第二电源电压VDD/2。第六控制信号CTRN3和第三电源电压VDD/2可以被分别施加给第三NMOS晶体管NM73的栅极和源极。第三NMOS晶体管NM73的漏极可以耦接至第二节点N62。第三节点N63可以耦接至单元切换电路230的输出线。
单元切换电路230的输出线上的输出电压可以被供应至NVM单元。第一NMOS晶体管NM71至第三NMOS晶体管NM73以及第一PMOS晶体管PM71至第三PMOS晶体管PM73中的每一个的源极和块体可以彼此耦接。因此，相同的偏压被施加给第一NMOS晶体管NM71至第三NMOS晶体管NM73和第一PMOS晶体管PM71至第三PMOS晶体管PM73中的每一个的源极和块体。
图17是示出根据本发明一实施例的图16的单元切换电路230的操作的电路图。图17示出单元切换电路230给NVM单元提供接地电压GND。
参见图17，为了在第一电源电压VDD是18伏特时给NVM单元供应接地电压，可以将18伏特的第一控制信号CTRP1施加给第一PMOS晶体管PM71的栅极，可以将9伏特的第二控制信号CTRP2施加给第二PMOS晶体管PM72的栅极，并且可以将9伏特的第三控制信号CTRP3施加给第三PMOS晶体管PM73的栅极。此外，可以将6伏特的第四控制信号CTRN1施加给第一NMOS晶体管NM71的栅极，可以将9伏特的第五控制信号CTRN2施加给第二NMOS晶体管NM72的栅极，并且可以将15伏特的第六控制信号CTRN3施加给第三NMOS晶体管NM73的栅极。
在上述偏压条件下，所有的第一NMOS晶体管至第三NMOS晶体管NM71、NM72和NM73可以导通，同时所有的第一PMOS晶体管至第三PMOS晶体管PM71、PM72和PM73关断。因此，接地电压GND可以通过导通的第一NMOS晶体管NM71和第二NMOS晶体管NM72而被施加给第三节点N63，并且，接地电压GND可以通过与第三节点N63耦接的输出线而被供应至NVM单元。由于第三NMOS晶体管NM73导通，所以施加给第三NMOS晶体管NM73的源极的第三电源电压VDD/2可以被传输至第二节点N62。
由于上述操作的原因，可以分别在第一NMOS晶体管NM71的栅极与源极之间以及漏极与源极之间产生6伏特和0伏特的电压差，可以分别在第二NMOS晶体管NM72的栅极与源极之间以及在漏极与源极之间产生9伏特和0伏特的电压差，可以分别在第三NMOS晶体管NM73的栅极与源极之间以及漏极与源极之间产生6伏特和0伏特的电压差，可以分别在第一PMOS晶体管PM71的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，可以分别在第二PMOS晶体管PM72的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，并且，可以分别在第三PMOS晶体管PM73的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差。
因此，在用于给NVM单元施加接地电压GND的上述操作期间，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第一NMOS晶体管NM71至第三NMOS晶体管NM73和第一PMOS晶体管PM71至第三PMOS晶体管PM73中的每一个的栅极与源极之间以及漏极与源极之间。
图18是示出单元切换电路230的操作的电路图。图18示出给NVM单元提供第三电源电压VDD/2的单元切换电路230。
参见图18，为了在第一电源电压VDD是18伏特时给NVM单元供应第三电源电压VDD/2(即9伏特)，可以将18伏特的第一控制信号CTRP1施加给第一PMOS晶体管PM71的栅极，可以将3伏特的第二控制信号CTRP2施加给第二PMOS晶体管PM72的栅极，并且可以将3伏特的第三控制信号CTRP3施加给第三PMOS晶体管PM73的栅极。此外，可以将接地电压GND(即0伏特)的第四控制信号CTRN1施加给第一NMOS晶体管NM71的栅极，可以将9伏特的第五控制信号CTRN2施加给第二NMOS晶体管NM72的栅极，并且，可以将15伏特的第六控制信号CTRN3施加给第三NMOS晶体管NM73的栅极。
在上述偏压条件下，第三NMOS晶体管NM73可以导通，并且，施加给第三NMOS晶体管NM73的源极的9伏特的第三电源电压VDD/2可以被传输至第二节点N62。因此，当第一PMOS晶体管PM71关断时，第二PMOS晶体管PM72可以导通。因此，第三电源电压VDD/2(即9伏特)可以通过与第三节点N63连接的输出线而被供应至NVM单元。在上述偏压条件下，第三PMOS晶体管PM73也可以导通。因此，施加给第三PMOS晶体管PM73的源极的第二电源电压VDD/2(即9伏特)也可以被传输至第一节点N61。因此，第一NMOS晶体管NM71和第二NMOS晶体管NM72可以关断。
由于上述操作，可以分别在第一NMOS晶体管NM71的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，可以在第二NMOS晶体管NM72的栅极与源极之间以及漏极与源极之间产生0伏特的电压差，可以分别在第三NMOS晶体管NM73的栅极与源极之前以及漏极与源极之间产生6伏特和0伏特的电压差，可以分别在第一PMOS晶体管PM71的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，可以分别在第二PMOS晶体管PM72的栅极与源极之前以及漏极与源极之间产生6伏特和0伏特的电压差，并且可以在第三PMOS晶体管PM73的栅极与源极之间以及漏极与源极之前产生6伏特和0伏特的电压差。
因此，在用于给NVM单元施加9伏特的第二电源电压VDD/2的上述操作期间，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第一NMOS晶体管NM71至第三NMOS晶体管NM73和第一PMOS晶体管PM71至第三PMOS晶体管PM73中的每一个的栅极与源极之间以及漏极与源极之间。
图19是示出单元切换电路230的操作的电路图。图19示出单元切换电路230给NVM单元提供第一电源电压VDD。
参见图19，为了在第一电源电压VDD是18伏特时给NVM单元供应第一电源电压VDD，可以将12伏特的第一控制信号CTRP1施加给第一PMOS晶体管PM71的栅极，可以将9伏特的第二控制信号CTRP2施加给第二PMOS晶体管PM72的栅极，并且可以将3伏特的第三控制信号CTRP3施加给第三PMOS晶体管PM73的栅极。此外，可以将接地电压GND(即0伏特)的第四控制信号CTRN1施加给第一NMOS晶体管NM71的栅极，可以将9伏特的第五控制信号CTRN2施加给第二NMOS晶体管NM72的栅极，并且，可以将9伏特的第六控制信号CTRN3施加给第三NMOS晶体管NM73的栅极。
在上述偏压条件下，所有的第一PMOS晶体管PM71至第三PMOS晶体管PM73可以导通，同时所有的第一NMOS晶体管NM71至第三NMOS晶体管NM73可以关断。因此，18伏特的第一电源电压VDD可以可以通过导通的第一PMOS晶体管PM71和第二PMOS晶体管PM72而被施加给第三节点N63，并且，18伏特的第一电源电压VDD可以通过与第三节点N63耦接的输出线而被供应给NVM单元。由于第三PMOS晶体管PM73导通，因此施加给第三PMOS晶体管PM73的源极的第二电源电压VDD/2可以被传输至第一节点N61。
由于上述操作，可以分别在第一NMOS晶体管NM71的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，可以分别在第二NMOS晶体管NM72的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差，并且，可以分别在第三NMOS晶体管NM73的栅极与源极之间以及漏极与源极之间产生0伏特和9伏特的电压差。另外，可以分别在第一PMOS晶体管PM71的栅极与源极之间以及漏极与源极之间产生6伏特和0伏特的电压差，可以分别在第二PMOS晶体管PM72的栅极与源极之间以及漏极与源极之间产生9伏特和0伏特的电压差，并且，可以分别在第三PMOS晶体管PM73的栅极与源极之间以及漏极与源极之间产生6伏特和0伏特的电压差。
因此，在用于给NVM单元施加第一电源电压VDD(即18伏特)的上述操作期间，可以将比与中压MOS晶体管的栅极源极击穿电压和漏极源极击穿电压对应的约10伏特低的电压施加在第一NMOS晶体管NM71至第三NMOS晶体管NM73和第一PMOS晶体管PM71至第三PMOS晶体管PM73中的每一个的栅极与源极之间以及漏极与源极之间。因此，可以不使用具有约18伏特的高漏极结击穿电压的高压MOS晶体管，而是只使用具有约7伏特至约15伏特击穿电压的中压MOS晶体管，来实现单元切换电路230。
根据上述实施例，可以在不使用高压MOS晶体管的情况下，仅使用中压MOS晶体管，来将各种不同的电源电压供应至NVM单元。
已经出于说明的目的公开了本公开的实施例。本领域的一般技术人员将理解，在不偏离由所附权利要求公开的本公开的范围和精神的前提下，各种修改、添加和替代是可能的。

Claims (23)

1.一种电压供应器件，其包括：
偏压发生器，所述偏压发生器适用于将第一电源电压分压以输出多个分电源电压；
控制信号发生器，所述控制信号发生器适用于接收所述多个分电源电压以产生多个控制信号；以及
单元切换电路，所述单元切换电路适用于接收所述多个控制信号来为非易失性存储单元提供接地电压、所述第一电源电压以及与所述第一电源电压不同的第二电源电压中的一个或更多个，
其中，所述偏压发生器、所述控制信号发生器和所述单元切换电路中的每一个通过中压MOS晶体管来实施，所述中压MOS晶体管具有约7伏特至约15伏特的击穿电压。
2.根据权利要求1所述的电压供应器件，其中，所述偏压发生器包括：
第一NMOS晶体管，所述第一NMOS晶体管耦接至接地电压；以及
多个电阻器，所述多个电阻器串联耦接在所述第一NMOS晶体管与所述第一电源电压之间。
3.根据权利要求2所述的电压供应器件，
其中，所述多个电阻器具有基本上相同的电阻值，以及
其中，所述多个分电源电压分别通过在所述多个电阻器之间耦接的输出节点来输出。
4.根据权利要求2所述的电压供应器件，其中，所述第一NMOS晶体管的源极和块体彼此耦接。
5.根据权利要求1所述的电压供应器件，
其中，所述多个电阻器的数目是六，
其中，所述多个电阻器具有基本上相同的电阻值，以及
其中，所述多个分电源电压包括为所述第一电源电压的六分之五的第一分电源电压、为所述第一电源电压的三分之二的第二分电源电压、为所述第一电源电压的一半的第三分电源电压、为所述第一电源电压的三分之一的第四分电源电压、以及为所述第一电源电压的六分之一的第五分电源电压。
6.根据权利要求5所述的电压供应器件，其中，所述控制信号发生器包括：
第一和第六控制信号发生器，所述第一和第六控制信号发生器适用于接收所述接地电压、第一使能信号、所述第一电源电压以及所述第一分电源电压至第五分电源电压，以输出在所述多个控制信号中的第一控制信号和第六控制信号；
第二控制信号发生器，所述第二控制信号发生器适用于接收所述接地电压、第二使能信号、所述第三分电源电压以及所述第五分电源电压，以输出在所述多个控制信号中的第二控制信号；以及
第三控制信号发生器，所述第三控制信号发生器适用于接收所述接地电压、第三使能信号、所述第三分电源电压以及所述第五分电源电压，以输出在所述多个控制信号中的第三控制信号。
7.根据权利要求6所述的电压供应器件，其中，所述控制信号发生器输出所述第三分电源电压作为在所述多个控制信号中的第五控制信号，以及输出所述第三使能信号作为在所述多个控制信号中的第四控制信号。
8.根据权利要求6所述的电压供应器件，其中，所述第一使能信号和所述第三使能信号具有与所述第四分电源电压相同的电压水平。
9.根据权利要求8所述的电压供应器件，其中，所述第一和第六控制信号发生器包括：
第一反相器，所述第一反相器适用于接收所述第一使能信号或所述接地电压；
第二反相器，所述第二反相器具有与所述第一反相器的输出节点耦接的输入节点；
第三反相器，所述第三反相器具有与所述第二反相器的输出节点耦接的输入节点；
第四反相器，所述第四反相器具有与所述第三反相器的输出节点耦接的输入节点；以及
第五反相器，所述第五反相器具有与所述第四反相器的输出节点耦接的输入节点；
其中，所述第一控制信号和第六控制信号分别通过所述第五反相器的输出节点和所述第三反相器的输出节点来输出。
10.根据权利要求9所述的电压供应器件，
其中，所述第一反相器包括具有被施加所述第三分电源电压的源极的第一PMOS晶体管以及具有被施加所述第五分电源电压的源极的第二NMOS晶体管，
其中，所述第二反相器包括具有被施加所述第二分电源电压的源极的第二PMOS晶体管以及具有被施加所述第四分电源电压的源极的第三NMOS晶体管，
其中，所述第三反相器包括具有被施加所述第一分电源电压的源极的第三PMOS晶体管以及具有被施加所述第三分电源电压的源极的第四NMOS晶体管，
其中，所述第四反相器包括具有被施加所述第一电源电压的源极的第四PMOS晶体管以及具有被施加所述第二分电源电压的源极的第五NMOS晶体管，以及
其中，所述第五反相器包括具有被施加所述第一电源电压的源极的第五PMOS晶体管以及具有被施加所述第二分电源电压的源极的第六NMOS晶体管。
11.根据权利要求10所述的电压供应器件，其中，所述第二NMOS晶体管至第六NMOS晶体管和所述第一PMOS晶体管至第五PMOS晶体管中的每一个的源极和块体彼此耦接。
12.根据权利要求11所述的电压供应器件，
其中，所述第二NMOS晶体管具有比所述第一PMOS晶体管的跨导大的跨导，
其中，所述第三NMOS晶体管具有比所述第二PMOS晶体管的跨导大的跨导，
其中，所述第四NMOS晶体管具有比所述第三PMOS晶体管的跨导大的跨导，
其中，所述第五NMOS晶体管具有比所述第四PMOS晶体管的跨导大的跨导，以及
其中，所述第六NMOS晶体管具有比所述第五PMOS晶体管的跨导大的跨导。
13.根据权利要求8所述的电压供应器件，
其中，所述第二控制信号发生器包括第六反相器，所述第六反相器适用于接收所述第二使能信号或所述接地电压以输出所述第二控制信号，以及
其中，所述第六反相器包括具有被施加所述第三分电源电压的源极的第六PMOS晶体管以及具有被施加所述第五分电源电压的源极的第七NMOS晶体管。
14.根据权利要求13所述的电压供应器件，其中，所述第六PMOS晶体管和所述第七NMOS晶体管中的每一个的源极和块体彼此耦接。
15.根据权利要求14所述的电压供应器件，其中，所述第七NMOS晶体管具有比所述第六PMOS晶体管的跨导大的跨导。
16.根据权利要求8所述的电压供应器件，其中，所述第三控制信号发生器包括：
第七反相器，所述第七反相器适用于接收所述第三使能信号或所述接地电压；以及第八反相器，所述第八反相器具有与所述第七反相器的输出节点耦接的输入节点，
其中，所述第三控制信号通过所述第八反相器的输出节点来输出。
17.根据权利要求16所述的电压供应器件，
其中，所述第七反相器包括具有被施加所述第三分电源电压的源极的第七PMOS晶体管以及具有被施加所述第五分电源电压的源极的第八NMOS晶体管，以及
其中，所述第八反相器包括具有被施加所述第三分电源电压的源极的第八PMOS晶体管以及具有被施加所述第五分电源电压的源极的第九NMOS晶体管。
18.根据权利要求17所述的电压供应器件，其中，所述第七PMOS晶体管和第八PMOS晶体管以及所述第八NMOS晶体管和第九NMOS晶体管中的每一个的源极和块体彼此耦接。
19.根据权利要求18所述的电压供应器件，
其中，所述第八NMOS晶体管具有比所述第七PMOS晶体管的跨导大的跨导，以及
其中，所述第九NMOS晶体管具有比所述第八PMOS晶体管的跨导大的跨导。
20.根据权利要求8所述的电压供应器件，其中，所述单元切换电路包括：
第十NMOS晶体管，所述第十NMOS晶体管具有被施加所述第四控制信号的栅极、与第一节点耦接的漏极以及与所述接地电压耦接的源极；
第十一NMOS晶体管，所述第十一NMOS晶体管具有被施加所述第五控制信号的栅极、与第三节点耦接的漏极以及与所述第一节点耦接的源极；
第十二NMOS晶体管，所述第十二NMOS晶体管具有被施加所述第六控制信号的栅极、与第二节点耦接的漏极以及与所述第二电源电压耦接的源极；
第九PMOS晶体管，所述第九PMOS晶体管具有被施加所述第一控制信号的栅极、与所述第二节点耦接的漏极以及与所述第一电源电压耦接的源极；
第十PMOS晶体管，所述第十PMOS晶体管具有被施加所述第二控制信号的栅极、与所述第三节点耦接的漏极以及与所述第二节点耦接的源极；以及
第十一PMOS晶体管，所述第十一PMOS晶体管具有被施加所述第三控制信号的栅极、与所述第一节点耦接的漏极以及与第三电源电压耦接的源极。
21.根据权利要求20所述的电压供应器件，其中，所述第二电源电压和第三电源电压具有为所述第一电源电压一半的电压水平。
22.根据权利要求21所述的电压供应器件，其中，所述第十NMOS晶体管至第十二NMOS晶体管和所述第九PMOS晶体管至第十一PMOS晶体管中的每一个的源极和块体彼此耦接。
23.根据权利要求22所述的电压供应器件，
还包括与所述第三节点耦接的输出线，
其中，所述接地电压、所述第一电源电压和所述第二电源电压中的任意一个通过所述输出线被选择性地传输至所述非易失性存储单元。
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