TW201729197A - 產生施加給非揮發性記憶體單元的電壓的電壓供應裝置 - Google Patents

產生施加給非揮發性記憶體單元的電壓的電壓供應裝置 Download PDF

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Abstract

一種電壓供應裝置包括偏壓產生器、控制信號產生器和單元切換電路。偏壓產生器將第一電源電壓分壓以輸出多個分電源電壓。控制信號產生器接收多個分電源電壓以產生多個控制信號。單元切換電路接收多個控制信號來向非揮發性記憶體單元提供接地電壓、第一電源電壓或與第一電源電壓不同的第二電源電壓中的一個或更多個。偏壓產生器、控制信號產生器和單元切換電路中的每一個通過具有約7伏特至約15伏特的擊穿電壓的中壓MOS電晶體來實施。

Description

產生施加給非揮發性記憶體單元的電壓的電壓供應裝置
本申請要求於2016年2月12日提交的第10-2016-0016571號韓國專利申請的優先權，該韓國專利申請通過引用其整體台併於此。
相關申請的交叉引用
本公開各實施例大致上關於產生用於半導體裝置的記憶體單元的電壓的電壓供應裝置，更具體地，關於產生用於非揮發性記憶體單元的電壓的電壓供應裝置。
半導體裝置可以從外部設備接收電源電壓來操作。由該外部設備提供的電源電壓通常具有恆定的位準。一般地，在半導體裝置的操作中會使用具有不同位準的各種電壓。例如，在非揮發性記憶體(NVM)裝置的非揮發性記憶體(NVM)單元的操作中會用到具有不同電壓位準的至少讀取電壓、抹除電壓和編程電壓(也稱作寫入電壓)。因此，一般需要使用電壓供應裝置給NVM單元供應各種不同的電壓來操作這些NVM單元。
各實施例關於一種產生用於操作非揮發性記憶體單元的多個電壓的改善的電壓供應裝置。
根據一實施例，電壓供應裝置包括偏壓產生器、控制信號產生器和單元切換電路。偏壓產生器將第一電源電壓分壓以輸出多個分電源電壓。控制信號產生器接收多個分電源電壓以產生多個控制信號。單元切換電路接收多個控制信號以為非揮發性記憶體單元提供接地電壓、第一電源電壓或與第一電源電壓不同的第二電源電壓中的一個或更多個。偏壓產生器、控制信號產生器和單元切換電路中的每一個使用具有從約7伏特至約15伏特的擊穿電壓的中壓MOS電晶體來實施。
100‧‧‧電壓供應裝置
110‧‧‧位準偏移器
120‧‧‧單元切換電路
200‧‧‧電壓供應裝置
210‧‧‧偏壓產生器
220‧‧‧控制信號產生器
221‧‧‧第一和第六控制信號產生器
222‧‧‧第二控制信號產生器
223‧‧‧第三控制信號產生器
230‧‧‧單元切換電路
根據附圖和所附詳細描述，本發明的各實施例將變得更加明顯，其中：圖1是示出產生施加給非揮發性記憶體單元的電壓的常規電壓供應裝置的方塊圖。
圖2是在圖1中的電壓供應裝置中所包括的位準移位器的電路圖。
圖3是在圖1中的電壓供應裝置中所包括的單元切換電路的電路圖。
圖4是示出根據本發明一實施例的電壓供應裝置的方塊圖。
圖5是示出根據本發明一實施例的圖4中的電壓供應裝置中 所包括的偏壓產生器的電路圖。
圖6是示出根據本發明一實施例的圖4中的電壓供應裝置中所包括的控制信號產生器的方塊圖。
圖7是示出根據本發明一實施例的圖6中的控制信號產生器中所包括的第一控制信號產生器和第六控制信號產生器的邏輯電路圖。
圖8和圖9是示出根據本發明一實施例的在圖7中示出的第一控制信號產生器和第六控制信號產生器的操作的電路圖。
圖10是示出根據本發明的一實施例的圖6的第二控制信號產生器的示例配置的邏輯電路圖。
圖11和圖12是示出根據本發明一實施例的圖10中示出的第二控制信號產生器的操作的電路圖。
圖13是示出根據本發明的一實施例的圖6的控制信號產生器中所包括的第三控制信號產生器的邏輯電路圖。
圖14和圖15是示出根據本發明一實施例的圖13示出中的第三控制信號產生器的操作的電路圖。
圖16是示出根據本發明一實施例的圖4的電壓供應裝置中所包括的單元切換電路的電路圖。
圖17是示出根據本發明的一實施例的圖16的單元切換電路的操作的電路圖。
圖18是示出根據本發明一實施例的圖16的單元切換電路的操作的電路圖。
圖19是根據本發明一實施例的圖16的單元切換電路的操作 的電路圖。
以下將通過各個實施例參考附圖來描述本發明。
然而，本發明也可以以各種不同形式來實施，並且不應理解為受限於本文所述實施例。更確切地說，提供這些實施例作為示例使得本公開將徹底且完整，並能將本發明的各個方面和特徵充分地傳達給本領域技術人員。
將理解，儘管在本文中可能使用術語“第一”、“第二”、“第三”等來描述各個元件，這些元件不受這些術語限制。這些術語僅用於將一個元件與另一元件相區分。因此，在不偏離本發明的精神和範圍的前提下，下文描述的第一元件也可以稱為第二元件或第三元件。
附圖未必一定按比例，並且，在一些例子中，可能為了清楚地圖示實施例的特徵而誇大比例。
本文中所用的術語僅是出於描述特定實施例的目的，而非意圖限制本發明。如在本文中使用，單數形式也意圖包括複數形式，除非上下文中另有清晰指示。還將理解，在本文中使用術語“包括”、“包含”時指明所述元件的存在，且不排除一個或多個其他元件的存在或添加。如在本文中使用，術語“和/或”包括相關所列項目中的一個或更多個的任何組合和所有組合。
除非另有定義，否則本文中使用的包含技術和科學術語的所有術語具有與本發明所屬領域的一般技術人員所通常理解的含義相同的含 義。還將理解，諸如在常用詞典中所定義的術語的術語應理解為具有與其在相關領域背景中的含義相一致的含義，而不應以過於理想化或過於形式感的含義來理解，除非本文中如此明確地定義。
在以下描述中，闡述若干具體細節以提供關於本發明的徹底理解。可以在不存在這些具體細節中的一些或全部的前提下實踐本發明。在其他例子中，沒有詳細描述熟知的工藝結構和/或工藝以免不必要地使本發明模糊。
此外，當將一元件被稱作位於另一元件“上”、“之上”、“上方”、“下”或“下方”時，其意圖表示相對位置關係，而非用於限制該元件直接接觸該另一元件或兩者間存在至少一個中間元件的特定情況。因此，諸如在本文中使用的“上”、“之上”、“上方”、“下”、“之下”和“下方”等的術語僅是出於描述特定實施例的目的，而非意圖限制本公開的範圍。另外，當將一元件被稱作“連接”或“耦接”至另一元件時，該元件可以直接電連接或電耦接或機械連接或機械耦接至該另一元件，或者可以通過替換相互間的其他元件來形成連接關係或耦接關係。
還注意，在一些例子中，如相關領域的技術人員所明顯的，結合一實施例描述的特徵或元件可以單獨使用或與另一實施例的其他特徵或元件組合使用，除非另有特別指示。
圖1是示出產生施加給非揮發性記憶體單元的電壓的常規電壓供應裝置100的方塊圖。
參見圖1，常規電壓供應裝置100可以包括位準移位器110和單元切換電路120。
位準移位器110可以接收電源電壓以產生並輸出具有與該電源電壓不同位準的電壓。一般來說，位準移位器110可以產生高於電源電壓的電壓。單元切換電路120可以充當將由位準移位器110產生的高電壓選擇性地供應給半導體裝置的記憶體單元的開關。即，除電源電壓和接地電壓以外，可以將高電壓供應給記憶體單元。因此，可以使用各種不同的電壓(諸如由位準移位器110產生的高電壓、被輸入到位準移位器110的電源電壓和接地電壓)來對記憶體單元執行編程操作、抹除操作或讀取操作。
圖2是在電壓供應裝置100中所包括的位準移位器110的電路圖。
參見圖2，位準移位器110可以包括形成交叉耦合閂鎖結構的NMOS電晶體NM1和NM2對和PMOS電晶體PM1和PM2對。第一NMOS電晶體NM1的源極和第二NMOS電晶體NM2的源極共用耦接至接地電壓GND。第一NMOS電晶體NM1的汲極和第二NMOS電晶體NM2的汲極分別耦接至第一節點N1和第二節點N2。第一節點N1耦接至第二輸出節點OUT2。第二節點N2耦接至第一輸出節點OUT1。第一NMOS電晶體NM1的閘極耦接至反相器IN的輸出節點。第二NMOS電晶體NM2的閘極耦接至反相器IN的輸入節點。因此，施加給第二NMOS電晶體NM2的閘極的輸入信號可以被反相並被施加給第一NMOS電晶體NM1的閘極。電源電壓VDD或接地電壓GND可以被施加給反相器IN的輸入節點。第一PMOS電晶體PM1的源極和第二PMOS電晶體PM2的源極兩者均耦接至具有比電源電壓VDD的電壓高的電源電壓VDDH。第一PMOS電晶體PM1的汲極耦接至第二節點N2和第二PMOS電晶體PM2的閘極。第二PMOS電晶體PM2 的汲極耦接至第一節點N1和第一PMOS電晶體PM1的閘極。
在操作中，當電源電壓VDD被施加給反相器IN的輸入節點時，第一NMOS電晶體NM1可以關斷，而第二NMOS電晶體NM2可以導通。由於第二NMOS電晶體NM2導通，因此接地電壓GND可以通過與第二節點N2耦接的第一輸出節點OUT1來輸出。由於接地電壓GND被施加給第二節點N2，因此第二PMOS電晶體PM2可以導通，且高電源電壓VDDH可以通過與第一節點N1耦接的第二輸出節點OUT2來輸出。
當接地電壓GND被施加給反相器IN的輸入節點時，第二NMOS電晶體NM2可以關斷，而第一NMOS電晶體NM1可以導通。由於第一NMOS電晶體NM1導通，所以接地電壓GND可以通過與第一節點N1耦接的第二輸出節點OUT2來輸出。由於接地電壓GND被施加給第一節點N1，因此第一PMOS電晶體PM1可以導通，且高電源電壓VDDH可以通過與第二節點N2耦接的第一輸出節點OUT1來輸出。
照此，根據位準移位器110，具有接地電壓GND與電源電壓VDD之間的範圍的輸入信號可以被轉換為具有接地電壓GND與高電源電壓VDDH之間的範圍、通過第二輸出節點OUT2和第一輸出節點OUT1的輸出信號。在此類情況中，電源電壓VDD可以對應于高於15伏特的高電壓，例如約18伏特的高電壓。因此，第一NMOS電晶體NM1和第二NMOS電晶體NM2以及第一PMOS電晶體PM1和第二PMOS電晶體PM2必須通過使用具有高於高電源電壓VDDH的閘極源極擊穿電壓和汲極源極擊穿電壓的高壓MOS電晶體來實現。
圖3是在電壓供應裝置100中所包括的單元切換電路120的 電路圖。
參見圖3，單元切換電路120可以包括PMOS電晶體PM3和PM4對和NMOS電晶體NM3。第一PMOS電晶體PM3的源極和汲極可以分別耦接至第二電源電壓VDD/2和第一節點N3。第一節點N3可以耦接至單元切換電路120的輸出節點OUT3。第二PMOS電晶體PM4的源極和汲極可以分別耦接至第一電源電壓VDD和第一節點N3。NMOS電晶體NM3的汲極和源極可以分別耦接至第一節點N3和接地電壓GND。第一致能信號EN1至第三致能信號EN3可以被分別施加給NMOS電晶體NM3的閘極、第一PMOS電晶體PM3的閘極以及第二PMOS電晶體PM4的閘極。
當所有的第一致能信號EN1至第三致能信號EN3具有第一電源電壓VDD時，NMOS電晶體NM3可以導通，而第一PMOS電晶體PM3和第二PMOS電晶體PM4可以關斷。在此類情況中，接地電壓GND可以通過輸出節點OUT3來輸出。
當第一致能信號EN1和第三致能信號EN3具有接地電壓GND，而第二致能信號EN2具有第一電源電壓VDD時，第二PMOS電晶體PM4可以導通，而NMOS電晶體NM3和第一PMOS電晶體PM3可以關斷。在此類情況中，第一電源電壓VDD可以通過輸出節點OUT3來輸出。
當第一致能信號EN1和第二致能信號EN2具有接地電壓GND，而第三致能信號EN3具有第一電源電壓VDD時，第一PMOS電晶體PM3可以導通，而NMOS電晶體NM3和第二PMOS電晶體PM4可以關斷。在此類情況中，第二電源電壓VDD/2可以通過輸出節點OUT3來輸出。
照此，根據第一致能信號EN1至第三致能信號EN3的電壓 位準，單元切換電路120可以輸出接地電壓GND、第一電源電壓VDD或第二電源電壓VDD/2。單元切換電路120的輸出電壓可以被施加給半導體裝置的記憶體單元。在單元切換電路120的操作期間，高於15伏特的高電壓(例如，約18伏特)可以被施加給NMOS電晶體NM3和第一PMOS電晶體PM3和第二PMOS電晶體PM4。因此，NMOS電晶體NM3和第一PMOS電晶體PM3和第二PMOS電晶體PM4必須通過使用具有高於18伏特的閘極源極擊穿電壓和汲極源極擊穿電壓的高壓MOS電晶體來實現。
圖4是示出根據本發明一實施例的電壓供應裝置200的方塊圖。
電壓供應裝置200可以僅包括中壓MOS電晶體。具體地，參見圖4，電壓供應裝置200可以包括偏壓產生器210、控制信號產生器220和單元切換電路230。
偏壓產生器210可以將電源電壓VDD分壓以輸出多個分電源電壓。控制信號產生器220可以從偏壓產生器210接收多個分電源電壓以產生多個控制信號。單元切換電路230可以接收控制信號並且可以將各個操作電壓供應給NVM單元。在電壓供應裝置200中，根據本實施例，偏壓產生器210、控制信號產生器220和單元切換電路230中的每個可以包括一個或更多個MOS電晶體。每個MOS電晶體可以是中壓MOS電晶體，其具有與在約7伏特與約15伏特之間的中等位準電壓對應的閘極源極擊穿電壓和汲極源極擊穿電壓。即，在電壓供應裝置200中不採用高壓MOS電晶體。因此，被施加在中壓MOS電晶體中的每一個的閘極與源極之間的電壓以及汲極與源極之間的電壓應低於中壓MOS電晶體的閘極源極擊穿電壓和汲極 源極擊穿電壓。下文將更詳細描述包括中壓MOS電晶體組成的電壓供應裝置200的配置和操作。
圖5是示出在電壓供應裝置200中所包括的偏壓產生器210的電路圖。
參見圖5，偏壓產生器210可以包括在第一電源電壓VDD與接地電壓GND之間串聯耦接的多個電阻器R31至R36以及NMOS電晶體NM31。儘管圖5示出電阻器R31至R36的數目是6的示例，但是本公開不限於此。例如，在第一電源電壓VDD與接地電壓GND之間串聯耦接的電阻器的數目可以大於6或小於6。
在一實施例中，多個電阻器R31至R36中的每一個可以具有基本上相同的電阻值R。第一電阻器R31可以耦接在第一電源電壓VDD與第一節點N31之間，且第一節點N31可以耦接至第一輸出節點OUT31。第二電阻器R32可以耦接在第一節點N31與第二節點N32之間，並且第二節點N32可以耦接至第二輸出節點OUT32。第三電阻器R33可以耦接在第二節點N32與第三節點N33之間，且第三節點N33可以耦接至第三輸出節點OUT33。第四電阻器R34可以耦接在第三節點N33與第四節點N34之間，且第四節點N34可以耦接至第四輸出節點OUT34。第五電阻器R35可以耦接在第四節點N34與第五節點N35之間，且第五節點N35可以耦接至第五輸出節點OUT35。第六電阻器R36可以耦接在第五節點N35與NMOS電晶體NM31的汲極之間。
NMOS電晶體NM31的源極可以耦接至接地電壓GND。致能信號EN31可以被輸入到NMOS電晶體NM31的閘極。NMOS電晶體NM31 的源極可以耦接至NMOS電晶體NM31的塊體。因此，NMOS電晶體NM31的源極和塊體可以具有基本上相同的電位。
當被輸入到NMOS電晶體NM31的閘極的致能信號EN31具有高位準電壓(例如+6伏特)時，NMOS電晶體NM31可以導通，並且，可以在第一電源電壓VDD與接地電壓GND之間提供電流路徑。在此情況中，由於電阻器R31至R36具有相同的電阻值R，因此在電阻器R31至R36上產生的電壓降可以具有相同的值，並且多個分電源電壓可以通過第一輸出節點OUT31至第五輸出節點OUT35來輸出。第一分電源電壓(5×VDD/6)可以通過第一輸出節點OUT31來輸出，且第二分電源電壓(2×VDD/3)可以通過第二輸出節點OUT32來輸出。此外，第三分電源電壓(0.5×VDD)可以通過第三輸出節點OUT33來輸出，第四分電源電壓(VDD/3)可以通過第四輸出節點OUT34來輸出，以及第五分電源電壓(VDD/6)可以通過第五輸出節點OUT35來輸出。
在一實施例中，當第一電源電壓VDD是+18伏特時，+15伏特、+12伏特、+9伏特、+6伏特和+3伏特的分電源電壓可以分別通過第一輸出節點至第五輸出節點OUT31、OUT32、OUT33、OUT34和OUT35來輸出。+15伏特、+12伏特、+9伏特、+6伏特和+3伏特的分電源電壓可以被輸入到控制信號產生器220。
在偏壓產生器210中所用的NMOS電晶體NM31可以充當在第六電阻器R36與接地電壓GND之間耦接的開關。因此，施加給NMOS電晶體NM31的閘極的致能信號EN31應具有高於NMOS電晶體NM31的閾值電壓的電壓位準(例如，+6伏特)，以使NMOS電晶體NM31導通。在 此情況中，在NMOS電晶體NM31的閘極與源極之間的電壓差可以是6伏特，在NMOS電晶體NM31的汲極與源極之間的電壓差可以是0伏特。即，可以將比與中壓MOS電晶體的汲極接面擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM31的閘極與源極之間以及汲極與源極之間。因此，NMOS電晶體NM31可以通過使用中壓MOS電晶體來實施。
圖6是示出在根據本發明的一實施例中的電壓供應裝置200中所包括的控制信號產生器220的示例的方塊圖。
參見圖6，控制信號產生器220可以包括第一和第六控制信號產生器221、第二控制信號產生器222和第三控制信號產生器223。
第一和第六控制信號產生器221可以耦接至偏壓產生器210的第一輸出節點OUT31至第五輸出節點OUT35。因此，第一和第六控制信號產生器221可以接收第一至第五分電源電壓5×VDD/6、2×VDD/3、0.5×VDD、VDD/3和VDD/6。此外，第一和第六控制信號產生器221還可以接收第一致能信號EN41、接地電壓GND以及第一電源電壓VDD。第一和第六控制信號產生器221可以從第一致能信號EN41和第一至第五分電源電壓5×VDD/6、2×VDD/3、0.5×VDD、VDD/3和VDD/6產生並輸出第一控制信號CTRP1和第六控制信號CTRN3.
第二控制信號產生器222可以耦接至偏壓產生器210的第三輸出節點OUT33和第五輸出節點OUT35。因此，第二控制信號產生器222可以接收第三分電源電壓0.5×VDD和第五分電源電壓VDD/6。此外，第二控制信號產生器222還可以接收第二致能信號EN42和接地電壓GND。第二控制信號產生器222可以從第二致能信號EN42、第三分電源電壓0.5×VDD 和第五分電源電壓VDD/6來產生並輸出第二控制信號CTRP2。
第三控制信號產生器223可以耦接至偏壓產生器210的第三輸出節點OUT33和第五輸出節點OUT35。因此，第三控制信號產生器223可以接收第三分電源電壓0.5×VDD和第五分電源電壓VDD/6。此外，第三控制信號產生器223還可以接收第三致能信號EN43和接地電壓GND。第三控制信號產生器223可以從第三致能信號EN43、第三分電源電壓0.5×VDD和第五分電源電壓VDD/6來產生並輸出第三控制信號CTRP3。
控制信號產生器220可以將第三致能信號EN43輸出為控制信號產生器220的第四控制信號CTRN1。控制信號產生器220還可以將第三分電源電壓0.5×VDD輸出為控制信號產生器220的第五控制信號CTRN2。
圖7是示出在控制信號產生器220中所包括的第一和第六控制信號產生器221的邏輯電路圖。圖8和圖9是示出第一和第六控制信號產生器221的操作的電路圖。
參見圖7至圖9，第一和第六控制信號產生器221可以包括多個串聯的反相器IN1至IN5。
第一反相器IN1可以接收第一致能信號EN41或接地電壓GND。第一反相器IN1的輸出節點可以直接耦接至第二反相器IN2的輸入節點。第二反相器IN2的輸出節點可以直接耦接至第三反相器IN3的輸入節點。第六控制信號CTRN3可以通過第三反相器IN3的輸出節點來輸出。第三反相器IN3的輸出節點可以直接耦接至第四反相器IN4的輸入節點。第四反相器IN4的輸出節點可以直接耦接至第五反相器IN5的輸入節點。第一控制信號CTRP1可以通過第五反相器IN5的輸出節點來輸出。
第一反相器IN1至第五反相器IN5中的每一個可以通過使用CMOS反相器來實現。第一反相器IN1可以包括在偏壓產生器210的第三輸出節點OUT33與第五輸出節點OUT35之間串聯耦接的第一PMOS電晶體PM41和第一NMOS電晶體NM41。第一NMOS電晶體NM41的跨導(Gm)可以大於第一PMOS電晶體PM41的跨導。在此類情況中，由第一NMOS電晶體NM41佔用的面積可以大於由第一PMOS電晶體PM41佔用的面積。第一NMOS電晶體NM41的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第一NMOS電晶體NM41的源極和塊體。第一PMOS電晶體PM41的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第一PMOS電晶體PM41的源極和塊體。第一NMOS電晶體NM41的閘極和第一PMOS電晶體PM41的閘極可以共同地耦接至單個輸入線。第一NMOS電晶體NM41的源極可以耦接至第五輸出節點OUT35。因此，可以將第五分電源電壓VDD/6施加給第一NMOS電晶體NM41的源極。第一PMOS電晶體PM41的源極可以耦接至第三輸出節點OUT33。因此，可以將第三分電源電壓0.5×VDD施加給第一PMOS電晶體PM41的源極。第一NMOS電晶體NM41的汲極和第一PMOS電晶體PM41的汲極可以彼此耦接以構成第一反相器IN1的輸出節點ON1。
第二反相器IN2可以包括在偏壓產生器210的第二輸出節點OUT32與第四輸出節點OUT34之間串聯耦接的第二PMOS電晶體PM42和第二NMOS電晶體NM42。第二NMOS電晶體NM42的跨導可以大於第二PMOS電晶體PM42的跨導。在此類情況中，由第二NMOS電晶體NM42佔用的面積可以大於由第二PMOS電晶體PM42佔用的面積。第二NMOS 電晶體NM42的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第二NMOS電晶體NM42的源極和塊體。第二PMOS電晶體PM42的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第二PMOS電晶體PM42的源極和塊體。第二NMOS電晶體NM42的閘極和第二PMOS電晶體PM42的閘極可以耦接至第一反相器IN1的輸出節點ON1。第二NMOS電晶體NM42的源極可以耦接至第四輸出節點OUT34。因此，可以將第四分電源電壓VDD/3施加給第二NMOS電晶體NM42的源極。第二PMOS電晶體PM42的源極可以耦接至第二輸出節點OUT32。因此，可以將第二分電源電壓2×VDD/3施加給第二PMOS電晶體PM42的源極。第二NMOS電晶體NM42的汲極和第二PMOS電晶體PM42的汲極可以彼此耦接以構成第二反相器IN2的輸出節點ON2。
第三反相器IN3可以包括在偏壓產生器210的第一輸出節點OUT31與第三輸出節點OUT33之間串聯耦接的第三PMOS電晶體PM43和第三NMOS電晶體NM43。第三NMOS電晶體NM43的跨導可以大於第三PMOS電晶體PM43的跨導。在此情況中，由第三NMOS電晶體NM43佔用的面積可以大於由第三PMOS電晶體PM43佔用的面積。第三NMOS電晶體NM43的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第三NMOS電晶體NM43的源極和塊體。第三PMOS電晶體PM43的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第三PMOS電晶體PM43的源極和塊體。第三NMOS電晶體NM43的閘極和第三PMOS電晶體PM43的閘極可以耦接至第二反相器IN2的輸出節點。第三NMOS電晶體NM43的源極可以耦接至第三輸出節點OUT33。因此，可以將第三分電源電壓 0.5×VDD施加給第三NMOS電晶體NM43的源極。第三PMOS電晶體PM43的源極可以耦接至第一輸出節點OUT31。因此，可以將第一分電源電壓5×VDD/6施加給第三PMOS電晶體PM43的源極。第三NMOS電晶體NM43的汲極和第三PMOS電晶體PM43的汲極可以彼此耦接以構成第三反相器IN3的輸出節點ON3。第六控制信號CTRN3可以通過第三反相器IN3的輸出節點來輸出。
第四反相器IN4可以包括在第一電源電壓VDD與偏壓產生器210的第二輸出節點OUT32之間串聯耦接的第四PMOS電晶體PM44和第四NMOS電晶體NM44。第四NMOS電晶體NM44的跨導可以大於第四PMOS電晶體PM44的跨導。在此情況中，由第四NMOS電晶體NM44佔用的面積可以大於由第四PMOS電晶體PM44佔用的面積。第四NMOS電晶體NM44的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第四NMOS電晶體NM44的源極和塊體。第四PMOS電晶體PM44的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第四PMOS電晶體PM44的源極和塊體。第四NMOS電晶體NM44的閘極和第四PMOS電晶體PM44的閘極可以耦接至第三反相器IN3的輸出節點。第四NMOS電晶體NM44的源極可以耦接至第二輸出節點OUT32。因此，可以將第二分電源電壓2×VDD/3施加給第四NMOS電晶體NM44的源極。第四PMOS電晶體PM44的源極可以耦接至第一電源電壓VDD。因此，可以將第一電源電壓VDD施加給第四PMOS電晶體PM44的源極。第四NMOS電晶體NM44的汲極和第四PMOS電晶體PM44的汲極可以彼此耦接以構成第四反相器IN4的輸出節點ON4。
第五反相器IN5可以包括在第一電源電壓VDD與偏壓產生器210的第二輸出節點OUT32之間串聯耦接的第五PMOS電晶體PM45和第五NMOS電晶體NM45。第五NMOS電晶體NM45的跨導可以大於第五PMOS電晶體PM45的跨導。在此情況中，由第五NMOS電晶體NM45佔用的面積可以大於由第五PMOS電晶體PM45佔用的面積。第五NMOS電晶體NM45的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第五NMOS電晶體NM45的源極和塊體。第五PMOS電晶體PM45的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給第五PMOS電晶體PM45的源極和塊體。第五NMOS電晶體NM45的閘極和第五PMOS電晶體PM45的閘極可以耦接至第四反相器IN4的輸出節點。第五NMOS電晶體NM45的源極可以耦接至第二輸出節點OUT32。因此，可以將第二分電源電壓2×VDD/3施加給第五NMOS電晶體NM45的源極。第五PMOS電晶體PM45的源極可以耦接至第一電源電壓VDD。因此，可以將第一電源電壓VDD施加給第五PMOS電晶體PM45的源極。第五NMOS電晶體NM45的汲極和第五PMOS電晶體PM45的汲極可以彼此耦接以構成第五反相器IN5的輸出節點ON5。第一控制信號CTRP1可以通過第五反相器IN5的輸出節點來輸出。
如圖8所示，當第一電源電壓VDD是18伏特且6伏特的第一致能信號EN41被施加給第一反相器IN1的輸入節點時，第一NMOS電晶體NM41的閘極可以具有比第一NMOS電晶體NM41的塊體高出3伏特的電壓位準，而第一PMOS電晶體PM41的閘極可以具有比第一PMOS電晶體PM41的塊體低3伏特的電壓位準。因為第一NMOS電晶體NM41的跨 導大於第一PMOS電晶體PM41的跨導，所以與施加給第一NMOS電晶體NM41的源極的第五分電源電壓VDD/6對應的3伏特可以通過第一反相器IN1的輸出節點ON1來輸出。
在此情況中，在第一NMOS電晶體NM41的閘極與源極之間的電壓差可以是3伏特，在第一NMOS電晶體NM41的汲極與源極之間的電壓差可以是0伏特。此外，在第一PMOS電晶體PM41的閘極與源極之間的電壓差可以是3伏特，並且在第一PMOS電晶體PM41的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第一NMOS電晶體NM41和第一PMOS電晶體PM41中的每一個的閘極與源極之間以及汲極與源極之間。
第一反相器IN1的3伏特的輸出電壓可以被施加給第二反相器IN2的輸入節點。因此，第二NMOS電晶體NM42的閘極可以具有比第二NMOS電晶體NM42的塊體低3伏特的電壓位準，並且，第二PMOS電晶體PM42的閘極可以具有比第二PMOS電晶體PM42的塊體低9伏特的電壓位準。結果，第二NMOS電晶體NM42可以關斷，而第二PMOS電晶體PM42可以導通。因此，與施加給第二PMOS電晶體PM42的源極的第二分電源電壓2×VDD/3對應的12伏特可以通過第二反相器IN2的輸出節點ON2來輸出。
在此情況中，在第二NMOS電晶體NM42的閘極與源極之間的電壓差可以是3伏特，並且，在第二NMOS電晶體NM42的汲極與源極之間的電壓差可以是6伏特。此外，在第二PMOS電晶體PM42的閘極與 源極之間的電壓差可以是9伏特，並且，在第二PMOS電晶體PM42的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第二NMOS電晶體NM42和第二PMOS電晶體PM42中的每一個的閘極與源極之間以及汲極與源極之間。
第二反相器IN2的12伏特的輸出電壓可以被施加給第三反相器IN3的輸入節點。因此，第三NMOS電晶體NM43的閘極可以具有比第三NMOS電晶體NM43的塊體高出3伏特的電壓位準，並且，第三PMOS電晶體PM43的閘極可以具有比第三PMOS電晶體PM43的塊體低3伏特的電壓位準。由於第三NMOS電晶體NM43的跨導大於第三PMOS電晶體PM43的跨導，所以與施加給第三NMOS電晶體NM43的源極的第三分電源電壓0.5×VDD對應的9伏特可以通過第三反相器IN3的輸出節點ON3來輸出。從第三反相器IN3的輸出節點輸出的第三分電源電壓0.5×VDD(即9伏特)可以用作第六控制信號CTRN3。
在此類情況中，在第三NMOS電晶體NM43的閘極與源極之間電壓差可以是3伏特，而在第三NMOS電晶體NM43的汲極與源極之間的電壓差可以是0伏特。此外，在第三PMOS電晶體PM43的閘極與源極之間的電壓差可以是3伏特，並且，在第三PMOS電晶體PM43的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第三NMOS電晶體NM43和第三PMOS電晶體PM43中的每一個的閘極與源極之間以及汲極與源極之間。
第三反相器IN3的9伏特的輸出電壓可以被施加給第四反相器IN4的輸入節點。因此，第四NMOS電晶體NM44的閘極可以具有比第四NMOS電晶體NM44的塊體低出3伏特的電壓位準，且第四PMOS電晶體PM44的閘極可以具有比第四PMOS電晶體PM44的塊體低出9伏特的電壓位準。因此，第四NMOS電晶體NM44可以關斷，而第四PMOS電晶體PM44可以導通。因此，與施加給第四PMOS電晶體PM44的源極的第一電源電壓VDD對應的18伏特可以通過第四反相器IN4的輸出節點ON4來輸出。
在此情況中，在第四NMOS電晶體NM44的閘極與源極之間的電壓差可以是3伏特，並且，在第四NMOS電晶體NM44的汲極與源極之間的電壓差可以是6伏特。此外，在第四PMOS電晶體PM44的閘極與源極之間的電壓差可以是9伏特，並且，在第四PMOS電晶體PM44的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第四NMOS電晶體NM44和第四PMOS電晶體PM44中的每一個的閘極與源極之間以及汲極與源極之間。
第四反相器IN4的18伏特的輸出電壓可以被施加給第五反相器IN5的輸入節點。因此，第五NMOS電晶體NM45的閘極可以具有比第五NMOS電晶體NM45的塊體高出6伏特的電壓位準，並且，第五PMOS電晶體PM45的閘極可以具有等於第五PMOS電晶體PM45的塊體的電壓位準的電壓位準。因此，第五NMOS電晶體NM45可以導通，而第五PMOS電晶體PM45可以關斷。因此，與施加給第五NMOS電晶體NM45的源極 的第二分電源電壓2×VDD/3對應的12伏特可以通過第五反相器IN5的輸出節點來輸出。從第五反相器IN5的輸出節點ON5輸出的第二分電源電壓2×VDD/3(即12伏特)可以用作第一控制信號CTRP1。
在此情況中，在第五NMOS電晶體NM45的閘極與源極之間的電壓差可以是6伏特，而在第五NMOS電晶體NM45的汲極與源極之間的電壓差可以是0伏特。此外，在第五PMOS電晶體PM45的閘極與源極之間的電壓差可以是0伏特，而在第五PMOS電晶體PM45的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第五NMOS電晶體NM45和第五PMOS電晶體PM45中的每一個的閘極與源極之間以及汲極與源極之間。
如圖9所示，當第一電源電壓VDD是18伏特且接地電壓GND被施加給第一反相器IN1的輸入節點時，第一NMOS電晶體NM41的閘極可以具有比第一NMOS電晶體的塊體低3伏特的電壓位準，而第一PMOS電晶體PM41的閘極可以具有比第一PMOS電晶體PM41的塊體低9伏特的電壓位準。因此，第一NMOS電晶體NM41可以關斷，而第一PMOS電晶體PM41可以導通。因此，與施加給第一PMOS電晶體PM41的源極的第三分電源電壓0.5×VDD對應的9伏特可以通過第一反相器IN1的輸出節點ON1來輸出。
在此情況中，在第一NMOS電晶體NM41的閘極與源極之間的電壓差可以是3伏特，而在第一NMOS電晶體NM41的汲極與源極之間的電壓差可以是6伏特。此外，在第一PMOS電晶體PM41的閘極與源極 之間的電壓差可以是9伏特，而在第一PMOS電晶體PM41的汲極與源極之間的電壓差可以是0伏特。因此，比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓可以被施加在第一NMOS電晶體NM41和第一PMOS電晶體PM41中的每一個的閘極與源極之間以及汲極與源極之間。
第一反相器IN1的9伏特的輸出電壓可以被施加給第二反相器IN2的輸入節點。因此，第二NMOS電晶體NM42的閘極可以具有比第二NMOS電晶體NM42的塊體高出3伏特的電壓位準，並且，第二PMOS電晶體PM42的閘極可以具有比第二PMOS電晶體PM42的塊體低3伏特的電壓位準。由於第二NMOS電晶體NM42的跨導大於第二PMOS電晶體PM42的跨導，因此與施加給第二NMOS電晶體NM42的源極的第四分電源電壓VDD/3對應的6伏特可以通過第二反相器IN2的輸出節點ON2來輸出。
在此情況中，在第二NMOS電晶體NM42的閘極與源極之間的電壓差可以是3伏特，在第二NMOS電晶體NM42的汲極與源極之間的電壓差可以是0伏特。此外，在第二PMOS電晶體PM42的閘極與源極之間的電壓差可以是3伏特，而在第二PMOS電晶體PM42的汲極與源極之間的電壓差可以是6伏特。因此，可以將與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第二NMOS電晶體NM42和第二PMOS電晶體PM42中的每一個的閘極與源極之間以及汲極與源極之間。
第二反相器IN2的6伏特的輸出電壓可以被施加給第三反相器IN3的輸入節點。因此，第三NMOS電晶體NM43的閘極可以具有比第 三NMOS電晶體NM43的塊體低3伏特的電壓位準，而第三PMOS電晶體PM43的閘極可以具有比第三PMOS電晶體PM43的塊體低9伏特的電壓位準。因此，第三NMOS電晶體NM43可以關斷，而第三PMOS電晶體PM43可以導通。因此，與施加給第三PMOS電晶體PM43的源極的第一分電源電壓5×VDD/6對應的15伏特可以通過第三反相器IN3的輸出節點來輸出。從第三反相器IN3的輸出節點ON3輸出的第一分電源電壓5×VDD/6(即15伏特)可以用作第六控制信號CTRN3。
在此情況中，在第三NMOS電晶體NM43的閘極與源極之間的電壓差可以是3伏特，並且，在第三NMOS電晶體NM43的汲極與源極之間的電壓差可以是6伏特。此外，在第三PMOS電晶體PM43的閘極與源極之間的電壓差可以是9伏特，而在第三PMOS電晶體PM43的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第三NMOS電晶體NM43和第三PMOS電晶體PM43中的每一個的閘極與源極之間以及汲極與源極之間。
第三反相器IN3的15伏特的輸出電壓可以被施加給第四反相器IN4的輸入節點。因此，第四NMOS電晶體NM44的閘極可以具有比第四NMOS電晶體NM44的塊體高出3伏特的電壓位準，而第四PMOS電晶體PM44的閘極可以具有比第四PMOS電晶體PM44的塊體低3伏特的電壓位準。由於第四NMOS電晶體NM44的跨導大於第四PMOS電晶體PM44的跨導，所以與施加給第四NMOS電晶體NM44的源極的第二分電源電壓2×VDD/3對應的12伏特可以通過第四反相器IN4的輸出節點ON4來輸出。
在此情況中，在第四NMOS電晶體NM44的閘極與源極之間的電壓差可以是3伏特，而在第四NMOS電晶體NM44的汲極與源極之間的電壓差可以是0伏特。此外，在第四PMOS電晶體PM44的閘極與源極之間的電壓差可以是3伏特，而在第四PMOS電晶體PM44的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第四NMOS電晶體NM44和第四PMOS電晶體PM44中的每一個的閘極與源極之間以及汲極與源極之間。
第四反相器IN4的12伏特的輸出電壓可以被施加給第五反相器IN5的輸入節點。因此，第五NMOS電晶體NM45的閘極可以具有等於第五NMOS電晶體NM45的塊體的電壓位準，而第五PMOS電晶體PM45的閘極可以具有比第五PMOS電晶體PM45的塊體低6伏特的電壓位準。因此，第五PMOS電晶體PM45可以導通，而第五NMOS電晶體NM45可以關斷。因此，與施加給第五PMOS電晶體PM45的源極的第一電源電壓VDD對應的18伏特可以通過第五反相器IN5的輸出節點來輸出。從第五反相器IN5的輸出節點ON5輸出的第一電源電壓VDD(即18伏特)可以用做第一控制信號CTRP1。
在此情況中，在第五NMOS電晶體NM45的閘極與源極之間的電壓差可以是0伏特，並且，在第五NMOS電晶體NM45的汲極與源極之間的電壓差可以是6伏特。此外，在第五PMOS電晶體PM45的閘極與源極之間的電壓差可以是6伏特，而在第五PMOS電晶體PM45的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極 源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第五NMOS電晶體NM45和第五PMOS電晶體PM45中的每一個的閘極與源極之間以及汲極與源極之間。
如上所述，當第一和第六控制信號產生器221操作以產生第一控制信號CTRP1和第六控制信號CTRN3時，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在構成第一和第六控制信號產生器221的第一NMOS電晶體NM41至第五NMOS電晶體NM5以及第一PMOS電晶體PM41至第五PMOS晶體PM5中的每一個的閘極與源極之間以及汲極與源極之間。因此，可以不使用具有約18伏特的高汲極接面擊穿電壓的高壓MOS電晶體，而是僅使用中壓MOS電晶體，來實現第一和第六控制信號產生器221。
圖10是示出根據本發明一實施例的圖6中的第二控制信號產生器222的示例的邏輯電路圖。圖11和圖12是示出第二控制信號產生器222的操作的電路圖。
參見圖10至圖12，第二控制信號產生器222可以包括單個反相器(即第六反相器IN6)。第六反相器IN6可以接收第二致能信號EN42或接地電壓GND。第二控制信號CTRP2可以通過第六反相器IN6的輸出節點來輸出。第六反相器IN6可以通過使用CMOS反相器來實現。第六反相器IN6可以包括在偏壓產生器210的第三輸出節點OUT33與第五輸出節點OUT35之間串聯耦接的PMOS電晶體PM51和NMOS電晶體NM51。NMOS電晶體NM51的跨導可以大於PMOS電晶體PM51的跨導。在此情況中，由NMOS電晶體NM51佔用的面積可以大於由PMOS電晶體PM51佔用的面 積。NMOS電晶體NM51的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給NMOS電晶體NM51的源極和塊體。PMOS電晶體PM51的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給PMOS電晶體PM51的源極和塊體。NMOS電晶體NM51和PMOS電晶體PM51的閘極可以共同地耦接至單個輸入線。NMOS電晶體NM51的源極可以耦接至第五輸出節點OUT35。因此，可以將第五分電源電壓VDD/6施加給NMOS電晶體NM51的源極。PMOS電晶體PM51的源極可以耦接至第三輸出節點OUT33。因此，可以將第三分電源電壓0.5×VDD施加給PMOS電晶體PM51的源極。NMOS電晶體NM51和PMOS電晶體PM51的汲極可以彼此耦接以構成第六反相器IN6的輸出節點ON6。
如圖11所示，當第一電源電壓VDD是18伏特且6伏特的第二致能信號EN42被施加給第六反相器IN6的輸入節點時，NMOS電晶體NM51的閘極可以具有比NMOS電晶體NM51的塊體高出3伏特的電壓，而PMOS電晶體PM51的閘極可以具有比PMOS電晶體PM51的塊體低3伏特的電壓位準。由於NMOS電晶體NM51的跨導大於PMOS電晶體PM51的跨導，所以與施加給NMOS電晶體NM51的源極的第五分電源電壓VDD/6對應的3伏特可以通過第六反相器IN6的輸出節點ON6來輸出。從第六反相器IN6的輸出節點ON6輸出的第五分電源電壓VDD/6(即3伏特)可以用作第二控制信號CTRP2。
在此情況中，在NMOS電晶體NM51的閘極與源極之間的電壓差可以是3伏特，而在NMOS電晶體NM51的汲極與源極之間的電壓差可以是0伏特。此外，在PMOS電晶體PM51的閘極與源極之間的電壓差 可以是3伏特，而在PMOS電晶體PM51的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM51和PMOS電晶體PM51的每一個的閘極與源極之間以及汲極與源極之間。
如圖12所示，當第一電源電壓VDD是18伏特且接地電壓GND被施加給第六反相器IN6的輸入節點時，NMOS電晶體NM51的閘極可以具有比NMOS電晶體NM51的塊體低3伏特的電壓位準，而PMOS電晶體PM51的閘極可以具有比PMOS電晶體PM51的塊體低9伏特的電壓位準。因此，NMOS電晶體NM51可以關斷，而PMOS電晶體PM51可以導通。因此，與施加給PMOS電晶體PM51的源極的第三分電源電壓0.5×VDD對應的9伏特可以通過第六反相器IN6的輸出節點ON6來輸出。從第六反相器IN6的輸出節點ON6輸出的第三分電源電壓0.5×VDD(即9伏特)可以用做第二控制信號CTRP2。
在此情況中，在NMOS電晶體NM51的閘極與源極之間的電壓差可以是3伏特，並且，而在NMOS電晶體NM51的汲極與源極之間的電壓差可以是6伏特。此外，在PMOS電晶體PM51的閘極與源極之間的電壓差可以是9伏特，並且，在PMOS電晶體PM51的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特的電壓施加在NMOS電晶體NM51和PMOS電晶體PM51的每一個的閘極與源極之間以及汲極與源極之間。因此，可以不使用具有約18伏特的高汲極接面擊穿電壓的高壓MOS電晶體，而是只使用中壓MOS電晶體，來實現第二控制信號產生器222。
圖13是示出根據本發明一實施例的圖6中的第三控制信號產生器223的示例的邏輯電路圖。圖14和圖15是示出根據本發明一實施例的第三控制信號產生器223的操作的電路圖。
參見圖13至圖15，第三控制信號產生器223可以包括以串聯方式連接的兩個反相器，即第七反相器IN7和第八反相器IN8。
第七反相器IN7可以接收第三致能信號EN43或接地電壓GND。第七反相器IN7的輸出節點ON7可以直接耦接至第八反相器IN8的輸入節點。第三控制信號CTRP3可以通過第八反相器IN8的輸出節點ON8來輸出。第七反相器IN7和第八反相器IN8中的每一個可以通過使用CMOS反相器來實現。
第七反相器IN7可以包括在偏壓產生器210的第三輸出節點OUT33與第五輸出節點OUT35之間串聯耦接的PMOS電晶體PM61和NMOS電晶體NM61。NMOS電晶體NM61的跨導可以大於PMOS電晶體PM61的跨導。在此類情況中，由NMOS電晶體NM61佔用的面積可以大於由PMOS電晶體PM61佔用的面積。NMOS電晶體NM61的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給NMOS電晶體NM61的源極和塊體。PMOS電晶體PM61的源極和塊體也可以彼此耦接。因此，可以將相同的偏壓施加給PMOS電晶體PM61的源極和塊體。NMOS電晶體NM61和PMOS電晶體PM61的閘極可以共同地耦接至單個輸入線。NMOS電晶體NM61的源極可以耦接至第五輸出節點OUT35。因此，可以將第五分電源電壓VDD/6施加給NMOS電晶體NM61的源極。PMOS電晶體PM61的源極可以耦接至第三輸出節點OUT33。因此，可以將第三分電源電壓0.5×VDD施加給PMOS 電晶體PM61的源極。NMOS電晶體NM61和PMOS電晶體PM61的汲極可以彼此耦接以構成第七反相器IN7的輸出節點ON7。
第八反相器IN8可以包括在偏壓產生器210的第三輸出節點OUT33與第五輸出節點OUT35之間串聯耦接的PMOS電晶體PM62和NMOS電晶體NM62。NMOS電晶體NM62的跨導可以大於PMOS電晶體PM62的跨導。在此情況中，由NMOS電晶體NM62佔用的面積可以大於由PMOS電晶體PM62佔用的面積。NMOS電晶體NM62的源極和塊體可以彼此耦接。因此，可以將相同的偏壓施加給NMOS電晶體NM62的源極和塊體。PMOS電晶體PM62的源極和塊體也可以彼此耦接。因此，可以將相同的偏壓施加給PMOS電晶體PM62的源極和塊體。NMOS電晶體NM62和PMOS電晶體PM62的閘極可以耦接至第七反相器IN7的輸出節點ON7。NMOS電晶體NM62的源極可以耦接至第五輸出節點OUT35。因此，可以將第五分電源電壓VDD/6施加給NMOS電晶體NM62的源極。PMOS電晶體PM62的源極可以耦接至第三輸出節點OUT33。因此，可以將第三分電源電壓0.5×VDD施加給PMOS電晶體PM62的源極。NMOS電晶體NM62和PMOS電晶體PM62的汲極可以彼此耦接以構成第八反相器IN8的輸出節點ON8，且第三控制信號CTRP3可以通過第八反相器IN8的輸出節點來輸出。
如圖14所示，當第一電源電壓VDD是18伏特且6伏特的第三致能信號EN43被施加給第七反相器IN7的輸入節點時，NMOS電晶體NM61的閘極可以具有比NMOS電晶體NM61的塊體高出3伏特的電壓位準，而PMOS電晶體PM61的閘極可以具有比PMOS電晶體PM61的塊體低3伏特的電壓位準。由於NMOS電晶體NM61的跨導大於PMOS電晶體PM61 的跨導，所以與施加給NMOS電晶體NM61的源極的第五分電源電壓VDD/6對應的3伏特可以通過第七反相器IN7的輸出節點ON7來輸出。
在此情況中，在NMOS電晶體NM61的閘極與源極之間的電壓差可以是3伏特，而在NMOS電晶體NM61的汲極與源極之間的電壓差可以是0伏特。此外，在PMOS電晶體PM61的閘極與源極之間的電壓差可以是3伏特，而在PMOS電晶體PM61的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM61和PMOS電晶體PM62中的每一個的閘極與源極之間以及汲極與源極之間。
第七反相器IN7的3伏特的輸出電壓可以被施加給第八反相器IN8的輸入節點。因此，NMOS電晶體NM62的閘極可以具有等於NMOS電晶體NM62的塊體的電壓位準，並且，PMOS電晶體PM62的閘極可以具有比PMOS電晶體PM62的塊體低6伏特的電壓位準。因此，NMOS電晶體NM62可以關斷，而PMOS電晶體PM62可以導通。因此，與施加給PMOS電晶體PM62的源極的第三分電源電壓0.5×VDD對應的9伏特可以通過第八反相器IN8的輸出節點ON8來輸出。通過第八反相器IN8的輸出節點ON8輸出的第三分電源電壓0.5×VDD(即9伏特)可以用作第三控制信號CTRP3。
在此情況中，在NMOS電晶體NM62的閘極與源極之間的電壓差可以是0伏特，並且，在NMOS電晶體NM62的汲極與源極之間的電壓差可以是6伏特。此外，在PMOS電晶體PM62的閘極與源極之間的電壓差可以是6伏特，而在PMOS電晶體PM62的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲 極源極擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM62和PMOS電晶體PM62中的每一個的閘極與源極之間以及汲極與源極之間。
如圖15所示，當第一電源電壓VDD是18伏特並且接地電壓GND被施加給第七反相器IN7的輸入節點時，NMOS電晶體NM61的閘極可以具有比NMOS電晶體NM61的塊體低3伏特的電壓，而PMOS電晶體PM61的閘極可以具有比PMOS電晶體PM61的塊體低9伏特的電壓。因此，NMOS電晶體NM61可以關斷，而PMOS電晶體PM61可以導通。因此，與施加給PMOS電晶體PM61的源極的第三分電源電壓0.5×VDD對應的9伏特可以通過第七反相器IN7的輸出節點ON7來輸出。
在此情況中，在NMOS電晶體NM61的閘極與源極之間的電壓差可以是3伏特，並且，在NMOS電晶體NM61的汲極與源極之間的電壓差可以是6伏特。此外，在PMOS電晶體PM61的閘極與源極之間的電壓差可以是9伏特，而在PMOS電晶體PM61的汲極與源極之間的電壓差可以是0伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM61和PMOS電晶體PM61中的每一個的閘極與源極之間以及汲極與源極之間。
第七反相器IN7的9伏特的輸出電壓可以被施加在第八反相器IN8的輸入節點。因此，NMOS電晶體NM62的閘極可以具有比NMOS電晶體NM62的塊體高出6伏特的電壓，並且，PMOS電晶體PM62的閘極可以具有等於PMOS電晶體PM62的塊體的電壓的電壓。因此，NMOS電晶體NM62可以導通，而PMOS電晶體PM62可以關斷。因此，與施加給NMOS電晶體NM62的源極的第五分電源電壓VDD/6對應的3伏特可以通過第八 反相器IN8的輸出節點ON8來輸出。從第八反相器IN8的輸出節點輸出的第五分電源電壓VDD/6(即3伏特)可以用作第三控制信號CTRP3。
在此情況中，在NMOS電晶體NM62的閘極與源極之間的電壓差可以是6伏特，而在NMOS電晶體NM62的汲極與源極之間的電壓差可以是0伏特。此外，在PMOS電晶體PM62的閘極與源極之間的電壓差可以是0伏特，而在PMOS電晶體PM62的汲極與源極之間的電壓差可以是6伏特。因此，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在NMOS電晶體NM62和PMOS電晶體PM62中的每一個的閘極與源極之間以及汲極與源極之間。因此，可以不使用具有約18伏特的高汲極接面擊穿電壓的高壓MOS電晶體，而是只使用中壓MOS電晶體來實現第三控制信號產生器223。
圖16是示出在根據本發明的一個實施例的電壓供應裝置200中所包括的單元切換電路230的示例的電路圖。
參見圖16，單元切換電路230可以包括第一NMOS電晶體NM71至第三NMOS電晶體NM73以及第一PMOS電晶體PM71至第三PMOS電晶體PM73。
第一PMOS電晶體PM71、第二PMOS電晶體P72、第二NMOS電晶體NM72以及第一NMOS電晶體NM71可以串聯耦接在第一電源電壓VDD與接地電壓GND之間。第四控制信號CTRN1和接地電壓GND可以被分別施加到第一NMOS電晶體NM71的閘極和源極。第一NMOS電晶體NM71的汲極可以通過第一節點N61耦接至第二NMOS電晶體NM72的源極。第五控制信號CTRN2可以被施加給第二NMOS電晶體NM72的閘極。 第一控制信號CTRP1和第一電源電壓VDD可以被分別施加給第一PMOS電晶體PM71的閘極和源極。第一PMOS電晶體PM71的汲極可以通過第二節點N62耦接至第二PMOS電晶體PM72的源極。第二控制信號CTRP2可以被施加在第二PMOS電晶體PM72的閘極。第二PMOS電晶體PM72的汲極可以通過第三節點N63耦接至第二NMOS電晶體NM72的汲極。
第三PMOS電晶體PM73可以耦接在第一節點N61與第二電源電壓VDD/2之間。在一些實施例中，第二電源電壓VDD/2可以是第一電源電壓VDD的一半。第三控制信號CTRP3和第二電源電壓VDD/2可以被分別施加給第三PMOS電晶體PM73的閘極和源極。第三PMOS電晶體PM73的汲極可以耦接至第一節點N61。
第三NMOS電晶體NM73可以耦接在第二節點N62與第三電源電壓VDD/2之間。在一些實施例中，第三電源電壓VDD/2可以是第一電源電壓VDD的一半。即，第三電源電壓VDD/2可以等於第二電源電壓VDD/2。第六控制信號CTRN3和第三電源電壓VDD/2可以被分別施加給第三NMOS電晶體NM73的閘極和源極。第三NMOS電晶體NM73的汲極可以耦接至第二節點N62。第三節點N63可以耦接至單元切換電路230的輸出線。
單元切換電路230的輸出線上的輸出電壓可以被供應至NVM單元。第一NMOS電晶體NM71至第三NMOS電晶體NM73以及第一PMOS電晶體PM71至第三PMOS電晶體PM73中的每一個的源極和塊體可以彼此耦接。因此，相同的偏壓被施加給第一NMOS電晶體NM71至第三NMOS電晶體NM73和第一PMOS電晶體PM71至第三PMOS電晶體PM73 中的每一個的源極和塊體。
圖17是示出根據本發明一實施例的圖16的單元切換電路230的操作的電路圖。圖17示出單元切換電路230給NVM單元提供接地電壓GND。
參見圖17，為了在第一電源電壓VDD是18伏特時給NVM單元供應接地電壓，可以將18伏特的第一控制信號CTRP1施加給第一PMOS電晶體PM71的閘極，可以將9伏特的第二控制信號CTRP2施加給第二PMOS電晶體PM72的閘極，並且可以將9伏特的第三控制信號CTRP3施加給第三PMOS電晶體PM73的閘極。此外，可以將6伏特的第四控制信號CTRN1施加給第一NMOS電晶體NM71的閘極，可以將9伏特的第五控制信號CTRN2施加給第二NMOS電晶體NM72的閘極，並且可以將15伏特的第六控制信號CTRN3施加給第三NMOS電晶體NM73的閘極。
在上述偏壓條件下，所有的第一NMOS電晶體至第三NMOS電晶體NM71、NM72和NM73可以導通，同時所有的第一PMOS電晶體至第三PMOS電晶體PM71、PM72和PM73關斷。因此，接地電壓GND可以通過導通的第一NMOS電晶體NM71和第二NMOS電晶體NM72而被施加給第三節點N63，並且，接地電壓GND可以通過與第三節點N63耦接的輸出線而被供應至NVM單元。由於第三NMOS電晶體NM73導通，所以施加給第三NMOS電晶體NM73的源極的第三電源電壓VDD/2可以被傳輸至第二節點N62。
由於上述操作的原因，可以分別在第一NMOS電晶體NM71的閘極與源極之間以及汲極與源極之間產生6伏特和0伏特的電壓差，可 以分別在第二NMOS電晶體NM72的閘極與源極之間以及在汲極與源極之間產生9伏特和0伏特的電壓差，可以分別在第三NMOS電晶體NM73的閘極與源極之間以及汲極與源極之間產生6伏特和0伏特的電壓差，可以分別在第一PMOS電晶體PM71的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，可以分別在第二PMOS電晶體PM72的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，並且，可以分別在第三PMOS電晶體PM73的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差。
因此，在用於給NVM單元施加接地電壓GND的上述操作期間，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第一NMOS電晶體NM71至第三NMOS電晶體NM73和第一PMOS電晶體PM71至第三PMOS電晶體PM73中的每一個的閘極與源極之間以及汲極與源極之間。
圖18是示出單元切換電路230的操作的電路圖。圖18示出給NVM單元提供第三電源電壓VDD/2的單元切換電路230。
參見圖18，為了在第一電源電壓VDD是18伏特時給NVM單元供應第三電源電壓VDD/2(即9伏特)，可以將18伏特的第一控制信號CTRP1施加給第一PMOS電晶體PM71的閘極，可以將3伏特的第二控制信號CTRP2施加給第二PMOS電晶體PM72的閘極，並且可以將3伏特的第三控制信號CTRP3施加給第三PMOS電晶體PM73的閘極。此外，可以將接地電壓GND(即0伏特)的第四控制信號CTRN1施加給第一NMOS電晶體NM71的閘極，可以將9伏特的第五控制信號CTRN2施加給第二 NMOS電晶體NM72的閘極，並且，可以將15伏特的第六控制信號CTRN3施加給第三NMOS電晶體NM73的閘極。
在上述偏壓條件下，第三NMOS電晶體NM73可以導通，並且，施加給第三NMOS電晶體NM73的源極的9伏特的第三電源電壓VDD/2可以被傳輸至第二節點N62。因此，當第一PMOS電晶體PM71關斷時，第二PMOS電晶體PM72可以導通。因此，第三電源電壓VDD/2(即9伏特)可以通過與第三節點N63連接的輸出線而被供應至NVM單元。在上述偏壓條件下，第三PMOS電晶體PM73也可以導通。因此，施加給第三PMOS電晶體PM73的源極的第二電源電壓VDD/2(即9伏特)也可以被傳輸至第一節點N61。因此，第一NMOS電晶體NM71和第二NMOS電晶體NM72可以關斷。
由於上述操作，可以分別在第一NMOS電晶體NM71的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，可以在第二NMOS電晶體NM72的閘極與源極之間以及汲極與源極之間產生0伏特的電壓差，可以分別在第三NMOS電晶體NM73的閘極與源極之前以及汲極與源極之間產生6伏特和0伏特的電壓差，可以分別在第一PMOS電晶體PM71的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，可以分別在第二PMOS電晶體PM72的閘極與源極之前以及汲極與源極之間產生6伏特和0伏特的電壓差，並且可以在第三PMOS電晶體PM73的閘極與源極之間以及汲極與源極之前產生6伏特和0伏特的電壓差。
因此，在用於給NVM單元施加9伏特的第二電源電壓VDD/2的上述操作期間，可以將比與中壓MOS電晶體的閘極源極擊穿電壓 和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第一NMOS電晶體NM71至第三NMOS電晶體NM73和第一PMOS電晶體PM71至第三PMOS電晶體PM73中的每一個的閘極與源極之間以及汲極與源極之間。
圖19是示出單元切換電路230的操作的電路圖。圖19示出單元切換電路230給NVM單元提供第一電源電壓VDD。
參見圖19，為了在第一電源電壓VDD是18伏特時給NVM單元供應第一電源電壓VDD，可以將12伏特的第一控制信號CTRP1施加給第一PMOS電晶體PM71的閘極，可以將9伏特的第二控制信號CTRP2施加給第二PMOS電晶體PM72的閘極，並且可以將3伏特的第三控制信號CTRP3施加給第三PMOS電晶體PM73的閘極。此外，可以將接地電壓GND(即0伏特)的第四控制信號CTRN1施加給第一NMOS電晶體NM71的閘極，可以將9伏特的第五控制信號CTRN2施加給第二NMOS電晶體NM72的閘極，並且，可以將9伏特的第六控制信號CTRN3施加給第三NMOS電晶體NM73的閘極。
在上述偏壓條件下，所有的第一PMOS電晶體PM71至第三PMOS電晶體PM73可以導通，同時所有的第一NMOS電晶體NM71至第三NMOS電晶體NM73可以關斷。因此，18伏特的第一電源電壓VDD可以可以通過導通的第一PMOS電晶體PM71和第二PMOS電晶體PM72而被施加給第三節點N63，並且，18伏特的第一電源電壓VDD可以通過與第三節點N63耦接的輸出線而被供應給NVM單元。由於第三PMOS電晶體PM73導通，因此施加給第三PMOS電晶體PM73的源極的第二電源電壓VDD/2可以被傳輸至第一節點N61。
由於上述操作，可以分別在第一NMOS電晶體NM71的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，可以分別在第二NMOS電晶體NM72的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差，並且，可以分別在第三NMOS電晶體NM73的閘極與源極之間以及汲極與源極之間產生0伏特和9伏特的電壓差。另外，可以分別在第一PMOS電晶體PM71的閘極與源極之間以及汲極與源極之間產生6伏特和0伏特的電壓差，可以分別在第二PMOS電晶體PM72的閘極與源極之間以及汲極與源極之間產生9伏特和0伏特的電壓差，並且，可以分別在第三PMOS電晶體PM73的閘極與源極之間以及汲極與源極之間產生6伏特和0伏特的電壓差。
因此，在用於給NVM單元施加第一電源電壓VDD(即18伏特)的上述操作期間，可以將比與中壓MOS電晶體的閘極源極擊穿電壓和汲極源極擊穿電壓對應的約10伏特低的電壓施加在第一NMOS電晶體NM71至第三NMOS電晶體NM73和第一PMOS電晶體PM71至第三PMOS電晶體PM73中的每一個的閘極與源極之間以及汲極與源極之間。因此，可以不使用具有約18伏特的高汲極接面擊穿電壓的高壓MOS電晶體，而是只使用具有約7伏特至約15伏特擊穿電壓的中壓MOS電晶體，來實現單元切換電路230。
根據上述實施例，可以在不使用高壓MOS電晶體的情況下，僅使用中壓MOS電晶體，來將各種不同的電源電壓供應至NVM單元。
已經出於說明的目的公開了本公開的實施例。本領域的一般技術人員將理解，在不偏離由所附申請專利範圍公開的本公開的範圍和精 神的前提下，各種修改、添加和替代是可能的。
200‧‧‧電壓供應裝置
210‧‧‧偏壓產生器
220‧‧‧控制信號產生器
230‧‧‧單元切換電路

Claims (23)

  1. 一種電壓供應裝置，其包括：偏壓產生器，所述偏壓產生器適用於將第一電源電壓分壓以輸出多個分電源電壓；控制信號產生器，所述控制信號產生器適用於接收所述多個分電源電壓以產生多個控制信號；以及單元切換電路，所述單元切換電路適用於接收所述多個控制信號來為非揮發性記憶體單元提供接地電壓、所述第一電源電壓以及與所述第一電源電壓不同的第二電源電壓中的一個或更多個，其中，所述偏壓產生器、所述控制信號產生器和所述單元切換電路中的每一個通過中壓MOS電晶體來實施，所述中壓MOS電晶體具有約7伏特至約15伏特的擊穿電壓。
  2. 根據申請專利範圍第1項所述的電壓供應裝置，其中，所述偏壓產生器包括：第一NMOS電晶體，所述第一NMOS電晶體耦接至接地電壓；以及多個電阻器，所述多個電阻器串聯耦接在所述第一NMOS電晶體與所述第一電源電壓之間。
  3. 根據申請專利範圍第2項所述的電壓供應裝置，其中，所述多個電阻器具有基本上相同的電阻值，以及其中，所述多個分電源電壓分別通過在所述多個電阻器之間耦接的輸出節點來輸出。
  4. 根據申請專利範圍第2項所述的電壓供應裝置，其中，所述第一 NMOS電晶體的源極和塊體彼此耦接。
  5. 根據申請專利範圍第1項所述的電壓供應裝置，其中，所述多個電阻器的數目是六，其中，所述多個電阻器具有基本上相同的電阻值，以及其中，所述多個分電源電壓包括為所述第一電源電壓的六分之五的第一分電源電壓、為所述第一電源電壓的三分之二的第二分電源電壓、為所述第一電源電壓的一半的第三分電源電壓、為所述第一電源電壓的三分之一的第四分電源電壓、以及為所述第一電源電壓的六分之一的第五分電源電壓。
  6. 根據申請專利範圍第5項所述的電壓供應裝置，其中，所述控制信號產生器包括：第一和第六控制信號產生器，所述第一和第六控制信號產生器適用於接收所述接地電壓、第一致能信號、所述第一電源電壓以及所述第一分電源電壓至第五分電源電壓，以輸出在所述多個控制信號中的第一控制信號和第六控制信號；第二控制信號產生器，所述第二控制信號產生器適用於接收所述接地電壓、第二致能信號、所述第三分電源電壓以及所述第五分電源電壓，以輸出在所述多個控制信號中的第二控制信號；以及第三控制信號產生器，所述第三控制信號產生器適用於接收所述接地電壓、第三致能信號、所述第三分電源電壓以及所述第五分電源電壓，以輸出在所述多個控制信號中的第三控制信號。
  7. 根據申請專利範圍第6項所述的電壓供應裝置，其中，所述控制信 號產生器輸出所述第三分電源電壓作為在所述多個控制信號中的第五控制信號，以及輸出所述第三致能信號作為在所述多個控制信號中的第四控制信號。
  8. 根據申請專利範圍第6項所述的電壓供應裝置，其中，所述第一致能信號和所述第三致能信號具有與所述第四分電源電壓相同的電壓位準。
  9. 根據申請專利範圍第8項所述的電壓供應裝置，其中，所述第一和第六控制信號產生器包括：第一反相器，所述第一反相器適用於接收所述第一致能信號或所述接地電壓；第二反相器，所述第二反相器具有與所述第一反相器的輸出節點耦接的輸入節點；第三反相器，所述第三反相器具有與所述第二反相器的輸出節點耦接的輸入節點；第四反相器，所述第四反相器具有與所述第三反相器的輸出節點耦接的輸入節點；以及第五反相器，所述第五反相器具有與所述第四反相器的輸出節點耦接的輸入節點；其中，所述第一控制信號和第六控制信號分別通過所述第五反相器的輸出節點和所述第三反相器的輸出節點來輸出。
  10. 根據申請專利範圍第9項所述的電壓供應裝置，其中，所述第一反相器包括第一PMOS電晶體以及第二NMOS電晶體，所述第一PMOS電晶體具有的源極被施加於所述第三分電源電壓，所述第 二NMOS電晶體具有的源極被施加於所述第五分電源電壓，其中，所述第二反相器包括第二PMOS電晶體以及第三NMOS電晶體，所述第二PMOS電晶體具有的源極被施加於所述第二分電源電壓，所述第三NMOS電晶體具有的源極被施加於所述第四分電源電壓，其中，所述第三反相器包括第三PMOS電晶體以及第四NMOS電晶體，所述第三PMOS電晶體具有的源極被施加於所述第一分電源電壓，所述第四NMOS電晶體具有的源極被施加於所述第三分電源電壓，其中，所述第四反相器包括第四PMOS電晶體以及第五NMOS電晶體，所述第四PMOS電晶體具有的源極被施加於所述第一電源電壓，所述第五NMOS電晶體具有的源極被施加於所述第二分電源電壓，以及其中，所述第五反相器包括第五PMOS電晶體以及第六NMOS電晶體，所述第五PMOS電晶體具有的源極被施加於所述第一電源電壓，所述第六NMOS電晶體具有的源極被施加於所述第二分電源電壓。
  11. 根據申請專利範圍第10項所述的電壓供應裝置，其中，所述第二NMOS電晶體至第六NMOS電晶體和所述第一PMOS電晶體至第五PMOS電晶體中的每一個的源極和塊體彼此耦接。
  12. 根據申請專利範圍第11項所述的電壓供應裝置，其中，所述第二NMOS電晶體具有的跨導比所述第一PMOS電晶體的跨導大，其中，所述第三NMOS電晶體具有的跨導比所述第二PMOS電晶體的跨導大，其中，所述第四NMOS電晶體具有的跨導比所述第三PMOS電晶體的 跨導大，其中，所述第五NMOS電晶體具有的跨導比所述第四PMOS電晶體的跨導大，以及其中，所述第六NMOS電晶體具有的跨導比所述第五PMOS電晶體的跨導大。
  13. 根據申請專利範圍第8項所述的電壓供應裝置，其中，所述第二控制信號產生器包括第六反相器，所述第六反相器適用於接收所述第二致能信號或所述接地電壓以輸出所述第二控制信號，以及其中，所述第六反相器包括第六PMOS電晶體以及第七NMOS電晶體，所述第六PMOS電晶體具有的源極被施加於所述第三分電源電壓，所述第七NMOS電晶體具有的源極被施加於所述第五分電源電壓。
  14. 根據申請專利範圍第13項所述的電壓供應裝置，其中，所述第六PMOS電晶體和所述第七NMOS電晶體中的每一個的源極和塊體彼此耦接。
  15. 根據申請專利範圍第14項所述的電壓供應裝置，其中，所述第七NMOS電晶體具有的跨導比所述第六PMOS電晶體的跨導大。
  16. 根據申請專利範圍第8項所述的電壓供應裝置，其中，所述第三控制信號產生器包括：第七反相器，所述第七反相器適用於接收所述第三致能信號或所述接地電壓；以及第八反相器，所述第八反相器具有與所述第七反相器的輸出節點耦接的輸入節點， 其中，所述第三控制信號通過所述第八反相器的輸出節點來輸出。
  17. 根據申請專利範圍第16項所述的電壓供應裝置，其中，所述第七反相器包括第七PMOS電晶體以及第八NMOS電晶體，所述第七PMOS電晶體具有的源極被施加於所述第三分電源電壓，所述第八NMOS電晶體具有的源極被施加於所述第五分電源電壓，以及其中，所述第八反相器包括第八PMOS電晶體以及第九NMOS電晶體，所述第八PMOS電晶體具有的源極被施加於所述第三分電源電壓，所述第九NMOS電晶體具有的源極被施加於所述第五分電源電壓。
  18. 根據申請專利範圍第17項所述的電壓供應裝置，其中，所述第七PMOS電晶體和第八PMOS電晶體以及所述第八NMOS電晶體和第九NMOS電晶體中的每一個的源極和塊體彼此耦接。
  19. 根據申請專利範圍第18項所述的電壓供應裝置，其中，所述第八NMOS電晶體具有的跨導比所述第七PMOS電晶體的跨導大，以及其中，所述第九NMOS電晶體具有的跨導比所述第八PMOS電晶體的跨導大。
  20. 根據申請專利範圍第8項所述的電壓供應裝置，其中，所述單元切換電路包括：第十NMOS電晶體，所述第十NMOS電晶體具有被施加所述第四控制信號的閘極、與第一節點耦接的汲極以及與所述接地電壓耦接的源極；第十一NMOS電晶體，所述第十一NMOS電晶體具有被施加所述第五控制信號的閘極、與第三節點耦接的汲極以及與所述第一節點耦接的源極； 第十二NMOS電晶體，所述第十二NMOS電晶體具有被施加所述第六控制信號的閘極、與第二節點耦接的汲極以及與所述第二電源電壓耦接的源極；第九PMOS電晶體，所述第九PMOS電晶體具有被施加所述第一控制信號的閘極、與所述第二節點耦接的汲極以及與所述第一電源電壓耦接的源極；第十PMOS電晶體，所述第十PMOS電晶體具有被施加所述第二控制信號的閘極、與所述第三節點耦接的汲極以及與所述第二節點耦接的源極；以及第十一PMOS電晶體，所述第十一PMOS電晶體具有被施加所述第三控制信號的閘極、與所述第一節點耦接的汲極以及與第三電源電壓耦接的源極。
  21. 根據申請專利範圍第20項所述的電壓供應裝置，其中，所述第二電源電壓和第三電源電壓具有的電壓位準為所述第一電源電壓的一半。
  22. 根據申請專利範圍第21項所述的電壓供應裝置，其中，所述第十NMOS電晶體至第十二NMOS電晶體和所述第九PMOS電晶體至第十一PMOS電晶體中的每一個的源極和塊體彼此耦接。
  23. 根據申請專利範圍第22項所述的電壓供應裝置，還包括與所述第三節點耦接的輸出線，其中，所述接地電壓、所述第一電源電壓和所述第二電源電壓中的任一個通過所述輸出線被選擇性地傳輸至所述非揮發性記憶體單元。
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