KR100680446B1 - 콤보형 메모리 소자의 옵션 구조 - Google Patents
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Abstract
본 발명은 제 1, 제 2 및 제 3 입력 신호를 제 1, 제 2, 및 제 3 옵션의 선택에 따라 출력에 전달하는 콤보형 메모리 소자의 옵션 구조에 있어서, 상기 제 1, 제 2 및 제 3 옵션 각각은 제 1, 제 2 및 제 3 트랜스미션 게이트로 이루어 지며, 제 1 트랜스미션 게이트는 제 1 제어 신호 및 반전된 제 1 제어 신호에 따라 동작되고, 제 2 트랜스미션 게이트는 제 2 제어 신호 및 반전된 제 2 제어 신호에 따라 동작되며, 제 3 트랜스미션 게이트는 제 3 제어 신호 및 반전된 제 3 제어 신호에 따라 동작되도록 구성된 제어 회로를 포함하여 구성된다.
콤보형 메모리 소자의 옵션 구조
Description
도 1은 종래의 콤보형 메모리 소자에서의 옵션 구성을 나타내는 도면이다.
도 2는 본 발명에 따른 콤보형 메모리 소자의 글로벌 옵션 회로도이다.
도 3은 도 2를 제어하기 위한 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
O1 내지 O3: 제 1 내지 제 3 옵션 P1 내지 P3:PMOS트랜지스터
N1 내지 N3: NMOS트랜지스터 I11 내지 I22:인버터
H1: 노아 게이트
본 발명은 콤보형 메모리 소자의 옵션 구조에 관한 것으로, 특히 메모리 디바이스를 구분하기 위한 메탈 옵션을 회로적으로 구현한 콤보형 메모리 소자의 글로벌 옵션 회로에 관한 것이다.
일반적으로 콤보형 메모리 소자는 SDRAM, DDR SDRAM 및 Low Power(LP) SDRAM을 포함하고 있는데, 옵션에 따라 SDRAM,DDR SDRAM 또는 LP SDRAM이 될 수 있다. 통상 콤보형 메모리 소자에 있어서 최상위 층인 제 2 메탈층(METAL 2)은 글로벌 파워 라인 및 글로벌 시그널 라인으로 사용되고, 그 하부층인 제 1 메탈층(METAL 1)은 로컬 파워 라인 또는 로컬 시그널 라인으로 주로 사용되고 있다.
제 1 메탈층내의 글로벌 옵션을 위하여 별도의 옵션 라인(M1, M2, M3)을 사용하는데, 제 1 라인(M1)은 LP SDRAM의 특정 신호(INPUT 1)를 전송하는데 사용되고, 제 2 라인(M2)는 SDRAM의 특정 신호(INPUT2)를 전송하는데 사용되며, 제 3 라인(M3)은 DDR SDRAM의 특정 신호(INPUT 3)를 전송하는데 사용된다. 제 1 라인(M1)은 2. 5V 메탈 옵션(O1)을 통해 출력(OUTPUT)에 연결되고, 제 2 라인(M2)은 3.3V 메탈 옵션(O2)을 통해 출력(OUTPUT)에 연결되며, 제 3 라인(M3)은 DDR 메탈 옵션(O3)을 통해 출력(OUTPUT)에 연결된다. 즉, 옵션 선택에 따라 각기 다른 회로 동작이 이루어 진다. 그러나 이러한 옵션은 각각 별도의 마스크에 제작되므로 마스크 제작 비용이 많이 들고 그에 따라 공정시간과 설계 분석 기간이 늘어나는 문제점이 있다.
따라서 본발명은 디바이스를 구분하기 위한 메탈 옵션을 전기 회로로 대체 함으로써 상술한 문제점을 해소할 수 있는 콤보형 메모리 소자의 글로벌 옵션 회로를 제공하는데 그 목적이 있다.
본 발명은 제 1, 제 2 및 제 3 입력 신호를 제 1, 제 2, 및 제 3 옵션의 선택에 따라 출력에 전달하는 콤보형 메모리 소자의 옵션 구조에 있어서,
상기 제 1, 제 2 및 제 3 옵션 각각은 제 1, 제 2 및 제 3 트랜스미션 게이트로 이루어 지며, 제 1 트랜스미션 게이트는 제 1 제어 신호 및 반전된 제 1 제어 신호에 따라 동작되고, 제 2 트랜스미션 게이트는 제 2 제어 신호 및 반전된 제 2 제어 신호에 따라 동작되며, 제 3 트랜스미션 게이트는 제 3 제어 신호 및 반전된 제 3 제어 신호에 따라 동작되도록 구성된 제어 회로를 포함하여 구성된 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 콤보형 메모리 소자의 글로벌 옵션 회로도이다.
본 발명에서는 종래의 메탈 옵션을 트랜스미션 게이트(T1, T2, T3)로 대체 하였다. 제 1 트랜스미션 게이트(T1)는 제 1 제어 신호(sdr25) 및 인버터(I1)에 의 반전된 신호에 따라 턴온된다. 제 2 트랜스미션 게이트(T2)는 제 2 제어 신호(sdr33) 및 인버터(I2)에 의 반전된 신호에 따라 턴온된다. 제 3 트랜스미션 게이트(T3)는 제 3 제어 신호(ddr) 및 인버터(I3)에 의 반전된 신호에 따라 턴온된다. 예를 들어 제 1 제어 신호(sdr25)에 의해 트랜스미션 게이트(T1)가 열리면 신호(INPUT 1)가 출력(OUTPUT)에 전달되는데, 이때 제 2 및 제 3 제어신호(sdr33, 및 ddr)는 로우 상태를 유지시켜 트랜스미션 게이트(T2 및 T3)를 차단시킨다.
도 3은 도 2의 제 1 내지 제 3 제어 신호를 생성하는 회로도이다.
패드(10)가 접지(VSS)되어 로우 상태를 유지하는 경우 PMOS 트랜지스터(P1)이 열려 노드(node1)의 전위는 하이 상태가 된다. 노드(node1)의 전위는 인버터(I11 및 I12)로 이루어 진 래치에 저장되고 인버터(I13)를 경유해 출력된다. 그러므로 제 1 제어 신호(sdr25)는 하이 상태를 유지한다. 이때, 파워 업 신호(pwrup)가 로우인 구간에서 PMOS 트랜지스터(P2)가 턴온 되므로 노드 (node 2)가 하이 상태가 된다. 이 하이 신호는 인버터 (I16 및 I15)로 구성된 래치 및 인버터(I17 및 I18)를 경유해 하이 상태가 되므로 제 3 제어 신호(ddr)는 로우 상태가 된다. 제 1 제어 신호(sdr25)의 전위가 하이 상태이고 제 3 제어 신호(ddr)의 전위가 로우 상태이므로 노아 게이트(H1)의 출력은 로우 상태가 되고 인버터(I19)의 출력은 하이 상태가 된다. 이 하이 신호에 의해 NMOS트랜지스터(N3)가 턴온 되므로 노드(node3)가 저 전위가 되고, 이 저 전위는 인버터(I20 및 I21)로 이루어진 래치 및 인버터(I22)를 통해 출력된다. 그러므로 제 2 제어 신호(sdr33)는 로우 상태가 된다. 즉, 패드(10)가 접지 전위이면, 도 2의 트랜스 미션 게이트(T1)만 열리게 된다.
패드(10)가 전원(VDD)에 연결되어 하이 상태를 유지하는 경우, NMOS 트랜지스터(N2)가 열려 노드(node2)의 전위는 로우 상태가 된다. 이 로우 전위가 인버터 (I16 및 I15)로 구성된 래치 및 인버터(I17 및 I18)를 경유해 로우 상태가 되므로 제 3 제어 신호(ddr)는 하이 상태가 된다. 이때 파워 업 신호(pwrup)가 하이인 구간에서 인버터(I14)의 로우 출력에 의해 NMOS트랜지스터(N1)가 열리므로 노드(node1)는 로우 상태가 된다. 노드(node1)의 전위는 인버터(I11 및 I12)로 이루어 진 래치에 저장되고 인버터(I13)를 경유해 출력된다. 그러므로 제 1 제어 신호(sdr25)는 로우 상태를 유지한다. 제 1 제어 신호(sdr25)의 전위가 로우 상태이고 제 3 제어 신호(ddr)의 전위가 하이 상태이므로 노아 게이트(H1)의 출력은 로우 상태가 되고 인버터(I19)의 출력은 하이 상태가 된다. 이 하이 신호에 의해 NMOS트랜지스터(N3)가 턴온 되므로 노드(node3)가 저 전위가 되고, 이 저 전위는 인버터(I20 및 I21)로 이루어진 래치 및 인버터(I22)를 통해 출력된다. 그러므로 제 2 제어 신호(sdr33)는 로우 상태가 된다. 즉, 패드(10)가 하이 상태이면, 도 2의 트랜스 미션 게이트(T3)만 열리게 된다.
마지막으로, 패드(10)에 아무런 연결이 되어 있지 않아 플로팅된 상태에서는 파워 업 신호(pwrup)가 로우인 구간에서 PMOS 트랜지스터(P3)가 턴온 되므로 노드(node3)의 전위는 하이 상태가 된다. 이 하이 상태의 전위는 인버터(I20 및 I21)로 이루어진 래치 및 인버터(I22)를 통해 출력된다. 그러므로 제 2 제어 신호(sdr33)는 하이 상태가 된다. 또한 파워 업 신호(pwrup)가 로우인 구간에서 NMOS 트랜지스터(N1) 및 PMOS트랜지스터(P2)가 열려 있으므로 제 1 및 제 3 신호(sdr25 및 ddr)가 로우 상태가 된다. 즉, 도 2의 트랜스 미션 게이트(T2)만 열리게 된다.
상술한 바와 같이 본 발명에 의하면, 디바이스를 구분하기 위한 메탈 옵션을 전기 회로로 대체 함으로써 추가적인 마스크 제작 없이 한장의 마스크만으로 세가지 메탈 옵션을 구현 할 수 있다. 따라서 반도체 소자 비용을 절감할 수 있으며 공 정시간과 설계분석 기간을 줄일 수 있는 효과가 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
Claims (2)
- 제 1, 제 2 및 제 3 입력 신호를 제 1, 제 2, 및 제 3 옵션의 선택에 따라 출력에 전달하는 콤보형 메모리 소자의 옵션 구조에 있어서,상기 제 1, 제 2 및 제 3 옵션 각각은 제 1, 제 2 및 제 3 트랜스미션 게이트로 이루어 지며, 제 1 트랜스미션 게이트는 제 1 제어 신호 및 반전된 제 1 제어 신호에 따라 동작되고, 제 2 트랜스미션 게이트는 제 2 제어 신호 및 반전된 제 2 제어 신호에 따라 동작되며, 제 3 트랜스미션 게이트는 제 3 제어 신호 및 반전된 제 3 제어 신호에 따라 동작되도록 구성된 제어 회로를 포함하여 구성된 것을 특징으로 하는 콤보형 메모리 소자의 옵션 구조.
- 제 1 항에 있어서,상기 제어 회로는접지 전위, 전원 전위 또는 플로팅 상태를 갖는 패드와;전원과 제 1 노드 간에 접속되며 상기 패드의 전위에 따라 동작하는 제 1 스위칭 소자와;상기 제 1 노드와 접지 간에 접속되며 반전된 파워 업 신호에 따라 동작하는 제 2 스위칭 소자와;상기 제 1 노드의 전위를 반전 시켜 래치하는 제 1 래치와;상기 제 1 래치의 출력을 반전시켜 상기 제 1 제어 신호를 생성하는 제 1 인버터와;상기 전원과 제 2 노드 사이에 접속되며 파워업 신호에 따라 동작하는 제 3 스위칭 소자와;상기 제 2 노드와 접지 간에 접속되며 상기 패드의 전위에 따라 동작하는 제 4 스위칭 소자와;상기 제 2 노드의 전위를 반전 시켜 래치하는 제 2 래치와;상기 래치의 출력을 반전시키는 제 2 인버터와;상기 제 2 인버터의 출력을 반전시켜 상기 제 3 신호를 생성하는 제 3 인버터와;전원과 제 3 노드 간에 접속되며 상기 파워 업 신호에 따라 동작하는 제 5 스위칭 소자와;상기 제 1 및 제 3 제어 신호를 조합하여 출력하는 노아 게이트와;상기 노아 게이트의 출력을 반전시키기 위한 제 4 인버터와;상기 제 3 노드와 접지 간에 접속되며 상기 제 4 인버터의 출력에 따라 동작하는 제 6 스위칭 소자와;상기 제 3 노드의 전위를 반전 시켜 래치하는 제 3 래치와;상기 제 3 래치의 출력을 반전시켜 상기 제 2 제어 신호를 생성하는 제 5 인버터를 포함하여 구성된 것을 특징으로 하는 콤보형 메모리 소자의 옵션 구조.
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